KR20140046372A - 반도체 발광장치 - Google Patents

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Abstract

(과제)
반도체 발광소자와 그 구동장치가 동일한 반도체 기판상에 배치되고, 또한 구동장치에 있어서의 오동작의 발생이 억제된 반도체 발광장치를 제공한다.
(해결수단)
주면상에 발광영역과 구동장치영역이 정의된 반도체 기판과, 반도체 기판의 주면상에 발광영역으로부터 구동장치영역에 걸쳐서 연속적으로 배치되고, 에피택셜 성장된 질화물 반도체로 이루어지는 n형 반도체층, 활성층 및 p형 반도체층이 이 순서대로 적층된 구조를 구비하는 적층체와, 적층체상에 배치된 층간 절연막과, 적층체의 적어도 일부 및 층간 절연막을 사이에 두고 구동장치영역의 상방에 배치되어, 적층체에서의 발광을 제어하는 제어 트랜지스터와, 층간 절연막내에서 제어 트랜지스터와 적층체 사이에 배치된 차광막을 구비한다.

Description

반도체 발광장치{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자(半導體 發光素子)와 반도체 발광소자의 구동장치(驅動裝置)가 동일한 반도체 기판상에 배치된 반도체 발광장치에 관한 것이다.
발광 다이오드(LED)나 반도체 레이저(半導體 laser) 등의 반도체 발광소자를 구비하는 반도체 발광장치에 있어서, 반도체 발광소자와 이 발광소자를 구동하는 구동장치를 동일한 반도체 기판상에 집적함으로써 반도체 발광장치의 소형화가 도모되었다. 예를 들면 실리콘 기판상에 삽입층을 사이에 두고 반도체 발광소자를 형성함과 아울러, 실리콘 기판에 모놀리식(monolithic)으로 반도체 발광소자의 구동장치를 형성하는 방법이 제안되고 있다(예를 들면 특허문헌1 참조).
일본국 공개특허 특개평2-150081호 공보
그러나 반도체 발광소자의 구동장치로서 실리콘 기판상에 탑재되는 전계효과 트랜지스터(電界效果 transistor)(FET)에 있어서, PNP 기생 트랜지스터(PNP 寄生 transistor)가 발생하여, 게이트 전압으로 제어할 수 없는 전류가 흐를 가능성이 있다. 또한 기판에 전류를 흘릴 때에 NPN 기생 트랜지스터가 형성되어, FET가 정상동작을 하지 않게 되는 경우가 있다. 이와 같이 반도체 발광소자와 구동장치를 동일한 반도체 기판상에 집적(集積)하였을 경우에, 구동장치의 오동작(誤動作)에 의하여 반도체 발광장치가 정상적으로 동작하지 않을 우려가 있다.
상기 문제점을 감안하여, 본 발명은 반도체 발광소자와 그 구동장치가 동일한 반도체 기판상에 배치되고, 또한 구동장치에 있어서의 오동작의 발생이 억제된 반도체 발광장치를 제공하는 것을 목적으로 한다.
본 발명의 한 태양(態樣)에 의하면, (A)주면상(主面上)에 발광영역과 구동장치영역이 정의된 반도체 기판과, (B)반도체 기판의 주면상에 발광영역으로부터 구동장치영역에 걸쳐서 연속적으로 배치되고, 에피택셜 성장(epitaxial 成長)된 질화물 반도체(窒化物 半導體)로 이루어지는 n형 반도체층, 활성층(活性層) 및 p형 반도체층이 이 순서대로 적층된 구조를 구비하는 적층체(積層體)와, (C)적층체상에 배치된 층간 절연막(層間 絶緣膜)과, (D)적층체의 적어도 일부 및 층간 절연막을 사이에 두고 구동장치영역의 상방에 배치되어, 적층체에서의 발광을 제어하는 제어 트랜지스터와, (E)층간 절연막내에서 제어 트랜지스터와 적층체 사이에 배치된 차광막(遮光幕)을 구비하는 반도체 발광장치가 제공된다.
본 발명에 의하면, 반도체 발광소자와 그 구동장치가 동일한 반도체 기판상에 배치되고, 또한 구동장치에 있어서의 오동작의 발생이 억제된 반도체 발광장치를 제공할 수 있다.
도1은, 본 발명의 실시형태에 관한 반도체 발광장치의 구성을 나타내는 도식적인 단면도이다.
도2는, 본 발명의 실시형태에 관한 반도체 발광장치의 구성을 나타내는 도식적인 평면도이다.
도3은, 본 발명의 실시형태에 관한 반도체 발광장치의 등가 회로도이다.
도4는, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(1).
도5는, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(2).
도6은, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(3).
도7은, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(4).
도8은, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(5).
도9는, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(6).
도10은, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(7).
도11은, 본 발명의 실시형태에 관한 반도체 발광장치의 제조방법을 설명하기 위한 공정단면도이다(8).
도12는, 본 발명의 실시형태의 변형예에 관한 반도체 발광장치의 구성을 나타내는 도식적인 단면도이다.
도면을 참조하여 본 발명의 실시형태를 설명한다. 이하의 도면의 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙이고 있다. 단 도면은 도식적인 것이며, 두께와 평면 치수와의 관계, 각 층의 두께의 비율 등은 현실과는 다르다는 것에 유의해야 한다. 따라서 구체적인 두께나 치수는 이하의 설명을 참작하여 판단해야 할 것이다. 또 도면 상호간에 있어서도 서로의 치수 관계나 비율이 다른 부분이 포함되어 있음은 물론이다.
이하에 나타내는 실시형태는, 본 발명의 기술적 사상을 구체화하기 위한 장치나 방법을 예시하는 것이며, 본 발명의 실시형태는, 구성부품의 재질, 형상, 구조, 배치 등을 하기의 것으로 특정하는 것이 아니다. 본 발명의 실시형태는, 특허청구범위에 있어서 다양한 변경을 가할 수 있다.
본 발명의 실시형태에 관한 반도체 발광장치(1)는, 도1에 나타내는 바와 같이 주면상에 발광영역(101)과 구동장치영역(102)이 정의된 반도체 기판(10)과, 반도체 기판(10)의 주면상에 배치된 n형 반도체층(21), 활성층(22) 및 p형 반도체층(23)이 이 순서대로 적층된 구조를 구비하는 적층체(20)와, 적층체(20)상에 배치된 층간 절연막(40)과, 적층체(20)에 있어서 적어도 일부 및 층간 절연막(40)을 사이에 두고 구동장치영역(102)의 상방에 배치된 제어 트랜지스터(60)와, 층간 절연막(40)내에서 제어 트랜지스터(60)와 적층체(20) 사이에 배치된 차광막(50)을 구비한다. 적층체(20)는, 반도체 기판(10)의 주면상에 발광영역(101)으로부터 구동장치영역(102)에 걸쳐서 연속적으로 배치되어 있다. n형 반도체층(21), 활성층(22) 및 p형 반도체층(23)은 에피택셜 성장에 의하여 형성된 질화물 반도체로 이루어진다.
층간 절연막(40)은, 발광영역(101)의 상방으로부터 구동장치영역(102)의 상방에 걸쳐 연속적으로 배치되고, 제어 트랜지스터(60)의 주위는 층간 절연막(40)에 의하여 덮어져 있다. 차광막(50)은 층간 절연막(40)내에 내장되어 있다. 도1에 나타낸 예에서는, 차광막(50)은 제1차광층(51)과 제2차광층(52)을 포함한다. 후술하는 바와 같이, 제1차광층(51)과 제2차광층(52)은 다른 공정으로 형성된다.
반도체 발광장치(1)는, 발광영역(101)의 상방에서 적층체(20)와 층간 절연막(40) 사이에 배치되어, p형 반도체층(23)과 접촉하는 투명전극(透明電極)(30)을 더 구비한다. 층간 절연막(40)상에 배치된 애노드 전극(anode 電極)(111)은, 층간 절연막(40)에 형성된 개구부에 있어서 투명전극(30)과 전기적으로 접속한다. 애노드 전극(111)으로부터 투명전극(30)에 정공(正孔)이 공급된다. 또한 반도체 기판(10)에 있어서 적층체(20)가 배치된 주면과 대향하는 이면(裏面)상에, 캐소드 전극(cathode 電極)(112)이 배치되어 있다.
캐소드 전극(112)으로부터 반도체 기판(10) 및 n형 반도체층(21)을 통하여 공급된 전자(電子)와, 애노드 전극(111)으로부터 투명전극(30) 및 p형 반도체층(23)을 통하여 공급된 정공이, 활성층(22)에서 재결합하여 빛을 발생한다. 즉 발광영역(101)상에 출력광(L)을 발생하는 반도체 발광소자(100)가 형성되어 있다. 적층체(20)에서 발생한 출력광(L)은, 투명전극(30) 및 층간 절연막(40)을 투과하여 반도체 발광장치(1)의 외부에 출력된다.
제어 트랜지스터(60)는, 적층체(20)를 막두께 방향으로 흐르는 전류를 제어하여 반도체 발광소자(100)에서의 발광을 제어하는 구동장치로서 기능한다. 구체적으로는 제어 트랜지스터(60)는, n형 반도체층(21)을 통한 활성층(22)으로의 전자의 주입과 p형 반도체층(23)을 통한 활성층(22)으로의 정공의 주입을 제어함으로써, 적층체(20)에서의 발광을 제어한다. 즉 애노드 전극(111)과 캐소드 전극(112) 사이에 소정의 전압을 인가함으로써, 반도체 발광소자(100)를 구동한다.
제어 트랜지스터(60)에는, 주면과 평행한 방향인 가로방향으로 p형영역과 n형영역이 인접하고, 또한 적층체(20)와 대향하는 하면에 절연막이 배치되는 구조의 트랜지스터가 사용된다. 제어 트랜지스터(60)에서는 가로방향으로 주전류(主電流)가 흐른다.
예를 들면 박막 트랜지스터(TFT;thin film transistor) 구조 등의 접합형 전계효과 트랜지스터를 제어 트랜지스터(60)에 채용 가능하다. 도1에 나타낸 제어 트랜지스터(60)는 제1n형영역(611), p형영역(612) 및 제2n형영역(613)이 이 순서대로 가로방향으로 배치된 npn구조(61)를 구비한다. 그리고 적어도 p형영역(612)의 전체를 덮도록 npn구조(61)상에 게이트 절연막(62)이 배치되어, 게이트 절연막(62)을 통하여 p형영역(612)과 대향하도록 게이트 영역(63)이 배치되어 있다. 또 도1에 나타낸 제어 트랜지스터(60)에서는, 제1n형영역(611)을 드레인 영역(drain 領域), 제2n형영역(613)을 소스 영역(source 領域)이라고 한다. npn구조(61)의 하방에는, 층간 절연막(40)의 막두께 방향의 일부 및 적층체(20)의 막두께 방향의 일부가 배치되어 있다.
층간 절연막(40)상에 드레인 전극(601), 소스 전극(602) 및 게이트 전극(gate 電極)(603)이 배치되어 있다. 그리고 제1n형영역(611)이 드레인 전극(601)과 접속되고, 제2n형영역(613)이 소스 전극(602)과 접속되고, 게이트 영역(63)이 게이트 전극(603)과 접속되어 있다. 제어 트랜지스터(60)의 각 영역과 각 전극은, 층간 절연막(40)에 형성된 개구부 및 제2차광층(52)에 형성된 개구부에 있어서 각각 접속되어 있다. 또한 도1에 나타내는 바와 같이, 제어 트랜지스터(60)의 소스 전극(602)과 반도체 발광소자(100)의 애노드 전극(111)이, 층간 절연막(40)상에 배치된 배선층(配線層)(71)에 의하여 접속되어 있다.
도1에 나타낸 반도체 기판(10)은, 실리콘 기판(11)상에 버퍼층(buffer層)(12)이 배치되어, 적층체(20)가 버퍼층(12)상에 배치된 구조이다. 단 버퍼층(12)을 생략하여도 좋다.
버퍼층(12)에는, 예를 들면 Aｌ x M y Ga 1 -x-y N(M은 인듐(In;indium) 또는 보론(B;boron), 0<x≤1, 0≤y≤1, x+y=1)으로 이루어지는 제1 서브레이어(第1 sublayer)와, Aｌ a M b Ga 1 -a-b N(M은 In 또는 B, 0≤a<1, 0≤b≤1, a+b=1, a<x)으로 이루어지는 제2 서브레이어를 교대로 적층한 다층구조(多層構造)를 채용 가능하다. 예를 들면 제1 서브레이어는 막두께 0.5∼5nm 정도의 질화 알루미늄(AｌN)막, 제2 서브레이어는 막두께 0.5∼200nm 정도의 질화 갈륨(GaN)막이다.
n형 반도체층(21)은, 예를 들면 n형 불순물(n型 dopant)로서 실리콘(Si)이 도프(dope)된 막두께 5μm 정도의 GaN막이며, 활성층(22)에 전자를 공급한다. p형 반도체층(23)은, 예를 들면 p형 불순물이 도프된 막두께 0.2μm 정도의 GaN막이며, 활성층(22)에 정공(hole)을 공급한다. p형 불순물은 마그네슘(Mｇ), 아연(Ｚn), 카드뮴(Cd), 칼슘(Ca), 베릴륨(Be), 탄소(C) 등이다.
활성층(22)은, 예를 들면 InGaN막과 GaN막을 교대로 적층한 다중양자우물(MＱW;multi quantum well) 구조를 구비한다. InGaN막과 GaN막의 막두께는, 각각 수μm∼수십μm 정도이다.
투명전극(30) 및 층간 절연막(40)은, 활성층(22)에서 발생하는 빛이 투과하는 재료로 이루어진다. 투명전극(30)에는, 예를 들면 산화 인듐·주석(ITO;indium tin oxide)막 등이 채용 가능하다. ITO막의 막두께는 50nm∼500nm 정도이다. 층간 절연막(40)에는, 예를 들면 막두께 150nm∼1500nm 정도의 산화 실리콘(SiO 2 )막 등이 채용 가능하다.
차광막(50)에는, 예를 들면 티탄(Ti)이나 텅스텐(W) 등이 적합하게 사용된다. 반도체 발광소자(100)로부터 제어 트랜지스터(60)의 방향으로 출사(出射)된 빛은, 차광막(50)에 의하여 차광되어 제어 트랜지스터(60)에 빛이 닿지 않도록 하고 있다. 도1에 나타내는 바와 같이 차광막(50)은, 제어 트랜지스터(60)에 있어서 적층체(20)와 대향하는 측면 및 저면에 배치되어 있다. 차광막(50)은 층간 절연막(40)의 내부에 내장되어 있기 때문에, 차광막(50)이 장시간 대기(大氣)나 순수(純水) 등에 노출되는 일이 거의 없다. 이 때문에 수증기 등에 의한 차광막(50)의 열화(劣化)를 억제할 수 있다.
애노드 전극(111) 및 캐소드 전극(112)에는, 예를 들면 금(Aｕ) 등이 채용 가능하다.
도2에, 애노드 전극(111) 측으로부터 본 반도체 발광장치(1)의 평면도를 나타낸다. 도1은, 도2의 I-I 방향을 따른 단면도이다. 도2에 있어서 애노드 전극(111), 드레인 전극(601), 소스 전극(602) 및 게이트 전극(603)의 내측에 파선으로 나타낸 영역이, 각 전극을 투과해 본 층간 절연막(40)의 개구부이다.
도2에 나타내는 바와 같이 발광영역(101)의 상방의 전체에 투명전극(30)이 배치되어 있다. 또한 투명전극(30)의 전역(全域)에 전류가 흐르도록, 애노드 전극(111)이 투명전극(30)의 외주를 따라 배치되어 있다. 이에 따라 활성층(22)을 흐르는 전류가 균일화되어 활성층(22)의 넓은 범위에서 빛을 발생시킬 수 있다.
도3에 반도체 발광장치(1)의 등가 회로도를 나타낸다. 이미 언급한 바와 같이, 제어 트랜지스터(60)의 소스 전극(602)과 반도체 발광소자(100)의 애노드 전극(111)이 배선층(71)에 의하여 접속되어 있다. 반도체 발광소자(100)의 캐소드 전극(112)은 접지되어 있다. 그리고 제어 트랜지스터(60)의 드레인 전극(601)에 소정의 드레인 전압(V DD )을 인가한 상태에서, 게이트 전극(603)과 소스 전극(602) 사이에 임계치 전압 이상의 게이트 전압(V GS )을 인가함으로써 제어 트랜지스터(60)가 온된다. 그 결과, 반도체 발광소자(100)의 애노드 전극(111)과 캐소드 전극(112) 사이에 전류가 흘러 반도체 발광소자(100)가 발광한다. 예를 들면 드레인 전압(V DD )은 10V 정도, 게이트 전압(V GS )은 4V 정도이다. 제어 트랜지스터(60)를 오프 함으로써 반도체 발광소자(100)의 발광은 정지된다.
이상에서 설명한 바와 같이 실시형태에 관한 반도체 발광장치(1)에서는, 반도체 발광소자(100)를 구성하는 에피택셜 성장막인 적층체(20)상에, 반도체 발광소자(100)의 구동장치인 제어 트랜지스터(60)가 배치된다. 이 제어 트랜지스터(60)에는, 가로방향으로 주전류(드레인 전류)가 흐르고, 적층체(20)와 대향하는 하면에 절연막이 배치되는 구조를 구비한다, 예를 들면 TFT 등의 접합형 전계효과 트랜지스터 등이, 제어 트랜지스터(60)에 적합하게 사용된다. 이 때문에 반도체 발광장치(1)에서는 기생 트랜지스터가 발생하지 않는다. 따라서 게이트 전압(V GS )으로 제어할 수 없는 전류가 흐르거나, 반도체 기판(10)에 전류를 흘릴 때에 FET가 동작을 하지 않는 등의 문제가 발생하지 않는다.
또한 제어 트랜지스터(60)를 반도체 발광소자(100)의 일부인 적층체(20)상에 배치하기 때문에, 실리콘 기판(11)의 다른 영역에 제어 트랜지스터(60)를 배치하는 경우에 비하여, 반도체 발광장치(1)의 면적을 작게 할 수 있다.
또한 차광막(50)이 층간 절연막(40)의 내부에 형성되어, 반도체 발광소자(100)로부터 출사된 빛이 닿지 않도록 차광막(50)에 의하여 제어 트랜지스터(60)를 덮고 있다. 차광막(50)을 층간 절연막(40)에 내장함으로써 차광과 동시에 제어 트랜지스터(60)와 반도체 발광소자(100) 사이의 절연도 실현된다. 차광막(50)을 위한 여분의 영역이 불필요하기 때문에 반도체 발광장치(1)의 면적의 증대가 억제된다.
도4∼도11을 참조하여 도1에 나타낸 반도체 발광장치(1)의 제조방법을 설명한다. 또 이하에 설명하는 반도체 발광장치(1)의 제조방법은 일례이며, 이 변형예를 포함하여, 이 이외의 다양한 제조방법에 의하여 실현 가능함은 물론이다.
우선 실리콘 기판(11)상에 버퍼층(12)을 형성하여 반도체 기판(10)을 구성한다. 버퍼층(12)상에, n형 반도체층(21), 활성층(22) 및 p형 반도체층(23)을 순차적으로 에피택셜 성장법에 의하여 적층하여, 도4에 나타내는 바와 같이 적층체(20)를 형성한다. 계속하여 도5에 나타내는 바와 같이 드라이 에칭법(dry etching法) 등을 사용하여, 적층체(20) 및 버퍼층(12)을 칩 사이즈(chip size)로 에칭하고, 소자분리(素子分離)를 한다.
도6에 나타내는 바와 같이, 제어 트랜지스터(60)를 형성하는 영역에 있어서 적층체(20)의 상부의 일부를 에칭하여 제거한다. 도6에 나타낸 예에서는, p형 반도체층(23)과 활성층(22)을 전부 제거하고, n형 반도체층(21)의 상부를 제거하고 있다. 또 적층체(20)의 제거된 부분의 에피택셜막의 측면에는, 층간 절연막(40), 배선층(71), 제1차광층(51) 및 제2차광층(52)이 형성된다. 이 때문에 적층체(20)에 있어서 에칭에 의하여 노출된 측면과 상면 사이에는 45도 정도의 테이퍼(taper)를 주는 것이 바람직하다. 즉 구동장치영역(102)으로부터 발광영역(101)을 향하여 적층체(20)의 막두께가 서서히 두꺼워지고 있다.
도7에 나타내는 바와 같이 발광영역(101)의 p형 반도체층(23)상에 투명전극(30)을 형성한 후에, 제1절연층(41)을 적층체(20)의 전체면에 형성한다. 계속하여 구동장치영역(102)의 제1절연층(41)상에 제1차광층(51)을 형성한다. 또 제1차광층(51)은 발광영역(101) 이외의 영역에 배치되어, 발광영역(101)과 구동장치영역(102) 사이의 경계인 적층체(20)의 측면상에도 형성된다. 이에 따라 제어 트랜지스터(60)에 측면방향으로부터 입사되는 빛이 차광된다.
전체면에 제2절연층(42)을 형성한 후에, 도8에 나타내는 바와 같이 구동장치영역(102)의 제2절연층(42)상에 제어 트랜지스터(60)를 형성한다. 예를 들면 npn구조(61)를 형성하기 위해서는, 350℃로 열처리하는 플라즈마 화학기상성장(plasma 化學氣相成長)(PE-CVD)법이나 650℃로 열처리하는 감압 화학기상성장(減壓 化學氣相成長)(LP-CVD)법 등을 사용하여 폴리실리콘층(polysilicon層)을 형성한다. LP-CVD법에 의하여 실시하는 650℃의 가열처리는 p형 불순물의 마그네슘(Mｇ)을 활성화하는 데에도 유효하므로, LP-CVD법에 의하여 폴리실리콘층을 형성하는 방법에 대하여 설명한다. 즉 폴리실리콘층 성장후에, 실리콘(Si) 주입과, 예를 들면 600℃의 레이저 어닐처리(laser anneal處理)를 실시하여 결정립(結晶粒)이 큰 비결정질 실리콘(amorphous silicon)을 형성한다. 여기에 불순물의 이온주입(ion注入)을 하고, 제1n형영역(611), p형영역(612) 및 제2n형영역(613)을 형성한다. 그 후에 게이트 절연막(62) 및 게이트 영역(63)을 형성한다. 게이트 영역(63)에는, 예를 들면 불순물 이온이 주입된 폴리실리콘막 등을 채용 가능하다.
계속하여 도9에 나타내는 바와 같이 제3절연층(43)을 전체면에 형성한 후에, 제2차광층(52)을 구동장치영역(102)의 제3절연층(43)상에 형성한다. 또한 드레인 영역인 제1n형영역(611), 소스 영역인 제2n형영역(613) 및 게이트 영역(63)과, 드레인 전극(601), 소스 전극(602) 및 게이트 전극(603)을 각각 접속하기 위한 개구부를, 제2차광층(52)에 형성한다.
그 후에 도10에 나타내는 바와 같이 제4절연층(44)을 전체면에 형성한다. 제1절연층(41)∼제4절연층(44)에 의하여 도1에 나타낸 층간 절연막(40)이 구성된다. 그리고 제1n형영역(611), 제2n형영역(613) 및 게이트 영역(63)과, 드레인 전극(601), 소스 전극(602) 및 게이트 전극(603)을 각각 접속하기 위한 개구부를 층간 절연막(40)에 형성한다. 이때에 애노드 전극(111)과 투명전극(30)을 접속하기 위한 개구부도 층간 절연막(40)에 형성한다.
다음에 도11에 나타내는 바와 같이, 층간 절연막(40) 및 제2차광층(52)에 형성한 개구부를 내장하도록 하여, 드레인 전극(601), 소스 전극(602), 게이트 전극(603) 및 애노드 전극(111)을 형성한다. 배선층(71)도 동시에 형성된다. 그 후에 반도체 기판(10)의 이면상에 캐소드 전극(112)을 형성하여 도1에 나타낸 반도체 발광장치(1)를 완성한다.
상기에 설명한 반도체 발광장치(1)의 제조방법에서는, 에피택셜 성장막인 적층체(20)를 드라이 에칭에 의하여 칩 사이즈로 에칭하여 소자분리가 이루어진다. 제어 트랜지스터(60)는 에피택셜 성장공정후에 형성되지만, 제어 트랜지스터(60)의 형성공정은 650℃ 이하에서 이루어지고, 반도체 발광소자(100)의 각 층의 성장온도보다도 저온의 공정이다. 이 때문에 제어 트랜지스터(60)의 형성공정이 에피택셜막에 악영향을 미치는 일은 거의 없다.
또 게이트 전극용의 막을 에피택셜 성장공정전에 형성하는 경우에는, 그 후의 열처리나 에칭처리에 의한 대미지(damage), 응력(應力) 등에 의하여 게이트 전극용의 막이 파손될 우려가 있다. 또한 임계치 전압(V tｈ )이 변동될 가능성이 있다.
그러나 본 발명의 실시형태에 관한 반도체 발광장치(1)의 제조방법에서는, 에피택셜 성장공정후에 게이트 전극용의 막을 형성한다. 이 때문에 에피택셜 성장시에 있어서 응력에 의한 게이트 전극의 막의 파손이나 임계치 전압(V t ｈ )의 변동 등을 억제할 수 있다.
<변형예>
도1에서는 적층체(20)의 발광영역(101)상에 있어서의 막두께가, 구동장치영역(102)상에 있어서의 막두께보다도 두꺼운 예를 나타냈다. 도1에 나타낸 구조에 의하면, 발광영역(101)과 구동장치영역(102)에 있어서의 반도체 발광장치(1)의 높이를 동등하게 할 수 있다.
그러나 예를 들면 도12에 나타내는 바와 같이 제어 트랜지스터(60)가 배치되는 구동장치영역(102)의 적층체(20)의 상부의 일부를 제거하지 않고, p형 반도체층(23)상에 제어 트랜지스터(60)를 배치하여도 좋다. 이에 따라 반도체 발광장치(1)의 제조공정을 단축할 수 있다.
상기한 바와 같이 본 발명은 실시형태에 의하여 기재하였지만, 이 개시의 일부를 이루는 논술 및 도면은 본 발명을 한정하는 것이라고 이해하여서는 안 된다. 이 개시로부터 당업자에는 다양한 대체 실시형태, 실시예 및 운용기술이 분명하게 된다. 본 발명은 여기에서는 기재하지 않고 있는 다양한 실시형태 등을 포함함은 물론이다. 따라서 본 발명의 기술적 범위는 상기한 설명으로부터 타당한 특허청구범위에 관한 발명 특정사항에 의해서만 정해지는 것이다.
1 ; 반도체 발광장치
10 ; 반도체 기판
11 ; 실리콘 기판
12 ; 버퍼층
20 ; 적층체
21 ; n형 반도체층
22 ; 활성층
23 ; p형 반도체층
30 ; 투명전극
40 ; 층간 절연막
50 ; 차광막
60 ; 제어 트랜지스터
61 ; npn구조
62 ; 게이트 절연막
63 ; 게이트 영역
71 ; 배선층
100 ; 반도체 발광소자
101 ; 발광영역
102 ; 구동장치영역
111 ; 애노드 전극
112 ; 캐소드 전극
601 ; 드레인 전극
602 ; 소스 전극
603 ; 게이트 전극

Claims (8)

  1. 주면(主面)상에 발광영역(發光領域)과 구동장치영역(驅動裝置領域)이 정의된 반도체 기판과,
    상기 반도체 기판의 상기 주면상에 상기 발광영역으로부터 상기 구동장치영역에 걸쳐서 연속적으로 배치되고, 에피택셜 성장(epitaxial 成長)된 질화물 반도체(窒化物 半導體)로 이루어지는 n형 반도체층, 활성층(活性層) 및 p형 반도체층이 이 순서대로 적층된 구조를 구비하는 적층체(積層體)와,
    상기 적층체상에 배치된 층간 절연막(層間 絶緣膜)과,
    상기 적층체의 적어도 일부 및 상기 층간 절연막을 사이에 두고 상기 구동장치영역의 상방에 배치되고, 상기 적층체에서의 발광을 제어하는 제어 트랜지스터와,
    상기 층간 절연막내에서 상기 제어 트랜지스터와 상기 적층체 사이에 배치된 차광막(遮光幕)을
    구비하는 것을 특징으로 하는 반도체 발광장치.
  2. 제1항에 있어서,
    상기 제어 트랜지스터의 상기 적층체와 대향하는 측면 및 저면에 상기 차광막이 배치되는 것을 특징으로 하는 반도체 발광장치.
  3. 제1항 또는 제2항에 있어서,
    상기 적층체의 상기 발광영역상에 있어서의 막두께가, 상기 구동장치영역상에 있어서의 막두께보다도 두꺼운 것을 특징으로 하는 반도체 발광장치.
  4. 제3항에 있어서,
    상기 구동장치영역으로부터 상기 발광영역을 향하여 상기 적층체의 막두께가 서서히 두꺼워지는 것을 특징으로 하는 반도체 발광장치.
  5. 제1항 내지 제4항 중의 어느 하나의 항에 있어서,
    상기 제어 트랜지스터가, 상기 주면과 평행한 방향으로 p형영역과 n형영역이 인접하는 구조를 구비하는 것을 특징으로 하는 반도체 발광장치.
  6. 제5항에 있어서,
    상기 제어 트랜지스터가 접합형 전계효과 트랜지스터인 것을 특징으로 하는 반도체 발광장치.
  7. 제6항에 있어서,
    상기 층간 절연막상에 배치되고, 상기 층간 절연막에 형성된 개구부에서 상기 제어 트랜지스터의 소스 전극과 상기 p형 반도체층에 접속하는 배선층(配線層)을 더 구비하는 것을 특징으로 하는 반도체 발광장치.
  8. 제1항 내지 제7항 중의 어느 하나의 항에 있어서,
    상기 발광영역 상방에서 상기 적층체와 상기 층간 절연막간에 배치되고, 상기p형 반도체층과 접촉하는 투명전극(透明電極)을 더 구비하는 것을 특징으로 하는 반도체 발광장치.
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