CN117438425A - 一种hemt与led的集成器件及其制备方法 - Google Patents

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Abstract

本发明公开了一种HEMT与LED的集成器件及其制备方法，该集成器件包括衬底以及设置于衬底一侧的双HEMT叠层结构和LED叠层结构；其中，LED叠层结构包括有源层，双HEMT叠层结构包括二维电子气层与二维空穴气层。二维电子气层复用为LED叠层结构的至少部分电子传输层，二维空穴气层复用为LED叠层结构的至少部分空穴传输层。利用二维电子气层为LED叠层结构提供较高浓度的电子，提升有源层中电子的注入效率。利用二维空穴气层为LED叠层结构提供较大浓度的空穴，提升有源层中空穴的注入效率，使LED叠层结构在小电流密度下实现高载流子注入，提升LED叠层结构的外量子效率，从而获得较高发光效率。同时也可增加注入有源层中电子和空穴浓度的匹配度，提高辐射复合效率。

Description

一种HEMT与LED的集成器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种HEMT与LED的集成器件及其制备方法。
背景技术
发光二极管(Light-emitting diode，Micro LED)因具有响应时间快、亮度高、功耗低、对比度超高、色域广和使用寿命长等诸多优异特性，在大屏显示、可穿戴设备显示及增强现实(Augmented Reality，AR)/虚拟现实(Virtual Reality，VR)等近眼显示等领域中具有重要的应用价值。用于显示的LED通常需要在小电流密度下工作，但在较小的注入电流密度下，p型区和n型区向有源区注入的载流子浓度较低，器件的外量子效率仍处于上升区，未能达到效率峰值，导致发光效率较低，限制了器件性能。
发明内容
有鉴于此，本发明提供了一种HEMT与LED的集成器件及其制备方法，以提高LED的有源层的载流子浓度，提升器件性能。
第一方面，本发明实施例提供了一种HEMT与LED的集成器件，包括衬底以及设置于所述衬底一侧的双HEMT叠层结构和LED叠层结构；
其中，所述LED叠层结构包括有源层，所述双HEMT叠层结构包括二维电子气层与二维空穴气层，所述二维电子气层设置在所述有源层靠近所述衬底的一侧，所述二维空穴气层设置在所述有源层远离所述衬底的一侧；
所述二维电子气层复用为所述LED叠层结构的至少部分电子传输层，所述二维空穴气层复用为所述LED叠层结构的至少部分空穴传输层。
进一步地，所述双HEMT叠层结构包括第一HEMT叠层结构与第二HEMT叠层结构，所述第一HEMT叠层结构包括所述二维电子气层，所述第二HEMT叠层结构包括所述二维空穴气层，所述第一HEMT叠层结构与所述LED叠层结构串联，所述LED叠层结构与所述第二HEMT叠层结构串联。
进一步地，所述第一HEMT叠层结构包括在所述衬底一侧依次层叠的第一沟道层和第一势垒层，所述第一沟道层和所述第一势垒层之间形成有所述二维电子气层；所述有源层设置于所述第一势垒层背离所述第一沟道层的一侧；所述第二HEMT叠层结构包括第二势垒层和第二沟道层，所述第二势垒层和所述第二沟道层依次层叠设置于所述有源层背离所述第一势垒层的一侧，所述第二势垒层和所述第二沟道层之间形成有所述二维空穴气层。
进一步地，所述第一势垒层背离所述第一沟道层的一侧表面包括第一区和第二区；所述第一HEMT叠层结构还包括第一栅极，所述第一栅极位于所述第一势垒层背离所述第一沟道层的一侧，且所述第一栅极位于所述第一区；所述第二HEMT叠层结构还包括第二栅极，所述第二栅极位于所述第二沟道层背离所述第二势垒层的一侧，所述有源层和所述第二HEMT叠层结构设置于所述第二区。
进一步地，所述第一栅极用于接收第一控制信号以调整所述有源层中电子的浓度，所述第二栅极用于接收第二控制信号以调整所述有源层中空穴的浓度。
进一步地，所述第一势垒层和所述第二势垒层的材料为AlxGa1-xN，0<x<1，所述第一沟道层和所述第二沟道层的材料为GaN；所述第一势垒层的厚度小于所述第二势垒层的厚度，和/或，所述第一势垒层中Al组分小于所述第二势垒层中Al组分；所述第一控制信号的电压值等于所述第二控制信号的电压值。
进一步地，所述第一势垒层和所述第二势垒层的材料为AlxGa1-xN，0<x<1，所述第一沟道层和所述第二沟道层的材料为GaN；所述第一势垒层的厚度等于所述第二势垒层的厚度，和/或，所述第一势垒层中Al组分等于所述第二势垒层中Al组分；所述第一控制信号的电压值小于所述第二控制信号的电压值。
进一步地，所述第一HEMT叠层结构还包括源极，所述源极设置于所述第一势垒层背离所述第一沟道层的一侧表面；所述第二HEMT叠层结构还包括漏极，所述漏极设置于所述第二沟道层背离所述第二势垒层的一侧表面；其中，所述源极复用为所述LED叠层结构的阴极，所述漏极复用为所述LED叠层结构的阳极。
第二方面，本发明实施例提供了一种HEMT与LED的集成器件的制备方法，该制备方法包括：
提供衬底；
在所述衬底的一侧表面制备双HEMT叠层结构和LED叠层结构；其中，所述LED叠层结构包括有源层，所述双HEMT叠层结构包括二维电子气层与二维空穴气层，所述二维电子气层设置在所述有源层靠近所述衬底的一侧，所述二维空穴气层设置在所述有源层远离所述衬底的一侧；所述二维电子气层复用为所述LED叠层结构的至少部分电子传输层，所述二维空穴气层复用为所述LED叠层结构的至少部分空穴传输层。
进一步地，所述双HEMT叠层结构包括第一HEMT叠层结构与第二HEMT叠层结构，在所述衬底的一侧表面制备双HEMT叠层结构和LED叠层结构，包括：在所述衬底的一侧依次制备第一沟道层和第一势垒层，形成第一HEMT叠层结构；所述第一沟道层和所述第一势垒层之间形成有二维电子气层；在所述第一势垒层背离所述第一沟道层的一侧的部分区域制备有源层，形成LED叠层结构的部分结构；在所述有源层背离所述第一势垒层的一侧依次制备第二势垒层和第二沟道层，形成第二HEMT叠层结构；所述第二势垒层和所述第二沟道层之间形成有二维空穴气层；其中，所述第一HEMT叠层结构与所述LED叠层结构串联，所述LED叠层结构与所述第二HEMT叠层结构串联。
本发明实施例提供的HEMT与LED的集成器件包括衬底以及设置于衬底一侧的双HEMT叠层结构和LED叠层结构；LED叠层结构包括有源层，双HEMT叠层结构包括二维电子气层与二维空穴气层，二维电子气层设置在有源层靠近衬底的一侧，二维空穴气层设置在有源层远离衬底的一侧。二维电子气层复用为LED叠层结构的至少部分电子传输层，二维空穴气层复用为LED叠层结构的至少部分空穴传输层。利用二维电子气层为LED叠层结构提供较高浓度的电子，提升有源层中电子的注入效率。利用二维空穴气层为LED叠层结构提供较大浓度的空穴，提升有源层中空穴的注入效率，使LED叠层结构在小电流密度下实现高载流子注入，提升LED叠层结构的外量子效率，从而获得较高发光效率。同时也可增加注入有源层中电子和空穴浓度的匹配度，提高辐射复合效率。
附图说明
图1为本发明提供的一种HEMT与LED的集成器件的结构示意图；
图2为本发明提供的一种HEMT与LED的集成器件的等效电路图；
图3为本发明提供的一种HEMT与LED的集成器件的制备方法的流程图；
图4为本发明提供的另一种HEMT与LED的集成器件的制备方法的流程图；
图5为图4所示制备方法对应的结构示意图；
图6为本发明提供的又一种HEMT与LED的集成器件的制备方法的流程图；
图7为图6所示制备方法对应的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在本发明实施例中使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本发明。需要注意的是，本发明实施例所描述的“上”、“下”、“左”、“右”等方位词是以附图所示的角度来进行描述的，不应理解为对本发明实施例的限定。此外在上下文中，还需要理解的是，当提到一个元件被形成在另一个元件“上”或“下”时，其不仅能够直接形成在另一个元件“上”或者“下”，也可以通过中间元件间接形成在另一元件“上”或者“下”。术语“第一”、“第二”等仅用于描述目的，并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
本发明使用的术语“包括”及其变形是开放性包括，即“包括但不限于”。术语“基于”是“至少部分地基于”。术语“一个实施例”表示“至少一个实施例”。
需要注意，本发明中提及的“第一”、“第二”等概念仅用于对相应内容进行区分，并非用于限定顺序或者相互依存关系。
需要注意，本发明中提及的“一个”、“多个”的修饰是示意性而非限制性的，本领域技术人员应当理解，除非在上下文另有明确指出，否则应该理解为“一个或多个”。
针对于背景技术中现有技术的缺陷，相关技术中一般通过增加LED的n型区和p型区的掺杂浓度来提升载流子的浓度。然而过高的掺杂浓度不仅会导致外延材料中位错密度的增加，还会使薄膜表面形貌严重恶化，大幅降低外延材料的晶体质量，对器件性能造成较大影响。基于此，本发明提出了一种HEMT与LED的集成器件，利用双HEMT叠层结构为LED提供高浓度的载流子，保证LED发光效率，提升器件性能。
以上是本发明的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明提供的一种HEMT与LED的集成器件的结构示意图，该集成器件包括：衬底10以及设置于衬底10一侧的双HEMT叠层结构20和LED叠层结构30。
衬底10可选用蓝宝石(Al2O3)衬底、硅(Si)衬底、碳化硅(SiC)衬底或GaN衬底等，但不限于此。衬底10的厚度可为300～500μm。
双HEMT叠层结构20可理解为集成器件中的高电子迁移率晶体管(High ElectronMobility Transistor，HEMT)器件；LED叠层结构30可理解为集成器件中的LED器件，双HEMT叠层结构20驱动LED叠层结构30发光。其中，LED叠层结构30可为普通LED叠层结构、Micro-LED叠层结构或Mini-LED叠层结构，本发明对此不作限定。
双HEMT叠层结构20中包括能够产生电子的二维电子气层211以及能够产生空穴的二维空穴气层221；LED叠层结构30可包括有源层31。具体地，二维电子气层211是指不同第III组氮化物之间的异质结处产生的高速移动、高度集中电子(即n型载流子)的薄层，二维电子气层211所在区域电阻率较低，电子传输情况较好；二维空穴气层221是指不同第III组氮化物之间的异质结处产生的较大浓度空穴(即p型载流子)的薄层，二维空穴气层221内空穴传输情况较好。
在一实施方式中，如图1所示，二维电子气层211设置在有源层31靠近衬底10的一侧，或者可理解为二维电子气层211位于衬底10与有源层31之间；二维空穴气层221设置在有源层31远离衬底10的一侧，也即，沿集成器件厚度方向，有源层31位于二维电子气层211和二维空穴气层221之间。二维电子气层211可复用为LED叠层结构30的至少部分电子传输层，二维空穴气层221复用为LED叠层结构30的至少部分空穴传输层，使得双HEMT叠层结构20的二维电子气层211为LED叠层结构30提供至少部分电子，双HEMT叠层结构20的二维空穴气层221为LED叠层结构30提供至少部分空穴。
在集成器件工作时，双HEMT叠层结构20产生电子和空穴，电子和空穴进入有源层31后在有源层31中结合并发光，实现利用双HEMT叠层结构20驱动LED发光。利用双HEMT叠层结构20驱动LED，无需额外的驱动单元，可以有效减小集成器件体积，减小外接电路的寄生电容，提高器件性能和可靠性。
另外，利用二维电子气层211可为LED叠层结构30提供较高浓度的电子，提升有源层31中电子的注入效率；利用二维空穴气层221可为LED叠层结构30提供较大浓度的空穴，提升有源层31中空穴的注入效率，使LED叠层结构30在小电流密度下实现高载流子注入，提升LED叠层结构30的外量子效率，从而获得较高的发光效率。
值得说明的是，在图1所示实施例中，二维电子气层211复用为有源层31的全部电子传输层，二维空穴气层221复用为有源层31的全部空穴传输层，故未示出电子传输层和空穴传输层，二维电子气层211即为电子传输层，二维空穴气层221即为空穴传输层。此种设置方式下，电子和空穴的产生浓度较为接近，使注入有源层31中的电子和空穴浓度匹配度增加，提高辐射复合效率。
当然，在其他实施例中，LED叠层结构30可包括电子传输层，电子传输层可位于二维电子气层211与有源层31之间，由二维电子气层211和电子传输层共同为LED叠层结构30提供电子；和/或，LED叠层结构30包括空穴传输层，空穴传输层可位于二维空穴气层221与有源层31之间，由二维空穴气层221和空穴传输层共同为LED叠层结构30提供空穴，进一步提高注入有源层31的载流子的浓度，提升发光效率，本发明对于该结构不再详细说明。
本发明提供的HEMT与LED的集成器件包括衬底以及设置于衬底一侧的双HEMT叠层结构和LED叠层结构；LED叠层结构包括有源层，双HEMT叠层结构包括二维电子气层与二维空穴气层，二维电子气层设置在有源层靠近衬底的一侧，二维空穴气层设置在有源层远离衬底的一侧。二维电子气层复用为LED叠层结构的至少部分电子传输层，二维空穴气层复用为LED叠层结构的至少部分空穴传输层。利用二维电子气层为LED叠层结构提供较高浓度的电子，提升有源层中电子的注入效率。利用二维空穴气层为LED叠层结构提供较大浓度的空穴，提升有源层中空穴的注入效率，使LED叠层结构在小电流密度下实现高载流子注入，提升LED叠层结构的外量子效率，从而获得较高发光效率，满足显示应用需求。同时也可增加注入有源层中电子和空穴浓度的匹配度，提高辐射复合效率。
在可能的实施方式中，请结合参考图1和图2，图2为本发明提供的一种HEMT与LED的集成器件的等效电路图，双HEMT叠层结构20可包括第一HEMT叠层结构21与第二HEMT叠层结构22，第一HEMT叠层结构21包括二维电子气层211，第二HEMT叠层结构22包括二维空穴气层221，第一HEMT叠层结构21与LED叠层结构30串联，LED叠层结构30与第二HEMT叠层结构22串联。
具体地，双HEMT叠层结构20可理解为集成器件中设置有两个HEMT叠层结构，其中一个HEMT叠层结构(即第一HEMT叠层结构21)中设置有二维电子气层211，另一个HEMT叠层结构(即第二HEMT叠层结构22)中设置有二维空穴气层221。
沿图1所示方位，第一HEMT叠层结构21位于有源层31下方，第二HEMT叠层结构22位于有源层31上方，第一HEMT叠层结构21中产生的电子向有源层31移动，第二HEMT叠层结构22中产生的空穴向有源层31移动，形成如图2所示的第一HEMT叠层结构21-LED叠层结构30-第二HEMT叠层结构22之间的串联通路，实现双HEMT叠层结构20对LED叠层结构30的驱动。
下面对本发明提供的一种可选的双HEMT叠层结构20的具体设置方式进行介绍，可继续参考图1，第一HEMT叠层结构21可包括在衬底10一侧依次层叠的第一沟道层212和第一势垒层213，第一沟道层212和第一势垒层213之间形成有二维电子气层211。沿图1中所示方位，第一沟道层212在下，第一势垒层213在上，二者的异质界面形成二维电子气层211。
可选的，第一沟道层212的材料可为GaN，厚度可为30～100nm，但不限于此；第一势垒层213的材料可为AlxGa1-xN，厚度可为20～30nm，0<x<1；但不限于此。AlxGa1-xN材料与GaN材料之间存在极化强度差，使得GaN和AlxGa1-xN的接触界面处诱导产生高浓度的二维电子气层211。
可选的，衬底10与第一沟道层212之间还可设置有缓冲层216，缓冲层216可降低外延层中的缺陷密度，提高外延层晶体质量。示例性的，在可选实施例中，缓冲层216的材料可为高阻GaN、AlN或AlGaN等，缓冲层216的厚度可控制在200～1000nm范围内，但不限于此。当然，在其他可能的实施例中，衬底10与第一沟道层212可直接接触，此时，衬底10可选用半绝缘材料或高阻材料。
有源层31设置于第一势垒层213背离第一沟道层212的一侧；具体地，如图1所示，有源层31设置于第一势垒层213的部分表面。有源层31可为多量子阱层，例如可为1～10个周期的InGaN/GaN量子阱层，即多量子阱层包括1～10个量子阱结构，所有量子阱结构沿着集成器件的厚度方向层叠设置，该量子阱结构包括层叠设置的InGaN层与GaN层，InGaN层的厚度可在2～3nm范围内，GaN层的厚度可在8～15nm范围内。在实际应用过程中，本领域技术人员可根据实际情况设置有源层31的结构，上述可选示例并非对有源层31的结构的限定。
继续参考图1，第二HEMT叠层结构22可包括第二势垒层222和第二沟道层223，第二势垒层222和第二沟道层223依次层叠设置于有源层31背离第一势垒层213的一侧，第二势垒层222和第二沟道层223之间形成有二维空穴气层221。第一HEMT叠层结构21与有源层31在衬底10上的投影交叠。沿图1中所示方位，第二势垒层222在下，第二沟道层223在上，二者的异质界面形成二维空穴气层221。
可选的，第二沟道层223的材料可为GaN，厚度可为20～50nm，但不限于此；第二势垒层222的材料可为AlxGa1-xN，厚度可为20～30nm，0<x<1；但不限于此。同样的，AlxGa1-xN材料与GaN材料之间存在极化强度差，使得AlxGa1-xN和GaN的接触界面处会诱导产生高浓度的二维空穴气层221。
可选的，第一势垒层213的厚度和第二势垒层222的厚度相同；HEMT极化产生的二维载流子浓度受到势垒层(材料为AlxGa1-xN)中Al组分以及势垒层的厚度的影响，通过将第一势垒层213的厚度和第二势垒层222的厚度设置为相近或相同，在一定程度上可保证二维电子气层211中电子的浓度与二维空穴气层221中空穴的浓度相匹配。
值得提出的一点是，第一势垒层213还可作为空穴阻挡层，能够抑制注入到有源层31中的空穴溢出；同样的，第二势垒层222还可作为电子阻挡层，能够抑制注入到有源层31中的电子溢出，提高有源层31对载流子的限制能力。
可选的，在本发明附图未示出的实施例中，第一势垒层213与有源层31之间和/或有源层31与第二势垒层222之间还可设置有本领域技术可知的任意辅助膜层结构。例如，当有源层31为InGaN/GaN量子阱层时，第一势垒层213与有源层31之间可设置InGaN层或InGaN/GaN超晶格层等，但不限于此；有源层31与第二势垒层222之间可设置p型GaN帽层等，但不限于此。上述辅助膜层的存在可减小电流崩塌效应，提升集成器件稳定性。
可选的，请继续参考图1，第一势垒层213背离第一沟道层212的一侧表面包括第一区A1和第二区A2。可定义第一势垒层213背离第一沟道层212的一侧表面为第一势垒层表面，第一区A1和第二区A2可指代第一势垒层表面的不同位置。LED叠层结构30可设置于第二区A2，也即，有源层31可形成于第二区A2的第一势垒层表面上，相应的，由于第二HEMT叠层结构22与有源层31交叠，第二HEMT叠层结构22同样位于第二区A2。
进一步地，如图1所示，第一HEMT叠层结构21还可包括第一栅极214，第一栅极214位于第一势垒层213背离第一沟道层212的一侧，且第一栅极214位于第一区A1。第一栅极214与第一区A1的第一势垒层表面接触，第一栅极214作为第一HEMT叠层结构21的驱动电极，向第一栅极214施加有效控制信号(例如电压信号)，可控制第一HEMT叠层结构21中的电子向有源层31移动。
继续参考图1和图2，第二HEMT叠层结构22还可包括第二栅极224，第二栅极224位于第二沟道层223背离第二势垒层222的一侧，第二栅极224在第一势垒层213所在平面的投影位于第二区A2。第二栅极224与第二沟道层223表面接触，第二栅极224作为第二HEMT叠层结构22的驱动电极，向第二栅极224施加有效控制信号(例如电压信号)，可控制第二HEMT叠层结构22中的空穴向有源层31移动。
本发明实施例中可设置第一沟道层212的厚度大于第二沟道层223的厚度，由于第二沟道层223与第二栅极224接触，为保证第二栅极224对第二HEMT叠层结构22的控制能力，可将第二沟道层223设置得较薄，防止第二栅极224与二维空穴气层221距离较远带来的栅控能力下降的问题。
进一步地，值得提出的一点是，本发明实施例中，第一栅极214可用于接收第一控制信号以调整有源层31中电子的浓度，第二栅极224可用于接收第二控制信号以调整有源层31中空穴的浓度。
第一控制信号和第二控制信号可以相同也可以不同，第一控制信号和第二控制信号相同可指第一控制信号对应的电压值与第二控制信号对应的电压值大小相等；第一控制信号可第二控制信号不同可指第一控制信号对应的电压值与第二控制信号对应的电压值大小不等。如此，可通过调节第一控制信号的电压值的大小，来调节注入有源层31中的电子的浓度；通过调节第二控制信号的电压值的大小，来调节注入有源层31中的空穴的浓度。使得集成器件受双栅极(即第一栅极214与第二栅极224)控制，通过分别调节双栅极的电压，可以单独改变向有源层31注入的电子或空穴浓度，使有源层31中注入的电子和空穴浓度的匹配度增加，提升辐射复合效率。
可选的，由于电子的质量小于空穴的质量，二维电子气层211中的电子向有源层31的迁移率高于二维空穴气层221中的空穴向有源层31的迁移率。这可能导致注入至有源层31的电子的浓度高于空穴的浓度，影响二者辐射复合效率，并且多余的电子可能向第二HEMT叠层结构22一侧溢出，造成漏电以及发光效率降低的问题。基于此，本发明提供的一些实施例中，对第一HEMT叠层结构21和第二HEMT叠层结构22进行设计，以避免上述问题的出现。
可通过提高空穴浓度以及空穴向有源层31的注入效率，使有源层31中载流子浓度匹配，进而使得有源层31中的电子与空穴复合得更加均匀，提高辐射复合效率，同时显著抑制电子向第二HEMT叠层结构22一侧溢出。
示例性的，在一种可选实施例中，第一势垒层213和第二势垒层222的材料仍可为AlxGa1-xN，x的取值记作Al组分；第一沟道层212和第二沟道层223的材料仍可为GaN。如上述实施例中所述，势垒层的厚度以及其中Al组分的含量，会影响HEMT中二维载流子的浓度，一般情况下，势垒层的厚度越厚、Al组分越高，二维载流子浓度越高。因此，本实施例可设置第一势垒层213的厚度小于第二势垒层222的厚度，和/或，第一势垒层213中Al组分小于第二势垒层222中Al组分。具体地，设置第二势垒层222的厚度较大和/或第二势垒层222中Al组分较高，可适当提高第二HEMT叠层结构22中二维空穴气层221产生空穴的浓度，提升注入有源层31的电子和空穴浓度的匹配性，改善多余的电子向第二HEMT叠层结构22一侧溢出的问题，降低漏电的可能性，保证辐射复合效率较大，改善发光效率，提升集成器件性能。
进一步地，该实施方式中，可设置第一控制信号与第二控制信号的电压值相等，仅通过势垒层的差异化设置实现载流子浓度的匹配。如此，第一控制信号和第二控制信号可为同一控制信号，第一栅极214和第二栅极224由同一控制信号驱动，简化集成器件的设置难度。
可选的，在示例性实施例中，可设置第一势垒层213中Al组分x1和第二势垒层222中Al组分x2满足：0.2≤x1＜x2≤0.4。此种设置方式下，注入有源层31的电子和空穴浓度较为匹配。当然，在实际应用过程中，本领域技术人员可根据实际情况调整上述Al组分的相对关系，本发明对此不作限定。
另外，在其他实施方式中，当第一控制信号和第二控制信号的电压值相等时，本领域技术人员可根据实际情况调整第一势垒层213的厚度、第二势垒层222的厚度、第一势垒层213中Al组分与第二势垒层222中Al组分中的任意一个或多个参数，保证进入有源层31的电子与空穴浓度匹配即可。
示例性的，在另一种可选实施例中，第一势垒层213和第二势垒层222的材料仍可为AlxGa1-xN，第一沟道层212和第二沟道层223的材料仍可为GaN。可设置第一势垒层213的厚度等于第二势垒层222的厚度，和/或，第一势垒层213中Al组分等于第二势垒层222中Al组分。第一控制信号的电压值小于第二控制信号的电压值。
本实施例中，不再对第一HEMT叠层结构21和第二HEMT叠层结构22中势垒层的结构进行差异化设置。通过增大第二控制信号的电压值，使得二维空穴气层221产生的空穴的浓度大于二维电子气层211中的电子的浓度，提升注入有源层31的电子和空穴浓度的匹配性，同样可保证电子和空穴具有较高的辐射复合效率。此种设置方式下，第一势垒层213和第二势垒层222制备时所用的工艺参数相同，降低集成器件制备时的工艺难度。
当然，在其他实施例中，可同时通过第一HEMT叠层结构21和第二HEMT叠层结构22的势垒层的差异化设置以及第一控制信号和第二控制信号的差异化设置，来提升注入有源层31的电子和空穴的匹配度。本发明实施例对此不再详细说明，本领域技术人员可根据实际情况进行设置。
可选的，可继续参考图1和图2，第一HEMT叠层结构21还可包括源极215，源极215设置于第一势垒层213背离第一沟道层212的一侧表面；源极215也为集成器件的源极，源极215可位于第二势垒层222表面并位于第一区A1，且源极215与第一栅极214在衬底10所在平面上的投影不交叠。第二HEMT叠层结构22还可包括漏极225，漏极225设置于第二沟道层223背离第二势垒层222的一侧表面；漏极225可为集成器件的漏极，漏极225在衬底10所在平面的投影位于第二区A2且不与第二栅极224在该平面的投影交叠。
进一步地，源极215可复用为LED叠层结构30的阴极，漏极225可复用为LED叠层结构30的阳极。本实施例提供的器件将有源层31置于源极215和漏极225之间，源极215和漏极225经由有源层31(例如可为量子阱层)连通形成LED回路，集成器件由双栅极控制。第一栅极214控制第一HEMT叠层结构21中的电子由源极215向漏极225流动，进而注入LED叠层结构30的有源层31中；第二栅极224控制第二HEMT叠层结构22中的空穴由漏极225向源极215流动，进而注入有源层31中，电子和空穴在有源层31中复合发光。图1中虚线箭头表示电子或空穴的流动方向。
本实施例中，双栅极控制电子和空穴在源极215和漏极225之间形成通路，实现利用双HEMT叠层结构20驱动LED叠层结构30。
此种设置方式下，LED叠层结构30和双HEMT叠层结构20之间的连通无需额外设置金属引线，实现无金属引线的导电互联，进一步降低了集成器件的制备工艺难度，且有助于提升集成度，缩小器件整体体积。
可选的，第一栅极214、第二栅极224、源极215和漏极225均可由金属导电材料制备或透明导电材料制备，金属导电材料例如可以是镍(Ni)、铂(Pt)、钛(Ti)或铝(Al)等，透明导电材料例如可以为氧化铟锡(Indium Tin Oxide，ITO)等，但不限于此。
本发明提供的HEMT与LED的集成器件还可包括本领域技术人员可知的任意结构，本发明实施例对此不赘述也不限定。
基于同一发明构思，本发明还提供了一种HEMT与LED的集成器件的制备方法，用于制备本发明任意实施例提供的HEMT与LED的集成器件。可参考图3，图3为本发明提供的一种HEMT与LED的集成器件的制备方法的流程图，本发明提供的制备方法可包括如下步骤：
S110、提供衬底。
衬底可选用蓝宝石衬底、硅衬底、碳化硅衬底或GaN衬底等，但不限于此。衬底的厚度可为300～500μm。
S120、在衬底的一侧制备双HEMT叠层结构和LED叠层结构。
LED叠层结构包括有源层，双HEMT叠层结构包括二维电子气层与二维空穴气层，二维电子气层设置在有源层靠近衬底的一侧，二维空穴气层设置在有源层远离衬底的一侧；二维电子气层复用为LED叠层结构的至少部分电子传输层，二维空穴气层复用为LED叠层结构的至少部分空穴传输层。
进一步地，可先在衬底的一侧形成二维电子气层，然后制备有源层，随后在有源层背离二维电子气层的一侧形成二维空穴气层。对于二维电子气层、有源层和二维空穴气层的具体制备方法，本发明实施例不作限定，本领域技术人员可根据实际情况设置。
本发明提供的HEMT与LED的集成器件的制备方法，利用二维电子气层为LED叠层结构提供较高浓度的电子，提升有源层中电子的注入效率；同时，利用二维空穴气层为LED叠层结构提供较大浓度的空穴，提升有源层中空穴的注入效率，使LED叠层结构在小电流密度下实现高载流子注入，提升LED叠层结构的外量子效率，从而获得较高发光效率。同时也可增加注入有源层中电子和空穴浓度的匹配度，提高辐射复合效率。
本发明实施例提供的HEMT与LED的集成器件的制备方法包括本发明任意实施例提供的HEMT与LED的集成器件的全部技术特征及相应有益效果。对于制备方法实施例中未详尽说明的内容可参考集成器件对应的实施例。
可选的，在一些实施例中，双HEMT叠层结构可包括第一HEMT叠层结构与第二HEMT叠层结构，上述实施例中的S120可细化为：步骤一、在衬底的一侧依次制备第一沟道层和第一势垒层，形成第一HEMT叠层结构；第一沟道层和第一势垒层之间形成有二维电子气层；步骤二、在第一势垒层背离第一沟道层的一侧的部分区域制备有源层，形成LED叠层结构的部分结构；步骤三、在有源层背离第一势垒层的一侧依次制备第二势垒层和第二沟道层，形成第二HEMT叠层结构；第二势垒层和第二沟道层之间形成有二维空穴气层。
进一步地，在步骤三之后，还可包括步骤四、在裸露的第一势垒层表面沉积第一栅极和源极，在第二沟道层背离第二势垒层的一侧表面沉积第二栅极和漏极。
示例性的，可参考图4和图5，图4为本发明提供的另一种HEMT与LED的集成器件的制备方法的流程图，图5为图4所示制备方法对应的结构示意图，该制备方法包括如下步骤：
S210、提供衬底。
如图5中(a)所示，提供一衬底10，衬底10可选用蓝宝石衬底、硅衬底、碳化硅衬底或GaN衬底等，衬底10的厚度可为300～500μm。
S221、在衬底的一侧依次制备第一沟道层和第一势垒层，形成第一HEMT叠层结构；第一沟道层和第一势垒层之间形成有二维电子气层。
参考图5中(b)图，先在衬底10的一侧制备第一沟道层212；然后在第一沟道层212背离衬底10的一侧制备第一势垒层213，以形成第一HEMT叠层结构；而且，第一沟道层212和第一势垒层213之间形成有二维电子气层211。
进一步地，第一沟道层212和第一势垒层213均可采用金属有机化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)工艺制备，但不限于此。第一沟道层212的材料可为GaN，厚度可为30～100nm，但不限于此；第一势垒层213的材料可为AlxGa1- xN，厚度可为20～30nm；但不限于此。GaN和AlxGa1-xN的接触界面处会诱导产生高浓度的二维电子气层211。
可选的，衬底10与第一沟道层212之间还可设置有缓冲层216，缓冲层216可降低外延层中的缺陷密度，提高外延层晶体质量。示例性的，缓冲层216可采用MOCVD工艺制备，缓冲层216的材料可为高阻GaN、AlN或AlGaN等，缓冲层216的厚度可控制在200～1000nm范围内，但不限于此。
S222、在第一势垒层背离第一沟道层的一侧的部分区域制备有源层，形成LED叠层结构的部分结构。
参考图5中(c)图，第一势垒层213背离第一沟道层212的一侧表面包括第一区A1和第二区A2。可在第二区A2生长有源层31，即有源层31设置于第一势垒层213背离第一沟道层212的一侧。
进一步地，有源层31可采用MOCVD工艺制备，有源层31可为多量子阱层，例如可为1～10个周期的InGaN/GaN量子阱层，即多量子阱层包括1～10个量子阱结构，所有量子阱结构沿着集成器件的厚度方向层叠设置，该量子阱结构包括层叠设置的InGaN层与GaN层，InGaN层的厚度可在2～3nm范围内，GaN层的厚度可在8～15nm范围内。
S223、在有源层背离第一势垒层的一侧依次制备第二势垒层和第二沟道层，形成第二HEMT叠层结构；第二势垒层和第二沟道层之间形成有二维空穴气层。
参考图5中(d)图，在有源层31背离第一势垒层213的一侧依次制备第二势垒层222和第二沟道层223，形成第二HEMT叠层结构；而且，第二势垒层222和第二沟道层223之间形成有二维空穴气层221。
进一步地，第二势垒层222和第二沟道层223均可采用MOCVD工艺制备，第二沟道层223的材料可为GaN，厚度可为20～50nm，但不限于此；第二势垒层222的材料可为AlxGa1-xN，厚度可为20～30nm；但不限于此；AlxGa1-xN和GaN的接触界面处会诱导产生高浓度的二维空穴气层221。
S224、在裸露的第一势垒层表面沉积第一栅极和源极，在第二沟道层背离第二势垒层的一侧表面沉积第二栅极和漏极。
参考图5中(e)图，在第一势垒层213上制备第一栅极214和源极215，并在第二沟道层223背离第二势垒层224的一侧制备第二栅极224和漏极225。
进一步地，第一栅极214和第二栅极224为集成器件的控制电极；源极215为集成器件的源极，源极215可复用为LED叠层结构的阴极；漏极225为集成器件的漏极，漏极225可复用为LED叠层结构的阳极。具体地，第一栅极214、第二栅极224、源极215和漏极225均可采用电子束蒸发工艺制备，具体工艺参数可由本领域技术人员根据实际情况设置，本发明对此不赘述也不限定。
进一步地，第一HEMT叠层结构与LED叠层结构串联，LED叠层结构与第二HEMT叠层结构串联，通过串联实现双HEMT叠层结构驱动LED叠层结构。
示例性的，可参考图6和图7，图6为本发明提供的又一种HEMT与LED的集成器件的制备方法的流程图，图7为图6所示制备方法对应的结构示意图，图6和图7示出了另一种集成器件的制备方法，该制备方法包括：
S310、提供衬底。
S321、在衬底的一侧依次制备第一沟道层和第一势垒层，形成第一HEMT叠层结构；第一沟道层和第一势垒层之间形成有二维电子气层。
如图7中(a)-(b)所示，在衬底10的一侧依次制备缓冲层216、第一沟道层212和第一势垒层213，以形成第一HEMT叠层结构；第一沟道层212和第一势垒层213之间形成有二维电子气层211。上述步骤的具体实施方式与上述图4所示实施例相同，此处不再赘述。
S322、在第一势垒层背离第一沟道层的一侧依次制备待处理有源层、待处理第二势垒层和待处理第二沟道层，待处理有源层、待处理第二势垒层和待处理第二沟道层整层设置。
参考图7中(c)图，在第一势垒层213背离第一沟道层212的一侧依次整层制备待处理有源层32、待处理第二势垒层226和待处理第二沟道层227，即处理有源层32整层设置在第一势垒层213背离第一沟道层212的一侧，待处理第二势垒层226整层设置在处理有源层32背离第一势垒层213的一侧，待处理第二沟道层227依次整层设置在第二势垒层226背离处理有源层32的一侧。待处理有源层32、待处理第二势垒层226和待处理第二沟道层227的制备工艺也与上述图4所示实施例中相同，此处不再赘述。与上述实施例不同的是，待处理有源层32、待处理第二势垒层226和待处理第二沟道层227依次整层生长在第一势垒层213的表面。
S323、对待处理第二沟道层、待处理第二势垒层和待处理有源层进行刻蚀，使得第一势垒层的部分表面暴露。
参考图7中(d)图，可采用光刻和刻蚀等工艺选择性去除第一区A1的待处理第二沟道层227、待处理第二势垒层226和待处理有源层32。保留的待处理第二沟道层227即为第二HEMT叠层结构的第二沟道层223，保留的待处理第二势垒层226即为第二HEMT叠层结构的第二势垒层222，保留的待处理有源层32即为LED叠层结构的有源层31。
S324、在裸露的第一势垒层表面沉积第一栅极和源极，在第二沟道层背离第二势垒层的一侧表面沉积第二栅极和漏极。
如图7中(d)所示，在裸露的第一势垒层213表面沉积第一栅极214和源极215，在第二沟道层223背离第二势垒层222的一侧表面沉积第二栅极224和漏极225；该步骤与上述实施例相同，此处不再赘述。
采用上述制备方法制备出的集成器件，利用二维电子气层为LED叠层结构提供较高浓度的电子，提升有源层中电子的注入效率。利用二维空穴气层为LED叠层结构提供较大浓度的空穴，提升有源层中空穴的注入效率，使LED叠层结构在小电流密度下实现高载流子注入，提升LED叠层结构的外量子效率，从而获得较高发光效率。同时也可增加注入有源层中电子和空穴浓度的匹配度，提高辐射复合效率。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种HEMT与LED的集成器件，其特征在于，包括衬底以及设置于所述衬底一侧的双HEMT叠层结构和LED叠层结构；
其中，所述LED叠层结构包括有源层，所述双HEMT叠层结构包括二维电子气层与二维空穴气层，所述二维电子气层设置在所述有源层靠近所述衬底的一侧，所述二维空穴气层设置在所述有源层远离所述衬底的一侧；
所述二维电子气层复用为所述LED叠层结构的至少部分电子传输层，所述二维空穴气层复用为所述LED叠层结构的至少部分空穴传输层。
2.根据权利要求1所述的HEMT与LED的集成器件，其特征在于，所述双HEMT叠层结构包括第一HEMT叠层结构与第二HEMT叠层结构，所述第一HEMT叠层结构包括所述二维电子气层，所述第二HEMT叠层结构包括所述二维空穴气层，所述第一HEMT叠层结构与所述LED叠层结构串联，所述LED叠层结构与所述第二HEMT叠层结构串联。
3.根据权利要求2所述的HEMT与LED的集成器件，其特征在于，
所述第一HEMT叠层结构包括在所述衬底一侧依次层叠的第一沟道层和第一势垒层，所述第一沟道层和所述第一势垒层之间形成有所述二维电子气层；
所述有源层设置于所述第一势垒层背离所述第一沟道层的一侧；
所述第二HEMT叠层结构包括第二势垒层和第二沟道层，所述第二势垒层和所述第二沟道层依次层叠设置于所述有源层背离所述第一势垒层的一侧，所述第二势垒层和所述第二沟道层之间形成有所述二维空穴气层。
4.根据权利要求3所述的HEMT与LED的集成器件，其特征在于，所述第一势垒层背离所述第一沟道层的一侧表面包括第一区和第二区；
所述第一HEMT叠层结构还包括第一栅极，所述第一栅极位于所述第一势垒层背离所述第一沟道层的一侧，且所述第一栅极位于所述第一区；
所述第二HEMT叠层结构还包括第二栅极，所述第二栅极位于所述第二沟道层背离所述第二势垒层的一侧，所述有源层和所述第二HEMT叠层结构设置于所述第二区。
5.根据权利要求4所述的HEMT与LED的集成器件，其特征在于，所述第一栅极用于接收第一控制信号以调整所述有源层中电子的浓度，所述第二栅极用于接收第二控制信号以调整所述有源层中空穴的浓度。
6.根据权利要求5所述的HEMT与LED的集成器件，其特征在于，所述第一势垒层和所述第二势垒层的材料为AlxGa1-xN，0<x<1，所述第一沟道层和所述第二沟道层的材料为GaN；
所述第一势垒层的厚度小于所述第二势垒层的厚度，和/或，所述第一势垒层中Al组分小于所述第二势垒层中Al组分；
所述第一控制信号的电压值等于所述第二控制信号的电压值。
7.根据权利要求5所述的HEMT与LED的集成器件，其特征在于，所述第一势垒层和所述第二势垒层的材料为AlxGa1-xN，0<x<1，所述第一沟道层和所述第二沟道层的材料为GaN；
所述第一势垒层的厚度等于所述第二势垒层的厚度，和/或，所述第一势垒层中Al组分等于所述第二势垒层中Al组分；
所述第一控制信号的电压值小于所述第二控制信号的电压值。
8.根据权利要求3所述的HEMT与LED的集成器件，其特征在于，所述第一HEMT叠层结构还包括源极，所述源极设置于所述第一势垒层背离所述第一沟道层的一侧表面；所述第二HEMT叠层结构还包括漏极，所述漏极设置于所述第二沟道层背离所述第二势垒层的一侧表面；
其中，所述源极复用为所述LED叠层结构的阴极，所述漏极复用为所述LED叠层结构的阳极。
9.一种HEMT与LED的集成器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底的一侧制备双HEMT叠层结构和LED叠层结构；其中，所述LED叠层结构包括有源层，所述双HEMT叠层结构包括二维电子气层与二维空穴气层，所述二维电子气层设置在所述有源层靠近所述衬底的一侧，所述二维空穴气层设置在所述有源层远离所述衬底的一侧；所述二维电子气层复用为所述LED叠层结构的至少部分电子传输层，所述二维空穴气层复用为所述LED叠层结构的至少部分空穴传输层。
10.根据权利要求9所述的HEMT与LED的集成器件的制备方法，其特征在于，所述双HEMT叠层结构包括第一HEMT叠层结构与第二HEMT叠层结构，在所述衬底的一侧表面制备双HEMT叠层结构和LED叠层结构，包括：
在所述衬底的一侧依次制备第一沟道层和第一势垒层，形成第一HEMT叠层结构；所述第一沟道层和所述第一势垒层之间形成有二维电子气层；
在所述第一势垒层背离所述第一沟道层的一侧的部分区域制备有源层，形成LED叠层结构的部分结构；
在所述有源层背离所述第一势垒层的一侧依次制备第二势垒层和第二沟道层，形成第二HEMT叠层结构；所述第二势垒层和所述第二沟道层之间形成有二维空穴气层；
其中，所述第一HEMT叠层结构与所述LED叠层结构串联，所述LED叠层结构与所述第二HEMT叠层结构串联。
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