CN116525744A - 一种p沟道FET与LED的单片集成器件及其制备方法 - Google Patents

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CN116525744A CN202310510342.7A CN202310510342A CN116525744A CN 116525744 A CN116525744 A CN 116525744A CN 202310510342 A CN202310510342 A CN 202310510342A CN 116525744 A CN116525744 A CN 116525744A
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Abstract

本发明公开了一种p沟道FET与LED的单片集成器件及其制备方法，该单片集成器件包括：衬底、设置于衬底一侧的FET叠层结构和LED叠层结构；其中，FET叠层结构包括第一电极，第一电极位于LED叠层结构背离衬底的一侧，第一电极复用为LED叠层结构的阴极。由于LED叠层结构的阴极和FET叠层结构的第一电极共用一个电极，使得单片集成器件中LED叠层结构和FET叠层结构可实现无金属引线的导电互联，从而简化单片集成器件的结构，降低单片集成器件的制备工艺难度，并且有助于器件提升集成度，缩小器件整体体积。

Description

一种p沟道FET与LED的单片集成器件及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种p沟道FET与LED的单片集成器件及其制备方法。
背景技术
氮化硅(GaN)基第III族氮化物材料因具有直接带隙、高电子迁移率以及高电子饱和速率等优异特性在光电子器件领域具有极高应用价值。GaN基半导体器件与发光二极管(Light-emitting diode，LED)的单片集成为一大研究热点。现有技术中，对于场效应晶体管(Field Effect Transistor，FET)与LED的单片集成研究较少，集成器件结构比较复杂。
发明内容
本发明提供了一种p沟道FET与LED的单片集成器件及其制备方法，以简化集成器件结构，降低集成器件制备难度。
第一方面，本发明提供了一种p沟道FET与LED的单片集成器件，包括：
衬底；
设置于所述衬底一侧的FET叠层结构和LED叠层结构；
其中，所述FET叠层结构包括第一电极，所述第一电极位于所述LED叠层结构背离所述衬底的一侧，所述第一电极复用为所述LED叠层结构的阴极。
第二方面，本发明提供了一种p沟道FET与LED的单片集成器件的制备方法，该制备方法包括：
提供衬底；
在所述衬底的一侧表面制备FET叠层结构和LED叠层结构；其中，所述FET叠层结构包括第一电极，所述第一电极位于所述LED叠层结构背离所述衬底的一侧，所述第一电极复用为所述LED叠层结构的阴极。
本发明提供的p沟道FET与LED的单片集成器件包括：衬底以及设置于衬底一侧的FET叠层结构和LED叠层结构；FET叠层结构包括第一电极，第一电极位于LED叠层结构背离衬底的一侧，第一电极复用为LED叠层结构的阴极。由于LED叠层结构的阴极和FET叠层结构的第一电极共用一个电极，使得LED叠层结构和FET叠层结构之间的连通无需额外设置金属引线，LED叠层结构和FET叠层结构可实现无金属引线的导电互联，从而简化单片集成器件的结构，降低了单片集成器件的制备工艺难度，并且有助于器件提升集成度，缩小器件整体体积。
附图说明
图1为本发明提供的一种p沟道FET与LED的单片集成器件的结构示意图；
图2为本发明提供的一种电极的俯视结构示意图；
图3为本发明提供的另一种电极的俯视结构示意图；
图4为本发明提供的另一种p沟道FET与LED的单片集成器件的结构示意图；
图5为图4所示p沟道FET与LED的单片集成器件的部分结构示意图；
图6为本发明提供的又一种p沟道FET与LED的单片集成器件的结构示意图；
图7为本发明提供的一种p沟道FET与LED的单片集成器件的制备方法的流程图；
图8为图7所示制备方法的示意图；
图9为本发明提供的另一种p沟道FET与LED的单片集成器件的制备方法的流程图；
图10为图9所示制备方法的示意图；
图11为本发明提供的又一种p沟道FET与LED的单片集成器件的制备方法的流程图；
图12为图11所示制备方法的示意图；
图13为本发明提供的一种p沟道FET与LED的单片集成器件的制备方法的示意图；
图14为本发明提供的另一种p沟道FET与LED的单片集成器件的制备方法的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
请参考图1，图1为本发明提供的一种p沟道FET与LED的单片集成器件的结构示意图，该单片集成器件包括：衬底1、设置于衬底1一侧的FET叠层结构2和LED叠层结构3。
衬底1可选用蓝宝石(Al2O3)衬底、硅(Si)衬底、碳化硅(SiC)衬底、GaN衬底或AlN衬底等，但不限于此；在衬底1表面生长的各膜层即为外延层。
FET叠层结构2包括第一电极20，第一电极20位于LED叠层结构3背离衬底1的一侧，第一电极20复用为LED叠层结构3的阴极。具体地，FET叠层结构2可理解为单片集成器件中的FET器件，LED叠层结构3可理解为单片集成器件中的LED器件，FET叠层结构2驱动LED叠层结构3发光；LED叠层结构3既可为普通LED叠层结构3，也可为Micro-LED叠层结构或Mini-LED叠层结构。
FET叠层结构2可包括本领域技术人员可知的任意半导体膜层，本申请对此不做限定。值得说明的是，本发明实施例中，FET叠层结构2中的第一电极20设置于LED叠层结构3背离衬底1的一侧，第一电极20可作为FET叠层结构2的漏极(或源极)。此种设置方式下，第一电极20与LED叠层结构3中位于上方的外延层形成欧姆接触，第一电极20可复用为LED叠层结构3的阴极。也即，LED叠层结构3的阴极和FET叠层结构2的漏极(或源极)共用一个电极，使得LED叠层结构3和FET叠层结构2之间的连通无需额外设置金属引线，LED叠层结构3和FET叠层结构2可实现无金属引线的导电互联，从而简化单片集成器件的结构，降低单片集成器件的制备工艺难度，且有助于提升集成度，缩小器件整体体积。
进一步地，第一电极20可由金属导电材料制备或透明导电材料制备，金属导电材料例如可以是镍(Ni)、铂(pt)、钛(Ti)或铝(Al)等，透明导电材料例如可以为氧化铟锡(Indium tin oxide，ITO)等，但不限于此。利用透明导电材料制备第一电极20可提升第一电极20的透光性，保证LED的发光效率。
本发明提供了一种集成了p沟道FET与LED的单片集成器件，该单片集成器件包括：衬底以及设置于衬底一侧的FET叠层结构和LED叠层结构；FET叠层结构包括第一电极，第一电极位于LED叠层结构背离衬底的一侧，第一电极复用为LED叠层结构的阴极。由于LED叠层结构的阴极和FET叠层结构的第一电极共用一个电极，使得LED叠层结构和FET叠层结构之间的连通无需额外设置金属引线，LED叠层结构和FET叠层结构可实现无金属引线的导电互联，从而简化单片集成器件的结构，降低了单片集成器件的制备工艺难度。
可选的，可继续参考图1，FET叠层结构2还包括在衬底1表面依次层叠的势垒层21和沟道层22，势垒层21和沟道层22之间形成有二维空穴气层23；LED叠层结构3包括空穴传输层30，二维空穴气层23复用为至少部分空穴传输层30。可以理解地，图1以二维空穴气层23复用为空穴传输层30为例进行说明，但在实际应用中并不仅限于此，二维空穴气层23还可用作空穴传输层30的一部分，即空穴传输层30包括二维空穴气层23。
如图1所示，势垒层21位于衬底1表面，沟道层22位于势垒层21背离衬底1的一侧表面。此种设置方式下，由于势垒层21位于沟道层22下方，势垒层21与沟道层22之间的异质结处诱发二维空穴气，形成二维空穴气层23。值得说明的是，二维空穴气层23内具有多数p型载流子(即空穴)，二维空穴气层23内空穴传输情况较好；如此，可形成p沟道FET器件。
可选的，势垒层21可选用铝镓氮(AlGaN)材料，势垒层21的厚度可在10～80nm范围内，但不限于此；沟道层22可选用GaN材料，沟道层22的厚度可在10～40nm范围内，但不限于此。其中，势垒层21和沟道层22均可为未掺杂外延层。
进一步地，参考图1，LED叠层结构3可设置在沟道层22背离势垒层21的一侧，可定义沟道层22背离势垒层21的一侧表面为沟道层22表面，LED叠层结构3可位于沟道层22表面的部分区域，进而实现FET叠层结构2和LED叠层结构3的单片集成，利用LEMT叠层结构驱动LED，简化器件的驱动电路，提高器件控制的可靠性。
另外，如图1所示，LED叠层结构3还包括空穴传输层30，空穴传输层30用于提供空穴，值得提出的一点是，本发明实施例中，可将二维空穴气层23复用为至少部分空穴传输层30，利用二维空穴气层23为LED叠层结构3提供空穴。如此，LED叠层结构3中空穴传输层30的厚度可设置的较薄，或者可不再设置空穴传输层30，进而简化单片集成器件的制备工艺、降低器件的制备难度，同时也可以减少LED叠层结构3外延生长的时间，减少原材料消耗，降低器件的制备成本。
可选的，在图1所示的实施例中，衬底1与势垒层21之间还设置有缓冲层4，缓冲层4可降低外延层中的缺陷密度，提高外延层晶体质量。示例性的，在可选实施例中，缓冲层4可为AlxGa1-xN缓冲层，但不限于此。当然，在其他可能的实施例中，衬底1与势垒层21之间可直接接触，此时，衬底1可选用AlN衬底。
需要说明的一点是，当势垒层21为AlyGa1-yN势垒层，缓冲层4为AlxGa1-xN缓冲层时，AlxGa1-xN缓冲层厚度可控制在100～500nm范围内，并且，y≤x≤1，也即AlxGa1-xN缓冲层中Al组分含量不低于AlyGa1-yN势垒层中Al组分含量，避免因极化效应在AlxGa1-xN缓冲层和AlyGa1-yN势垒层之间产生二维电子气。其中，AlxGa1-xN缓冲层和AlyGa1-yN势垒层均可为未掺杂外延层。
可选的，在可能的实施例中，沟道层22和LED叠层结构3之间还可设置p型GaN帽层5，p型GaN帽层5整层覆盖于沟道层22表面，LED叠层结构3设置于p型GaN帽层5背离沟道层22的一侧表面；p型GaN帽层5的引入可减小电流崩塌效应，提升器件稳定性。
进一步的，p型GaN帽层5的厚度可为5～50nm，p型掺杂浓度可为5e18～1e20cm-3，但不限于此。
可选的，可继续参考图1，LED叠层结构3还可包括沿垂直衬底1所在平面方向层叠设置的有源层31和电子传输层32；有源层31位于沟道层22背离势垒层21的一侧表面，电子传输层32位于有源层31背离沟道层22的一侧。
具体地，有源层31可为InGaN/GaN量子阱有源层，但不限于此；电子传输层32可为n型GaN层，但不限于此，可为任意能够提供电子的膜层。本实施例中，二维空穴气层23可复用为LED叠层结构3的全部空穴传输层30，即LED叠层结构3中不再设置空穴传输层30，由二维空穴气层23提供LED发光所需的空穴，二维空穴气层23中的空穴与电子传输层32中的电子在有源层31中结合并发光。
可选的，本发明实施例不限定LED叠层结构3中有源层31和电子传输层32的厚度，本领域技术人员可根据实际情况进行设置。示例性的，在可选实施例中，有源层31可为1～10个周期的InGaN/GaN量子阱有源层，InGaN层的厚度在2～3nm范围内，GaN层的厚度在8～15nm范围内；电子传输层32的厚度在100～500nm范围内，但不限于此。
进一步地，继续参考图1，FET叠层结构2还包括第二电极24和栅极25，第二电极24可为FET器件的源极(或漏极)，即当第一电极20为源极时，第二电极24为漏极；当第一电极20为漏极时，第二电极24为源极；第二电极24和栅极25均可设置在沟道层22背离势垒层21的一侧，且沿单片集成器件厚度方向，第二电极24和栅极25的投影均与LED叠层结构3的投影不交叠，换句话说即是，第二电极24和栅极25均位于沟道层22表面上未设置有源层31的区域。具体地，第二电极24复用为LED叠层结构3的阳极；第二电极24和栅极25可选用金属导电材料或透明导电材料制备，但不限于此，本实施例对此不再赘述。
由于FET叠层结构2的第二电极24靠近二维空穴气层23，二维空穴气层23靠近LED叠层结构3的有源层31，第二电极24可直接复用为LED器件的阳极。单片集成器件的工作过程大致描述如下：FET器件的栅极25接收栅极25控制信号，当栅极25控制信号为有效使能信号时，FET器件处于导通状态，源极(即LED器件的阳极)上施加的电压可传输至漏极(即LED器件的阴极)，或者，漏极上施加的电压可传输至源极。此时，势垒层21和沟道层22之间形成的二维空穴气层23中的空穴可传输至LED器件的有源层31(图中以虚线箭头表示二维空穴气层23中空穴的移动方向)，LED器件的电子传输层32中的电子可传输至有源层31，空穴和电子在有源层31中复合进而发光。
本实施例通过设置LED叠层结构3的阳极和FET叠层结构2的源极(或漏极)共用一个电极，无需额外设置金属引线，可进一步降低单片集成器件的制备难度。
需要说明的一点是，本实施例提供的单片集成器件中LED器件基于GaN的Ga极性面生长，即生长方向为(0001)方向。常规正装LED器件包括由下到上依次层叠设置的n型GaN层(即电子传输层)、有源层和p型GaN层(即空穴传输层)，对于在Ga极性面生长的上述常规正装LED器件来说，由于InGaN/GaN量子阱有源层中存在的强极化电场，n型GaN层的电子和p型GaN层的空穴在向InGaN/GaN量子阱有源层注入时存在较高的势垒，使量子阱有源层内载流子注入效率下降，进而降低有源层辐射复合效率。而本申请中，LED器件采用n型GaN层在上、p型GaN层在下的倒置结构，如此，InGaN/GaN量子阱有源层中极化电场和耗尽电场方向相同，能够有效降低载流子向有源层注入的势垒，从而提高有源层载流子注入效率，进而提高有源层辐射复合效率，并降低器件开启电压。
进一步地，由于在沟道层和势垒层界面处(即二维空穴气层)可以形成面密度超过1013cm-2的二维空穴气，本实施例中，利用二维空穴气层中高浓度的二维空穴气为LED器件提供空穴，可以有效解决倒置LED器件中空穴传输层(即p型GaN层)电流扩展较差以及空穴浓度低的问题，同时显著提高有源层的空穴注入效率，提高有源层辐射复合效率。另外，由于常规空穴传输层中空穴的迁移率较低，多量子阱有源层的不同阱中载流子分布不均匀，量子阱有源层中沿空穴传输层指向电子传输层(n型GaN层)方向上空穴浓度大幅降低。本实施例中，二维空穴气中的空穴迁移率高于常规空穴传输层的空穴迁移率，二维电子气中的空穴迁移率可达常规空穴传输层的2～5倍，因此，本发明提供的单片集成器件还可以提高量子阱有源层中载流子分布的均匀性以及LED器件的响应速度。
可选的，本发明不限定FET叠层结构的各电极的图形形状，本领域技术人员可根据实际需求进行设置，图2为本发明提供的一种电极的俯视结构示意图；
图3为本发明提供的另一种电极的俯视结构示意图，FET叠层结构2的栅极25、第一电极20(比如：漏极)第二电极24(比如：源极)可选用图2或图3中任意形状，但不限于此。
请参考图4，图4为本发明提供的另一种p沟道FET与LED的单片集成器件的结构示意图。对于与图1所示的实施例中相同的技术内容，本实施例不作赘述。在本实施例中，空穴传输层30包括第一空穴传输层301和第二空穴传输层302；LED叠层结构3还包括沿垂直衬底1所在平面方向层叠设置的有源层31和电子传输层32，有源层31位于第二空穴传输层302与电子传输层32之间。
二维空穴气层23复用为第一空穴传输层301，也即，本实施例中，二维空穴气层23可复用为LED叠层结构3的空穴传输层30的一部分(即第一空穴传输层301)，同时在LED叠层结构3中保留一定厚度的空穴传输层30(即第二空穴传输层302)。具体地，第二空穴传输层302位于沟道层22背离势垒层21的一侧表面，第二空穴传输层302可为纳米柱，纳米柱的材料可以为p型GaN，为了便于描述，下文将p型GaN的纳米柱称作p型GaN层，但不限于此，可为任意能够提供空穴的膜层。
此种设置方式下，第二空穴传输层302位于沟道层22表面的部分区域。LED叠层结构3的有源层31位于第二空穴传输层302背离沟道层22的一侧，电子传输层32位于有源层31背离第二空穴传输层302的一侧，且电子传输层32位于有源层31和第一电极20之间。二维空穴气层23与第二空穴传输层302同时为有源层31提供空穴，保证空穴的充足供应。其中，有源层31和电子传输层32与上述实施例中相同，此处不再赘述。
第二空穴传输层302既可起到提供空穴的作用，还可为有源层31的生长提供一定的生长平台，改善有源层31的生长质量。
需要说明的是，与相关技术不同的是，本实施例中，由于第二空穴传输层302不是空穴的唯一来源，无需设置较厚的第二空穴传输层302。可将第二空穴传输层302设置的较薄，保证单片集成器件整体厚度较薄。
可以理解地，本实施例不限定第二空穴传输层302的厚度，本领域技术人员可根据实际情况进行设置。示例性的，在可选实施例中，第二空穴传输层302的厚度可设置在10～50nm范围内。
可选的，结合参考图4与图5，图5为图4所示p沟道FET与LED的单片集成器件的部分结构示意图，该单片集成器件还可包括介质层6，介质层6位于沟道层22背离势垒层21的一侧表面。
介质层6包括第一开口61，且第一开口61处未设置介质层6，使得部分沟道层22表面从第一开口61处暴露；至少部分第二空穴传输层302填充于第一开口61内且与沟道层22接触；其中，第二空穴传输层320背离沟道层22的一侧表面高于介质层6背离沟道层22的一侧表面。图5中仅示出了沟道层22表面的介质层6，未示出LED叠层结构3。
此种设置方式下，第二空穴传输层302可填充于第一开口61内，第二空穴传输层302的下表面与沟道层22接触，在单片集成器件的厚度方向，LED叠层结构3的投影与第一开口61的投影交叠。介质层6可为LED叠层结构3的生长提供掩膜，为LED叠层结构3提供较好的生长空间，提升LED叠层结构3在厚度方向的均匀性。
另外，本实施例中，可设置第二空穴传输层302的厚度大于介质层6的厚度，使得第二空穴传输层302的上表面高于介质层6的上表面。有利于后续有源层31在第二空穴传输层302上表面的生长。
示例性的，介质层6的厚度可在2～20nm范围内，但不限于此，实际应用过程中，本领域技术人员可根据第二空穴传输层302的厚度适应性调整介质层6的厚度。其中，可选的，介质层6可选用SiNx、SiO2或Al2O3等材料，但不限于此。
可选的，可结合参考图4与图5，介质层6还包括第二开口62，第二开口62在衬底1所在平面的正投影与第一开口61在衬底1所在平面的正投影不交叠。
FET叠层结构2还包括第二电极24和栅极25，第二电极24填充于第二开口62内且与沟道层22接触，第二电极24复用为LED叠层结构3的阳极；栅极25位于介质层6背离沟道层22的一侧表面。
具体地，第二开口62处未设置介质层6。第一开口61与第二开口62相互独立，也即，第二开口62在单片集成器件厚度方向的投影与第一开口61在该方向的投影不交叠。
FET叠层结构2的第二电极24可设置填充在第二开口62内，第二电极24的下表面与沟道层22接触，第二电极24与沟道层22形成欧姆接触，第二电极24作为LED叠层结构3的阳极。
FET叠层结构2的栅极25可设置于介质层6背离沟道层22的一侧表面，也即，沿单片集成器件厚度方向，栅极25与沟道层22之间通过介质层6间隔。此种设置方式下，栅极25与沟道层22形成肖特基接触，介质层6作为栅介质层，形成金属-绝缘层-半导体结构(Metal-Insulator-Semiconductor，MIS-FET)，可有效降低栅极25漏电。
当然，在其他实施例中，当LED叠层结构3中设置有第二空穴传输层302时，单片集成器件中也可不设置介质层6，此时，FET叠层结构2中第一电极20、第二电极24和栅极25的设置方式可与图1所示实施例中相同。
可选的，参考图6，图6为本发明提供的又一种p沟道FET与LED的单片集成器件的结构示意图，对于与图4所示的实施例中相同的技术内容，本实施例不作赘述；在图6所示实施例中，单片集成器件中还可设置有保护层7，保护层7位于介质层6背离沟道层22的一侧，且保护层7包裹至少部分LED叠层结构3的侧壁，保护层7可对LED叠层结构3起到保护作用，避免刻蚀工艺中对LED叠层结构3侧壁造成损伤，提升器件可靠性。
可以理解地，图6中示例性的示出了保护层7完全包裹LED叠层结构3侧壁，并且保护层7的上表面稍高于LED叠层结构3中电子传输层32的上表面，实际不限于此，可以根据具体应用需求来调整。
其中，FET叠层结构2和LED叠层结构3中还可包括本领域技术人员可知的任意膜层结构，本发明对此不作限定。
本发明提供的p沟道FET与LED的单片集成器件，具有以下优点：
第一，由于LED叠层结构的阴极和FET叠层结构的第一电极共用一个电极，因此LED叠层结构和FET叠层结构可实现无金属引线的导电互联，从而简化单片集成器件的结构，降低了单片集成器件的制备工艺难度。
第二，LED叠层结构采用空穴传输层在下、电子传输层在上的倒置结构，能够有效降低载流子向有源层注入的势垒，从而提高有源层的载流子注入效率，提升有源层的辐射复合效率。
第三，利用二维空穴气层中高浓度的二维空穴气为LED器件提供空穴，可以有效解决倒置LED器件中空穴传输层电流扩展较差以及就空穴浓度低的问题，同时显著提高有源层的空穴注入效率，进一步提高有源层的辐射复合效率。
基于同一构思，本申请还提供了一种p沟道FET与LED的单片集成器件的制备方法，用于制备本发明任意实施例提供的p沟道FET与LED的单片集成器件。可结合参考图7和图8，图7为本发明提供的一种p沟道FET与LED的单片集成器件的制备方法的流程图，图8为图7所示制备方法的示意图，该制备方法包括：
S110、提供衬底。
衬底1的设置方式可参考上述实施例，此处不再赘述。
S120、在衬底的一侧表面制备FET叠层结构和LED叠层结构；其中，FET叠层结构包括第一电极，第一电极位于LED叠层结构背离衬底的一侧，第一电极复用为LED叠层结构的阴极。
如图8中(b)图和图8中(c)图所示，可先在衬底1的一侧制备FET叠层结构2的部分半导体外延层，随后在FET叠层结构2的部分半导体外延层背离衬底1的一侧制备LED叠层结构3，进而在LED叠层结构3背离衬底1的一侧制备FET叠层结构2的第一电极20。第一电极20与LED叠层结构3中位于上方的外延层形成欧姆接触，使得第一电极20复用为LED叠层结构3的阴极。
可选的，可利用光刻和电子束蒸发工艺沉积金属第一电极20，但不限于此。沉积第一电极20后，还可对第一电极20进行退火处理，退火后第一电极20可与相邻的半导体材料层形成较好的欧姆接触。示例性的，退火工艺中退火温度可为750～900℃，退火时间可为30～60s，但不限于此。
其中，FET叠层结构2可包括势垒层21和沟道层22，可在先在衬底1的一侧生长整层的势垒层21，然后在势垒层21背离衬底1层的一侧表面生长整层的沟道层22，随后在沟道层22背离衬底1层的一侧表面制备LED叠层结构3。
可选的，在制备FET叠层结构2之前，还可先在衬底1表面生长缓冲层4，例如u-AlxGa1-xN缓冲层，u-AlxGa1-xN缓冲层可采用金属有机化学气相沉积(Metal-OrganicChemical Vapor Deposition，MOCVD)工艺制备，但不限于此。具体工艺参数可为：温度为1050～1200℃、压力为100～400mbar、V-III比(通入反应室的V族源和Ⅲ族源的摩尔比)为100～3000；载气为H2，或H2与N2；u-AlxGa1-xN缓冲层的生长厚度约100～500nm。
可选的，势垒层21可为u-AlyGa1-yN势垒层，u-AlyGa1-yN势垒层可采用MOCVD工艺制备，具体工艺参数可为：温度为1050～1200℃、压力为100～400mbar、Al组分占0.2～0.4，V-III比为100～3000；载气为H2，或H2与N2；u-AlyGa1-yN势垒层的厚度约为10～80nm。其中，需控制Al组分y≤x≤1。
可选的，沟道层22可为u-GaN沟道层，u-GaN沟道层可采用MOCVD工艺制备，具体工艺参数可为：温度为1000～1150℃、压力为100～400mbar、V-III比为500～3000；载气为H2，或H2与N2；u-GaN沟道层的生长厚度约10～40nm的。
本发明提供的制备方法，设置LED叠层结构的阴极和FET叠层结构的第一电极共用一个电极，使得LED叠层结构和FET叠层结构之间的连通无需额外设置金属引线，LED叠层结构和FET叠层结构可实现无金属引线的导电互联，从而简化单片集成器件的结构，降低单片集成器件的制备工艺难度。
可选的，可继续参考图8中(c)图，FET叠层结构2还包括在衬底1表面依次层叠的势垒层21和沟道层22，势垒层21和沟道层22之间形成有二维空穴气层23；LED叠层结构3包括空穴传输层30，二维空穴气层23复用为至少部分空穴传输层30；在衬底1的一侧表面制备FET叠层结构2和LED叠层结构3，包括：在衬底1表面依次制备势垒层21和沟道层22；在沟道层22背离势垒层21的一侧制备LED叠层结构3；在LED叠层结构3背离沟道层22的一侧制备第一电极20。
具体地，如上述实施例中所示，可先在衬底1表面依次制备势垒层21和沟道层22，形成部分FET叠层结构2，随后在沟道层22背离势垒层21一侧的部分区域制备LED叠层结构3，进而在LED叠层结构3背离沟道层22的一侧生长第一电极20。势垒层21、沟道层22和第一电极20的制备方式均与上述实施例中相同，此处不再赘述。
此种设置方式下，LED叠层结构3的下表面靠近沟道层22，可将势垒层21和沟道层22之间形成的二维空穴气层23复用为LED叠层结构3的至少部分空穴传输层30。使得单片集成器件中无需设置LED叠层结构3的空穴传输层30或设置较薄厚度的空穴传输层30，简化单片集成器件的结构以及制备工艺。
可选的，本发明实施例中，在制备沟道层22之后，制备LED叠层结构3之前，可在沟道层22表面生长整层的p型GaN帽层5，p型GaN帽层5可采用MOCVD工艺生长，具体工艺参数可为：温度为1000～1150℃、压力为100～400mbar、V-III比为500～3000；载气为H2，或H2与N2；p型掺杂浓度范围为5e18～1e20m-3，p型GaN帽层5的厚度约5～50nm。
可选的，本发明实施例不限定LED叠层结构3的具体制备工艺，本领域技术人员可根据实际需求进行设置。示例性的，下面介绍几种可能的单片集成器件的制备工艺。
可选的，在可能的实施例中，二维空穴气层23复用为空穴传输层30，LED叠层结构3还包括沿垂直衬底1所在平面方向层叠设置的有源层31和电子传输层32；在沟道层22背离势垒层21的一侧制备LED叠层结构3，包括：在沟道层22背离势垒层21的一侧依次制备待处理有源层33和待处理电子传输层34；对待处理有源层33和待处理电子传输层34进行刻蚀，以去除待处理有源层33和待处理电子传输层34的至少一部分，形成有源层31和电子传输层32。FET叠层结构2还包括第二电极24和栅极25，在沟道层22背离势垒层21的一侧制备LED叠层结构3之后，还包括：在沟道层22背离势垒层21的一侧制备分别制备第二电极24和栅极25；第二电极24和栅极25在衬底1所在平面的正投影均与LED叠层结构3在衬底1所在平面的正投影不交叠，第二电极24复用为LED叠层结构3的阳极。
请参阅图9与图10，图9为本发明提供的另一种p沟道FET与LED的单片集成器件的制备方法的流程图，图10为图9所示制备方法的示意图，图8所示实施例在上述实施例的基础上进一步细化，该制备方法包括：
S210、提供衬底。
S220、在衬底表面依次制备势垒层和沟道层。
如图10中(b)图，势垒层21和沟道层22的制备方式与上述实施例中相同，此处不再赘述。
S230、在沟道层背离势垒层的一侧依次制备待处理有源层和待处理电子传输层。
参考图10中(c)图，本实施例中，可在沟道层22背离势垒层21的一侧依次生长整层设置的待处理有源层33和待处理电子传输层34。其中，待处理有源层33可为整层的InGaN/GaN量子阱有源层，InGaN/GaN量子阱有源层可采用MOCVD工艺制备，InGaN/GaN量子阱有源层的周期数量为1～10，InGaN层具体工艺参数可为：温度为700～800℃、压力为200～600mbar、V-III比为10000～40000、载气为N2，每层InGaN层的厚度为2～3nm；GaN层具体工艺参数可为：温度为830～950℃、压力为200～600mbar、V-III比为5000～20000、载气N2，每层GaN层的厚度为8～15nm。
其中，待处理电子传输层34可为n型GaN层，可采用MOCVD工艺制备，具体工艺参数可为：温度为950～1100℃、压力为100～400mbar、V-III比为500～3000；载气为H2，或H2与N2；n型GaN层的厚度为100～500nm。
需要说明的一点是，本发明实施例中所提供的膜层的具体制备工艺参数仅为示例，并非对制备工艺的限定，实际应用过程中，本领域技术人员可根据实际需求调整各项工艺参数。
S240、对待处理有源层和待处理电子传输层进行刻蚀，以去除待处理有源层和待处理电子传输层的至少一部分，形成有源层和电子传输层。
参考图10中(d)图，可采用光刻和刻蚀等工艺选择性去除部分区域的待处理有源层33和待处理电子传输层34。去除区域暴露出沟道层22，保留区域形成LED叠层结构3的有源层31和电子传输层32。
进一步地，光刻工艺可包括涂胶、曝光、显影和去胶等流程；刻蚀工艺可为干法刻蚀工艺，例如感应耦合等离子干法刻蚀(Inductively Couple plasma，ICP)工艺，但不限于此。上述工艺的具体参数可由本领域技术人员根据实际需求进行设置，本发明对此不赘述也不限定。
S250、在沟道层背离势垒层的一侧制备分别制备第二电极和栅极；第二电极和栅极在衬底所在平面的正投影均与LED叠层结构在衬底所在平面的正投影不交叠，第二电极复用为LED叠层结构的阳极。
参考图10中(e)图，可采用光刻和电子束蒸发工艺在沟道层22背离势垒层21一侧的表面中未设置LED叠层结构3的部分区域沉积第二电极24和栅极25。其中，在制备第二电极24和栅极25之前，还可在LED叠层结构3背离势垒层21的一侧制备FET叠层结构2的第一电极20，第一电极20的制备方式与上述实施例中相同，此处不再赘述。第一电极20复用为LED叠层结构3的阴极，第二电极24可复用为LED叠层结构3的阴极。
进一步地，在电子束蒸发工艺沉积第一电极20和第二电极24后，还可对第一电极20和第二电极24进行退火处理，退火后第一电极20和第二电极24可与相邻的半导体材料层形成较好的欧姆接触。退火工艺的具体参数与上述实施例中相同，此处不再赘述。
可选的，在可能的实施例中，空穴传输层30包括第一空穴传输层301和第二空穴传输层302，二维空穴气层23复用为第一空穴传输层301，LED叠层结构3还包括沿垂直衬底1所在平面方向层叠设置的有源层31和电子传输层32；在沟道层22背离势垒层21的一侧制备LED叠层结构3，包括：在沟道层22背离势垒层21一侧的部分区域制备第二空穴传输层302；在第二空穴传输层302背离沟道层22的一侧制备有源层31；在有源层31背离第二空穴传输层302的一侧制备电子传输层32。
请参阅图11与图12，图11为本发明提供的又一种p沟道FET与LED的单片集成器件的制备方法的流程图，图12为图11所示制备方法的示意图，该制备方法包括：
S310、提供衬底。
S320、在衬底表面依次制备势垒层和沟道层。
势垒层21和沟道层22的制备方式与上述实施例中相同，此处不再赘述。
S330、在沟道层背离势垒层一侧的部分区域制备第二空穴传输层。
参考图12中(c)图，第二空穴传输层302可为p型GaN层，p型GaN层可采用MOCVD工艺制备，具体工艺参数可为：温度为1000～1100℃；压力为100～400mbar；V-III比为10～1000；载气为N2，或H2与N2；p型GaN层的厚度为10～50nm。第二空穴传输层302可为后续LED叠层结构3的其他膜层提供生长平台。
S340、在第二空穴传输层背离沟道层的一侧制备有源层。
参考图12中(d)图，与图10所示实施例中不同的是，图11所示实施例中，可利用掩膜版仅在第二空穴传输层302的表面生长有源层31，有源层31可为InGaN/GaN量子阱有源层，InGaN/GaN量子阱有源层的周期数量可为1～10，其中，InGaN层和GaN层的具体工艺参数与上述图8所示实施例中相同，此处不再赘述。
S350、在有源层背离第二空穴传输层的一侧制备电子传输层。
参考图12中(e)图，在可利用掩膜版在有源层31远离第二空穴传输层302的一侧生长电子传输层32，电子传输层32可为n型GaN层，n型GaN层可采用MOCVD工艺制备，具体工艺参数可与图10所示实施例中相同，此处不再赘述，n型GaN层的厚度可在50～300nm范围内。
图12所示实施例的好处在于，采用自下而上的生长方式制备LED叠层结构3，无需对LED叠层结构3进行刻蚀，可有效改善因刻蚀造成侧壁损伤导致发光效率下降的问题。
可选的，可参考图13，图13为本发明提供的一种p沟道FET与LED的单片集成器件的制备方法的示意图，图13所示制备方法在上述实施例的基础上进一步细化，在沟道层22背离势垒层21一侧的部分区域制备第二空穴传输层302之前，还可包括：在沟道层22背离势垒层21的一侧表面制备介质层6；对介质层6进行刻蚀，以在介质层6中形成第一开口61；在沟道层22背离势垒层21一侧的部分区域制备第二空穴传输层302，包括：在第一开口61内沉积第二空穴传输层302，使得至少部分第二空穴传输层302填充于第一开口61内且与沟道层22接触。
具体地，在本实施例中，如图13中(b)图所示，沟道层22制备完成后，可在沟道层22表面制备整层的介质层6，介质层6可采用等离子体增强化学气相沉积(Plasma EnhancedChemical Vapor Deposition，PECVD)、低压力化学气相沉积(Low Pressure ChemicalVapor Deposition，LPCVD)、原子层沉积(Atomiclayer Deposition，ALD)或磁控溅射等工艺制备。
如图13中(c)图所示，采用光刻和刻蚀工艺，去除部分区域的介质层6，形成第一开口61，第一开口61作为后续LED叠层结构3的生长窗口，其中，第一开口61在介质层6所在平面方向的长和宽可在500nm～50um范围内，任意相邻两个第一开口61的间距可在1～100um范围内，但不限于此。
如图13中(d)图所示，可利用MOCVD工艺在第一开口61内生长第二空穴传输层302，第二空穴传输层302的制备工艺与上述实施例中相同，此处不再赘述。其中，可将第二空穴传输层302的厚度控制在20～50nm范围内，使得第二空穴传输层302的上表面高于介质层6的上表面。
参考图13中(e)图，在第二空穴传输层302背离沟道层22的一侧依次生长有源层31和电子传输层32，上述膜层的制备工艺可参考上述任意实施例，此处不再赘述。
可选的，在可能的实施例中，FET叠层结构2还包括第二电极24和栅极25，在有源层31背离第二空穴传输层302的一侧制备电子传输层32之后，还包括：再次对介质层6进行刻蚀，以在介质层6中形成第二开口62，第二开口62在衬底1所在平面的正投影与第一开口61在衬底1所在平面的正投影不交叠；在第二开口62内制备第二电极24，第二电极24填充于第二开口62内且与沟道层22接触；第二电极24复用为LED叠层结构3的阳极；在介质层6背离势垒层21的一侧表面制备栅极25。
具体地，可参考图13中(f)图，电子传输层32制备完成后，可再次利用光刻和刻蚀工艺去除部分区域的介质层6，以在介质层6中形成第二开口62。第二开口62为电极窗口，如图13中(g)图所示，可利用电子束蒸发工艺在第二开口62内沉积第二电极24，在电子传输层32背离有源层31的一侧沉积第一电极20，在介质层6背离沟道层22的一侧沉积栅极25。第一电极20和第二电极24退火后与半导体材料层形成欧姆接触，栅极25与p型GaN帽层5形成肖特基接触。
可选的，在其他可选实施例，刻蚀介质层6形成第二开口62之前，还可在介质层6以及LED叠层结构3的空穴传输层30表面沉积保护层(图中未示出)，保护层覆盖介质层6、LED叠层结构3的上表面以及LED叠层结构3的侧壁。随后，可同时对保护层和介质层6进行刻蚀，以去除部分区域的保护层和介质层6，在介质层6中形成第二开口62，在保护层中形成第三开口和第四开口。第三开口和第二开口62连通，第四开口位于第二开口62和第三开口之间。第三开口和第二开口62为第二电极窗口，第二电极24沉积于第二开口52和部分第三开口内；第四开口为栅极窗口，栅极25沉积于部分第四开口内。
具体地，下面以一具体实施例对本发明提供的制备方法的流程进行整体说明。请参考图14，图14为本发明提供的另一种p沟道FET与LED的单片集成器件的制备方法的示意图，该方法包括：
1)如图14中(a)图所示，在衬底1表面依次制备缓冲层4、势垒层21、沟道层22和p型GaN帽层5。势垒层21和沟道层22之间形成二维空穴层22，二维空穴层22可复用为LED叠层结构3的第一空穴传输层301。
2)如图14中(b)图所示，在沟道层22背离势垒层21的一侧表面制备介质层6。
3)如图14中(c)图所示，对介质层6进行刻蚀，以在介质层6中形成第一开口61。
4)如图14中(d)图所示，在第一开口61内依次沉积第二空穴传输层302、有源层31和电子传输层32，形成LED叠层结构3。
5)如图14中(e)图和14中(f)图所示，在介质层6以及LED叠层结构3的电子传输层32表面，采用ALD工艺沉积保护层7，保护层7可以为绝缘材料，比如：Al2O3；对保护层7和介质层6进行刻蚀，去除部分区域的保护层7和介质层6，在介质层6中形成第二开口62，在保护层7中形成第三开口71和第四开口72。
可刻蚀保护层7和介质层6的一部分，直至暴露出部分n型GaN层(电子传输层32)形成第一电极窗口，暴露出部分p型GaN帽层5形成第二电极窗口(即第二开口62和第三开口71)，暴露出部分介质层6形成栅极窗口(即第四开口72)。
6)如图14中(f)图与14中(g)图所示，在电子传输层32背离有源层31的一侧(即第一电极窗口内)沉积第一电极20，在第二开口62和部分第三开口71内沉积第二电极24，在部分第四开口72内沉积栅极25，形成完整的单片集成器件。进一步地，还可在750～900℃温度下对第一电极20和第二电极24退火处理30～60s，以形成较好的欧姆接触。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (12)

1.一种p沟道FET与LED的单片集成器件，其特征在于，包括：
衬底；
设置于所述衬底一侧的FET叠层结构和LED叠层结构；
其中，所述FET叠层结构包括第一电极，所述第一电极位于所述LED叠层结构背离所述衬底的一侧，所述第一电极复用为所述LED叠层结构的阴极。
2.根据权利要求1所述的p沟道FET与LED的单片集成器件，其特征在于，所述FET叠层结构还包括在所述衬底表面依次层叠的势垒层和沟道层，所述势垒层和所述沟道层之间形成有二维空穴气层；所述LED叠层结构包括空穴传输层，所述二维空穴气层复用为至少部分所述空穴传输层。
3.根据权利要求2所述的p沟道FET与LED的单片集成器件，其特征在于，所述LED叠层结构还包括沿垂直所述衬底所在平面方向层叠设置的有源层和电子传输层；所述有源层位于所述沟道层背离所述势垒层的一侧表面，所述电子传输层位于所述有源层背离所述沟道层的一侧；
所述FET叠层结构还包括第二电极和栅极，所述第二电极和所述栅极均位于所述沟道层背离所述势垒层的一侧；所述第二电极和所述栅极在所述衬底所在平面的正投影均与所述LED叠层结构在所述衬底所在平面的正投影不交叠；所述第二电极复用为所述LED叠层结构的阳极。
4.根据权利要求2所述的p沟道FET与LED的单片集成器件，其特征在于，所述空穴传输层包括第一空穴传输层和第二空穴传输层，所述二维空穴气层复用为所述第一空穴传输层，所述第二空穴传输层位于所述沟道层背离所述势垒层的一侧表面；
所述LED叠层结构还包括沿垂直所述衬底所在平面方向层叠设置的有源层和电子传输层；所述有源层位于所述第二空穴传输层与所述电子传输层之间。
5.根据权利要求4所述的p沟道FET与LED的单片集成器件，其特征在于，所述单片集成器件还包括介质层，所述介质层位于所述沟道层背离所述势垒层的一侧表面，所述介质层包括第一开口，至少部分所述第二空穴传输层填充于所述第一开口内且与所述沟道层接触；
其中，所述第二空穴传输层背离所述沟道层的一侧表面高于所述介质层背离所述沟道层的一侧表面。
6.根据权利要求5所述的p沟道FET与LED的单片集成器件，其特征在于，所述介质层还包括第二开口，所述第二开口在所述衬底所在平面的正投影与所述第一开口在所述衬底所在平面的正投影不交叠；
所述FET叠层结构还包括第二电极和栅极，所述第二电极填充于所述第二开口内且与所述沟道层接触，所述第二电极复用为所述LED叠层结构的阳极；所述栅极位于所述介质层背离所述沟道层的一侧表面。
7.一种p沟道FET与LED的单片集成器件的制备方法，其特征在于，包括：
提供衬底；
在所述衬底的一侧表面制备FET叠层结构和LED叠层结构；其中，所述FET叠层结构包括第一电极，所述第一电极位于所述LED叠层结构背离所述衬底的一侧，所述第一电极复用为所述LED叠层结构的阴极。
8.根据权利要求7所述的p沟道FET与LED的单片集成器件的制备方法，其特征在于，所述FET叠层结构还包括在所述衬底表面依次层叠的势垒层和沟道层，所述势垒层和所述沟道层之间形成有二维空穴气层；所述LED叠层结构包括空穴传输层，所述二维空穴气层复用为至少部分所述空穴传输层；
在所述衬底的一侧表面制备FET叠层结构和LED叠层结构，包括：
在所述衬底表面依次制备所述势垒层和所述沟道层；
在所述沟道层背离所述势垒层的一侧制备所述LED叠层结构；
在所述LED叠层结构背离所述沟道层的一侧制备所述第一电极。
9.根据权利要求8所述的p沟道FET与LED的单片集成器件的制备方法，其特征在于，所述二维空穴气层复用为所述空穴传输层，所述LED叠层结构还包括沿垂直所述衬底所在平面方向层叠设置的有源层和电子传输层；
在所述沟道层背离所述势垒层的一侧制备所述LED叠层结构，包括：
在所述沟道层背离所述势垒层的一侧依次制备待处理有源层和待处理电子传输层；
对所述待处理有源层和所述待处理电子传输层进行刻蚀，以去除所述待处理有源层和所述待处理电子传输层的至少一部分，形成所述有源层和所述电子传输层；
所述FET叠层结构还包括第二电极和栅极，在所述沟道层背离所述势垒层的一侧制备所述LED叠层结构之后，还包括：
在所述沟道层背离所述势垒层的一侧制备分别制备所述第二电极和所述栅极；所述第二电极和所述栅极在所述衬底所在平面的正投影均与所述LED叠层结构在所述衬底所在平面的正投影不交叠，所述第二电极复用为所述LED叠层结构的阳极。
10.根据权利要求8所述的p沟道FET与LED的单片集成器件的制备方法，其特征在于，所述空穴传输层包括第一空穴传输层和第二空穴传输层，所述二维空穴气层复用为所述第一空穴传输层，所述LED叠层结构还包括沿垂直所述衬底所在平面方向层叠设置的有源层和电子传输层；
在所述沟道层背离所述势垒层的一侧制备所述LED叠层结构，包括：
在所述沟道层背离所述势垒层一侧的部分区域制备所述第二空穴传输层；
在所述第二空穴传输层背离所述沟道层的一侧制备所述有源层；
在所述有源层背离所述第二空穴传输层的一侧制备所述电子传输层。
11.根据权利要求10所述的p沟道FET与LED的单片集成器件的制备方法，其特征在于，在所述沟道层背离所述势垒层一侧的部分区域制备所述第二空穴传输层之前，还包括：
在所述沟道层背离所述势垒层的一侧表面制备介质层；
对所述介质层进行刻蚀，以在所述介质层中形成第一开口；
在所述沟道层背离所述势垒层一侧的部分区域制备所述第二空穴传输层，包括：
在所述第一开口内沉积所述第二空穴传输层，使得至少部分所述第二空穴传输层填充于所述第一开口内且与所述沟道层接触。
12.根据权利要求11所述的p沟道FET与LED的单片集成器件的制备方法，其特征在于，所述FET叠层结构还包括第二电极和栅极，在所述有源层背离所述第二空穴传输层的一侧制备所述电子传输层之后，还包括：
再次对所述介质层进行刻蚀，以在所述介质层中形成第二开口，所述第二开口在所述衬底所在平面的正投影与所述第一开口在所述衬底所在平面的正投影不交叠；
在所述第二开口内制备所述第二电极，所述第二电极填充于所述第二开口内且与所述沟道层接触；所述第二电极复用为所述LED叠层结构的阳极；在所述介质层背离所述势垒层的一侧表面制备所述栅极。
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