KR20170138516A - 회로 레이아웃을 합성하기 위한 방법 및 장치 - Google Patents

회로 레이아웃을 합성하기 위한 방법 및 장치 Download PDF

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Abstract

본 발명은 회로 레이아웃을 합성하기 위한 방법에 관한 것으로, 이 방법은 주 회로 기능부(11, 12, 13, 14, 15)를 회로 레이아웃 상에 배치하고; 부 회로 기능부를 회로 레이아웃 상에 배치하며; 회로 레이아웃에 따라 제1 마스크에 의해 반도체 기판이 구조화될 경우, 제1 마스크가 주 회로 기능부(11, 12, 13, 14, 15)를 재현하고 부 회로 기능부를 은폐하는 방식으로 하나 이상의 제1 마스크를 생성하고; 회로 레이아웃에 따라 하나 이상의 제2 마스크에 의해 반도체 기판이 구조화될 경우, 하나 이상의 변경된 마스크가 주 회로 기능부(11, 12, 13, 14, 15) 및 부 회로 기능부를 재현하도록 상기 회로 기능부의 배치가 수행되는; 것을 특징으로 한다.

Description

회로 레이아웃을 합성하기 위한 방법 및 장치
본 발명은 회로 레이아웃을 합성하기 위한 방법에 관한 것이다. 본 발명은 또한, 상응하는 장치, 상응하는 컴퓨터 프로그램 및 상응하는 저장 매체에 관한 것이다.
집적 회로(integrated circuit, IC)는 반도체 상에 부착된 전자 회로이며, 전문가 집단에서는 고체 회로(solid-state circuit) 혹은 모놀리식 집적 회로(monolithic intergrated circuit)라고도 불린다. 이러한 유형의 회로는 트랜지스터, 다이오드 및 여타의 능동 또는 수동 소자들과 같이 전기적으로 상호 연결된 복수의 반도체 소자의 조합으로 형성된다.
현장에서의 회로 구성을 가능케 하기 위해, 매우 다양한 회로들을 구현할 수 있게 하는 필드 프로그래머블 로직 어레이(field-programmable logic array, FPGA)가 소개되었다. 독일공개공보 DE 10 2006 049 245 A1호는 FPGA에 기반하는 제어 장치를 기술하고 있는데, 여기서는 FPGA의 기능들 중 하나를 실행하도록 형성된 실행 가능 코드가 상기 FPGA 내에 로딩될 수 있다.
본 발명은 독립 청구항들에 따른 회로 레이아웃을 합성하기 위한 방법, 상응하는 장치, 상응하는 컴퓨터 프로그램 및 상응하는 저장 매체를 제공한다.
상기 해결 방안의 장점은, 필요한 기능부들을 당장 구현하지 않고, 비용 효율적으로 차후 마스크 변경 과정에서 상기 기능부들을 이용할 수 있으며, 마스크 변경에 의해 변경된 기능부는, 예를 들어 마이크로컨트롤러에서, 유의미한 기능 확장부로서 이용될 수 있는 가능성을 열어준다는 데 있다.
이 경우, 이상적으로는 단 한 번의 마스크 변경만을 필요로 하는 신규 기능부의 구현을 위한 비용이 매우 낮은 장점이 있는데, 그 이유는 완전한 마스크 세트 대신 개별 마스크들만 생성되면 되기 때문이다. FPGA의 면적 오버헤드(area overhead)도 불필요한데, 그 이유는 기능부의 변경이 임의의 노드들 간의 트랜스퍼 회로들을 통해 면적을 확대시키지 않기 때문이다.
결과적으로, 종래의 회로 레이아웃에 비해 기능 확장이 훨씬 더 나중에 더 신속하게 수행될 수 있다. 그러한 요건들은 본 발명에 따라, 회로의 양산 시까지 5년이 걸릴 수 있는 상당 기간의 관련 개발 프로젝트에 걸쳐, 하드웨어의 조정을 통해 실현될 수 있다. 이러한 방식으로, 나중의 회로 기능의 비효율적인 실행이라는 단점이 내재되어 있는, 소프트웨어의 보완 또는 교체 방식의 조정을 회피할 수 있다.
종속 청구항들에 기재된 특징들을 통해 독립 청구항에 명시된 기본 사상의 바람직한 개진 및 개선이 가능하다. 그럼으로써, 본원 방법을 마이크로컨트롤러 개발의 범주에 적용할 수 있다. 상응하는 마이크로컨트롤러(μC)는 테이프아웃(Tape-Out) 이후에도 그 성능 및 기능이 다양한 용례에 맞게 조정될 수 있다. 예컨대, 엔진 전자 장치의 범주에서 액추에이터들의 구동 및 센서들의 판독입력을 위해 필요한 제네릭 타이머 모듈(generic timer module, GTM)이 완전히 다른 애플리케이션 영역에서, 하나의 마스크를 통해 배선만 다르게 구현된 동일한 회로 부품들을 이용하여, 복수의 이더넷 컨트롤러 또는 다른 인터페이스들을 형성할 수 있다. 이러한 방식으로, 모든 애플리케이션의 모든 요건을 함께 구현하지 않고도, 다양한 애플리케이션의 상이한 요건들이 경제적으로 실현될 수 있다.
어떤 애플리케이션 분야에서는 상기 방법의 장점이 마이크로컨트롤러의 기능 확장에 따라 두드러진다. 즉, 28나노미터 기술에서는 반도체 기판의 1평방밀리미터의 면적에 약 150만개의 트랜지스터 게이트가 구현될 수 있다. 단일 CAN 모듈 당 약 20,000개의 트랜지스터가 사용되는 복잡도로 가정하면, 예를 들어 1/7평방밀리미터의 면적에 상기 유형의 CAN 인터페이스가 약 10개 구현될 수 있다.
제품 수명 동안 200,000개의 트랜지스터가 사용된 논리 소자로부터 마스크의 변경에 의해 신규 기능들이 제공될 수 있으며, 상기 기능들이 설계 시점에 정확히 상기 기능으로서 요구되지는 않는다.
본 발명의 실시예들은 도면들에 도시하였으며, 하기에서 더 상세히 설명한다.
도 1은 초기 테이프아웃 단계에서 일 실시예에 따라 회로 레이아웃이 합성된 마이크로컨트롤러의 미완성 상태의 개략도이다.
도 2는 기능 조정 이후의 마이크로컨트롤러의 미완성 상태를 나타낸 도이다.
28나노미터 기술로 구조화된 마이크로컨트롤러의 2개의 선택적 미완성 상태(10, 20)를 재현하는 도 1과 도 2의 비교를 토대로 본원 방법의 일 실시예를 설명한다.
도 1에서 이미 볼 수 있듯이, 상기 마이크로컨트롤러의 회로 레이아웃 상에는 2개의 프로세서 코어(11, 12, 21, 22), 1개의 플래시-EEPROM(14, 24), 그리고 1개의 랜덤 액세스 메모리(15, 25)(random access memory, RAM)가 주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)로서 배치되었다. 주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)에는 직렬 주변 인터페이스(serial peripheral interface, SPI) 및 CAN 컨트롤러의 주변 기능부(13, 23)도 포함된다.
언급한 주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25) 외에도, 1/7 평방 밀리미터의 면적 상에 20개의 추가 CAN 컨트롤러를 위한 논리 소자가 배치되었으며, 이 논리 소자는 초기 테이프아웃 단계에서는 아직 불필요한 부 회로 기능부(27, 28, 29, 30, 31)로만 이용된다. 도 1의 미완성 상태(10)에 상응하는 제1 마스크는, 상기 제1 마스크가 주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)만을 재현하는 방식으로 생성되었다. 그에 반해, 기본 반도체 기판이 회로 레이아웃에 따라 제1 마스크에 의해 구조화되는 경우, 부 회로 기능부(27, 28, 29, 30, 31)는 동일한 단계에서 CAN 노드로서 배선된다. (이는, 부작용을 배제하고 레이아웃 시 테스트를 위한 회로 부품들을 충분히 보유하기 위해, 재구조화 이전에도 논리 소자가 테스트될 수 있다는 장점을 갖는다.)
도 2에서 명백히 드러나듯이, 금속 변형에 의해 수반된 마이크로컨트롤러의 기능 조정 이후에는 다른 상태가 나타난다. 즉, 여기서는 회로 레이아웃은 동일하지만 변형된 제2 마스크에 의해 구조화된 반도체 기판을 볼 수 있다. 이러한 조정으로 인해, 추가 신규 기능부들을 위해 타당한 리저브(27) 옆에 부 회로 기능부(28, 29, 30, 31)가 나타난다.
전술한 접근법에 따라, 기술 변경 지시(engineering change order, ECO)의 전환 또는 오류 제거를 위한 셀들만 비축되는(reserved) 것이 아니라는 점에 주의한다. 오히려, 추후 마스크의 변경을 통해 검사 가능한 기능 회로의 구현을 간소화하는 훨씬 더 많은 논리소자가 복잡하게 배선된다.

Claims (9)

  1. 회로 레이아웃을 합성하기 위한 방법으로서, 이 방법은,
    주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)를 회로 레이아웃 상에 배치하고;
    부 회로 기능부(27, 28, 29, 30, 31)를 회로 레이아웃 상에 배치하며;
    회로 레이아웃에 따라 적어도 제1 마스크에 의해 반도체 기판이 구조화될 경우, 제1 마스크가 주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)를 재현하고 부 회로 기능부(27, 28, 29, 30, 31)를 은폐하는 방식으로 하나 이상의 제1 마스크를 생성하고;
    회로 레이아웃에 따라 하나 이상의 제2 마스크에 의해 반도체 기판이 구조화될 경우, 하나 이상의 변경된 마스크가 주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25) 및 부 회로 기능부(27, 28, 29, 30, 31)를 재현하도록 상기 회로 기능부의 배치가 수행되는; 것을 특징으로 하는, 회로 레이아웃의 합성 방법.
  2. 제1항에 있어서,
    주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)의 배치는 하나 이상의 프로세서 코어(11, 12, 21, 22)의 배치를 포함하고,
    주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)의 배치는 하나 이상의 주변 기능(13, 23), 특히 직렬 주변 인터페이스 또는 CAN 컨트롤러의 배치를 포함하고,
    주 회로 기능부(11, 12, 13, 14, 15, 21, 22, 23, 24, 25)의 배치는 하나 이상의 메모리의 배치를 포함하는 것을 특징으로 하는, 회로 레이아웃의 합성 방법.
  3. 제2항에 있어서,
    메모리의 배치는 전기 소거 및 프로그래밍 가능한 판독 전용 메모리, 특히 플래시 EEPROM (14, 24)의 배치를 포함하고,
    메모리의 배치는 직접 액세스 메모리(15, 25)의 배치를 포함하는 것을 특징으로 하는, 회로 레이아웃의 합성 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    부 회로 기능부(27, 28, 29, 30, 31)의 배치는 하나 이상의 주변 기능부(13, 23), 특히 직렬 주변 인터페이스 또는 CAN 컨트롤러의 배치를 포함하고,
    부 회로 기능부(27, 28, 29, 30, 31)의 배치는 적합하게 배선된 CMOS 합성 기본 게이트의 배치를 포함하는 것을 특징으로 하는, 회로 레이아웃의 합성 방법
  5. 제4항에 있어서, CMOS 합성 기본 게이트의 배치는 하기 소자들:
    NOT 게이트,
    NAND 게이트,
    NOR 게이트,
    상태 제어식 플립플롭, 특히 D-래치, 및
    클럭 에지 제어 방식 플립플롭, 특히 레지스터 중 하나 이상의 소자의 배치를 포함하는 것을 특징으로 하는, 회로 레이아웃의 합성 방법.
  6. 제5항에 있어서,
    회로 기능부의 배치는, 특히 부 회로 기능부(27, 28, 29, 30, 31)의 기능 검사를 수행할 수 있는 방식으로 플립플롭의 연속 회로를 집적하는 것을 포함하고,
    회로 기능부의 배치는, 소자들이 더 적은 전력 소비 하에 소정의 상태에서 구동될 수 있도록 수행되는 것을 특징으로 하는, 회로 레이아웃의 합성 방법.
  7. 제1항 내지 제7항 중 어느 한 항에 따른 방법을 실행하도록 구성된 컴퓨터 프로그램.
  8. 제8항에 따른 컴퓨터 프로그램이 저장된 기계판독 가능 저장 매체.
  9. 제1항 내지 제7항 중 어느 한 항에 따른 방법을 실행하도록 구성된 장치.
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