JP2011160211A - 半導体集積回路、半導体集積回路の構成変更方法 - Google Patents
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Abstract
【解決手段】 本発明による半導体集積回路は、複数の機能ブロック10と、複数の構成情報が格納された複数の構成情報メモリ11と、自身に入力される構成情報に応じたスイッチング動作によって、機能ブロック10間の接続を制御する複数のプログラマブルスイッチ12、13とを具備する。複数のプログラマブルスイッチ12、13は、複数の構成情報メモリ11のうち、共通の構成情報メモリ11内に格納された構成情報を利用する。
【選択図】図2
Description
以下、図3から図7を参照して、本発明による再構成可能デバイスの第1の実施の形態を説明する。第1の実施の形態では、プログラマブルスイッチの有効化/無効化を切替可能なメモリ共有化回路100を利用した形態を説明する。このため、構成情報メモリ11の構成は上述と同様であるのでその説明は省略する。
第1の実施の形態では、垂直方向及び水平方向の配線資源を切替える構成及び動作を説明したが、mbit−nbit及び他の属性についても適用することが可能である。図9を参照して、第2の実施の形態として、mbit幅及びnbit幅の配線資源を切替える切替回路100を有する再構成可能デバイスの一例を説明する。ただし、n、mは自然数。第2の実施の形態において、バス20は、mbit幅の配線資源として配線401を有し、nbit幅の配線資源として配線402を有する。又、バス30は、mbit幅の配線資源として配線501を有し、nbit幅の配線資源として配線502を有する。本実施の形態における切替回路101は、垂直方向及び水平方向の代わりに、mbit配線資源(配線401、501)に接続されるプログラマブルスイッチ16と、nbit配線資源(配線402、502)に接続されるプログラマブルスイッチ17の有効/無効を切替える。その他の構成は、第1の実施の形態と同様である。
構成情報メモリには、複数の構成情報が格納されても良い。図10は、本発明による半導体集積回路の第3の実施の形態における構成を示す図である。図10を参照して、第3の実施の形態における再構成可能デバイスは、構成情報メモリ11、15に替えて、複数の構成情報が格納される構成情報メモリ18、19を備えるとともに、切替情報記憶素子102に替えて、複数の切替情報が格納される切替情報記憶素子103を備える。その他の構成は、第1の実施の形態と同様であるが、第1の実施の形態と異なる構成及び動作について説明する。
図11は、本発明による半導体集積回路の第4の実施の形態における構成を示す図である。図11を参照して、無効化するプログラマブルスイッチをハイインピーダンスにしなくても、バス衝突のような致命的な問題や非同期ループが発生しない場合、共通配線104によってプログラマブルスイッチ12、13と構成情報メモリ11を共通接続してもよい。この場合、切替回路101や切替情報記憶素子102の分だけ第1の実施の形態より回路量を減らすことができる。
11、15、18、19:構成情報メモリ
12〜14、16、17:プログラマブルスイッチ
20、30:プログラマブル配線資源(バス)
201〜20j、301〜30i、401、402、501、502:配線
100:メモリ共有化回路
101:切替回路
102、103:切替情報記憶素子
104:共通配線
111、112:セレクタ
Claims (11)
- 複数の機能ブロックと、
複数の構成情報が格納された複数の構成情報メモリと、
自身に入力される構成情報に応じたスイッチング動作によって、前記機能ブロック間の接続を制御する複数のプログラマブルスイッチと
を具備し、
前記複数のプログラマブルスイッチは、前記複数の構成情報メモリのうち、共通の構成情報メモリ内に格納された構成情報を利用する
半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記複数のプログラマブルスイッチから、前記複数の構成情報メモリの1つと接続するプログラマブルスイッチを選択する切替回路を更に具備する
半導体集積回路。 - 請求項2に記載の半導体集積回路において、
前記複数の機能ブロックは、マトリクス状に配置され、
前記複数の機能ブロックの行方向に延設された水平配線資源と、
前記複数の機能ブロックの列方向に延設された垂直配線資源と
を更に具備し、
前記複数のプログラマブルスイッチは、前記垂直配線資源に接続された第1スイッチと、前記水平配線資源に接続された第2スイッチとを備え、
前記切替回路は、前記第1スイッチと前記第2スイッチの一方を前記複数の構成情報メモリに接続するプログラマブルスイッチとして選択する
半導体集積回路。 - 請求項2に記載の半導体集積回路において、
nビット幅の第1配線資源と、
mビット幅の第2配線資源と
を更に具備し、
前記n及び前記mは自然数であり、
前記複数のプログラマブルスイッチは、前記第1配線資源に接続された第1スイッチと、前記第2配線資源に接続された第2スイッチとを備え、
前記切替回路は、前記第1スイッチと前記第2スイッチの一方を前記複数の構成情報メモリに接続するプログラマブルスイッチとして選択する
半導体集積回路。 - 請求項2に記載の半導体集積回路において、
切替情報が格納される切替情報記憶素子を更に具備し、
前記切替回路は、前記切替情報に基づいて、前記複数の構成情報メモリの1つに接続するプログラマブルスイッチを前記複数のプログラマブルスイッチから選択する
半導体集積回路。 - 請求項5に記載の半導体集積回路において、
前記複数の構成情報メモリのそれぞれには複数の構成情報が格納され、
前記切替情報記憶素子には、前記複数の構成情報に対応する複数の切替情報が格納される
前記切替回路は、前記複数の切替情報から選択された切替情報に基づいて、前記複数の構成情報メモリの1つに接続するプログラマブルスイッチを選択し、
前記選択されたプログラマブルスイッチは、前記選択された切替情報に対応する構成情報に基づいて機能ブロック間を接続する
半導体集積回路。 - 請求項5又は6に記載の半導体集積回路において、
前記切替情報記憶素子は、フリップフロップ、ラッチ、SRAM(Static Random Access Memory)、DRAM(Dynamic Random Access Memory)、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)、MRAM(Magnestic Random Access Memory)、FeRAM(Ferroelectric Random Access Memory)、ヒューズ、又はアンチヒューズのいずれかを備える
半導体集積回路。 - 請求項2に記載の半導体集積回路において、
前記複数のプログラマブルスイッチは、制御情報に応じて出力が制御されるトライステートバッファ、トランスミッションゲート又はMOS(Metal Oxide Semiconductor)トランジスタのいずれかであり、
前記切替回路は、前記複数のプログラマブルスイッチのうち、前記複数の構成情報メモリの1つと接続するプログラマブルスイッチ以外のプログラマブルスイッチの出力をハイインピーダンスとするための制御信号を出力する
半導体集積回路。 - 請求項2に記載の半導体集積回路において、
前記複数のプログラマブルスイッチは、制御情報に応じて出力が制御されるマルチプレクサであり、
前記切替回路は、前記複数のプログラマブルスイッチのうち、前記複数の構成情報メモリの1つと接続するプログラマブルスイッチ以外のプログラマブルスイッチの出力を所定の値とするための制御信号を出力する
半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記複数の構成情報メモリと前記複数のプログラマブルスイッチとを共通接続する共通配線を更に具備する
を具備する
半導体集積回路。 - 1つの構成情報メモリから構成情報が入力されるプログラマブルスイッチを、複数のプログラマブルスイッチから選択するステップと、
前記選択されたプログラマブルスイッチが入力された構成情報に基づいて機能ブロック間を接続するステップと
を具備する
半導体集積回路の構成変更方法。
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