JP2001509336A - フィールドプログラマブルプロセッサデバイス - Google Patents

Abstract

(57)【要約】 フィールドプログラマブルデバイスは、処理装置のアレイ、処理装置を相互接続し、スイッチ１６０〜１６３を備える接続マトリックス１４、およびスイッチを制御して接続マトリックスの相互接続の構成を決定するためのデータを記憶するメモリセル２４を備える。自由度のあるメモリの利用の提供およびメモリ密度をより高くするために、メモリセルのグループに記憶されたデータの相互接続の構成に対する影響を分離して、そのグループ内のメモリセルを他のデータの記憶に利用できるゲート１６ｇ，１８ｇ，２０ｇを提供する。

Description

【発明の詳細な説明】 フィールドプログラマブルプロセッサデバイス 技術分野 本発明は、フィールドプログラマブルデバイスに関する発明である 特に、本発明は、処理手段である複数の処理装置と、処理装置を相互接続し複 数のスイッチを有する接続マトリックスと、スイッチを制御して接続マトリック スの相互接続の構成を決定するためのデータを記憶する複数のメモリセルとを備 えるデバイスに関するものである。 発明の開示 本発明の目的（または、少なくともその好適な実施の態様）は、メモリ密度お よび集積度がより高い回路を可能にするため、より自由度の高いメモリの利用を 提供することである。 本発明の第１の態様によれば、相互接続された構成のメモリセルおよびスイッ チの少なくとも１つのグループに記憶されたデータの影響(effect)を分離して、 そのグループ内のメモリセルを他のデータの記憶に利用可能にするための手段が 提供される。したがって、メモリセルは、（ａ）相互接続を制御するために、ま たは、（ｂ）ユーザメモリとして、選択的に利用可能である。スイッチの構成メ モリ(configuration memory)を利用するこの機能を提供することによって、メモ リ密度をより高めることができる。 一実施の態様では、分離手段は、グループ内の各メモリセルをスイッチから分 離するための手段を有する。これによって、信号の伝搬の遅れが増すために、回 路速度が低下する追加のスイッチを接続マトリックスの配線に挿入することを必 要とせずに、分離が可能となる。 後者の特徴は、グループ内のメモリセルを分離する必要のないデバイスに提供 することができる。したがって、本発明の第２の態様によれば、複数の処理装置 と、処理装置を相互接続し複数のスイッチを有した接続 マトリックスと、スイッチを制御して接続マトリックスの相互接続の構成を決定 するためのデータを記憶する複数のメモリセルと、各メモリセルをそのメモリセ ルによって制御可能な少なくとも１つのスイッチから分離するための手段とを備 えるフィールドプログラマブルデバイスが提供される。 分離手段は、各メモリセルからの分離時に、グループ内の各スイッチを所定の 状態に設定する操作が可能であることが望ましい。したがって、分離された場合 、スイッチは、まだ、接続マトリックスにおける所定の接続を提供することが可 能であるが、全てを「オフ」に設定することも可能である。 分離手段は、好ましくは、各メモリセルごとに、各ゲートがメモリセルに接続 され、制御信号が供給される入力と、このメモリセルによって制御可能なスイッ チまたは各スイッチに接続された出力とを備えている。ゲートを用いることによ って、スイッチがメモリセルによって制御されようが、または制御信号によって 制御されようが、いつでも明確に定義された論理レベルによって制御されるとい う保証が得られる。各ゲートは、４つのトランジスタによって提供することが可 能であり、各ゲートのトランジスタの１つは、複数のゲートと共通にすることが 可能であるため、回路の集積度を高めることができる。 他の実施の態様では、分離手段は、接続マトリックスの残りの部分がらグルー プ内の各スイッチを分離するための手段を備えている。 接続マトリックスによって提供される相互接続の少なくともいくつかは、複数 ビットバスの形をとることが可能であり、複数ビットバスのためのスイッチは、 複数ビットバスの各ビットのために複数のスイッチ素子をそれぞれ有している。 メモリセルの位置は、これらのスイッチとほぼ同じ範囲にわたってデバイスに 分布されていることが望ましく、各メモリセルは、そのメモリによって制御可能 な少なくとも１つのスイッチに隣接して配置されるため、回路の集積度を高める ことができる。 後者の特徴は、メモリセルが分離可能であるか否かにかかわらず提供 することができる。したがって、本発明の第３の態様によれば、複数の処理装置 と、処理装置を相互接続し複数のスイッチを有する接続マトリックスと、スイッ チを制御して接続マトリックスの相互接続の構造を決定するためのデータを記憶 する複数のメモリセルとを備えるフィールドプログラマブルデバイスが提供され るが、この場合、メモリセルの位置は、スイッチとほぼ同じ範囲にわたってデバ イスに分布しており、各メモリセルは、そのメモリセルによって制御可能な少な くとも１つのスイッチに隣接して配置されている。 次に以下の図面を用いて、例として、本発明を実施するための最良の態様につ いて説明する。 図面の簡単な説明 図１は、６つのスイッチングセクションおよび６つの演算論理装置の位置を説 明するためのプロセッサアレイの一部を示す図である。 図２は、スイッチングセクションの１つおよび演算論理装置の位置の１つを示 す図１に示される構成の一部を拡大した図である。 図３は、演算論理装置の位置、およびそれらを縦断して延びる「垂直」バスを 示す、図１に示されるプロセッサアレイの一部を縮小した図である。 図４は、図３と同様に、演算論理装置の領域を横断して延びる「水平」バスを 示す図である。 図５は、演算論理装置の１つの領域における図２、図３、および図４のバス間 の相互接続を示す図である。 図６Ａは、互いに交差する１対の４ビットバスを接続するスイッチングセクシ ョンの一態様のプログラマブルスイッチの回路構成を詳細に示す図である。 図６Ｂは、互いに端部間で接する１対の４ビットバスを接続するスイッチング セクションにおける他の態様のプログラマブルスイッチの回路構成を詳細に示す 図である。 図６Ｃは、桁上げビット(carry bit)バスを接続するスイッチングセクション における他の態様のプログラマブルスイッチの回路構成を詳細に示す図である。 図７は、図５および第６図のプログラマブルスイッチにおいて利用可能な一連 のＮＯＲゲートの回路構成を示す図である。 図８は、図７の回路構成に対する修正を示す図である。 図９は、各スイッチングセクションにおける利用可能なバッファおよびレジス タを示す図である。 図１０は、スイッチングセクションにおけるプログラマブルスイッチにイネー ブル信号を分配可能な方法を示す概略図である。 図１１は、図１０に示す構成の回路構成をより詳細に示す図である。 発明を実施するための最良の態様 以下の説明において、「水平」、「垂直」、「北」、「南」、「東」、および 「西」という用語を、相対的な方向の理解を助けるために用いているが、その用 法に、本発明の実施の態様において絶対方向(absolute orientation)の制限を意 味する意図はない。 集積回路内に、本発明の実施の態様を提供するプロセッサアレイが設けられて いる。ある階層(level)では、プロセッサアレイは、その１つが、図１において 太線によって区切られて示された「タイル」１０の方形（好適には、正方形）の アレイによって形成される。例えば、１６×１６、３２×３２または６４×６４ のアレイのように、任意の適正な数のタイルを用いることが可能である。各タイ ル１０は方形（好適には、正方形）であり、４つの回路エリアに分割される。こ れらのタイルは、（接続を対称にするため）論理的には正方形が望ましいが、物 理的には正方形であることはそれほど重要ではない（これには、タイミングに対 称性をもたらすという多少の利点があるかもしれないが、一般には、それほど重 要ではない）。タイル１０において対角線状で向かい合った２ つの回路エリア１２は、２つの演算論理装置（「ＡＬＵ」）の場所を提供する。 タイル１０において対角線状で向かい合った他の２つの回路エリアは、１対のス イッチングセクション１４の場所を提供する。 図１および図２を参照すると、各ＡＬＵは、ＡＬＵ内に直接接続された第１の 一対の４ビット入力ａ、ＡＬＵ内に直接接続された第２の一対の４ビット入力ｂ 、およびＡＬＵ内に直接接続された４つの４ビット出力ｆを備えている。また、 各ＡＬＵは、独立した一対の１ビット桁上げ入力ｈｃｉ，ｖｃｉおよびＡＬＵ内 に直接接続された１対の１ビット桁上げ出力ｃｏを備えている。ＡＬＵは、入力 信号ａ，ｂ，ｈｃｉ，ｖｃｉに対して加算、減算、ＡＮＤ、ＮＡＮＤ、ＯＲ、Ｎ ＯＲ、ＸＯＲ、ＮＸＯＲおよび多重化といった標準的操作を実行して、出力信号 ｆ，ｃｏを送出することが可能であり、さらに、操作結果を記録することも可能 である。ＡＬＵに対する命令は、後述の「Ｈツリー」構造を介してその値を設定 することが可能な各４ビットメモリセルから供給すること、または後述のバスシ ステムで供給することが可能である。 図１および図２に示す階層において、各スイッチングセクション１４は、それ を水平方向に横切って延びる８つのバスおよびそれを垂直方向に横切って延びる ８つのバスを備えているため、６４個の交点を有した８×８の方形のアレイが形 成されるが、図２には、これらに直交座標で番号が付けられている。Ｘ＝４の桁 上げバスｖｃおよびＹ＝３の桁上げバスｈｃが１ビット幅であり、その他のバス は全て４ビット幅である。多くの交点には、その交点において２つのバスを選択 的に接続することができる４連結(gang)プログラマブルスイッチ１６が設けられ ている。交点のいくつかには、バスに対して直角に接続せずに、その交点で端部 と端部とが接する２つのバスを選択的に接続することが可能な４連結プログラマ ブルスイッチ１８が設けられている。交点（４，３）には、その交点において直 角に交差する桁上げバスｖｃ，ｈｃを選択的に接続することが可能なプログラマ ブルスイッチ２０（例として、図６Ｃを示 す）が設けられている。 次に、スイッチングセクション１４の水平バスについて述べる。 Ｙ＝０のバスｈ２ｓは、プログラマブルスイッチ１６によってＸ＝０，１，２ ，５，６の垂直バスに接続可能である。バスｈ２ｓは、長さがタイル２個分あり 、交点（４，０）のプログラマブルスイッチ１８によって他の全てのスイッチン グセクション１４の端部どうしで接続が可能である。 Ｙ＝１のＡＬＵの入力ｂから西に延びるバスは、スイッチ１６によってＸ＝０ ，１，２，３の垂直バスに接続可能である。また、ＡＬＵの出力ｆから東に延び るバスｆｗは、スイッチ１６によってＸ＝５，６，７の垂直バスに接続可能であ る。バスｂｅ，ｆｗの端部は、交点（４，１）でプログラマブルスイッチ１８に よって接続可能である。 Ｙ＝２のバスｈｒｅｇｓは、プログラマブルスイッチ１６によってＸ＝１，２ ，３，５，６，７の垂直バスに接続可能である。 Ｙ＝３のバスｈｃｏは、ＡＬＵの桁上げ出力ｃｏから交点（４，３）のプログ ラマブルスイッチ２０に対して西まで延びており、前記プログラマブルスイッチ ２０によって、バスｈｃｏは、（ａ）ＡＬＵの桁上げ入力ｈｃｉまで東に延びる 桁上げバスｈｃｉ、または（ｂ）ＡＬＵの桁上げ入力ｖｃｉまで南に延びる桁上 げバスｖｃｉに接続可能である。 Ｙ＝４のバスｈｒｅｇｎは、プログラマブルスイッチ１６によってＸ＝０，１ ，２，３，５，６の垂直バスに接続可能である。 Ｙ＝５のバスｈ１はＸ＝０，１，２，３，５，６，７の垂直バスに接続可能で ある。バスｈ１は長さがタイル１個分あり、交点（４，５）で、プログラマブル スイッチ１８によって、各スイッチングセクション１４の端部どうしで接続可能 である。 Ｙ＝６のＡＬＵの出力ｆから西に延びるバスｆｅは、スイッチ１６によってＸ ＝０，１，２，３の垂直バスに接続可能である。また、ＡＬＵの入力ａから東に 延びるバスａｗは、スイッチ１６によって、Ｘ＝５， ６，７の垂直バスに接続可能である。バスｆｅおよびａｗの端部は、交点（４， ６）でプログラマブルスイッチ１８によって接続可能である。 Ｙ＝７のバスｈ２ｎは、プログラマブルスイッチ１６によってＸ＝１，２，３ ，６，７の垂直バスに接続可能である。バスｈ２ｎは長さがタイル２個分あり、 交点（４，０）でバスｈ２ｓに接続するプログラマブルスイッチ１８に対して互 い違いに配置されたプログラマブルスイッチ１８によって、交点（４，７）で他 の全てのスイッチングセクション１４および端部間の接続が可能である。 次に、スイッチングセクション１４の垂直バスについて説明する。 Ｘ＝０のバスｖ２ｗは、プログラマブルスイッチ１６によってＹ＝０，１，４ ，５，６の水平バスに接続可能である。バスｖ２ｗは長さがタイル２個分あり、 交点（０，３）で、プログラマブルスイッチ１８によって、他の全てのスイッチ ングセクション１４の端部どうしで接続可能である。 Ｘ＝１のＡＬＵの出力ｆから南に延びるバスｆｎは、プログラマブルスイッチ １６によってＹ＝０，１，２の水平バスに接続可能である。また、ＡＬＵの入力 ｂから北に延びるバスｂｓは、スイッチ１６によってＹ＝４，５，６，７の水平 バスと接続可能である。バスｆｎ，ｂｓの端部は、交点（１，３）でプログラマ ブルスイッチ１８によって接続可能である。 Ｘ＝２のバスｖ１は、Ｙ＝０，１，２，４，５，６，７の水平バスに接続可能 である。バスｖ１は長さがタイル１個分あり、交点（２，３）で、プログラマブ ルスイッチ１８によって、各スイッチングセクション１４の端部どうしで接続可 能である。 Ｘ＝３のバスｖｒｅｇｗは、プログラマブルスイッチ１６によってＹ＝１，２ ，４，５，６，７の水平バスに接続可能である。 Ｘ＝４のバスｖｃｏが、ＡＬＵの桁上げ出力ｃｏから交点（４，３）のプログ ラマブルスイッチ２０に対して北まで延びており、前記プログ ラマブルスイッチ２０によって、バスｖｃｏは、（ａ）ＡＬＵの桁上げ入力ｈｃ ｉまで東に延びる桁上げバスｈｃｉ、または（ｂ）ＡＬＵの桁上げ入力ｖｃｉま で南に延びる桁上げバスｖｃｉに接続可能である。 Ｘ＝５のバスｖｒｅｇｅは、プログラマブルスイッチ１６によってＹ＝０，１ ，２，４，５，６の水平バスに接続可能である。 Ｘ＝６のＡＬＵの入力ａから南へ延びるバスａｎは、スイッチ１６によってＹ ＝０，１，２の水平バスに接続可能である。また、ＡＬＵの出力ｆから北へ延び るバスｆｓは、プログラマブルスイッチ１６によってＹ＝４，５，６，７の水平 バスに接続可能である。バスａｎ，ｆｓの端部は、交点（６，３）でプログラマ ブルスイッチ１８によって接続可能である。 Ｘ＝７のバスｖ２ｅは、プログラマブルスイッチ１６によってＹ＝１，２，５ ，６，７の水平バスに接続可能である。バスｖ２ｅは長さがタイル２個分であり 、交点（０，３）で、バスｖ２ｗを接続するプログラマブルスイッチ１８に対し て互い違いに配置されたプログラマブルスイッチ１８によって、交点（７，３） で他の全てのスイッチングセクション１４および端部間の接続が可能になる。 図２に示すように、バスｂｓ，ｖｃｏ，ｆｓはそれぞれ、スイッチングセクシ ョン１４の北へ、ＡＬＵの入力ｂ、出力ｃｏおよび出力ｆに接続される。また、 バスｆｅ，ｈｃｏ，ｂｅはそれぞれ、スイッチングセクション１４の西へ、ＡＬ Ｕの出力ｆ、出力ｃｏおよび入力ｂに接続される。さらに、バスａｗ，ｈｃｉ， ｆｗはそれぞれ、スイッチングセクション１４の東へ、ＡＬＵの入力ａ、入力ｃ ｉおよび出力ｆに接続される。さらに、バスｆｎ，ｖｃｉ，ａｎはそれぞれ、ス イッチングセクションの南へ、ＡＬＵの出力ｆ、入力ｃｉおよび入力ａに接続さ れる。 これらの接続に加えて、バスｖｒｅｇｗ，ｖｒｅｇｅは、各プログラマブルス イッチ１８を介して、それぞれ、スイッチングセクション１４の北へ、ＡＬＵの 領域１２の４ビット接続点ｖｔｓｗ，ｖｔｓｅ（図２ に「×」で示す）に接続される。また、バスｈｒｅｇｓ，ｈｒｅｇｎは、各プロ グラマブルスイッチ１８を介して、それぞれ、スイッチングセクション１４の西 へ、ＡＬＵの領域１２の４ビット接続点ｈｔｓｅ，ｈｔｎｅ（図２に「×」で示 す）に接続される。さらに、バスｈｒｅｇｓ，ｈｒｅｇｎは、各プログラマブル スイッチ１８を介して、それぞれ、スイッチングセクション１４の東へ、ＡＬＵ の領域１２の４ビット接続点ｈｔｓｗ，ｈｔｎｗに接続される。さらに、バスｖ ｒｅｇｗ，ｖｒｅｇｅは、各プログラマブルスイッチ１８を介して、それぞれ、 スイッチングセクション１４の南へ、ＡＬＵの領域１２の４ビット接続点ｖｔｎ ｗ，ｖｔｎｅに接続される。これらの接続点ｖｔｎｗ，ｖｔｎｅ，ｈｔｎｅ，ｈ ｔｓｅ，ｖｔｓｅ，ｖｔｓｗ，ｈｔｓｗ，ｈｔｎｗについては、図３〜図５を参 照して、さらに詳細に後述する。 また、図２に示すように、バスｈｒｅｇｎ，ｖｒｅｇｅ，ｈｒｅｇｓ，ｖｒｅ ｇｗは、図９を参照してさらに詳細に後述するが、４ビット接続点２２（図２に 小さい正方形で示す）を備えている。 図３は、コーナーに丸みが付いた正方形によって示される演算論理装置の領域 間における、ある階層の相互接続を示している。１グループが４つの４ビットバ スｖ８，ｖ４ｗ，ｖ４ｅ，ｖ１６は、ＡＬＵ領域１２の各列を垂直に縦断して延 びている。各グループの最も左のバスｖ８は、長さがほぼタイル８個分のセグメ ントに分かれている。各グループの最も左から２番目のバスｖ４ｗは、長さがほ ぼタイル４個分のセグメントに分かれている。各グループの最も右から２番目の バスｖ４ｅは、長さがほぼタイル４個分であるが、最も左から２番目のバスｖ４ ｗからタイル２個分だけオフセットしたセグメントに分かれている。各グループ の最も右側のバスｖ１６は、長さがほぼタイル１６個分のセグメントに分かれて いる。図４の上部に位置するアレイの上部端および下部端では、セグメントの長 さが、上記で規定した長さよりわずかに長くまたは短くなる可能性がある。 図３および図５を参照すると、一グループをなす４つのバスｖ８，ｖ ４ｗ，ｖ４ｅ，ｖ１６の各グループは、それぞれのＡＬＵ領域１２と交差すると 、接続点ｈｔｎｗ，ｈｔｓｗ，ｈｔｓｅ，ｈｔｎｅにおいて、４ビットタップ接 続が提供される。バスセグメントの端郊は、ＡＬＵ領域と交差するバスセグメン トに接続するよりも、このような４ビットタップ接続を優先する。 同様に、図４および図５に示すように、一グループにおいて４つの４ビットバ スｈ８，ｈ４ｎ，ｈ４ｓ，ｈ１６がＡＬＵ領域１２の各行を水平に横切って延び ている。各グループの最も上のバスｈ８は、長さがほぼタイル８個分のセグメン トに分かれている。各グループの最も上から２番目のバスｈ４ｎは、長さがほぼ タイル４個分のセグメントに分かれている。各グループにおける最も下から２番 目のバスｈ４ｓは、長さがほぼタイル４個分であるが、最も上から２番目のバス ｈ４ｎからタイル２個分だけオフセットしたセグメントに分かれている。各グル ープの最も下のバスｈ１６は、長さがほぼタイル１６個分のセグメントに分かれ ている。図４の左に位置するアレイの左側端および右側端では、セグメントの長 さが、上記で規定した長さよりわずかに長くまたは短くなる可能性がある。各グ ループをなすバスｈ８，ｈ４ｎ，ｈ４ｓ，ｈ１６が各ＡＬＵ領域１２と交差する と、接続点ｖｔｎｗ，ｖｔｓｗ，ｖｔｓｅ，ｖｔｎｅにおいて、さらに４ビット タップ接続が提供される。バスセグメントの端部は、ＡＬＵと交差するバスセグ メントに対する接続よりもこのような４ビットタップ接続を優先する。 図５に示すように、接続点ｈｔｎｗ，ｈｔｓｗ，ｈｔｎｅ，ｈｔｓｅは、プロ グラマブルスイッチを介して、ＡＬＵ領域の酉および東で、スイッチングセクシ ョンのバスｈｒｅｇｎ，ｈｒｅｇｓに接続される。また、接続点ｖｔｎｗ，ｖｔ ｎｅ，ｖｔｓｗ，ｖｔｓｅは、プログラマブルスイッチを介して、ＡＬＵ領域の 北および南で、スイッチングセクションのバスｖｒｅｇｗ，ｖｒｅｇｅに接続さ れる。 次に、図６Ａを参照して、直角に交差する４ビットバス対の間におけるプログ ラマブル接続１６について説明する。水平バスの導体は、ｘ０， ｘ１，ｘ２，ｘ３で表示され、垂直バスの導体は、ｙ０，ｙ１，ｙ２，ｙ３で表 示されている。同じ位のビット(same bit significace)の各導体対の間に、各ト ランジスタ１６０，１６１，１６２，１６３が設けられている。トランジスタ１ ６０，１６１，１６２，１６３のゲートは、ＮＯＲゲート１６ｇの出力に共通に 接続されており、ＮＯＲゲート１６ｇは、その２つの入力として、スイッチグル ープによる共有が可能な、単一ビットメモリセルからの反転されたイネーブル信 号（図中ではオーバー・バー（￣）を付したＥＮＡＢＬＥで示す）と、単一メモ リビットセル２４の反転された内容を受信する。したがって、イネーブル信号が “Ｈ”レベルで、メモリセル２４の内容が“Ｈ”レベルの場合のみ、導体ｘ０， ｘ１，ｘ２，ｘ３が、各トランジスタ１６０，１６１，１６２，１６３によって 、それぞれ導体ｙ０，ｙ１，ｙ２，ｙ３に接続される。 次に、図６Ｂを参照して、互いに、一直線上で端部どうしが接する、４ビット バス対の間のプログラマブル接続１８について説明する。一方のバスの導体は、 ｘ１０，ｘ１１，ｘ１２，ｘ１３で表示され、もう一方のバスの導体は、ｘ２０ ，ｘ２１，ｘ２２，ｘ２３で表示されている。同じ位のビットの各導体対の間に 、各トランジスタ１８０，１８１，１８２，１８３が設けられている。トランジ スタ１８０，１８１，１８２，１８３のゲートはＮＯＲゲート１８ｇの出力に共 通に接続されており、ＮＯＲゲート１８ｇは、その２つの入力として、スイッチ グループによる共有が可能な、単一ビットメモリセルからの反転されたイネーブ ル信号と、単一メモリビットセル２４の反転された内容とを受信する。したがっ て、イネーブル信号が“Ｈ”レベルで、メモリセル２４の内容が“Ｈ”レベルの 場合のみ、導体ｘ１０，ｘ１１，ｘ１２，ｘ１３が、各トランジスタ１８０，１ ８１，１８２，１８３によって、各導体ｙ２０，ｙ２１，ｙ２２，ｙ２３に接続 される。 次に、図６Ｃを参照して、桁上げ導体ｈｃｏ，ｖｃｏ，ｈｃｉ，ｖｃｉ間のプ ログラマブル接続２０について説明する。水平桁上げ出力導体 ｈｃｏは、各トランジスタ２０ｈｈ，２０ｈｖを介して、水平桁上げ入力導体ｈ ｃｉおよび垂直桁上げ入力導体ｖｃｉに接続されている。さらに、垂直桁上げ出 力導体ｖｃｏは、トランジスタ２０ｖｖ，２０ｖｈを介して、垂直桁上げ入力導 体ｖｃｉおよび水平桁上げ入力導体ｈｃｉに接続されている。トランジスタ２０ ｈｈ，２０ｖｖのゲートは、インバータ２０ｉの出力とトランジスタ２０ｈｖ， ２０ｖｈのゲートに共通の接続が施されており、インバータ２０ｉに対する入力 はＮＯＲゲート２０ｇの出力に接続されている。ＮＯＲゲート２０ｇは、その２ つの入力として、スイッチグループによる共有が可能な、単一ビットメモリセル からの反転されたイネーブル信号と、単一メモリビットセル２４の反転された内 容とを受信する。したがって、イネーブル信号が“Ｈ”レベルの場合、導体ｈｃ ｏ，ｖｃｏはメモリセル２４の内容に応じて、導体ｈｃｉ，ｖｃｉまたは導体ｖ ｃｉ，ｈｃｉに接続される。 ＮＯＲゲート１６ｇ，１８ｇ，２０ｇを有する図６Ａ〜図６Ｃを参照して、前 述のスイッチング可能な接続１６，１８，２０のそれぞれを説明する。図７に示 すように、ＮＯＲゲート１６ｇは、４つのトランジスタ１６ｇ１，１６ｇ２，１ ６ｇ３，１６ｇ４によって形成され、そのうち、トランジスタ１６ｇ１，１６ｇ ３の２つは、反転されたイネーブル信号に応答し、１６ｇ２，１６ｇ４の２つは メモリセル２４の反転された内容に応答する。本発明の好適な実施の態様の場合 、スイッチング可能な接続１６，１８，２０のグループは、該グループの一部だ けを使用禁止にする必要がなく、共通して使用禁止にすることが可能である。こ のようなグループは、１つのスイッチングセクション１４におけるスイッチング 可能な接続の全体、特定のタイルの２つのスイッチングセクション１４における スイッチング可能な接続の全体、またはアレイのより広い領域におけるスイッチ ング可能な接続の全体から構成することが可能である。この場合、トランジスタ １６ｇ１は、図８に示すように、グループをなすスイッチング可能な接続１６， １８，２０の全てに対して 共通にすることが可能である。これによって、ゲートに必要なトランジスタの数 を２５％減らすことが可能になるが、図８に示すように、ゲートをリンクする導 体をそれ以上必要とする。 当業者には明らかなように、図７および図８に示す構造は、修正を加えて、最 適化することが可能である。例えば、図７および図８の構成は、記憶値およびそ の記憶値の補数の両方を戻すように設計されたメモリセル２４を十分に利用した ものではない。このようなメモリセル２４から得られる補数を利用することによ って、図８に示す事例のように、イネーブル信号と反転されたイネーブル信号の 両方を、グループをなすスイッチング可能な接続の全てに伝送する必要をなくす ことが可能になる。 図１および図２を参照して、上述のように、各スイッチングセクション１４ご とに、バスｈｒｅｇｎ，ｈｒｅｇｓ，ｖｒｅｇｗ，ｖｒｅｇｅは、それぞれの４ ビット接続２２によって、レジスタまたはバッファ回路に接続されている。次に 、図９を参照して、この回路についてより詳細に述べる。４つの各接続２２は、 マルチプレクサ２６のそれぞれの入力に接続されている。マルチプレクサ２６は 、レジスタまたはバッファ２８に供給される出力として、入力の１つを選択する 。レジスタまたはバッファ２８の出力は、それぞれ、バスｈｒｅｇｓ，ｖｒｅｇ ｗ，ｈｒｅｇｎ，ｖｒｅｇｅに対応する接続２２に戻る接続がなされている４つ のトライステート(tri-state)バッファ３０ｓ，３０ｗ，３０ｎ，３０ｅに供給 される。バッファ２８が利用される場合、バスｈｒｅｇｓ，ｖｒｅｇｗ，ｈｒｅ ｇｎ，ｖｒｅｇｅの選択された１つの４ビット信号が増幅されて、バスｈｒｅｇ ｓ，ｖｒｅｇｗ，ｈｒｅｇｎ，ｖｒｅｇｅの別の選択された１つに供給される。 レジスタ２８が利用される場合、バスｈｒｅｇｓ，ｖｒｅｇｗ，ｈｒｅｇｎ，ｖ ｒｅｇｅの選択された１つの４ビット信号が増幅されて、次のアクティブクロッ クエッジ(active clock edge)の後、バスｈｒｅｇｓ，ｖｒｅｇｗ，ｈｒｅｇｎ ，ｖｒｅｇｅの任意の選択された１つに供給される。 上述の構成によって、アレイを巡るまたはアレイを横切る信号経路の自由度が 高くなる。メモリセル２４を利用してスイッチ１６，１８，２０の適正な設定と 、マルチプレクサ２６およびレジスタまたはバッファ28の適正な設定とによって 、主として、バスｖ１６，ｈ１６，ｖ８，ｈ８，ｖ４ｅ，ｖ４ｗ，ｈ４ｎ，ｈ４ ｓを利用して、アレイの端から特定のＡＬＵへ、ＡＬＵ間、および特定のＡＬＵ からアレイの端へと、かなりの距離にわたって信号を送ることが可能になる。こ れらのバスは、スイッチングセクション１４によって一列または直角に結合し、 伝搬の遅れを短縮するためにレジスタまたはバッファ２８によって増幅するおよ びレジスタ２８によってパイプライン段(pipeline stage)を導入することが可能 である。また、これらのバスは、その全長に沿って部分的にタップを設置するこ とが可能であり、この結果、特定の処理操作を実行するＡＬＵとの配置は、バス の長さでは完全には表されなくなり、信号を２つ以上のＡＬＵに分配することが 可能になる。さらに、図１および図２を参照して、図示されたバスより長さの短 いバスを利用すれば、スイッチングセクション１４とＡＬＵとの間の経路指定を 行うことが可能になり、例えば、バスが水平または垂直に延びていても、同じ行 または列内の１つのＡＬＵから隣接するＡＬＵまたは対角線状に隣接するＡＬＵ へと、主としてより短い距離の送信が可能になる。さらに、レジスタまたはバッ ファ２８を利用して、信号を増幅する、またはプログラマブル遅延を信号に加え ることが可能である。 上述の構成の場合、メモリセル２４は、スイッチングセクション１４およびＡ ＬＵ領域１２と同じ範囲にわたって、アレイ全域に分布している。各メモリセル ２４は、それが制御するマルチプレクサ、レジスタ、またはバッファをスイッチ およびスイッチグループに隣接して配置されている。これによって高回路密度の 実現が可能になる。 次に、メモリセル２４のデータの書き込みまたはメモリセル２４からのデータ の読み取りを行う方法、プログラマブルスイッチ１６，１８， ２０のイネーブル信号がメモリセルに書き込まれる方法、命令およびおそらくは 定数がＡＬＵに分配される方法、およびクロック信号のような他の制御信号がア レイ全域にわたって伝送される方法を説明する。これらの機能の全てについて、 図１０に示す「Ｈツリー」構造（それ自体は既知である）を用いることが可能で ある。図１０および図１１を参照すると、例示された図における６４の任意の位 置にイネーブル信号を分配するため、イネーブル信号３０ａおよびそのための６ ビットアドレス３２ａがデコーダ３４ａに供給される。デコーダ３４ａは、そこ からの４つの分岐(branch)のどれがそのアドレスに通じているかを決定し、その ブランチにおける別のデコーダ３４ｂに、４ビットアドレス３２ｂと共に、４つ のブランチ全てにおけるデコーダ３４ｂにイネーブル信号３０ｂを供給する。イ ネーブル信号３０ｂを受信すると、デコーダ３４ｂは、そこからの４つのブラン チのどれが要求されるアドレスに通じているかを決定し、４つのブランチ全てに おけるデコーダ３４ｃに４ビットアドレス３２ｃと共に、そのブランチにおける 別のデコーダ３４ｃにイネーブル信号３０ｃを供給する。デコーダ３４ｃがイネ ーブル信号３０ｃを受信すると、必要とされるアドレスにイネーブル信号３４ｄ を供給し、そこで、イネーブル信号３４ｄを単一ビットメモリセルに記憶するこ とができる。Ｈツリー構造の利点は、全ての宛先までの信号経路の長さがほぼ等 しいという点であり、これは、クロック信号の場合に特に有利である。 上述の構成の大きい利点は、例えば、１つのスイッチングセクション１４若し くは一タイル内の２つのスイッチングセクションにおいて、またはサブアレイを なすタイル内のスイッチングセクションにおいて、グループをなすメモリセル２ ４の内容が関連スイッチに影響を及さないように、これらのメモリセルのグルー プを、反転されたイネーブル信号によって一括して使用禁止にすることができる という点にある。したがって、該メモリセル２４は、アレイの配線の構成に利用 するのではなく、 アプリケーションによって「ユーザ」メモリとして利用することができる。 ただ単に例示だけのために、本発明の実施の態様の説明を行ってきたが、本発 明との調和を保って、多くの修正および改良を行うことが可能である。例えば、 上記の実施の態様では、ＡＬＵを処理装置として用いているが、ルックアップテ ーブル、プログラマブル論理アレイ、および／またはそれ自体の命令を取り出す ことが可能な自己完結型(self-contained)ＣＰＵという他の処理装置を追加また は代替利用することも可能である。 さらに、アレイ全体がＡＬＵおよびスイッチングセクションで満たされている かのように実施の態様の説明を行ってきたが、アレイは他の態様のセクションを 有することも可能である。例えば、サブアレイは、上述のように、ＡＬＵおよび スイッチングセクションのタイルの４×４配列から構成することが可能であり、 アレイは、このような４×４アレイをなすようにサブアレイおよびメモリを構成 することもでき、４×４アレイをなすようにサブアレイおよび縮小命令セットコ ンピュータ(RISC)ＣＰＵを構成することも可能である。 上述の実施の態様の場合、各ＡＬＵ領域は正方形であり、各スイッチングセク ションは正方形でＡＬＵ領域と同じサイズであるが、留意すべきはレジスタバス ｖｒｅｇｗ，ｖｒｅｇｅ，ｈｒｅｇｎ，ｈｒｅｇｓにおける制御可能なスイッチ １８がＡＬＵ領域の正方形の輪郭内に侵入している点である。ＡＬＵ領域はスイ ッチングセクションと同じサイズである必要はなく、それより小さくてもよい。 したがって、例えば１つのスイッチングセクション１４から、バスｈ２ｓとバス ｈ２ｎとの間またはバスｖ２ｅとバスｖ２ｗとの間に延びる対角線状の隣接する スイッチングセクション１４まで、水平または垂直方向に１つ以上のバスを直接 通すことが可能である。 上述の実施の態様の場合、各ＡＬＵは２つの独立した桁上げ入力ｖｃ ｉ，ｈｃｉと接続対をなす桁上げ出力ｃｏとを備えている。必要があれば、ＡＬ Ｕは２種類の桁上げ、すなわちマルチビット加算操作に特に利用可能な隣接する ＡＬＵ間における高速の桁上げと、自由度のある経路指定が可能であり特にデジ タル直列演算に利用可能な低速の桁上げとを扱うように構成することができる。 高速の桁上げは図面に関連して上述のものと同様に構成することが可能であり、 低速の桁上げは桁上げ導体(carry conductor)と４ビットバスの特定ビットとの 間のスイッチングセクション１４におけるプログラマブルスイッチを用いること が可能である。 上述の実施の態様の場合、特定のビット幅、スイッチングセクションのサイズ およびアレイのサイズについて説明してきたが、留意すべきはこれらの値の全て は、適切に変更可能であるという点である。また、プログラマブルスイッチ１６ ，１８，２０について、各スイッチングセクション１４の特定の位置に配置され るものとして説明してきたが、必要および所望に応じて別の位置に配置されるこ とも可能である。 上述の実施の態様の場合、アレイは２次元であるが、本発明においては、例え ば上述のアレイにスタック(stack)を設け、隣接する層のスイッチングセクショ ンが互い違いに配置されるようにすることによって、３次元アレイにも適用可能 である。スタックはちょうど２つの層を備えることができるが、好適には少なく とも３つの層を備え、層の数は２の累乗が望ましい。 上述の実施の態様の場合、メモリセル２４を、ゲート１６ｇ，１８ｇ，２０ｇ によって、それらが制御するスイッチから分離することができるので、メモリセ ルを他の目的に利用することができる。すなわち、「ユーザプレーン(user plan e)」にあてることが可能になる。しかし、イネーブル信号メモリセルはユーザプ レーンに転送することができない。代替の実施の態様の場合、特定のスイッチン グセクション１４のスイッチは、スイッチングセクション１４の境界におけるバ スのそれ以外のス イッチによって、アレイの残りの部分から接続を切ることが可能であり、前記そ れ以外のスイッチはユーザプレーンに転送できないそれ以外のメモリセルによっ て制御される。 他の多くの修正および改良を行うことも可能である。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１１年２月１日（１９９９．２．１） 【補正内容】 請求の範囲 １．複数の処理手段と、 前記処理手段を相互接続し、複数のスイッチ（１６，１８，２０）を有する接 続マトリックス（１４）と、 前記スイッチを制御して前記接続マトリックスの相互接続の構成を決定するた めのデータを記憶する複数のメモリセル（２４）と、 前記メモリセルの少なくとも１つのグループに記憶されたデータの相互接続の 構成に対する影響を分離して、そのグループ内のメモリセルを他のデータの記憶 に利用可能にするための分離手段（１６ｇ，１８ｇ，２０ｇ）と、を備え、メモ リセルの内容によって、前記分離手段によって分離される部位を除く前記接続マ トリックスの現在の相互接続の構成が決定され、この場合、前記接続マトリック スの関連部分の前記現在の構成が予め決定されたデフォルトの構成によって決定 されることを特徴とするフィールドプログラマブルデバイス。 ２．前記分離手段がグループ内の前記メモリセルのそれぞれをこれらメモリセル によって制御可能なスイッチから分離するための手段（１６ｇ，１８ｇ，２０ｇ ）を備えることを特徴とする請求の範囲第１項記載のフィールドプログラマブル デバイス。 ３．前記分離手段による分離が、前記グループ内のメモリセルによって制御可能 な前記スイッチのそれぞれを所定の状態に設定することを含むことを特徴とする 請求の範囲第２項記載のフィールドプログラマブルデバイス。 ４．前記分離手段が、メモリセル毎に、前記メモリセルおよび制御信号（ＥＮＡ ＢＬＥ）に接続された入力と、そのメモリセルによって制御可能なスイッチまた は各スイッチに接続された出力と、を有するゲート（１６ｇ，１８ｇ，２０ｇ） を備えることを特徴とする請求の範囲第２項または第３項記載のフィールドプロ グラマブルデバイス。 ５．各ゲートが４つのトランジスタ（１６ｇ１〜１６ｇ４）によって提供される ことを特徴とする請求の範囲第４項記載のフィールドプログラ マブルデバイス。 ６．各ゲートのトランジスタの１つ（１６ｇ１）が前記複数のゲートに対して共 通であることを特徴とする請求の範囲第５項記載のフィールドプログラマブルデ バイス。 ７．前記分離手段が、前記グループ内の前記メモリセルによって制御可能な前記 スイッチのそれぞれを前記接続マトリックスの残りの部分から分離するための手 段を備えることを特徴とする請求の範囲第１項記載のデバイス。 ８．前記接続マトリックスによって提供される相互接続の少なくともいくつかは 複数ビットバスの形をとり、前記バスのための前記スイッチは、前記バスの各ビ ットのために、複数のスイッチ素子（１６０〜１６３，１８０〜１８３）をそれ ぞれ備えることを特徴とする請求の範囲第１項〜第７項のいずれか一項に記載の フィールドプログラマブルデバイス。 ９．前記メモリセルの位置が前記スイッチとほぼ同じ範囲にわたって当該デバイ スに分布し、前記メモリセルのそれぞれがそのメモリセルによって制御可能な少 なくとも１つのスイッチに隣接して配置されることを特徴とする請求の範囲第１ 項〜第８項のいずれか一項に記載のフィールドプログラマブルデバイス。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴィルミン，ジャン フランス国 エフ―75116 パリ，リュ・ ドウ・ラ・ツアー，76

Claims (1)

1. 【特許請求の範囲】 １．複数の処理手段と、 前記処理手段を相互接続し、複数のスイッチ（１６，１８，２０）を有する接 続マトリックス（１４）と、 前記スイッチを制御して前記接続マトリックスの相互接続の構成を決定するた めのデータを記憶する複数のメモリセル（２４）と、 前記メモリセルおよびスイッチの少なくとも１つのグループに記憶されたデー タの相互接続の構成に対する影響を分離して、そのグループ内のメモリセルを他 のデータの記憶に利用可能にするための分離手段（１６ｇ，１８ｇ，２０ｇ）と 、を備えることを特徴とするフィールドプログラマブルデバイス。 ２．前記分離手段がグループ内の前記メモリセルのそれぞれをスイッチから分離 するための手段（１６ｇ，１８ｇ，２０ｇ）を備えることを特徴とする請求の範 囲第１項記載のフィールドプログラマブルデバイス。 ３．複数の処理手段と、 前記処理手段を相互接続し、複数のスイッチ（１６，１８，２０）を有する接 続マトリックス（１４）と、 前記スイッチを制御して前記接続マトリックスの相互接続の構成を決定するた めのデータを記憶する複数のメモリセル（２４）と、 該分離手段が前記メモリセルのそれぞれを、スイッチまたはメモリセルによっ て制御可能なスイッチから分離するための手段（１６ｇ，１８ｇ，２０ｇ）と、 を備えることを特徴とするフィールドプログラマブルデバイス。 ４．前記分離手段による分離が、各メモリセルから前記グループ内の前記スイッ チのそれぞれを所定の状態に設定することを特徴とする請求の範囲第２項または 第３項記載のフィールドプログラマブルデバイス。 ５．前記分離手段が、メモリセル毎に、前記メモリセルおよび制御信号（ＥＮＡ ＢＬＥ）に接続された入力と、そのメモリセルによって制御可能なスイッチまた は各スイッチに接続された出力と、を有するゲート （１６ｇ，１８ｇ，２０ｇ）を備えることを特徴とする請求の範囲第２項〜第３ 項のいずれか一項に記載のフィールドプログラマブルデバイス。 ６．各ゲートが４つのトランジスタ（１６ｇ１〜１６ｇ４）によって提供される ことを特徴とする請求の範囲第５項記載のフィールドプログラマブルデバイス。 ７．各ゲートのトランジスタの１つ（１６ｇ１）が前記複数のゲートに対して共 通であることを特徴とする請求の範囲第５項記載のフィールドプログラマブルデ バイス。 ８．前記分離手段が、前記グループ内の前記スイッチのそれぞれを前記接続マト リックスの残りの部分から分離するための手段を備えることを特徴とする請求の 範囲第１項記載のデバイス。 ９．前記接続マトリックスによって提供される相互接続の少なくともいくつかは 複数ビットバスの形をとり、前記バスのための前記スイッチは、前記バスの各ビ ットのために、複数のスイッチ素子（１６０〜１６３，１８０〜１８３）をそれ ぞれ備えることを特徴とする請求の範囲第１項〜第８項のいずれか一項に記載の フィールドプログラマブルデバイス。 １０．前記メモリセルの位置が前記スイッチとほぼ同じ範囲にわたって当該デバ イスに分布し、前記メモリセルのそれぞれがそのメモリセルによって制御可能な 少なくとも１つのスイッチに隣接して配置されることを特徴とする請求の範囲第 １項〜第９項のいずれか一項に記載のフィールドプログラマブルデバイス。