KR20170137563A - 불휘발성 메모리 소자의 제조방법 - Google Patents

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Abstract

불휘발성 메모리 소자의 제조방법은, 기판 상에 절연막 및 희생막을 교대로 반복하여 적층된 적층 구조물을 관통하는 복수 개의 채널막들을 형성하는 단계; 채널막들 가운데, 인접하는 채널막들 사이를 일부 차단하는 하드마스크막 패턴을 형성하는 단계; 적층 구조물의 최상층부의 일부 영역을 노출시키는 제1 개구부 및 하드마스크막 패턴의 표면 일부를 노출시키는 제2 개구부를 포함하는 마스크 패턴을 형성하는 단계; 마스크 패턴을 식각 배리어로한 식각 공정으로 적층 구조물을 모두 관통하는 제1 트렌치 홀 및 적층 구조물을 일부 관통하는 제2 트렌치 홀을 형성하는 단계; 제1 및 제2 트렌치 홀을 각각 채우는 제1 및 제2 분리막 패턴을 형성하는 단계; 채널막들 사이에 적층된 적층 구조물을 식각하여 희생막들의 측벽을 노출시키는 제3 트렌치 홀을 형성하는 단계; 노출된 희생막들을 제거하여 개구부들을 형성하는 단계; 개구부들을 도전막으로 매립하여 게이트 전극막들을 형성하는 단계; 및 제3 트렌치 홀을 채우는 제3 분리막 패턴을 형성하는 단계를 포함한다.

Description

불휘발성 메모리 소자의 제조방법{Method of fabricating the non-volatile memory device}
본 출원은 반도체 소자에 관한 것으로, 보다 상세하게는 수직 채널을 갖는 불휘발성 메모리 소자의 제조방법에 관한 것이다.
불휘발성 메모리 소자(Non-volatile memory)는 전원이 공급되지 않아도 입력된 정보가 지워지지 않고, 정보 입출력이 자유로운 이점을 지니고 있다. 이에 따라, 휴대폰등과 같은 휴대용 전자제품뿐만 아니라 가전제품 등에도 폭넓게 사용되고 있다. 그러나 전자 제품의 소형화가 가속화되는 반면, 기능이 많은 제품을 선호함에 따라, 고용량의 데이터 처리 요구 또한 높아지고 있다.
이에 따라, 불휘발성 메모리 소자의 집적도를 증가시켜야 하는 필요 또한 점점 높아지면서 집적도를 향상시키기 위한 연구가 진행되고 있다. 메모리 소자의 집적도를 증가시키기 위한 방법 가운데 하나로, 평면 구조의 불휘발성 메모리 소자 구조 대신에 수직 채널을 가지는 3차원 불휘발성 반도체 소자가 제안된 바 있다.
본 출원이 해결하고자 하는 과제는, 셀 영역의 오버레이 마진을 증가시키면서 공정 단계를 감소시킬 수 있는 불휘발성 메모리 소자의 제조방법을 제공하는 것이다.
본 출원의 일 실시예에 의한 불휘발성 메모리 소자의 제조방법은, 기판 상에 절연막 및 희생막을 교대로 반복하여 적층된 적층 구조물을 관통하고, 소스 사이드 채널 및 드레인 사이드 채널을 포함하는 채널막들을 형성하는 단계; 상기 채널막들 가운데, 인접하는 채널막들 사이를 일부 차단하는 하드마스크막 패턴을 형성하는 단계; 상기 적층 구조물의 최상층부의 일부 영역을 노출시키는 제1 개구부 및 상기 하드마스크막 패턴의 표면 일부를 노출시키는 제2 개구부를 포함하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 식각배리어로 상기 적층 구조물을 모두 관통하는 제1 트렌치 홀 및 상기 적층 구조물을 일부 관통하는 제2 트렌치 홀을 형성하는 단계; 상기 제1 및 제2 트렌치 홀을 각각 채우는 제1 및 제2 분리막 패턴을 형성하는 단계; 상기 채널막들 사이에 적층된 상기 적층 구조물을 식각하여 상기 희생막들의 측벽을 노출시키는 제3 트렌치 홀을 형성하는 단계; 상기 노출된 희생막들을 제거하여 개구부들을 형성하는 단계; 상기 개구부들을 도전막으로 매립하여 게이트 전극막들을 형성하는 단계; 및 상기 제3 트렌치 홀을 채우는 제3 분리막 패턴을 형성하는 단계를 포함할 수 있다.
본 출원의 실시예에 따르면, 인접하는 드레인 사이드 채널막들을 상호 분리하기 위한 마스크 패턴 형성시, ArF 이머젼 리소그래피 공정을 이용하는 대신에 KrF 리소그래피 공정을 이용할 수 있어 비용을 감소시킬 수 있는 이점을 제공한다.
또한, 드레인 사이드 채널막을 분리하기 위한 분리막 패턴과, 드레인 사이드 채널막 및 소스 사이드 채널막을 구분하기 위한 다른 분리막 패턴을 하나의 공정을 통해 형성할 수 있어 공정 단계를 감소시킬 수 있다.
아울러, 드레인 사이드 채널막을 분리하기 위한 분리막 패턴의 선폭을 감소시켜 셀 영역의 오버레인 마진을 증가시킬 수 있다.
도 1 및 도 2는 본 출원의 실시예에 따른 불휘발성 메모리 소자를 설명하기 위해 나타내보인 도면들이다.
도 3 내지 도 20은 본 출원의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 나타내보인 도면들이다.
본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 및 도 2는 본 출원의 실시예에 따른 불휘발성 메모리 소자를 설명하기 위해 나타내보인 도면들이다. 도 1은 평면도를 나타내고, 도 2는 도 1의 V-V' 라인을 따라 자른 단면 사시도를 나타낸다. 설명의 편의를 위해 도 1에서는 비트라인 및 소스 라인을 생략하였다.
도 1 및 도 2를 참조하면, 본 출원의 실시예에 따른 불휘발성 메모리 소자는, 기판(100)의 수평 방향인 제1 방향 및, 제1 방향과 교차하는 방향인 제2 방향으로 배열된 채널막들(200, 201, 202)을 포함한다. 채널막들(200, 201, 202)은 제1 채널막(200), 제2 채널막(201) 및 제3 채널막(202)으로 구성될 수 있다. 각각의 제1 내지 제3 채널막들(200, 201, 202)은 연결 채널막(200c, 201c, 202c)과, 연결 채널막(200c, 201c, 202c)의 양 끝단에 배치되어 수직 방향인 제3 방향으로 뻗어 있는 소스 사이드 채널막(source side channel, 200a, 201a, 202a) 및 드레인 사이드 채널막(drain side channel, 200b, 201b, 202b)을 포함한다. 소스 사이드 채널막(200a, 201a, 202a)과 드레인 사이드 채널막(200b, 201b, 202b)은 연결 채널막(200c, 201c, 202c)을 통해 서로 연결될 수 있다. 연결 채널막(200c, 201c, 202c) 및 연결 채널막(200c, 201c, 202c)의 양 끝단에서 연결된 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)에 의해 제1 내지 제3 채널막들(200, 201, 202)은 단면이 U자 형상을 가진다. 제1 내지 제3 채널막들(200, 201, 202)은 제1 방향 및 제2 방향으로 배열될 수 있다.
제1 내지 제3 채널막들(200, 201, 202)은 내부가 비어 있는 튜브(tube)를 전하 저장층(160), 도전층(170) 및 매립 절연막(180)이 채우는 구조로 형성될 수 있다. 제1 내지 제3 채널막들(200, 201, 202)의 연결 채널막(200c, 201c, 202c)은 제1 반도체층(120) 및 제2 반도체 층(125)을 포함하는 반도체층(127)에 둘러싸여 있다. 반도체층(127) 상에는 제1 절연막들(130) 및 게이트 전극막들(280)이 교대로 적층된 적층 구조물이 배치되어 있다. 적층 구조물 가운데 게이트 전극막들(280)은 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)을 둘러싸면서 제1 방향 및 제2 방향을 따라 연장될 수 있다. 게이트 전극막들(280) 가운데 최상부층으로부터 3개 또는 4개층은 드레인 셀렉트 라인(DSL)으로 정의될 수 있다. 워드 라인(WL)은 드레인 셀렉트 라인(DSL) 하부에 배치될 수 있다. 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)은 각각 제1 방향 및 제2 방향으로 게이트 전극(280)을 포함하는 워드 라인(WL)과 연결될 수 있다.
소스 사이드 채널막(200a, 201a, 202a)은 공통 소스 라인(SL)과 연결되고, 드레인 사이드 채널막(200b, 201b, 202b)은 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 공통 소스 라인(SL) 상부에 배치되며, 공통 소스 라인(SL)이 연장되는 제2 방향과 교차하는 제1 방향으로 뻗으면서 연장될 수 있다.
제1 절연막들(130) 및 게이트 전극막들(280)이 교대로 적층된 적층 구조물 내에는 제1 분리막 패턴(250), 제2 분리막 패턴(260) 및 제3 분리막 패턴(290)이 배치될 수 있다.
다시 도 1을 참조하면, 제1 분리막 패턴(250)은 셀 영역의 최외각에 위치한 드레인 사이드 채널막의 외곽에 제2 방향으로 연장하여 배치되며, 제2 방향과 교차하는 제1 방향으로 연장하게 배치될 수 있다. 제1 방향으로 배치된 제1 분리막 패턴(250)은 제2 분리막 패턴(260) 및 제3 분리막 패턴(290)과 교차하는 바(bar) 형상을 가질 수 있다. 제2 방향으로 연장된 제1 분리막 패턴(250)은 워드 라인(WL)의 연장 방향을 따라 연장될 수 있다. 제1 분리막 패턴(250)은 셀 영역을 주변회로영역과 구분할 수 있다. 셀 영역 외곽에 위치하는 주변회로영역에는 셀 영역으로부터 연장된 워드 라인들(미도시함)이 배치되며, 워드 라인들은 최하부층에 배치된 워드 라인으로부터 최상부층에 배치된 워드 라인으로 갈수록 소정 길이만큼 짧아질 수 있다. 이에 따라, 최상부층으로부터 최하부층으로 갈수록 단차가 형성될 수 있다.
제1 분리막 패턴(250)은 셀 영역을 블록(block)으로 구분하는 역할을 한다. 제1 분리막 패턴(250)으로 둘러싸인 부분은 하나의 블록으로 이해될 수 있다. 또한, 제1 분리막 패턴(250)은 인접하는 채널막들(200, 201, 202)을 지지하는 지지대 역할을 한다.
제2 분리막 패턴(260)은 인접하는 드레인 사이드 채널막(200b, 201b) 사이를 분리하는 역할을 한다. 제2 분리막 패턴(260)은 제1 채널막(200)의 드레인 사이드 채널막(200b)과 제2 채널막(201)의 드레인 사이드 채널막(201b) 사이를 분리하는 역할을 한다. 제2 분리막 패턴(260)은 기판(100)의 제2 방향으로 일직선 형상을 가지며 연장될 수 있다. 제2 분리막 패턴(260)은 드레인 셀렉트 라인(DSL)으로 정의되는 게이트 전극막들(280) 가운데 최상부층으로부터 3개 또는 4개층까지 수직 방향으로 관통하게 형성될 수 있다. 제2 분리막 패턴(260)은 제1 분리막 패턴(250)보다 상대적으로 좁은 선폭을 가지게 형성될 수 있다. 이에 따라, 셀 영역의 오버레이 마진을 증가시킬 수 있다. 또한, 게이트 전극막들(280) 가운데 최상부층으로부터 3개 또는 4개층까지만 관통하게 형성함으로써, 최하부층까지 매립하는 경우 유발되는 보이드(void) 현상을 방지할 수 있다.
제3 분리막 패턴(290)은 각각의 채널막들(200, 201, 202)의 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)을 분리한다. 제3 분리막 패턴(290)은 게이트 전극막들(280)을 수직 방향인 제3 방향으로 관통하며, 제2 반도체층(125)과 연결될 수 있다. 제3 분리막 패턴(290)은 도 1에서 도시한 바와 같이, 채널막(200, 201, 202)들이 배열된 기판(100)의 제2 방향으로 뻗어있는 일직선 형상으로 형성될 수 있다. 제3 분리막 패턴(290)은 셀 영역의 최외곽에 배치된 채널막의 드레인 사이드 채널의 일 측면부에 형성될 수 있다. 일 예에서, 제3 분리막 패턴(290)은 제3 채널막(202)의 드레인 사이드 채널막(202b)의 일 측면부에 형성될 수 있다.
이하, 도면을 참조하여 본 출원의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 구체적으로 설명하기로 한다. 도 3 내지 도 20은 본 출원의 실시예에 따른 불휘발성 메모리 소자의 제조방법을 나타내보인 도면들이다.
도 3을 참조하면, 기판(100) 상에 층간절연막(110)을 형성한다. 층간절연막(110)은 제1 반도체층(120)과 기판(100) 사이를 절연시키는 역할을 하며, 산화물을 포함하여 형성할 수 있다. 층간절연막(110) 상에는 반도체층(127)을 형성한다. 반도체층(127)은 제1 반도체층(120) 및 제2 반도체층(125)으로 구성될 수 있다. 여기서 제1 반도체층(120)은 층간절연막(110) 상에 배치되고, 제2 반도체층(125)은 제1 반도체층(120) 상에 배치될 수 있다. 제1 반도체층(120) 또는 제2 반도체층(125)은 폴리실리콘막을 포함하여 형성할 수 있다. 제1 반도체층(120) 내부에는 복수 개의 제1 희생막 패턴(124)이 배치될 수 있다. 제1 희생막 패턴(124)은 이후 채널막이 형성될 위치를 지정하는 역할을 한다.
제1 희생막 패턴(124)을 형성하는 방법은, 층간절연막(110) 상에 제1 반도체층(127)을 형성하고, 제1 반도체층(120)의 표면으로부터 소정 깊이만큼 식각하여 트렌치(122)를 형성한다. 다음에 트렌치(122)의 내부를 희생막 물질로 채워 제1 희생막 패턴(124)을 형성할 수 있다. 여기서 희생막 물질은 실리콘산화막(SiO2)으로 형성할 수 있다. 다음에 제1 희생막 패턴(124) 및 제1 반도체층(120) 상에 제2 반도체층(125)을 형성한다.
계속해서, 제2 반도체층(125) 상에 제1 절연막들(130) 및 제2 희생막들(140)을 교대로 반복하여 적층하여 적층 구조물(141)을 형성한다. 제1 절연막들(130)은 실리콘산화막으로 형성할 수 있다. 제2 희생막들(140)은 이후 드레인 셀렉트 라인(DSL: Drain select line) 또는 워드 라인을 형성하기 위한 것이고, 제1 절연막들(130)은 이후 형성될 워드 라인들 사이를 분리하기 위한 것이다. 제2 희생막들(140)은 제1 절연막들(130)과 식각 선택비를 가지는 물질을 포함하여 형성할 수 있으며, 예를 들어, 제2 희생막들(140)은 실리콘질화막(SiN)으로 형성할 수 있다. 제2 반도체층(125)의 상부 및 적층 구조물(141)의 최상층에는 제1 절연막(130)이 배치될 수 있다.
제1 절연막들(130) 및 제2 희생막들(140)이 적층되는 수는 드레인 셀렉트 라인(DSL), 워드 라인이 적층되는 수에 따라 설계될 수 있다. 본 실시예에서, 드레인 셀렉트 라인(DSL)은 3개 또는 4개의 제1 절연막들(130)에 형성되고, 워드 라인은 24개층, 32개층 또는 72개의 층에 형성될 수 있다. 이에 따라, 제1 절연막들(130) 또는 제2 희생막들(140)은 형성하고자 하는 워드 라인의 수에 따라 조절될 수 있다.
도 4 및 도 5를 참조하면, 제1 절연막들(130) 및 제2 희생막들(140)이 적층된 적층 구조물(141)을 관통하는 복수 개의 파이프 홀들(150, 151, 152)을 형성한다. 여기서 도 3은 상부 평면도이고, 도 5는 도 4의 I-I' 라인을 따라 자른 수직 단면도(A) 및 II-II' 라인을 따라 자른 수직 단면도(B)이다. 이하 이에 대한 설명은 생략하기로 한다.
먼저 파이프 홀들(150, 151, 152)이 형성될 위치를 정의하기 위해, 적층 구조물(141)의 최상부층에 위치한 제1 절연층(130) 상에 마스크 패턴(미도시함)을 형성한다. 다음에 마스크 패턴(미도시함)을 식각 배리어막으로 한 식각 공정을 진행하여 복수 개의 파이프 홀들(150, 151, 152)을 형성한다. 이를 위해, 비록 도면에서 도시하지는 않았지만, 제1 절연막들(130) 및 제2 희생막들(140)을 기판(100)의 수직 방향인 제3 방향으로 식각하여 제2 반도체층(125)의 표면 일부를 노출시킨다. 다음에 제2 반도체층(125)의 노출된 표면으로부터 제1 반도체층(120) 내에 매립되어 있는 제1 희생막(124)이 노출되는 지점까지 식각하고, 계속해서 트렌치(122) 내의 제1 희생막(124)을 식각하여 파이프 홀들(150, 151, 152)을 형성한다.
파이프 홀(150, 151, 152)은 제1 반도체층(120) 내에 제1 방향으로 형성된 트렌치(122)의 양 끝단에 배치되어 트렌치(122)와 연결될 수 있다. 설명의 편의를 위해, 트렌치(122)의 양 끝단에 형성된 한 쌍의 파이프 홀(150a, 150b, 151a, 151b, 152a, 152c) 중 하나는 제1 관통 홀(150a, 151a, 152a), 나머지 하나는 제2 관통 홀(150b, 151b, 152b)로 지칭하고, 제1 관통 홀(150a, 151a, 152a)과 제2 관통 홀(150b, 151b, 152b)을 연결하는 부분은 연결 홀(150c, 151c, 152c)로 지칭한다. 예를 들어, 제1 관통 홀(150a, 151a, 152a)과 제2 관통 홀(150b, 151b, 152b)을 각각 한 쌍으로 각각의 연결 홀(150c, 151c, 152c)들과 연결되어 제1 파이프 홀(150), 제2 파이프 홀(151) 및 제3 파이프 홀(152)을 구성할 수 있다.
도 4를 참조하면, 제1 내지 제3 파이프 홀들(150, 151, 152)은 상부에서는 원형 형상을 가지며, 도 5에 도시한 바와 같이, 'U'자의 단면 형상을 가지게 형성될 수 있다. 제1 내지 제3 파이프 홀(150, 151, 152)은 적층 구조물(141)의 최상부에서는 제1 폭(w1)을 가지게 형성되고, 기판(100)과 인접한 하부 방향으로 갈수록 상대적으로 좁아지는 제2 폭(w2)을 가지게 형성될 수 있다. 다시 도 3을 참조하면, 제1 내지 제3 파이프 홀들(150, 151, 152)의 제1 관통 홀(150a, 151a, 152a) 및 제2 관통 홀(150b, 151b, 152b)은 제2 방향을 기준으로 지그재그(zigzag)로 배열될 수 있다.
도 6 및 도 7을 참조하면, 제1 내지 제3 파이프 홀들(150, 151, 152)을 채우는 전하 저장층(160), 도전층(170) 및 매립 절연막(180)을 포함하는 채널막들(200, 201, 202)을 형성할 수 있다. 이를 위해, 먼저 제1 내지 제3 파이프 홀(150, 151, 152)의 내부 측벽면에 전하 저장층(160)을 형성한다. 전하 저장층(160)은 전하 트랩이 가능한 물질막으로 형성될 수 있다. 일 예에서, 전하 저장층(160)은 제1 산화막(160a), 질화막(160b) 및 제2 산화막(160c)이 순차적으로 적층된 ONO 적층 구조물로 형성할 수 있다. 전하 저장층(160)은 제1 관통 홀(150a, 151a, 152a) 및 제2 관통 홀(150b, 151b, 152b) 각각의 내부 측벽면을 따라 중심부가 비어 있는 콘케이브(concave) 형상으로 형성되고, 연결 홀(150c, 151c, 152c)을 통해 상호 연결될 수 있다.
전하 저장층(160)의 최외각층인 제2 산화막(160c) 상에는 도전층(170)이 형성되며, 도전층(170)은 중심부가 비어 있는 콘케이브(concave) 형상으로 형성할 수 있다. 도전층(170)은 반도체 물질을 포함하여 형성하고, 예를 들어, 실리콘을 포함하여 형성할 수 있다.
제1 관통 홀(150a, 151a, 152a), 제2 관통 홀(150b, 151b, 152b) 및 연결 홀(150c, 151c, 152c) 각각의 비어 있는 중심부는 매립 절연막(180)으로 채워질 수 있다. 매립 절연막(180)은 보이드(void) 없이 제1 관통 홀(150a, 151a, 152a), 제2 관통 홀(150b, 151b, 152b) 및 연결 홀(150c, 151c, 152c) 각각의 비어 있는 중심부를 매립할 수 있도록 유동성이 높은 물질로 형성할 수 있다. 일 예에서, 매립 절연막(180)은 폴리실라잔(PSZ: polysilazane)을 포함하여 형성할 수 있다.
매립 절연막(180)으로 제1 관통 홀(150a, 151a, 152a), 제2 관통 홀(150b, 151b, 152b) 및 연결 홀(150c, 151c, 152c)의 비어 있는 부분을 채움으로써 전하 저장층(160), 도전층(170) 및 매립 절연막(180)을 포함하는 채널막들(200, 201, 202)이 형성될 수 있다. 채널막들(200, 201, 202)은 제1 방향으로 열을 이루어 배치된 제1 채널막(200), 제2 채널막(201) 및 제3 채널막(202)을 포함할 수 있다. 여기서, 각각의 제1 내지 제3 채널막(200, 201, 202)은 연결 채널막(200c, 201c, 202c)과, 연결 채널막(200c, 201c, 202c)의 양 끝단에 배치되어 기판(100)의 수직 방향인 제3 방향으로 뻗어 있는 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)을 포함하여 구성될 수 있다. 소스 사이드 채널막(200a, 201a, 202a)과 드레인 사이드 채널막(200b, 201b, 202b)은 연결 채널막(200c, 201c, 202c)을 통해 서로 연결될 수 있다. 연결 채널막(200c, 201c, 202c) 및 연결 채널막(200c, 201c, 202c)의 양 끝단에서 연결된 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)에 의해 각각의 채널막들(200, 201, 202)은 단면이 U자 형상을 가질 수 있다. 채널막들(200, 201, 202)은 제1 방향 및 제2 방향으로 배열될 수 있다.
도 8 및 도 9를 참조하면, 인접하는 제1 채널막(200)과 제2 채널막(201) 사이의 영역(G)을 선택적으로 차단하는 하드마스크막 패턴(210)을 형성한다. 하드마스크막 패턴(210)에 의해 차단되는 영역(G)은 이후, 인접하는 제1 채널막(200)의 드레인 사이드 채널막(200b)과 제2 채널막(201)의 드레인 사이드 채널막(201b)을 상호 분리시키기 위한 분리막 패턴이 형성될 영역이다. 하드마스크막 패턴(210)은 제1 절연막들(130) 및 제2 희생막들(140)과 식각 선택비를 가지는 물질로 구성될 수 있다. 다시 말해, 하드마스크막 패턴(210)은 제1 절연막들(130) 및 제2 희생막들(140)보다 식각 속도가 상대적으로 느린 물질로 구성된다. 예를 들어, 하드마스크막 패턴(210)은 비정질 카본(amorphous carbon), 티타늄질화물(TiN), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 실리콘옥시나이트라이드(SiON) 또는 테오스(TEOS: Tetra ethyl oxy silicate) 물질 가운데 하나 이상의 물질을 선택하여 구성될 수 있다.
하드마스크막 패턴(210)을 형성하기 위해 제1 내지 제3 채널막(200, 201, 202)을 포함하는 적층 구조물(141) 최상부층 상에 하드마스크 물질을 형성한다. 다음에 하드마스크막 상에 레지스트 물질을 도포하고 노광 및 현상 공정을 포함하는 리소그래피 공정을 진행하여 레지스트 패턴(미도시함)을 형성한다. 레지스트 패턴은 KrF 레이저를 이용하여 형성할 수 있다. 다음에 레지스트 패턴을 식각 배리어막으로 하드마스크막 물질을 식각하여 제1 채널막(200)과 제2 채널막(201) 사이의 영역(G)을 선택적으로 차단하는 하드마스크막 패턴(210)을 형성한다.
다음에 하드마스크막 패턴(210) 상에 레지스트막 패턴(220)을 형성한다. 레지스트막 패턴(220)은 제1 개구부(220a) 및 제2 개구부(220b)를 포함하여 구성될 수 있다. 제1 개구부(220a)는 하나의 셀 블록 영역(cell block region)을 구분하기 위한 영역으로, 셀 영역의 최외곽 가장자리 부분을 둘러싸게 배치될 수 있다. 제1 개구부(220a)는 제1 방향과 교차하는 방향인 제2 방향으로 일직선으로 뻗어있게 연장할 수 있다. 또한, 제1 개구부(220a)는 비록 도면에 도시하지는 않았지만, 셀 영역의 최외곽 가장자리 부분에서 제2 방향으로 연장된 부분과 수직 교차하는 제1 방향으로 배치될 수 있다.
제2 개구부(220b)는 하드마스크막 패턴(210)의 표면 일부를 노출시키도록 제1 채널막(200)과 제2 채널막(201) 사이의 영역(G)까지 연장하여 배치될 수 있다. 여기서 제2 개구부(220b)의 선폭은 제1 개구부(220a)의 선폭보다 상대적으로 좁은 선폭을 가지게 형성할 수 있다.
도 10 및 도 11을 참조하면, 레지스트막 패턴(220, 도 9 참조)을 식각마스크로 한 식각 공정을 진행하여 제1 절연막들(130) 및 제2 희생막들(140) 내에 제1 트렌치 홀(230) 및 제2 트렌치 홀(240)을 형성한다.
레지스트막 패턴(220)을 이용하여 식각 공정을 진행하면 제1 개구부(220a)에 의해 노출된 부분은 제1 절연막들(130) 및 제2 희생막들(140)로 구성된 적층 구조물(141)을 관통하는 제1 트렌치 홀(230)이 형성된다. 제1 트렌치 홀(230)은 반도체층(127)의 제2 반도체층(125)의 표면을 노출시킬 수 있다. 이에 대해, 제2 개구부(220b, 도 9 참조)에 의해 노출된 부분은 제1 절연막들(130) 및 제2 희생막들(140)로 구성된 적층 구조물(141)을 일부 관통하는 제2 트렌치 홀(240)이 형성된다.
구체적으로, 하드마스크막 패턴(210)은 제1 절연막들(130) 및 제2 희생막들(140)보다 식각 속도가 상대적으로 느린 물질로 구성된다. 이에 따라, 하드마스크막 패턴(210)이 하부에 배치되어 있는 제2 개구부(220b) 영역에서의 식각 속도는 적층 구조물(141)의 최상부층이 직접 노출되어 있는 제1 개구부(220a) 영역보다 상대적으로 식각 속도가 느리다. 그 결과, 제2 개구부(220b) 영역에서는 제1 절연막들(130) 및 제2 희생막들(140)로 구성된 적층 구조물(141)을 전체적으로 관통하는 대신에, 적층 구조물(141)의 일부 깊이까지만 관통하는 제2 트렌치 홀(240)이 형성된다. 예를 들어, 제2 트렌치 홀(240)은 적층 구조물(141)의 최상부층에 위치한 제1 절연막(130)이 3개층 또는 4개층을 관통하는 지점에 바닥면이 위치한다. 일 예에서, 제2 트렌치 홀(240)의 바닥면은 종단부가 뾰족한 프로파일을 가지게 형성될 수 있다. 여기서 제2 트렌치 홀(240)의 선폭(d1)은 제1 트렌치 홀(230)의 선폭(d2)보다 상대적으로 좁은 폭을 가지게 형성될 수 있다. 이러한 제2 트렌치 홀(240)은 제1 채널막(200)의 드레인 사이드 채널막(200b)과 제2 채널막(201)의 드레인 사이드 채널막(201b) 사이에 배치될 수 있다.
도 12 및 도 13을 참조하면, 제1 트렌치 홀(230)을 채우는 제1 분리막 패턴(250) 및 제2 트렌치 홀(240)을 채우는 제2 분리막 패턴(260)을 형성한다. 제1 분리막 패턴(250) 및 제2 분리막 패턴(260)은 절연 물질로 구성되며, 일 예에서, 산화물을 포함하여 형성할 수 있다. 이를 위해 먼저, 기판(100) 전면에 산화막을 증착 공정을 통해 형성한다. 증착 공정은 화학기상증착(CVD: Chemical vapor deposition) 방식을 이용하여 형성하나, 이에 한정되는 것은 아니다. 산화막은 제1 트렌치 홀(230) 및 제2 트렌치 홀(240)을 모두 채울 때까지 형성할 수 있다. 다음에 기판(100) 상에 평탄화 공정을 진행하여 적층 구조물(141)의 최상부층에 위치한 제1 절연막(130)의 표면을 노출시킨다. 평탄화 공정은 화학적 기계적 연마(CMP: Chemical mechanical polishing) 공정을 이용하여 진행할 수 있다.
다시 도 12를 참조하면, 제2 분리막 패턴(260)은 제1 채널막(200)의 드레인 사이드 채널(200b)과 제2 채널막(201)의 드레인 사이드 채널(201b) 사이에 배치된다. 이에 따라, 제2 분리막 패턴(260)은 인접하는 드레인 사이드 채널들(200b, 201b)을 상호 분리하는 역할을 한다. 그리고 제1 분리막 패턴(250)은 셀 영역과 주변회로영역을 구분하며, 셀 영역을 개개의 블록(block)으로 구분하는 역할을 한다. 구체적으로, 도 1에서 도시한 바와 같이, 제1 분리막 패턴(250)으로 둘러싸인 부분은 하나의 블록으로 이해될 수 있다. 또한, 제1 분리막 패턴(250)은 인접하는 채널막들(200, 201, 202)을 지지하는 지지대 역할을 한다.
본 출원의 실시예에서는, 적층 구조물(141)을 관통하는 깊이가 서로 다른 제1 분리막 패턴(250) 및 제2 분리막 패턴(260)을 형성하기 위해 각각 별개로 절연 물질을 증착하는 공정을 진행하는 대신에, 한 번의 증착 공정을 통해 제1 분리막 패턴(250) 및 제2 분리막 패턴(260)을 형성함으로써 공정 단계를 감소시킬 수 있다.
도 14 및 도 15를 참조하면, 각각의 제1 채널막(200), 제2 채널막(201) 및 제3 채널막(203) 사이의 적층 구조물(141)을 식각하여 적층 구조물(141)을 수직으로 관통하는 제3 트렌치 홀들(265)을 형성한다. 제3 트렌치 홀들(265)은 각각의 채널막들(200, 201, 202)의 소스 사이드 채널막들(200a, 201a, 202a)과 드레인 사이드 채널막들(200b, 201b, 202b) 사이에 배치될 수 있다. 제3 트렌치 홀들(265)은 제1 방향과 교차하는 방향인 제2 방향(도 14 참조)으로 일직선 형상으로 연장될 수 있다. 제3 트렌치 홀들(265)은 제2 반도체층(125)의 표면이 노출되는 지점까지 식각하여 형성할 수 있다. 제3 트렌치 홀들(265)에 의해 적층 구조물(141)의 제1 절연막들(130) 및 제2 희생막들(140)의 측벽이 노출될 수 있다.
다음에 도 16 및 도 17에 도시한 바와 같이, 제3 트렌치 홀들(265)들 통해 노출된 제2 희생막들(140)을 식각 공정을 통해 제거할 수 있다. 식각 공정은 제2 희생막들(140)을 구성하는 실리콘질화막(SiN)을 선택적으로 제거할 수 있는 식각 소스를 제공하여 진행할 수 있다. 제2 희생막들(140)을 제거함에 따라, 인접하는 제1 절연막들(130) 사이에 개구부들(275)이 형성될 수 있다. 개구부들(275)은 제1 방향 및 제2 방향으로 연장되도록 형성할 수 있다. 여기서 식각 공정은 실리콘질화막을 선택적으로 제거함에 따라, 산화물을 포함하여 구성된 제1 절연막들(130), 제1 분리막 패턴(250) 및 제2 분리막 패턴(260)은 제거되지 않고 남아 있게 된다.
도 18을 참조하면, 개구부들(275, 도 17 참조)을 도전 물질 또는 금속 물질로 매립하여 게이트 전극막(280)을 형성할 수 있다. 게이트 전극막(280)을 채우는 금속 물질은 텅스텐(W) 등의 전기 저항이 낮은 금속을 사용하여 형성할 수 있다. 일 예에서, 개구부들(275)과 제1 절연막들(130) 사이에 블로킹 절연막(미도시함)이 더 형성될 수 있다. 개구부들(275)을 채우는 게이트 전극막(280)에 의해 제3 트렌치 홀(265)은 제1 절연막들(130) 및 게이트 전극막들(280)의 측벽면이 노출될 수 있다. 게이트 전극막들(280)은 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)을 둘러싸면서 제1 방향 및 제2 방향을 따라 연장하여 형성될 수 있다.
도 19 및 도 20을 참조하면, 제3 트렌치 홀(265)을 채우는 제3 분리막 패턴(290)을 형성한다. 제3 분리막 패턴(290)은 절연 물질로 구성되며, 일 예에서, 산화물을 포함하여 형성할 수 있다. 이를 위해 기판(100) 전면에 산화막을 증착 공정을 통해 형성한다. 증착 공정은 화학기상증착(CVD) 방식을 이용하여 형성하나, 이에 한정되는 것은 아니다. 산화막은 제3 트렌치 홀(265)의 빈 공간을 모두 채울 때까지 형성할 수 있다. 다음에 평탄화 공정을 진행하여 적층 구조물(141)의 최상부층에 위치한 제1 절연막(130)의 표면을 노출시킨다. 평탄화 공정은 화학적 기계적 연마(CMP) 공정을 이용하여 진행할 수 있다.
제3 분리막 패턴(290)은 각각의 제1 내지 제3 채널막들(200, 201, 202)의 소스 사이드 채널막(200a, 201a, 202a) 및 드레인 사이드 채널막(200b, 201b, 202b)을 상호 분리한다. 제3 분리막 패턴(290)은 게이트 전극막들(280)을 기판(100)의 수직 방향인 제3 방향으로 관통하며, 제2 반도체층(125)과 연결될 수 있다. 제3 분리막 패턴(290)은 도 19에서 도시한 바와 같이, 기판(100)의 제2 방향으로 뻗어있는 일직선 형상으로 형성될 수 있다.
100: 기판 110: 층간절연막
127: 반도체층 130: 제1 절연막
140: 제2 희생막 141: 적층 구조물
150, 151, 152: 파이프 홀 160: 전하 저장층
170: 도전층 180: 매립 절연막
200, 201, 202: 채널막
250: 제1 분리막 패턴 260: 제2 분리막 패턴
290: 제3 분리막 패턴

Claims (18)

  1. 기판 상에 절연막 및 희생막을 교대로 반복하여 적층된 적층 구조물을 관통하고, 소스 사이드 채널 및 드레인 사이드 채널을 포함하는 채널막들을 형성하는 단계;
    상기 채널막들 가운데, 인접하는 채널막들 사이를 일부 차단하는 하드마스크막 패턴을 형성하는 단계;
    상기 적층 구조물의 최상층부의 일부 영역을 노출시키는 제1 개구부 및 상기 하드마스크막 패턴의 표면 일부를 노출시키는 제2 개구부를 포함하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각배리어로 상기 적층 구조물을 모두 관통하는 제1 트렌치 홀 및 상기 적층 구조물을 일부 관통하는 제2 트렌치 홀을 형성하는 단계;
    상기 제1 및 제2 트렌치 홀을 각각 채우는 제1 및 제2 분리막 패턴을 형성하는 단계;
    상기 채널막들 사이에 적층된 상기 적층 구조물을 식각하여 상기 희생막들의 측벽을 노출시키는 제3 트렌치 홀을 형성하는 단계;
    상기 노출된 희생막들을 제거하여 개구부들을 형성하는 단계;
    상기 개구부들을 도전막으로 매립하여 게이트 전극막들을 형성하는 단계; 및
    상기 제3 트렌치 홀을 채우는 제3 분리막 패턴을 형성하는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  2. 제1항에 있어서,
    상기 하드마스크막 패턴은 상기 절연막 및 상기 희생막과 상이한 식각 선택비를 가지는 물질로 형성하는 불휘발성 메모리 소자의 제조방법.
  3. 제1항에 있어서,
    상기 하드마스크막 패턴은 상기 절연막 및 상기 희생막보다 식각 속도가 느린 물질로 형성하는 불휘발성 메모리 소자의 제조방법.
  4. 제1항에 있어서,
    상기 절연막은 실리콘산화물을 포함하여 형성하고, 상기 희생막은 실리콘질화막을 포함하여 형성하며, 상기 하드마스크막 패턴은 비정질 카본(amorphous carbon), 티타늄질화물(TiN), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 실리콘옥시나이트라이드(SiON) 또는 테오스(TEOS: Tetra ethyl oxy silicate) 물질 가운데 하나 이상의 물질을 선택하여 형성하는 불휘발성 메모리 소자의 제조방법.
  5. 제1항에 있어서,
    상기 하드마스크막의 제2 개구부는 상기 제1 개구부보다 상대적으로 좁은 선폭을 가지게 형성하는 불휘발성 메모리 소자의 제조방법.
  6. 제1항에 있어서,
    상기 제1 내지 제3 분리막 패턴은 실리콘 산화물을 포함하여 형성하는 불휘발성 메모리 소자의 제조방법.
  7. 제1항에 있어서, 상기 채널막들을 형성하는 단계는,
    상기 적층 구조물을 식각하여 상기 적층 구조물을 관통하고 내부가 비어 있는 복수 개의 파이프 홀들을 형성하는 단계; 및
    상기 파이프 홀들의 비어있는 내부를 전하 저장층, 도전층 및 매립 절연막으로 채우는 단계를 포함하는 불휘발성 메모리 소자의 제조방법.
  8. 제7항에 있어서,
    상기 전하 저장층은 산화막, 질화막 및 산화막이 순차적으로 적층된 ONO 적층 구조물로 형성하는 불휘발성 메모리 소자의 제조방법.
  9. 제7항에 있어서,
    상기 파이프 홀들은 상기 적층 구조물의 수직 방향으로 관통하는 제1 관통 홀, 상기 적층 구조물의 수직 방향으로 관통하면서 상기 제1 관통 홀과 소정 간격만큼 이격하여 배치된 제2 관통 홀 및 상기 제1 관통 홀 및 상기 제2 관통 홀을 하부에서 연결하는 연결 홀을 포함하여 형성하는 불휘발성 메모리 소자의 제조방법.
  10. 제9항에 있어서,
    상기 파이프 홀들은 상기 제1 관통 홀, 제2 관통홀 및 연결 홀로 이루어진 U자의 수직 단면 형상을 가지게 형성하는 불휘발성 메모리 소자의 제조방법.
  11. 제1항에 있어서,
    상기 채널막들은 상기 기판과 수평 방향으로 배치된 연결 채널막과, 상기 연결 채널막의 양 끝단에 배치되어 상기 적층 구조물을 관통하는 상기 소스 사이드 채널막 및 상기 드레인 사이드 채널막을 포함하여 형성하는 불휘발성 메모리 소자의 제조방법.
  12. 제1항에 있어서,
    상기 채널막들은 상기 기판의 수평 방향으로 나란히 배열된 제1 채널막, 제2 채널막 및 제3 채널막을 포함하고, 상기 제2 분리막 패턴은 상기 제1 채널막과 상기 제2 채널막 사이에 형성하는 불휘발성 메모리 소자의 제조방법.
  13. 제1항에 있어서,
    상기 제2 분리막 패턴은 상기 적층 구조물의 최상부층으로부터 3개 또는 4개의 절연막까지 관통하게 형성하는 불휘발성 메모리 소자의 제조방법.
  14. 제1항에 있어서,
    상기 제2 분리막 패턴은 상기 인접하는 채널막들의 드레인 사이드 채널들 사이에 형성하는 불휘발성 메모리 소자의 제조방법.
  15. 제1항에 있어서,
    상기 제1 분리막 패턴은 셀 영역의 블록(block)을 구분하기 위한 불휘발성 메모리 소자의 제조방법.
  16. 제1항에 있어서,
    상기 채널막들은 상기 기판의 일 방향으로 배열되고, 상기 제1 분리막 패턴 또는 제2 분리막 패턴은 상기 채널막들이 배열된 방향을 따라 일직선으로 연장하게 형성하는 불휘발성 메모리 소자의 제조방법.
  17. 제1항에 있어서,
    상기 제3 분리막 패턴은 상기 채널막들이 배열된 방향을 따라 일직선으로 연장하게 형성하는 불휘발성 메모리 소자의 제조방법.
  18. 제1항에 있어서,
    상기 제3 분리막 패턴은 최외곽에 배치된 채널막의 드레인 사이드 채널의 일 측면부에 형성하는 불휘발성 메모리 소자의 제조방법.
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