KR20170126087A - 표시 장치 - Google Patents

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KR20170126087A
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Abstract

본 발명은 마스크 수를 저감하고, 개구율 감소를 방지할 수 있는 표시 장치에 관한 것으로, 제 1 방향으로 연장된 제 1 차광 영역, 제 1 방향과 교차하는 제 2 방향으로 연장된 제 2 차광 영역, 및 제 1 차광 영역과 제 2 차광 영역에 의해 정의된 화소 영역을 포함하는 기판; 기판 상의 제 1 차광 영역에 배치된 제 1 쉴딩 라인 및 제 2 쉴딩 라인; 제 1 쉴딩 라인과 제 2 쉴딩 라인 사이에 이격되어 배치된 데이터 라인; 데이터 라인과 교차하고, 상기 기판 상의 제 2 차광 영역에 배치된 게이트 라인; 및 데이터 라인 및 게이트 라인과 연결된 박막 트랜지스터;를 포함하고, 제 1 쉴딩 라인은 제 2 쉴딩 라인을 향하여 돌출된 제 1 돌출부를 포함하고, 제 2 쉴딩 라인은 제 1 쉴딩 라인을 향하여 돌출된 제 2 돌출부를 포함하며, 제 1 돌출부 및 제 2 돌출부는 박막 트랜지스터의 일부와 중첩하고, 제 1 쉴딩 라인 및 제 2 쉴딩 라인은 데이터 라인과 동일층 상에 배치된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
표시 장치는 게이트 라인 및 데이터 라인과, 게이트 라인 및 데이터 라인에 연결된 적어도 하나 이상의 박막 트랜지스터를 포함한다. 최근 산화물 반도체를 이용한 박막 트랜지스터가 개발되고 있다. 산화물 반도체 박막 트랜지스터는 높은 전계 이동도, 낮은 문턱 전압, 낮은 누설 전류 등과 같은 장점이 있어, 각종 표시 장치에 적용된다.
산화물 반도체 박막 트랜지스터는 게이트 전극의 위치에 따라 탑 게이트(Top Gate) 타입, 및 바텀 게이트(Bottom Gate) 타입으로 나눌 수 있다. 탑 게이트 타입의 산화물 반도체 박막 트랜지스터는 낮은 공정 온도에서 레이저 결정화 또는 도핑(doping)/활성화(activation) 등의 공정 없이 제조될 수 있으며, 안정성이 우수하다.
본 발명은 적은 횟수의 마스크 공정에 의해 제조될 수 있고, 개구율이 우수한 표시 장치를 제공하는데 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 표시 장치는, 제 1 방향으로 연장된 제 1 차광 영역, 제 1 방향과 교차하는 제 2 방향으로 연장된 제 2 차광 영역, 및 제 1 차광 영역과 제 2 차광 영역에 의해 정의된 화소 영역을 포함하는 기판; 기판 상의 제 1 차광 영역에 배치된 제 1 쉴딩 라인 및 제 2 쉴딩 라인; 제 1 쉴딩 라인과 제 2 쉴딩 라인 사이에 이격되어 배치된 데이터 라인; 데이터 라인과 교차하고, 기판 상의 제 2 차광 영역에 배치된 게이트 라인; 및 데이터 라인 및 게이트 라인과 연결된 박막 트랜지스터;를 포함하고, 제 1 쉴딩 라인은 제 2 쉴딩 라인을 향하여 돌출된 제 1 돌출부를 포함하고, 제 2 쉴딩 라인은 제 1 쉴딩 라인을 향하여 돌출된 제 2 돌출부를 포함하며, 제 1 돌출부 및 제 2 돌출부는 박막 트랜지스터의 일부와 중첩하고, 제 1 쉴딩 라인 및 제 2 쉴딩 라인은 데이터 라인과 동일층 상에 배치된다.
데이터 라인은 적어도 하나의 절곡부를 포함한다.
데이터 라인과 제 1 및 제 2 쉴딩 라인 상에 배치된 제 1 절연막; 데이터 라인 및 제 1 및 제 2 쉴딩 라인과 적어도 일부가 중첩되게 배치된 반도체층 패턴; 반도체층 패턴 상에 배치된 제 2 절연막; 제 2 절연막 상에 배치된 게이트 전극; 제 2 절연막, 상기 반도체층 및 상기 게이트 전극 상에 배치된 제 3 절연막; 제 3 절연막 상에 배치된 컬러 필터; 컬러 필터 상에 배치된 제 4 절연막; 제 4 절연막 상의 화소 영역에 배치된 화소 전극; 및 제 4 절연막 상의 제 1 차광 영역에 배치된 제 1 브릿지 전극;을 더 포함한다.
반도체층 패턴은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO)로 이루어진 군에서 선택된 적어도 하나를 포함한다.
제 1 브릿지 전극은 화소 전극과 동일층 상에 배치된다.
제 1 브릿지 전극은 제 1 절연막, 제 3 절연막, 컬러 필터 및 제 4 절연막을 통하여 데이터 라인에 연결되고, 제 3 절연막, 컬러 필터 및 제 4 절연막을 통하여 반도체층 패턴에 연결된다.
화소 전극은 제 3 절연막, 컬러 필터 및 제 4 절연막을 통하여 반도체층 패턴에 연결된다.
기판 상에 게이트 전극과 중첩된 보조 패턴을 더 포함한다.
보조 패턴은 제 1 및 제 2 쉴딩 라인 및 데이터 라인과 동일층 상에 배치된다.
제 4 절연막 상의 제 1 차광 영역에 배치되고, 보조 패턴의 적어도 일부와 중첩되는 제 2 브릿지 전극을 더 포함한다.
제 2 브릿지 전극은 제 1 브릿지 전극 및 화소 전극과 동일층 상에 배치된다.
제 2 브릿지 전극은 제 3 절연막, 컬러 필터 및 제 4 절연막을 통하여 게이트 전극에 연결되고, 제 1 절연막, 제 3 절연막, 컬러 필터 및 제 4 절연막을 통하여 상기 보조 패턴에 연결된다.
제 1 차광 영역 및 제 2 차광 영역에 배치된 블랙 매트릭스를 더 포함한다.
화소 전극은 제 2 방향으로의 길이가 제 1 방향으로의 길이보다 크다.
본 발명에 따른 표시 장치는 동일층 상에 배치된 데이터 라인과 제 1 및 제 2 쉴딩 라인을 포함하기 때문에, 적은 횟수의 마스크 공정에 의해 제조될 수 있고, 큰 개구율을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 A영역을 확대하여 나타낸 평면도이다.
도 3은 도 1의 A영역에서 쉴딩 라인 및 데이터 라인을 나타낸 평면도이다.
도 4는 도 2의 I-I'선을 따라 자른 단면도이다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 표시 패널에 대한 제조 공정 단면도이다.
도 6은 다른 일 실시예에 따른 도 1의 A영역에 대응되는 부분을 확대하여 나타낸 평면도이다.
도 7은 다른 일 실시예에 따른 쉴딩 라인 및 데이터 라인을 나타낸 평면도이다.
도 8은 도 6의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 9는 도 6의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문은 이를 주로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서, 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제 3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제 1, 제 2, 제 3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제 1 구성 요소가 제 2 또는 제 3 구성 요소 등으로 명명될 수 있으며, 유사하게 제 2 또는 제 3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 도면에서 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
본 발명의 일 실시예에 따른 표시 장치는 액정 표시 장치인 것을 전제로 설명한다. 다만, 본 발명의 적용 범위가 액정 표시 장치에 한정되는 것은 아니며, 예를 들어 본 발명은 유기 발광 표시 장치에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1의 A영역을 확대하여 나타낸 평면도이다. 또한, 도 3은 도 1의 A영역에서 쉴딩 라인 및 데이터 라인을 나타낸 평면도이고, 도 4는 도 2의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 하부 패널(100), 상부 패널(200), 및 하부 패널(100)과 상부 패널(200) 사이에 개재된 액정층(300)을 포함한다. 이외에도 본 발명의 일 실시예에 따른 표시 장치는 하부 패널(100) 측으로 광을 출력하는 백라이트 유닛(미도시)을 더 포함할 수 있다.
하부 패널(100)은 기판(110), 제 1 및 제 2 쉴딩 라인(SL1, SL2), 데이터 라인(DL), 제 1 절연막(120), 반도체층 패턴(130), 제 2 절연막(140), 게이트 배선(GL, GE), 제 3 절연막(150), 컬러 필터(CF), 제 4 절연막(160), 화소 전극(PE), 제 1 브릿지 전극(BE1), 및 블랙 매트릭스(BM)를 포함한다.
기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
기판(110)은 제 1 방향(D1)으로 연장된 제 1 차광 영역(BA1), 제 1 방향(D1)과 교차하는 제 2 방향(D2)으로 연장된 제 2 차광 영역(BA2), 및 제 1 차광 영역(BA1)과 제 2 차광 영역(BA2)에 의해 정의되는 화소 영역(PA)을 포함한다.
도 3에 도시된 바와 같이, 기판(110) 상의 제 1 차광 영역(BA1)에 제 1 쉴딩 라인(SL1), 2 쉴딩 라인(SL2) 및 데이터 라인(DL)이 제 1 방향(D1)으로 연장되어 배치된다.
제 1 및 제 2 쉴딩 라인(SL1, SL2)은 후술할 반도체층 패턴(130)의 일부와 중첩하여 백라이트 유닛으로부터 반도체층 패턴(130)으로 유입되는 광의 일부를 차단할 수 있다.
제 1 및 제 2 쉴딩 라인(SL1, SL2)은 외부로부터 그라운드 전압을 인가 받거나, 스토리지 전압을 인가 받을 수 있다. 또한, 제 1 및 제 2 쉴딩 라인(SL1, SL2)은 외부로부터 전압을 인가 받지 않고 플로팅될 수도 있다.
제 1 및 제 2 쉴딩 라인(SL1, SL2)은 제 1 차광 영역(BA1)의 내부를 향하여 돌출된 제 1 및 제 2 돌출부(115a, 115b)를 포함한다. 상세하게는, 제 1 쉴딩 라인(SL1)은 제 2 쉴딩 라인(SL2)을 향해 돌출된 제 1 돌출부(115a)를 포함하며, 제 2 쉴딩 라인(SL2)은 제 1 쉴딩 라인(SL1)을 향해 돌출된 제 2 돌출부(115b)를 포함한다. 상기 제 1 및 제 2 돌출부(115a, 115b)는 후술할 반도체층 패턴(130)의 일부와 중첩하여 배치된다.
데이터 라인(DL)은 적어도 하나의 절곡부를 포함하며, 제 1 및 제 2 쉴딩 라인(SL1, SL2)과 이격되어 배치된다. 데이터 라인(DL)은 일정한 주기마다 절곡된 형태를 가질 수 있다.
예를 들어, 열 방향(제 1 방향, D1)을 따라 배치된 데이터 라인(DL)은 세 개의 화소 행을 주기로 절곡될 수 있다. 즉, 열 방향(제 1 방향, D1)을 따라 나란히 배치된 화소에 연결된 박막 트랜지스터들이 세 개의 화소 행을 주기로 서로 다른 데이터 라인(DL)에 번갈아 연결될 수 있다. 이때, 인접한 두 개의 데이터 라인(DL)에 서로 반대되는 극성의 전압을 인가할 수 있다. 이에 따라, 데이터 전압을 인가 받은 화소 전압의 킥백 전압으로 인한 휘도의 차가 분산되어, 플리커(flicker)의 발생을 방지할 수 있다.
데이터 라인(DL)은 상기 제 1 및 제 2 쉴딩 라인(SL1, SL2)과 동일한 공정으로 동시에 만들어질 수 있다.
제 1 및 제 2 쉴딩 라인(SL1, SL2)과 데이터 라인(DL)은 광을 흡수하고 차단할 수 있는 물질을 포함할 수 있으며, 제 1 및 제 2 쉴딩 라인(SL1, SL2)과 데이터 라인(DL)은 예를 들어, 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
도 4에 도시된 바와 같이, 제 1 및 제 2 쉴딩 라인(SL1, SL2)과 데이터 라인(DL)이 배치된 기판(110) 상에 제 1 절연막(120)이 배치된다. 제 1 절연막(120)은 버퍼층(buffer layer)이라고도 한다. 제 1 절연막(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제 1 절연막(120)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
제 1 절연막(120) 상에 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE)이 배치된다. 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE)은 산화물 반도체 물질로 만들어질 수 있다. 따라서, 본 발명의 일 실시예에서는 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE)을 반도체층 패턴(130)이라 한다. 반도체층 패턴(130)은 제 1 및 제 2 쉴딩 라인(SL1, SL2)과 중첩되게 배치되며, 특히, 소스 전극(SE) 및 드레인 전극(DE)의 일부와 반도체층(SM)이 제 1 및 제 2 쉴딩 라인(SL1, SL2)과 중첩된다.
구체적으로, 반도체층 패턴(130)은 산화물 반도체 물질을 포함할 수 있다. 산화물 반도체 물질은 금속 산화물 반도체로서, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨 (Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 예를 들어, 산화물 반도체 물질은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
반도체층 패턴(130)은 불순물 주입 여부에 따라 소스 전극(SE), 반도체층(SM) 및 드레인 전극(DE)으로 구분된다. 반도체층 패턴(130) 중 게이트 전극(GE) 및 제 2 절연막(140)에 의해 중첩되어 불순물이 주입되지 않은 부분은 반도체층(SM)이 되며, 불순물이 주입된 나머지 부분은 금속화되어 소스 전극(SE) 및 드레인 전극(DE)이 된다. 불순물은 플라즈마 방식으로 산화물 반도체 물질에 주입될 수 있다.
반도체층 패턴(130), 즉, 반도체층(SM), 소스 전극(SE) 및 드레인 전극(DE)이 배치된 기판(110) 상에 제 2 절연막(140)이 배치된다. 제 2 절연막(140)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있으며, 게이트 절연막이라고도 한다.
제 2 절연막(140) 상에 제 2 방향(D2)으로 연장된 게이트 라인(GL) 및 게이트 라인(GL)으로부터 분기되어 반도체층(SM)과 중첩되게 배치된 게이트 전극(GE)을 포함하는 게이트 배선(GL, GE)이 배치된다.
게이트 배선(GL, GE)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(GL, GE)은 물리적 성질이 다른 두 개 이상의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 다중막 구조 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있으며, 다른 한 도전막은, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(GL, GE)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. 게이트 배선(GL, GE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 배선(GL, GE)이 배치된 기판(110) 상에 제 3 절연막(150)이 배치된다. 제 3 절연막(150)은 층간 절연막이라고도 한다. 제 3 절연막(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다.
제 3 절연막(150) 상에 컬러 필터(CF)가 배치된다. 컬러 필터(CF)는 화소 영역(PA) 및 제 1 차광 영역(BA1)에 제 2 방향(D2)을 따라 라인 형태로 배치될 수 있다. 다만, 이에 한정되는 것은 아니며, 각 화소 영역(PA)에 섬(island) 형태로 배치될 수도 있다. 또한, 컬러 필터(CF)는 화소 영역(PA)과 인접한 제 2 차광 영역(BA2)의 일부까지 연장되어 배치될 수 있으며, 인접하게 배치된 컬러 필터(CF)들은 서로 중첩되거나 서로 이격될 수 있다.
컬러 필터(CF)는 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 중 어느 하나의 색을 가질 수 있다. 적색, 녹색, 및 청색, 또는 원청색(cyan), 원적색(magenta), 및 원황색(yellow)과 같은 3개의 기본색이 색을 형성하기 위한 기본 화소군으로 구성될 수 있다.
컬러 필터(CF)가 배치된 기판(110) 상에 제 4 절연막(160)이 배치된다. 제 4 절연막(160)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다.
제 4 절연막(160) 상의 화소 영역(PA)에 화소 전극(PE)이 배치된다. 본 발명의 일 실시예에 따른 화소 전극(PE)은 십자형 줄기부 및 십자형 줄기부로부터 연장된 복수의 가지부들을 포함하는 것을 전제로 설명하나 이에 한정되는 것은 아니다. 즉, 화소 전극(PE)의 형태에 제한이 있는 것은 아니다.
화소 전극(PE)은 가지부에서 제 1 차광 영역(BA1) 쪽으로 분기된 연결 전극(CNE)을 더 포함할 수 있으며, 연결 전극(CNE)은 제 3 절연막(150), 컬러 필터(CF) 및 제 4 절연막(160)을 관통하여 화소 전극(PE)과 드레인 전극(DE)을 연결한다.
제 4 절연막(160) 상의 제 1 차광 영역(BA1)에 제 1 브릿지 전극(BE1)이 배치된다. 제 1 브릿지 전극(BE1)은 제 1 절연막(120), 제 3 절연막(150), 컬러 필터(CF) 및 제 4 절연막(160)을 관통하여 데이터 라인(DL)과 소스 전극(SE)을 연결한다.
화소 전극(PE), 연결 전극(CNE) 및 제 1 브릿지 전극(BE1)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 화소 전극(PE), 연결 전극(CNE) 및 제 1 브릿지 전극(BE1)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide), AZO(aluminum zinc oxide) 등의 투명 도전성 물질로 만들어질 수 있다.
화소 전극(PE), 연결 전극(CNE), 및 제 1 브릿지 전극(BE1)은 동일한 공정으로 동시에 만들어질 수 있다.
화소 전극(PE), 연결 전극(CNE), 및 제 1 브릿지 전극(BE1)이 형성된 기판(110) 상에 블랙 매트릭스(BM)가 배치된다.
블랙 매트릭스(BM)는 제 1 차광 영역(BA1)에 제 1 방향(D1)으로 연장되어 배치된다. 또한, 도시하지 않았으나, 블랙 매트릭스(BM)는 제 2 차광 영역(BA2)에 제 2 방향(D2)으로 연장되어 더 배치될 수 있다.
블랙 매트릭스(BM)는 감광성 조성물로 만들어질 수 있다. 예를 들어, 감광성 조성물은 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 안료로 검은색 안료 또는 블랙 수지(black resin) 등이 사용될 수 있다.
화소 전극(PE) 및 블랙 매트릭스(BM) 상에 하부 배향막(미도시)이 배치될 수 있다. 하부 배향막은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
상부 패널(200)은 상부 기판(210) 및 공통 전극(220)을 포함한다.
상부 기판(210)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며 상부 기판(210)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
공통 전극(220)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 이루어진 통판 전극일 수 있다. 다른 일 실시예에서, 공통 전극(220)은 복수의 도메인들을 정의하기 위한 요철 형상 및 적어도 하나 이상의 슬릿들을 가질 수 있다.
공통 전극(220) 상에 상부 배향막(미도시)이 배치될 수 있다. 상부 배향막(미도시)은 수직 배향막 또는 광중합 물질을 포함하는 광배향막일 수 있다.
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 표시 패널에 대한 제조 공정을 설명하기 위한 것으로, 도 2의 I-I'선을 따라 자른 단면도에 대응된다.
도 5a를 참조하면, 기판(110) 상에 도전성을 가지며, 광을 흡수 또는 차단할 수 있는 물질을 도포하고, 이를 패터닝하여 데이터 라인(DL) 및 제 1 및 제 2 쉴딩 라인(SL1, SL2)을 형성한다.
데이터 라인(DL) 및 제 1 및 제 2 쉴딩 라인(SL1, SL2)은 예를 들어, 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
데이터 라인(DL) 및 제 1 및 제 2 쉴딩 라인(SL1, SL2)은 동일한 공정으로 동시에 형성된다. 데이터 라인(DL) 및 제 1 및 제 2 쉴딩 라인(SL1, SL2)이 형성된 기판(110)의 전면(全面)에 제 1 절연막(120)이 배치된다.
도 5b를 참조하면, 제 1 절연막(120) 상에 산화물 반도체 물질(130a)이 배치된다. 산화물 반도체 물질(130a)은 제 1 및 제 2 쉴딩 라인(SL1, SL2)과 적어도 일부 중첩되게 배치될 수 있다. 산화물 반도체 물질(130a)은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO)로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
산화물 반도체 물질(130a)이 배치된 기판(110)의 전면(全面)에 제 2 절연막(140)이 배치된다.
도 5c를 참조하면, 제 2 절연막(140) 상에 금속층을 배치하고, 금속층 및 제 2 절연막(140)을 패터닝하여, 게이트 라인(GL)과 게이트 전극(GE)을 포함하는 게이트 배선(GL, GE) 및 게이트 배선(GL, GE)과 중첩하는 제 2 절연막(140)을 형성한다.
이어서, 산화물 반도체 물질(130a)에 불순물이 선택적으로 주입되어 소스 전극(SE) 및 드레인 전극(DE)이 형성되고, 불순물이 선택적으로 주입되지 않은 부분은 반도체층(SM)이 된다.
또한, 본 발명의 일 실시예에 따른 제 2 절연막(140)은 상기 게이트 배선(GL, GE)의 하부에만 위치하는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 제 2 절연막(140)은 상기 기판(110)의 전면(全面)에 위치할 수도 있다.
게이트 배선(GL, GE)이 형성된 기판(110)의 전면(全面)에 제 3 절연막(150)이 형성된다.
도 5d를 참조하면, 제 3 절연막(150) 상에 컬러 필터(CF)를 배치한다. 컬러 필터(CF)는 화소 영역(PA) 및 화소 영역(PA)과 인접한 제 1 및 제 2 차광 영역(BA1, BA2)의 일부까지 연장되어 형성될 수 있다.
컬러 필터(CF)가 배치된 기판(110)의 전면(全面)에 제 4 절연막(160)이 배치된다.
이어서, 제 4 절연막(160), 컬러 필터(CF), 제 3 절연막(150) 및 제 1 절연막(120)을 하나의 마스크를 이용하여 패터닝한다. 상세하게는, 데이터 라인(GL) 상의 제 4 절연막(160), 컬러 필터(CF), 제 3 절연막(150) 및 제 1 절연막(120)을 순차적으로 식각하여 데이터 라인(DL)의 일부를 노출시킨다. 마찬가지로, 소스 전극(SE) 및 드레인 전극(DE) 상의 제 4 절연막(160), 컬러 필터(CF) 및 제 3 절연막(150)을 순차적으로 식각하여 소스 전극(SE) 및 드레인 전극(DE)의 일부를 노출시킨다.
이에 따라, 데이터 라인(DL)을 노출시키는 제 1 컨택홀(CNT1), 소스 전극(SE) 및 드레인 전극(DE)을 노출시키는 제 2 및 제 3 컨택홀(CNT2, CNT3)이 각각 형성된다.
다만, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 컬러 필터(CF), 제 3 절연막(150) 및 제 1 절연막(120)에 먼저 제 1 내지 제 3 컨택홀(CNT1, CNT2, CNT3)을 형성한 후, 제 4 절연막(160)을 배치하고 이를 식각하여 제 4 절연막(160)에 제 1 내지 제 3 컨택홀(CNT1, CNT2, CNT3)을 형성할 수도 있다.
도 5e를 참조하면, 제 4 절연막(160) 상의 화소 영역(PA)에 화소 전극(PE)이 형성되고, 제 4 절연막(160) 상의 제 1 차광 영역(BA1)에 제 1 브릿지 전극(BE1) 및 화소 전극(PE)으로부터 연장된 연결 전극(CNE)이 형성된다.
제 1 브릿지 전극(BE1)은 제 1 컨택홀(CNT1)을 통해 데이터 라인(DL)과 접속되고, 제 2 컨택홀(CNT2)을 통해 소스 전극(SE)과 접속된다.
연결 전극(CNE)은 제 3 컨택홀(CNT3)을 통해 드레인 전극(DE)과 접속된다.
화소 전극(PE), 연결 전극(CNE) 및 제 1 브릿지 전극(BE1)은 동일한 공정으로 동시에 만들어질 수 있다.
도 5f를 참조하면, 화소 전극(PE), 연결 전극(CNE) 및 제 1 브릿지 전극(BE1)이 형성된 기판(110) 상의 제 1 및 제 2 차광 영역(BA1, BA2)에 블랙 매트릭스(BM)가 형성된다.
본 발명의 일 실시예에 따른 블랙 매트릭스(BM)는 하부 패널(100)에 포함되는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 블랙 매트릭스(BM)는 상부 기판(210) 상의 제 1 및 제 2 차광 영역(BA1, BA2)에 배치될 수도 있다.
본 발명에 따른 표시 장치는 동일층에 배치된 데이터 라인(DL)과 제 1 및 제 2 쉴딩 라인(SL1, SL2)을 포함하기 때문에 적은 횟수의 마스크 공정으로 제조될 수 있으며, 표시 장치의 개구율 감소가 방지된다.
이하에서, 도 6 내지 도 9를 참조하여 본 발명의 다른 일 실시예에 따른 표시 장치를 설명한다. 일 실시예와 동일한 구성에 대한 설명은 설명의 편의를 위해 생략한다.
도 6은 다른 일 실시예에 따른 도 1의 A영역에 대응되는 부분을 확대하여 나타낸 평면도이고, 도 7은 다른 일 실시예에 따른 쉴딩 라인 및 데이터 라인을 나타낸 평면도이다. 또한, 도 8은 도 6의 Ⅱ-Ⅱ'선을 따라 자른 단면도이고, 도 9는 도 6의 Ⅲ-Ⅲ'선을 따라 자른 단면도이다.
도 6 내지 도 9를 참조하면, 본 발명의 다른 일 실시예에 따른 표시 장치는 게이트 전극(GE)과 중첩하는 보조 패턴(116) 및 제 2 브릿지 전극(BE2)을 더 포함한다.
도 6 및 도 7에 도시된 바와 같이, 기판(110) 상의 제 1 차광 영역(BA1)에 제 1 쉴딩 라인(SL1), 제 2 쉴딩 라인(SL2), 데이터 라인(DL) 및 보조 패턴(116)이 배치된다.
제 1 및 제 2 쉴딩 라인(SL1, SL2)은 외부로부터 그라운드 전압을 인가 받거나, 스토리지 전압을 인가 받을 수 있다. 또한, 제 1 및 제 2 쉴딩 라인(SL1, SL2)은 외부로부터 전압을 인가 받지 않고 플로팅될 수도 있다.
보조 패턴(116)은 게이트 전극(GE)과 접속되어 게이트 전압을 인가 받는다.
보조 패턴(116)은 제 1 쉴딩 라인(SL1)과 데이터 라인(DL) 사이에 제 1 쉴딩 라인(SL1) 및 데이터 라인(DL)과 이격되어 배치된다. 또한, 보조 패턴(116)은 제 2 쉴딩 라인(SL2)과 데이터 라인(DL) 사이에 제 2 쉴딩 라인(SL2) 및 데이터 라인(DL)과 이격되어 배치된다.
제 1 쉴딩 라인(SL1), 제 2 쉴딩 라인(SL2), 데이터 라인(DL) 및 보조 패턴(116)은 동일한 공정으로 동시에 만들어질 수 있다.
제 1 쉴딩 라인(SL1), 제 2 쉴딩 라인(SL2), 데이터 라인(DL) 및 보조 패턴(116)은 도전성을 가지며, 광을 흡수 또는 차단할 수 있는 물질을 포함할 수 있다. 예를 들어, 제 1 쉴딩 라인(SL1), 제 2 쉴딩 라인(SL2), 데이터 라인(DL) 및 보조 패턴(116)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
도 8 및 도 9에 도시된 바와 같이, 데이터 라인(DL) 상의 제 4 절연막(160), 컬러 필터(CF), 제 3 절연막(150) 및 제 1 절연막(120)을 순차적으로 식각하여 데이터 라인(DL)의 일부를 노출시킨다. 마찬가지로, 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE) 상의 제 4 절연막(160), 컬러 필터(CF) 및 제 3 절연막(150)을 순차적으로 식각하여 소스 전극(SE), 드레인 전극(DE) 및 게이트 전극(GE)의 일부를 노출시킨다. 또한, 보조 패턴(116) 상의 제 4 절연막(160), 컬러 필터(CF), 제 3 절연막(150) 및 제 1 절연막(120)을 순차적으로 식각하여 보조 패턴(116)의 일부를 노출시킨다.
이에 따라, 데이터 라인(DL)을 노출시키는 제 1 컨택홀(CNT1), 소스 전극(SE) 및 드레인 전극(DE)을 노출시키는 제 2 및 제 3 컨택홀(CNT2, CNT3), 게이트 전극(GE)을 노출시키는 제 4 컨택홀(CNT4) 및 보조 패턴(116)을 노출시키는 제 5 컨택홀(CNT5)이 형성된다.
제 4 절연막(160) 상의 화소 영역(PA)에 화소 전극(PE)이 형성되고, 제 4 절연막(160) 상의 제 1 차광 영역(BA1)에 제 1 및 제 2 브릿지 전극(BE1, BE2)과 화소 전극(PE)으로부터 연장된 연결 전극(CNE)이 형성된다.
제 1 브릿지 전극(BE1)은 제 1 컨택홀(CNT1)을 통해 데이터 라인(DL)과 접속되고, 제 2 컨택홀(CNT2)을 통해 소스 전극(SE)과 접속된다.
연결 전극(CNE)은 제 3 컨택홀(CNT3)을 통해 드레인 전극(DE)과 접속된다.
제 2 브릿지 전극(BE2)은 제 4 컨택홀(CNT4)을 통해 게이트 전극(GE)과 접속되고, 제 5 컨택홀(CNT5)을 통해 보조 패턴(116)과 접속된다.
화소 전극(PE), 제 1 및 제 2 브릿지 전극(BE1, BE2) 및 연결 전극(CNE)은 동일한 공정으로 동시에 만들어질 수 있다.
보조 패턴(116)은 제 2 브릿지 전극(BE2)을 통해 게이트 전압을 인가 받는다.
이에 따라, 반도체층(SM)의 하부에 게이트 전압이 인가되는 보조 패턴(116)이 위치하고, 반도체층(SM)의 상부에 게이트 전압이 인가되는 게이트 전극(GE)이 위치한다. 따라서, 상기 반도체층(SM)의 앞 채널(Front channel)뿐만 아니라 백 채널(Back channel)을 통해서도 전자가 원활히 이동하게 되어 온 전류(On current)가 향상되는 효과가 있다. 또한, 오프(Off)시 상기 반도체층(SM)의 채널 영역에서 전자의 이동도가 감소되어 오프 전류(Off current)가 줄어들고, 문턱전압(Threshold voltage)의 제어가 용이하게 된다.
이상, 첨부된 도면을 참조하여 본 발명의 일 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 하부 패널 110: 기판
120: 제 1 절연막 130: 반도체층 패턴
140: 제 2 절연막 150: 제 3 절연막
160: 제 4 절연막 200: 상부 패널
SL1: 제 1 쉴딩 라인 SL2: 제 2 쉴딩 라인
GL: 게이트 라인 DL: 데이터 라인

Claims (14)

  1. 제 1 방향으로 연장된 제 1 차광 영역, 상기 제 1 방향과 교차하는 제 2 방향으로 연장된 제 2 차광 영역, 및 상기 제 1 차광 영역과 상기 제 2 차광 영역에 의해 정의된 화소 영역을 포함하는 기판;
    상기 기판 상의 제 1 차광 영역에 배치된 제 1 쉴딩 라인 및 제 2 쉴딩 라인;
    상기 제 1 쉴딩 라인과 제 2 쉴딩 라인 사이에 이격되어 배치된 데이터 라인;
    상기 데이터 라인과 교차하고, 상기 기판 상의 제 2 차광 영역에 배치된 게이트 라인; 및
    상기 데이터 라인 및 게이트 라인과 연결된 박막 트랜지스터;를 포함하고,
    상기 제 1 쉴딩 라인은 상기 제 2 쉴딩 라인을 향하여 돌출된 제 1 돌출부를 포함하고, 상기 제 2 쉴딩 라인은 상기 제 1 쉴딩 라인을 향하여 돌출된 제 2 돌출부를 포함하며,
    상기 제 1 돌출부 및 상기 제 2 돌출부는 상기 박막 트랜지스터의 일부와 중첩하고,
    상기 제 1 쉴딩 라인 및 제 2 쉴딩 라인은 상기 데이터 라인과 동일층 상에 배치된 표시 장치.
  2. 제 1 항에 있어서,
    상기 데이터 라인은 적어도 하나의 절곡부를 포함하는 표시 장치.
  3. 제 1 항에 있어서,
    상기 데이터 라인과 상기 제 1 및 제 2 쉴딩 라인 상에 배치된 제 1 절연막;
    상기 데이터 라인 및 상기 제 1 및 제 2 쉴딩 라인과 적어도 일부가 중첩되게 배치된 반도체층 패턴;
    상기 반도체층 패턴 상에 배치된 제 2 절연막;
    상기 제 2 절연막 상에 배치된 게이트 전극;
    상기 제 2 절연막, 상기 반도체층 및 상기 게이트 전극 상에 배치된 제 3 절연막;
    상기 제 3 절연막 상에 배치된 컬러 필터;
    상기 컬러 필터 상에 배치된 제 4 절연막;
    상기 제 4 절연막 상의 상기 화소 영역에 배치된 화소 전극; 및
    상기 제 4 절연막 상의 상기 제 1 차광 영역에 배치된 제 1 브릿지 전극;을 더 포함하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 반도체층 패턴은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO)로 이루어진 군에서 선택된 적어도 하나를 포함하는 표시 장치.
  5. 제 3 항에 있어서,
    상기 제 1 브릿지 전극은 상기 화소 전극과 동일층 상에 배치된 표시 장치.
  6. 제 3 항에 있어서,
    상기 제 1 브릿지 전극은 상기 제 1 절연막, 상기 제 3 절연막, 상기 컬러 필터 및 상기 제 4 절연막을 통하여 상기 데이터 라인에 연결되고, 상기 제 3 절연막, 상기 컬러 필터 및 상기 제 4 절연막을 통하여 상기 반도체층 패턴에 연결된 표시 장치.
  7. 제 3 항에 있어서,
    상기 화소 전극은 상기 제 3 절연막, 상기 컬러 필터 및 상기 제 4 절연막을 통하여 상기 반도체층 패턴에 연결된 표시 장치.
  8. 제 3 항에 있어서,
    상기 기판 상에 상기 게이트 전극과 중첩된 보조 패턴을 더 포함하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 보조 패턴은 상기 제 1 및 제 2 쉴딩 라인 및 데이터 라인과 동일층 상에 배치된 표시 장치.
  10. 제 8 항에 있어서,
    상기 제 4 절연막 상의 상기 제 1 차광 영역에 배치되고, 상기 보조 패턴의 적어도 일부와 중첩되는 제 2 브릿지 전극을 더 포함하는 표시 장치.
  11. 제 10 항에 있어서,
    상기 제 2 브릿지 전극은 상기 제 1 브릿지 전극 및 상기 화소 전극과 동일층 상에 배치된 표시 장치.
  12. 제 10 항에 있어서,
    상기 제 2 브릿지 전극은 상기 제 3 절연막, 상기 컬러 필터 및 상기 제 4 절연막을 통하여 상기 게이트 전극에 연결되고, 상기 제 1 절연막, 상기 제 3 절연막, 상기 컬러 필터 및 상기 제 4 절연막을 통하여 상기 보조 패턴에 연결된 표시 장치.
  13. 제 1 항에 있어서,
    상기 제 1 차광 영역 및 상기 제 2 차광 영역에 배치된 블랙 매트릭스를 더 포함하는 표시 장치.
  14. 제 1 항에 있어서,
    상기 화소 전극은 상기 제 2 방향으로의 길이가 상기 제 1 방향으로의 길이보다 큰 표시 장치.
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