KR20170124282A - 픽 앤 플레이스 방법 - Google Patents

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Abstract

실시 예는 픽 앤 플레이스 방법에 대한 것으로, 상부면에 형성된 자성 패턴을 포함하는 소자 상에 N극과 S극으로 분리된 자성체를 정렬시키는 단계; 상기 자성체의 하부면에 상기 자성 패턴을 통해 상기 소자를 픽업하는 단계; 상기 소자를 목표 지점으로 이송시키는 단계; 상기 자성체로부터 상기 소자를 분리하여 상기 소자를 상기 목표 지점에 안착시키는 단계를 포함한다.

Description

픽 앤 플레이스 방법{METHOD OF PICK AND PLACE}
본 발명 실시 예는 픽 앤 플레이스 방법에 관한 것이다.
일반적으로 반도체 소자는 다양한 공정을 통해 제조될 수 있다. 예를 들면, 소자를 형성한 후 다이싱 공정, 검사 공정, 다이본딩 공정 및 패키징 공정 등을 순차적으로 수행하여 목적하는 반도체 소자를 완성할 수 있다. 상술한 공정들을 수행하기 위해 소자를 이송할 필요가 있으며, 이는 픽 앤 플레이스(pick and place) 장치를 이용하여 진행할 수 있다.
일반적으로 픽 앤 플레이스 장치는 진공으로 흡착하여 소자를 픽업(pick up)하고, 소자가 픽업된 상태에서 소자를 이동시킨 후, 진공 상태를 해제하여 목표 지점에 소자를 안착(place)시킬 수 있다. 또한, 집게 등을 이용하여 소자를 직접 픽업할 수 있다. 그러나, 소자의 크기가 작아질수록 소자의 픽업이 어려운 문제가 있다.
도 1a 및 도 1b는 일반적인 소자 픽업 방법을 나타낸 도면이며, 도 1c는 불량을 나타낸 도면이다.
도 1a 및 도 1b와 같이, 픽 앤 플레이스(pick and place) 장치(1)는 흡입구(2)를 포함하여 이루어져, 흡입구(2)를 통해 소자(3)를 흡착할 수 있다. 그러나, 소자(3)의 크기가 작아지면, 도 1c와 같이 흡입구(2)가 소자(3)에 정확하게 배열되기 어려운 문제가 있으며, 흡입구(2)의 크기보다 소자(3)의 크기가 더 작은 경우, 픽 앤 플레이스 장치(1)를 이용하여 소자(3)를 흡착할 수 없다. 더욱이, 소자(3)의 상부면이 평탄하지 않은 경우 소자(3)의 흡착이 어렵다.
따라서, 일반적인 소자 픽업 방법을 이용하여 다양한 크기의 소자(3)를 픽업하기 어려우며, 사용할 수 있는 소자(3)의 크기에 제약이 있다.
본 발명 실시 예는 신뢰성이 향상된 픽 앤 플레이스 방법을 제공한다.
실시 예의 픽 앤 플레이스 방법은 상부면에 형성된 자성 패턴을 포함하는 소자 상에 N극과 S극으로 분리된 자성체를 정렬시키는 단계; 상기 자성체의 하부면에 상기 자성 패턴을 통해 상기 소자가 픽업되는 단계; 상기 소자를 목표 지점으로 이송시키는 단계; 상기 자성체로부터 상기 소자를 분리하여 상기 소자를 상기 목표 지점에 안착시키는 단계를 포함한다.
다른 실시 예의 픽 앤 플레이스 방법은 자성 물질을 포함하는 발광 다이오드 상에 N극과 S극으로 분리된 자성체를 정렬시키는 단계; 상기 자성체의 하부면에 상기 발광 다이오드가 픽업되는 단계; 상기 발광 다이오드를 목표 지점으로 이송시키는 단계; 상기 자성체로부터 상기 발광 다이오드를 분리하여 상기 발광 다이오드를 상기 목표 지점에 안착시키는 단계를 포함한다.
실시 예에 따르면 본 발명 실시 예의 픽 앤 플레이스 방법은 다음과 같은 효과가 있다.
첫째, 자성을 이용하여 소자를 픽업(pick up)함으로써, 소자의 크기에 관계없이 용이하게 소자를 픽업할 수 있다. 이에 따라, 마이크로 크기의 발광 다이오드를 표시 장치의 데이터 라인과 게이트 라인이 교차하여 정의된 픽셀에 용이하게 배치할 수 있으며, 소자를 1:1로 전사하거나 복수 개의 소자를 한번에 전사할 수 있다.
둘째, 소자가 액체 내에 있는 경우에도 소자의 픽업(pick up)이 가능하며, 자성체의 자성을 조절하면, 소자를 픽업한 상태에서 소자를 원하는 목표 지점으로 이송한 후, 자성체로부터 소자를 분리시켜 소자를 안착(place)시킬 수도 있다.
도 1a 및 도 1b는 일반적인 소자 픽업 방법을 나타낸 도면이다.
도 1c는 불량을 나타낸 도면이다.
도 2a 내지 도 2d는 본 발명 실시 예의 픽 앤 플레이스 방법을 나타낸 도면이다.
도 3a는 도 2a의 픽업부의 하부 평면도이다.
도 3b는 도 3a의 Ⅰ-Ⅰ'의 단면도이다.
도 4는 일반적인 자화 곡선 그래프이다.
도 5a 내지 도 5c는 소자와 자성체의 정렬 불량을 극복하는 단면도이다.
도 6a 및 도 6b는 소자와 자성체의 다른 정렬 불량을 극복하는 단면도이다.
도 7a 및 도 7b는 소자가 발광 다이오드인 경우를 도시한 단면도이다.
도 8은 소자가 마이크로 크기의 발광 다이오드인 경우를 도시한 단면도이다.
도 9a 내지 도 9c는 복수 개의 소자를 픽업하는 단면도이다.
도 10a 및 도 10b는 본 발명 실시 예의 자성체에 자성을 유도하는 방법을 나타낸 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예를 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명 실시 예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 실시 예의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다. 예를 들어, 실시 예의 권리 범위를 벗어나지 않으면서 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있고, 유사하게 제 1 구성 요소도 제 2 구성 요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 구성 요소가 다른 구성 요소의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성 요소가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성 요소가 상기 두 구성 요소 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하, 첨부된 도면을 참조하여 실시 예의 픽 앤 플레이스 방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2d는 본 발명 실시 예의 픽 앤 플레이스 방법을 나타낸 도면이다.
도 2a와 같이, 제 1 기판(400a) 상에 배치된 소자(100) 상에 픽업부(300)를 정렬시킨다. 이 때, 픽업부(300)는 헤드부(300a)에 배치한 하나 이상의 자성체(300b)를 포함할 수 있다. 자성체(300b)는 양 끝단이 각각 N극과 S극일 수 있으며, N극과 S극은 다른 형태로 이루어질 수 있다. 자성체(300b)는 철(Fe), 니켈(Ni), 코발트(Co) 등과 같은 강 자성 물질을 포함하거나, 알루미늄(Al), 텅스텐(W), 백금(Pt) 등과 같은 상 자성 물질을 포함할 수 있으며, 자성체(300b)의 물질은 이에 한정하지 않는다. 특히, 자성체(300b)는 하부면에 소자(100)를 픽업(pick up)한 상태에서 소자(100)를 목표 지점으로 이송하기 위해, 강 자성 물질을 포함하는 것이 바람직하나, 이에 한정하지 않는다.
소자(100)는 자성체(300b)와 마주하는 상부면에 배치된 자성 패턴(200)을 포함할 수 있다.. 자성 패턴(200)은 소자(100) 상부면에 형성될 수 있는 것으로, 소자(100)의 상부면에 자성 패턴(200)이 부착 또는 코팅될 수 있다. 실시 예와 같이 자성 패턴(200)은 소자(100)의 상부면 전면에 형성되거나, 소자(100)의 상부면에 부분적으로 형성될 수도 있다. 예를 들어, 자성 패턴(200)은 철(Fe), 니켈(Ni), 코발트(Co) 등과 같은 강 자성 물질을 포함하거나, 알루미늄(Al), 텅스텐(W), 백금(Pt) 등과 같은 상 자성 물질을 포함할 수 있으며, 자성 패턴(200)의 물질은 이에 한정하지 않는다.
제 1 기판(400a)은 적어도 일면에 접착제가 도포된 박막일 수 있으며, 이에 한정하지 않는다. 예를 들어, 제 1 기판(400a)이 블루 시트(blue sheet)인 경우, 제 1 기판(400a)의 상부면에 접착제가 도포되어, 제 1 기판(400a) 상에 배치된 소자(100)는 제 1 기판(400a) 상에 부착될 수 있다. 즉, 소자(100)를 픽업(pick up)하기 전에, 소자(100)는 제 1 기판(400a)상에 접착될 상태일 수 있다. 이 경우, 소자(100)가 제 1 기판(400a) 상에서 고정된 상태이므로, 자성체와 소자(100)의 정렬이 용이하다.
도 2b와 같이, 픽업부(300)를 소자(100)의 상부면에 인접하게 이동시키면 소자(100) 상부에 배치된 자성 패턴(200)과 자성체(300b) 사이에 인력이 발생한다. 이에 따라, 소자(100)가 자성체(300b)를 향하도록 상부 방향으로 끌리며, 제 1 기판(400a)이 유연성을 갖는 경우, 제 1 기판(400a) 역시 상부로 휘어져, 소자(100)가 자성체(300b)에 부착될 수 있다.
그리고, 도 2c와 같이, 자성 패턴(200)과 자성체(300b) 사이에 발생하는 인력이 소자(100)와 제 1 기판(400a)의 접착력보다 크면 제 1 기판(400a)에서 소자(100)가 분리될 수 있다. 그리고, 자성체(300b)의 자성을 유지시켜 자성체(300b)에 소자(100)가 픽업(pick up)된 상태에서 목표 지점으로 소자(100)를 이동시킬 수 있다.
도 2d와 같이, 자성체(300b)의 자성을 제거하여 소자(100)는 자성체(300b)에서 분리될 수 있으며, 소자(100)는 제 2 기판(400b) 상에 안착될 수 있다. 이 때, 제 2 기판(400b)은 소자(100)의 다음 공정을 위한 기판일 수 있으며, 이에 한정하지 않는다.
이하, 실시 예의 픽업부(300)의 구조를 구체적으로 설명하면 다음과 같다.
도 3a는 도 2a의 픽업부의 하부 평면도이며, 도 3b는 도 3a의 Ⅰ-Ⅰ'의 단면도이다. 그리고, 도 4는 일반적인 자화 곡선 그래프이다.
도 3a 및 도 3b와 같이, 픽업부(300)는 헤드부(300a) 및 헤드부(300a)에 배치된 적어도 하나의 자성체(300b)를 포함할 수 있다. 금속을 포함하는 코일(300c)이 자성체(300b)를 감싸며, 자성체(300b)와 코일(300c) 사이에는 절연 물질(300d)이 배치되어 인접한 코일(300c)이 서로 전기적으로 연결되는 것을 방지할 수 있다. 도시하지는 않았으나, 코일(300c)의 양 끝단은 전원부(미도시)에 연결되어 코일(300c)을 통해 자성체(300b)에 자성이 유도될 수 있다.
따라서, 본 발명 실시 예의 픽업부(300)는 자성이 유도된 자성체(300b)를 포함하여 이루어져, 소자(100)를 용이하게 픽업할 수 있다. 그리고, 자성체(300b)의 자성을 제거하여 소자(100)를 픽업부(300)에서 분리할 수 있다.
도 4와 같이, 배선(300c)에 제 1 방향의 전류를 인가하면 코일(300c)의 자기장(H)이 커져 자성체(300b)에 자속 밀도가 증가할 수 있다. 이에 따라, 자성체(300b)에 자성이 유도되어, 자성체(300b)와 자성 패턴(200) 사이에 인력이 발생하여 픽업부(300)는 소자(100)를 픽업할 수 있다.
그런데, 코일(300c)에 전류를 인가하지 않아 코일(300c)의 자기장이 0이 되더라도 자성체(300b)에는 자속 밀도(A 위치)가 남아있어 소자(100)가 픽업부(300)에서 분리되지 않을 수 있다.
따라서, 본 발명 실시 예는 자성체(300b)의 자속 밀도가 0이 되도록(B 위치) 코일(300c)에 제 1 방향과 반대 방향의 전류를 인가한다. 이에 따라, 자성체(300b)의 자성을 제거하여 소자(100)를 픽업부(300)에서 분리할 수 있다.
이하, 정렬 불량이 발생한 본 발명 실시 예의 픽 앤 플레이스 방법을 설명하면 다음과 같다.
도 5a 내지 도 5c는 소자와 자성체의 정렬 불량을 극복하는 단면도이다.
도 5a와 같이, 소자(100)의 크기가 작은 경우, 소자(100)의 상부면에 정확하게 픽업부(300)를 배열하기 어렵다. 따라서, 소자(100)가 자성체(300b)의 일부에만 중첩될 수 있다. 일반적인 픽 앤 플레이스 방법은 소자(100)를 진공으로 흡착하여 소자(100)를 픽업(pick up)하므로, 소자(100)의 크기가 픽업 장치(도 1a의 1)의 흡입구(도 1a의 2)보다 커야하며, 소자와 픽업 장치(도 1a의 1)의 흡입구(도 1a의 2)를 정확하게 정렬해야 한다.
그러나, 본 발명 실시 예는 소자(100) 상에 배치된 자성 패턴(200)과 자성체(300b) 사이에 발생하는 자성을 이용한다. 따라서, 도 5b 및 도 5c와 같이, 소자(100)가 자성체(300b)의 일부에만 중첩되더라도 자성 패턴(200)과 자성체(300b)에 발생하는 인력에 의해 자성체(300b)가 소자를 픽업할 수 있다.
도 6a 및 도 6b는 소자와 자성체의 다른 정렬 불량을 극복하는 단면도이다.
도 6a와 같이, 제 1 기판(400a)과 소자(100) 사이에 이물(미도시) 등이 유입되어 소자(100)가 틸트(tilt)된 상태로 제 1 기판(400a) 상에 부착될 수 있다. 이 경우, 소자(100) 상에 배치된 자성 패턴(200)이 자성체(300b)의 하부면과 정확하게 마주하지 않을 수 있다. 그러나, 본 발명 실시 예는 소자(100) 상에 배치된 자성 패턴(200)과 자성체(300b) 사이에 발생하는 자성을 이용하므로, 도 6b와 같이, 자성 패턴(200)과 자성체(300b)에 발생하는 인력에 의해 자성체(300b)가 소자를 픽업할 수 있다.
이하, 소자(100)가 발광 다이오드인 경우, 소자(100)를 픽업(pick up)하는 방법을 구체적으로 설명하면 다음과 같다.
도 7a 및 도 7b는 소자가 발광 다이오드인 경우를 도시한 단면도이다.
도 7a과 같이, 소자(100)는 발광 다이오드일 수 있다. 일반적인 발광 다이오드의 폭(w1)은 수백 ㎛ 이상일 수 있다. 발광 다이오드는 제 1 반도체층(12), 활성층(13) 및 제 2 반도체층(14)을 포함하는 발광 구조물, 제 1 반도체층(12)과 접속되는 제 1 전극(16a), 제 2 반도체층(14)과 접속되는 제 2 전극(16b) 및 제 1, 제 2 전극(16a, 16b)과 각각 접속하는 제 1, 제 2 전극 패드(17a, 17b)를 포함할 수 있으며, 발광 다이오드의 구조는 이에 한정하지 않고 용이하게 변경 가능하다.
제 1 반도체층(12)과 기판(11) 사이에는 버퍼층(미도시)이 더 배치될 수 있다. 버퍼층은 제 1 반도체층(12)과 기판(11)의 격자 부정합을 완화할 수 있다. 버퍼층은 Ⅲ족과 Ⅴ족 원소가 결합된 형태이거나 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중에서 어느 하나를 포함할 수 있다. 버퍼층에는 도펀트가 도핑될 수도 있으며, 이에 한정하지 않는다. 버퍼층은 기판(11) 상에 단결정으로 성장할 수 있으며, 단결정으로 성장한 버퍼층은 제 1 반도체층(12)의 결정성을 향상시킬 수 있다.
제 1 반도체층(12)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 반도체층(12)에 제 1 도펀트가 도핑될 수 있다. 제 1 반도체층(12)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인경우, 제 1 도펀트가 도핑된 제 1 반도체층(12a)은 n형 반도체층일 수 있다.
활성층(13)은 제 1 반도체층(12a)을 통해서 주입되는 전자(또는 정공)와 제 2 반도체층(14)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(13)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 그에 상응하는 파장을 가지는 빛을 생성할 수 있다.
활성층(13)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quantum Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(13)의 구조는 이에 한정하지 않는다.
제 2 반도체층(14)은 활성층(13) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 반도체층(14)에 제 2 도펀트가 도핑될 수 있다. 제 2 반도체층(14)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 반도체층(14)은 p형 반도체층일 수 있다.
제 1 전극(16a)은 제 1 반도체층(12), 활성층(13) 및 제 2 반도체층(14)을 관통하는 관통홀을 통해 제 1 반도체층(12)과 전기적으로 접속될 수 있다. 관통홀에 의해 노출된 제 1 반도체층(12), 활성층(13) 및 제 2 반도체층(14)의 측면에는 제 1 절연층(15a)이 배치되어, 활성층(13) 및 제 2 반도체층(14)이 제 1 전극(16a) 및 제 1 전극 패드(16a)과 접속되는 것을 방지할 수 있다. 그리고, 제 2 전극(16b)은 제 2 반도체층(14)과 전기적으로 접속된다.
제 1 전극(16a)과 제 2 전극(16b)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Ti, Cr, Cu 및 이들의 선택적인 조합으로 이루어질 수 있으며, 이에 한정하지 않는다. 도시하지는 않았으나, 제 1 전극(16a)과 제 2 전극(16b)은 ITO와 같은 투명 전도성 물질로 형성된 오믹 콘택층을 통해 제 1, 제 2 반도체층(12, 14)과 접속될 수도 있다. 제 1 전극(16a)과 제 2 전극(16b) 및 제 1, 제 2 반도체층(12, 14)의 접속은 이에 한정하지 않는다. 제 1 전극(16a)과 제 1 전극 패드(17a) 및 제 2 전극(16b)과 제 2 전극 패드(17b) 사이에는 제 2 절연층(15b)이 더 배치될 수 있다.
이 때, 제 1 전극(16a), 제 2 전극(16b), 제 1 전극 패드(17a) 및 제 2 전극 패드(17b)의 적어도 하나가 철(Fe), 니켈(Ni), 코발트(Co) 등과 같은 강 자성 물질을 포함하거나, 알루미늄(Al), 텅스텐(W), 백금(Pt) 등과 같은 상 자성 물질을 포함할 수 있다.
따라서, 소자(100) 상에 배치된 자성체(300b)에 자성이 유도되면, 자성 패턴(도 2a의 200) 없이 소자(100)를 픽업할 수 있다. 이 경우, 소자(100) 상에 자성 패턴(도 2a의 200)을 배치하는 것을 제거함으로써, 소자(100)의 픽 앤 플레이스가 간소화될 수 있다.
더욱이, 상기와 같은 본 발명 실시 예의 픽 앤 플레이스 방법은 마이크로(micro) 크기의 발광 다이오드를 이송하는 데에도 용이하게 적용할 수 있다. 최근, 발광 다이오드를 50㎛×50㎛과 같은 마이크로 크기로 매우 작게 형성하여 표시 장치의 데이터 라인과 게이트 라인이 교차하여 정의된 픽셀마다 배치할 수도 있다.
도 8은 소자가 마이크로 크기의 발광 다이오드인 경우를 도시한 단면도이다.
도 8과 같이, 마이크로 크기의 발광 다이오드는 일반적인 발광 다이오드에 비해 크기가 매우 작다. 예를 들어, 마이크로 발광 다이오드의 폭(w2)은 50㎛ 이하일 수 있다.
마이크로 크기의 발광 다이오드는 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)이 차례로 적층된 구조이다. 발광 다이오드는 바닥면에서 제 1 반도체층(110a)의 상부면이 노출되며 측면에서 제 1 반도체층(110a), 활성층(110b) 및 제 2 반도체층(110c)의 측면이 노출되도록 메사 식각된 발광 구조물(110), 일 끝단이 제 1 반도체층(110a)의 상부면과 접속되고 제 1 반도체층(110a)의 측면을 따라 연장되어 타 끝단이 발광 구조물(100)의 측면에서 돌출된 제 1 전극(120), 제 2 반도체층(110c)의 상에 배치된 투명 전극층(115), 투명 전극층(115)의 일부를 노출시키며 제 1 전극(10) 및 발광 구조물(110)의 상부면과 측면을 완전히 감싸는 절연막(130) 및 절연막(130)에 의해 노출된 투명 전극층(115)의 상부면과 접촉되는 제 2 전극(140)을 포함할 수 있다. 마이크로 크기의 발광 다이오드의 구조는 이에 한정하지 않고 용이하게 변경 가능하다.
이 때, 제 1 전극(120), 제 2 전극(140) 중 적어도 하나가 철(Fe), 니켈(Ni), 코발트(Co) 등과 같은 강 자성 물질을 포함하거나, 알루미늄(Al), 텅스텐(W), 백금(Pt) 등과 같은 상 자성 물질을 포함할 수 있다.
예를 들어, 제 2 전극(140)이 자성 물질을 포함하는 경우, 제 2 전극(140) 상에 자성이 유도된 자성체(300b)를 배치하면, 자성 패턴(도 2a의 200) 없이 소자(100)를 픽업할 수 있다.
상기와 같은 실시 예의 픽 앤 플레이스 방법은 복수 개의 소자를 한번에 전사할 수 있다.
도 9a 내지 도 9c는 복수 개의 소자를 픽업하는 단면도이다.
도 9a와 같이, 실시 예의 픽 앤 플레이스 장치는 헤드부(300a)에 복수 개의 자성체(300b)가 배치된 픽업부(300)를 포함할 수 있다. 복수 개의 자성체(300b)는 배선(600c)을 통해 전원부(600b)에 연결되며, 각 배선(600c)에는 스위치(600a)가 배치될 수 있다.
먼저, 스위치가 오프(OFF)되어 자성체(300b)에 전류를 인가하지 않은 상태에서 자성체(300b)를 각 소자(100) 상에 배치시켜 자성체(300b)와 소자(100)를 정렬한다. 복수 개의 소자(100)는 제 1 기판(400a) 상에 배치되며, 소자(100) 상에는 자성 패턴(200)이 배치된다. 도시하지는 않았으나, 스위치가 오프(OFF)된 상태에서 자성체(300b)는 소자(100) 상에 배치된 자성 패턴(200)과 직접 접촉되어도 무방하다.
이어, 도 9b와 같이, 선택적으로 스위치를 온(ON)시켜 복수 개의 자성체(300b)에 선택적으로 전류를 인가하면, 전류가 인가된 자성체(300b)에만 자성이 유도될 수 있다. 따라서, 복수 개의 소자(100) 중 자성이 유도된 자성체(300b)와 마주하는 소자(100)만 자성체(300b)에 부착될 수 있다. 또한, 도 9c와 같이, 실시 예는 소자(100)와 자성체(300b)의 개수가 상이한 경우에도 소자(100)를 선택적으로 픽업할 수 있다.
따라서, 상기와 같은 실시 예의 픽 앤 플레이스 방법은 소자(100)를 1:1로 전사하거나 복수 개의 소자를 한번에 전사할 수 있다.
한편, 상기에서는 자성체(300b)에 배선을 코일 형상으로 감싸 자성체(300b)의 자성을 유도하는 것을 도시하였으나. 자석 등을 이용하여 자성체(300b)에 자성을 유도할 수도 있다.
도 10a 및 도 10b는 자성체에 자성을 유도하는 방법을 나타낸 단면도이다.
도 10a 및 도 10b와 같이, N극과 S극으로 분리된 자석(500)을 자성체(300b)에 접촉시키면, 자성체(300b)에 자성이 유도될 수 있다. 예를 들어, 자석(500)의 S극을 자성체(300b)에 접촉시키는 경우, 자석(500)과 접촉된 자성체(300b)의 일 끝단은 N극으로, 자성체(300b)의 타 끝단은 S극으로 분리될 수 있다. 그리고, 자성체(300b)의 자성을 제거하기 위해 N극으로 유도된 자성체(300b)의 일 끝단에 자석(500)의 N극을 접촉시킬 수 있다.
상술한 바와 같이, 본 발명 실시 예의 픽 앤 플레이스 방법은 자성체(300b)를 이용하여, 자성체(300b)와 소자(100) 내에 포함된 자성 물질 또는 자성체(300b)와 소자(100) 상에 배치된 자성 패턴(200) 사이에 발생하는 자성에 의해 소자(100)를 픽업할 수 있다. 따라서, 소자(100)의 크기 및 물성에 관계없이 소자(100)를 용이하게 픽 앤 플레이스(pick and place)할 수 있다. 더욱이, 소자(100)와 자성체(300b)가 오정렬 되더라도 소자(100)를 픽업할 수 있다.
특히, 본 발명 실시 예의 픽 앤 플레이스 방법을 이용하여 마이크로 크기의 발광 다이오드를 표시 장치의 데이터 라인과 게이트 라인이 교차하여 정의된 픽셀에 용이하게 배치할 수 있으며, 소자(100)를 1:1로 전사하거나 복수 개의 소자(100)를 한번에 전사하는데도 용이하다.
더욱이, 본 발명 실시 예의 픽 앤 플레이스 방법은 자성체(300b)를 이용하므로, 소자(100)가 액체 내에 있는 경우에도 소자(100)의 픽업(pick up)가 가능하며, 자성체(300b)의 자성을 조절하여, 소자(100)의 픽업뿐만 아니라 소자(100)를 픽업한 상태에서 소자(100)를 원하는 목표 지점으로 이송한 후, 자성체(300b)로부터 소자(100)를 분리시켜 소자(100)를 안착(place)시킬 수도 있다.
이상에서 설명한 본 발명 실시 예는 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 실시 예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명 실시 예가 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100: 소자 200: 자성 패턴
300: 픽업부 300a: 헤드부
300b: 자성체 300c: 코일
300d: 절연층 400a: 제 1 기판
400b: 제 2 기판 500: 자석
600a: 스위치 600b: 전원
600c: 배선

Claims (15)

  1. 상부면에 형성된 자성 패턴을 포함하는 소자 상에 N극과 S극으로 분리된 자성체를 정렬시키는 단계;
    상기 자성체의 하부면에 상기 자성 패턴을 통해 상기 소자를 픽업하는 단계;
    상기 소자를 목표 지점으로 이송시키는 단계;
    상기 자성체로부터 상기 소자를 분리하여 상기 소자를 상기 목표 지점에 안착시키는 단계를 포함하는 픽 앤 플레이스 방법.
  2. 제 1 항에 있어서,
    상기 자성체에 자성을 유도하여 상기 소자를 픽업하고, 상기 자성체의 자성을 제거하여 상기 자성체로부터 상기 소자를 분리하는 픽 앤 플레이스 방법.
  3. 제 2 항에 있어서,
    상기 자성체에 자석을 접촉시키거나 상기 자성체를 코일로 감싸 상기 코일에 제 1 방향의 전류를 인가하여 상기 자성체에 자성을 유도하는 픽 앤 플레이스 방법.
  4. 제 3 항에 있어서,
    상기 코일에 상기 제 1 방향과 반대인 제 2 방향의 전류를 인가하여 상기 자성체의 자성을 제거하는 픽 앤 플레이스 방법.
  5. 제 3 항에 있어서,
    상기 자성체는 헤드부에 적어도 두 개가 배치되며,
    상기 자성체에 선택적으로 상기 제 1 방향의 전류를 인가하여, 상기 소자를 선택적으로 픽업하는 픽 앤 플레이스 방법.
  6. 제 5 항에 있어서,
    전원부와 상기 자성체 사이에 배치된 스위치를 조절하여 상기 자성체에 선택적으로 상기 제 1 방향의 전류를 인가하는 픽 앤 플레이스 방법.
  7. 제 1 항에 있어서,
    상기 자성 패턴과 상기 자성체는 철(Fe), 니켈(Ni), 코발트(Co), 알루미늄(Al), 텅스텐(W), 백금(Pt) 중 선택된 하나 이상을 포함하는 픽 앤 플레이스 방법.
  8. 자성 물질을 포함하는 발광 다이오드 상에 N극과 S극으로 분리된 자성체를 정렬시키는 단계;
    상기 자성체의 하부면에 상기 발광 다이오드를 픽업하는 단계;
    상기 발광 다이오드를 목표 지점으로 이송시키는 단계;
    상기 자성체로부터 상기 발광 다이오드를 분리하여 상기 발광 다이오드를 상기 목표 지점에 안착시키는 단계를 포함하는 픽 앤 플레이스 방법.
  9. 제 8 항에 있어서,
    상기 발광 다이오드는 제 1 반도체층, 활성층 및 제 2 반도체층을 포함하는 발광 구조물, 상기 제 1 반도체층과 접속되는 제 1 전극, 상기 제 2 반도체층과 접속되는 제 2 전극을 포함하며,
    상기 제 1 전극과 상기 제 2 전극 중 적어도 하나의 전극이 상기 자성 물질을 포함하는 픽 앤 플레이스 방법.
  10. 제 8 항에 있어서,
    상기 자성체에 자성을 유도하여 상기 소자를 픽업하고, 상기 자성체의 자성을 제거하여 상기 자성체로부터 상기 소자를 분리하는 픽 앤 플레이스 방법.
  11. 제 10 항에 있어서,
    상기 자성체에 자석을 접촉시키거나 상기 자성체를 코일로 감싸 상기 코일에 제 1 방향의 전류를 인가하여 상기 자성체에 자성을 유도하는 픽 앤 플레이스 방법.
  12. 제 11 항에 있어서,
    상기 코일에 상기 제 1 방향과 반대인 제 2 방향의 전류를 인가하여 상기 자성체의 자성을 제거하는 픽 앤 플레이스 방법.
  13. 제 12 항에 있어서,
    상기 자성체는 헤드부에 적어도 두 개가 배치되며,
    상기 자성체에 선택적으로 상기 제 1 방향의 전류를 인가하여, 상기 발광 다이오드를 선택적으로 픽업하는 픽 앤 플레이스 방법.
  14. 제 13 항에 있어서,
    전원부와 상기 자성체 사이에 배치된 스위치를 조절하여 상기 자성체에 선택적으로 상기 제 1 방향의 전류를 인가하는 픽 앤 플레이스 방법.
  15. 제 8 항에 있어서,
    상기 자성 물질과 상기 자성체는 철(Fe), 니켈(Ni), 코발트(Co), 알루미늄(Al), 텅스텐(W), 백금(Pt) 중 선택된 하나 이상을 포함하는 픽 앤 플레이스 방법.
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