KR20170100197A - 수동 소자 내장을 위한 기판의 esl/esr 측정 방법 - Google Patents

수동 소자 내장을 위한 기판의 esl/esr 측정 방법 Download PDF

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Abstract

수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법이 개시된다. 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법은 수동 소자의 내장이 가능한 제1 테스트 기판을 이용하여 상기 수동 소자가 단락된 경우의 상기 제1 테스트 기판의 제1 S 파라미터를 측정하는 단계; 수동 소자의 내장이 가능한 제2 테스트 기판을 이용하여 상기 수동 소자가 개방된 경우의 상기 제2 테스트 기판의 제2 S 파라미터를 측정하는 단계; 수동 소자가 내장된 제3 테스트 기판을 이용하여 상기 제3 테스트 기판의 제3 S 파라미터를 측정하는 단계; 및 상기 제1 내지 제3 S 파라미터를 이용하여 상기 제3 테스트 기판의 등가직렬저항(ESR)과 등가직렬인덕턴스(ESL)를 연산하는 단계를 포함한다.

Description

수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법{ESL/ESR MEASUREMENT METHOD OF SUBSTRATE FOR EMBEDDING PASSIVE ELEMENT}
본 발명은 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법에 관한 것으로서, 수동 소자가 내장되는 실제 임베디드 PCB를 제작하기 전에 수동 소자가 실제 임베디트 PCB에 내장된 경우에 대한 ESL/ESR을 측정할 수 있는 방법에 관한 것이다.
임베디드 인쇄회로기판(Embedded PCB)는 기존 표면 실장 기술로 기판 표면 위에 접합시키던 캐패시터(Capacitor), 저항(register), 인턱터(inductor) 등의 수동 부품을 인쇄회로기판(Printed Circuit Board, PCB) 내층에 삽입시킨 것으로서, 기존 인쇄회로기판 위에 수동 소자가 차지하던 면적을 줄일 수 있어 상대적으로 많은 양의 칩을 실장 할 수 있고, 캐패시터 어셈블리가 불필요하기 때문에 패드(pad) 및 비아(via)가 필요 없어 인쇄회로기판의 크기를 축소할 수 있다. 또한, 임베디드 인쇄회로기판은 능동 소자와 수동 소자 간의 접속 길이가 짧아져 인덕턴스 성분의 감소에 따른 전기적 성능 향상이 가능하며, 실장을 위한 납땜 개수의 감소가 가능하고, 제품의 고부가가치로 효용성 증대와 원가 절감을 꾀할 수 있는 장점이 있다.
임베디드 PCB의 경우 설계된 바와 같이 성능이 발휘되려면 설계 단계에서 예상한 임베디드 PCB의 저항, 인덕턴스, 캐패시턴스가 실제 제작된 임베디드 PCB의 저항, 인턱턴스, 캐패시턴스와 동일하여야 한다. 그러나, 실제 임베디드 PCB의 경우 내장된 부품 자체의 오차, 부품간의 상호 인덕턴스 현상에 의하여 등가직렬저항 또는 등가직렬인덕턴스가 실제 설계한 것과 다르게 나타날 수 있다.
따라서, 실제로 임베디드 PCB를 제작하기 전에 수동 소자가 내장된 상태의 등가직렬저항 또는 등가직렬인덕턴스를 미리 정확히 측정하여 설계에 반영함으로써 원하는 성능을 발휘하는 임베디드 PCB를 제작하기 위한 방법이 필요하다.
본 발명이 해결하고자 하는 기술적 과제는, 수동 소자가 내장되는 실제 임베디드 PCB를 제작하기 전에, 수동 소자가 내장되는 경우를 가정하여 임베디드 PCB의 등가직렬저항 및 등가직렬인덕턴스 중 하나 이상을 미리 측정할 수 있는 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법을 제공하는 것이다.
상기와 같은 기술적 과제를 해결하기 위해, 본 발명의 실시예에 따른 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법은 수동 소자의 내장이 가능한 제1 테스트 기판을 이용하여 상기 수동 소자가 단락된 경우의 상기 제1 테스트 기판의 제1 S 파라미터를 측정하는 단계; 수동 소자의 내장이 가능한 제2 테스트 기판을 이용하여 상기 수동 소자가 개방된 경우의 상기 제2 테스트 기판의 제2 S 파라미터를 측정하는 단계; 수동 소자가 내장된 제3 테스트 기판을 이용하여 상기 제3 테스트 기판의 제3 S 파라미터를 측정하는 단계; 및 상기 제1 내지 제3 S 파라미터를 이용하여 상기 제3 테스트 기판의 ESR, ESL을 연산하는 단계를 포함할 수 있다.
하나의 실시예로 상기 제1 테스트 기판은, 상기 수동 소자가 내장될 수 있고, 상기 수동 소자의 크기에 대응하는 공간이 형성되어 있는 기판; 상기 공간을 채우고, 전도성 물질로 이루어진 단락부; 상기 기판 표면에 형성된 제1 및 제2 패드; 상기 제1 패드 및 상기 제2 패드를 각각 상기 단락부와 전기적으로 연결하는 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및 상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함할 수 있다.
하나의 실시예로 상기 제2 테스트 기판은, 기판; 상기 기판 표면에 형성된 제1 및 제2 패드; 상기 제1 패드 및 상기 제2 패드를 각각 상기 공간과 연결하는 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및 상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함할 수 있다.
하나의 실시예로 상기 제2 테스트 기판은, 상기 수동 소자가 내장될 수 있고, 상기 수동 소자의 크기에 대응하는 공간이 형성되어 있는 기판; 상기 기판 표면에 형성된 제1 및 제2 패드; 상기 제1 패드 및 상기 제2 패드를 각각 상기 공간과 연결하는 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및 상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함할 수 있다.
하나의 실시예로 상기 제3 테스트 기판은, 상기 수동 소자가 내장될 수 있는 공간이 형성되어 있는 기판; 상기 기판 표면에 형성된 제1 및 제2 패드; 상기 공간에 내장된 상기 수동 소자의 제1 단자 및 제2 단자와 각각 전기적으로 연결된 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및 상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함할 수 있다.
하나의 실시예로 상기 제1 S 파라미터, 상기 제2 S 파라미터 및 상기 제3 S 파라미터는 상기 수동 소자에 입력되는 전압에 대한 상기 수동 소자에서 출력되는 전압의 비(比)일 수 있다.
하나의 실시예로 상기 수동 소자는 적층세라믹콘덴서(Multi layer Ceramic Condensor)일 수 있다.
상기와 같은 본 발명은, 수동 소자가 내장되는 경우를 가정하여 임베디드 PCB의 등가직렬저항 및 등가직렬인덕턴스 중 하나 이상을 미리 측정할 수 있어 원하는 성능을 발휘하는 임베디드 PCB를 제작할 수 있는 효과가 있다.
본 발명은 수동 소자가 내장되어 있는 실제 임베디드 PCB를 이용하지 않고서도 미리 제작하려고 하는 임베디드 PCB의 등가직렬저항과 등가직렬인덕턴스를 미리 측정할 수 있는 효과가 있다.
본 발명은 수동 소자가 내장될 경우를 가정하여 제작하고자 하는 임베디드 PCB의 등가직렬저항과 등가직렬인덕턴스를 미리 측정할 수 있기 때문에 수동 소자를 선정하기 위한 데이터를 미리 확보할 수 있는 효과가 있다.
도 1은 본 발명의 실시예에 따른 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법을 설명하기 위한 흐름도이다.
도 2는 본 발명의 실시예에 따른 제1 테스트 기판을 설명하기 위한 개념도이다.
도 3은 본 발명의 실시예에 따른 제2 테스트 기판을 설명하기 위한 개념도이다.
도 4는 본 발명의 실시예에 따른 제3 테스트 기판을 설명하기 위한 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러가지 실시예를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 실시예에 따른 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법을 설명하기 위한 흐름도이고, 도 2는 본 발명의 실시예에 따른 제1 테스트 기판을 설명하기 위한 개념도이고, 도 3은 본 발명의 실시예에 따른 제2 테스트 기판을 설명하기 위한 개념도이고, 도 4는 본 발명의 실시예에 따른 제3 테스트 기판을 설명하기 위한 개념도이다.
도 1 내지 도 4를 참조하면, 본 발명의 실시예에 따른 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법은 수동 소자의 내장이 가능한 제1 테스트 기판을 이용하여 상기 수동 소자가 단락된 경우의 상기 제1 테스트 기판의 제1 S 파라미터를 측정하는 단계(S100), 수동 소자의 내장이 가능한 제2 테스트 기판을 이용하여 상기 수동 소자가 개방된 경우의 상기 제2 테스트 기판의 제2 S 파라미터를 측정하는 단계(S200), 수동 소자가 내장된 제3 테스트 기판을 이용하여 상기 제3 테스트 기판의 제3 S 파라미터를 측정하는 단계(S300) 및 상기 제1 내지 제3 S 파라미터를 이용하여 상기 제3 테스트 기판의 ESR, ESL을 연산하는 단계(S400)를 포함할 수 있다.
일 예로 수동 소자 내장을 위한 기판은 임베디드 PCB이고, 임베디드 PCB는 저항, 커패시터, 인덕터, 적층세라믹콘덴서(Multi-Layer Ceramic Condensor, MLCC) 등의 수동 소자를 PCB 내층에 삽입해 PCB 내부에서 수동 소자들이 자신의 기능을 발휘할 수 있다. 본 발명은 이러한 수동 소자가 실제 임베디드 PCB에 삽입되기 전에 테스트 기판을 이용하여 수동 소자 삽입 후의 테스트 기판의 등가직렬저항(Equivalent Serial Resistance, ESR)과 등가직렬인덕턴스(Equivalent Serial Inductance, ESL)를 측정함으로써 실제 임베디드 PCB에 수동 소자가 삽입된 후의 상태를 정확히 예측할 수 있다.
이를 위하여, 수동 소자의 내장이 가능한 제1 테스트 기판을 이용하여 상기 수동 소자가 단락된 경우의 상기 제1 테스트 기판의 제1 S 파라미터를 측정한다(S100). 제1 테스트 기판(100)은 실제 임베디드 PCB와 동일한 형상으로 제작될 수 있다. 제1 테스트 기판(100)은 기판(110), 단락부(120), 제1 패드(130), 제2 패드(140), 제1 블라인드 비아홀(150) 및 제2 블라인드 비아홀(160) 및 등가회로부(170)를 포함할 수 있다.
기판(110)에는 수동 소자가 내장될 수 있고, 수동 소자의 크기에 대응하는 공간이 형성되어 있을 수 있다. 정확한 S 파라미터 측정을 위하여 기판(110)은 유전체로 이루어질 수 있고, 유전체의 유전 상수(dielectric constant)는 약 4 내지 5일 수 있다.
단락부(120)는 상기 공간을 채우고, 전도성 물질로 이루어질 수 있다. 이는 수동 소자가 실제 임베디드 PCB에 삽입된 상태에서 단락된 경우의 제1 테스트 기판(100)의 S 파라미터를 측정하기 위함이다.
제1 패드(130)와 제2 패드(140)은 기판(110) 표면에 형성될 수 있고, 제1 패드(130)와 제2 패드(140)는 전도성 물질로 각각 이루어질 수 있으며, 수동 소자가 단락된 경우의 제1 테스트 기판(100)의 S 파라미터를 측정할 수 있는 장치와 연결하기 위한 구성이다.
제1 블라인드 비아홀(150)은 제1 패드(130)와 단락부(120)를 전기적으로 연결할 수 있고, 제2 블라인드 비아홀(160)은 제2 패드(140)와 단락부(120)를 전기적으로 연결할 수 있다.
등가회로부(170)는 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로를 나타낸다. 등가회로부(170)를 구비함으로써 수동 소자와 등가회로 간의 영향을 실제 임베디드 PCB와 동일하게 구현할 수 있다.
이러한 제1 테스트 기판(100)을 이용하게 되면, 수동 소자가 실제 임베디드 PCB 내에 삽입된 상태에서 수동 소자가 단락된 경우에 대한 실제 임베디드 PCB의 S 파라미터 측정이 가능하다.
수동 소자의 내장이 가능한 제2 테스트 기판을 이용하여 상기 수동 소자가 개방된 경우의 상기 제2 테스트 기판의 제2 S 파라미터를 측정한다(S200).
제2 테스트 기판(200)은 실제 임베디드 PCB와 동일한 형상으로 제작될 수 있다. 제2 테스트 기판(200)은 기판(210), 제1 패드(230), 제2 패드(240), 제1 블라인드 비아홀(250), 제2 블라인드 비아홀(260) 및 등가회로부(270)을 포함할 수 있다.
기판(210)은 정확한 S 파라미터 측정을 위하여 유전체로 이루어질 수 있고, 유전체의 유전 상수(dielectric constant)는 약 4 내지 5일 수 있다.
제1 패드(230) 및 제2 패드(240)은 기판(210) 표면에 형성될 수 있고, 제1 패드(230)와 제2 패드(240)는 전도성 물질로 각각 이루어질 수 있으며, 수동 소자가 개방된 경우의 제2 테스트 기판(200)의 S 파라미터를 측정할 수 있는 장치와 연결하기 위한 구성이다.
제1 블라인드 비아홀(250)은 제1 패드(230)와 공간(220)을 전기적으로 연결할 수 있고, 제2 블라인드 비아홀(260)은 제2 패드(240)와 공간(220)를 전기적으로 연결할 수 있다. 제1 블라인드 비아홀(250)과 제2 블라인드 비아홀(260)의 길이는 위에서 설명한 제1 블라인드 비아홀(150) 및 제2 블라인드 비아홀(260)과 각각 동일한 형상과 길이로 형성될 수 있다.
등가회로부(270)는 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로를 나타낸다. 등가회로부(270)를 구비함으로써 수동 소자와 등가회로 간의 영향을 실제 임베디드 PCB와 동일하게 구현할 수 있다.
이러한 제2 테스트 기판(200)을 이용하게 되면, 수동 소자가 실제 임베디드 PCB 내에 삽입된 상태에서 수동 소자가 개방된 경우에 대한 실제 임베디드 PCB의 S 파라미터 측정이 가능하다.
수동 소자가 내장된 제3 테스트 기판을 이용하여 상기 제3 테스트 기판의 제3 S 파라미터를 측정한다(S300). S100 단계, S200단계 및 S300 단계의 순서는 무작위로 변경될 수 있다.
제3 테스트 기판(300)은 실제 임베디드 PCB와 동일한 형상으로 제작될 수 있다. 제3 테스트 기판(300)은 기판(310), 제1 패드(330), 제2 패드(340), 제1 블라인드 비아홀(350) 및 제2 블라인드 비아홀(360) 및 등가회로부(370)를 포함할 수 있다.
기판(310)에는 수동 소자(320)가 내장될 수 있고, 수동 소자(320)의 크기에 대응하는 공간이 형성되어 있을 수 있다. 정확한 S 파라미터 측정을 위하여 기판(310)은 유전체로 이루어질 수 있고, 유전체의 유전 상수(dielectric constant)는 약 4 내지 5일 수 있다. 상기 공간에는 실제 임베디드 PCB에 삽입되는 수동 소자(320)가 삽입될 수 있고, 상기 공간은 실제 임베디드 PCB에서 수동 소자(320)가 삽입되는 위치와 대응하는 위치에 형성될 수 있다.
제1 패드(330)와 제2 패드(340)은 기판(310) 표면에 형성될 수 있고, 제1 패드(330)와 제2 패드(340)는 전도성 물질로 각각 이루어질 수 있다. 제1 패드(330)과 제2 패드(340)는 수동 소자(320)가 제3 테스트 기판(300)에 내장된 경우의 제3 테스트 기판(300)의 S 파라미터를 측정할 수 있는 장치와 연결하기 위한 구성이다.
제1 블라인드 비아홀(350)은 상기 공간 내에 내장된 수동 소자(320)의 제1 단자를 제1 패드(330)와 전기적으로 연결하고, 제2 블라인드 비아홀(360)은 수동 소자(320)의 제2 단자를 제2 패드(340)와 전기적으로 연결할 수 있다.
등가회로부(370)는 수동 소자(320)를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로를 나타낸다. 등가회로부(370)를 구비함으로써 수동 소자(320)와 등가회로 간의 영향을 실제 임베디드 PCB와 동일하게 구현할 수 있다.
이러한 제3 테스트 기판(300)을 이용하게 되면, 수동 소자(320)가 실제 임베디드 PCB 내에 삽입된 상태에서의 실제 임베디드 기판의 S 파라미터 측정이 가능하다. S100 단계, S200단계 및 S300 단계의 순서는 무작위로 변경될 수 있다.
제1 내지 제3 S 파리미터 측정이 완료되면, 제1 내지 제3 파마미터를 이용하여 제3 테스트 기판(300)의 등가직렬저항(ESR)과 등가직렬인덕턴스(ESL)를 연산한다(S400). 일 예로 상기 제1 S 파라미터, 상기 제2 S 파라미터 및 상기 제3 S 파라미터는 수동 소자에 입력되는 전압에 대한 수동 소자에서 출력되는 전압의 비(比)일 수 있다. 수동 소자가 단락된 상태의 제1 S 파라미터, 수동 소자가 개방된 상태의 제2 S 파라미터 및 수동 소자가 내장된 상태의 제3 S 파라미터를 이용하면 수동 소자가 실제로 내장되는 실제 임베디드 PCB의 등가직렬저항과 등가직렬인덕턴스를 연산할 수 있어, 실제 임베디드 PCB 제작시 등가직렬저항과 등가직렬인덕턴스를 반영한 최적화된 회로 설계가 가능하다.
이와 같이 본 발명은 실제 임베디드 PCB를 제작하기 전에 테스트 기판들을 이용하여 실제 임베디드 PCB에 수동 소자가 내장되는 경우의 등가직렬저항 및 등가직렬인덕턴스를 미리 연산함으로써 수동 소자를 실제 임베디드 PCB에 내장하지 않고서도 실제 임베디드 PCB의 S 파라미터를 미리 예측할 수 있다.
이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 특허청구범위에 의해서 정해져야 할 것이다.
100: 제1 테스트 기판 110: 기판
120: 단락부 130: 제1 패드
140: 제2 패드 150: 제1 블라인드 비아홀
160: 제2 블라인드 비아홀 170: 등가회로부
200: 제2 테스트 기판 210: 기판
230: 제1 패드 240: 제2 패드
250: 제1 블라인드 비아홀 260: 제2 블라인드 비아홀
270: 등가회로부 300: 제3 테스트 기판
310: 기판 320: 수동 소자
330: 제1 패드 340: 제2 패드
350: 제1 블라인드 비아홀 360: 제2 블라인드 비아홀
370: 등가회로부

Claims (7)

  1. 수동 소자의 내장이 가능한 제1 테스트 기판을 이용하여 상기 수동 소자가 단락된 경우의 상기 제1 테스트 기판의 제1 S 파라미터를 측정하는 단계;
    수동 소자의 내장이 가능한 제2 테스트 기판을 이용하여 상기 수동 소자가 개방된 경우의 상기 제2 테스트 기판의 제2 S 파라미터를 측정하는 단계;
    수동 소자가 내장된 제3 테스트 기판을 이용하여 상기 제3 테스트 기판의 제3 S 파라미터를 측정하는 단계; 및
    상기 제1 내지 제3 S 파라미터를 이용하여 상기 제3 테스트 기판의 등가직렬저항(ESR)과 등가직렬인덕턴스(ESL)를 연산하는 단계를 포함하는, 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법.
  2. 제1항에 있어서,
    상기 제1 테스트 기판은,
    상기 수동 소자가 내장될 수 있고, 상기 수동 소자의 크기에 대응하는 공간이 형성되어 있는 기판;
    상기 공간을 채우고, 전도성 물질로 이루어진 단락부;
    상기 기판 표면에 형성된 제1 및 제2 패드;
    상기 제1 패드 및 상기 제2 패드를 각각 상기 단락부와 전기적으로 연결하는 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및
    상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함하는, 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법.
  3. 제1항에 있어서,
    상기 제2 테스트 기판은,
    기판;
    상기 기판 표면에 형성된 제1 및 제2 패드;
    상기 제1 패드 및 상기 제2 패드를 각각 상기 공간과 연결하는 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및
    상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함하는, 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법.
  4. 제1항에 있어서,
    상기 제2 테스트 기판은,
    상기 수동 소자가 내장될 수 있고, 상기 수동 소자의 크기에 대응하는 공간이 형성되어 있는 기판;
    상기 기판 표면에 형성된 제1 및 제2 패드;
    상기 제1 패드 및 상기 제2 패드를 각각 상기 공간과 연결하는 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및
    상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함하는, 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법.
  5. 제1항에 있어서,
    상기 제3 테스트 기판은,
    상기 수동 소자가 내장될 수 있는 공간이 형성되어 있는 기판;
    상기 기판 표면에 형성된 제1 및 제2 패드;
    상기 공간에 내장된 상기 수동 소자의 제1 단자 및 제2 단자와 각각 전기적으로 연결된 제1 블라인드 비아홀 및 제2 블라인드 비아홀; 및
    상기 수동 소자를 내장하기 위한 실제 기판에 구비되는 소자들에 대응하는 등가회로부를 포함하는, 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법.
  6. 제1항에 있어서,
    상기 제1 S 파라미터, 상기 제2 S 파라미터 및 상기 제3 S 파라미터는 상기 수동 소자에 입력되는 전압에 대한 상기 수동 소자에서 출력되는 전압의 비(比)인, 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법.
  7. 제1항에 있어서,
    상기 수동 소자는 적층세라믹콘덴서(Multi layer Ceramic Condensor)인, 수동 소자 내장을 위한 기판의 ESL/ESR 측정 방법.
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* Cited by examiner, † Cited by third party
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