KR20170082956A - 반도체 장치 - Google Patents

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Abstract

본 기술은 반도체 장치에 관한 것으로서, 제1 제어신호에 응답하여 입력 데이터를 제1 노드로 전달하기 위한 프리 구동부; 제1 전압을 구동 전압으로 하여 상기 제1 노드에 전달된 입력 데이터를 출력하기 위한 메인 구동부; 및 제2 제어신호에 응답하여 상기 제1 노드로 상기 제1 전압과 다른 레벨을 갖는 제2 전압을 공급하기 위한 바이어스 조절부가 제공될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 특허 문헌은 반도체 설계 기술에 관한 것으로, 보다 구체적으로 데이터 출력 동작을 수행하는 반도체 장치에 관한 것이다.
반도체 장치는 점점 고속화, 고집적화, 저전력화되어 가고 있다. 반도체 장치의 고속화, 저전력화를 위해서는 반도체 장치에 사용되는 소자가 저전압에서도 문제없이 동작해야 한다. 저전압에서 사용될 수 있도록 설계되지 않은 일반적인 소자를 사용하는 경우, 저전압 환경에서 제대로 동작하지 않는다는 문제점이 있다. 또한, 저전압에서 동작하도록 설계된 소자의 경우 누설 전류 문제가 발생할 수 있다. 예컨대, 일반적인 트랜지스터의 경우 문턱 전압이 높아서 저전압에 응답하여 동작하지 않는 문제점이 있고, 저전압 트랜지스터의 경우 문턱 전압이 낮아서 누설 전류가 증가한다는 문제점이 있다.
본 발명의 실시예들이 해결하고자 하는 과제는, 저전압으로 동작하는 스탠바이 모드시 메인 구동부의 누설 전류를 감소시킬 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 장치는, 제1 제어신호에 응답하여 입력 데이터를 제1 노드로 전달하기 위한 프리 구동부; 제1 전압을 구동 전압으로 하여 상기 제1 노드에 전달된 입력 데이터를 출력하기 위한 메인 구동부; 및 제2 제어신호에 응답하여 상기 제1 노드로 상기 제1 전압과 다른 레벨을 갖는 제2 전압을 공급하기 위한 바이어스 조절부를 포함할 수 있다.
바람직하게, 상기 제2 제어신호는 저전압으로 동작하는 스탠바이 모드시 활성화될 수 있다.
바람직하게, 상기 프리 구동부는, 상기 제1 제어신호의 비활성화시 상기 제1 노드를 플로팅 시킬 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는, 제1 제어신호에 응답하여 입력 데이터를 제1 및 제2 노드로 전달하기 위한 프리 구동부; 제1 및 제2 전압을 구동 전압으로 하여 상기 제1 및 제2 노드에 전달된 입력 데이터를 출력하기 위한 메인 구동부; 및 제2 제어신호에 응답하여 상기 프리 구동부의 제1 벌크 전압단 및 상기 제1 노드와 상기 프리 구동부의 제2 벌크 전압단 및 상기 제2 노드에 상기 제1 전압보다 높은 레벨인 제3 전압과 상기 제2 전압보다 낮은 레벨인 제4 전압을 공급하기 위한 바이어스 조절부를 포함할 수 있다.
바람직하게, 상기 제2 제어신호는 저전압으로 동작하는 스탠바이 모드시 활성화될 수 있다.
바람직하게, 상기 프리 구동부는, 상기 제1 제어신호의 비활성화시 상기 제1 및 제2 노드를 플로팅시킬 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는, 입력 데이터를 출력하기 위한 메인 구동부; 및 액티브 모드시 상기 입력 데이터를 상기 메인 구동부로 전달하고, 스탠바이 모드시 상기 메인 구동부의 누설 전류를 방지하기 위한 반도체 바이어스 컨트롤러를 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 장치에 의하면, 저전압으로 동작하는 스탠바이 모드시 프리 구동부의 벌크 전압단 및 프리 구동부의 출력 신호에 대응하는 메인 구동부의 게이트 전압단에 인가되는 전압 레벨을 조절하여 메인 구동부의 누설 전류를 차단할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 회로도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성도이다.
도 1을 참조하면, 반도체 장치는 프리 구동부(110), 메인 구동부(120) 및 바이어스 조절부(130)를 포함할 수 있다.
프리 구동부(110)는 제1 제어신호(PUEN/PDEN)에 응답하여 입력 데이터(PU/PD)를 제1 및 제2 노드(PUN, PDN)로 출력하기 위한 풀업 프리 구동부(111) 및 풀다운 프리 구동부(112)를 포함할 수 있다. 여기서 입력 데이터(PU/PD)는 동일한 데이터일 수 있으며, 본 발명의 실시예에서는 풀업 프리 구동부(111)로 입력되는 데이터를 풀업 데이터(PU), 풀다운 프리 구동부(112)로 입력되는 데이터를 풀다운 데이터(112)라 칭하기로 한다. 또한, 제1 제어신호(PUEN/PDEN)도 동일한 신호일 수 있으며, 풀업 프리 구동부(211)로 입력되는 신호를 풀업 제1 제어신호(PUEN), 풀다운 프리 구동부(212)로 입력되는 신호를 풀다운 제1 제어신호(PDEN)라 칭하기로 한다.
한편, 프리 구동부(110)는 제1 제어신호(PUEN/PDEN)의 비활성화시 제1 및 제2 노드(PUN, PDN)를 플로팅시킬 수 있다. 다시 말하면, 프리 구동부(110)는 제1 제어신호(PUEN/PDEN)의 비활성화시 구동하지 않으며, 이로 인해 제1 및 제2 노드(PUN, PDN)는 플로팅될 수 있다. 제1 제어신호(PUEN/PDEN)는 추후 설명될 제2 제어신호(OFFB/OFF)에 응답하여 비활성화될 수 있다. 여기서 제2 제어신호(OFFB/OFF)는 액티브 모드의 비활성화시, 저전압으로 동작하는 스탠바이 모드시 활성화되는 신호일 수 있다.
메인 구동부(120)는 제1 전압(VDD1/VSS1)을 구동전압으로 하여 상기 제1 및 제2 노드(PUN, PDN)에 전달된 입력 데이터(PU/PD)를 출력하기 위한 풀업 메인 구동부(121) 및 풀다운 메인 구동부(122)를 포함할 수 있다.
여기서 풀업 메인 구동부(121)는 풀업 구동소자로서 PMOS 트랜지스터(P1) 및 저항 소자인 제1 저항(R1)을 포함할 수 있으며, 풀다운 메인 구동부(122)는 풀다운 구동 소자로서 NMOS 트랜지스터(N1)와 저항소자인 제2 저항(R2)을 포함할 수 있다. PMOS 트랜지스터 P1은 외부 전원전압(VDD1) 노드와 제1 저항(R1) 노드 사이에 연결되어 게이트 단자를 통해 제1 노드(PUN)에 전달된 입력 데이터(PU)를, NMOS 트랜지스터 N1는 제2 저항(R2) 노드와 외부 접지전압(VSS1) 노드 사이에 연결되어 게이트 단자를 통해 제2 노드(PDN)에 전달된 풀다운 데이터(PD)가 인가될 수 있다.
바이어스 조절부(130)는 제2 제어신호(OFFB/OFF)에 응답하여 제1 및 제2 노드(PUN, PDN)로 제1 전압과 다른 레벨을 갖는 제2 전압을 공급할 수 있다. 여기서 제1 전압은 풀업 동작 및 풀다운 동작에 따라서 외부 전원전압(VDD1) 또는 외부 접지전압(VSS1)일 수 있으며, 제2 전압은 풀업 동작 및 풀다운 동작에 따라서 외부 전원전압(VDD1)보다 높은 전압 레벨 또는 외부 접지전압(VSS1)보다 낮은 전압 레벨을 갖는 전압일 수 있다. 여기서 제2 제어신호(OFFB/OFF)는 서로 반대위상을 갖는 신호일 수 있으며, 추후 설명될 풀업 바이어스 조절부(131)로 입력되는 제어신호를 풀업 제2 제어신호(OFFB), 풀다운 바이어스 조절부(131)로 입력되는 제어신호를 풀다운 제2 제어신호(OFF)라 칭하기로 한다. 또한, 제2 제어신호(OFFB/OFF)는 외부 또는 내부에서 생성되는 모드 신호일 수 있다.
바이어스 조절부(130)는 풀업 바이어스 조절부(131) 및 풀다운 바이어스 조절부(132)를 포함할 수 있다.
여기서 풀업 바이어스 조절부(131)는 풀업 제2 제어신호(OFFB)에 응답하여 제1 노드(PUN)로 외부 전원전압(VDD1)인 제1 전압보다 높은 레벨을 갖는 제2 전압을 공급할 수 있으며, 풀다운 바이어스 조절부(132)는 풀다운 제2 제어신호(OFF)에 응답하여 제2 노드(PDN)를 외부 접지전압(VSS1)인 제1 전압보다 낮은 레벨을 갖는 제2 전압을 공급할 수 있다.
또한, 풀업 바이어스 조절부(131) 및 풀다운 바이어스 조절부(132) 각각은 풀업 및 풀다운 제2 제어신호(OFFB, OFF)에 응답하여 풀업 및 풀다운 프리 구동부(111, 112) 각각의 벌크 전압단에 상기 제2 전압을 공급하도록 제어하는 벌크 전압 제어부(미도시)를 포함할 수 있다.
한편, 풀업 바이어스 조절부(131)는 액티브 동작시 제1 노드(PUN)로 외부 전원전압(VDD1)인 제1 전압을 공급할 수 있으며, 풀업 프리 구동부(111)의 벌크 전압 또한 외부 전원전압(VDD1)인 제1 전압으로 공급할 수 있다. 풀다운 바이어스 조절부(132)는 액티브 동작시 제2 노드(PDN)로 외부 접지전압(VSS1)인 제1 전압을 공급할 수 있으며, 풀다운 프리 구동부(112)의 벌크 전압 또한 외부 접지전압(VSS1)인 제1 전압으로 공급할 수 있다.
한편, 본 발명의 실시예에 따른 반도체 장치는 신호 생성부(140)를 더 포함할 수 있다. 신호 생성부(140)는 액티브 모드의 비활성화시 스탠바이 모드를 활성화시키기 위한 제2 제어신호(OFF)에 응답하여 제1 제어신호(PUEN/PDEN)를 비활성화시킬 수 있다. 본 발명의 실시예에서는 제2 제어신호(OFF)에 응답하여 제1 제어신호(PUEN/PDEN)를 비활성화시킬 수 있으나, 제1 제어신호(PUEN/PDEN)는 액티브 모드시 활성화되는 신호에 응답하여 활성화될 수도 있다.
이하, 본 발명의 실시예에 따른 반도체 장치에 대한 동작 설명을 하기로 한다. 여기서, 풀업 동작을 대표로 설명하기로 한다.
먼저, 액티브 모드시 풀업 프리 구동부(111)는 풀업 제1 제어신호(PUEN)에 응답하여 풀업 데이터(PU)를 제1 노드(PUN)로 출력할 수 있으며, 풀업 메인 구동부(121)는 외부 전원전압(VDD1)인 제1 전압을 구동 전압으로 하여 제1 노드(PUN)에 전달된 입력 데이터(PU)를 출력단(OUTPUT)으로 출력할 수 있다.
다음으로, 스탠바이 모드시 풀업 프리 구동부(111)는 비활성화된 풀업 제어신호(PUEN)에 응답하여 비활성화될 수 있으며, 이로 인해 제1 노드(PUN)는 플로팅 될 수 있다. 풀업 바이어스 조절부(131)는 풀업 제2 제어신호(OFFB)에 응답하여 제1 노드(PUN)에 외부 전원전압(VDD1)인 제1 전압보다 높은 전압 레벨을 갖는 제2 전압을 공급할 수 있고, 그로 인해 풀업 메인 구동부(121)는 게이트 전압이 소스 전압보다 높아짐에 따라서 누설 전류를 차단할 수 있다.
또한, 스탠바이 모드시, 풀업 바이어스 조절부(131)는 풀업 프리 구동부(111)의 벌크 전압단에 외부 전원전압(VDD1)인 제1 전압보다 높은 전압레벨을 갖는 제2 전압을 공급하도록 제어할 수 있다. 이는 풀업 프리 구동부(111)의 출력 노드인 제1 노드(PUN)에 풀업 바이어스 조절부(131)의 제어에 따라 고전압이 공급되는 것을 의미한다. 만약, 풀업 프리 구동부(111)의 벌크 트랜지스터(미도시)의 벌크 전압이 종래와 같이 외부 전원전압(VDD1) 레벨을 갖게 된다면, 상기 벌크 트랜지스터의 소스-드레인이 역전되어 턴-오프(turn-off) 상태여야 하는 벌크 트랜지스터가 턴-온(turn-on)되는 상황이 발생하여 오동작을 일으킬 수 있다. 따라서, 풀업 프리 구동부(111)의 벌크전압 또한 제1 전압보다 높은 제2 전압 레벨을 갖도록 제어하여 풀업 프리 구동부(111)의 트랜지스터가 턴-온 되는 상황을 방지할 수 있다.
다시 말하면, 바이어스 조절부(130)는 스탠바이 모드시 프리 구동부(110)의 출력 노드인 제1 및 제2 노드(PUN, PDN)에 액티브 모드시 동작하는 전압인 제1 전압의 전압 레벨보다 높은 전압 및 낮은 전압인 제2 전압이 공급될 수 있도록 제어하여 메인 구동부(120)의 누설 전류를 차단할 수 있다. 또한, 스탠바이 모드시 프리 구동부(110)의 벌크 전압 또한 제1 및 제2 노드(PUN, PDN)에 공급된 전압 레벨과 동일한 레벨을 가질 수 있도록 제어함으로써, 플로팅 되어 턴-오프 상태인 트랜지스터가 턴-온 될 수 있는 현상을 방지하는 것이 가능하다.
한편, 풀다운 프리 구동부(112), 풀다운 메인 구동부(121) 및 풀다운 바이어스 조절부(131)는 풀업 동작과는 반대로 동작할 수 있으므로 이에 대한 상세한 동작 설명은 생략하기로 한다.
도 2는 본 발명의 다른 실시예에 따른 반도체 장치의 회로도이다.
도 2를 참조하면, 반도체 장치는 프리 구동부(210), 메인 구동부(220) 및 바이어스 조절부(230)를 포함할 수 있다.
프리 구동부(210)는 제1 제어신호(PUEN/PDEN)에 응답하여 입력 데이터(PU/PD)를 제1 및 제2 노드(PUN, PDN)로 출력할 수 있다. 여기서 입력 데이터(PU/PD)는 동일한 데이터일 수 있으며, 추후 설명될 풀업 프리 구동부(211)로 입력되는 데이터를 풀업 데이터(PU), 풀다운 프리 구동부(212)로 입력되는 데이터를 풀다운 데이터(PD)라 칭하기로 한다. 또한, 프리 구동부(210)는 제1 제어신호(PUEN/PDEN)의 비활성화시 해당 프리 구동부의 동작이 비활성화될 수 있으며, 그로 인해 제1 및 제2 노드(PUN, PDN)는 플로팅될 수 있다. 제1 제어신호(PUEN/PDEN)는 추후 설명될 제2 제어신호(OFFB/OFF)에 응답하여 비활성화될 수 있다. 또한, 제1 제어신호(PUEN/PDEN)는 서로 동일한 신호일 수 있으며, 추후 설명될 풀업 프리 구동부(211)로 입력되는 신호를 풀업 제어신호(PUEN), 풀다운 프리 구동부(212)로 입력되는 신호를 풀다운 제어신호(PDEN)라 칭하기로 한다. 한편, 제2 제어신호(OFFB/OFF)는 액티브 모드가 비활성화된 경우, 저전압으로 동작하는 스탠바이 모드시 활성화되는 신호일 수 있다.
프리 구동부(210)는 풀업 프리 구동부(211) 및 풀다운 프리 구동부(212)를 포함할 수 있다. 여기서 풀업 프리 구동부(211)는 풀업 제1 제어신호(PUEN)에 응답하여 풀업 데이터(PU)를 제1 노드(PUN)로 출력할 수 있으며, 풀다운 프리 구동부(212)는 풀다운 제1 제어신호(PDEN)에 응답하여 풀다운 데이터(PD)를 제2 노드(PDN)로 출력할 수 있다.
풀업 프리 구동부(211)는 다수의 PMOS 트랜지스터(P2, P3, P4, P5, P6) 및 다수의 NMOS 트랜지스터(N2, N3, N4, N5, N6)를 포함할 수 있다. 여기서 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2는 제1 전원전압(VDD1) 노드와 NMOS 트랜지스터 N3 사이에 직렬 연결되어 공통 게이트 단자를 통해 풀업 데이터(PU)가 인가된다. PMOS 트랜지스터 P6와 NMOS 트랜지스터 N4 또한 PMOS 트랜지스터 P5와 제1 접지전압(VSS1) 노드 사이에 직렬 연결되어 공통 게이트 단자를 통해 풀업 데이터(PU)가 인가된다. NMOS 트랜지스터 N3은 NMOS 트랜지스터 N2와 제1 접지전압(VSS1) 노드 사이에 연결되어 게이트 단자를 통해 풀업 인에이블 신호(PUEN)가 인가될 수 있고, PMOS 트랜지스터 P5는 제1 전원전압(VDD1) 노드와 PMOS 트랜지스터 P6 사이에 연결되어 게이트 단자를 통해 반전된 풀업 인에이블 신호(PUENB)가 인가될 수 있다. PMOS 트랜지스터 P3의 소스단은 제1 전원전압(VDD1) 노드와 연결되고, 드레인단은 PMOS 트랜지스터 P2와 NMOS 트랜지스터 N2 사이에 연결되며, 게이트 단자를 통해 풀업 인에이블 신호(PUEN)가 인가된다. NMOS 트랜지스터 N5의 소스단은 PMOS 트랜지스터 P6과 NMOS 트랜지스터 사이에 연결되고, 드레인단은 제1 접지전압(VSS1) 노드에 연결되며, 게이트 단자를 통해 반전된 풀업 인에이블 신호(PUENB)가 인가될 수 있다. 마지막으로 PMOS 트랜지스터 P4와 NMOS 트랜지스터 N6은 제1 전원전압(VDD1) 노드와 제1 접지전압(VSS1) 노드 사이에 직렬 연결되며 PMOS 트랜지스터 P4는 벌크단자를 통해 벌크전압이 인가될 수 있다. 그리고 PMOS 트랜지스터 P4와 NMOS 트랜지스터 N6는 공통 드레인 단자를 제1 노드(PUN)로 풀업 데이터(PU)를 출력할 수 있다.
이러한 구성을 갖는 풀업 프리 구동부(211)는 풀업 제어신호(PUEN)에 응답하여 풀업 데이터(PU)의 레벨 값에 따라서 제1 노드(PUN)로 전달되는 풀업 데이터(PU) 값이 로우 또는 하이 레벨을 갖도록 제어하여 출력하는 것이 가능하다. 또한, 풀업 인에이블 신호(PUEN)의 비활성화시, 풀업 프리 구동부(211)의 PMOS 트랜지스터 P3이 턴-오프 되고, 그로 인해 풀업 프리 구동부(211)의 출력 노드, 즉 제1 노드(PUN)가 플로팅 될 수 있다.
풀다운 프리 구동부(212)는 풀업 프리 구동부(211)와 동일한 구성을 가지고 있으며, 풀업 프리 구동부(211)와는 반대로 동작하므로 상세한 구성 및 동작 설명은 생략하기로 한다.
메인 구동부(220)는 제1 전원전압(VDD1) 및 제1 접지전압(VSS1)을 구동전압으로 하여 상기 제1 및 제2 노드(PUN, PDN)에 전달된 풀업 및 풀다운 데이터(PU/PD)를 출력하기 위한 풀업 메인 구동부(221) 및 풀다운 메인 구동부(222)를 포함할 수 있다.
여기서 풀업 메인 구동부(221)는 풀업 구동소자로서 PMOS 트랜지스터(P15) 및 저항 소자인 제3 저항(R3)을 포함할 수 있으며, 풀다운 메인 구동부(222)는 풀다운 구동소자로서 NMOS 트랜지스터(N15) 및 저항 소자인 제4 저항(R4)을 포함할 수 있다. PMOS 트랜지스터 P15는 제1 전원전압(VDD1) 노드와 제3 저항(R3) 노드 사이에 연결되어 게이트 단자를 통해 제1 노드(PUN)에 전달된 풀업 데이터(PU), NMOS 트랜지터 N15는 제4 저항(R4) 노드와 제1 접지 전압(VSS1) 노드 사이에 연결되어 게이트 단자를 통해 제 노드(PDN)에 전달된 풀다운 데이터(PD)가 인가될 수 있다.
바이어스 조절부(230)는 커런트 미러 타입으로 구성되며, 제2 제어신호(OFFB/OFF)에 응답하여 프리 구동부(210)의 벌크 전압 및 메인 구동부(220)의 게이트 단자와 연결된 제1 및 제2 노드(PUN, PDN) 각각에 제1 전원 전압(VDD1)보다 높은 전압 레벨을 갖는 제2 전원 전압(VDD2) 및 제1 접지 전압(VSS1)보다 낮은 전압 레벨을 갖는 제2 접지 전압(VSS2)이 공급되도록 제어할 수 있다. 여기서 제2 제어신호(OFFB/OFF)는 서로 반대 위상을 갖는 신호일 수 있으며, 추후 설명될 풀업 바이어스 조절부(231)로 입력되는 제어신호를 풀업 제2 제어신호(OFFB), 풀다운 바이어스 조절부(231)로 입력되는 제어신호를 풀다운 제2 제어신호(OFF)라 칭하기로 한다. 또한, 제2 제어신호(OFFB/OFF)는 외부 또는 내부에서 생성되는 모드 신호일 수 있다.
바이어스 조절부(230)는 풀업 바이어스 조절부(231) 및 풀다운 바이어스 조절부(232)를 포함할 수 있다.
여기서 풀업 바이어스 조절부(231)는 다수의 PMOS 트랜지스터(P12, P13, P14) 및 제1 인버터(INV1)를 포함할 수 있으며, 풀다운 바이어스 조절부(232)는 다수의 NMOS 트랜지스터(N12, N13, N14) 및 제2 인버터(INV2)를 포함할 수 있다.
PMOS 트랜지스터 P12 및 P13은 커런트 미러 타입으로 연결되어 제1 전원 전압(VDD1)을 공급 전압으로 하여 공통 연결된 게이트 단자를 통해 풀업 스탠바이 제어신호(OFFB)가 인가될 수 있으며, PMOS 트랜지스터 P12는 벌크전압 노드에, PMOS 트랜지스터 P13은 제1 노드(PUN)에 각각 연결될 수 있다. PMOS 트랜지스터 P14는 제1 전원 전압(VDD1) 노드와 벌크 전압 노드 사이에 연결되며, 게이트 단자를 통해 풀업 스탠바이 제어신호(OFFB)의 반전신호를 인가받을 수 있다.
이와 같이 구성된 풀업 바이어스 조절부(231)는 풀업 제2 제어신호(OFFB)에 응답하여 제1 노드(PUN)와 풀업 프리 구동부(211)의 벌크 전압 노드에 제2 전원 전압(VDD2)을 공급하여 저전압으로 동작하는 스탠바이 모드시 풀업 메인 구동부(221)에 발생할 수 있는 누설 전류를 차단하는 것이 가능하다. 또한, 풀업 제1 제어신호(PUEN)에 의해 플로팅 되어 턴-오프 상태인 PMOS 트랜지스터 P4가 턴-온 되는 현상을 방지할 수 있다. 따라서, 제2 전원 전압(VDD2)은 제1 전원전압(VDD1)에 문턱 전압(Vth)을 합산하여 제1 전원 전압(VDD1)보다 높은 레벨을 가질 수 있다.
풀다운 바이어스 조절부(232)는 풀업 바이어스 조절부(231)와는 반대로 NMOS 트랜지스터(N12, N13, N14)를 포함할 수 있으며, 따라서 동작 또한 반대로 동작할 수 있다. 그러므로 풀다운 바이어스 조절부(232)에 대한 상세한 동작 설명은 생략하기로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 장치는 신호 생성부(240)를 더 포함할 수 있다. 신호 생성부(240)는 액티브 모드의 비활성화시 스탠바이 모드를 활성화시키기 위한 제2 제어신호(OFF)에 응답하여 제1 제어신호(PUEN/PDEN)를 비활성화시킬 수 있다. 본 발명의 실시예에서는 제2 제어신호(OFF)에 응답하여 제1 제어신호(PUEN/PDEN)를 비활성화시킬 수 있으나, 제1 제어신호(PUEN/PDEN)는 액티브 모드시 활성화되는 신호에 응답하여 활성화될 수도 있다.
이하, 본 발명의 다른 실시예에 따른 반도체 장치에 대한 동작 설명을 하기로 한다. 여기서, 풀업 동작을 대표로 설명하기로 한다.
먼저, 액티브 모드시 풀업 프리 구동부(111)는 풀업 제어신호(PUEN)에 응답하여 풀업 데이터(PU)를 제1 노드(PUN)로 출력할 수 있으며, 풀업 메인 구동부(221)는 제1 전원전압(VDD1)을 구동 전압으로 하여 제1 노드(PUN)에 전달된 풀업 데이를(PU)를 출력단(OUTPUT)으로 출력할 수 있다.
다음으로, 스탠바이 모드시, 풀업 프리 구동부(211)는 비활성화된 풀업 제어신호(PUEN)에 응답하여 동작이 비활성화될 수 있으며, 그로 인해 제1 노드(PUN)는 플로팅될 수 있다. 풀업 바이어스 조절부(231)는 풀업 제2 제어신호(OFFB)에 응답하여 제1 노드(PUN)에 제1 전원전압(VDD1)보다 높은 전압 레벨을 갖는 제2 전원전압(VDD2)을 공급할 수 있고, 그로 인해 풀업 메인 구동부(221)는 스탠바이 모드시 게이트 전압이 소스 전압보다 높아짐에 따라서 누설 전류가 차단될 수 있다.
또한, 스탠바이 모드시, 풀업 스탠바이 바이어스 구동부(231)는 풀업 프리 구동부(211)의 벌크 전압 노드에 기존의 제1 전원 전압(VDD1) 대신, 제2 전원 전압(VDD2)을 공급할 수 있다.
한편, 풀다운 동작은 풀업 동작과는 반대의 동작을 수행하므로 이에 대한 상세한 설명은 생략하기로 한다.
정리하면, 바이어스 조절부(230)는 스탠바이 모드시 프리 구동부(210)의 출력 노드인 제1 및 제2 노드(PUN, PDN)에 노말 모드시 동작하는 전압 레벨보다 높은 전압이 공급될 수 있도록 제어하여 메인 구동부(220)의 누설 전류를 차단할 수 있다. 또한, 프리 구동부(210)의 벌크 전압 또한 제1 및 제2 노드(PUN, PDN)에 공급된 전압 레벨과 각각 동일한 레벨을 가질 수 있도록 제어함으로써, 턴-오프 상태인 트랜지스터가 턴-온 될 수 있는 현상을 방지하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
110 : 프리 구동부
111 : 풀업 프리 구동부
112 : 풀다운 프리 구동부
120 : 메인 구동부
121 : 풀업 메인 구동부
122 : 풀다운 메인 구동부
130 : 바이어스 조절부
131 : 풀업 바이어스 조절부
132 : 풀다운 바이어스 조절부

Claims (20)

  1. 제1 제어신호에 응답하여 입력 데이터를 제1 노드로 전달하기 위한 프리 구동부;
    제1 전압을 구동 전압으로 하여 상기 제1 노드에 전달된 입력 데이터를 출력하기 위한 메인 구동부; 및
    제2 제어신호에 응답하여 상기 제1 노드로 상기 제1 전압과 다른 레벨을 갖는 제2 전압을 공급하기 위한 바이어스 조절부
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 제어신호는 저전압으로 동작하는 스탠바이 모드시 활성화되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 프리 구동부는,
    상기 제1 제어신호의 비활성화시 상기 제1 노드를 플로팅 시키는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 바이어스 조절부는,
    상기 제2 제어신호에 응답하여 상기 프리 구동부의 벌크 전압이 상기 제1 전압과 다른 레벨인 제3 전압 레벨을 갖도록 제어하기 위한 벌크 전압 제어부를 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제2 전압 및 상기 제3 전압은 동일한 전압 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  6. 제4항에 있어서,
    상기 바이어스 조절부는 상기 제2 제어신호에 응답하여 액티브 모드시 상기 제1 노드 및 상기 벌크 전압단에 상기 제1 전압을 공급하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 전압은 외부 전원전압이며, 상기 제2 전압은 상기 외부 전원전압보다 높은 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 전압은 외부 접지전압이며, 상기 제2 전압은 상기 외부 접지전압보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제1 제어신호에 응답하여 입력 데이터를 제1 및 제2 노드로 전달하기 위한 프리 구동부;
    제1 및 제2 전압을 구동 전압으로 하여 상기 제1 및 제2 노드에 전달된 입력 데이터를 출력하기 위한 메인 구동부; 및
    제2 제어신호에 응답하여 상기 프리 구동부의 제1 벌크 전압단 및 상기 제1 노드와 상기 프리 구동부의 제2 벌크 전압단 및 상기 제2 노드에 상기 제1 전압보다 높은 레벨인 제3 전압과 상기 제2 전압보다 낮은 레벨인 제4 전압을 공급하기 위한 바이어스 조절부
    를 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제2 제어신호는 저전압으로 동작하는 스탠바이 모드시 활성화되는 것을 특징으로 하는 반도체 장치.
  11. 제9항에 있어서,
    상기 프리 구동부는,
    상기 제1 제어신호의 비활성화시 상기 제1 및 제2 노드를 플로팅 시키는 것을 특징으로 하는 반도체 장치.
  12. 제9항에 있어서,
    상기 프리 구동부는,
    상기 제1 제어신호에 응답하여 상기 입력 데이터를 상기 제1 노드로 전달하기 위한 풀업 프리 구동부; 및
    상기 제1 제어신호에 응답하여 상기 입력 데이터를 상기 제2 노드로 전달하기 위한 풀다운 프리 구동부
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 메인 구동부는,
    상기 제1 전압을 구동 전압으로 하여 상기 제1 노드에 전달된 상기 입력 데이터를 출력하기 위한 풀업 메인 구동부; 및
    상기 제2 전압을 구동 전압으로 하여 상기 제2 노드에 전달된 상기 입력 데이터를 출력하기 위한 풀다운 메인 구동부
    를 포함하는 반도체 장치.
  14. 제13항에 있어서,
    상기 바이어스 조절부는,
    상기 제2 제어신호에 응답하여 상기 풀업 프리 구동부의 벌크 전압단인 상기 제1 벌크 전압단 및 상기 제1 노드로 상기 제3 전압을 공급하기 위한 풀업 바이어스 조절부; 및
    상기 제2 제어신호에 응답하여 상기 풀다운 프리 구동부의 벌크 전압단이 상기 제2 벌크 전압단 및 상기 제2 노드로 상기 제4 전압을 공급하기 위한 풀다운 바이어스 조절부
    를 포함하는 반도체 장치.
  15. 제14항에 있어서,
    상기 풀업 및 풀다운 바이어스 조절부 각각은
    제3 전압 및 제4 전압을 공급 전원 및 접지 전원으로 인가받으며, 공통 게이트 단자를 통해 스탠바이 제어신호가 인가되는 커런트 미러 타입의 다수의 모스 트랜지스터
    를 포함하는 반도체 장치.
  16. 제14항에 있어서,
    상기 풀업 바이어스 조절부는 액티브 모드시 상기 제1 벌크 전압단 및 상기 제1 노드에 상기 제1 전압을 공급하는 것을 특징으로 하는 반도체 장치.
  17. 제14항에 있어서,
    상기 풀다운 바이어스 조절부는 액티브 모드시 상기 제2 벌크 전압단 및 상기 제2 노드에 상기 제2 전압을 공급하는 것을 특징으로 하는 반도체 장치.
  18. 제9항에 있어서,
    상기 제1 전압은 외부 전원전압이며, 상기 제3 전압은 상기 외부 전원전압보다 높은 전압 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  19. 제9항에 있어서,
    상기 제2 전압은 외부 접지전압이며, 상기 제4 전압은 상기 외부 접지전압보다 낮은 레벨을 갖는 것을 특징으로 하는 반도체 장치.
  20. 입력 데이터를 출력하기 위한 메인 구동부; 및
    액티브 모드시 상기 입력 데이터를 상기 메인 구동부로 전달하고, 스탠바이 모드시 상기 메인 구동부의 누설 전류를 방지하기 위한 반도체 바이어스 컨트롤러
    를 포함하는 반도체 장치.
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