KR20170081774A - 회로기판 제조방법 - Google Patents

Abstract

본 발명은 디태처블 코어(detachable core)에 표면에 회로를 형성한 후 절연층과 동박을 적층 성형하고 디태치(detach)한 후 베이스동박을 식각함으로써 절연층의 일면에 매립된 제1 동박회로를 형성한다. 그리고 나면, 절연층 반대면에 레이저로 드릴하여 트레이스 동박과 연결하는 홀을 형성하고 식각마스크를 피복하고 샌드블라스트로 비등방성식각을 진행해서 표면이 노출된 절연층을 수직방향으로 약간 부분 식각한다. 이어서, 식각마스크를 제거하고 동도금을 실시하면 부분식각으로 형성된 공간과 홀 속으로 동(Cu)이 충진되어, 상기 제1 동박회로의 반대측 절연층 표면에 매립된 제2 동박회로가 형성된다. 결과적으로, 절연층을 사이에 두고 양면에 매립된 형태의 트레이스 회로, 즉 제1 동박회로와 제2 동박회로가 형성된다.

Description

회로기판 제조방법{METHOD OF FABRICATING CIRCUIT BOARD}

본 발명은 회로기판(Printed Circuit Board; PCB)에 관한 것으로서, 특히 기판의 양면 모두 매립된 트레이스 구조(Embedded Trace; 이하 'ETS 구조'라 칭하기로 한다) 형태의 회로패턴을 제작하는 회로기판 제조방법에 관한 것이다.

전자기기의 고집적화, 고밀도화에 따라 부품의 소형화는 더욱 가속화되고 있다. 이에 따라 부품을 실장하는 인쇄회로기판(PCB), 특히 패키지기판(Package substrate)을 더욱 얇게 제조할 수 있는 박판제조공법이 요구되고 있다.

이러한 요구에 부응하기 위하여, 인쇄회로기판 제조회사는 코어리스 기판(Coreless Substrate) 제조방식의 하나로서, 동박 위에 회로패턴이 전사된 마스크를 덮고 동박을 식각액을 사용해서 식각함으로써 프리프레그(PPG; 이하 PPG라 칭한다) 위에 돌출된 형상의 회로를 형성하는 기존 방식 대신에, 코어(Core) 혹은 프리프레그(PPG) 내부에 동박 트레이스(Cu Trace)를 매립(埋立)하는 ETS(Embedded Trace Substrate) 공법이 적용되고 있다. 게다가, 최근 들어 원자재 측면에서도 RCC/RCF(resin coated copper, resin coated film) 등 코어리스 제품에 대한 수요 및 물성개선에 대한 여러 가지 자재 및 공정개발이 이루어지고 있다.

ETS 공법의 장점을 요약하여 열거하면 다음과 같다.

① 공정단축 : MSAP(Modified Semi-Additive Process; 이하 'MSAP'이라 칭한다) 공정을 적용함으로써 기존 SAP(Semi-Additive Process; 이하 'SAP'이라 칭한다) 공정을 대체하여 미세패턴 구현이 가능하다.

② 미세회로 생산성 향상 : 종래 SAP보다 회로집적도가 상승하므로 생산성이 향상된다.

③ 회로폭 디자인 관리능력 향상 : 회로가 PPG 속으로 매립되므로, 에칭과정에서 영향을 적게 받는다.

④ 절연성 향상 : 저유전성 PPG가 회로 사이에 있으므로, 절연 저항성이 개선된다.

도1a 내지 1l은 종래기술에 따른 ETS 회로 제조방법을 나타낸 도면이다.

도1a를 참조하면, 종래기술은 섬유질이 함침된 에폭시 레진과 같은 절연층(100c) 양면에 캐리어 동박(100b, 100d)과 베이스동박(100a, 100e)이 피복되어 있는 자재(100, 이를 당업계에서는 '디태처블 코어(detachable core)'라 칭한다)에서 시작한다. 캐리어 동박(100b, 100d)과 베이스동박(100a, 100e) 사이는 접착제가 게재하고 있어서 통상 상태에서는 서로 붙어 있으나, 캐리어 동박(100b, 100d)으로부터 베이스동박(100a, 100e)을 벗겨내고자 힘을 가하면 쉽게 서로 분리(peel off)할 수 있어서 디태처블 코어라 부른다.

도1b를 참조하면, 베이스동박(100a, 100e) 위에 드라이필름(110)을 도포하고 사진, 현상 등 일련의 이미지 프로세스를 진행해서 드라이필름(110)에 회로패턴을 전사(pattern transfer)한다. 도1c를 참조하면, 패턴이 전사된 드라이필름(110)을 도금마스크로 사용해서 동도금을 실시하면, 표면이 노출된 베이스동박(100b, 100d) 위에만 동도금층(120)이 형성된다.

도1d를 참조하면, 사용하였던 드라이필름(110)을 박리해서 제거한다. 도1e를 참조하면, 프리프레그(PPG; 130)과 동박(140)을 적층하고 가열 가압(press)해서 라미네이션(lamination) 한다. 도1f를 참조하면, 레이저 드릴을 실시해서 외층의 동박(140)과 내층의 동도금층(120)을 연결하는 홀(150)을 가공하고 무전해동도금을 실시하여 전기도금을 위한 종자층으로써 무전해동도금층(160)을 표면에 형성한다.

이어서, 도1g를 참조하면, 다시 드라이필름(170)을 밀착하고 사진, 현상 등 일련의 이미지 프로세스를 진행해서 회로패턴을 전사한다. 회로패턴이 전사된 드라이필름(170)을 도금마스크로 해서 전기 동도금을 실시해서 홀(150)을 동(Cu)으로 충진하고 외층에는 동도금층(180)을 형성한다(도1h 참조; 이를 'MSAP 공정'이라 칭한다).

도1i를 참조하면, 사용하였던 드라이필름(170)을 박리해서 제거한다. 그리고 나면, 디태처블 코어의 캐리어 동박(100b, 100d)으로부터 베이스동박(100a, 100e)을 벗겨내어(peel off) 서로 분리한다. 도1j를 참조하면, 디태처블 코어를 분리한 결과 상하 두 개의 구조물을 얻은 모습을 도시하고 있다.

이하, 도면은 디태처블 코어를 분리한 결과 상하 두 개의 구조물 중 어느 하나에 대한 도면이다. 도1k를 참조하면, 플래시 에칭을 진행해서 표면의 동(Cu)을 살짝 제거한다.

도1k를 참조하면, 플래시 에칭 결과 구조물의 상부에 회로가 형성되며 상부면에는 동(Cu)이 프리프레그(130)에 매립된 모습, 즉 매립 트레이스 된 모습(Embedded Trace)을 보이고 있다. 반면에, 도1k를 참조하면, 구조물의 하부면은 동(Cu)이 프리프레그(130) 표면 위에 돌출된 형상을 하고 있음에 유의한다. 이어서, 도1l을 참조하면 솔더레지스트(190)를 필요한 부위에 프린트하고, 라우팅한 후 표면을 피니시 처리한다.

그런데 위의 도1l에 도시된 최종구조물의 단면을 참조하면, 기판 상부면(이하, 'ETS 면'이라 칭한다)은 동(Cu) 패턴이 프리프레그(130)에 매립되어 있고, 기판 하부면(이하, '하부 회로면'이라 칭한다)은 동(Cu)이 프리프레그(130) 표면 위에 돌출되어 있어서, 기판 양면 표면에 있어 동(Cu)과 프리프레그의 면적이 서로 다르다. 그 결과, 기판이 열을 받아 팽창하였다가 수축하는 과정에서 상하 양면의 팽창률과 수축률이 서로 달라 기판이 휘어 워피지(warpage)가 발생하는 문제가 있다.

이러한 문제를 보상하기 위하여, 종래기술은 ETS 면에는 솔더레지스트(190)를 두껍게 제작하고 하부 회로면에는 상대적으로 동(Cu)과 솔더레지스트의 두께를 얇게 제작함으로써 열팽창 및 수축의 문제를 어느 정도 보상하는 시도가 기울여지고 있다. 그러나 ETS 면에 솔더레지스트를 두껍게 피복할 경우, 결국 기판의 두께가 두꺼워지므로 ETS 구조를 통해 기판을 박판으로 얇게 만들어서 미세회로(fine pattern)을 구현하고자 하는 취지를 퇴색시키는 결과를 초래하게 된다.

따라서 미세회로 패턴의 박판 패키지를 구현하기 위해서는 기판 양면을 모두 ETS 구조로 제작하는 것이 절실하다. 본 발명은 패키지기판의 양면 모두를 ETS 구조로 제작하는 공법을 제안한다.

1. 대한민국 특허공개 제10-2009-0087149호. 2. 대한민국 특허공개 제10-2009-0087154호.

본 발명의 제1 목적은 기판의 양면에 ETS 방식의 동박회로를 형성하는 회로기판 제조방법을 제공하는 데 있다.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 기판 두께가 얇은 양면 ETS 회로기판 제조방법을 제공하는 데 있다.

본 발명의 제3 목적은 상기 제1 목적에 부가하여, 열팽창수축에 의해 기판이 휘어 워피지(warpage) 문제가 발생하지 않는 양면 ETS 회로기판 제조방법을 제공하는 데 있다.

상기 목적을 달성하기 위하여, 본 발명은 절연층을 선택적으로 식각하여 접속을 원하는 층의 동박표면까지 홀을 형성한 후 절연층 표면에 패턴이 전사된 식각마스크를 형성하고, 샌드블라스트(sand blast) 식각 공정과 같은 비등방성 식각(anisotropic etch) 공정을 적용함으로써, 수직방향으로 절연층 표면을 부분 식각하여 절연층 표면에 회로패턴을 전사한 후 동도금을 실시하고, 필요 시 표면 연마함으로써 절연층 표면에 매립된 동박회로, 즉 ETS 회로를 얻는 것을 요지로 한다.

본 발명의 양호한 해결수단으로서, 디태처블 코어(detachable core)에 표면에 회로를 형성한 후 절연층과 동박을 적층 성형하고 디태치(detach)한 후 베이스동박을 식각함으로써 절연층의 일면에 매립된 제1 동박회로를 형성한다. 그리고 나면, 절연층 반대면에 레이저로 드릴하여 트레이스 동박과 연결하는 홀을 형성하고 식각마스크를 피복하고 샌드블라스트로 비등방성식각을 진행해서 표면이 노출된 절연층을 수직방향으로 약간 부분 식각한다. 이어서, 식각마스크를 제거하고 동도금을 실시하면 부분식각으로 형성된 공간과 홀 속으로 동(Cu)이 충진되어, 상기 제1 동박회로의 반대측 절연층 표면에 매립된 제2 동박회로가 형성된다. 결과적으로, 절연층을 사이에 두고 양면에 매립된 형태의 트레이스 회로, 즉 제1 동박회로와 제2 동박회로가 형성된다.

본 발명은 양면 ETS 회로를 구현하므로 열팽창 및 수축의 차이로 인한 기판 워피지(warpage) 문제를 해결하는 효과가 있다.

본 발명은 기판 양면을 모두 ETS 구조를 구현하므로 자재선택이 자유롭고, 미세회로패턴을 형성할 수 있고, 동시에 기판을 박판화할 수 있다.

도1a 내지 도1l은 종래기술에 따라 ETS 회로를 구현하는 방법을 나타낸 도면.
도2a 내지 도2k는 본 발명의 제1 실시예에 따른 2층 양면 ETS 회로기판을 제조하는 방법을 나타낸 도면.
도3a 내지 도3l은 본 발명의 제2 실시예에 따른 3층 양면 ETS 회로기판을 제조하는 방법을 나타낸 도면.

본 발명의 제1 실시예는 ETS 회로기판을 제조하는 방법에 있어서, (a) 제1 절연층의 양 표면 중 제1 표면을 드릴 가공해서 홀을 형성하는 단계; (b) 상기 제1 절연층의 제1 표면에 제1 패턴이 전사된 식각마스크를 형성하는 단계; (c) 상기 식각마스크가 피복된 상태에서 수직방향으로 식각이 되도록 비등방성 식각을 진행해서 노출된 제1 표면을 부분적으로 식각함으로써 제1 절연층 표면에 상기 단계 제1 패턴에 따른 개구부를 형성하는 단계; 및 (d) 동도금 공정을 적용해서 상기 홀과 개구부 속에 동(Cu)을 충진하여 상기 제1 패턴이 전사된 제1 동박회로를 형성하는 단계를 포함하는 ETS 회로기판 제조방법을 제공한다.

본 발명의 제2 실시예는 ETS 회로기판을 제조하는 방법에 있어서, (a) 디태처블 코어의 베이스동박 위에 소정의 회로패턴을 전사한 도금마스크를 피복하고 동도금을 진행해서 제1 동도금층을 형성하는 단계; (b) 상기 제1 동도금층 위에 제1 절연층을 적층하는 단계; (c) 상기 디태처블 코어를 분리하여 두 개의 구조물을 획득하고, 소프트에칭을 실시해서 베이스동박을 제거하여 상기 제1 절연층의 일면에 제1 동박회로를 형성하는 단계; (d) 상기 제1 동박회로 위에 제2 절연층을 적층하고 가열 가압 라미네이트 하는 단계; (e) 상기 제1 절연층 및 제2 절연층 표면을 드릴하여 상기 제1 동박회로를 연결하는 홀을 형성하는 단계; (f) 상기 제1 절연층 및 제2 절연층 표면을 선택적으로 노출하는 식각마스크를 피복하고 수직방향으로 비등방성식각을 진행해서, 표면이 노출된 제1 절연층과 제2 절연층 표면을 부분적으로 식각하여 상기 제1 절연층과 제2 절연층에 소정의 회로패턴이 전사된 개구부를 형성하는 단계; 및 (g) 상기 홀과 상기 개구부를 충진하는 제2 동도금층을 형성하고, 필요 시 전면 식각 또는 연마과정을 통해, 제1 절연층 표면에 매립된 트레이스 구조의 제2 동박회로와, 제2 절연층 표면에 매립된 트레이스 구조의 제3 동박회로를 형성하는 단계를 포함하는 ETS 회로기판 제조방법을 제공한다.

이하, 첨부도면 도2 및 도3을 참조하여 본 발명에 따른 ETS 양면 회로기판 제조방법을 상세히 설명한다. 도2는 본 발명의 제1 실시예를 설명하며, 도3은 본 발명의 제2 실시예를 설명한다.

도2는 양면 모두 ETS 회로를 구성한 2층 기판을 예시하고 있으며, 도3은 양면 모두 ETS 회로를 구성한 3층 기판을 예시하고 있다. 본 발명의 사상은 3층 이상의 다층기판에 확대 적용 가능하다.

도2a 내지 도2k는 본 발명의 제1 실시예에 따른 2층 양면 ETS 회로기판을 제조하는 방법을 나타낸 도면이다.

도2a를 참조하면, 지지체 역할을 하는 절연층 재질의 코어(100c) 위에, 두꺼운 두께의 캐리어동박(carrier copper; 100b, 100d)과, 그 위에 접착제로 베이스동박(base copper; 100a, 100e)가 피복된 디태처블 코어(detachable core; 100)를 시작재로 한다. 즉, 도면부호 100b, 100d의 두꺼운 동박(이하, '캐리어 동박'이라 칭하기로 한다)과 도면부호 100a, 100e의 베이스동박은 임시적으로 접착제로 접착되어 있으며, 약간의 물리적인 힘을 가하면 서로 벗겨내어 분리할 수 있다고 이해하면 된다.

디태처블 코어(100) 위에 드라이 필름을 피복하고, 사진, 현상, 식각 등 일련의 이미지 작업을 진행해서 드라이 필름에 소정의 회로패턴을 전사하여 도금마스크를 제작한다. 이 과정은 앞서 종래기술에서 설명한 도1a 내지 도1c의 내용과 동일하므로, 도면첨부를 생략하기로 한다. 도금마스크를 피복한 상태에서 동도금을 실시하면, 도2a에 도시한 대로, 베이스동박(100a, 100e) 위에 동도금층(120)으로 동박 트레이스(trace)가 내층(100) 양면에 형성된다.

도2b를 참조하면, 절연층(230)을 적층 성형한다. 본 발명에 따른 절연층(230)의 양호한 실시예로서, 프리프레그(PREPREG) 또는 레진(resin) 코팅된 필름(Resin Coated Film; RCF)을 적층한 후 가열 가압(press) 라미네이트(laminate) 할 수 있다.

그리고 나서, 디태처블 코어(100)의 캐리어동박(100b, 100d)과 베이스동박(100a, 100e) 사이를 벗겨내면 기판은 디태처블 코어(100) 상하에 두 개의 구조물이 만들어지며, 도2c는 그 중 하나의 구조물을 도시하고 있다.

도2d를 참조하면, 소프트에칭을 실시해서 표면이 노출된 베이스동박(100a)을 식각하여 제거한다. 그리고 나면, 기판 구조물은 절연층(230)의 하부면에 동(Cu)이 소정의 패턴에 따라 매립된 트레이스 구조를 얻게 된다.

도2e를 참조하면, 절연층(230)의 반대 면(상부면)을 레이저 드릴을 통해 홀(240)을 가공한다. 이어서, 도2f를 참조하면, 기판의 상부면에 드라이필름(250)을 피복하고 사진, 현상 등 일련의 이미지 프로세스를 진행해서 드라이필름(250)에 패턴을 전사한다.

도2g를 참조하면, 패턴이 전사된 드라이필름(250)을 식각마스크로 해서 샌드 블라스(sand blast) 공정을 실시해서 비등방성식각을 진행한다. 본 발명의 경우 단면에 수직방향으로 상하로 표면이 노출된 절연층(230)을 살짝 식각하여 개구부(235)를 형성하게 된다. 그리고 나면, 절연층(230) 표면에는 회로패턴이 전사된 요철이 발생한다. 이어서, 사용했던 드라이필름(250)을 박리 제거한다(도2h 참조).

이어서, 동도금을 실시하면 표면이 식각된 절연층(230)에 움푹 패인 공간, 즉 개구부(235)와 홀 속에 동(Cu)이 채워진다. 본 발명의 양호한 실시예로서, 기판의 상부면에 무전해동도금과 동도금을 실시해서 표면이 식각된 절연층(230) 공간과 홀 속에 동(Cu)을 충진한 후 표면을 전면 식각 또는 표면 연마해서 해서 도2i의 단면을 얻을 수 있다.

도2i를 참조하면, 본 발명의 제1 실시예에 따르면 양면 모두 ETS 구조를 지닌 2층의 회로기판을 제작하였음을 확인할 수 있다. 이후 공정은 통상적인 방법으로 보호막과 피니시(finish) 처리를 진행할 수 있다. 도2j를 참조하면 양면에 솔더레지스트(270)을 피복한다. 도2k를 참조하면, 최종적으로 동박 위에 금도금 또는 OSP 피니시 처리를 통해 피막(280)을 형성한다.

도3a 내지 도3l 본 발명의 제2 실시예에 따른 3층 양면 ETS 회로기판을 제조방법을 나타낸 도면으로서, 3층 이상의 다층회로에도 적용 가능하다. 도3a 내지 도3d에 도시한 제작 과정은 도2a 내지 도2d에 도시한 본 발명의 제1 실시예 제작과정과 내용이 동일하므로, 이를 참조하면 된다.

도3a를 참조하면, 디태처블 코어(100) 위에 도금마스크를 피복한 상태에서 동도금을 실시하면, 도3a에 도시한 대로, 베이스동박(100a, 100e) 위에 동도금층(120)으로 동박 트레이스(trace)가 내층(100) 양면에 형성된다.

도3b를 참조하면, 절연층(230)을 적층 성형하고 디태처블 코어(100)의 캐리어동박(100b, 100d)와 베이스동박(100a, 100e) 사이를 벗겨내면 기판은 디태처블 코어(100) 상하에 두 개의 구조물이 만들어지며, 도3c는 그 중 하나의 구조물을 도시하고 있다. 본 발명에 따른 절연층(230)의 양호한 실시예로서, 프리프레그(PREPREG) 또는 레진(resin) 코팅된 필름(Resin Coated Film; RCF)을 적층한 후 가열 가압(press) 라미네이트(laminate) 할 수 있다.

도3d를 참조하면, 베이스동박(100a)을 식각함으로써 하부면에 동도금층(120)이 절연층(100)에 매립된 트레이스 형태의 구조물을 형성한다. 도3e를 참조하면, 기판의 하부에 다시 절연층(330)을 적층 성형한다. 본 발명에 따른 절연층(330)의 양호한 실시예로서, 프리프레그(PREPREG) 또는 레진(resin) 코팅된 필름(Resin Coated Film; RCF)을 적층한 후 가열 가압(press) 라미네이트(laminate) 할 수 있다.

도3f를 참조하면, 절연층(230, 330; 이하 도면부호 330으로 단일화하여 표시한다)의 양면을 레이저 드릴을 통해 홀(340)을 가공한다. 이어서, 도3g를 참조하면, 기판의 양면에 드라이필름(350)을 피복하고 사진, 현상 등 일련의 이미지 프로세스를 진행해서 드라이필름(350)에 패턴을 전사한다.

도3h를 참조하면, 패턴이 전사된 드라이필름(350)을 식각마스크로 해서 샌드 블라스트(sand blast) 공정을 실시해서 표면이 노출된 절연층(330)을 살짝 식각하여 개구부(335)를 형성한다. 그리고 나면, 드라이필름(350)을 박리 제거한다(도3i 참조). 이어서, 동도금을 실시하면 표면이 식각된 절연층(330) 공간, 즉 개구부(335)와 홀(340) 속에 동(Cu)이 채워진다(도3j 참조).

본 발명의 양호한 실시예로서, 기판의 상부면에 무전해동도금과 동도금을 실시해서 표면이 식각된 절연층(330) 공간, 즉 개구부와 홀 속에 동(390; Cu)을 충진한 후 표면을 전면 식각 또는 표면 연마해서 도3j의 단면을 얻을 수 있다.

도3j를 참조하면, 본 발명의 제2 실시예에 따르면 양면 모두 ETS 구조를 지닌 3층의 회로기판을 제작하였음을 확인할 수 있다. 이어서, 통상적인 방법에 따라 양면에 솔더레지스트(400)를 피복하고 최종적으로 동박 위에 금도금 또는 OSP 피니시처리를 통해 피막(410)을 형성한다(도3k 및 도3l 참조).

전술한 내용은 후술할 발명의 특허청구범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개선하였다. 본 발명의 특허청구범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 진화, 치환 및 변경이 가능하다.

본 발명은 회로형성 및 디태치 후에 도금 외 습식공정을 진행하므로 동박 들뜸에 의한 오염이 발생하지 않는다. 본 발명은 RCF와 진공밀착을 사용하므로, PPG와 성형공정을 진행하는 종래기술에 비하여 생산성이 향상되는 효과가 있다. 본 발명은 외층의 식각 공정에서 양면이 모두 매립된 구조이므로 리세스 깊이(Recessed Depth)가 형성되는 것을 방지할 수 있어서 조립성이 우수하다.

Claims (6)

1. ETS 회로기판을 제조하는 방법에 있어서,
   (a) 제1 절연층의 양 표면 중 제1 표면을 드릴 가공해서 홀을 형성하는 단계;
   (b) 상기 제1 절연층의 제1 표면에 제1 패턴이 전사된 식각마스크를 형성하는 단계;
   (c) 상기 식각마스크가 피복된 상태에서 수직방향으로 식각이 되도록 비등방성 식각을 진행해서 노출된 제1 표면을 부분적으로 식각함으로써 제1 절연층 표면에 상기 단계 제1 패턴에 따른 개구부를 형성하는 단계; 및
   (d) 동도금 공정을 적용해서 상기 홀과 개구부 속에 동(Cu)을 충진하여 상기 제1 패턴이 전사된 제1 동박회로를 형성하는 단계
   를 포함하는 ETS 회로기판 제조방법.
2. 제1항에 있어서, 상기 단계(a)에 선행해서,
   (a1) 디태처블 코어의 베이스동박 위에 제2 패턴을 전사한 도금마스크를 형성하고 제2 동도금층을 형성하는 단계;
   (a2) 상기 제2 동도금층 위에 제1 절연층을 적층하는 단계; 및
   (a3) 상기 디태처블 코어를 분리하여 두 개의 구조물을 획득하고, 소프트에칭을 실시해서 베이스동박을 제거하여 제2 도금층이 드러나도록 함으로써, 상기 제1 절연층의 양 표면 중 제2 표면에 상기 제2 패턴이 전사된 제2 동박회로를 형성하는 단계
   를 더 포함하는 ETS 회로기판 제조방법.
3. 제1항에 있어서, 상기 단계(d)에 후속해서 동(Cu)으로 피복된 기판 표면 전면을 연마하여 상기 제1 동박회로와 상기 제1 절연층 표면을 노출하는 단계를 더 포함하는 ETS 회로기판 제조방법.
4. ETS 회로기판을 제조하는 방법에 있어서,
   (a) 디태처블 코어의 베이스동박 위에 소정의 회로패턴을 전사한 도금마스크를 피복하고 동도금을 진행해서 제1 동도금층을 형성하는 단계;
   (b) 상기 제1 동도금층 위에 제1 절연층을 적층하는 단계;
   (c) 상기 디태처블 코어를 분리하여 두 개의 구조물을 획득하고, 소프트에칭을 실시해서 베이스동박을 제거하여 상기 제1 절연층의 일면에 제1 동박회로를 형성하는 단계;
   (d) 상기 제1 동박회로 위에 제2 절연층을 적층하고 가열 가압 라미네이트 하는 단계;
   (e) 상기 제1 절연층 및 제2 절연층 표면을 드릴하여 상기 제1 동박회로를 연결하는 홀을 형성하는 단계;
   (f) 상기 제1 절연층 및 제2 절연층 표면을 선택적으로 노출하는 식각마스크를 피복하고 수직방향으로 비등방성식각을 진행해서, 표면이 노출된 제1 절연층과 제2 절연층 표면을 부분적으로 식각하여 상기 제1 절연층과 제2 절연층에 소정의 회로패턴이 전사된 개구부를 형성하는 단계; 및
   (g) 상기 홀과 상기 개구부를 충진하는 제2 동도금층을 형성하고, 필요 시 전면 식각 또는 연마과정을 통해, 제1 절연층 표면에 매립된 트레이스 구조의 제2 동박회로와, 제2 절연층 표면에 매립된 트레이스 구조의 제3 동박회로를 형성하는 단계
   를 포함하는 ETS 회로기판 제조방법.
5. 제1항 또는 제4항에 있어서, 상기 비등방성 식각은 샌드블라스트 공정을 적용하는 것을 특징으로 하는 ETS 회로기판 제조방법.
6. 제1항의 제1 절연층, 또는 제4항의 제1 절연층과 제2 절연층은 프리프레그 또는 RCF(Resin Coated Film) 중 어느 하나인 것을 특징으로 하는 ETS 회로기판 제조방법.

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