KR20170081572A - 표면처리 동박 - Google Patents

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Abstract

[과제] 상온에서의 절연기판과의 밀착성이 뛰어나고 또한, 동장적층판을 구성하여 납땜 리플로우의 열 부하를 주었을 때에 블리스터 발생을 억제 가능한 표면처리 동박을 제공한다. [해결수단] 표면처리면을 갖는 표면처리 동박으로, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의해 (1) N 농도가 1.5~7.5atom%인 것, (2) C 농도가 12~30atom%인 것, (3) Si 농도가 3.1atom% 이상이고, 또한, O 농도가 40~48atom%인 것 중 어느 하나 이상의 조건을 만족하는 표면처리 동박.

Description

표면처리 동박{SURFACE TREATED COPPER FOIL}
본 발명은 동장(銅張)적층판용 표면처리 동박에 관한 것이다.
프린트 배선판은 구리 및 구리합금박(이하, 「동박」이라 한다.)에 절연기재를 접착시켜 동장적층판으로 한 후에, 에칭으로 동박면에 도체 패턴을 형성하는 공정을 거쳐 제조되는 것이 일반적이다. 그리고, 프린트 배선판 상에 전자부품을 납땜 등으로 접속하여 실장함으로써 프린트 회로판이 제조된다.
프린트 배선판용 동박에 요구되는 특성의 하나로서 절연기재와의 양호한 밀착성을 들 수 있으며, 동박 표면의 조화(粗化) 처리 기술을 중심으로 지금까지 각종 기술이 개발되어 왔다(예를 들면, WO2011/138876, 일본 공개특허공보 2011-168887호).
한편, 동박 표면을 실란 커플링제로 처리함으로써 절연기재와의 밀착성이 향상되는 것도 알려져 있다(예를 들면, 일본 공개특허공보 2011-168887호, 일본 공개특허공보 2008-118163호). 더욱이, 동박 표면의 N 농도 및 Si 농도가 절연기재와의 밀착성에 유익한 영향을 준다고 하여 동박 표면을 소정 농도의 실란 커플링제로 처리하는 등 N 농도 및 Si 농도를 제어한 기술도 알려져 있다(예를 들면, WO2013/147116).
특허문헌 1: WO2011/138876 특허문헌 2: 일본 공개특허공보 2011-168887호 특허문헌 3: 일본 공개특허공보 2008-118163호 특허문헌 4: WO2013/147116
WO2013/147116에 기재된 동박 표면의 N 농도 및 Si 농도를 제어한 기술은 절연기재와의 밀착성을 향상시키는데 있어서 유효한 기술이다. 한편, 상술한 바와 같이 프린트 회로판 제조공정에 있어서는, 전자부품의 실장을 납땜으로 실시하는 경우가 많아, 납땜 리플로우 시에 동박 및 절연기재에도 열 부하가 걸린다. 최근에는, 납땜 리플로우에 의한 고온 열 부하에 대한 신뢰성에 대하여 300℃ 이상의 내성이 요구되고 있다. 그렇지만, WO2013/147116에 기재된 바와 같은 실란 커플링제에 의한 표면처리를 실시한 동장적층판은 양호한 밀착성이 얻어지지만, 300℃ 이상의 납땜 리플로우의 열 부하에 의해 동장적층판에 블리스터(부풀음)가 생기기 쉽다는 것을 알았다. 열 부하에 의해 블리스터가 생기기 쉬운 동장적층판에서는, 전자부품 실장 시에 회로의 변형이나 박리가 일어나기 쉽다. 이 때문에, 상온에서의 양호한 밀착성과 더불어 열 부하 시에 블리스터 발생이 억제된 동장적층판이 제공되는 것이 유리하다.
본 발명은 상기 사정을 감안하여 창작된 것으로, 상온에서의 절연기판과의 밀착성이 뛰어나고, 또한, 동장적층판을 구성하여 납땜 리플로우의 열 부하를 주었을 때에 블리스터 발생이 억제 가능한 표면처리 동박을 제공하는 것을 하나의 과제로 한다. 또한, 본 발명은 그러한 표면처리 동박을 구비한 동장적층판을 제공하는 것을 또 하나의 과제로 한다.
본 발명자들은 상기 과제를 해결하도록 열심히 검토한 바, WO2013/147116에서는 표면처리 동박 표면의 XPS　survey 측정에 있어서의 N 및 Si 농도를 제어하였지만, 가열 시의 블리스터를 억제하기 위해서는 표면처리 동박 표면의 깊이 방향에서의 N 농도, C 농도 또는 Si 및 O 농도의 조합을 제어하는 것이 중요하다는 것을 발견하였다.
본 발명은 일 양태에 있어서, 표면처리면을 갖는 표면처리 동박으로, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 N 농도가 1.5~7.5atom%인 표면처리 동박이다.
본 발명은 다른 양태에 있어서, 표면처리면을 갖는 표면처리 동박으로, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 C 농도가 12~30atom%인 표면처리 동박이다.
본 발명은 또 다른 양태에 있어서, 표면처리면을 갖는 표면처리 동박으로, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 Si 농도가 3.1atom% 이상이고, 또한, O 농도가 40~48atom%인 표면처리 동박이다.
본 발명은 또 다른 양태에 있어서, 표면처리면을 갖는 표면처리 동박으로, 이하의 어느 둘 이상의 조건을 만족하는 표면처리 동박이다.
·표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 N 농도가 1.5~7.5atom%이다;
·표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 C 농도가 12~30atom%이다;
·표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 Si 농도가 3.1atom% 이상이고, 또한, O 농도가 40~48atom%이다.
본 발명과 관련되는 표면처리 동박은 한 실시 형태에 있어서, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 1.0min 스퍼터 후의 깊이에서의 XPS 측정에 의한 N 농도가 0.5~6.0atom%이다.
본 발명과 관련되는 표면처리 동박은 다른 한 실시 형태에 있어서, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 1.0min 스퍼터 후의 깊이에서의 XPS 측정에 의한 C 농도가 8~25atom%이다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 표면처리면의 Rz이 1.5㎛ 이하이다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박이 압연 동박 또는 전해 동박이다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 액정 폴리머와의 접합용이다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 폴리이미드 수지와의 접합용이다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 1GHz를 넘는 고주파수 하에서 사용되는 프린트 회로판에 이용된다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 조화 처리층, 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 내열 처리층 혹은 방청 처리층을 갖고, 상기 내열 처리층 혹은 방청 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 내열 처리층을 갖고, 상기 내열 처리층 상에 방청 처리층을 가지며, 상기 방청 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 크로메이트 처리층을 갖고, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 방청 처리층 및 내열 처리층으로 구성되는 군으로부터 선택되는 1종 이상의 층을 가지며, 상기 방청 처리층 및 내열 처리층으로 구성되는 군으로부터 선택되는 1종 이상의 층 상에 크로메이트 처리층을 갖고, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 방청 처리층을 가지며, 상기 방청 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 실란 커플링 처리층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 동박 표면에 조화 처리층을 갖고, 상기 조화 처리층이 1차 입자층과 해당 1차 입자층 상에 2차 입자층을 갖는다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 상기 2차 입자층이 구리, 코발트 및 니켈로 구성되는 3원계 합금으로 형성되어 있다.
본 발명과 관련되는 표면처리 동박은 또 다른 한 실시 형태에 있어서, 상기 1차 입자층의 평균 입자 직경이 0.25~0.45㎛이고, 상기 2차 입자층의 평균 입자 직경이 0.05~0.25㎛이다.
본 발명은 또 다른 양태에 있어서, 본 발명과 관련되는 표면처리 동박의 표면처리면을 절연기재와 맞붙여 구성하는 동박 적층판이다.
본 발명은 또 다른 양태에 있어서, 본 발명과 관련되는 표면처리 동박을 이용한 프린트 배선판이다.
본 발명은 또 다른 양태에 있어서, 본 발명과 관련되는 프린트 배선판을 이용한 전자기기이다.
본 발명에 의하면, 상온에서의 절연기판과의 밀착성이 뛰어나고 또한, 동장적층판을 구성하여 열 부하를 주었을 때에 블리스터 발생이 억제 가능한 표면처리 동박을 제공할 수 있다. 이 때문에, 프린트 배선판에는 납땜에 의해 전자부품을 실장할 때에 발생하는 열에 의해 회로의 변형이나 박리가 억제되기 때문에, 품질 신뢰성이 높은 프린트 회로판 제조에 공헌한다.
본 발명의 한 실시 형태에 있어서는, 표면처리 동박의 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이(이하, 「0.5min 스퍼터 깊이」라 한다.)에서의 XPS 측정에 의한 N 원자 농도, C 원자 농도 및 Si 및 O 원자 농도의 조합으로부터 선택되는 적어도 하나를 제어하고 있다. 본 발명자의 검토 결과에 의하면, 0.5min 스퍼터 깊이에서의 N 원자 농도, C 원자 농도 및 Si 및 O 원자 농도의 조합으로부터 선택되는 적어도 하나를 제어하는 것이 상온에서의 절연기판과의 밀착성이 뛰어나고 또한, 동장적층판을 구성하여 열 부하를 주었을 때에 블리스터 발생을 억제하는데 유효하다.
0.5min 스퍼터 깊이에서의 XPS 측정에 의한 N 농도는 절연기재와의 밀착 강도를 높인다는 관점에서 1.5atom% 이상인 것이 바람직하고, 3.7atom% 이상인 것이 더 바람직하고, 4.0atom% 이상인 것이 보다 더 바람직하다. 또한, 상기 깊이에서의 XPS 측정에 의한 N 농도는 블리스터 발생을 억제한다는 관점에서 7.5atom% 이하인 것이 바람직하고, 6.7atom% 이하인 것이 더 바람직하고, 6.6atom% 이하인 것이 보다 더 바람직하다.
또한, 0.5min 스퍼터 깊이에서의 XPS 측정에 의한 C 농도는 절연기재와의 밀착 강도를 높인다는 관점에서 12atom% 이상인 것이 바람직하고, 18atom% 이상인 것이 더 바람직하고, 21.6atom% 이상인 것이 보다 더 바람직하다. 또한, 상기 깊이에서의 XPS 측정에 의한 C 농도는 블리스터 발생을 억제한다는 관점에서 30atom% 이하인 것이 바람직하고, 28.6atom% 이하인 것이 더 바람직하고, 23.8atom% 이하인 것이 보다 더 바람직하다.
또한, 0.5min 스퍼터 깊이에서의 XPS 측정에 의한 Si 및 O 농도의 조합은 절연기재와의 밀착 강도를 높인다는 관점에서 Si:3.1atom% 이상, O:40atom% 이상인 것이 바람직하고, Si:4.3tom% 이상, O:43.4atom% 이상인 것이 더 바람직하고, Si:5.8atom% 이상, O:44.6atom% 이상인 것이 보다 더 바람직하다. 또한, 상기 깊이에서의 XPS 측정에 의한 Si 및 O 농도의 조합은 블리스터 발생을 억제한다는 관점에서 Si:12.6atom% 이하, O:48atom% 이하인 것이 바람직하고, Si:12.4atom% 이하, O:47atom% 이하인 것이 더 바람직하고, Si:11.9atom% 이하, O:46.4atom% 이하인 것이 보다 더 바람직하다.
0.5min 스퍼터 깊이에서의 XPS 측정에 의한 N 원자 농도, C 원자 농도 및 Si 및 O 원자 농도의 조합 중 적어도 하나가 상기 농도 조건을 만족하고 있기 때문에, 절연기재와의 밀착 강도가 향상함과 함께 블리스터 발생을 유익하게 억제 가능하지만, 이들 3종류의 농도 요건 중, 2종류 이상의 농도 요건을 만족하는 것이 바람직하고, 3종류 모든 농도 요건을 만족하는 것이 더 바람직하다.
본 발명의 바람직한 한 실시 형태에 있어서는, 표면처리 동박의 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 1.0min 스퍼터 후의 깊이(이하, 「1.0min 스퍼터 깊이」라 한다.)에서의 XPS 측정에 의한 N 및 C 원자 농도로부터 선택되는 적어도 하나를 제어하고 있다. 본 발명자의 검토결과에 의하면, 0.5min 스퍼터 깊이와 더불어 1.0min 스퍼터 깊이에서의 N 및 C 원자 농도로부터 선택되는 적어도 한쪽, 바람직하게는 양쪽을 제어하는 것이 상온에서의 절연기판과의 밀착성이 뛰어나고, 또한, 동장적층판을 구성하여 열 부하를 주었을 때에 블리스터 발생을 억제하는데 더욱 유효하다.
1.0min 스퍼터 깊이에서의 XPS 측정에 의한 N 농도는 절연기재와의 밀착 강도를 높인다는 관점에서 0.5atom% 이상인 것이 바람직하고, 1.0atom% 이상인 것이 더 바람직하고, 1.8atom% 이상인 것이 보다 더 바람직하다. 또한, 상기 깊이에서의 XPS 측정에 의한 N 농도는 블리스터 발생을 억제한다는 관점에서 6.0atom% 이하인 것이 바람직하고, 4.7atom% 이하인 것이 더 바람직하고, 4.2atom% 이하인 것이 보다 더 바람직하다.
또한, 1.0min 스퍼터 깊이에서의 XPS 측정에 의한 C 농도는 절연기재와의 밀착 강도를 높인다는 관점에서 8atom% 이상인 것이 바람직하고, 16.8atom% 이상인 것이 더 바람직하고, 18.4atom% 이상인 것이 보다 더 바람직하다. 또한, 상기 깊이에서의 XPS 측정에 의한 C 농도는 블리스터 발생을 억제한다는 관점에서 25atom% 이하인 것이 바람직하고, 21.3atom% 이하인 것이 더 바람직하고, 20.7atom% 이하인 것이 보다 더 바람직하다.
XPS 측정에 의한 상기 깊이에서의 각 원소의 원자 농도 측정은 표면처리 동박의 표면처리면에 대하여 XPS 깊이 방향 분석을 실시함으로써 가능하다.
실시예에서는 이하의 조건에서 분석하였다.
장치: 알백파이 주식회사 제품 5600MC
도달 진공도: 5.7×10-7Pa
여기원(勵起源): 단색화　MgKα
출력: 400W
검출면적: 800㎛Ø
입사각: 81°도
취출각: 45°도
중화총 없음
<스퍼터 조건>
이온종: Ar＋
가속 전압: 1kV
소인(掃引) 영역: 3mm×3mm
레이트:　1.1nm/min(SiO2 환산)
본 발명에 있어서, XPS 측정에서의 N, C, Si 및 O의 원자 농도는 N1s, O1s, C1s, Si2s, Cr2p3, Zn2p3, Cu2p3, Ni2p3, Co2p3를 측정 대상으로 하고, 이러한 합계 몰수를 100%로 하였을 때의 N1s, C1s, Si2s 및 O1s의 각각의 몰 분율로 하여 주어진다.
N 농도, C 농도 및 Si 및 O 농도의 조합이 상기 범위에 제어된 표면처리면을 형성하기 위한 하나의 수단으로서 동박 표면을 실란 커플링제로 처리하는 방법을 들 수 있다. 실란 커플링제로 동박 표면을 처리할 때에는 실란 커플링제의 종류, 실란 커플링제의 수중 농도 및 교반시간을 적절하게 선정하는 것이 중요하다.
실란 커플링제로서는 특별히 제한은 없지만, 분자 중에 N 및 Si가 포함되는 아미노실란을 적합하게 사용할 수 있다. 아미노실란으로서 1개 이상의 아미노기 또는 이미노기를 포함하는 실란을 사용할 수 있다. 아미노실란에 포함되는 아미노기 또는 이미노기의 수는, 예를 들면 각각 1~4개, 바람직하게는 각각 1~3개, 더 바람직하게는 1~2개로 할 수 있다. 적합한 실시 형태에 있어서, 아미노실란에 포함되는 아미노기 및/또는 이미노기의 수는 각각 1개로 할 수 있다.
아미노실란에 포함되는 아미노기 및 이미노기 수의 합계가 1개인 아미노실란은 특히 모노아미노실란, 2개인 아미노실란은 특히 디아미노실란, 3개인 아미노실란은 특히 트리아미노실란이라 부를 수 있다. 모노아미노실란, 디아미노실란은 본 발명에 있어서 적합하게 사용할 수 있다. 적합한 실시 형태에 있어서, 아미노실란으로서 아미노기 1개를 포함하는 모노아미노실란을 사용할 수 있다. 적합한 실시 형태에 있어서, 아미노실란은 적어도 1개, 예를 들면 1개의 아미노기를 분자의 말단에, 바람직하게는 직사슬형 또는 분지형 사슬형 분자의 말단에 포함하는 것으로 할 수 있다.
아미노실란으로서는, 예를 들면, N-2-(아미노에틸)-3-아미노프로필메틸디메톡시실란, N-2-(아미노에틸)-3-아미노프로필트리메톡시실란, 3-아미노프로필트리메톡시실란, 1-아미노프로필트리메톡시실란, 2-아미노프로필트리메톡시실란, 1, 2-디아미노프로필트리메톡시실란, 3-아미노-1-프로페닐트리메톡시실란, 3-아미노-1-프로필트리메톡시실란, 3-트리에톡시실릴-N-(1, 3-디메틸-부틸리덴)프로필아민, N-페닐-3-아미노프로필트리메톡시실란, N-(비닐벤질)-2-아미노에틸-3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 3-아미노프로필트리메톡시실란, N-(2-아미노에틸)-3-아미노프로필트리메톡시실란, N-(2-아미노에틸)-3-아미노프로필메틸디메톡시실란, 3-(N-페닐)아미노프로필트리메톡시실란을 들 수 있다.
또한, 바람직한 실시 형태에 있어서, 이하의 식 I의 구조식을 갖는 실란 커플링제를 이용할 수 있다.
H2N-R1-Si(OR2)2(R3)　　　　　　(식 I)
(단, 상기 식 I에서,
R1은 직사슬형 또는 분지를 갖는 포화 또는 불포화, 치환 또는 비치환, 환식 또는 비환식, 복소환을 갖는 또는 복소환을 갖지 않는 C1~C12의 탄화수소의 2가기이고,
R2는 C1~C5의 알킬기이며,
R3은 C1~C5의 알킬기 또는 C1~C5의 알콕시기이다.)
R1은 치환 또는 비치환인 C1~C12의 직사슬형 포화탄화수소의 2가기, 치환 또는 비치환인 C1~C12의 분지형 포화탄화수소의 2가기, 치환 또는 비치환인 C1~C12의 직사슬형 불포화탄화수소의 2가기, 치환 또는 비치환인 C1~C12 분지형 불포화탄화수소의 2가기, 치환 또는 비치환인 C1~C12의 환식탄화수소의 2가기, 치환 또는 비치환인 C1~C12의 복소환식 탄화수소의 2가기, 치환 또는 비치환인 C1~C12의 방향족 탄화수소의 2가기로 구성되는 군으로부터 선택된 기인 것이 바람직하다.
R1은 -(CH2)n-, -(CH2)n-(CH)m-(CH2)j-1-, -(CH2)n-(CC)-(CH2)n-1-, -(CH2)n-NH-(CH2)m-, -(CH2)n-NH-(CH2)m-NH-(CH2)j-, -(CH2)n-1-(CH)NH2-(CH2)m-1-, -(CH2)n-1-(CH)NH2-(CH2)m-1-NH-(CH2)j-로 구성되는 군으로부터 선택되는 기인(단, n, m, j는 1 이상의 정수이다) 것이 바람직하다.
R1은 -(CH2)n- 또는 -(CH2)n-NH-(CH2)m-인 것이 더 바람직하다.
n, m, j는 각각 독립적으로 1, 2 또는 3인 것이 바람직하다.
R2는 메틸기 또는 에틸기인 것이 바람직하다.
R3은 메틸기, 에틸기, 메톡시기 또는 에톡시기인 것이 바람직하다.
실란 커플링제의 수중 농도는 통상보다도 고농도(예를 들면, 1.0vol% 이상)로 하여 실란 커플링 처리를 실시하는 것이 절연기재와의 높은 밀착성을 얻는데는 중요하지만, 너무 높으면 N, C 또는 O 농도가 과잉해져, 블리스터 억제가 어려워지므로 주의한다. 예시적으로는, 실란 커플링제의 수중 농도는 1.5~6vol%로 할 수 있으며, 바람직하게는 2.0~4.0vol%로 할 수 있다.
실란 커플링제는 실란과 물을 혼합하여 수용액으로서 제공할 수 있는 바, 양자를 혼합할 때의 교반시간을 실란 커플링제의 종류 및 농도에 따라 적절하게 설정하는 것이 중요하다. 최적 교반시간은 실란 커플링제의 종류 및 농도에 따라 변동하기 때문에 일반화시켜 논의하는 것은 곤란하지만, 기준으로서는, 1~24시간의 범위에서 선정할 수 있다. 0.5시간 미만과 같이 교반시간이 짧은 경우는, 실란 커플링제의 가수분해가 충분히 진행되지 않기 때문에 상술한 (식 I)에서 나타내는 Si(OR2)2(R3)에서의 OR2 또는 R3이 OH기(수산기)로 충분히 치환되지 않음으로써, 상정하는 밀착성을 얻지 못하는 경우가 있다. 이 경우, 실란 커플링층에는 R2 또는 R3에 해당하는 C1~C5의 알킬기가 많이 잔존한다. 밀착성을 더욱 증가시키기 위해 최적량 이상의 실란 커플링제를 사용하면, C 농도뿐만 아니라 N 농도나 O 농도도 증가하게 된다. 바람직한 교반시간은 2시간 이상이고, 더 바람직한 교반시간은 5시간 이상이며, 더 바람직한 교반시간은 12시간 이상이다. 장시간 교반으로 pH나 온도의 변동을 받기 쉬워져 N을 포함하는 아미노기나 O를 포함하는 수산기 등은 실란 커플링제끼리 수소결합을 형성해버려 상정하는 금속과 수지 사이의 가교 구조를 갖지 않게 된다. 더욱이 아미노기나 수산기는 pH의 영향을 받기 쉽기 때문에 실란 커플링제가 변질할 가능성도 있다. 이러한 경우에는 공업적으로 사용이 어려워진다.
교반시간으로서는 실란 커플링제 중 아미노기 및 이미노기의 합계수가 많은 경우에는 교반시간을 짧게, 반대로 적은 경우에는 교반시간을 길게 하는 것이 상술한 본 발명과 관련되는 표면처리면의 농도 조건을 만족시키기 쉽다. 또한, 실란 커플링제의 수중 농도가 높은 경우에는 교반시간을 짧게, 반대로 낮은 경우에는 교반시간을 길게 함으로써, 상술한 본 발명과 관련되는 표면처리면의 농도 조건을 만족시키기 쉽다.
실란 커플링제에 의한 동박의 표면처리 방법은 실란 커플링제 수용액의 스프레이 부착, 코터 도포, 침지, 흘려보내기 등 아무거나 된다. 또한, 실란 커플링 처리 후는 건조 온도를 너무 높게 하지 않고, 또한 건조 시간을 너무 길게 하지 않는 것이 필요하다. 건조 온도를 너무 높게 하거나 건조 시간을 너무 길게 하거나 한 경우, 동박 표면에 존재하는 실란 커플링제가 분해되는 경우가 있기 때문이다. 예시적으로는, 건조 온도는 70~150℃, 건조 시간은 1초~10분으로 할 수 있다.
표면처리의 대상이 되는 동박(원박)의 종류에는 특별히 제한은 없지만, 압연 동박 및 전해 동박을 적합하게 사용 가능하다. 동박에는 순동박 및 구리합금박이 포함되며, 회로 형성 용도로서 공지된 임의의 조성으로 할 수 있다. 또한, 표면처리의 대상이 되는 동박은 캐리어, 박리층, 극박구리층을 이 순서대로 캐리어 부착 동박의 극박구리층이어도 되고, 표면처리의 대상이 되는 동박은 캐리어를 가져도 된다. 상술한 캐리어 부착 동박, 캐리어에는 어떠한 캐리어 부착 동박, 캐리어를 이용해도 되며, 공지된 캐리어 부착 동박, 캐리어를 이용할 수 있다.
또한, 본 발명에 있어서는, 표면처리면에서의 N 농도, C 농도 및 Si 및 O 농도 조합의 한 종류 이상을 제어함으로써 절연기재와의 밀착성을 향상시키고 있기 때문에, 절연기재와의 밀착성을 높이기 위해 표면 거칠기를 크게 할 필요성은 적다. 이 때문에, 절연기재와의 밀착성을 확보하면서 표면처리 동박의 표면처리면에 있어서의 표면 거칠기를 작게 함으로써 도체 손실을 줄일 수 있다. 도체 손실이 적다는 것은, 예를 들면 1GHz를 넘는 고주파수 하에서 사용되는 것과 같은 프린트 회로판에의 적용에 유리하다. 표면처리면에서의 표면 거칠기로서는 구체적으로는, JIS　B0601-1982에 준거하여 촉침식 조도계를 이용하여 측정하였을 때에, 10점 평균 거칠기(Rz)가 1.5㎛ 이하인 것이 바람직하고, 1.2㎛ 이하인 것이 더 바람직하며, 1.0㎛ 이하인 것이 보다 더 바람직하며, 예를 들면 0.2~1.5㎛으로 할 수 있다.
N 농도, C 농도 및 Si 및 O 농도의 조합이 상기 범위에 제어된 표면처리면을 형성하기 위한 다른 수단으로서 스퍼터링, CVD 및 PVD 등의 건식 도금에 의해 동박 표면에 N, C, Si 및 O를 부착시키고, 그 후, 온도 및 시간을 적절하게 설정하여 가열하는 방법도 들 수 있다. 가열조건을 조절함으로써 표면처리면의 N, C, Si 및 O 농도가 제어 가능하다.
본 발명과 관련되는 표면처리 동박은 한 실시 형태에 있어서, 동박 표면에 조화 처리층, 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 가질 수 있다. 또한, 본 발명과 관련되는 표면처리 동박은 한 실시 형태에 있어서, 동박 표면에 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 가질 수 있다.
상기 조화 처리층은 특별히 한정되지는 않으며, 모든 조화 처리층이나 공지된 조화 처리층을 적용할 수 있다. 상기 내열 처리층은 특별히 한정되지는 않으며, 모든 내열 처리층이나 공지된 내열 처리층을 적용할 수 있다. 상기 방청 처리층은 특별히 한정되지는 않으며, 모든 방청 처리층이나 공지된 방청 처리층을 적용할 수 있다. 상기 도금 처리층은 특별히 한정되지는 않으며, 모든 도금 처리층이나 공지된 도금 처리층을 적용할 수 있다. 상기 크로메이트 처리층은 특별히 한정되지는 않으며, 모든 크로메이트 처리층이나 공지된 크로메이트 처리층을 적용할 수 있다.
본 발명과 관련되는 표면처리 동박의 한 실시 형태에 있어서는, 동박 표면에, 예를 들면 절연기판과의 밀착성 등을 양호하게 하기 위한 조화 처리를 가함으로써 조화 처리층을 형성해도 된다. 조화 처리는, 예를 들면, 구리 또는 구리합금으로 조화 입자를 형성함으로써 실시할 수 있다. 조화 처리는 미세한 것이어도 된다. 조화 처리층은 구리, 니켈, 인, 텅스텐, 비소, 몰리브덴, 크롬, 코발트 및 아연으로 구성되는 군으로부터 선택된 어느 한 단체 또 어느 1종 이상을 포함하는 합금으로 구성되는 층 등이어도 된다. 또한, 구리 또는 구리합금으로 조화 입자를 형성한 후, 더욱 니켈, 코발트, 구리, 아연의 단체 또는 합금 등으로 2차 입자나 3차 입자를 형성하는 조화 처리를 실시할 수도 있다. 특히, 구리의 1차 입자층과 해당 1차 입자층 상에 구리, 코발트 및 니켈로 구성되는 3원계 합금으로 구성되는 2차 입자층이 형성된 조화 처리층이 바람직하다. 해당 1차 입자층의 평균 입자 직경이 0.25~0.45㎛이며, 해당 2차 입자층의 평균 입자 직경이 0.05~0.25㎛인 것이 더 바람직하다.
본 발명과 관련되는 표면처리 동박의 한 실시 형태에 있어서는, 조화 처리 후에 니켈, 코발트, 구리, 아연의 단체 또는 합금 등으로 내열 처리층 또는 방청 처리층을 형성해도 되고, 더욱이 그 표면에 크로메이트 처리, 실란 커플링 처리 등의 처리를 실시해도 된다. 또는 조화 처리를 하지 않고 니켈, 코발트, 구리, 아연의 단체 또는 합금 등으로 내열 처리층 또는 방청 처리층을 형성하고, 더욱이 그 표면에 크로메이트 처리, 실란 커플링 처리 등의 처리를 해도 된다.
즉, 조화 처리층의 표면에 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 형성해도 되고, 동박 표면에 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 형성해도 된다. 또한, 상술한 내열층, 방청 처리층, 크로메이트 처리층, 실란 커플링 처리층은 각각 복수의 층으로 형성되어도 된다(예를 들면 2층 이상, 3층 이상 등). 또한, 본 발명에 있어서 「방청 처리층」은 「크로메이트 처리층」을 포함한다. 수지와의 밀착성을 고려하면, 표면처리 동박의 최외층에 실란 커플링 처리층을 형성하는 것이 바람직하다.
방수 처리 또는 크로메이트 처리로서 이하의 처리를 이용할 수 있다.
<Ni 도금>
(액 조성) Ni이온: 10~40g/L
(pH) 1.0~5.0
(액체 온도) 30~70℃
(전류 밀도) 1~9A/dm2
(통전 시간) 0.1~3초
<Ni-Co 도금>: Ni-Co 합금 도금
(액 조성) Co: 1~20g/L, Ni: 1~20g/L
(pH) 1.5~3.5
(액체 온도) 30~80℃
(전류 밀도) 1~20A/dm2
(통전 시간) 0.5~4초
<Zn-Ni 도금>: Zn-Ni 합금 도금
(액 조성) Zn: 10~30g/L, Ni: 1~10g/L
(pH) 3~4
(액체 온도) 40~50℃
(전류 밀도) 0.5~5A/dm2
(통전 시간) 1~3초
<Ni-Mo 도금>: Ni-Mo 합금 도금
(액 조성) 황산 니켈: 270~280g/L, 염화니켈: 35~45g/L, 아세트산니켈: 10~20g/L, 몰리브덴(몰리브덴산나트륨으로서 첨가): 0.1~10g/L, 구연산3나트륨: 15~25g/L, 광택제: 사카린, 부틴디올 등, 도데실황산나트륨: 55~75ppm
(pH) 4~6
(액체 온도) 55~65℃
(전류 밀도) 1~11A/dm2
(통전 시간) 1~20초
<Cu-Zn 도금>: Cu-Zn 합금 도금
(액 조성) NaCN: 10~30g/L, NaOH: 40~100g/L, Cu: 60~120g/L, Zn: 1~10g/L
(액체 온도) 60~80℃
(전류 밀도) 1~10A/dm2
(통전 시간) 1~10초
<전해 크로메이트>
(액 조성) 무수크롬산, 크롬산 또는 중크롬산칼륨: 1~10g/L, 아연(첨가하는 경우는 황산아연 형태로 첨가): 0~5g/L
(pH) 0.5~10
(액체 온도) 40~60℃
(전류 밀도) 0.1~2.6A/dm2
(크론량) 0.5~90As/dm2
(통전 시간) 1~30초
<침지 크로메이트>
(액 조성) 무수크롬산, 크롬산 또는 중크롬산칼륨: 1~10g/L, 아연(첨가하는 경우는 황산아연 형태로 첨가): 0~5g/L
(pH) 2~10
(액체 온도) 20~60℃
(처리 시간) 1~30초
본 발명과 관련되는 표면처리 동박의 표면처리면을 절연기재와 맞붙임으로써 동박 적층판을 형성 가능하다. 절연기재가 단층인 단층 동장적층판으로 해도 되고, 절연기재가 2층 이상인 다층 동장적층판으로 해도 된다. 동박 적층판은 플렉시블 및 리지드 중 어느 쪽으로 해도 가능하다. 절연기재로서는, 특별히 제한은 없지만, 에폭시 수지, 페놀 수지, 폴리이미드 수지, 폴리이미드아미드 수지, 폴리에스텔 수지, 폴리페닐렌설파이드 수지, 폴에테르이미드 수지, 불소 수지, 액정폴리머(LCP) 및 그들을 혼합시킨 것을 들 수 있다. 이 밖에, 글라스 클로스(glass cloth)에 에폭시 수지, 비스말레이미드트리아진 수지 또는 폴리이미드 수지 등을 함침시킨 절연기재를 들 수 있다. 특히, 액정 폴리머는 저유전율, 저유전정접, 저흡수성, 상기 특성의 변화가 적은, 나아가서는 치수 변화가 적다는 큰 이점을 가져 고주파 용도에 적합하다.
본 발명과 관련되는 표면처리 동박은 액정 폴리머에 동박을 적층한 플렉서블 프린트 기판(FPC)용 동박으로서 특히 유용하다. 절연기재 중에서도 액정 폴리머는 강도가 약하고, 동박을 적층한 재료는 박리 강도가 나오기 어렵다는 큰 문제를 갖고 있다. 동박 표면의 거칠기를 크게 하면 물리적인 엥커 효과를 얻을 수 있기 때문에 박리 강도는 높아지는 경향에 있지만, 상술한 표면 효과의 영향에 의해 고주파에서의 전기 특성이 악화되어버린다. 그렇지만, 본 발명과 관련되는 표면처리 동박의 한 실시 형태에 따르면, 표면 거칠기가 작아도 절연기재와의 밀착성을 확보할 수 있기 때문에 상술한 액정 폴리머의 이점을 살릴 수 있는 것이다.
동장적층판을 이용하여 프린트 배선판을 제작할 수 있다. 동장적층판으로부터 프린트 배선판으로의 가공방법에는 특별히 한정은 없고, 공지된 에칭 가공 프로세스를 이용하면 충분하다. 프린트 배선판에 각종 전자부품을 실장함으로써 프린트 회로판을 제작할 수도 있다. 또한, 프린트 회로판은 각종 전자기기에 탑재 가능하다.
(실시예)
이하, 실시예에 의해 본 발명을 설명한다. 또한, 본 실시예는 적합한 일례를 나타내는 것으로, 본 발명은 이러한 실시예에 한정되는 것은 아니다. 따라서, 본 발명의 기술 사상에 포함되는 변형, 다른 실시예 또는 양태는 모두 본 발명에 포함된다. 또한, 본 발명과의 대비를 위해 비교예를 병기한다. 또한, 본원 실험예에 기재되어 있는 조화 처리, 도금, 실란 커플링 처리, 내열 처리, 방수 처리 등에 이용되는 액의 잔액 부분도 특별히 기재가 없는 한 물로 하였다.
(실시예 1, 4~6 및 비교예 1, 3, 4)
두께 12㎛인 압연 동박(JX 닛코우 일본석유금속 주식회사 제품 터프피치 구리(JIS　H3 100 합금번호 C1100))을 준비하였다. 해당 압연 동박의 표면을 전해 수지, 물에 세척, 산소에 세척을 한 후, 해당 압연동박 표면에 구리의 1차 입자를 형성하는 처리를 실시하고, 그 후, 2차 입자를 형성하는 처리를 실시함으로써 조화 처리를 실시하였다. 조화 처리의 상세 조건은 이하와 같다.
<조화 처리 조건>
(구리의 1차 입자의 도금 조건)
액 조성: 구리 10g/L, 황산 50g/L
액체 온도: 26℃
전류 밀도: 50A/dm2
도금 시간: 1.5초
(2차 입자의 도금 조건)
액 조성: 구리 16g/L, 니켈 9g/L, 코발트 8g/L
pH: 2.4
액체 온도: 35℃
전류 밀도: 25A/dm2
도금 시간: 1.5초
상기 조화 처리를 가한 후에, Ni-Co 합금 도금(내열 방수 처리) 및 크로메이트 처리를 순서대로 실시하였다.
<Ni-Co 도금>: Ni-Co 합금 도금
(액 조성) Co: 4g/L, Ni: 12g/L
(pH) 2.3
(액체 온도) 50℃
(전류 밀도) 12A/dm2
(통전 시간) 0.8초
<전해 크로메이트>
(액 조성) 중크롬산 칼륨:4g/L, 아연(황산아연 형태로 첨가):0.5g/L
(pH) 3.5
(액체 온도) 60℃
(전류 밀도) 2.0A/dm2
(통전 시간) 2초
크로메이트 처리면에 대하여 주사형 전자현미경(SEM)을 이용하여 사진 촬영을 하였다. 그리고 해당 사진을 이용하여 조화 처리의 입자 관찰을 실시하였다. 그 결과, 구리의 1차 입자층의 평균 입자 직경은 0.25~0.45㎛이며, 2차 입자층의 평균 입자 직경은 0.05~0.25㎛이었다. 또한, 입자를 둘러싸는 최소원의 직경을 입자 직경으로 하여 측정하여, 평균 입자 직경을 산출하였다. 또한, 내열 방수 처리 및 크로메이트 처리 전후에서 조화 입자의 크기는 거의 변화하지 않는다.
이어서, 크로메이트 처리 후의 표면에 실란 커플링 처리를 실시하였다. 표 1에 나타내는 종류의 실란을 25℃의 물과 표 1에 기재한 실란 농도가 되도록 혼합하여 표 1에 기재한 시간 교반 속도를 900rpm으로 교반함으로써 실란 커플링제를 조제하였다. 얻어진 실란 커플링제 용액을 동박의 표면처리 표면에 도포 후, SUS봉을 동박 표면에 대고 굴리면서 여분의 실란 커플링제 용액의 액 중단을 실시하였다. 그 후, 100℃×5분의 조건에서 건조함으로써 실란 커플링 처리를 실시하였다.
(실시예 2, 7, 8 및 비교예 5, 6, 9)
무산소구리(OFC)에 Ag을 50~100 질량 ppm 첨가한 조성을 갖는 두께 12㎛인 압연 동박(JX 닛코우 일본석유금속 주식회사 제품)을 준비하였다. 해당 압연 동박의 표면에 실시예 1과 동일한 조화 처리, 내열 방수 처리 및 크로메이트 처리를 순서대로 실시하였다. 크로메이트 처리 후의 표면에 실란 커플링 처리를 실시하였다. 표 1에 나타내는 종류의 실란을 25℃의 물과 표 1에 기재한 실란 농도가 되도록 혼합하여 표 1에 기재된 시간 교반속도를 900rpm으로 교반함으로써 실란 커플링제를 조제하였다. 얻어진 실란 커플링제 용액을 동박의 표면처리 표면에 도포 후, SUS봉을 동박 표면에 대고 굴리면서 여분의 실란 커플링제 용액의 액 중단을 실시하였다. 그 후, 100℃×5분의 조건에서 건조함으로써 실란 커플링 처리를 실시하였다.
(실시예 3, 9~11 및 비교예 2, 7, 8)
무산소구리에 1200ppm인 Sn을 첨가한 잉곳을 용제하고, 이 잉곳을 900℃로부터 열간 압연하여, 두께 10mm의 판을 얻었다. 그 후, 냉간압연과 소둔을 반복하여 최종적으로 9㎛ 두께의 동박에 냉간압연하여 압연 동박을 얻었다.
이어서, 상기 압연 동박에 다음 조건에서 Ni 도금을 실시하였다(조화 처리는 실시하지 않음).
Ni 이온: 40g/L
온도: 50℃
전류 밀도: 7.0A/dm2
도금 시간: 2.0초
pH:4.0
이어서, Ni 도금면에 실란 커플링 처리를 실시하였다. 표 1에 나타내는 종류의 실란을 25℃의 물과 표 1에 기재된 실란 농도가 되도록 혼합하여 표 1에 기재된 시간 교반속도를 900rpm으로 교반함으로써 실란 커플링제를 조제하였다. 얻어진 실란 커플링제 용액을 동박의 표면처리 표면에 도포 후, SUS봉을 동박 표면에 대고 굴리면서 여분의 실란 커플링제 용액의 액 중단을 실시하였다. 그 후, 100℃×5분의 조건에서 건조함으로써 실란 커플링 처리를 실시하였다.
<XPS 깊이 방향 분석>
얻어진 각 표면처리 동박의 표면처리면에 대하여, 알백파이 주식회사 제품 5600MC를 이용하여, 상술한 조건에서, 레이트 1.1nm/min(SiO2 환산)으로 스퍼터하면서 XPS 깊이 방향 분석을 실시하였다. 분석 대상 원소는 N1s, O1s, C1s, Si2s, Cr2p3, Zn2p3, Cu2p3, Ni2p3, Co2p3으로 하였다. 0.5min 스퍼터 후 및 1.0min 스퍼터 후의 N, C, Si 및 O의 원자 농도를 표 1에 나타낸다.
<표면처리 동박의 표면 거칠기>
얻어진 각 표면처리 동박의 표면처리면의 10점 평균 거칠기(Rz)를 JIS　B0601-1982에 준거하여, 주식회사 코사카 연구소 제품인 Surfcorder SE-3C 촉침식 조도계를 이용하여 측정하였다. 결과를 표 1에 나타낸다.
<박리 강도>
얻어진 각 표면처리 동박의 표면처리면을 두께 50㎛인 액정 폴리머(쿠라레 제품, Vecstar CT-Z, 하이드록시안식향산(에스테르)과 수산화나프토(에스테르)와의 공중합체)에 열 프레스로 맞붙여 동장적층판을 얻었다.
열 조건: 약 5.1℃/분의 승온 속도로 가열(60분 후에 305℃에 도달)
10분간 유지 후 자연 냉각
압력 조건:가열 개시부터 50분 후에 4.0MPa 가압
30분 가압 유지 후 압력 제로
이렇게 하여 얻은 동장적층판을 이용하여 상온(25℃)에서의 90도 박리 강도를 측정하였다. 박리 강도는 회로 폭 3mm로 하고, 90도 각도에서 50mm/min의 속도로 액정 폴리머로부터 동박을 벗긴 경우의 값이다. 이 박리 강도 측정은 JIS C6471-1995에 준거하는 것이다(이하, 동일). 2회 측정하여 그 평균치를 측정치로 하였다. 결과를 표 1에 나타낸다.
<납땜 블리스터 시험>
얻어진 각 표면처리 동박의 표면처리면을 두께 50㎛인 액정 폴리머(쿠라레 제품, Vecstar CT-Z)의 양면에 열 프레스로 맞붙여 동장적층판을 얻었다.
열 조건: 약 5.1℃/분의 온도 상승 속도로 가열(60분 후에 305℃에 도달)
10분간 유지 후 자연 냉각
압력 조건: 가열 개시부터 50분 후에 4.0MPa 가압
30분 가압 유지 후 압력 제로
이 동장적층판을 40mm×40mm 사이즈로 자른 후, 동장적층판 표면에 납땜 부착 예방을 위한 윤활유를 발랐다. 그 후, 10초간 300℃~330℃의 핸더 욕조에 띄웠을 때에 동장적층판의 표면에 생긴 블리스터 모습에 대하여, 육안으로 이하의 기준에서 평가하였다. 결과를 표 1에 나타낸다.
◎: 40mm×40mm 샘플에서 블리스터가 발생하지 않은 경우
○: 40mm×40mm 샘플에서 블리스터 발생은 보였지만, 블리스터가 차지하는 면적이 10% 이하인 경우
△: 40mm×40mm 샘플에서 블리스터가 차지하는 면적이 10%를 넘고 20% 이하인 경우
×: 40mm×40mm 샘플에서 블리스터가 차지하는 면적이 20%를 넘은 경우
<고주파 특성 시험>
얻어진 각 표면처리 동박의 표면처리면을 50㎛인 액정 폴리머(쿠라레 제품, Vecstar CT-Z)의 양면에 열 프레스로 맞붙인 후, 고주파 특성을 조사하기 위해 마이크로 스트립 라인 구조를 형성하였다. 이 때, 특성 임피던스는 50Ω가 되도록 에칭으로 회로 형성을 실시하였다. 이 회로를 이용하여 전송 손실 측정을 실시하고, 30GHz 주파수에서의 전송 손실(TL:단위 dB/cm)이 0≥TL≥-0.8인 경우, 고주파 특성을 ○으로 하였다. 또한, 해당 전송 손실이 -0.8>TL≥-1.2인 경우를 △, 해당 전송 손실이 -1.2>TL≥-10인 경우는 ×로 하였다. 결과를 표 1에 나타낸다.
(실시예 12, 13 및 비교예 10)
실시예 12는 실시예 1과 동일한 방법으로 표면처리 동박을 제작하였다. 실시예 13은 실시예 6과 같은 방법으로 표면처리 동박을 제작하였다. 비교예 10은 비교예 1과 동일한 방법으로 표면처리 동박을 제작하였다.
얻어진 각 표면처리 동박의 표면처리 상에 폴리아믹산(약 20wt%) 및 N-메틸-2-피롤리돈(약 80wt%)으로 구성되는 우베 흥산 주식회사 제품 U-니스 A를 요시미츠 세이키 제품인 닥터 블레이드 YD-3형을 이용하여 도공하였다. 도공 후에 100℃ 오븐에서 20분간 건조한 후, 질소 치환 오븐에서 약 3℃/분의 승온 속도로 350℃까지 약 2시간에 승온한 후, 350℃×30분간 유지함으로써 폴리이미드 수지의 큐어 공정을 실시함으로써 동박 적층판을 얻었다.
<박리 강도>
이렇게 하여 얻은 동장적층판을 이용하여 상온(25℃)에서의 90도 박리 강도를 측정하였다. 박리 강도는 회로 폭 3mm로 하고, 90도 각도에서 50mm/min의 속도로 폴리이미드 수지로부터 동박을 벗긴 경우의 값이다. 이 박리 강도 측정은 JIS C6471-1995에 준거한 것이다(이하, 동일). 2회 측정하여 그 평균치를 측정치로 하였다. 결과를 표 1에 나타낸다.
<납땜 블리스터 시험>
이렇게 하여 얻은 동장적층판을 40mm×40mm 사이즈로 자른 후, 동장적층판 표면에 납땜 부착 예방을 위한 윤활유를 발랐다. 그 후, 10초간 300℃~330℃의 핸더 욕조에 띄웠을 때에 동장적층판의 표면에 생긴 블리스터 모습에 대하여 육안으로 이하의 기준에서 평가하였다. 결과를 표 1에 나타낸다.
◎: 40mm×40mm 샘플에서 블리스터가 발생하지 않은 경우
○: 40mm×40mm 샘플에서 블리스터의 발생은 보였지만, 블리스터가 차지하는 면적이 10% 이하인 경우
△: 40mm×40mm 샘플에서 블리스터가 차지하는 면적이 10% 초과 내지 20% 이하인 경우
×: 40mm×40mm 샘플에서 블리스터가 차지하는 면적이 20% 초과인 경우
[표 1-1]
Figure pat00001
[표 1-2]
Figure pat00002
[표 1-3]
Figure pat00003
[표 1-4]
Figure pat00004
<고찰>
본 발명에서 규정하는 표면처리면으로부터의 0.5min 스퍼터 깊이에서의 N 농도, C 농도 및 Si 및 O 농도의 조합으로부터 선택되는 적어도 하나의 농도 요건을 만족하는 표면처리 동박은 상온에서의 액정 폴리머와의 밀착성이 높고, 동장적층판을 구성하여 열 부하를 주었을 때에 블리스터 발생이 억제되는 것을 알았다. 또한, 0.5min 스퍼터 깊이와 더불어 1.0min 스퍼터 깊이에서의 N 및 C의 원자 농도가 바람직한 실시예 1, 2, 4~6, 8, 10 및 11에서는, 320℃의 열 부하를 주었을 때에도 블리스터 억제 효과가 뛰어났다. 더욱이, 0.5min 스퍼터 깊이에서의 N 농도, C 농도 및 Si 및 O 농도가 더 바람직한 실시예 1, 6 및 8은 330℃의 열 부하를 주었을 때에도 블리스터 억제 효과가 뛰어났다. 또한, 실험 데이터는 나타내지 않지만, 절연기판으로서 폴리아미드나 프리프레그나 불소 수지를 사용해도 동일한 경향이 보였기 때문에, 본 발명의 효과는 액정 폴리머와 맞붙였을 때뿐만 아니라, 다른 절연기재와 맞붙였을 때도 얻을 수 있다고 할 수 있다.
한편, 비교예 1, 2, 4, 6, 7은 실란 커플링 농도가 높아 표면처리의 최표층에 두꺼운 실란 커플링막이 형성된 이유로 인해, 비교예 2, 3, 5, 7은 교반시간이 충분하지 않아 실란 커플링제의 가수분해 반응이 불충분했던 이유로 인해, 비교예 8, 9는 실란 커플링 농도가 얇아 표면처리의 최표층에 충분한 두께의 실란 커플링막이 형성되지 않았던 이유로 인해, 모두 본 발명에서 규정하는 표면처리면으로부터의 0.5min 스퍼터 깊이에서의 N 농도, C 농도 및 Si 및 O 농도의 조합에 관한 요건을 만족시킬 수는 없었다. 이 때문에, 상온에서의 액정 폴리머와의 밀착성이 높은 경우에도 동장적층판을 구성하여 열 부하를 주었을 때에 블리스터 발생을 억제할 수 없었다. 또한, 비교예 8 및 9는 블리스터 발생은 억제되었었지만, 상온에서의 액정 폴리머와의 밀착성이 불충분했다.

Claims (27)

  1. 　표면처리면을 갖는 표면처리 동박으로, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 N 농도가 1.5~7.5atom%인, 표면처리 동박.
  2. 표면처리면을 갖는 표면처리 동박으로, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 C 농도가 12~30atom%인, 표면처리 동박.
  3. 표면처리면을 갖는 표면처리 동박으로, 표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 Si 농도가 3.1atom% 이상이고 또한, O 농도가 40~48atom%인, 표면처리 동박.
  4. 표면처리면을 갖는 표면처리 동박으로, 이하의 어느 둘 이상의 조건을 만족시키는, 표면처리 동박.
    ·표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 N 농도가 1.5~7.5atom%이다,
    ·표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 C 농도가 12~30 atom%이다,
    ·표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 0.5min 스퍼터 후의 깊이에서의 XPS 측정에 의한 Si 농도가 3.1atom% 이상이고 또한, O 농도가 40~48atom%이다.
  5. 제1항 내지 제4항 중 한 항에 있어서,
    표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 1.0min 스퍼터 후의 깊이에서의 XPS 측정에 의한 N 농도가 0.5~6.0atom%인, 표면처리 동박.
  6. 제1항 내지 제5항 중 한 항에 있어서,
    표면처리면으로부터 레이트 1.1nm/min(SiO2 환산) 조건에서 1.0min 스퍼터 후의 깊이에서의 XPS 측정에 의한 C 농도가 8~25atom%인, 표면처리 동박.
  7. 제1항 내지 제6항 중 한 항에 있어서,
    표면처리면의 Rz가 1.5㎛ 이하인, 표면처리 동박.
  8. 제1항 내지 제7항 중 한 항에 있어서,
    동박이 압연 동박 또는 전해 동박인, 표면처리 동박.
  9. 제1항 내지 제8항 중 한 항에 있어서,
    액정 폴리머와의 접합용인, 표면처리 동박.
  10. 제1항 내지 제8항 중 한 항에 있어서,
    폴리이미드 수지와의 접합용인, 표면처리 동박.
  11. 제1항 내지 제10항 중 한 항에 있어서,
    1GHz를 넘는 고주파수 하에서 사용되는 프린트 회로판에 이용되는, 표면처리 동박.
  12. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 조화 처리층, 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 갖는, 표면처리 동박.
  13. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 내열 처리층, 방청 처리층, 크로메이트 처리층 및 실란 커플링 처리층으로 구성되는 군으로부터 선택된 1종 이상의 층을 갖는, 표면처리 동박.
  14. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 내열 처리층 혹은 방청 처리층을 갖고, 상기 내열 처리층 혹은 방청 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는, 표면처리 동박.
  15. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 내열 처리층을 갖고, 상기 내열 처리층 상에 방청 처리층을 가지며, 상기 방청 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는, 표면처리 동박.
  16. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 크로메이트 처리층을 갖고, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는, 표면처리 동박.
  17. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는, 표면처리 동박.
  18. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 방청 처리층 및 내열 처리층으로 구성되는 군으로부터 선택되는 1종 이상의 층을 가지며, 상기 방청 처리층 및 내열 처리층으로 구성되는 군으로부터 선택되는 1종 이상의 층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는, 표면처리 동박.
  19. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 방청 처리층을 가지며, 상기 방청 처리층 상에 크로메이트 처리층을 가지며, 상기 크로메이트 처리층 상에 실란 커플링 처리층을 갖는, 표면처리 동박.
  20. 동박 표면에 조화 처리층을 갖고, 상기 조화 처리층 상에 실란 커플링 처리층을 갖는, 표면처리 동박.
  21. 제1항 내지 제11항 중 한 항에 있어서,
    동박 표면에 실란 커플링 처리층을 갖는, 표면처리 동박.
  22. 제1항 내지 제12항, 제17항 내지 제20항 중 한 항에 있어서,
    동박 표면에 조화 처리층을 갖고, 상기 조화 처리층이 1차 입자층과 해당 1차 입자층 상에 2차 입자층을 갖는, 표면처리 동박.
  23. 제22항에 있어서,
    상기 2차 입자층이 구리, 코발트 및 니켈로 구성되는 3원계 합금으로 형성되어 있는, 표면처리 동박.
  24. 제22항 또는 제23항에 있어서,
    상기 1차 입자층의 평균 입자 직경이 0.25~0.45㎛이고, 상기 2차 입자층의 평균 입자 직경이 0.05~0.25㎛인, 표면처리 동박.
  25. 제1항 내지 제24항 중 어느 한 항에 기재된 표면처리 동박의 표면처리면을 절연기재와 맞붙여 구성되는 동박 적층판.
  26. 제1항 내지 제24항 중 어느 한 항에 기재된 표면처리 동박을 이용한 프린트 배선판.
  27. 제26항에 기재된 프린트 배선판을 이용한 전자기기.
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