KR20170079574A - Printed circuit board and method for manufacturing the same - Google Patents

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Abstract

본 발명의 실시예에 따른 인쇄회로기판은, 절연재, 상기 절연재 상에 형성된 제1 회로, 상기 제1 회로를 커버하도록 상기 절연재 상에 형성된 절연층, 상기 절연층 상에 형성된 제2 회로 및 상기 제1 회로와 상기 제2 회로를 전기적으로 연결하도록, 상기 절연층 내에 형성된 내부비아를 포함하고, 상기 제1 회로의 표면의 일부에 요철이 형성된다. A printed circuit board according to an embodiment of the present invention includes an insulating material, a first circuit formed on the insulating material, an insulating layer formed on the insulating material to cover the first circuit, a second circuit formed on the insulating layer, And an inner via formed in the insulating layer so as to electrically connect the first circuit and the second circuit, wherein a concavity and convexity are formed on a part of the surface of the first circuit.

Description

인쇄회로기판 및 그 제조방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a printed circuit board

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.The present invention relates to a printed circuit board and a manufacturing method thereof.

다층 인쇄회로기판(Multi-Layer Printed Circuit Board)은 고밀도, 고집적화 되고 있고, 패키지 역시 소형화, 박형화되고 있다. 이에 따라, 인쇄회로기판에서는 미세 피치의 비아 홀과 미세 피치의 회로 패턴이 요구되고 있다.Multilayer Printed Circuit Boards are becoming more dense and highly integrated, and their packages are becoming smaller and thinner. Accordingly, circuit patterns of fine pitch via holes and fine pitch are required in a printed circuit board.

한국공개특허공보 10-2012-0023894 (2012.03.14 공개)Korean Published Patent Application No. 10-2012-0023894 (published March 14, 2012)

본 발명의 목적은 미세한 패턴이 구현될 수 있는 인쇄회로기판 및 그 제조방법을 제공하는 것이다.It is an object of the present invention to provide a printed circuit board on which a fine pattern can be implemented and a method of manufacturing the same.

본 발명의 일 측면에 따르면, 절연재, 상기 절연재 상에 형성된 제1 회로, 상기 제1 회로를 커버하도록 상기 절연재 상에 형성된 절연층, 상기 절연층 상에 형성된 제2 회로 및 상기 제1 회로와 상기 제2 회로를 전기적으로 연결하도록, 상기 절연층 내에 형성된 내부비아를 포함하고, 상기 제1 회로의 표면의 일부에 요철이 형성된 인쇄회로기판이 제공된다. According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming an insulating material, a first circuit formed on the insulating material, an insulating layer formed on the insulating material to cover the first circuit, a second circuit formed on the insulating layer, There is provided a printed circuit board including an inner via formed in the insulating layer so as to electrically connect the second circuit, wherein a portion of the surface of the first circuit has a concavity and convexity.

상기 요철은, 상기 제1 회로의, 상기 내부비아가 접촉된 부분을 제외한 상면 및 측면에 형성될 수 있다.The irregularities may be formed on the upper surface and the side surface of the first circuit except for the portion where the inner via is in contact.

본 발명의 다른 측면에 따르면, 절연재 상에 제1 회로를 형성하는 단계, 상기 제1 회로 상에 감광재 패턴을 형성하는 단계, 상기 감광재 패턴 상에 절연층을 형성하는 단계, 상기 절연층에 비아홀이 형성되도록 상기 감광재 패턴을 제거하는 단계, 상기 비아홀 내에 전도성 물질을 충진하여 내부비아를 형성하는 단계 및 상기 절연층 상에 제2 회로를 형성하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device, comprising: forming a first circuit on an insulating material; forming a photosensitive material pattern on the first circuit; forming an insulating layer on the photosensitive material pattern; There is provided a printed circuit board manufacturing method comprising the steps of: removing the photosensitive material pattern to form a via hole; filling the via hole with a conductive material to form an inner via; and forming a second circuit on the insulating layer. do.

상기 제1 회로 상에 감광재 패턴을 형성하는 단계와 상기 감광재 패턴 상에 절연층을 형성하는 단계 사이에, 상기 제1 회로 표면을 조화처리하는 단계를 더 포함할 수 있다.The method may further include the step of roughening the first circuit surface between the step of forming a photosensitive material pattern on the first circuit and the step of forming an insulating layer on the photosensitive material pattern.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면.
도 3 내지 도 11은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 도면.1 illustrates a printed circuit board according to one embodiment of the present invention.
2 illustrates a printed circuit board according to another embodiment of the present invention.
FIGS. 3 to 11 illustrate a method of manufacturing a printed circuit board according to an embodiment of the present invention.

본 발명에 따른 인쇄회로기판 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a perspective view of a printed circuit board according to a first embodiment of the present invention; Fig. A duplicate description will be omitted.

또한, 이하 사용되는 제1, 제2 등과 같은 용어는 동일 또는 상응하는 구성 요소들을 구별하기 위한 식별 기호에 불과하며, 동일 또는 상응하는 구성 요소들이 제1, 제2 등의 용어에 의하여 한정되는 것은 아니다.It is also to be understood that the terms first, second, etc. used hereinafter are merely reference numerals for distinguishing between identical or corresponding components, and the same or corresponding components are defined by terms such as first, second, no.

또한, 결합이라 함은, 각 구성 요소 간의 접촉 관계에 있어, 각 구성 요소 간에 물리적으로 직접 접촉되는 경우만을 뜻하는 것이 아니라, 다른 구성이 각 구성 요소 사이에 개재되어, 그 다른 구성에 구성 요소가 각각 접촉되어 있는 경우까지 포괄하는 개념으로 사용하도록 한다.In addition, the term " coupled " is used not only in the case of direct physical contact between the respective constituent elements in the contact relation between the constituent elements, but also means that other constituent elements are interposed between the constituent elements, Use them as a concept to cover each contact.

인쇄회로기판Printed circuit board

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판을 나타낸 도면이다.1 is a view illustrating a printed circuit board according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 절연재(110), 제1 회로(120), 절연층(130), 제2 회로(140), 내부비아(150)를 포함하고, 제1 회로(120)의 표면의 일부에는 요철(121)이 형성될 수 있다.Referring to FIG. 1, a printed circuit board according to an exemplary embodiment of the present invention includes an insulating material 110, a first circuit 120, an insulating layer 130, a second circuit 140, And a concavity and convexity 121 may be formed on a part of the surface of the first circuit 120.

절연재(110)는 수지재일 수 있다. 수지재는 열경화성 수지, 열가소성 수지일 수 있다. 예를 들어, 수지로는 에폭시 수지, BT(Bismaleimide-Triazine)수지, 폴리이미드가 사용될 수 있다. The insulating material 110 may be a resin material. The resin material may be a thermosetting resin or a thermoplastic resin. For example, as the resin, an epoxy resin, a bismaleimide-triazine (BT) resin, and a polyimide may be used.

에폭시 수지는, 예를 들어, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 노볼락계 에폭시 수지, 크레졸 노볼락계 에폭시 수지, 고무 변성형 에폭시 수지, 고리형 알리파틱계 에폭시 수지, 실리콘계 에폭시 수지, 질소계 에폭시 수지, 인계 에폭시 수지 등일 수 있으나, 이에 한정되지 않는다.Examples of the epoxy resin include epoxy resins such as naphthalene type epoxy resin, bisphenol A type epoxy resin, bisphenol F type epoxy resin, novolac type epoxy resin, cresol novolak type epoxy resin, rubber modified epoxy resin, A silicone-based epoxy resin, a nitrogen-based epoxy resin, a phosphorus-based epoxy resin, and the like, but is not limited thereto.

한편, 절연재(110)는 수지재에 보강재가 함유된 것일 수 있다. 여기서 보강재는 유리 섬유와 같은 섬유 보강재일 수 있고, 실리카와 같은 무기필러일 수 있다. 수지재에 유리 섬유가 함유된 것은 프리프레그(Prepreg; PPG)일 수 있다.On the other hand, the insulating material 110 may be a resin material containing a reinforcing material. The reinforcing material may be a fiber reinforcing material such as glass fiber or an inorganic filler such as silica. The resin material containing the glass fiber may be a prepreg (PPG).

유리 섬유는 그 단면의 굵기가 1um 이하부터 수백um 에 이를 수 있다. 유리 섬유는 절연재(110)에 강성을 부여할뿐만 아니라, 절연재(110)의 내화학성을 부여하고, 절연재(110)의 흡습율을 낮춘다. 유리 섬유은 굵기에 따라 유리 필라멘트(glass filament), 유리 파이버(glass fiber), 유리 패브릭(glass fabric) 으로 나누어진다.The thickness of the glass fiber can range from less than 1 um to several hundred um. The glass fiber not only imparts rigidity to the insulating material 110 but also imparts the chemical resistance of the insulating material 110 and lowers the moisture absorption rate of the insulating material 110. Glass fibers are divided into glass filaments, glass fibers and glass fabrics according to their thicknesses.

절연재(110)에는 관통비아(111)가 형성될 수 있다. 관통비아(111)는 절연재(110)에 관통홀이 형성된 후에 관통홀이 전도성 물질로 충진됨으로써 형성될 수 있다.The insulating material 110 may have through vias 111 formed therein. The through vias 111 may be formed by forming a through hole in the insulating material 110 and filling the through hole with a conductive material.

관통홀은 비트(bit)와 같은 기계적 드릴(Mechanical Drill)로 형성될 수 있다. 이 경우, 관통홀의 직경은 비트의 직경과 동일하거나, 비트의 직경보다 약간 클 수 있다. 또한, 관통홀의 직경은 절연재(110)의 상하에 대해 일정할 수 있다. 즉, 관통홀의 직경은 절연재(110)의 상하에서 차이가 거의 없을 수 있다.The through hole may be formed by a mechanical drill such as a bit. In this case, the diameter of the through hole may be the same as the diameter of the bit or slightly larger than the diameter of the bit. In addition, the diameter of the through hole may be constant with respect to the upper and lower sides of the insulating material 110. That is, the diameter of the through hole may be almost the same on the upper and lower sides of the insulating material 110.

전도성 물질은 전기적 특성이 우수한 금속일 수 있으며, 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등이 포함될 수 있다.The conductive material may be a metal having excellent electrical characteristics and may be formed of a metal such as copper, silver, palladium, aluminum, nickel, titanium, gold, platinum, ), And the like.

관통홀이 전도성 물질로 충진되는 방법으로는 전도성 페이스트가 관통홀 내부를 충진하는 방법, 관통홀 내부가 도금되는 방법 등이 있다. 특히, 관통홀 내부가 도금되는 경우, 관통홀 내벽에 시드층으로서 무전해도금층이 먼저 형성된 후에, 시드층 상에 전해도금층이 형성됨으로써, 관통홀이 메워질 수 있다.Examples of the method of filling the through hole with the conductive material include a method of filling the through hole with the conductive paste and a method of plating the inside of the through hole. Particularly, when the inside of the through hole is plated, an electroless plating layer is formed first as a seed layer on the inner wall of the through hole, and then an electrolytic plating layer is formed on the seed layer, so that the through hole can be filled.

무전해도금으로는 촉매도금법이 사용될 수 있다. 이러한 무전해도금이 실시되기 전에 클리닝, 컨디셔닝, 소프트 에칭, 촉매 활성화 처리, 환원 등과 같은 다양한 전처리 공정이 우선 수행될 수 있다. As electroless plating, a catalyst plating method may be used. Various pretreatment processes such as cleaning, conditioning, soft etching, catalyst activation treatment, reduction, and the like can be performed prior to electroless plating.

클리닝과 컨디셔닝은 절연재(110) 표면에 불필하게 부착된 유기물을 제거하여 습윤성을 좋게하는 과정이다. 소프트 에칭은 절연재(110) 표면을 약 1㎛ 정도 에칭하여 이물질을 제거하는 단계이다. Cleaning and conditioning are processes for improving the wettability by removing organic substances that are not adhered to the surface of the insulating material 110. The soft etching is a step of removing the foreign substance by etching the surface of the insulating material 110 by about 1 mu m.

촉매 활성화 처리는, 금속 석출 반응을 활성화시키기 위하여 필요한 촉매로 절연재(110)에 촉매제를 흡착시키는 과정이다. 여기서, 촉매제는 팔라듐-주석(Pd-Sn) 콜로이드 또는 팔라듐(Pd) 이온 착화합물이 사용될 수 있다. 이 경우, 촉매 활성화 처리 과정에서, 팔라듐 이온이 관통홀 내벽에 부착된다.The catalyst activation treatment is a process of adsorbing the catalyst to the insulating material 110 as a catalyst necessary for activating the metal precipitation reaction. Here, the catalyst may be palladium-tin (Pd-Sn) colloid or palladium (Pd) ion complex. In this case, in the catalytic activation process, palladium ions are attached to the inner wall of the through hole.

환원 과정에서는 실제 촉매로 이용되는 팔라듐 금속이 석출된다. 촉매제로써, Pd-Sn 콜로이드가 사용되는 경우에는 Sn을 용해 제거하여 Sn2+가 산화되면서 Pd2+가 환원되어 금속 Pd가 석출되고, Pd 착화합물이 사용되는 경우에는 Pd 착화합물 내 Pd2+가 환원되어 금속 Pd가 석출된다. 금속 Pd는 관통홀 내벽 전면에 부착될 수 있다.In the reduction process, palladium metal used as an actual catalyst is precipitated. When a Pd-Sn colloid is used, Sn is dissolved and removed to oxidize Sn2 + , and Pd2 + is reduced to precipitate metal Pd. When a Pd complex is used, Pd2 + in the Pd complex is reduced to form metal Pd . The metal Pd can be attached to the entire inner wall of the through hole.

무전해 도금층을 형성하기 이전에 수행될 수 있는 전처리 공정에 대해 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 다양한 공정/조건을 이용한 전처리 공정이 적용될 수도 있음은 물론이다.Although the pretreatment process that can be performed before forming the electroless plating layer has been described, the present invention is not limited thereto, and it goes without saying that a pretreatment process using various processes / conditions may be applied.

이후, 도금액에 기판이 침지되면서, 팔라듐 금속이 도금하고자 하는 금속의 석출 반응이 활성화하고, 팔라듐 촉매가 부착된 자리에 대해 해당 금속이 석출될 수 있다. 여기서, 도금하고자 하는 금속은 구리일 수 있으며, 도금액에는 환원제가 포함될 수 있고, 환원제로써 포르말린(Formaldehyde)가 사용될 수 있다.Thereafter, as the substrate is immersed in the plating liquid, the precipitation reaction of the metal to be plated with the palladium metal is activated, and the corresponding metal is precipitated to the place where the palladium catalyst is attached. Here, the metal to be plated may be copper, the plating liquid may contain a reducing agent, and formaldehyde may be used as a reducing agent.

전해도금 공정 역시 무전해도금과 마찬가지로 수세와 같은 전처리 과정을 포함할 수 있다. 수세 과정을 통하여 이물질이 제거되면, 무전해도금층과 전해도금층 간의 밀착력이 확보될 수 있다.Electroplating processes can also include pretreatment processes such as flushing, just like electroless plating. When the foreign substance is removed through the washing process, adhesion between the electroless plating layer and the electrolytic plating layer can be secured.

전해도금은 외부에서 직류전류를 인가하여, (-)극(cathode)에서는 도금하고자 하는 금속을 석출시키는 방법이다. 여기서, 무전해도금층은 (-)극의 역할을 하게 된다. 즉, 전해도금층은 무전해도금층으로부터 성장한다. 전해도금층은 무전해도금층과 동일한 금속일 수 있으며, 예를 들어, 구리일 수 있다. 전해도금층은 성장하여 관통홀 내부를 모두 충진할 수 있다.Electroplating is a method of applying a direct current from the outside and precipitating the metal to be plated at the (-) cathode. Here, the electroless plating layer serves as a (-) electrode. That is, the electroplating layer grows from the electroless plating layer. The electroplating layer may be the same metal as the electroless plating layer, and may be, for example, copper. The electroplating layer can grow and fill all of the through holes.

제1 회로(120)는 절연재(110) 상에 형성되는 회로패턴이다. 제1 회로(120)는 절연재(110)의 양면에 형성될 수 있다. 이 경우, 관통비아(111)는 제1 회로(120)와 전기적으로 연결되고, 절연재(110)의 양면에 형성된 제1 회로(120)를 상호 연결할 수 있다. The first circuit 120 is a circuit pattern formed on the insulating material 110. The first circuit 120 may be formed on both sides of the insulating material 110. In this case, the through vias 111 are electrically connected to the first circuit 120 and can interconnect the first circuits 120 formed on both sides of the insulating material 110.

제1 회로(120)는 전기적 특성이 우수한 금속일 수 있으며, 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등이 포함될 수 있다. 또한, 제1 회로(120)는 관통비아(111)와 동일한 금속일 수 있다.The first circuit 120 may be made of a metal having excellent electrical characteristics and may be made of copper, silver, palladium, aluminum, nickel, titanium, gold, , Platinum (Pt), and the like. Also, the first circuit 120 may be the same metal as the through vias 111.

제1 회로(120)는 애디티브(additive), 서브트랙티브(subtractive), 세미-애디티브(Semi additive), 텐팅(Tenting), MSAP(Modified Semi Additive Process) 등의 공법으로 형성될 수 있으나, 이러한 방식으로 한정되는 것은 아니다. The first circuit 120 may be formed by an additive method, a subtractive method, a semi-additive method, a tenting method, or a modified semi- additive process (MSAP) But is not limited in this way.

제1 회로(120)가 세미-애디티브 등의 공법으로 형성되는 경우, 제1 회로(120)에 대한 시드층이 필요하며, 제1 회로(120)에 대한 시드층은 관통비아(111)에 대한 시드층과 동일한 도금 공정으로 동시에 형성될 수 있다. A seed layer for the first circuit 120 is required and a seed layer for the first circuit 120 is formed in the through vias 111. In the case where the first circuit 120 is formed by a method such as semi-additive, May be simultaneously formed by the same plating process as that for the seed layer.

또한, 제1 회로(120)가 전해도금으로 형성되는 경우에도, 제1 회로(120)는 관통비아(111)와 동일한 도금 공정으로 동시에 형성될 수 있다.Also, even when the first circuit 120 is formed by electrolytic plating, the first circuit 120 can be simultaneously formed by the same plating process as the through vias 111. [

한편, 제1 회로(120)가 서브트랙티브 등의 공법으로 형성되는 경우, 상술한 절연재(110)에 금속층(112)이 미리 형성된 원자재가 사용될 수 있다. 이러한 원자재는 폴리머 상에 구리박이 부착된 CCL(copper clad laminates)일 수 있다.Meanwhile, when the first circuit 120 is formed by a subtractive process or the like, a raw material in which the metal layer 112 has been formed on the insulating material 110 described above may be used. These raw materials can be CCL (copper clad laminates) with copper foil on the polymer.

제1 회로(120)의 표면의 적어도 일부에는 요철(121)이 형성될 수 있다. 요철(121)은, 제1 회로(120)의 노출된 표면의 일부에 대해 형성될 수 있다. 즉, 요철(121)은 제1 회로(120)의 노출된 표면 전체에 형성되는 것이 아니라, 일부에 대해서만 형성될 수 있다. 여기서, '노출된'이라는 의미는, 최종 제품에서 노출되는 것이 아니라, 절연재(110) 상에 제1 회로(120)가 형성되었을 때, 절연재(110)에 대해 노출되는 것을 의미한다. 즉, 제1 회로(120)의 노출된 표면은, 제1 회로(120)의 상면 및/또는 측면을 의미한다.At least a part of the surface of the first circuit 120 may be provided with projections and depressions 121. The irregularities 121 may be formed on a part of the exposed surface of the first circuit 120. That is, the irregularities 121 may not be formed on the entire exposed surface of the first circuit 120, but may be formed only on a part thereof. Here, the term 'exposed' means that the first circuit 120 is exposed to the insulating material 110 when the first circuit 120 is formed on the insulating material 110, rather than being exposed in the final product. That is, the exposed surface of the first circuit 120 means the top surface and / or the side surface of the first circuit 120.

제1 회로(120)의 요철(121)은 다양한 방법으로 형성될 수 있으며 특별히 한정되지 않는다. 예를 들어, 노듈(Nodule) 처리, 조화 처리(CZ), 흑화(Black/Brown Oxide) 처리, 에칭(Etching) 처리와 같은 화학적인 방법과, 브러시(Brush) 처리와 같은 물리적인 방법이 사용될 수 있다. The irregularities 121 of the first circuit 120 may be formed by various methods and are not particularly limited. For example, a chemical method such as a nodule treatment, a harmonic treatment (CZ), a black / brown oxide treatment, an etching treatment and a physical method such as a brush treatment can be used have.

이 중, 흑화 공정은 제1 회로(120)의 표면을 산화시키는 과정이며, 그 결과 제1 회로(120)의 표면에는 산화막이 형성될 수 있다. 예를 들어, 제1 회로(120)가 구리인 경우, 제1 회로(120)의 표면에는 Cu2O 및/또는 CuO의 산화막이 형성될 수 있다. The blackening process is a process of oxidizing the surface of the first circuit 120, and as a result, an oxide film may be formed on the surface of the first circuit 120. For example, if the first circuit 120 is copper, an oxide film of Cu 2 O and / or CuO may be formed on the surface of the first circuit 120.

또한, 제1 회로(120)의 표면은 끝이 뭉툭하거나 뾰족한 형상을 가지게 된다. CuO의 비율이 높을수록 요철(121)의 끝은 뾰족하고, 요철(121)의 길이가 길다. Cu2O의 비율이 높을수록 요철(121)의 끝이 뭉툭하고, 요철(121)의 길이가 짧다.In addition, the surface of the first circuit 120 has a blunt or pointed shape. As the ratio of CuO is higher, the ends of the irregularities 121 are pointed, and the length of the irregularities 121 is longer. As the ratio of Cu 2 O is higher, the ends of the irregularities 121 are blunt, and the length of the irregularities 121 is shorter.

이렇게 형성된 요철(121)은 제1 회로(120)의 표면적을 증가시키므로, 제1 회로(120)와 후술하게 될 절연층(130) 간의 밀착력을 향상시킨다. 한편, 조도는 약 1um일 수 있다. The irregularities 121 thus formed increase the surface area of the first circuit 120, thereby improving the adhesion between the first circuit 120 and the insulating layer 130 to be described later. On the other hand, the roughness may be about 1 um.

한편, 요철(121)은 제1 회로(120)의 측면에 형성되는 것은 물론, 제1 회로(120)의 상면에도 형성되며, 제1 회로(120)의 상면의 일부에 형성될 수 있다. 이에 대해서는 후술하기로 한다. The concavities and convexities 121 may be formed on the upper surface of the first circuit 120 as well as on the side surface of the first circuit 120. This will be described later.

절연층(130)은 제1 회로(120)를 커버하도록 절연재(110) 상에 형성된다. An insulating layer 130 is formed on the insulating material 110 to cover the first circuit 120.

절연층(130)은 열경화성 수지, 열가소성 수지일 수 있다. 예를 들어, 수지로는 에폭시 수지, BT(Bismaleimide-Triazine)수지, 폴리이미드가 사용될 수 있다. The insulating layer 130 may be a thermosetting resin or a thermoplastic resin. For example, as the resin, an epoxy resin, a bismaleimide-triazine (BT) resin, and a polyimide may be used.

한편, 절연층(130)은 상술한 수지재에 무기필러 보강재가 함유된 빌드업 필름(build up film)일 수 있다. 예를 들어, 절연층(130)은 ABF(Ajinomoto build up film)일 수 있다.On the other hand, the insulating layer 130 may be a build-up film containing the inorganic filler reinforcement in the above-mentioned resin material. For example, the insulating layer 130 may be an ABF (Ajinomoto build up film).

한편, 무기 충전재로서는 실리카(SiO2), 알루미나(Al2O3), 탄화규소(SiC), 황산바륨(BaSO4), 탈크, 진흙, 운모가루, 수산화알루미늄(AlOH3), 수산화마그네슘(Mg(OH)2), 탄산칼슘(CaCO3), 탄산마그네슘(MgCO3), 산화마그네슘(MgO), 질화붕소(BN), 붕산알루미늄(AlBO3), 티탄산바륨(BaTiO3) 및 지르콘산칼슘(CaZrO3)으로 구성된 군에서 선택된 적어도 하나 이상이 사용될 수 있다.Examples of the inorganic filler include silica (SiO2), alumina (Al2O3), silicon carbide (SiC), barium sulfate (BaSO4), talc, mud, mica powder, aluminum hydroxide (AlOH3), magnesium hydroxide At least one selected from the group consisting of calcium carbonate (CaCO3), magnesium carbonate (MgCO3), magnesium oxide (MgO), boron nitride (BN), aluminum borate (AlBO3), barium titanate (BaTiO3) and calcium zirconate Can be used.

절연층(130)은 상술한 빌드업 필름에 한정되는 것은 아니며, 상술한 프리프레그 타입일 수 있다. 또한, 절연층(130)은 절연재(110)의 상하에 모두 형성될 수 있다.The insulating layer 130 is not limited to the build-up film described above, and may be the prepreg type described above. In addition, the insulating layer 130 may be formed on the upper and lower sides of the insulating material 110.

제2 회로(140)는 절연층(130) 상에 형성되는 회로패턴이다. The second circuit 140 is a circuit pattern formed on the insulating layer 130.

제2 회로(140)는 전기적 특성이 우수한 금속일 수 있으며, 구리(Cu), 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 백금(Pt) 등이 포함될 수 있다. 또한, 제1 회로(120)는 관통비아(111)와 동일한 금속일 수 있다.The second circuit 140 may be made of a metal having excellent electrical characteristics and may be made of copper, silver, palladium, aluminum, nickel, titanium, gold, , Platinum (Pt), and the like. Also, the first circuit 120 may be the same metal as the through vias 111.

제2 회로(140)는 애디티브(additive), 서브트랙티브(subtractive), 세미-애디티브(Semi additive), 텐팅(Tenting), MSAP(Modified Semi Additive Process) 등의 공법으로 형성될 수 있으나, 이러한 방식으로 한정되는 것은 아니다. The second circuit 140 may be formed by an additive method, a subtractive method, a semi-additive method, a tenting method, or an MSAP (Modified Semi Additive Process) method, But is not limited in this way.

제2 회로(140)의 두께는 제한되지 않으며, 제1 회로(120)의 두께와 동일할 수도 있고, 다를 수도 있다. 또한, 제2 회로(140)가 최외곽 회로패턴인 경우, 제2 회로(140)의 표면은 조화처리되지 않을 수 있으나, 절연층(130) 상에 빌드업층이 형성되는 경우라면, 제2 회로(140)의 표면도 조화처리되어, 제2 회로(140)의 표면에 조도가 형성될 수 있다.The thickness of the second circuit 140 is not limited and may be the same as or different from the thickness of the first circuit 120. In the case where the second circuit 140 is the outermost circuit pattern, the surface of the second circuit 140 may not be roughened, but if a buildup layer is formed on the insulating layer 130, The surface of the second circuit 140 may also be roughened so that roughness may be formed on the surface of the second circuit 140. [

내부비아(150)는 제1 회로(120)와 제2 회로(140)를 전기적으로 연결시키는 비아이다. 내부비아(150)는 절연층(130)을 관통하여 형성된다. 내부비아(150)는 제1 회로(120)의 적어도 일부와 제2 회로(140)의 적어도 일부를 연결시키는 것이며, 반드시 제1 회로(120) 전체가 제2 회로(140) 전체와 모두 연결되어야 하는 것은 아니다.The inner vias 150 are vias that electrically connect the first circuit 120 and the second circuit 140. The inner vias 150 are formed through the insulating layer 130. The internal vias 150 connect at least a portion of the first circuit 120 to at least a portion of the second circuit 140 and must be entirely connected to the entirety of the second circuit 140 It does not.

내부비아(150)의 직경은 절연층(130)의 상하에 대해 일정할 수 있다. 즉, 내부비아(150)의 단면은 사각형일 수 있다. The diameter of the inner via 150 may be constant with respect to the top and bottom of the insulating layer 130. That is, the cross section of the inner via 150 may be rectangular.

내부비아(150)의 일단은 제1 회로(120)에 접촉되고, 타단은 제2 회로(140)에 접촉된다. 내부비아(150)는 제1 회로(120)의 상면에 접촉될 수 있으며, 제1 회로(120)의 요철(121)은 제1 회로(120)의 내부비아(150) 접촉면을 제외한 나머지 제1 회로(120)의 표면 상에 형성될 수 있다. 이 경우, 제품의 단면 상에서, 내부비아(150)와 제1 회로(120) 사이에는 요철(121)이 관찰될 수 없다.One end of the inner via 150 contacts the first circuit 120 and the other end contacts the second circuit 140. The inner vias 150 may be in contact with the upper surface of the first circuit 120 and the protrusions 121 of the first circuit 120 may be connected to the first via 120 of the first circuit 120, May be formed on the surface of the circuit 120. In this case, irregularities 121 can not be observed between the inner vias 150 and the first circuit 120 on the cross section of the product.

내부비아(150)는 절연층(130)에 비아홀(153)이 형성된 후에, 비아홀(153)이 전도성 물질로 충진되어 형성될 수 있다. 여기서, 비아홀(153)이 전도성 물질로 충진되는 방법은 상수한 관통비아(111) 형성 공정에서 관통홀이 전도성 물질로 충진되는 것과 동일할 수 있다.The inner via 150 may be formed by filling the via hole 153 with a conductive material after the via hole 153 is formed in the insulating layer 130. Here, the method of filling the via hole 153 with the conductive material may be the same as that in which the through hole is filled with the conductive material in the process of forming the constant through vias 111.

또한, 내부비아(150)와 제2 회로(140)는 동일한 공정으로 형성될 수 있다. 즉, 내부비아(150)에 대한 시드층과 제2 회로(140)에 대한 시드층은 동시에 형성되고, 내부비아(150)의 전해도금층과 제2 회로(140)의 전해도금층은 동일한 도금 공정에 의하여 형성될 수 있다. 여기서, 내부비아(150)의 도금 속도와 제2 회로(140)의 도금 속도를 제어하기 위하여 레벨러(leveler) 등이 사용될 수 있다.Also, the inner via 150 and the second circuit 140 may be formed in the same process. That is, the seed layer for the inner via 150 and the seed layer for the second circuit 140 are formed at the same time, and the electrolytic plating layer of the inner via 150 and the electrolytic plating layer of the second circuit 140 are formed in the same plating process . Here, a leveler or the like may be used to control the plating speed of the inner via 150 and the plating speed of the second circuit 140.

도 2는 본 발명의 다른 실시예에 따른 인쇄회로기판을 나타낸 도면이다.2 is a view illustrating a printed circuit board according to another embodiment of the present invention.

도 2를 참조하면, 본 발명의 다른 실시예에 따른 인쇄회로기판은, 도 1을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 절연재(110), 제1 회로(120), 절연층(130), 제2 회로(140), 내부비아(150)를 포함하고, 제1 회로(120)의 표면의 일부에는 요철(121)이 형성될 수 있다.Referring to FIG. 2, a printed circuit board according to another embodiment of the present invention includes an insulating material 110, a first circuit 120, The second circuit 140 and the inner vias 150. The surface of the first circuit 120 may have a concavity and convexity 121 formed on a part of the surface thereof.

도 1에 도시된 본 발명의 일 실시예와 비교하여, 본 실시예에서는, 관통비아(111)의 단면적이 절연재(110)의 일면에서 타면까지 변화한다. 예를 들어, 도 2에 도시된 바와 같이, 관통비아(111)의 단면적은 절연재(110)의 상면에서 하면으로 갈수록 작아진다. In comparison with the embodiment of the present invention shown in FIG. 1, in this embodiment, the cross-sectional area of the through vias 111 varies from one surface of the insulating material 110 to the other surface. For example, as shown in Fig. 2, the sectional area of the through vias 111 becomes smaller from the upper surface of the insulating material 110 toward the lower surface.

예를 들어, 관통비아(111)의 관통홀이 CO2 레이저와 같은 레이저 드릴로 형성되는 경우로서, 절연재(110)의 상면이 가공면이라면, 관통비아(111)는 도 2와 같은 형상을 가질 수 있다.For example, when the through hole of the through via 111 is formed by a laser drill such as a CO2 laser, and the upper surface of the insulating material 110 is a processing surface, the through via 111 may have a shape as shown in FIG. have.

이 경우, 관통비아(111)의 상하 단면적 차이는, 상기 내부비아(150)의 상하 단면적 차이보다 클 수 있다.In this case, the difference in the upper and lower cross sectional areas of the through vias 111 may be larger than the difference in the upper and lower cross sectional areas of the inner vias 150.

한편, 도면에는 도시되지 않았으나, 관통비아(111)의 레이저 드릴 가공면이 절연재(110)의 상면 및 하면인 경우, 관통비아(111)의 단면적은 상면에서 중앙으로 갈수록 작아지고, 중앙에서 하면으로 갈수록 커질 수 있다. 즉, 관통비아(111)는 모래시계 형상을 가질 수 있다.Although not shown in the drawing, when the laser drilled surface of the through via 111 is the upper surface and the lower surface of the insulating material 110, the sectional area of the through via 111 becomes smaller from the upper surface to the center, It can grow bigger. That is, the through vias 111 may have an hourglass shape.

인쇄회로기판 제조방법Printed circuit board manufacturing method

도 3 내지 도 11은 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법을 나타낸 도면이다.3 to 11 are views illustrating a method of manufacturing a printed circuit board according to an embodiment of the present invention.

도 3 내지 도 11을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은, 절연재(110) 상에 제1 회로(120)를 형성하는 단계, 상기 제1 회로(120) 상에 감광재 패턴(152)을 형성하는 단계, 상기 감광재 패턴(152) 상에 절연층(130)을 형성하는 단계, 상기 절연층(130)에 개구부가 형성되도록 상기 감광재 패턴(152)을 제거하는 단계, 상기 개구부 내에 전도성 물질을 충진하여 내부비아(150)를 형성하는 단계 및 상기 절연층(130) 상에 제2 회로(140)를 형성하는 단계를 포함할 수 있다.3 to 11, a method of manufacturing a printed circuit board according to an embodiment of the present invention includes forming a first circuit 120 on an insulating material 110, forming a first circuit 120 on the first circuit 120, Forming an insulating layer 130 on the photosensitive material pattern 152, removing the photosensitive material pattern 152 to form an opening in the insulating layer 130, Filling the opening with conductive material to form an inner via 150 and forming a second circuit 140 on the insulating layer 130. [

본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은 상기 절연재(110)를 관통하는 관통비아(111)를 형성하는 단계를 더 포함할 수 있다.The method of manufacturing a printed circuit board according to an embodiment of the present invention may further include the step of forming through vias 111 passing through the insulating material 110.

본 발명의 일 실시예에 따른 인쇄회로기판 제조방법은 상기 제1 회로(120) 표면에 조화처리하는 단계를 더 포함할 수 있다.The method of fabricating a printed circuit board according to an embodiment of the present invention may further include the step of roughening the surface of the first circuit 120.

도 3을 참조하면, 절연재(110)가 제공된다. 절연재(110)는 CCL의 원자재 형태로 제공될 수 있다. 즉, 구리와 같은 금속층(112)이 양면에 적층된 절연재(110)가 제공될 수 있다.Referring to FIG. 3, an insulating material 110 is provided. Insulation material 110 may be provided in the form of a raw material of CCL. That is, an insulating material 110 in which a metal layer 112 such as copper is laminated on both surfaces thereof may be provided.

도 4를 참조하면, 절연재(110) 내부에 관통비아(111)가 형성되고, 절연재(110) 상에 제1 회로(120)가 형성된다. 관통비아(111)는 관통홀이 형성된 후에 관통홀이 전도성 물질로 충진됨으로써 형성될 수 있다. 관통홀은 비트, CNC와 같은 기계적 드릴로 형성되거나, 레이저 드릴로 형성될 수 있다. Referring to FIG. 4, a through-hole 111 is formed in an insulating material 110, and a first circuit 120 is formed on an insulating material 110. The through vias 111 may be formed by filling the through holes with a conductive material after the through holes are formed. The through hole may be formed of a mechanical drill such as a bit, a CNC, or a laser drill.

한편, 관통비아(111)와 제1 회로(120)가 도금을 이용한 방법으로 형성되는 경우, 관통비아(111)와 제1 회로(120)는 동일한 도금 공정으로 형성될 수 있다.In the case where the through vias 111 and the first circuit 120 are formed by a plating method, the through vias 111 and the first circuit 120 may be formed by the same plating process.

제1 회로(120)의 두께는 상술한 금속층(112)의 두께와 동일하거나, 금속층(112)의 두께보다 클 수 있다. The thickness of the first circuit 120 may be equal to or greater than the thickness of the metal layer 112 described above.

도 5 및 도 6을 참조하면, 제1 회로(120) 상에 감광재 패턴(152)이 형성된다. 감광재 패턴(152)은 먼저 패터닝된 후에 제1 회로(120) 상에 부착될 수 있다. Referring to FIGS. 5 and 6, a photosensitive material pattern 152 is formed on the first circuit 120. FIG. The photoresist pattern 152 may be deposited on the first circuit 120 after first being patterned.

또는, 도 5에 도시된 바와 같이, 상기 절연재(110) 상에 감광재(151)를 형성하는 단계가 수행되고, 도 6에 도시된 바와 같이, 상기 감광재(151) 중 상기 제1 회로(120)에 대응되는 부분만 남도록, 상기 감광재(151)를 포토 리소그래피(photolithography) 공정으로 패터닝하는 단계가 수행될 수 있다.5, a step of forming a photosensitive material 151 on the insulating material 110 may be performed. As shown in FIG. 6, the photosensitive material 151 may be electrically connected to the first circuit A step of patterning the photosensitive material 151 by a photolithography process may be performed so that only the portion corresponding to the photosensitive material 151 is left.

여기서 감광재(151)는 자외선, 적외선 등의 광에 반응하는 물질을 의미하여, PID(photo imageable dielectric)일 수 있다. 이러한 감광재(151)를 이용하게 되면, 별도의 포토 레지스트가 없이도 포토 리소그래피 공정이 감광재(151)에 직접 수행될 수 있다.Here, the photosensitive material 151 refers to a material that reacts to light such as ultraviolet rays or infrared rays, and may be a PID (photo imageable dielectric). When such a photosensitive material 151 is used, a photolithography process can be performed directly on the photosensitive material 151 without a separate photoresist.

감광재(151)는 포지티브 타입(positive type) 또는 네거티브 타입(negative type)일 수 있다. The photosensitive material 151 may be a positive type or a negative type.

포지티브 타입의 감광재(151)의 경우, 포토 리소그래피의 노광 공정에서, 빛을 받은 부분의 광중합체 폴리머 결합이 끊어진다. 이후, 현상 공정을 수행하면, 광중합체 폴리머 결합이 끊어진 부분이 제거가 된다.In the case of the positive type photosensitive material 151, the photopolymer polymer bond of the light receiving portion is broken in the photolithography exposure process. Thereafter, when the developing process is carried out, the broken portion of the photopolymer polymer bond is removed.

네거티브 타입의 감광재(151)의 경우, 노광 공정에서, 빛을 받은 부분이 광중합 반응을 일으켜 단일구조에서 사슬구조의 3차원 망상 구조가 되며, 현상 공정을 수행하면, 빛을 받지 않은 부분이 제거가 된다.In the case of the negative type photosensitive material 151, in a light exposure process, a light-receiving portion causes a photopolymerization reaction to become a three-dimensional network structure of a chain structure in a single structure. When a development process is performed, .

도 6을 참조하면, 감광재(151)는 포토 리소그래피 공정을 통하여 패터닝 되어, 소정의 패턴을 가지게 된다. 이러한 감광재 패턴(152)은 후에 내부비아(150)가 될 부분이다. 따라서, 감광재 패턴(152)은 제1 회로(120) 상에 형성된다.Referring to FIG. 6, the photosensitive material 151 is patterned through a photolithography process to have a predetermined pattern. This photoresist pattern 152 is the portion to be the inner via 150 later. Thus, the photosensitive resist pattern 152 is formed on the first circuit 120. [

감광재 패턴(152)은 노광 및 현상의 포토 리소그래피 공정을 통하여 형성됨으로써, 감광재(151)의 단면적은 상하로 갈수록 실질적으로 일정하다.Since the photosensitive material pattern 152 is formed through the photolithography process of exposure and development, the cross-sectional area of the photosensitive material 151 is substantially constant as it goes up and down.

도 7을 참조하면, 제1 회로(120)의 표면이 조화처리되어, 제1 회로(120)의 표면의 일부에 요철(121)이 형성된다. 조화처리는 흑화처리일 수 있다. 제1 회로(120)의 요철(121)은 제1 회로(120)의 측면에 형성되고, 제1 회로(120)의 상면 중 감광재 패턴(152)이 접촉되지 않은 부분에 한하여 형성될 수 있다. Referring to FIG. 7, the surface of the first circuit 120 is roughened, and the concavities and convexities 121 are formed on a part of the surface of the first circuit 120. The harmonizing treatment may be a blackening treatment. The concavities and convexities 121 of the first circuit 120 may be formed on the side surface of the first circuit 120 and only on the portion of the top surface of the first circuit 120 where the photosensitive material pattern 152 is not in contact .

도 8 및 도 9를 참조하면, 절연재(110) 상에 절연층(130)이 형성된다. 도 9에 도시된 바와 같이, 절연층(130)의 상면의 높이는 감광재 패턴(152) 상면의 높이 이하일 수 있다.Referring to FIGS. 8 and 9, an insulating layer 130 is formed on an insulating material 110. 9, the height of the upper surface of the insulating layer 130 may be less than or equal to the height of the upper surface of the photosensitive material pattern 152. [

한편, 도 8에 도시된 바와 같이, 절연층(130)이 감광재 패턴(152)의 상면을 커버하도록 절연재(110) 상에 적층된 후에, 도 9에 도시된 바와 같이 되도록, 절연층(130)의 상부가 제거될 수 있다. 8, after the insulating layer 130 is stacked on the insulating material 110 so as to cover the upper surface of the photosensitive material pattern 152, the insulating layer 130 is formed so as to be as shown in FIG. 9, Can be removed.

여기서, 절연층(130)이 수지재인 경우, 절연층(130)의 상부는 디스미어(desmear) 공정을 통하여 제거될 수 있다. 디스미어는 화학적인 반응을 통하여 수지를 제거하는 공정이다. 이러한 절연층(130)의 상부 제거 과정을 거쳐, 감광재 패턴(152)의 상부가 절연층(130)에 대해 노출될 수 있다. Here, when the insulating layer 130 is a resin material, the upper portion of the insulating layer 130 may be removed through a desmearing process. Dismear is a process of removing a resin through a chemical reaction. The upper portion of the photosensitive material pattern 152 may be exposed to the insulating layer 130 through an upper removing process of the insulating layer 130.

도 10을 참조하면, 감광재 패턴(152)은 제거된다. 감광재 패턴(152)이 제거되면, 절연층(130)에는 비아홀(153)이 형성된다. 비아홀(153)은 제1 회로(120)의 적어도 일부 상에 위치한다.Referring to Fig. 10, the photosensitive material pattern 152 is removed. When the photosensitive material pattern 152 is removed, a via hole 153 is formed in the insulating layer 130. The via hole 153 is located on at least a part of the first circuit 120.

여기서 감광재 패턴(152)이 제거됨으로써 비아홀(153)이 형성되기 때문에, 비아홀(153)을 형성하기 위한 별도의 드릴 공정이 진행되지 않는다는 데에 특징이 있다.Here, since the via hole 153 is formed by removing the photoresist pattern 152, a separate drilling process for forming the via hole 153 is not performed.

또한, 감광재 패턴(152)이 있는 상태에서 제1 회로(120) 표면이 조화처리되므로, 감광재 패턴(152)이 제거된 상태에서, 비아홀(153)의 바닥에 위치하는 제1 회로(120)의 표면에는 조도가 형성되지 않는다. 즉, 제1 회로(120)의 조도는 제1 회로(120)의 노출된 표면의 일부에 대해 형성된다. In addition, since the surface of the first circuit 120 is roughened with the photosensitive resist pattern 152 therebetween, the first circuit 120 located at the bottom of the via hole 153, with the photosensitive resist pattern 152 removed, ) Is not formed on the surface. That is, the illuminance of the first circuit 120 is formed for a portion of the exposed surface of the first circuit 120.

도 11을 참조하면, 비아홀(153)이 전도성 물질로 충진되어 내부비아(150)가 형성되고, 절연층(130) 상에 제2 회로(140)가 형성된다. Referring to FIG. 11, a via hole 153 is filled with a conductive material to form an inner via 150, and a second circuit 140 is formed on the insulating layer 130.

내부비아(150)와 제2 회로(140)가 도금 공정을 이용하여 형성되는 경우라면, 내부비아(150)와 제2 회로(140)는 동일한 도금 공정을 통하여 형성될 수 있다.If the inner vias 150 and the second circuit 140 are formed using a plating process, the inner vias 150 and the second circuit 140 may be formed through the same plating process.

이상, 본 발명의 일 실시예에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit of the invention as set forth in the appended claims. The present invention can be variously modified and changed by those skilled in the art, and it is also within the scope of the present invention.

110: 절연재
111: 관통비아
112: 금속층
120: 제1 회로
121: 요철
130: 절연층
140: 제2 회로
150: 내부비아
151: 감광재
152: 감광재 패턴
153: 비아홀110: Insulation material
111: Through vias
112: metal layer
120: First circuit
121: unevenness
130: insulating layer
140: Second circuit
150: internal vias
151: Photosensitive material
152: Photosensitive material pattern
153:

Claims (10)

절연재;
상기 절연재 상에 형성된 제1 회로;
상기 제1 회로를 커버하도록 상기 절연재 상에 형성된 절연층;
상기 절연층 상에 형성된 제2 회로; 및
상기 제1 회로와 상기 제2 회로를 전기적으로 연결하도록, 상기 절연층 내에 형성된 내부비아를 포함하고,
상기 제1 회로의 표면의 일부에 요철이 형성된 인쇄회로기판.
Insulating material;
A first circuit formed on the insulating material;
An insulating layer formed on the insulating material to cover the first circuit;
A second circuit formed on the insulating layer; And
And an inner via formed in the insulating layer to electrically connect the first circuit and the second circuit,
Wherein a concavity and convexity are formed on a part of a surface of the first circuit.
제1항에 있어서,
상기 제1 회로는 상기 절연재의 양면에 형성되고,
상기 절연재 내부에는 상기 제1 회로와 연결되는 관통비아가 형성되는 인쇄회로기판.
The method according to claim 1,
Wherein the first circuit is formed on both surfaces of the insulating material,
And through vias connected to the first circuit are formed in the insulating material.
제1항에 있어서,
상기 요철은, 상기 제1 회로의, 상기 내부비아가 접촉된 부분을 제외한 상면 및 측면에 형성되는 인쇄회로기판.
The method according to claim 1,
Wherein the concavities and convexities are formed on an upper surface and a side surface of the first circuit excluding a portion where the inner via is in contact.
제1항에 있어서,
상기 내부비아의 단면적은 상하로 일정한 인쇄회로기판.
The method according to claim 1,
Wherein the cross-sectional area of the inner vias is constant up and down.
제2항에 있어서,
상기 관통비아의 상하 단면적 차이는, 상기 내부비아의 상하 단면적 차이보다 큰 인쇄회로기판.
3. The method of claim 2,
Wherein a difference in the upper and lower cross sectional areas of the through vias is greater than a difference in the upper and lower cross sectional areas of the inner vias.
절연재 상에 제1 회로를 형성하는 단계;
상기 제1 회로 상에 감광재 패턴을 형성하는 단계;
상기 감광재 패턴 상에 절연층을 형성하는 단계;
상기 절연층에 비아홀이 형성되도록 상기 감광재 패턴을 제거하는 단계;
상기 비아홀 내에 전도성 물질을 충진하여 내부비아를 형성하는 단계; 및
상기 절연층 상에 제2 회로를 형성하는 단계를 포함하는 인쇄회로기판 제조방법.
Forming a first circuit on the insulating material;
Forming a photosensitive material pattern on the first circuit;
Forming an insulating layer on the photosensitive material pattern;
Removing the photoresist pattern so that a via hole is formed in the insulating layer;
Filling the via hole with a conductive material to form an inner via; And
And forming a second circuit on the insulating layer.
제6항에 있어서,
상기 제1 회로를 형성하기 전에,
상기 절연재를 관통하는 관통비아를 형성하는 단계를 더 포함하는 인쇄회로기판 제조방법.
The method according to claim 6,
Before forming the first circuit,
Further comprising forming through vias through the insulating material.
제6항에 있어서,
상기 제1 회로 상에 감광재 패턴을 형성하는 단계와 상기 감광재 패턴 상에 절연층을 형성하는 단계 사이에,
상기 제1 회로 표면을 조화처리하는 단계를 더 포함하는 인쇄회로기판 제조방법.
The method according to claim 6,
Between the step of forming a photosensitive material pattern on the first circuit and the step of forming an insulating layer on the photosensitive material pattern,
Further comprising the step of roughening the first circuit surface.
제6항에 있어서,
상기 제1 회로 상에 감광재 패턴을 형성하는 단계는,
상기 절연재 상에 감광재를 형성하는 단계; 및
상기 감광재 중 상기 제1 회로에 대응되는 부분만 남도록, 상기 감광재를 포토 리소그래피(photolithography) 공정으로 패터닝하는 단계를 포함하는 인쇄회로기판 제조방법.
The method according to claim 6,
Wherein forming the photoresist pattern on the first circuit comprises:
Forming a photosensitive material on the insulating material; And
And patterning the photoresist by a photolithography process so that only the portion of the photoresist corresponding to the first circuit remains.
제6항에 있어서,
상기 감광재 패턴 상에 절연층을 형성하는 단계에서,
상기 절연층은 상기 감광재 패턴의 상면을 커버하고,
상기 절연층에 비아홀이 형성되도록 상기 감광재 패턴을 제거하는 단계 이전에,
상기 절연층의 상부를 제거하여, 상기 감광재 패턴의 상부를 상기 절연층에 대해 노출시키는 단계를 더 포함하는 인쇄회로기판 제조방법.
The method according to claim 6,
In the step of forming the insulating layer on the photosensitive material pattern,
Wherein the insulating layer covers an upper surface of the photosensitive material pattern,
Before the step of removing the photosensitive material pattern so that a via hole is formed in the insulating layer,
Removing an upper portion of the insulating layer to expose an upper portion of the photosensitive material pattern to the insulating layer.
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KR20200008389A (en) * 2018-07-16 2020-01-28 삼성전기주식회사 Printed circuit board
WO2022131861A1 (en) * 2020-12-17 2022-06-23 엘지이노텍 주식회사 Circuit board

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