KR20170070904A

KR20170070904A - Ultra High Resolution In Plane Switching Type Liquid Crystal Display Having High Aperture Ratio

Info

Publication number: KR20170070904A
Application number: KR1020150178123A
Authority: KR
Inventors: 이찬호; 이원호
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-12-14
Filing date: 2015-12-14
Publication date: 2017-06-23
Also published as: KR102423798B1

Abstract

본 발명은 고 개구율을 확보한 초고 해상도 수평 전계 방식의 액정 표시장치에 관한 것이다. 본 발명에 의한 수평 전계형 액정 표시장치는, 기판, 게이트 배선, 데이터 배선, 제1 화소 영역 및 제2 화소 영역, 수평 화소 전극, 그리고 제1 내지 제4 수직 화소 전극들을 포함한다. 게이트 배선은, 기판 위에 가로 방향으로 진행한다. 데이터 배선은, 기판 위에 세로 방향으로 진행한다. 제1 화소 영역 및 제2 화소 영역은, 게이트 배선 및 데이터 배선에 의해 정의되며, 데이터 배선을 기준으로 양측에 배치된다. 수평 화소 전극은, 제1 화소 영역에서, 상부 영역과 하부 영역을 나누는 중심부를 가로지르며 배치된다. 제1 수직 화소 전극은, 수평 화소 전극의 일측 끝단에서 분기하여 상부 영역으로 연장된다. 제2 수직 화소 전극은, 일측 끝단으로부터 수평 화소 전극 길이의 2/3 지점에서 분기하여 상부 영역으로 연장된다. 제3 수직 화소 전극은, 일측 끝단으로부터 수평 화소 전극 길이의 1/3 지점에서 분기하여 하부 영역으로 연장된다. 제4 수직 화소 전극은, 수평 화소 전극의 타측 끝단에서 분기하여 하부 영역으로 연장된다.The present invention relates to a liquid crystal display device of an ultra-high resolution horizontal electric field system ensuring high aperture ratio. A horizontal electric field type liquid crystal display device according to the present invention includes a substrate, a gate line, a data line, a first pixel region and a second pixel region, a horizontal pixel electrode, and first through fourth vertical pixel electrodes. The gate wiring proceeds in a lateral direction on the substrate. The data wiring proceeds in the longitudinal direction on the substrate. The first pixel region and the second pixel region are defined by a gate wiring and a data wiring, and are disposed on both sides with respect to the data wiring. The horizontal pixel electrode is disposed across the central portion dividing the upper region and the lower region in the first pixel region. The first vertical pixel electrode branches from one end of the horizontal pixel electrode and extends to the upper region. The second vertical pixel electrode extends from one end to the upper region by branching at 2/3 of the horizontal pixel electrode length. The third vertical pixel electrode extends from one end to the lower region by branching at 1/3 of the horizontal pixel electrode length. The fourth vertical pixel electrode branches from the other end of the horizontal pixel electrode and extends to the lower region.

Description

[0001] The present invention relates to an ultra high resolution horizontal electric field liquid crystal display device having a high aperture ratio,

본 발명은 고 개구율을 확보한 초고 해상도 수평 전계 방식의 액정 표시장치에 관한 것이다. 특히, 본 발명은 각 화소 영역 내에 배치된 공통 전극들을 세로 방향으로 연결하는 저 저항 금속 물질을 포함하는 수직 보조 공통 배선을 구비하여, 고 개구율을 확보한 초고 해상도 수평 전계 방식의 액정 표시장치에 관한 것이다.The present invention relates to a liquid crystal display device of an ultra-high resolution horizontal electric field system ensuring high aperture ratio. In particular, the present invention relates to a liquid crystal display device of an ultra-high resolution horizontal electric field system having a vertical auxiliary common wiring including a low-resistance metal material for vertically connecting common electrodes disposed in each pixel region, will be.

액정 표시 장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 방식과 수평 전계 방식으로 대별된다.A liquid crystal display displays an image by adjusting the light transmittance of a liquid crystal using an electric field. Such a liquid crystal display device is divided into a vertical electric field system and a horizontal electric field system in accordance with the direction of the electric field for driving the liquid crystal.

수직 전계형 액정 표시 장치는 상부 기판 상에 형성된 공통 전극과 하부 기판 상에 형성된 화소 전극이 서로 대향하도록 배치되고, 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동한다. 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In a vertical electric field type liquid crystal display device, a common electrode formed on an upper substrate and a pixel electrode formed on a lower substrate face each other, and a liquid crystal of a TN (twisted nematic) mode is driven by a vertical electric field formed therebetween. The vertical electric field type liquid crystal display device has a disadvantage that the aperture ratio is large, but the viewing angle is narrow to about 90 degrees.

수평 전계 방식의 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 사이에 형성되는 수평 전계에 의해 인-플레인 스위칭 모드(In-Plane Switching Mode; IPS mode)로 액정을 구동하는 방식이 있다. 수평 전계 방식의 액정 표시 장치는 시야각이 160도 정도로 수직 전계 방식에 비해 넓으며, 구동 속도가 빠르다는 장점을 가진다. 따라서, 더 좋은 표시 품질을 제공하는 수평 전계 방식의 액정 표시 장치에 대한 요구가 날로 증가하고 있다.A horizontal electric field type liquid crystal display device is a method of driving a liquid crystal in an in-plane switching mode (IPS mode) by a horizontal electric field formed between pixel electrodes arranged in parallel with a lower substrate and a common electrode have. The liquid crystal display device of the horizontal electric field type has an advantage that the viewing angle is about 160 degrees, which is larger than the vertical electric field type, and the driving speed is fast. Therefore, a demand for a horizontal electric field type liquid crystal display device that provides a better display quality is increasing day by day.

이하, IPS 모드 수평 전계 방식의 액정 표시 장치에 대하여 상세히 살펴보기로 한다. 종래 기술에 의한 IPS 모드 수평 전계형 액정 표시패널은, 박막 트랜지스터(Thin Film Transistor; TFT) 어레이 기판, 칼라 필터 어레이 기판, 그리고 이 두 기판 사이에 개재된 액정 층을 포함한다. 도 1은 종래 기술에 의한 IPS 모드 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 2는 도 1에서 절취선 I-I'으로 자른 IPS 모드 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, the IPS mode horizontal electric field type liquid crystal display device will be described in detail. The IPS mode horizontal electric field type liquid crystal display panel according to the related art includes a thin film transistor (TFT) array substrate, a color filter array substrate, and a liquid crystal layer interposed between the two substrates. 1 is a plan view showing a thin film transistor array substrate of a conventional IPS mode horizontal electric field liquid crystal display panel. FIG. 2 is a cross-sectional view showing the structure of a thin film transistor substrate for an IPS mode horizontal electric field liquid crystal display panel cut by a perforated line I-I 'in FIG.

도 1 및 2에 도시한, 박막 트랜지스터 기판을 구비한 IPS 모드 수평 전계 방식의 액정 표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치함으로써, 그 사이에 형성되는 수평 전계로 액정 층을 구동하여 화상 데이터를 표시한다. 도 1 및 2를 참조하면, 종래 기술에 의한 IPS 모드 수평 전계 액정 표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.In the IPS mode horizontal electric field type liquid crystal display device having the thin film transistor substrate shown in Figs. 1 and 2, the pixel electrode and the common electrode are arranged at a certain distance from each other on the same plane, Layer is driven to display image data. 1 and 2, the thin film transistor array substrate of the IPS mode horizontal electric field liquid crystal display panel according to the related art includes a gate wiring GL and a data wiring DL formed so as to intersect on a lower substrate SUB, A pixel electrode PXL and a common electrode COM formed so as to form a horizontal electric field in a pixel region provided in the cross structure and a gate electrode GL connected to the common electrode COM, And a common wiring line CL extending in parallel with the common wiring line CL.

게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 배열되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.The gate wiring GL supplies a gate signal to the gate electrode G of the thin film transistor T. [ The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. [ The gate line GL and the data line DL are formed in an intersecting structure to define a pixel region. The common line CL is arranged in parallel with the gate line GL on one side in the pixel region and supplies a reference voltage for driving the liquid crystal to the common electrode COM.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.The thin film transistor T responds to the gate signal of the gate line GL so that the pixel signal of the data line DL is charged and held in the pixel electrode PXL. To this end, the thin film transistor T includes a gate electrode G connected to the gate wiring GL, a source electrode S connected to the data wiring DL, and a drain electrode connected to the pixel electrode PXL D). The thin film transistor T includes an active channel layer A forming a channel between the source electrode S and the drain electrode D and an active layer A forming an ohmic contact with the source electrode S and the drain electrode D. [ And a contact layer (not shown).

화소 전극(PXL)은 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 분기하여 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.The pixel electrode PXL is formed in the pixel region by being connected to the drain electrode D of the thin film transistor T through the protective film PAS and the drain contact hole DH penetrating the planarization film PAC. Particularly, the pixel electrode PXL includes a horizontal pixel electrode PXLh connected to the drain electrode D and formed in parallel with the adjacent gate line GL, and a vertical pixel electrode PXLh branched from the horizontal pixel electrode PXLh in the vertical direction And a plurality of vertical pixel electrodes PXLv.

공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 분기하여 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 일정 거리 떨어져서 나란하게 배치된다.The common electrode COM is connected to the common wiring CL through the common contact hole CH through the gate insulating film GI, the protective film PAS and the planarization film PAC. And a portion that runs parallel to the gate wiring GL has a wider width and forms a horizontal common electrode COMh. And a plurality of vertical common electrodes COMv formed in the vertical direction in the pixel region are formed by branching from the horizontal common electrode COMh. In particular, the vertical common electrode COMv is arranged to be spaced apart from the vertical pixel electrode PXLv by a certain distance in the pixel region.

이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.A horizontal electric field is formed between the vertical pixel electrode PXLv to which the pixel signal is supplied through the thin film transistor T and the vertical common electrode COMv to which the reference voltage is supplied through the common wiring CL. This horizontal electric field causes liquid crystal molecules arranged in the horizontal direction to rotate due to dielectric anisotropy between the thin film transistor array substrate and the color filter array substrate. The light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing an image.

이와 같은 구조를 갖는 IPS 모드 표시 장치에서, 초 고밀도 해상도를 구현하기 위해서는 각 화소 영역의 크기가 작아져야 한다. 화소 영역의 크기가 작아지면서, 그 안에 배치되는 수직 화소 전극(PXLv)과 수직 공통 전극(COMv)의 크기를 작게하여야 하는데, 이 전극들을 작게하는 데에는 한계가 있다. 500PPI 이상의 초고 해상도를 갖는 수평 전계 액정 표시장치를 위해서는, 단순히 크기가 작은 혹은 선분의 폭이 작은 전극들을 형성하는 것이외에도 다른 구조를 갖도록 형성하는 것이 필요하다.In an IPS mode display device having such a structure, the size of each pixel region must be reduced in order to realize an ultra-high-density resolution. As the size of the pixel region becomes smaller, the sizes of the vertical pixel electrode PXLv and the vertical common electrode COMv disposed therein must be reduced. However, there is a limit in reducing the size of the electrodes. For a horizontal electric field liquid crystal display device having an ultra-high resolution of 500PPI or more, it is necessary to form electrodes having a small size or a small line width as well as other structures.

본 발명의 목적은 상기 문제점들을 극복하기 위해 고안된 것으로, 500PPI 이상의 초고 해상도를 갖는 수평 전계 액정 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 500PPI 이상의 초고 해상도를 가지면서 단위 화소 영역 내에서 개구 영역의 비율을 극대화하여, 고 개구율을 갖는 초고 해상도 수평 전계 액정 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은, 화소 전극과 공통 전극을 비 대칭 구조로 배치되며, 이웃하는 화소 영역과는 데이터 배선을 중심으로 미러 대칭 혹은 대각 대칭 구조를 가짐으로써, 마스크 정렬 오차로 인한 특성 편차가 발생하지 않는 초고 해상도 수평 전계 액정 표시장치를 제공하는 데 있다.It is an object of the present invention to provide a horizontal electric field liquid crystal display device having an ultra-high resolution of 500PPI or more which is designed to overcome the above problems. It is another object of the present invention to provide an ultra-high resolution horizontal electric field liquid crystal display device having an ultra high resolution of 500PPI or more and maximizing a ratio of an opening area in a unit pixel area and having a high aperture ratio. It is a further object of the present invention to provide a liquid crystal display device in which a pixel electrode and a common electrode are arranged in an asymmetric structure and a mirror symmetric or diagonal symmetric structure is formed around a data line with respect to a neighboring pixel region, Resolution horizontal liquid-crystal display device which does not cause the above-described problems.

상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 수평 전계형 액정 표시장치는, 기판, 게이트 배선, 데이터 배선, 제1 화소 영역 및 제2 화소 영역, 수평 화소 전극, 그리고 제1 내지 제4 수직 화소 전극들을 포함한다. 게이트 배선은, 기판 위에 가로 방향으로 진행한다. 데이터 배선은, 기판 위에 세로 방향으로 진행한다. 제1 화소 영역 및 제2 화소 영역은, 게이트 배선 및 데이터 배선에 의해 정의되며, 데이터 배선을 기준으로 양측에 배치된다. 수평 화소 전극은, 제1 화소 영역에서, 상부 영역과 하부 영역을 나누는 중심부를 가로지르며 배치된다. 제1 수직 화소 전극은, 수평 화소 전극의 일측 끝단에서 분기하여 상부 영역으로 연장된다. 제2 수직 화소 전극은, 일측 끝단으로부터 수평 화소 전극 길이의 2/3 지점에서 분기하여 상부 영역으로 연장된다. 제3 수직 화소 전극은, 일측 끝단으로부터 수평 화소 전극 길이의 1/3 지점에서 분기하여 하부 영역으로 연장된다. 제4 수직 화소 전극은, 수평 화소 전극의 타측 끝단에서 분기하여 하부 영역으로 연장된다.In order to achieve the object of the present invention, a horizontal electric field type liquid crystal display according to the present invention includes a substrate, a gate wiring, a data line, a first pixel region and a second pixel region, a horizontal pixel electrode, And pixel electrodes. The gate wiring proceeds in a lateral direction on the substrate. The data wiring proceeds in the longitudinal direction on the substrate. The first pixel region and the second pixel region are defined by a gate wiring and a data wiring, and are disposed on both sides with respect to the data wiring. The horizontal pixel electrode is disposed across the central portion dividing the upper region and the lower region in the first pixel region. The first vertical pixel electrode branches from one end of the horizontal pixel electrode and extends to the upper region. The second vertical pixel electrode extends from one end to the upper region by branching at 2/3 of the horizontal pixel electrode length. The third vertical pixel electrode extends from one end to the lower region by branching at 1/3 of the horizontal pixel electrode length. The fourth vertical pixel electrode branches from the other end of the horizontal pixel electrode and extends to the lower region.

일례로, 제2 화소 영역에는, 대칭 수직 화소 전극들과 대칭 수평 화소 전극을 포함한다. 대칭 수직 화소 전극들은, 제1 화소 영역에 배치된 제1 수직 화소 전극, 제2 수직 화소 전극, 제3 수직 화소 전극, 제4 수직 화소 전극들과 데이터 배선을 중심으로 좌우 대칭 구조로 배치된다. 대칭 수평 화소 전극은, 대칭 수직 화소 전극들을 연결하며, 제2 화소 영역의 중심부를 가로지르며 배치된다.In one example, the second pixel region includes symmetrical vertical pixel electrodes and symmetrical horizontal pixel electrodes. The symmetrical vertical pixel electrodes are arranged in a bilaterally symmetrical structure about the first vertical pixel electrode, the second vertical pixel electrode, the third vertical pixel electrode, and the fourth vertical pixel electrodes and the data lines arranged in the first pixel region. The symmetrical horizontal pixel electrodes connect symmetrical vertical pixel electrodes and are disposed across the center of the second pixel region.

일례로, 제1 화소 영역은, 수평 공통 배선, 제1 수직 공통 전극, 제2 수직 공통 전극, 제3 수직 공통 전극 및 제4 수직 공통 전극을 더 포함한다. 수평 공통 배선은, 제1 화소 영역의 상단변을 가로지르며 배치된다. 제1 수직 공통 전극은, 수평 공통 배선에서 분기하여, 제1 수직 화소 전극과 제2 수직 화소 전극 사이에서 일정 간격을 갖고 배치된다. 제2 수직 공통 전극은, 제2 수직 화소 전극에서 데이터 배선 방향으로 일정 간격 이격되어 배치된다. 제3 수직 공통 전극은, 제3 수직 화소 전극에서 전단 데이터 배선 방향으로 일정 간격 이격되어 배치된다. 제4 수직 공통 전극은, 제3 수직 화소 전극과 제4 수직 화소 전극 사이에서 일정 간격을 갖고 배치된다.In one example, the first pixel region further includes a horizontal common wiring, a first vertical common electrode, a second vertical common electrode, a third vertical common electrode, and a fourth vertical common electrode. The horizontal common wiring is arranged across the upper side of the first pixel region. The first vertical common electrode branches from the horizontal common wiring and is disposed at a predetermined interval between the first vertical pixel electrode and the second vertical pixel electrode. The second vertical common electrode is arranged at a predetermined interval in the direction of the data line in the second vertical pixel electrode. The third vertical common electrode is arranged at a predetermined interval in the direction of the front-end data line at the third vertical pixel electrode. The fourth vertical common electrode is disposed at a predetermined interval between the third vertical pixel electrode and the fourth vertical pixel electrode.

일례로, 제1 수직 화소 전극과 제3 수직 공통 전극은, 수평 화소 전극을 기준으로 대칭 구조를 갖는다. 제2 수직 화소 전극과 제4 수직 공통 전극은, 수평 화소 전극을 기준으로 대칭 구조를 갖는다. 제3 수직 화소 전극과 제1 수직 공통 전극은, 수평 화소 전극을 기준으로 대칭 구조를 갖는다. 제4 수직 화소 전극과 제2 수직 공통 전극은, 수평 화소 전극을 기준으로 대칭 구조를 갖는다.For example, the first vertical pixel electrode and the third vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode. The second vertical pixel electrode and the fourth vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode. The third vertical pixel electrode and the first vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode. The fourth vertical pixel electrode and the second vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode.

일례로, 제2 화소 영역에는, 대칭 수직 공통 전극들과 대칭 수평 공통 전극을 포함한다. 대칭 수직 공통 전극들은, 제1 화소 영역에 배치된 제1 수직 공통 전극, 제2 수직 공통 전극, 제3 수직 공통 전극, 제4 수직 공통 전극들과, 데이터 배선을 중심으로 좌우 대칭 구조로 배치된다. 대칭 수평 공통 전극은, 대칭 수직 공통 전극들을 연결하며 제2 화소 영역의 상단부에 배치된다.In one example, the second pixel region includes symmetrical vertical common electrodes and symmetrical horizontal common electrodes. The symmetrical vertical common electrodes are arranged in a bilaterally symmetrical structure centered on the first vertical common electrode, the second vertical common electrode, the third vertical common electrode, the fourth vertical common electrode, and the data line arranged in the first pixel region . The symmetrical horizontal common electrode connects the symmetrical vertical common electrodes and is disposed at the upper end of the second pixel region.

일례로, 제1 화소 영역의 하단변에 배치되며, 제1 내지 제4 수직 화소 전극들 중 어느 하나와 연결된 박막 트랜지스터를 더 포함한다.For example, the thin film transistor further includes a thin film transistor disposed at a lower side of the first pixel region and connected to one of the first through fourth vertical pixel electrodes.

일례로, 수평 화소 전극, 상기 수직 화소 전극, 상기 수평 공통 전극 및 상기 수직 공통 전극들은, 박막 트랜지스터를 덮는 보호막 위에서 동일 평면에 배치된다.For example, the horizontal pixel electrodes, the vertical pixel electrodes, the horizontal common electrodes, and the vertical common electrodes are arranged on the same plane on a protective film covering the thin film transistors.

본 발명은 500PPI 이상의 초고 해상도를 갖는 수평 전계 액정 표시장치를 제공한다. 특히, 본 발명은, 화소 영역 내에서 콘택홀의 개수를 최소화하여, 초고 개구율을 갖는 초고 해상도 수평 전계 액정 표시장치를 제공한다. 본 발명에서는, 화소 전극과 공통 전극이 박막 트랜지스터를 덮는 보호막 위에서 동일 평면 상에 배치된다. 한 화소 영역에서 홀수 개의 전계 블록 영역을 구성하여 개구율을 극대화 할 수 있다. 특히, 한 화소 영역이 상부 영역과 하부 영역으로 구분되며, 상부 영역과 하부 영역에 배치되는 화소 전극과 공통 전극은 비 대칭 구조를 갖는다. 또한, 이웃하는 화소 영역에 배치된 화소 전극과 공통 전극은 데이터 배선을 기준으로 미러 대칭 구조를 갖는다. 이로써, 마스크 정렬 오차가 발생하더라도, 특성 편차가 발생하지 않는 양질의 초고 해상도를 갖는 수평 전계 액정 표시장치를 제공할 수 있다.The present invention provides a horizontal electric field liquid crystal display device having an ultrahigh resolution of 500 PPI or more. In particular, the present invention provides an ultra-high resolution horizontal electric field liquid crystal display device having an ultra-high aperture ratio by minimizing the number of contact holes in a pixel region. In the present invention, the pixel electrode and the common electrode are disposed on the same plane on the protective film covering the thin film transistor. It is possible to maximize the aperture ratio by forming an odd number of electric field block regions in one pixel region. In particular, one pixel region is divided into an upper region and a lower region, and the pixel electrode and the common electrode disposed in the upper region and the lower region have an asymmetric structure. The pixel electrodes and the common electrodes arranged in the neighboring pixel regions have a mirror symmetrical structure with respect to the data lines. Thereby, even if a mask alignment error occurs, it is possible to provide a horizontal electric field liquid crystal display device having high-quality ultra-high resolution free from characteristic deviation.

도 1은 종래 기술에 의한 IPS(In Plane Switching) 모드 액정 표시 장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'으로 자른 IPS 모드 액정 표시 장치용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 본 발명의 제1 실시 예에 의한 초고 해상도 IPS 모드 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'으로 자른 초고 해상도 IPS 모드 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 5는 본 발명의 제2 실시 예에 의한 초고 해상도 IPS 모드 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 6은 도 5에서 절취선 III-III'으로 자른 초고 해상도 IPS 모드 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 7은 본 발명의 제2 실시 예에 의한 수평 전계 액정 표시장치에서 이웃하는 두 화소 영역을 개략적으로 도시한 평면도.1 is a plan view showing a structure of a thin film transistor substrate for IPS (In Plane Switching) mode liquid crystal display according to the related art.
FIG. 2 is a cross-sectional view showing the structure of a thin film transistor substrate for an IPS mode liquid crystal display cut along a perforated line I-I 'in FIG. 1; FIG.
3 is a plan view of a thin film transistor array substrate of an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel according to a first embodiment of the present invention.
4 is a cross-sectional view showing the structure of a thin film transistor substrate for an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel cut into a perforated line II-II 'in FIG.
5 is a plan view showing a thin film transistor array substrate of an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel according to a second embodiment of the present invention.
6 is a cross-sectional view showing the structure of a thin film transistor substrate for an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel cut into a perforated line III-III 'in FIG. 5;
7 is a plan view schematically showing two neighboring pixel regions in a horizontal electric field liquid crystal display according to a second embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예를 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description, a detailed description of known technologies or configurations related to the present invention will be omitted when it is determined that the gist of the present invention may be unnecessarily obscured.

<제1 실시 예>&Lt; Embodiment 1 >

이하, 본 발명의 제1 실시 예에 의한 초고 해상도 해상도를 갖는 IPS 모드 수평 전계 방식의 액정 표시 장치에 대하여 상세히 살펴보기로 한다. 제1 실시 예에 의한 초고 해상도 IPS 모드 수평 전계형 액정 표시패널은, 박막 트랜지스터(Thin Film Transistor; TFT) 어레이 기판, 칼라 필터 어레이 기판, 그리고 이 두 기판 사이에 개재된 액정 층을 포함한다. 도 3은 본 발명의 제1 실시 예에 의한 초고 해상도 IPS 모드 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'으로 자른 초고 해상도 IPS 모드 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, an IPS mode horizontal electric field type liquid crystal display device having an ultra-high resolution resolution according to a first embodiment of the present invention will be described in detail. The ultra-high resolution IPS mode horizontal electric field type liquid crystal display panel according to the first embodiment includes a thin film transistor (TFT) array substrate, a color filter array substrate, and a liquid crystal layer interposed between the two substrates. 3 is a plan view showing a thin film transistor array substrate of an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel according to a first embodiment of the present invention. FIG. 4 is a cross-sectional view showing the structure of a thin film transistor substrate for an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel cut into a perforated line II-II 'in FIG.

도 3 및 4에 도시한, 박막 트랜지스터 기판을 구비한 초고 해상도 IPS 모드 수평 전계 방식의 액정 표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치함으로써, 그 사이에 형성되는 수평 전계로 액정 층을 구동하여 화상 데이터를 표시한다. 도 3 및 4를 참조하면, 제1 실시 예에 의한 초고 해상도 IPS 모드 수평 전계 액정 표시 패널의 박막 트랜지스터 어레이 기판은, 게이트 배선(GL), 데이터 배선(DL), 박막 트랜지스터(T), 화소 전극(PXL), 공통 전극(COM) 그리고 공통 배선(CL)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL)은 하부 기판(SUB) 상에 교차하도록 형성되어 있다. 박막 트랜지스터(T)는 그 교차부마다 형성된다. 화소 전극(PXL)과 공통 전극(COM)은, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된다. 공통 배선(CL)은, 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행한다.In the liquid crystal display device of the ultra high resolution IPS mode horizontal electric field system having the thin film transistor substrate shown in Figs. 3 and 4, the pixel electrode and the common electrode are arranged at a certain distance from each other on the same plane, The liquid crystal layer is driven to display image data. 3 and 4, the thin film transistor array substrate of the ultra high resolution IPS mode horizontal electric field liquid crystal display panel according to the first embodiment includes a gate line GL, a data line DL, a thin film transistor T, (PXL), a common electrode (COM), and a common wiring (CL). The gate wiring GL and the data wiring DL are formed so as to intersect on the lower substrate SUB. A thin film transistor T is formed at each intersection thereof. The pixel electrode PXL and the common electrode COM are formed so as to form a horizontal electric field in the pixel region provided with the crossing structure. The common wiring CL is connected to the common electrode COM and proceeds in parallel with the gate wiring GL.

게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 배열되며 액정 구동을 위한 기준 전압을 공통 전극(COM)에 공급한다. The gate wiring GL supplies a gate signal to the gate electrode G of the thin film transistor T. [ The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. [ The gate line GL and the data line DL are formed in an intersecting structure to define a pixel region. The common line CL is arranged in parallel with the gate line GL on one side in the pixel region and supplies a reference voltage for driving the liquid crystal to the common electrode COM.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널 층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다. 화소 전극(PXL)은 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 화소 콘택홀(PH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되며, 화소 영역 내부에 수직 선분 형상을 갖도록 형성된다.The thin film transistor T responds to the gate signal of the gate line GL so that the pixel signal of the data line DL is charged and held in the pixel electrode PXL. To this end, the thin film transistor T includes a gate electrode G connected to the gate wiring GL, a source electrode S connected to the data wiring DL, and a drain electrode connected to the pixel electrode PXL D). The thin film transistor T includes an active channel layer A forming a channel between the source electrode S and the drain electrode D and an active layer A forming an ohmic contact with the source electrode S and the drain electrode D. [ And a contact layer (not shown). The pixel electrode PXL is connected to the drain electrode D of the thin film transistor T through the pixel contact hole PH passing through the protective film PAS and the planarization film PAC, .

공통 배선(CL)은, 화소 영역 내에서 게이트 배선(GL)과 인접한 변쪽에 게이트 배선(GL)과 동일한 층에서 평행하게 배치된다. 공통 배선(CL)에서 분기한 차폐선(BL)이 데이터 배선(DL)에 인접하여 평행하게 배치되어 있다. 차폐선(BL)은 화소 영역을 둘러싸는 두 개의 데이터 배선(DL)과 평행하게 진행하여 화소 영역의 상단부에서 연결된다. 좌, 우 차폐선(BL)을 연결하는 수평 부위는, 게이트 절연막(GI), 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 전극(COM)과 연결된다. 이로써, 공통 전극(COM)은 차폐선(BL)을 통해 공통 배선(CL)과 접속된다.The common line CL is arranged in parallel in the same layer as the gate line GL on the side adjacent to the gate line GL in the pixel region. The shielding line BL branched from the common line CL is arranged in parallel adjacent to the data line DL. The shield line BL is connected to the upper end of the pixel region in parallel with the two data lines DL surrounding the pixel region. The horizontal portion connecting the left and right shielding lines BL is connected to the common electrode COM through a common contact hole CH that penetrates the gate insulating film GI, the protective film PAS and the planarization film PAC . Thus, the common electrode COM is connected to the common wiring CL through the shielding line BL.

공통 전극(COM)은, 데이터 배선(DL)과 수직 및 수평 차폐선(BL)을 모두 덮는 형상을 가지며, 화소 영역 내에 수직 선분 형상을 갖는 화소 전극(PXL)과 일정 거리를 두고 평행한 형상을 갖는다. 공통 배선(CL)은 화소 영역 내에서 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 드레인 전극(D)와 중첩하는, 보조 용량 전극(ST)을 포함한다. 보조 용량 전극(ST)은 게이트 절연막(GI)을 사이에 두고 드레인 전극(D)이 중첩하여, 보조 용량(STG)을 형성한다. 보조 용량(STG)은 화소 영역 내에서 액정 구동을 위한 충전 용량을 확보하기 위한 것이다.The common electrode COM has a shape covering both the data line DL and the vertical and horizontal shielding lines BL and has a shape parallel to the pixel electrode PXL having a vertical line shape in the pixel region . The common line CL includes a storage capacitor electrode ST having a wider width and overlapped with the drain electrode D, a portion of the common line CL extending in parallel with the gate line GL in the pixel region. In the auxiliary capacitance electrode ST, the drain electrode D overlaps the gate insulating film GI and forms the auxiliary capacitance STG. The storage capacitor STG is for securing a charge capacity for liquid crystal driving in the pixel region.

박막 트랜지스터(T)를 통해 화소 신호가 공급된 화소 전극(PXL)과 공통 배선(CL)을 통해 기준 전압이 공급된 공통 전극(COM) 사이에 수평 전계가 형성된다. 이 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.A horizontal electric field is formed between the pixel electrode PXL to which the pixel signal is supplied through the thin film transistor T and the common electrode COM to which the reference voltage is supplied through the common line CL. This horizontal electric field causes liquid crystal molecules arranged in the horizontal direction to rotate due to dielectric anisotropy between the thin film transistor array substrate and the color filter array substrate. The light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing an image.

도 3 및 도 4에 도시한 도면은, 500PPI 이상의 초고밀도 해상도를 갖는 수평 전계 방식의 액정 표시장치를 나타낸다. 500PPI 이상의 초고밀도 해상도를 갖는 수평 전계 액정 표시장치는 단일 화소 영역의 크기가 매우 작다. 따라서, 화소 전극(PXL)은 단일 선분 형상을 가지며, 공통 전극(COM)은 화소 전극(PXL)의 좌측과 우측에서 데이터 배선(DL)들을 덮는 선분 형상을 갖는다.3 and 4 show a horizontal electric field type liquid crystal display device having an ultra-high density resolution of 500 PPI or more. In a horizontal electric field liquid crystal display device having an ultra-high-density resolution of 500PPI or more, the size of a single pixel region is very small. Accordingly, the pixel electrode PXL has a single line shape, and the common electrode COM has a line shape covering the data lines DL on the left and right sides of the pixel electrode PXL.

화소 영역이 작아지더라도, 전극을 연결하기 위한 콘택홀들의 크기를 비례적으로 작게 만들수는 없다. 즉, 콘택홀은 서로 다른 층에 형성된 전극층을 연결하기 위한 것으로, 접촉 면적을 어느 정도 확보하여야 한다. 콘택홀의 크기는 일정 크기기 이하로 작게 만들 경우, 연결 저항이 커져서 정상적인 전압을 인가할 수 없다.The size of the contact holes for connecting the electrodes can not be made proportionally smaller even if the pixel area is small. That is, the contact holes are for connecting electrode layers formed on different layers, and a certain contact area should be secured. When the size of the contact hole is made smaller than a certain size, the connection resistance is increased and a normal voltage can not be applied.

도 3을 참조하면, 하나의 화소 영역에는 두 개의 콘택홀들이 있다. 하나는 드레인 전극(D)과 화소 전극(PXL)을 연결하는 화소 콘택홀(PH)이다. 다른 하나는 공통 배선(CL)과 공통 전극(COM)을 연결하는 공통 콘택홀(CH)이다. 화소 영역의 크기가 작아질 수 있는 최소한의 크기를 갖는다. 그 결과, 화소 콘택홀(PH)과 공통 콘택홀(CH)은 화소 영역의 하단변과 상단변에 배치되는 것이 바람직하다.Referring to FIG. 3, there are two contact holes in one pixel region. One is a pixel contact hole PH for connecting the drain electrode D and the pixel electrode PXL. And the other is a common contact hole CH connecting the common line CL and the common electrode COM. And has a minimum size in which the size of the pixel region can be reduced. As a result, it is preferable that the pixel contact hole PH and the common contact hole CH are disposed on the lower side and the upper side of the pixel region.

화소 콘택홀(PH)은 보조 용량(STG)가 형성되는 보조 용량 전극(ST)과 중첩되어 형성된다. 보조 용량(STG)을 확보하기 위해 보조 용량 전극(ST)의 크기는 일정 크리를 확보하여야 한다. 즉, 화소 콘택홀(PH)은, 필수적으로 요구되는 면적을 차지하고 있으다. 따라서, 화소 콘택홀(PH)의 크기는 보조 용량 전극(ST)의 크기 내에서 최대한의 크기를 갖도록 형성하는 것이 바람직하다.The pixel contact hole PH is formed so as to overlap with the storage capacitor electrode ST in which the storage capacitor STG is formed. In order to secure the auxiliary capacitance STG, the size of the auxiliary capacitance electrode ST must be kept constant. That is, the pixel contact hole PH occupies an essentially required area. Therefore, it is preferable that the pixel contact hole PH is formed to have a maximum size within the size of the storage capacitor electrode ST.

모든 화소 영역에 형성된 모든 공통 전극(COM)들은 데이터 배선을 덮으며, 서로 연결되어 있다. 공통 전극(COM)은, 기능상의 이유와 제조 공정의 최적화를 위해 몰리브덴을 포함하는 합금으로 형성하는 것이 바람직하다. 예를 들어, 몰리브덴-티타늄(MoTi) 혹은 몰리브덴-인듐-주석-산화물(MoITO; Molybdenium Indium-Tin-Oxide)을 포함할 수 있다. 몰리브덴 합금은 금속 물질이기는 하지만, 비저항이 상당히 큰 물질이다. 따라서, 도 3에 도시한 공통 전극(COM)들이 기판 전체 표면에서 서로 연결된 구조를 갖더라도, 면 저항이 매우 크다. 따라서, 구리(CU) 혹은 알루미늄(Al)과 같은 저저항 물질을 포함하는 공통 배선(CL)과 연결하여, 공통 전극(COM)의 면 저항을 낮추는 것이 필요하다.All the common electrodes COM formed in all the pixel regions cover the data lines and are connected to each other. The common electrode COM is preferably formed of an alloy containing molybdenum for functional reasons and optimization of the manufacturing process. For example, molybdenum-titanium (MoTi) or molybdenum-indium-tin-oxide (MoITO). The molybdenum alloy is a metal material, but has a considerably high resistivity. Therefore, even though the common electrodes COM shown in FIG. 3 have a structure connected to each other on the entire surface of the substrate, the surface resistance is very large. Therefore, it is necessary to lower the surface resistance of the common electrode COM by being connected to the common line CL including a low-resistance material such as copper (CU) or aluminum (Al).

이를 위해, 화소 콘택홀(PH)과 마주보도록 화소 영역의 상단변에 배치된 공통 콘택홀(CH)을 통해, 공통 전극(COM)은 공통 배선(CL)과 연결되는 것이 바람직하다. 하지만, 초고밀도 해상도를 갖는 공통 콘택홀(CH)로 인해 화소 영역 내에서 유효 발광 영역의 비율이 작아질 수 밖에 없다.To this end, the common electrode COM is preferably connected to the common line CL through the common contact hole CH disposed at the upper side of the pixel region so as to face the pixel contact hole PH. However, due to the common contact hole CH having an ultra-high-density resolution, the ratio of the effective luminescent region in the pixel region must be reduced.

<제2 실시 예>&Lt; Embodiment 2 >

이하, 도 5 및 6을 참조하여 본 발명의 제2 실시 예에 대해 설명한다. 제2 실시 예에서는, 500PPI 이상의 초고 해상도 IPS 모드 수평 전계 액정 표시장치에서 고 개구율을 확보한 구조에 대해서 설명한다. 도 5는 본 발명의 제2 실시 예에 의한 초고 해상도 IPS 모드 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 6은 도 5에서 절취선 III-III'으로 자른 초고 해상도 IPS 모드 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, a second embodiment of the present invention will be described with reference to Figs. 5 and 6. Fig. In the second embodiment, a structure in which a high aperture ratio is secured in an ultra high resolution IPS mode horizontal electric field liquid crystal display device of 500 PPI or more will be described. 5 is a plan view showing a thin film transistor array substrate of an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel according to a second embodiment of the present invention. 6 is a cross-sectional view showing the structure of a thin film transistor substrate for an ultra-high resolution IPS mode horizontal electric field liquid crystal display panel cut to a perforated line III-III 'in FIG.

도 5 및 6에 도시한, 박막 트랜지스터 기판을 구비한 초고 해상도 IPS 모드 수평 전계 방식의 액정 표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치함으로써, 그 사이에 형성되는 수평 전계로 액정 층을 구동하여 화상 데이터를 표시한다. 제2 실시 예에 의한 초고 해상도 IPS 모드 수평 전계 액정 표시 패널의 박막 트랜지스터 어레이 기판은, 게이트 배선(GL), 데이터 배선(DL), 박막 트랜지스터(T), 화소 전극(PXL), 공통 전극(COM) 그리고 공통 배선(CL)을 포함한다. 게이트 배선(GL)과 데이터 배선(DL)은 하부 기판(SUB) 상에 교차하도록 형성되어 있다. 박막 트랜지스터(T)는 그 교차부마다 형성된다. 화소 전극(PXL)과 공통 전극(COM)은, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된다. 공통 배선(CL)은, 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행한다.In the liquid crystal display device of the ultra high resolution IPS mode horizontal electric field system including the thin film transistor substrate shown in Figs. 5 and 6, the pixel electrode and the common electrode are arranged at a certain distance from each other on the same plane, The liquid crystal layer is driven to display image data. The thin film transistor array substrate of the ultra high resolution IPS mode horizontal electric field liquid crystal display panel according to the second embodiment includes a gate line GL, a data line DL, a thin film transistor T, a pixel electrode PXL, ) And a common wiring (CL). The gate wiring GL and the data wiring DL are formed so as to intersect on the lower substrate SUB. A thin film transistor T is formed at each intersection thereof. The pixel electrode PXL and the common electrode COM are formed so as to form a horizontal electric field in the pixel region provided with the crossing structure. The common wiring CL is connected to the common electrode COM and proceeds in parallel with the gate wiring GL.

게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 배열되며 액정 구동을 위한 기준 전압을 공통 전극(COM)에 공급한다.The gate wiring GL supplies a gate signal to the gate electrode G of the thin film transistor T. [ The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. [ The gate line GL and the data line DL are formed in an intersecting structure to define a pixel region. The common line CL is arranged in parallel with the gate line GL on one side in the pixel region and supplies a reference voltage for driving the liquid crystal to the common electrode COM.

제2 실시 예에 의한 수평 전계 액정 표시장치는 제1 실시 예의 경우와 기본적인 구성 요소들의 구조는 거의 비슷하다. 주요한 차이점은, 화소 영역 내에 배치되는 화소 전극과 공통 전극의 배치 구조에 있다. 이하의 설명에서는, 화소 전극과 공통 전극이 화소 영역 내에서 개구율을 높이기 위해 배치되는, 제2 실시 예에 의한 수평 전계 액정 표시장치의 구조적 특징을 중심으로 설명한다.The horizontal electric field liquid crystal display device according to the second embodiment has substantially the same structure as that of the first embodiment. The main difference lies in the arrangement structure of the pixel electrode and the common electrode disposed in the pixel region. In the following description, the structural characteristics of the horizontal electric field liquid crystal display device according to the second embodiment, in which the pixel electrode and the common electrode are arranged to increase the aperture ratio in the pixel region, will be mainly described.

제2 실시 예에 의한 수평 전계 액정 표시장치는 500PPI 이상의 초고 해상도를 갖는 수평 전계 액정 표시장치에 관한 것이다. 500PPI 이상의 초고 해상도를 구현하기 위해서는 화소 영역의 크기가 극히 작아진다. 제1 실시 예에서는, 화소 영역의 크기가 작아지면서, 화소 전극(PXL)이 화소 영역 중앙부에 하나 배치되고, 공통 전극(COM)이 화소 전극(PXL)의 좌변과 우변에 하나씩 배치된 구조를 갖는다. 그 결과, 액정을 구동하는 전계 블록은 좌측 블록와 우측 블록 두 개를 포함한다.The horizontal electric field liquid crystal display device according to the second embodiment relates to a horizontal electric field liquid crystal display device having an ultrahigh resolution of 500PPI or more. In order to realize an ultrahigh resolution of 500 PPI or more, the size of the pixel region is extremely small. The first embodiment has a structure in which the pixel electrodes PXL are arranged at the central portion of the pixel region and the common electrodes COM are arranged at the left and right sides of the pixel electrode PXL . As a result, the electric field block driving the liquid crystal includes the left block and the right block.

제2 실시 예에서는, 액정을 구동하기 위한 전계 블록의 개수가 화소 영역에서 가로 방향으로 세 개의 블록이 연속해서 나열된 특징이 있다. 또한, 화소 영역을 상, 하 영역으로 나누어 2개의 도메인을 갖는 특징이 있다. 따라서, 화소 영역내에서 전계 블록의 전체 개수는 여섯 개의 블록을 포함하는 특징이 있다.In the second embodiment, the number of the electric field blocks for driving the liquid crystal is characterized in that three blocks are successively arranged in the horizontal direction in the pixel region. Further, there is a feature that the pixel region is divided into the upper and lower regions and has two domains. Therefore, the total number of the electric field blocks in the pixel region includes six blocks.

제2 실시 예에 의한 수평 전계 액정 표시장치는, 화소 영역이 상부 영역과 하부 영역으로 나뉘고, 상부 영역은 상부 도메인(D1)으로 하부 영역은 하부 도메인(D2)으로 정의된다. 상부 도메인(D1)과 하부 도메인(D2)은 액정의 초기 배향 방향이 서로 다른 방향을 갖는다. 예를 들어, 상부 도메인(D1)에 배치된 전극들의 배열 방향각과 하부 도메인(D2)에 배치된 전극들의 배열은 서로 다르며, 그 사이각도는 180도 보다 작고 90도 보다 큰 값을 가질 수 있다.In the horizontal electric field liquid crystal display device according to the second embodiment, the pixel region is divided into an upper region and a lower region, and an upper region is defined as an upper domain D1 and a lower region is defined as a lower domain D2. The upper domain (D1) and the lower domain (D2) have directions in which the initial alignment directions of liquid crystals are different from each other. For example, the arrangement direction angles of the electrodes arranged in the upper domain D1 and the arrangement of the electrodes arranged in the lower domain D2 are different from each other, and the angle therebetween may be smaller than 180 degrees and larger than 90 degrees.

화소 영역 내에 배치되는 화소 전극(PXL)은 수평 화소 전극(PXLh)과 수직 화소 전극(PLXv)를 포함한다. 수평 화소 전극(PXLh)은 화소 영역의 가운데 영역을 가로 질러 배치된다. 상부 도메인(D1)과 하부 도메인(D2)의 경계부에 배치된다. 수직 화소 전극(PXLv)은, 상부 도메인(D1)과 하부 도메인(D2) 각각에 두 개씩 수평 화소 전극(PXLh)에서 분기되어 평행하게 배치되어 있다. 특히, 상부 도메인(D1)에 배치된 수직 화소 전극(PXLh)과 하부 도메인(D2)에 배치된 수직 화소 전극(PXLh)들은 서로 연장된 구조를 갖지 않고, 엇갈려 배치된 구조를 갖는다.The pixel electrode PXL disposed in the pixel region includes a horizontal pixel electrode PXLh and a vertical pixel electrode PLXv. The horizontal pixel electrode PXLh is arranged across the center region of the pixel region. Is disposed at the boundary between the upper domain (D1) and the lower domain (D2). The vertical pixel electrode PXLv is arranged in parallel in the upper domain D1 and the lower domain D2 by branching from the horizontal pixel electrode PXLh. In particular, the vertical pixel electrode PXLh arranged in the upper domain D1 and the vertical pixel electrodes PXLh arranged in the lower domain D2 do not have mutually extended structures, but have a staggered arrangement.

예를 들어, 수평 화소 전극(PXLh)은 화소 영역의 중앙부를 가로 지르는 선분 형상으로 배치되어 화소 영역을 상부 도메인(D1)과 하부 도메인(D2)으로 나눈다. 수직 화소 전극(PXLv)은 수평 화소 전극(PXLh)에서 분기되는 제1 수직 화소 전극(PV1) 제2 수직 화소 (PV2), 제3 수직 화소(PV3) 및 제4 수직 화소(PV4)를 포함한다. 제1 수직 화소 전극(PV1)은, 수평 화소 전극(PXLh)의 일측 끝단에서 시작하여 상부 도메인(D1)으로 연장된다. 제2 수직 화소 전극(PV2)은, 수평 화소 전극(PXLh)의 일측 끝단에서 2/3 지점 떨어진 지점에서 시작하여 상부 도메인(D1)으로 연장된다. 제3 수직 화소 전극(PV3)은, 수평 화소 전극(PXLh)의 일측 끝단에서 1/3 지점 떨어진 지점에서 시작하여 하부 도메인(D2)으로 연장된다. 제4 수직 화소 전극(PV4)은, 수평 화소 전극(PXLh)의 타측 끝단에서 시작하여 하부 도메인(D2)으로 연장된다.For example, the horizontal pixel electrode PXLh is arranged in a line shape across the center of the pixel region to divide the pixel region into an upper domain D1 and a lower domain D2. The vertical pixel electrode PXLv includes a first vertical pixel electrode PV1, a second vertical pixel PV2, a third vertical pixel PV3 and a fourth vertical pixel PV4, which are branched from the horizontal pixel electrode PXLh . The first vertical pixel electrode PV1 starts from one end of the horizontal pixel electrode PXLh and extends to the upper domain D1. The second vertical pixel electrode PV2 starts at a point two thirds from one end of the horizontal pixel electrode PXLh and extends to the upper domain D1. The third vertical pixel electrode PV3 starts at a point one third from one end of the horizontal pixel electrode PXLh and extends to the lower domain D2. The fourth vertical pixel electrode PV4 extends from the other end of the horizontal pixel electrode PXLh to the lower domain D2.

공통 전극(COM)은 화소 영역 내에서 화소 전극(PXL)과 일정 간격 이격하여 서로 평행하게 대향하는 구조를 갖는다. 공통 전극(COM)은 수평 공통 전극(COMh)과 수직 공통 전극(COMv)을 포함한다. 수평 공통 전극(COMh)은 화소 영역의 상단변, 즉 박막 트랜지스터(T)가 배치된 하단변과 마주보는 변에서 가로 방향으로 배치된다. 또한, 화소 영역의 좌측변과 우측변에 배치된 데이터 배선(DL)을 덮으며 세로 방향으로 연장되어 있다.The common electrodes COM have a structure in which they are spaced apart from the pixel electrodes PXL by a predetermined distance and are opposed to each other in parallel in the pixel region. The common electrode COM includes a horizontal common electrode COMh and a vertical common electrode COMv. The horizontal common electrode COMh is arranged in the horizontal direction at the upper side of the pixel region, that is, at the side opposite to the lower side where the thin film transistor T is arranged. And extends in the longitudinal direction covering the data lines DL arranged on the left and right sides of the pixel region.

예를 들어, 수평 공통 전극(COMh)은 화소 영역의 상단변에 배치된 차폐선(BL)을 연결하는 수평 부위와 중첩되어 있다. 수직 공통 전극(COMv)은 제1 수직 공통 전극(CV1), 제2 수직 공통 전극(CV2), 제3 수직 공통 전극(CV3) 및 제4 수직 공통 전극(CV4)을 포함한다. 제1 수직 공통 전극(CV1)은, 수평 공통 전극(COMh)의 일측 끝단에서 1/3 지점 떨언진 지점에서 시작하여 상부 도메인(D1)으로 연장된다. 제1 수직 공통 전극(CV1)은 제1 수직 화소 전극(PV1)과 제2 수직 공통 전극(PV2) 사이에서 이들과 등간격으로 떨어져 서로 평행하게 배치된다.For example, the horizontal common electrode COMh overlaps the horizontal portion connecting the shield line BL disposed at the upper side of the pixel region. The vertical common electrode COMv includes a first vertical common electrode CV1, a second vertical common electrode CV2, a third vertical common electrode CV3 and a fourth vertical common electrode CV4. The first vertical common electrode CV1 extends from the one end of the horizontal common electrode COMh to the upper domain D1 starting from the point of 1/3 point declination. The first vertical common electrode CV1 is disposed between the first vertical pixel electrode PV1 and the second vertical common electrode PV2 at regular intervals and parallel to each other.

제2 수직 공통 전극(CV2)은 수평 공통 전극(COMh)의 타측 끝단에서 데이터 배선(DL) 및 차폐선(BL)을 덮으며, 상부 도메인(D1)으로 일부 확장된 폭을 갖는다. 제2 수직 공통 전극(CV2)은 제2 수직 화소 전극(PV2)과 일정 거리 떨어져 평행하게 배치된다. 제3 수직 공통 전극(CV3)은 수평 공통 전극(COMh)의 일측 끝단에서 분기하며 데이터 배선(DL)과 차폐선(BL)을 덮으며, 하부 도메인(D2)으로 일부 확장된 폭을 갖는다. 제3 수직 공통 전극(CV3)은 제3 수직 화소 전극(PV3)과 일정 거리 떨어져 평행하게 배치된다. 제2 수직 공통 전극(CV2)과 제3 수직 공통 전극(CV3)은 대각 방향으로 대칭되어 배치된다.The second vertical common electrode CV2 covers the data line DL and the shield line BL at the other end of the horizontal common electrode COMh and has a width extended partially to the upper domain D1. The second vertical common electrode CV2 is arranged parallel to the second vertical pixel electrode PV2 at a certain distance. The third vertical common electrode CV3 branches from one end of the horizontal common electrode COMh and covers the data line DL and the shield line BL and has a width extended partially to the lower domain D2. The third vertical common electrode CV3 is arranged parallel to the third vertical pixel electrode PV3 by a certain distance. The second vertical common electrode CV2 and the third vertical common electrode CV3 are symmetrically arranged in the diagonal direction.

제4 수직 공통 전극(CV4)은 제3 수직 화소 전극(PV3)과 제4 수직 화소 전극(PV4) 사이에서 이들과 등간격으로 떨어져 서로 평행하게 배치된다. 제4 수직 공통 전극(CV4)은 제3 수직 공통 전극(CV3)에서 데이터 배선(DL)을 따라 하부 도메인(D2)으로 연장된 후, 화소 영역으로 분기된 하부 연결부(CCL)에 의해 연결된다.The fourth vertical common electrode CV4 is disposed between the third vertical pixel electrode PV3 and the fourth vertical pixel electrode PV4 at regular intervals and parallel to each other. The fourth vertical common electrode CV4 extends from the third vertical common electrode CV3 along the data line DL to the lower domain D2 and is connected by the lower connection portion CCL branched to the pixel region.

제2 수직 공통 전극(CV2)과 제3 수직 공통 전극(CV3)은 데이터 배선(DL)과 차폐선(BL)을 덮는 넓은 폭을 갖도록 형성된다. 제3 수직 공통 전극(CV3)은 데이터 배선(DL)을 덮으며, 상부 도메인(D1)으로 연장된 상부 연결부(CCU)에 의해 수평 공통 전극(COMh)과 연결된다. 상부 연결부(CCU)는, 차폐선(BL)을 제외한 데이터 배선(DL)만을 덮는 좁은 폭을 가질 수 있다. 이는 인접한 제1 수직 화소 전극(PV1)과 전기적으로 분리하기 위한 이격 거리를 확보하기 위함이다. 상부 연결부(CCU)와 제1 수직 공통 전극(PV1) 사이에도 수평 전계가 형성될 수 있으나, 이 사이 간격은 매우 좁고, 이 부분은 블랙 매트릭스에 의해 덮여 있으므로, 개구 영역에 해당하지는 않는다.The second vertical common electrode CV2 and the third vertical common electrode CV3 are formed to have a wide width covering the data line DL and the shield line BL. The third vertical common electrode CV3 covers the data line DL and is connected to the horizontal common electrode COMh by an upper connection portion CCU extending to the upper domain D1. The upper connection portion CCU may have a narrow width covering only the data line DL except for the shielding line BL. This is to ensure a separation distance for electrically separating from the adjacent first vertical pixel electrode PV1. A horizontal electric field may be formed between the upper connection portion CCU and the first vertical common electrode PV1 but the interval therebetween is very narrow and this portion is covered by the black matrix and therefore does not correspond to the opening region.

앞에서 설명한, 하부 연결부(CCL)도 제2 수직 공통 전극(CV2)에서 하부 도메인(D2)으로 연장되되, 차폐선(BL)을 제외한 데이터 배선(DL)만을 덮는 좁은 폭을 가질 수 있다. 이것도, 인접한 제4 수직 화소 전극(PV4)과 전기적으로 분리하기 위한 이격 거리를 확보하기 위함이다. 하부 연결부(CCL)와 제4 수직 공통 전극(PV4) 사이에도 수평 전계가 형성될 수 있으나, 이 사이 간격은 매우 좁고, 이 부분은 블랙 매트릭스에 의해 덮여 있으므로, 개구 영역에 해당하지는 않는다.The lower connection portion CCL extends from the second vertical common electrode CV2 to the lower domain D2 and may have a narrow width covering only the data line DL except for the shield line BL. This is also to secure a separation distance for electrically separating from the adjacent fourth vertical pixel electrode PV4. A horizontal electric field may be formed also between the lower connection CCL and the fourth vertical common electrode PV4 but the interval therebetween is very narrow and this portion is covered by the black matrix and therefore does not correspond to the opening area.

이로써, 제2 실시 예에 의한 수평 전계 액정 표시장치의 화소 영역에는 상부 도메인(D1)에 세 개의 블록을 포함하고, 하부 도메인(D2)에도 세 개의 블록을 포함한다. 이는 도 1에 도시한 종래 기술의 경우와 비교했을 때, 전극들이 도메인 영역에서 서로 비 대칭적으로 배치된 구조를 갖는다. 대칭적인 구조를 갖는 종래 기술의 경우에는 수직 공통 전극들이 화소 영역의 좌측변과 우측변에 모두 배치되어야 하므로, 짝수 개의 전계 블록을 형성한다. 하지만, 본 발명과 같이 수직 전극들이 비 대칭 구조를 갖는 경우에는 홀수 개의 전계 블록을 형성한다.Thus, the pixel region of the horizontal electric field liquid crystal display device according to the second embodiment includes three blocks in the upper domain D1 and three blocks in the lower domain D2. This has a structure in which electrodes are disposed asymmetrically with respect to each other in the domain region, as compared with the case of the prior art shown in Fig. In the conventional technology having a symmetrical structure, since the vertical common electrodes are arranged on both the left side and the right side of the pixel area, an even number of electric field blocks are formed. However, when the vertical electrodes have an asymmetric structure as in the present invention, an odd number of electric field blocks are formed.

이와 같이, 수직 전극들이 비 대칭 구조를 갖는 화소 영역들이 매트릭스 방식으로 연속해서 배치될 경우, 왜곡이 발생할 수 있다. 이를 방지하기 위해, 수평 방향으로 이웃하는 화소 영역 두 개를 서로 좌우 대칭 구조를 갖도록 수직 전극들을 배치하는 것이 바람직하다.As described above, when the pixel regions in which the vertical electrodes have an asymmetric structure are arranged successively in a matrix manner, distortion may occur. In order to prevent this, it is preferable to arrange the vertical electrodes so that two adjacent pixel regions in the horizontal direction have a symmetrical structure with respect to each other.

예를 들어, 앞에서 설명한 화소 영역의 우측에 배치되는 화소 영역에 배치되는 수직 화소 전극들은 데이터 배선(DL)을 중심으로 미러 대칭이 되도록 배치하는 것이 바람직하다. 여기서, 도메인에 따른 수직 화소 전극들의 배열 방향각은 미러 대칭하지 않고, 동일하게 유지한 상태인 것이 바람직하다.For example, the vertical pixel electrodes disposed in the pixel region disposed on the right side of the pixel region described above are preferably arranged to be mirror symmetrical about the data line DL. Here, it is preferable that the arrangement direction angle of the vertical pixel electrodes according to the domain is not mirror-symmetrical but is maintained in the same direction.

도 7을 참조하여, 이웃하는 두 개의 화소 영역들, 제1 화소 영역(PA1)과 제2 화소 영역(PA2)의 전체 구조를 설명한다. 도 7은 본 발명의 제2 실시 예에 의한 수평 전계 액정 표시장치에서 이웃하는 두 화소 영역을 개략적으로 도시한 평면도이다. 제1 화소 영역(PA1)과 제2 화소 영역(PA2)은 데이터 배선(DL)을 기준으로 각각 좌측 및 우측에 이웃하여 배치된다.Referring to FIG. 7, the overall structure of two neighboring pixel regions, the first pixel region PA1 and the second pixel region PA2 will be described. 7 is a plan view schematically showing two neighboring pixel regions in a horizontal electric field liquid crystal display device according to a second embodiment of the present invention. The first pixel area PA1 and the second pixel area PA2 are disposed adjacent to the left and right sides of the data line DL, respectively.

제1 화소 영역(PA1)에는 상부 영역(D1)과 하부 영역(D2)을 나누도록 중심부를 가로지르는 수평 화소 전극(PXLh)이 화소 영역의 폭보다 좁은 길이를 갖고 배치되어 있다. 수평 화소 전극(PXLh)에는 상부 영역(D1)과 하부 영역(D2)으로 수직 화소 전극들이 분기되어 있다. 제1 수직 화소 전극(PV1)은, 수평 화소 전극(PXLh)의 일측 끝단에서 분기하여 상부 영역(D1)으로 연장된다. 제2 수직 화소 전극(PV2)은, 수평 화소 전극(PXLh)의 일측 끝단으로부터 수평 화소 전극(PXLh) 길이의 2/3 지점에서 분기하여 상부 영역(D1)으로 연장된다. 제3 수직 화소 전극(PV3)은, 수평 화소 전극(PXLh)의 일측 끝단으로부터 수평 화소 전극(PXLh) 길이의 1/3 지점에서 분기하여 하부 영역(D2)으로 연장된다. 그리고, 제4 수직 화소 전극(PV4)은, 수평 화소 전극(PXLh)의 타측 끝단에서 분기하여 하부 영역(D2)으로 연장된다.In the first pixel area PA1, a horizontal pixel electrode PXLh that crosses the central portion is provided so as to divide the upper region D1 and the lower region D2 with a length narrower than the width of the pixel region. The vertical pixel electrodes are divided into an upper region D1 and a lower region D2 in the horizontal pixel electrode PXLh. The first vertical pixel electrode PV1 branches from one end of the horizontal pixel electrode PXLh and extends to the upper region D1. The second vertical pixel electrode PV2 branches from the one end of the horizontal pixel electrode PXLh at 2/3 of the length of the horizontal pixel electrode PXLh and extends to the upper region D1. The third vertical pixel electrode PV3 extends from one end of the horizontal pixel electrode PXLh to the lower region D2 at a quarter of the length of the horizontal pixel electrode PXLh. The fourth vertical pixel electrode PV4 branches from the other end of the horizontal pixel electrode PXLh and extends to the lower region D2.

제1 화소 영역(PA1)에는 수직 화소 전극들(PV1, PV2, PV3, PV4)과 등간격으로 이격되어 평행한 선분 형상을 갖는 수직 공통 전극들(CV1, CV2, CV3, CV4)이 배치되어 있다. 제1 수직 공통 전극(CV1)은 상부 영역(D1)에서 제1 수직 화소 전극(PV1)과 제2 화소 전극(PV2) 사이에 배치된다. 특히, 제1 수직 공통 전극(CV1)은, 수평 화소 전극(PXLh)을 중심으로 하부 영역(D2)에 배치된 제3 수직 화소 전극(PV3)과 대칭 구조를 갖는다. 제2 수직 공통 전극(CV2)은, 제2 수직 화소 전극(PV2)와 데이터 배선(DL) 사이에 배치된다. 특히, 제2 수직 공통 전극(CV2)은, 수평 화소 전극(PXLh)을 중심으로 하부 영역(D2)에 배치된 제4 수직 화소 전극(PV4)과 대칭 구조를 갖는다.The vertical common electrodes CV1, CV2, CV3, and CV4 are disposed in the first pixel area PA1 and are parallel to the vertical pixel electrodes PV1, PV2, PV3, and PV4 at equal intervals . The first vertical common electrode CV1 is disposed between the first vertical pixel electrode PV1 and the second pixel electrode PV2 in the upper region D1. In particular, the first vertical common electrode CV1 has a symmetrical structure with the third vertical pixel electrode PV3 disposed in the lower region D2 around the horizontal pixel electrode PXLh. The second vertical common electrode CV2 is disposed between the second vertical pixel electrode PV2 and the data line DL. Particularly, the second vertical common electrode CV2 has a symmetrical structure with the fourth vertical pixel electrode PV4 arranged in the lower region D2 around the horizontal pixel electrode PXLh.

또한, 제3 수직 공통 전극(CV3)은, 제3 수직 화소 전극(PV3)과 전단 데이터 배선(DLn-1) 사이에 배치된다. 특히, 제3 수직 공통 전극(CV3)은, 수평 화소 전극(PXLh)을 중심으로 상부 영역(D1)에 배치된 제1 수직 화소 전극(PV1)과 대칭 구조를 갖는다. 제4 수직 공통 전극(CV4)은, 하부 영역(D2)에서 제3 수직 화소 전극(PV3)과 제4 화소 전극(PV4) 사이에 배치된다. 특히, 제4 수직 공통 전극(CV4)은, 수평 화소 전극(PXLh)을 중심으로 상부 영역(D1)에 배치된 제2 수직 화소 전극(PV2)과 대칭 구조를 갖는다.The third vertical common electrode CV3 is disposed between the third vertical pixel electrode PV3 and the preceding data line DLn-1. In particular, the third vertical common electrode CV3 has a symmetrical structure with the first vertical pixel electrode PV1 disposed in the upper region D1 about the horizontal pixel electrode PXLh. The fourth vertical common electrode CV4 is disposed between the third vertical pixel electrode PV3 and the fourth pixel electrode PV4 in the lower region D2. In particular, the fourth vertical common electrode CV4 has a symmetrical structure with the second vertical pixel electrode PV2 disposed in the upper region D1 about the horizontal pixel electrode PXLh.

제1 내지 제4 수직 공통 전극들(CV1, CV2, CV3, CV4)은 수평 공통 전극(COMh)에 연결되어 있다. 수평 공통 전극(COMh)은 제1 화소 영역(PA1)의 상단변에서 화소 영역의 폭 방향에 대응하는 길이를 갖고 가로질러 배치된다. 제1 화소 영역(PA1)의 하단변에는 제1 박막 트랜지스터(T1)이 배치되어 있으므로, 수평 공통 전극(COMh)은 상단변에 배치하는 것이 바람직하다.The first through fourth vertical common electrodes CV1, CV2, CV3 and CV4 are connected to the horizontal common electrode COMh. The horizontal common electrodes COMh are disposed across the upper edge of the first pixel area PA1 with a length corresponding to the width direction of the pixel area. Since the first thin film transistor T1 is disposed at the lower end of the first pixel area PA1, the horizontal common electrode COMh is preferably disposed at the upper side.

수평 공통 전극(COMh)에서, 제1 화소 영역(PA1)을 둘러싸는 데이터 배선(DLn)과 전단 데이터 배선(DLn-1)을 덮는 수직부가 분기되어 있다. 제2 수직 공통 전극(CV2)과 제3 수직 공통 전극(CV3)은 수직부가 가로 방향으로 확대되어 형성된 구조를 갖는다. 즉, 수직부가 차폐선(BL)을 넘어 제1 화소 영역(PA)의 내측으로 일정 범위 확대됨으로써 형성된다. 한편, 수직부는 제1 수직 화소 전극(PV1)과 제4 수직 화소 전극(PV4)이 형성된 부위에서는 전단 데이터 배선(DLn-1)과 데이터 배선(DLn)만을 덮도록 좁은 너비를 갖고 형성된다. 예를 들어, 제3 수직 공통 전극(CV3)과 연결되는 수직부는 제1 수직 화소 전극(PV1)과 전단 데이터 배선(DLn-1) 사이에 배치된다. 또한, 제2 수직 공통 전극(CV2)과 연결되는 수직부는, 제4 수직 화소 전극(PV4)과 데이터 배선(DLn) 사이에 배치된다.In the horizontal common electrode COMh, a vertical portion covering the data line DLn surrounding the first pixel area PA1 and the front-end data line DLn-1 is branched. The second vertical common electrode CV2 and the third vertical common electrode CV3 have a structure in which the vertical portion is enlarged in the horizontal direction. That is, the vertical portion is formed by extending over the shielding line BL to a certain extent inside the first pixel region PA. The vertical portion is formed with a narrow width so as to cover only the front end data line DLn-1 and the data line DLn at the portion where the first vertical pixel electrode PV1 and the fourth vertical pixel electrode PV4 are formed. For example, a vertical portion connected to the third vertical common electrode CV3 is disposed between the first vertical pixel electrode PV1 and the front-end data line DLn-1. The vertical portion connected to the second vertical common electrode CV2 is disposed between the fourth vertical pixel electrode PV4 and the data line DLn.

제2 화소 영역(PA2)에도 제1 화소 영역(PA1)과 동일한 방식으로 배열된 수평 화소 전극 및 수직 화소 전극들 그리고 수평 공통 전극 및 수직 공통 전극들이 배치된다. 제1 화소 영역(PA1)과 제2 화소 영역(PA2)에 배치되는 각 수직 전극들은 데이터 배선(DLn)을 기준으로 좌우 대칭 혹은 미러(Mirror) 대칭 구조를 갖는다.The horizontal pixel electrodes, the vertical pixel electrodes, the horizontal common electrodes, and the vertical common electrodes arranged in the same manner as the first pixel area PA1 are also arranged in the second pixel area PA2. Each of the vertical electrodes arranged in the first pixel area PA1 and the second pixel area PA2 has a mirror symmetrical structure with respect to the data line DLn.

도 6에서는 도메인 영역을 정의하지 않았다. 수평 화소 전극(PXLh)에 의해 상부 영역(D1)과 하부 영역(D2)로만 구분하였다. 필요하다면, 상부 영역(D1)에 배치되는 수직 전극들의 진행 방향 각도를 80도 방향으로 설정하고, 하부 영역(D2)에 배치되는 수직 전극들의 진행 방향 각도를 280도 방향으로 설정하여, 두 개의 도메인 영역으로 정의할 수 있다.In Fig. 6, the domain region is not defined. And only the upper region D1 and the lower region D2 are separated by the horizontal pixel electrode PXLh. If necessary, the forward direction angle of the vertical electrodes disposed in the upper region D1 is set to 80 degrees and the forward direction angle of the vertical electrodes disposed in the lower region D2 is set to the 280 degree direction, Area can be defined.

<비교 예><Comparative Example>

제1 실시 예에 의한 화소 구조와 제2 실시 예에 의한 화소 구조에서 개구율의 값을 비교 설명한다. 제1 실시 예에 의한 화소 영역과 제2 실시 예에 의한 화소 영역의 크기는 동일하다는 조건 하에서, 다음 표 1과 같은 크기를 갖는 전극들이 배치된다.The aperture ratio is compared with the pixel structure according to the first embodiment and the pixel structure according to the second embodiment. The electrodes having the sizes shown in Table 1 below are arranged under the condition that the pixel region according to the first embodiment and the pixel region according to the second embodiment have the same size.

제1 실시 예First Embodiment 제2 실시 예Second Embodiment 비고Remarks 전극 폭 / 전극 간격Electrode width / electrode spacing 4㎛ / 13.5㎛4 탆 / 13.5 탆 2㎛ / 12.04㎛2 탆 / 12.04 탆 블록 개수Number of blocks 2개2 3개(6개)3 (6) 투과율Transmittance 1.45%1.45% 1.95%1.95% 34.2% 상승34.2% rise CdpCdp 9.43E-139.43E-13 1.24E-121.24E-12 32% 증가32% increase

여기서, Cdp는 데이터 배선과 화소 전극 사이에 형성되는 기생 용량을 의미한다.Here, Cdp means a parasitic capacitance formed between the data line and the pixel electrode.

표 1을 참조하면, 제1 실시 예에서 개구율을 결정하는 전극 간격이 13.5㎛이고 블록의 개수가 2개이므로, 개구 영역의 폭인 27㎛에 비례하는 개구율을 가질 수 있다. 제2 실시 예에서는 전극 간격이 12.04㎛이고 3개의 블록이 있으며, 수평 화소 전극이 더 있으므로, 개구 영역의 폭은 36.12㎛-2.0㎛=34.12㎛에 비례하는 개구율을 가질 수 있다. 즉, 개구 영역의 폭이 30% 이상 증가하는 것을 알 수 있다. 투과율을 측정한 결과 역시, 개구율이 증가하는 만큼 증가하는 것을 알 수 있다.Referring to Table 1, in the first embodiment, since the electrode interval for determining the aperture ratio is 13.5 占 퐉 and the number of blocks is two, the aperture ratio can be proportional to 27 占 퐉 which is the width of the aperture region. In the second embodiment, since the electrode interval is 12.04 mu m and there are three blocks and there is a horizontal pixel electrode, the width of the opening region may have an aperture ratio proportional to 36.12 mu m-2.0 mu m = 34.12 mu m. That is, it can be seen that the width of the opening region is increased by 30% or more. As a result of measuring the transmittance, it is also seen that the aperture ratio increases as the aperture ratio increases.

도 5 및 6의 설명에서와 같이, 데이터 배선(DLn)을 덮는 공통 전극은 상부 영역(D1)에서의 폭이 하부 영역(D2)에서의 폭보다 더 넓다. 또한, 하부 영역(D2)에서는, 공통 전극의 수직부가 수직 화소 전극과 인접하여 배치되어 있다. 이로 인해, 데이터 배선과 화소 전극 사이에 형성되는 기생 용량, Cdp가 제1 실시 예의 경우보다 32% 증가할 수 있다.5 and 6, the common electrode covering the data line DLn is wider in the upper region D1 than in the lower region D2. In the lower region D2, the vertical portion of the common electrode is disposed adjacent to the vertical pixel electrode. Thus, the parasitic capacitance Cdp formed between the data line and the pixel electrode can be increased by 32% as compared with the case of the first embodiment.

하지만, 제조 공정에서 마스크 정렬 오차로 인해 좌우 편차가 발생하더라도, 수직 화소 전극들이 데이터 배선을 중심으로 대각 대칭 혹은 미러 대칭을 이루기 때문에 좌우 편차가 주는 영향이 거의 없다. 다시 말해, 좌우 편차가 발생하더라도, 상부 영역과 하부 영역에서 동일하게 발생하지 않고, 어느 한 영역이 커지면, 다른 영역은 줄어들어 편차가 서로 상쇄된다. 그 결과, 마스크 정렬 오차에 따른 특성 변화가 거의 발생하지 않는다.However, even if a left-right deviation occurs due to a mask alignment error in the manufacturing process, the vertical pixel electrodes have diagonal symmetry or mirror symmetry around the data line, so there is almost no influence of lateral deviation. In other words, even if a lateral deviation occurs, the upper and lower regions do not occur in the same manner, and when one region becomes larger, the other regions are reduced and the deviations cancel each other out. As a result, the characteristic change due to the mask alignment error hardly occurs.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

GL: 게이트 배선 DL: 데이터 배선
CL: 공통 배선 T: 박막 트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 SUB: 기판
Cst, STG: 보조 용량 PAS: 보호막
PXL: 화소 전극 COM: 공통 전극
PXLh: 수평 화소 전극 PXLv: 수직 화소 전극
COMh: 수평 공통 전극 COMv: 수직 공통 전극
DH: 드레인 콘택홀 CH: 공통 콘택홀GL: gate wiring DL: data wiring
CL: common wiring T: thin film transistor
G: gate electrode S: source electrode
D: drain electrode A: semiconductor channel layer
GI: gate insulating film SUB: substrate
Cst, STG: auxiliary capacity PAS: protective film
PXL: pixel electrode COM: common electrode
PXLh: Horizontal pixel electrode PXLv: Vertical pixel electrode
COMh: horizontal common electrode COMv: vertical common electrode
DH: drain contact hole CH: common contact hole

Claims

A gate wiring extending in the horizontal direction on the substrate;
A data line extending in the vertical direction on the substrate;
A first pixel region and a second pixel region which are defined by the gate line and the data line and are disposed on both sides with respect to the data line;
A horizontal pixel electrode disposed in the first pixel region, the horizontal pixel electrode crossing a central portion dividing the upper region and the lower region;
A first vertical pixel electrode branched at one end of the horizontal pixel electrode and extending to the upper region;
A second vertical pixel electrode branched from the one end of the horizontal pixel electrode at a point 2/3 of the length of the horizontal pixel electrode and extending to the upper area;
A third vertical pixel electrode branched from the one end of the horizontal pixel electrode at a point 1/3 of the length of the horizontal pixel electrode and extending to the bottom area; And
And a fourth vertical pixel electrode branched from the other end of the horizontal pixel electrode and extending to the lower region.

The method according to claim 1,
In the second pixel region,
The first vertical pixel electrode, the second vertical pixel electrode, the third vertical pixel electrode, and the fourth vertical pixel electrode arranged in the first pixel region, Vertical pixel electrodes; And
And a symmetrical horizontal pixel electrode that connects the symmetric vertical pixel electrodes and is disposed across a center portion of the second pixel region.

The method according to claim 1,
Wherein the first pixel region comprises:
A horizontal common wiring crossing an upper side of the first pixel region;
A first vertical common electrode branched from the horizontal common wiring and arranged at a predetermined interval between the first vertical pixel electrode and the second vertical pixel electrode;
A second vertical common electrode disposed at a predetermined distance from the second vertical pixel electrode in the data line direction;
A third vertical common electrode disposed at a predetermined distance from the third vertical pixel electrode in the direction of the front-end data line; And
And a fourth vertical common electrode disposed at the predetermined interval between the third vertical pixel electrode and the fourth vertical pixel electrode.

The method of claim 3,
Wherein the first vertical pixel electrode and the third vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode,
Wherein the second vertical pixel electrode and the fourth vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode,
Wherein the third vertical pixel electrode and the first vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode,
Wherein the fourth vertical pixel electrode and the second vertical common electrode have a symmetrical structure with respect to the horizontal pixel electrode.

The method of claim 3,
In the second pixel region,
A second vertical common electrode, a third vertical common electrode, and a fourth vertical common electrode arranged in the first pixel region, and a second vertical common electrode arranged in a left- Symmetric vertical common electrodes; And
And a symmetrical horizontal common electrode connected to the symmetric vertical common electrodes and disposed at an upper end of the second pixel region.

The method of claim 3,
And a thin film transistor disposed at a lower end of the first pixel region and connected to one of the first through fourth vertical pixel electrodes.

The method according to claim 6,
Wherein the horizontal pixel electrode, the vertical pixel electrode, the horizontal common electrode,
Wherein the thin film transistors are disposed on the same plane on a protective film covering the thin film transistors.