KR102052743B1 - Thin Film Transistor Substrate For In-Plane Switching Display Having High Aperture Ratio - Google Patents

Thin Film Transistor Substrate For In-Plane Switching Display Having High Aperture Ratio Download PDF

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Abstract

본 발명은 고 투과율을 갖는 수평 전계 방식 표시장치에 사용하는 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 기판 위에서 화소 영역을 정의하며 게이트 절연막을 사이에 두고 서로 직교하는 게이트 배선 및 데이터 배선; 상기 게이트 배선 및 데이터 배선에 연결된 박막 트랜지스터; 상기 게이트 배선과 동일한 평면 상에서 상기 게이트 배선과 평행하게 배열된 공통 배선; 상기 공통 배선에서 분기하여 상기 화소 영역을 둘러싸는 저 저항 세로 배선 및 저 저항 가로 배선; 그리고 상기 게이트 배선, 상기 데이터 배선 및 상기 박막 트랜지스터를 덮는 보호막을 포함한다. 본 발명에 의하면, 대형 화면용 표시장치에서도 고 개구율, 광 시야각 및 고속 구동이 가능한 수평 전계 방식의 액정 표시장치를 제공할 수 있다.The present invention relates to a thin film transistor substrate for use in a horizontal field display device having a high transmittance. A thin film transistor substrate according to the present invention includes a gate wiring and a data wiring defining a pixel region on a substrate and perpendicular to each other with a gate insulating film interposed therebetween; A thin film transistor connected to the gate line and the data line; A common wiring arranged in parallel with the gate wiring on the same plane as the gate wiring; A low resistance vertical wire and a low resistance horizontal wire which branch from the common wire to surround the pixel area; And a passivation layer covering the gate line, the data line, and the thin film transistor. According to the present invention, it is possible to provide a horizontal electric field type liquid crystal display device capable of high aperture ratio, wide viewing angle, and high speed driving even in a large screen display device.

Description

고 개구율을 갖는 대화면 수평 전계 방식 표시장치용 박막 트랜지스터 기판 {Thin Film Transistor Substrate For In-Plane Switching Display Having High Aperture Ratio}Thin Film Transistor Substrate For In-Plane Switching Display Having High Aperture Ratio}

본 발명은 고 투과율을 갖는 수평 전계 방식 표시장치에 사용하는 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 TV와 같이 대화면용에서 저항을 낮추기 위한 저저항용 공통 배선에 의한 개구율 감소를 줄여 고 개구율을 구현한 수평 전계 방식의 액정 표시장치용 박막 트랜지스터 기판에 관한 것이다.The present invention relates to a thin film transistor substrate for use in a horizontal field display device having a high transmittance. In particular, the present invention relates to a thin film transistor substrate for a horizontal field type liquid crystal display device, which realizes a high aperture ratio by reducing the aperture ratio decrease due to a low resistance common wiring for lowering resistance in a large screen such as a TV.

액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시 장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계 방식과 수평 전계 방식으로 대별된다.The liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal using an electric field. Such liquid crystal display devices are roughly classified into a vertical electric field method and a horizontal electric field method according to the direction of the electric field for driving the liquid crystal.

수직 전계형 액정 표시 장치는 상부기판 상에 형성된 공통전극과 하부기판 상에 형성된 화소전극이 서로 대향되게 배치되어 이들 사이에 형성되는 수직 전계에 의해 TN(Twisted Nemastic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시 장치는 개구율이 큰 장점을 가지는 반면 시야각이 90도 정도로 좁은 단점을 가진다.In the vertical field type liquid crystal display, the common electrode formed on the upper substrate and the pixel electrode formed on the lower substrate are disposed to face each other, and drive the liquid crystal in TN (Twisted Nemastic) mode by a vertical electric field formed therebetween. Such a vertical field type liquid crystal display device has a large aperture ratio, but has a narrow viewing angle of about 90 degrees.

수평 전계 방식의 액정 표시 장치는 하부 기판에 나란하게 배치된 화소 전극과 공통 전극 간의 수평 전계에 의해 인 플레인 스위칭(In Plane Switching; IPS) 모드의 액정을 구동한다. 이러한 수평 전계 방식의 액정 표시 장치는 시야각이 160도 정도로 수직 전계 방식에 비해 넓으며, 구동 속도가 빠르다는 장점을 가진다. 따라서, 더 좋은 표시 품질을 제공하는 수평 전계 방식의 액정표시장치에 대한 요구가 날로 증가하고 있다.In the horizontal electric field type liquid crystal display, an in-plane switching (IPS) mode liquid crystal is driven by a horizontal electric field between a pixel electrode and a common electrode arranged side by side on a lower substrate. The horizontal electric field type liquid crystal display device has a viewing angle of about 160 degrees and is wider than the vertical electric field method, and has a high driving speed. Thus, there is an increasing demand for a horizontal field type liquid crystal display device that provides better display quality.

이하, 수평 전계 방식의 액정 표시 장치에 대하여 상세히 살펴보기로 한다. 종래 기술에 의한 수평 전계형 액정표시패널은, 박막 트랜지스터(Thin Film Transistor; TFT) 어레이 기판, 칼라 필터 어레이 기판, 그리고 이 두 기판 사이에 개재된 액정층을 포함한다. 도 1은 종래 기술에 의한 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 2는 도 1에서 절취선 I-I'으로 자른 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도이다.Hereinafter, the liquid crystal display of the horizontal electric field method will be described in detail. The horizontal field type liquid crystal display panel according to the prior art includes a thin film transistor (TFT) array substrate, a color filter array substrate, and a liquid crystal layer interposed between the two substrates. 1 is a plan view illustrating a thin film transistor array substrate of a horizontal field liquid crystal display panel according to the related art. FIG. 2 is a cross-sectional view illustrating a structure of a thin film transistor substrate for a horizontal field liquid crystal display panel taken along the line II ′ in FIG. 1.

도 1 및 2에 도시한, 박막 트랜지스터 기판을 구비한 수평 전계 방식의 액정표시장치는 화소 전극과 공통 전극이 동일 평면 상에서 서로 일정 거리 이격하여 배치됨으로써 그 사이에 형성되는 수평 전계로 액정층을 구동하여 화상 데이터를 표시한다. 도 1 및 2를 참조하면, 종래 기술에 의한 수평 전계 액정표시 패널의 박막 트랜지스터 어레이 기판은 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.1 and 2, the liquid crystal display device having a horizontal electric field type having a thin film transistor substrate drives the liquid crystal layer with a horizontal electric field formed between the pixel electrode and the common electrode at a predetermined distance from each other on the same plane. To display the image data. 1 and 2, a thin film transistor array substrate of a horizontal field liquid crystal display panel according to the related art is provided with a gate line GL and a data line DL formed so as to intersect on a lower substrate SUB, and each intersection thereof. The formed thin film transistor T, the pixel electrode PXL and the common electrode COM formed to form a horizontal electric field in the pixel region provided in an intersecting structure, and are connected to the common electrode COM and are parallel to the gate wiring GL. The common wiring CL which proceeds easily is provided.

게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.The gate line GL supplies a gate signal to the gate electrode G of the thin film transistor T. The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. The gate line GL and the data line DL are formed in a cross structure to define a pixel area. The common line CL is formed parallel to the gate line GL at one side of the pixel area and supplies a reference voltage for driving the liquid crystal to the common electrode COM.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.The thin film transistor T allows the pixel signal of the data line DL to be charged and held in the pixel electrode PXL in response to the gate signal of the gate line GL. For this purpose, the thin film transistor T may include a gate electrode G connected to the gate line GL, a source electrode S connected to the data line DL, and a drain electrode connected to the pixel electrode PXL. D). In addition, the thin film transistor T may have an active channel layer A for forming a channel between the source electrode S and the drain electrode D, and an ohmic contact for the ohmic contact with the source electrode S and the drain electrode D. FIG. It further comprises a contact layer (not shown).

화소 전극(PXL)은 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.The pixel electrode PXL is formed in the pixel region by being connected to the drain electrode D of the thin film transistor T through the drain contact hole DH passing through the passivation film PAS and the planarization film PAC. In particular, the pixel electrode PXL is connected to the drain electrode D and is formed in parallel with the adjacent gate line GL, and the horizontal pixel electrode PXLh is formed in the vertical direction in the pixel region at the horizontal pixel electrode PXLh. A plurality of vertical pixel electrodes PXLv is provided.

공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 되어 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 나란하게 배치된다.The common electrode COM is connected to the common wiring CL through the common contact hole CH passing through the gate insulating film GI, the passivation film PAS, and the planarization film PAC. A portion running in parallel with the gate line GL has a wider width and forms a horizontal common electrode COMh. The plurality of vertical common electrodes COMv may be formed in the horizontal common electrode COMh in the vertical direction in the pixel area. In particular, the vertical common electrode COMv is disposed in parallel with the vertical pixel electrode PXLv in the pixel area.

이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.Accordingly, a horizontal electric field is formed between the vertical pixel electrode PXLv supplied with the pixel signal through the thin film transistor T and the vertical common electrode COMv supplied with the reference voltage through the common line CL. The horizontal electric field causes liquid crystal molecules arranged in a horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed to implement an image.

도 2와 같은 화소 구조를 이용하여, 40인치 이상, 100인치에 가까운, 대화면 TV용 액정표시장치를 제조할 경우, 화소 구조를 그대로 적용하는 것은 바람직하지 않다. 도 2에 도시한 화소 구조는 30인치 이하의 중, 소형 수평 전계형 액정 표시장치에 적합한 화소 구조이기 때문이다.When manufacturing a liquid crystal display device for a large-screen TV that is 40 inches or more and close to 100 inches by using the pixel structure as shown in FIG. 2, it is not preferable to apply the pixel structure as it is. This is because the pixel structure shown in Fig. 2 is a pixel structure suitable for a medium and small horizontal field type liquid crystal display device of 30 inches or less.

예를 들어, 40인치 이상, 100인치에 가까운 대형 패널에서는 게이트 배선 및 데이터 배선 그리고 공통 배선들의 길이가 길어진다. 30인치에 비해서, 60-70인치의 경우에는 이들 배선의 길이가 2-3배 이상 더 길어진다. 얇은 막으로 대면적을 가로지르는 배선은 길이가 길어질수록 점점 증가하여 화상 신호를 제대로 전달할 수 없다.For example, in large panels of 40 inches or more and close to 100 inches, the lengths of the gate wiring, the data wiring, and the common wiring become longer. Compared to 30 inches, the length of these wires is 2-3 times longer for 60-70 inches. Wiring across a large area with a thin film increases as the length increases, so that image signals cannot be properly delivered.

수직 전계 방식에서는 공통 전극을 상부의 칼라 필터 기판에 형성하므로, 기판 전체를 공통 전극으로 형성할 수 있다. 따라서, 수직 전계 방식에서는 화면이 커져도 공통 전극에 인가되는 기준 전압은 항상 안정적일 수 있다. 하지만, 수평 전계 방식에서는 공통 전극이 화소 전극과 동일하게 박막 트랜지스터 기판에 형성되기 때문에 공통 배선도 박막 트랜지스터 배선에 형성되어야 한다. 수평 전계 방식에서 공통 전극은 대면적을 가로지르는 공통 배선에 의해 기준 전압을 공급받는다. 공통 배선에 인가되는 기준 전압이 일정하지 않고, 패널에 걸쳐 차이가 발생하는 경우에는 화상을 정상적으로 표시할 수 없다. 따라서, 대화면 액정 표시장치에 적용할 수 있는 박막 트랜지스터 기판의 구조는 중, 소형 표시장치와는 다른 구조를 가져야 한다.In the vertical electric field system, since the common electrode is formed on the upper color filter substrate, the entire substrate can be formed as the common electrode. Therefore, in the vertical electric field method, the reference voltage applied to the common electrode may always be stable even if the screen is enlarged. However, in the horizontal electric field method, since the common electrode is formed on the thin film transistor substrate in the same manner as the pixel electrode, the common wiring must also be formed on the thin film transistor wiring. In the horizontal electric field method, the common electrode is supplied with a reference voltage by common wiring across a large area. If the reference voltage applied to the common wiring is not constant and a difference occurs over the panel, the image cannot be displayed normally. Therefore, the structure of the thin film transistor substrate applicable to the large screen liquid crystal display device must have a structure different from that of the medium and small sized display devices.

본 발명의 목적은, 상기 문제점들을 극복하기 위해 고안된 것으로, 40인치 이상 대화면 표시장치의 표시 패널 전체 면적에 걸쳐 공통 전압을 안정적으로 공급할 수 있는 수평 전계 방식 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다. 본 발명의 다른 목적은, 대화면 표시장치의 표시 패널 전체 면적에 공통 전압을 일정하게 공급하면서도, 고 개구율을 갖는 수평 전계 방식 표시장치용 박막 트랜지스터 기판을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to overcome the above problems, and to provide a thin film transistor substrate for a horizontal field type display device capable of stably supplying a common voltage across the entire display panel area of a 40-inch or larger display device. . Another object of the present invention is to provide a thin film transistor substrate for a horizontal field type display device having a high aperture ratio while supplying a common voltage to the entire area of the display panel of the large screen display device.

상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 박막 트랜지스터 기판은, 기판 위에서 화소 영역을 정의하며 게이트 절연막을 사이에 두고 서로 직교하는 게이트 배선 및 데이터 배선; 상기 게이트 배선 및 데이터 배선에 연결된 박막 트랜지스터; 상기 게이트 배선과 동일한 평면 상에서 상기 게이트 배선과 평행하게 배열된 공통 배선; 상기 공통 배선에서 분기하여 상기 화소 영역을 둘러싸는 저 저항 세로 배선 및 저 저항 가로 배선; 그리고 상기 게이트 배선, 상기 데이터 배선 및 상기 박막 트랜지스터를 덮는 보호막을 포함한다.In order to achieve the object of the present invention, the thin film transistor substrate according to the present invention includes a gate wiring and a data wiring defining a pixel region on the substrate and orthogonal to each other with a gate insulating film interposed therebetween; A thin film transistor connected to the gate line and the data line; A common wiring arranged in parallel with the gate wiring on the same plane as the gate wiring; A low resistance vertical wire and a low resistance horizontal wire which branch from the common wire to surround the pixel area; And a passivation layer covering the gate line, the data line, and the thin film transistor.

상기 보호막 위에서 상기 공통 배선과 연결되고 상기 화소 영역 내에 배치된 다수 개의 공통 전극; 그리고 상기 보호막 위에서 상기 박막 트랜지스터와 연결되고 상기 화소 영역 내에서 상기 공통 전극과 일정 거리 이격하여 배치된 다수 개의 화소 전극을 더 포함하는 것을 특징으로 한다.A plurality of common electrodes connected to the common line on the passivation layer and disposed in the pixel area; And a plurality of pixel electrodes connected to the thin film transistor on the passivation layer and spaced apart from the common electrode in the pixel area by a predetermined distance.

상기 저 저항 가로 배선을 연결하며, 상기 기판 전체에 걸쳐 가로 방향으로 배열된 저 저항 배선을 더 포함하는 것을 특징으로 한다.And connecting the low resistance horizontal wires, and further comprising low resistance wires arranged in a horizontal direction over the entire substrate.

상기 데이터 배선의 일측에서 상기 데이터 배선과 평행하게 배치되고, 상기 게이트 절연막을 사이에 두고 상기 저 저항 세로 배선과 중첩되며, 상기 게이트 절연막에 형성된 콘택홀을 통해 상기 공통 배선과 연결된 저 저항 배선을 더 포함하는 것을 특징으로 한다.A low resistance wire disposed on one side of the data wire in parallel with the data wire, overlapping the low resistance vertical wire with the gate insulating film interposed therebetween, and connected to the common wire through a contact hole formed in the gate insulating film; It is characterized by including.

상기 저 저항 배선은 상기 저 저항 세로 배선 영역 안에서 중첩되도록 배치된 것을 특징으로 한다.The low resistance wiring is disposed so as to overlap in the low resistance vertical wiring region.

상기 데이터 배선, 상기 저 저항 세로 배선 및 상기 저 저항 배선은 다중 노광에서 발생하는 좌우 정렬 마진에 의해 결정되는 블랙 매트릭스 범위 내에 형성된 것을 특징으로 한다.The data wiring, the low resistance vertical wiring and the low resistance wiring are formed in a black matrix range determined by left and right alignment margins generated in multiple exposures.

상기 데이터 배선과 상기 저 저항 배선은 동일 평면 상에서 최소 이격 거리인 12㎛ 이상 떨어져 배치된 것을 특징으로 한다.The data line and the low resistance line may be disposed apart from each other by at least 12 μm, which is a minimum separation distance on the same plane.

본 발명에 의한 박막 트랜지스터 기판은, 게이트 전극층에 추가로 형성된 저 저항용 공통 배선을 더 구비함으로써, 40인치 이상 대화면 표시장치에서도 기준 전압을 대면적에 걸쳐 안정적으로 공급할 수 있다. 또한, 저 저항용 공통 배선을 상대적으로 길이가 짧은 세로 방향으로 배열함으로써, 고 개구율을 갖는 대화면용 수평 전계 방식의 박막 트랜지스터 기판을 만들 수 있다. 본 발명에 의하면, 40인치 이상 100인치 정도의 대형 화면용 표시장치에서도 고 개구율, 광 시야각 및 고속 구동이 가능한 수평 전계 방식의 액정 표시장치를 제공할 수 있다.The thin film transistor substrate according to the present invention further includes a low resistance common wiring formed in the gate electrode layer, so that the reference voltage can be stably supplied over a large area even in a large display device of 40 inches or more. Further, by arranging the low resistance common wiring in a relatively short longitudinal direction, it is possible to make a thin film transistor substrate of a large-scale horizontal electric field system having a high aperture ratio. According to the present invention, it is possible to provide a horizontal electric field type liquid crystal display device capable of high aperture ratio, wide viewing angle, and high speed driving even in a large screen display device of 40 inches or more and about 100 inches.

도 1은 종래 기술에 의한 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 2는 도 1에서 절취선 I-I'으로 자른 수평 전계 액정표시패널용 박막 트랜지스터 기판의 구조를 나타내는 단면도.
도 3은 본 발명의 제1 실시 예에 의한 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 4는 도 3에서 절취선 II-II'로 자른 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 어레이 기판을 나타내는 단면도.
도 5는 본 발명의 제2 실시 예에 의한 고 개구율을 갖는 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 어레이 기판을 나타내는 평면도.
도 6은 도 5에서 절취선 III-III'로 자른 고 개구율을 갖는 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 어레이 기판을 나타내는 단면도.1 is a plan view showing a thin film transistor array substrate of a horizontal field liquid crystal display panel according to the prior art.
FIG. 2 is a cross-sectional view illustrating a structure of a thin film transistor substrate for a horizontal field liquid crystal display panel taken along the line II ′ in FIG. 1.
3 is a plan view illustrating a thin film transistor array substrate for a large screen horizontal field liquid crystal display panel according to a first exemplary embodiment of the present invention.
FIG. 4 is a cross-sectional view illustrating a thin film transistor array substrate for a large-screen horizontal field liquid crystal display panel taken along the line II-II ′ in FIG. 3.
FIG. 5 is a plan view illustrating a thin film transistor array substrate for a large screen horizontal field liquid crystal display panel having a high aperture ratio according to a second embodiment of the present invention; FIG.
FIG. 6 is a cross-sectional view illustrating a thin film transistor array substrate for a large screen horizontal field liquid crystal display panel having a high aperture ratio, taken along the line III-III ′ in FIG. 5.

이하, 첨부한 도면들을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like numbers refer to like elements throughout. In the following description, when it is determined that the detailed description of the known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted.

이하, 도 3 및 4를 참조하여, 본 발명의 제1 실시 예에 의한 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 기판에 대하여 설명한다. 도 3은 본 발명의 제1 실시 예에 의한 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 4는 도 3에서 절취선 II-II'로 자른 대화면 수평 전계 액정 표시패널의 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.3 and 4, a thin film transistor substrate for a large screen horizontal field liquid crystal display panel according to a first embodiment of the present invention will be described. 3 is a plan view illustrating a thin film transistor array substrate for a large screen horizontal field liquid crystal display panel according to a first exemplary embodiment of the present invention. FIG. 4 is a cross-sectional view illustrating a thin film transistor array substrate of a large-scale horizontal field liquid crystal display panel taken along the line II-II ′ in FIG. 3.

본 발명에 의한 박막 트랜지스터 기판은, 수평 전계형으로 대면적에 적용하는 것이다. 따라서, 기본적인 구성은 종래 기술에 의한 박막 트랜지스터 기판과 거의 동일하다. 차이가 있다면, 공통 배선(CL) 및 가로 공통 전극(COMh)과 한 몸체로 이루어진 저 저항 공통 배선을 더 포함한다. 따라서, 박막 트랜지스터(T) 및 화소 전극(PXL) 부분에 대한 도면은 도 2를 참조한다.The thin film transistor substrate according to the present invention is applied to a large area in a horizontal electric field type. Therefore, the basic configuration is almost the same as that of the thin film transistor substrate according to the prior art. If there is a difference, the semiconductor device may further include a low resistance common wiring including a common wiring CL and a horizontal common electrode COMh and a body. Therefore, the drawings of the thin film transistor T and the pixel electrode PXL refer to FIG. 2.

본 발명의 제1 실시 예에 의한 대면적 수평 전계 액정표시 패널용 박막 트랜지스터 어레이 기판은, 하부 기판(SUB) 상에 교차하도록 형성된 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)와, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극(PXL) 및 공통 전극(COM)과, 그리고 공통 전극(COM)과 접속되며 게이트 배선(GL)과 나란하게 진행하는 공통 배선(CL)을 구비한다.The thin film transistor array substrate for a large area horizontal field liquid crystal display panel according to the first embodiment of the present invention includes a gate wiring GL and a data wiring DL formed so as to intersect on the lower substrate SUB, and each intersection thereof. The formed thin film transistor T, the pixel electrode PXL and the common electrode COM formed to form a horizontal electric field in the pixel region provided in an intersecting structure, and are connected to the common electrode COM and are parallel to the gate wiring GL. The common wiring CL which proceeds easily is provided.

게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)을 통해 화소전극(PXL)에 화소 신호를 공급한다. 게이트 배선(GL)과 데이터 배선(DL)은 교차구조로 형성되어 화소 영역을 정의한다. 공통 배선(CL)은 화소 영역 내의 일측변에 게이트 배선(GL)과 나란하게 형성되며 액정 구동을 위한 기준전압을 공통 전극(COM)에 공급한다.The gate line GL supplies a gate signal to the gate electrode G of the thin film transistor T. The data line DL supplies a pixel signal to the pixel electrode PXL through the drain electrode D of the thin film transistor T. The gate line GL and the data line DL are formed in a cross structure to define a pixel area. The common line CL is formed parallel to the gate line GL at one side of the pixel area and supplies a reference voltage for driving the liquid crystal to the common electrode COM.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전, 유지되도록 한다. 이를 위하여, 박막 트랜지스터(T)는 게이트 배선(GL)에 접속된 게이트 전극(G)과, 데이터 배선(DL)에 접속된 소스 전극(S)과, 화소 전극(PXL)에 접속된 드레인 전극(D)을 구비한다. 또한, 박막 트랜지스터(T)는 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 활성 채널층(A)과, 소스 전극(S) 및 드레인 전극(D)과 오믹 접촉을 위한 오믹 접촉층(도시하지 않음)을 더 포함한다.The thin film transistor T allows the pixel signal of the data line DL to be charged and held in the pixel electrode PXL in response to the gate signal of the gate line GL. For this purpose, the thin film transistor T may include a gate electrode G connected to the gate line GL, a source electrode S connected to the data line DL, and a drain electrode connected to the pixel electrode PXL. D). In addition, the thin film transistor T may have an active channel layer A which forms a channel between the source electrode S and the drain electrode D, and an ohmic contact between the source electrode S and the drain electrode D for ohmic contact. It further comprises a contact layer (not shown).

화소 전극(PXL)은 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 드레인 콘택홀(DH)을 통해 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)은 드레인 전극(D)과 접속되고 인접한 게이트 라인(GL)과 나란하게 형성된 수평 화소 전극(PXLh)과, 이 수평 화소 전극(PXLh)에서 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 화소 전극(PXLv)을 구비한다.The pixel electrode PXL is formed in the pixel region by being connected to the drain electrode D of the thin film transistor T through the drain contact hole DH passing through the passivation film PAS and the planarization film PAC. In particular, the pixel electrode PXL is connected to the drain electrode D and is formed in parallel with the adjacent gate line GL, and the horizontal pixel electrode PXLh is formed in the vertical direction in the pixel region at the horizontal pixel electrode PXLh. A plurality of vertical pixel electrodes PXLv is provided.

공통 전극(COM)은 게이트 절연막(GI), 보호막(PAS) 및 평탄화 막(PAC)을 관통하는 공통 컨택홀(CH)을 통해 공통 배선(CL)과 접속된다. 게이트 배선(GL)과 평행하게 진행하는 일부분은 좀 더 넓은 폭을 가지며 수평 공통 전극(COMh)을 형성한다. 그리고 수평 공통 전극(COMh)에서 되어 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극(COMv)을 형성한다. 특히, 수직 공통 전극(COMv)은 화소 영역 내에서 수직 화소 전극(PXLv)과 나란하게 배치된다.The common electrode COM is connected to the common wiring CL through the common contact hole CH passing through the gate insulating film GI, the passivation film PAS, and the planarization film PAC. A portion running in parallel with the gate line GL has a wider width and forms a horizontal common electrode COMh. The plurality of vertical common electrodes COMv may be formed in the horizontal common electrode COMh in the vertical direction in the pixel area. In particular, the vertical common electrode COMv is disposed in parallel with the vertical pixel electrode PXLv in the pixel area.

이에 따라, 박막 트랜지스터(T)를 통해 화소 신호가 공급된 수직 화소 전극(PXLv)과 공통 배선(CL)을 통해 기준 전압이 공급된 수직 공통 전극(COMv) 사이에 수평 전계가 형성된다. 이러한 수평 전계에 의해 박막 트랜지스터 어레이 기판과 칼라 필터 어레이 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 화상을 구현한다.Accordingly, a horizontal electric field is formed between the vertical pixel electrode PXLv supplied with the pixel signal through the thin film transistor T and the vertical common electrode COMv supplied with the reference voltage through the common line CL. The horizontal electric field causes liquid crystal molecules arranged in a horizontal direction between the thin film transistor array substrate and the color filter array substrate to rotate by dielectric anisotropy. According to the degree of rotation of the liquid crystal molecules, the light transmittance passing through the pixel region is changed to implement an image.

특히, 본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판은, 저 저항 공통 배선(GC)을 더 포함한다. 저 저항 공통 배선(GC)은 기판(SUB) 위에서 가로 방향으로 진행하며, 공통 배선(CL)과 대향하며 화소 영역의 반대 측변에 배치되는 것이 바람직하다. 즉, 화소 영역의 하변에는 공통 배선(CL)이 가로로 진행하고, 화소 영역의 상변에는 저 저항 공통 배선(GC)이 가로로 진행하는 것이 바람직하다.In particular, the thin film transistor substrate according to the first embodiment of the present invention further includes a low resistance common wiring GC. The low resistance common wiring GC runs in the horizontal direction on the substrate SUB, and is disposed opposite to the common wiring CL and disposed on an opposite side of the pixel region. That is, it is preferable that the common wiring CL goes horizontally on the lower side of the pixel region, and the low resistance common wiring GC runs horizontally on the upper side of the pixel region.

가로 방향으로 진행하는 저 저항 공통 배선(GC)은 저 저항 가로 배선(GCh)과 저 저항 세로 배선(GCv)을 포함한다. 저 저항 가로 배선(GCh)은 가로 공통 전극(COMh)과 거의 비슷한 너비를 갖는 것이 바람직하다. 저 저항 세로 배선(GCv)은 데이터 배선(DL) 측변에 배치되어, 공통 배선(CL), 특히 가로 공통 전극(COMh)과 연결되는 것이 바람직하다. 따라서, 저 저항 공통 배선(GC)은 공통 배선(CL), 가로 공통 전극(COMh) 그리고 게이트 배선(GL)과 동일한 평면상에서 동일한 물질로 형성하는 것이 바람직하다.The low resistance common wiring GC running in the horizontal direction includes a low resistance horizontal wiring GCh and a low resistance vertical wiring GCv. The low resistance horizontal wiring GCh preferably has a width substantially similar to that of the horizontal common electrode COMh. The low resistance vertical wiring GCv is disposed on the side of the data wiring DL, and is preferably connected to the common wiring CL, particularly the horizontal common electrode COMh. Therefore, the low resistance common wiring GC is preferably formed of the same material on the same plane as the common wiring CL, the horizontal common electrode COMh, and the gate wiring GL.

도 4는 저 저항 세로 배선(GCv)이 배치되는 데이터 배선(DL)이 형성된 부분의 구조를 나타내는 단면도이다. 도 4를 참조하면, 데이터 배선(DL)을 중심으로 양 측변 각각 좌측 및 우측 화소들의 저 저항 세로 배선들(GCv)이 배치된다. 저 저항 세로 배선(GCv)은 게이트 배선(GL)과 동일한 측면에 형성되므로, 저 저항 세로 배선들(GCv)은 게이트 절연막(GI)으로 덮여있다. 게이트 절연막(GL) 위에는 데이터 배선(DL)이 형성된다.4 is a cross-sectional view showing the structure of a portion where the data wiring DL on which the low resistance vertical wiring GCv is disposed is formed. Referring to FIG. 4, low resistance vertical lines GCv of left and right pixels are disposed on both sides of the data line DL. Since the low resistance vertical lines GCv are formed on the same side as the gate lines GL, the low resistance vertical lines GCv are covered with the gate insulating film GI. The data line DL is formed on the gate insulating layer GL.

데이터 배선(DL) 위에는 보호막(PAS) 및 평탄화 막(PAC)이 적층된다. 그리고 평탄화 막(PAC) 위에는 수직 공통 전극(COMv)과 수직 화소 전극(PXLv)이 교대로 배치된다. 특히, 수직 공통 전극(COMv)이 데이터 배선(DL)과 인접하여 배치된다. 또한, 수직 공통 전극(COMv)은 저 저항 세로 배선(GCv)과 일부 중첩하여 배치된다.The passivation film PAS and the planarization film PAC are stacked on the data line DL. The vertical common electrode COMv and the vertical pixel electrode PXLv are alternately disposed on the planarization film PAC. In particular, the vertical common electrode COMv is disposed adjacent to the data line DL. In addition, the vertical common electrode COMv is disposed to partially overlap the low resistance vertical wiring GCv.

본 발명의 제1 실시 예에서는 공통 배선(CL)의 저항을 줄이기 위한 저 저항 세로 배선(GCv) 및 저 저항 가로 배선(GVh)을 더 포함한다. 특히, 저 저항 세로 배선(GCv) 및 저 저항 가로 배선(GVh)은 게이트 금속으로 형성하기 때문에 불투명성이다. 따라서, 저 저항 배선(GC)으로 인해 개구율이 감소될 수밖에 없다.The first embodiment of the present invention further includes a low resistance vertical wiring GCv and a low resistance horizontal wiring GVh for reducing the resistance of the common wiring CL. In particular, the low resistance vertical wiring GCv and the low resistance horizontal wiring GVh are opaque because they are made of a gate metal. Therefore, the opening ratio is inevitably reduced due to the low resistance wiring GC.

본 발명의 제1 실시 예에서는 개구율 감소를 최소화하기 위해, 저 저항 세로 배선(GCv)을 데이터 배선(DL)을 덮는 블랙 매트릭스(BM)의 범위 내에 배치하는 것을 특징으로 한다. 예를 들어, 종래 기술을 바탕으로 하여, 85인치 대화면 표시장치용 수평 전계형 액정 표시장치의 경우 블랙 매트릭스(BM)가 약 50㎛이라고 할 때, 블랙 매트릭스(BM)의 범위 내에 데이터 배선(DL) 및 저 저항 세로 배선(GCv)가 모두 포함되어야 바람직하다.In the first embodiment of the present invention, in order to minimize the decrease in the aperture ratio, the low resistance vertical wiring GCv is disposed within the range of the black matrix BM covering the data wiring DL. For example, based on the prior art, in the case of a horizontal field type liquid crystal display device for an 85-inch large screen display device, when the black matrix BM is about 50 μm, the data wiring DL is within the range of the black matrix BM. And low resistance vertical interconnection (GCv) are preferably included.

좀 더 구체적으로 설명하면, 85인치 3840 x 2160의 초고 해상도를 갖는 액정 표시장치에서 데이터 배선(DL)의 폭은 약 9㎛로 설계한다. 그리고 합착 마진 등을 고려하여, 블랙 매트릭스(BM)의 폭은 최소 50㎛로 설계한다. 이 경우, 저 저항 세로 배선(GCv)은 폭 10㎛를 갖고, 데이터 배선(DL)의 끝단에서 약 3.5㎛ 떨어져 배치된다. 평탄화 막(PAC) 위에 배치되는 수직 공통 전극(COMv)은 저 저항 세로 배선(GCv)과 약 6㎛ 정도 중첩된다. 그 결과, 데이터 배선(DL)과 그 양 옆에 배치되는 저 저항 세로 배선들(GCv)이 모두 블랙 매트릭스(BM)의 폭 안에 배치된다.More specifically, the width of the data line DL is designed to be about 9 μm in a liquid crystal display having an ultra-high resolution of 85 inches by 3840 × 2160. In consideration of the bonding margin, the width of the black matrix BM is designed to be at least 50 μm. In this case, the low resistance vertical wiring GCv has a width of 10 탆 and is disposed about 3.5 탆 away from the end of the data wiring DL. The vertical common electrode COMv disposed on the planarization film PAC overlaps the low resistance vertical interconnection GCv by about 6 μm. As a result, both the data wiring DL and the low resistance vertical wirings GCv arranged next to each other are arranged within the width of the black matrix BM.

또한, 84인치 대형 박막 트랜지스터 기판을 제조할 때, 1회의 포토리소그래피에서 한 번의 노광으로 제작할 수 없다. 보통, 3-4회의 노광 과정을 수행하여 1회의 포토리소그래피 공정을 수행한다. 이와 같이 노광을 중복하여 수행할 때, 정렬 오차를 고려한 마진(margin)(VAC 마진이라고 함)으로 데이터 배선(DL)을 중심으로 좌우로 17㎛를 확보하여야 한다. 도 4를 참조하면, 한쪽 저 저항 세로 배선(GCv)가 차지하는 면적이 10㎛이고, 블랙 매트릭스(BM)가 7㎛ 더 돌출되어 있으므로, 17㎛의 VAC 마진을 충분히 확보할 수 있다.
In addition, when manufacturing an 84-inch large thin film transistor substrate, it cannot be manufactured in one exposure in one photolithography. Usually, three to four exposures are performed to perform one photolithography process. As described above, when overlapping exposures, 17 μm is secured to the left and right around the data line DL with a margin (called a VAC margin) in consideration of alignment error. Referring to FIG. 4, since the area occupied by one low resistance vertical wiring GCv is 10 μm and the black matrix BM is further protruded by 7 μm, a VAC margin of 17 μm can be sufficiently secured.

본 발명의 제1 실시 예에서는, 대면적 수평 전계형 액정 표시장치에서 공통 배선의 저항을 줄이기 위한 저 저항 공통 배선을 더 구비한다. 또한, 공통 배선과 연결하기 위한 저 저항 세로 배선을 블랙 매트릭스 범위 내에서 데이터 배선과 인접하여 배치함으로써, 개구율 감소율을 줄일 수 있다. 하지만, 85인치 대형 액정 표시장치에서 공통 배선의 저항을 중, 소형 액정 표시장치의 수준으로 줄이기 위해서는, 저 저항 가로 배선(GCh)은 적어도 26㎛의 폭으로 설계하는 것이 바람직하다.In the first embodiment of the present invention, a low resistance common wiring is further provided to reduce the resistance of the common wiring in a large area horizontal field type liquid crystal display. In addition, by arranging the low resistance vertical wiring for connecting with the common wiring adjacent to the data wiring within the black matrix range, the aperture ratio reduction rate can be reduced. However, in order to reduce the resistance of the common wiring to the level of the medium and small liquid crystal display in the 85-inch large liquid crystal display, the low resistance horizontal wiring GCh is preferably designed to have a width of at least 26 μm.

제1 실시 예에서는 공통 배선의 저항을 줄이고, 개구율 저하를 줄이고자 했지만, 넓은 폭을 갖는 저 저항 가로 배선으로 인해 개구율이 많이 감소되는 결과를 가질 수밖에 없다. 이하, 제2 실시 예에서는, 도 5 및 6을 참조하여, 저 저항 가로 배선을 삭제하여 개구율 감소를 최소화한 대화면 수평 전계형 액정 표시장치용 박막 트랜지스터를 제안한다.
In the first embodiment, although the resistance of the common wiring is reduced and the opening ratio is reduced, the opening ratio is inevitably reduced due to the low resistance horizontal wiring having a wide width. Hereinafter, in the second embodiment, referring to FIGS. 5 and 6, a thin film transistor for a large-screen horizontal field type liquid crystal display device having a low resistance horizontal wiring removed to minimize aperture ratio reduction is proposed.

도 5는 본 발명의 제2 실시 예에 의한 고 개구율을 갖는 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 어레이 기판을 나타내는 평면도이다. 도 6은 도 5에서 절취선 III-III'로 자른 고 개구율을 갖는 대화면 수평 전계 액정 표시패널용 박막 트랜지스터 어레이 기판을 나타내는 단면도이다.FIG. 5 is a plan view illustrating a thin film transistor array substrate for a large screen horizontal field liquid crystal display panel having a high aperture ratio according to a second exemplary embodiment of the present invention. FIG. 6 is a cross-sectional view illustrating a thin film transistor array substrate for a large-screen horizontal field liquid crystal display panel having a high aperture ratio, taken by cutting line III-III ′ in FIG. 5.

기본적인 구성은 본 발명의 제1 실시 예와 동일하므로 중복 설명은 생략한다. 제1 실시 예와 비교하여, 본 발명의 제2 실시 예의 특징은, 저 저항 공통 배선(GC)은 각 화소에 배정된 데이터 배선(DL)의 일측 변에 평행하게 배치되는 것을 특징으로 한다. 이하, 제2 실시 예의 주요 특징을 중심으로 설명한다.Since the basic configuration is the same as in the first embodiment of the present invention, redundant description is omitted. Compared to the first embodiment, the second embodiment of the present invention is characterized in that the low resistance common wiring GC is disposed in parallel to one side of the data wiring DL assigned to each pixel. Hereinafter, the main features of the second embodiment will be described.

본 발명의 제2 실시 예에서는 매트릭스 방식으로 배열된 화소 영역에서 매 화소 열마다 하나씩 할당되어 데이터 배선과 나란하게 기판의 세로 방향으로 배열된 저 저항 공통 배선(GC)을 포함한다. 제2 실시 예에 의한 저 저항 공통 배선(GC)은 데이터 배선(DL)과 동일한 물질로 동일한 층에서 형성하는 것을 특징으로 한다. 그리고 각 화소 영역에서 가로 방향으로 진행하는 공통 배선(CL)과 연결되어야 한다. 도면으로 도시하지 않았지만, 저 저항 공통 배선(GC)은 표시 패널의 상단 혹은 하단을 가로지르는 전체 공통 배선과 연결되는 것이 바람직하다.In the second embodiment of the present invention, the pixel regions arranged in a matrix manner include one low resistance common wiring GC arranged one by one for every pixel column and arranged in the longitudinal direction of the substrate in parallel with the data wiring. The low resistance common wiring GC according to the second embodiment is formed of the same material as the data wiring DL and formed on the same layer. In addition, each pixel area should be connected to the common line CL running in the horizontal direction. Although not illustrated in the drawings, the low resistance common wiring GC is preferably connected to the entire common wiring across the top or bottom of the display panel.

그리고 제2 실시 예에서도 각 화소 단위로 저항을 낮추기 위해 공통 배선(CL)에서 분기한 저 저항 세로 배선(GCv)과 화소의 상단(공통 배선(CL)과 대향하는 위치)에 배치된 저 저항 가로 배선(GCh)를 더 포함하는 것이 바람직하다. 제1 실시 예에서는, 저 저항 가로 배선(GCh)이 기판(SUB) 전체에 걸쳐서 저항을 낮추는 주요 기능을 하기 때문에 상당히 넓은 폭을 갖도록 설계하였다. 제2 실시 예에서는, 상대적으로 길이가 짧은 세로 방향으로 배열된 저 저항 배선(GC)을 구비한다. 따라서, 제2 실시 예에 의한 저 저항 배선(GC)의 폭은 5㎛ 정도의 폭으로 충분한 결과를 얻을 수 있다.Also in the second embodiment, the low resistance vertical interconnection GCv branched from the common interconnection CL and the low resistance width disposed at the upper end of the pixel (a position opposite to the common interconnection CL) to lower the resistance in each pixel unit. It is preferable to further include the wiring GCh. In the first embodiment, the low resistance horizontal wiring GCh is designed to have a considerably wide width because it serves as a main function of lowering the resistance over the entire substrate SUB. In the second embodiment, the low resistance wiring GC is arranged in a relatively short length. Therefore, the width of the low resistance wiring GC according to the second embodiment can be obtained with a sufficient width of about 5 μm.

또한, 제1 실시 예와 동일하게, 저 저항 가로 배선(GCh)이 화소의 상단에 배치되지만, 기판(SUB) 전체에 걸쳐 저항을 낮추는 기능을 하지 않기 때문에, 저 저항 가로 배선(GCh)의 폭은 넓지 않아도 된다. 예를 들어, 저 저항 가로 배선(GCh)의 폭은 수평 공통 전극(COMh), 혹은 저 저항 배선(GC)과 동일한 폭으로 형성할 수 있다. 그리고 수평 공통 전극(COMh)과 거의 중첩하도록 배치할 수 있다. 그 결과, 제1 실시 예와 달리, 화소 영역의 상단에서 개구율을 감소하는 요인을 상당히 감소할 수 있다. 제1 실시 예에서는 적어도 26㎛의 저 저항 가로 배선(GCh)이 차지하고 있지만, 제2 실시 예에서는 5㎛ 이하만을 차지하도록 형성할 수 있다.In addition, similarly to the first embodiment, the low resistance horizontal wiring GCh is disposed on the upper end of the pixel, but because it does not function to lower the resistance across the entire substrate SUB, the width of the low resistance horizontal wiring GCh is wide. Does not have to be wide. For example, the width of the low resistance horizontal wiring GCh may be formed to have the same width as the horizontal common electrode COMh or the low resistance wiring GC. And it may be disposed to almost overlap the horizontal common electrode (COMh). As a result, unlike the first embodiment, the factor of decreasing the aperture ratio at the top of the pixel region can be significantly reduced. In the first embodiment, the low resistance horizontal wiring (GCh) of at least 26 μm is occupied, but in the second embodiment, it can be formed so as to occupy only 5 μm or less.

도 6을 참조하여 구체적인 저 저항 배선(GC)의 구조를 설명한다. 데이터 배선(DL)을 중심으로 양 측변 각각 좌측 및 우측 화소들의 저 저항 세로 배선들(GCv)이 배치된다. 저 저항 세로 배선(GCv)은 게이트 배선(GL)과 동일한 측면에 형성되므로, 저 저항 세로 배선들(GCv)은 게이트 절연막(GI)으로 덮여있다. 게이트 절연막(GL) 위에는 데이터 배선(DL)이 형성된다.A detailed structure of the low resistance wiring GC will be described with reference to FIG. 6. The low resistance vertical lines GCv of the left and right pixels are disposed on both sides of the data line DL, respectively. Since the low resistance vertical lines GCv are formed on the same side as the gate lines GL, the low resistance vertical lines GCv are covered with the gate insulating film GI. The data line DL is formed on the gate insulating layer GL.

데이터 배선(DL)의 일측에는 일정 거리 이격하여 평행하게 배치된 저 저항 배선(GC)이 형성된다. 저 저항 배선(GC)은 게이트 절연막(GI)을 관통하여 공통 배선(CL), 특히 수평 공통 전극(COMh)의 일부를 노출하는 저 저항 콘택홀(GH)을 통해 공통 배선(CL)과 연결되는 것이 바람직하다.On one side of the data line DL, a low resistance line GC is disposed in parallel with a predetermined distance. The low resistance wire GC is connected to the common wire CL through a low resistance contact hole GH that penetrates the gate insulating layer GI and exposes a part of the common wire CL, particularly the horizontal common electrode COMh. It is preferable.

데이터 배선(DL) 및 저 저항 배선(GC) 위에는 보호막(PAS) 및 평탄화 막(PAC)이 적층된다. 그리고 평탄화 막(PAC) 위에는 수직 공통 전극(COMv)과 수직 화소 전극(PXLv)이 교대로 배치된다. 특히, 수직 공통 전극(COMv)이 데이터 배선(DL)과 인접하여 배치된다. 또한, 수직 공통 전극(COMv)은 저 저항 세로 배선(GCv)과 일부 중첩하여 배치된다. 단, 수직 공통 전극(COMv)은 저 저항 배선(GC)과는 중첩하지 않도록 배치하는 것이 바람직하다.The passivation film PAS and the planarization film PAC are stacked on the data line DL and the low resistance line GC. The vertical common electrode COMv and the vertical pixel electrode PXLv are alternately disposed on the planarization film PAC. In particular, the vertical common electrode COMv is disposed adjacent to the data line DL. In addition, the vertical common electrode COMv is disposed to partially overlap the low resistance vertical wiring GCv. However, the vertical common electrode COMv is preferably disposed so as not to overlap the low resistance wiring GC.

좀 더 구체적으로 설명하면, 85인치 3840 x 2160의 초고 해상도를 갖는 액정 표시장치에서 데이터 배선(DL)의 폭은 약 9㎛로 설계한다. 그리고 합착 마진 등을 고려하여, 블랙 매트릭스(BM)의 폭은 최소 50㎛로 설계한다. 이 경우, 저 저항 세로 배선(GCv)은 폭 17㎛를 갖고, 데이터 배선(DL)의 끝단에서 약 3.5㎛ 떨어져 배치된다. 평탄화 막(PAC) 위에 배치되는 수직 공통 전극(COMv)은 저 저항 세로 배선(GCv)과 약 3㎛ 정도 중첩된다. 그 결과, 데이터 배선(DL)과 그 양 옆에 배치되는 저 저항 세로 배선들(GCv)이 모두 블랙 매트릭스(BM)의 폭 안에 배치된다.More specifically, the width of the data line DL is designed to be about 9 μm in a liquid crystal display having an ultra-high resolution of 85 inches by 3840 × 2160. In consideration of the bonding margin, the width of the black matrix BM is designed to be at least 50 μm. In this case, the low resistance vertical wiring GCv has a width of 17 µm and is disposed about 3.5 µm apart from the end of the data wiring DL. The vertical common electrode COMv disposed on the planarization film PAC overlaps the low resistance vertical interconnection GCv by about 3 μm. As a result, both the data wiring DL and the low resistance vertical wirings GCv arranged next to each other are arranged within the width of the black matrix BM.

또한, 84인치 대형 박막 트랜지스터 기판을 제조할 때, 1회의 포토리소그래피에서 한 번의 노광으로 제작할 수 없다. 보통, 3-4회의 노광 과정을 수행하여 1회의 포토리소그래피 공정을 수행한다. 이와 같이 노광을 중복하여 수행할 때, 정렬 오차를 고려한 마진(margin)(VAC 마진이라고 함)으로 데이터 배선(DL)을 중심으로 좌우로 17㎛를 확보하여야 한다. 도 6을 참조하면, 한쪽 저 저항 세로 배선(GCv)이 차지하는 폭이 17㎛이므로 VAC 마진을 만족할 수 있다.In addition, when manufacturing an 84-inch large thin film transistor substrate, it cannot be manufactured in one exposure in one photolithography. Usually, three to four exposures are performed to perform one photolithography process. As described above, when overlapping exposures, 17 μm is secured to the left and right around the data line DL with a margin (called a VAC margin) in consideration of alignment error. Referring to FIG. 6, since the width occupied by one low resistance vertical wiring GCv is 17 μm, the VAC margin may be satisfied.

제2 실시 예의 특징인 저 저항 배선(GC)은 5㎛의 폭을 갖고, 데이터 배선(DL)의 일측에서 12.5㎛ 이격하여 배치된다. 즉, 동일한 물질로 동일한 층에 형성되는 동일 요소의 최소 이격 거리 조건인 12㎛를 만족한다.
The low resistance wiring GC, which is a feature of the second embodiment, has a width of 5 μm and is disposed 12.5 μm apart from one side of the data wire DL. That is, it satisfies 12 μm, which is the minimum distance distance condition of the same element formed in the same layer with the same material.

이와 같이, 본 발명에서는 대화면 표시장치에 적용할 수평 전계형 액정 표시패널을 제조함에 있어서, 공통 배선의 저항을 낮추기 위한 저 저항 배선을 포함한다. 특히, 저 저항 배선으로 인한 개구율 감소율을 최소한으로 줄이기 위한 구조를 제공한다.As described above, the present invention includes a low resistance wire for lowering the resistance of the common wire in manufacturing a horizontal field type liquid crystal display panel to be applied to a large screen display device. In particular, the present invention provides a structure for minimizing the reduction rate of aperture ratio due to low resistance wiring.

본 발명에서는, 공통 배선의 저항을 줄이기 위해 공통 배선에서 분기하여 화소 영역의 테두리를 감싸는 저 저항 세로 배선(GCv)과 저 저항 가로 배선(GCh)을 포함한다. 저 저항 세로 배선(GCv)은 데이터 배선(DL)을 덮는 블랙 매트릭스(BM)의 범위 내에 배치됨으로써, 개구율 저하율을 줄일 수 있다. 또한, 제1 실시 예에서는 저 저항 배선(GC)이 기판(SUB)의 가로 방향으로 진행하면서 저 저항 가로 배선(GCh)들을 연결하는 특징이 있다. 따라서, 제1 실시 예에서는 저 저항 가로 배선(GCh)의 폭이 넓은 폭(대략 26㎛ 정도)을 가지는 것이 바람직하다.In the present invention, the low resistance vertical wiring GCv and the low resistance horizontal wiring GCh are included to branch off the common wiring to reduce the resistance of the common wiring to surround the edge of the pixel region. The low resistance vertical wiring GCv is disposed within the range of the black matrix BM covering the data wiring DL, thereby reducing the aperture ratio reduction rate. In addition, in the first embodiment, the low resistance interconnection GC is connected in the horizontal direction of the substrate SUB to connect the low resistance interconnection lines GCh. Therefore, in the first embodiment, it is preferable that the width of the low resistance horizontal wiring GCh has a wide width (about 26 mu m).

제2 실시 예에서는, 제1 실시 예보다 더 개구율 저하를 방지하기 위해, 저 저항 배선(GC)이 기판에서 상대적으로 거리가 짧은 세로 방향으로 배치된다. 따라서, 저 저항 배선(GC)의 폭이 넓지 않아도 좋다(약 5㎛ 정도). 또한, 저 저항 세로 배선(GCv)은 데이터 배선(DL)을 덮는 블랙 매트릭스(BM)의 범위 내에 배치됨으로써, 개구율 저하율을 최소화한 고 개구율을 구현할 수 있다.
In the second embodiment, the low resistance wiring GC is disposed in the longitudinal direction with a relatively short distance from the substrate in order to prevent the aperture ratio from falling further than in the first embodiment. Therefore, the width of the low resistance wiring GC may not be wide (about 5 m). In addition, the low resistance vertical interconnection GCv may be disposed within a range of the black matrix BM covering the data interconnection DL, thereby realizing a high aperture ratio in which the aperture ratio decrease rate is minimized.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the details described in the detailed description but should be defined by the claims.

GL: 게이트 배선 DL: 데이터 배선
CL: 공통 배선 T: 박막 트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 A: 반도체 채널 층
GI: 게이트 절연막 SUB: 기판
Cst, STG: 보조 용량 PAS: 보호막
PXL: 화소 전극 COM: 공통 전극
PXLh: 수평 화소 전극 PXLv: 수직 화소 전극
COMh: 수평 공통 전극 COMv: 수직 공통 전극
DH: 드레인 콘택홀 CH: 공통 콘택홀
GC: 저 저항 공통 배선 GCh: 저 저항 가로 배선
GCv: 저 저항 세로 배선 BM: 블랙 매트릭스GL: gate wiring DL: data wiring
CL: common wiring T: thin film transistor
G: gate electrode S: source electrode
D: drain electrode A: semiconductor channel layer
GI: gate insulating film SUB: substrate
Cst, STG: Subcapacity PAS: Shield
PXL: pixel electrode COM: common electrode
PXLh: horizontal pixel electrode PXLv: vertical pixel electrode
COMh: horizontal common electrode COMv: vertical common electrode
DH: Drain contact hole CH: Common contact hole
GC: low resistance common wiring GCh: low resistance horizontal wiring
GCv: Low Resistance Vertical Wiring BM: Black Matrix

Claims (12)

기판 위에서 화소 영역을 정의하며 게이트 절연막을 사이에 두고 서로 직교하는 게이트 배선 및 데이터 배선;
상기 게이트 배선 및 데이터 배선에 연결된 박막 트랜지스터;
상기 게이트 배선과 동일한 평면 상에서 상기 게이트 배선과 평행하게 배열된 공통 배선;
상기 공통 배선에서 분기하여 상기 화소 영역을 둘러싸는 저 저항 세로 배선 및 저 저항 가로 배선;
상기 공통 배선, 저 저항 세로 배선, 저 저항 가로 배선 및 게이트 배선 상의 전면에 배치된 게이트 절연막;
상기 게이트 절연막 상에 배치되며, 상기 데이터 배선의 일측에 일정 거리 이격되어 상기 데이터 배선에 평행하게 배치되는 저 저항 배선;
상기 게이트 배선, 상기 데이터 배선, 저 저항 배선 및 상기 박막 트랜지스터를 덮는 보호막; 및
상기 보호막 위에서 드레인 콘택홀을 통해 상기 박막 트랜지스터와 연결되고 상기 화소 영역 내에서 서로 이격하여 배치된 다수 개의 화소 전극을 포함하되,
상기 드레인 콘택홀은 상기 공통 배선과 중첩하여 배치되며,
상기 저 저항 배선은,
상기 데이터 배선과 동일한 물질로 이루어지고, 동일층 상에 위치하며, 상기 게이트 절연막을 사이에 두고 상기 저 저항 세로 배선과 중첩되고, 상기 게이트 절연막을 관통하는 콘택홀을 통해 상기 공통 배선과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
A gate line and a data line defining a pixel area on the substrate and perpendicular to each other with a gate insulating film interposed therebetween;
A thin film transistor connected to the gate line and the data line;
A common wiring arranged in parallel with the gate wiring on the same plane as the gate wiring;
A low resistance vertical wire and a low resistance horizontal wire which branch from the common wire to surround the pixel area;
A gate insulating film disposed over the common wiring, the low resistance vertical wiring, the low resistance horizontal wiring, and the gate wiring;
A low resistance wiring disposed on the gate insulating film and spaced apart from one side of the data wiring in parallel to the data wiring;
A protective film covering the gate wiring, the data wiring, the low resistance wiring and the thin film transistor; And
A plurality of pixel electrodes connected to the thin film transistor through the drain contact hole on the passivation layer and spaced apart from each other in the pixel region,
The drain contact hole is disposed to overlap with the common wiring,
The low resistance wiring,
It is made of the same material as the data line, and located on the same layer, and overlaps the low resistance vertical line with the gate insulating layer therebetween, and is connected to the common line through a contact hole penetrating the gate insulating layer. A thin film transistor substrate characterized by.
제 1 항에 있어서,
상기 보호막 위에서 상기 공통 배선과 연결되고 상기 화소 영역 내에 배치된 다수 개의 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
And a plurality of common electrodes connected to the common wiring on the passivation layer and disposed in the pixel area.
제 1 항에 있어서,
상기 저 저항 가로 배선을 연결하며, 상기 기판 전체에 걸쳐 가로 방향으로 배열된 저 저항 배선을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
And a low resistance wire connected to the low resistance horizontal wires and arranged in a horizontal direction over the entire substrate.
삭제delete 제 1 항에 있어서,
상기 저 저항 배선은 상기 저 저항 세로 배선 영역 안에서 중첩되도록 배치된 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
And the low resistance wiring is disposed to overlap within the low resistance vertical wiring region.
제 1 항에 있어서,
상기 데이터 배선, 상기 저 저항 세로 배선 및 상기 저 저항 배선은 다중 노광에서 발생하는 좌우 정렬 마진에 의해 결정되는 블랙 매트릭스 범위 내에 형성된 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
And the data wiring, the low resistance vertical wiring and the low resistance wiring are formed within a black matrix range determined by left and right alignment margins generated in multiple exposures.
제 1 항에 있어서,
상기 데이터 배선과 상기 저 저항 배선은 동일 평면 상에서 최소 이격 거리인 12㎛ 이상 떨어져 배치된 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
The data line and the low resistance line is a thin film transistor substrate, characterized in that disposed on the same plane at least 12㎛ apart from the minimum distance.
삭제delete 제 1 항에 있어서,
상기 콘택홀은 공통 콘택홀과 저 저항 콘택홀을 포함하며,
상기 공통 콘택홀과 상기 저 저항 콘택홀은 상기 공통 배선과 중첩하며 동일선 상에 위치하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 1,
The contact hole includes a common contact hole and a low resistance contact hole,
And the common contact hole and the low resistance contact hole overlapping the common wire and positioned on the same line.
제 2 항에 있어서,
상기 저 저항 배선은 상기 공통 전극과 비중첩하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 2,
And the low resistance wire is non-overlapping with the common electrode.
제 2 항에 있어서,
상기 공통 전극은 상기 게이트 배선과 평행하게 진행하는 수평 공통 전극과, 상기 수평 공통 전극에서 분기되어 상기 화소 영역 내에서 수직 방향으로 형성된 다수 개의 수직 공통 전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 기판.
The method of claim 2,
The common electrode may include a horizontal common electrode running parallel to the gate wiring, and a plurality of vertical common electrodes branched from the horizontal common electrode and formed in a vertical direction in the pixel area.
제 11 항에 있어서,
상기 저 저항 가로 배선의 폭은 상기 수평 공통 전극의 폭 또는 상기 저 저항 배선의 폭과 동일한 것을 특징으로 하는 박막 트랜지스터 기판.The method of claim 11,
And the width of the low resistance horizontal wiring is equal to the width of the horizontal common electrode or the width of the low resistance wiring.
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