KR102346086B1

KR102346086B1 - Liquid crystal display device having a compensting thin film transistor

Info

Publication number: KR102346086B1
Application number: KR1020150131445A
Authority: KR
Inventors: 이종범; 이주연; 이준동
Original assignee: 엘지디스플레이 주식회사
Priority date: 2015-09-17
Filing date: 2015-09-17
Publication date: 2022-01-03
Also published as: KR20170033935A

Abstract

본 발명은 고 개구율과 화질불량을 개선할 수 있는 액정 표시장치에 관한 것으로, 서로 교차하는 복수의 데이터 라인들 및 게이트 라인들, 제 1 전극들, 적어도 하나의 제 2 전극, 및 반도체 층을 포함한다. 복수의 게이트 라인들 각각은 복수의 데이터 라인들과 교차하도록 배치되며, 지그재그 패턴을 갖는다. 제 1 전극들은 상기 데이터 라인들 사이에 각각 배치된다. 제 2 전극은 상기 제 1 전극들과 전계를 형성하도록 기준전압이 공급받는다. 반도체 층은 상기 데이터 라인에 접속되는 제 1 영역과, 상기 게이트 라인과 2개의 위치에서 중첩되며, 제 1 연결부에 의해 상기 제 1 영역과 연결되며, 상기 게이트 라인과 제 1 위치에서 중첩되는 제 2 영역과, 상기 게이트 라인과 제 2 위치에서 중첩되고, 제 2 연결부에 의해 상기 제 2 영역과 연결되는 제 3 영역과, 상기 제 1 전극에 접속되고, 제 3 연결부에 의해 상기 제 3 영역에 연결되는 제 4 영역을 포함한다.The present invention relates to a liquid crystal display device capable of improving a high aperture ratio and poor image quality, comprising a plurality of data lines and gate lines crossing each other, first electrodes, at least one second electrode, and a semiconductor layer do. Each of the plurality of gate lines is disposed to cross the plurality of data lines and has a zigzag pattern. The first electrodes are respectively disposed between the data lines. The second electrode is supplied with a reference voltage to form an electric field with the first electrodes. The semiconductor layer includes a first region connected to the data line and a second region overlapping the gate line at two positions, connected to the first region by a first connection portion, and overlapping the gate line at a first position. region, a third region overlapping the gate line at a second position and connected to the second region by a second connection portion, connected to the first electrode, and connected to the third region by a third connection portion and a fourth area to be

Description

Liquid crystal display device equipped with a thin film transistor for compensation

본 발명은 보상용 박막 트랜지스터를 구비한 액정 표시장치에 관한 것으로, 특히 화질 및 개구율을 향상시킬 수 있는 화소 구조를 갖는 액정 표시장치에 관한 것이다.The present invention relates to a liquid crystal display having a compensation thin film transistor, and more particularly, to a liquid crystal display having a pixel structure capable of improving image quality and aperture ratio.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기 발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판 표시장치가 개발되어 활용되고 있다.As the information society develops, the demand for a display device for displaying an image is increasing in various forms. Accordingly, it has rapidly developed into a thin, light, and large-area Flat Panel Display Device (FPD) replacing a bulky cathode ray tube (CRT). Flat panel displays include Liquid Crystal Display Device (LCD), Plasma Display Panel (PDP), Organic Light Emitting Display Device (OLED), and Electrophoretic Display Device. : Various flat panel display devices such as ED) have been developed and used.

평판 표시장치를 구성하는 표시패널은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 이러한 액정 표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.A display panel constituting a flat panel display includes a thin film transistor substrate on which thin film transistors allocated in pixel regions arranged in a matrix manner are disposed. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of liquid crystal using an electric field. The liquid crystal display is classified into a vertical electric field type and a horizontal electric field type according to the direction of the electric field driving the liquid crystal.

수직 전계형 액정 표시장치는 상하부 기판들에 대향 배치된 화소전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직 전계형 액정 표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.A vertical electric field type liquid crystal display drives a TN (Twisted Nematic) mode liquid crystal by a vertical electric field formed between a pixel electrode and a common electrode disposed opposite to each other on upper and lower substrates. Such a vertical electric field type liquid crystal display has an advantage of a large aperture ratio, but has a disadvantage in that a viewing angle is as narrow as 90 degrees.

수평 전계형 액정 표시장치는 하부 기판에 평행하게 배치된 화소전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정 표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정 표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상·하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율 저하의 원인이 된다.In the horizontal electric field type liquid crystal display device, a horizontal electric field is formed between a pixel electrode and a common electrode disposed parallel to a lower substrate to drive liquid crystal in an In Plane Switching (IPS) mode. The liquid crystal display of the IPS mode has the advantage of having a wide viewing angle of about 160 degrees, but has disadvantages of low aperture ratio and low transmittance. Specifically, in the IPS mode liquid crystal display device, the gap between the common electrode and the pixel electrode is formed wider than the gap between the upper and lower substrates to form an in-plane field, and the common electrode and the The pixel electrode is formed in a band shape having a constant width. An electric field substantially parallel to the substrate is formed between the pixel electrode and the common electrode in the IPS mode, but no electric field is formed in the liquid crystal on the pixel electrode and the common electrode having a width. That is, the liquid crystal molecules placed on the pixel electrode and the common electrode are not driven and maintain their initial arrangement. The liquid crystal maintaining the initial state does not transmit light, which causes a decrease in aperture ratio and transmittance.

이러한 IPS 모드의 액정 표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정 표시장치가 제안되었다. FFS 타입의 액정 표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소전극을 구비하고, 그 공통전극과 화소전극의 간격을 상하부 기판의 간격보다 좁게 형성하여 공통전극과 화소전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상·하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.In order to improve the disadvantages of the liquid crystal display of the IPS mode, a liquid crystal display of a fringe field switching (FFS) method operated by a fringe field has been proposed. The FFS type liquid crystal display device includes a common electrode and a pixel electrode with an insulating film interposed therebetween in each pixel region, and the gap between the common electrode and the pixel electrode is formed to be narrower than the gap between the upper and lower substrates, and a parabola is formed on the common electrode and the pixel electrode. to form a fringe field of the shape. All liquid crystal molecules interposed between the upper and lower substrates by the fringe field operate, so that the aperture ratio and transmittance are improved.

도 1은 종래의 프린지 필드 방식의 액정 표시장치를 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 도시한 평면도이고, 도 2는 도 1의 I-I' 라인을 따라 취한 단면도이다.1 is a plan view illustrating a thin film transistor (TFT) substrate constituting a conventional fringe field type liquid crystal display device, and FIG. 2 is a cross-sectional view taken along line II′ of FIG. 1 .

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 게이트 라인(GL)과 데이터 라인(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 제 2 패시베이션막(PAS2)을 사이에 두고 형성된 화소전극(Px)과 공통전극(COM)을 구비한다. 화소전극(Px)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.The thin film transistor substrate shown in FIGS. 1 and 2 includes a gate line GL and a data line DL crossing a lower substrate SUB with a gate insulating layer GI interposed therebetween, and a thin film transistor formed at each intersection thereof. T) is provided. A pixel area is defined by the cross structure of the gate line GL and the data line DL. In this pixel area, the pixel electrode Px and the common electrode COM are provided with the second passivation layer PAS2 interposed therebetween to form a fringe field. The pixel electrode Px may have a substantially rectangular shape corresponding to the pixel area, and the common electrode COM may be formed in a plurality of parallel bands.

공통전극(COM)은 게이트 라인과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged in parallel with the gate line. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.

박막 트랜지스터(T)는 게이트 라인(GL)의 게이트 신호에 응답하여 데이터 라인(DL)의 화소 신호가 화소전극(Px)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 라인(GL)에서 연장된 게이트 전극(G), 데이터 라인(DL)에서 연장된 소스 전극(S), 소스 전극(S)과 대향하며 화소전극(Px)에 접속된 드레인 전극(D), 게이트 절연막(GI) 상에 배치되어 게이트 전극(G)과 중첩되며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 채널(A)을 포함한다.The thin film transistor T allows the pixel signal of the data line DL to be charged and maintained in the pixel electrode Px in response to the gate signal of the gate line GL. To this end, the thin film transistor T faces the gate electrode G extending from the gate line GL, the source electrode S extending from the data line DL, and the source electrode S, and includes the pixel electrode Px. a drain electrode D connected to the , a semiconductor channel A disposed on the gate insulating layer GI, overlapping the gate electrode G, and forming a channel between the source electrode S and the drain electrode D do.

반도체 채널(A)을 포함하는 반도체 층(SE)은 반도체 채널(A) 양측에 배치되는 소스영역(SA) 및 드레인 영역(DA)을 포함한다. 반도체 층(SE)은 다결정 실리콘(Poly-Silicon) 물질로 형성된다. 반도체 채널(A)은 게이트 전극(G)과 중첩되도록 형성된다. 반도체 층(SE)의 소스영역(SA)과 드레인 영역(DA)은 플라즈마 처리로 도체화되어 반도체 층(SE)을 커버하는 게이트 절연막(GI)과 게이트 절연막(GI) 상의 게이트 라인(GL) 및 게이트 전극(G)을 커버하는 층간 절연막(INS)을 관통하는 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접속된다. 따라서, 다결정 실리콘으로 이루어지는 반도체 층(SE)은 소스 전극(S)에 접속된 소스 영역(SA), 드레인 전극(D)과 접속된 드레인 영역(DA), 및 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩된 반도체 채널(A)로 구분된다.The semiconductor layer SE including the semiconductor channel A includes a source region SA and a drain region DA disposed on both sides of the semiconductor channel A. The semiconductor layer SE is formed of a poly-silicon material. The semiconductor channel (A) is formed to overlap the gate electrode (G). The source region SA and the drain region DA of the semiconductor layer SE are conductively formed by plasma processing to cover the semiconductor layer SE, the gate insulating film GI, and the gate line GL on the gate insulating film GI; They are respectively connected to the source electrode S and the drain electrode D through the source contact hole SH and the drain contact hole DH passing through the interlayer insulating layer INS covering the gate electrode G. Accordingly, the semiconductor layer SE made of polycrystalline silicon includes a source region SA connected to the source electrode S, a drain region DA connected to the drain electrode D, and a source region SA and a drain region ( DA) is divided into a semiconductor channel A completely overlapping the gate electrode G.

프린지 필드 스위칭 방식은 화소전극(Px)과 공통전극(COM)이 중첩되는 구조를 갖는다. 이 중첩 영역에서 보조 용량이 형성된다. 프린지 필드를 구성하고, 보조 용량을 충분히 확보하기 위해서는 고 용량의 박막 트랜지스터를 필요로 한다. 따라서, 프린지 필드 방식에서는 탑 게이트(Top Gate) 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터를 사용하는 것이 바람직하다.The fringe field switching method has a structure in which the pixel electrode Px and the common electrode COM overlap. An auxiliary capacitance is formed in this overlapping region. A high-capacity thin film transistor is required to form the fringe field and sufficiently secure the storage capacity. Accordingly, in the fringe field method, it is preferable to use a thin film transistor including a polysilicon semiconductor material having a top gate structure.

도 2를 더 참조하여, 탑 게이트 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 구조를 설명한다. 기판(SUB) 상에 소스영역(S), 반도체 채널(A) 및 드레인 영역(D)을 갖는 반도체 층(SE)이 먼저 형성된다. 반도체 층 상에는 게이트 절연막(GI)이 전면 도포된다. 게이트 절연막(GI) 상에는 반도체 층(SE)의 중앙부인 반도체 채널(A)과 중첩되는 게이트 전극(G)이 형성된다.With further reference to FIG. 2 , a structure of a thin film transistor including a polycrystalline silicon semiconductor material having a top gate structure will be described. A semiconductor layer SE having a source region S, a semiconductor channel A, and a drain region D is first formed on the substrate SUB. A gate insulating layer GI is applied over the entire semiconductor layer. A gate electrode G overlapping the semiconductor channel A, which is a central portion of the semiconductor layer SE, is formed on the gate insulating layer GI.

게이트 전극(G) 상에는 기판(SUB) 전체를 덮는 층간 절연막(INS)이 도포된다. 층간 절연막(INS) 및 게이트 절연막(GI)에는 반도체 층(SE)의 소스 영역(SA)과 드레인 영역(DA)을 노출시키는 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성된다. 층간 절연막(INS) 상에는 소스 콘택홀(SH)을 통해 소스 영역(SA)에 접속되는 소스 전극(S) 및 드레인 콘택홀(DH)을 통해 드레인 영역(DA)에 접속되는 드레인 전극(D)이 형성된다.An interlayer insulating layer INS covering the entire substrate SUB is applied on the gate electrode G. A source contact hole SH and a drain contact hole DH exposing the source region SA and the drain region DA of the semiconductor layer SE are formed in the interlayer insulating layer INS and the gate insulating layer GI. A source electrode S connected to the source region SA through a source contact hole SH and a drain electrode D connected to the drain region DA through a drain contact hole DH are formed on the interlayer insulating layer INS. is formed

이와 같이 형성된 탑 게이트 형 박막 트랜지스터(T)가 형성된 기판(SUB) 상 전체 면에는 제 1 패시베이션막(PAS1)이 도포된다. 그리고 제 1 패시베이션막(PAS1)을 관통하여 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)이 형성된다.A first passivation layer PAS1 is coated on the entire surface of the substrate SUB on which the top gate type thin film transistor T is formed. A pixel contact hole PH is formed through the first passivation layer PAS1 to expose a portion of the drain electrode D.

화소전극(Px)은 제 1 패시베이션막(PAS1) 상에 형성된 화소 콘택홀(PH)을 통해 드레인 전극(D)에 접속된다. 한편, 공통전극(COM)은 화소전극(Px)을 덮는 제 2 패시베이션막(PAS2)을 사이에 두고 화소전극(Px)과 중첩되게 형성된다. 화소전극(Px)과 공통전극(COM)에 화소 신호와 공통전압(또는 기준 전압)이 인가되면 이들 사이에 프린지 필드형 전계가 형성된다. 또한, 화소전극(Px)과 공통전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지므로 화소 데이터에 따른 계조를 구현할 수 있다.The pixel electrode Px is connected to the drain electrode D through the pixel contact hole PH formed on the first passivation layer PAS1. Meanwhile, the common electrode COM is formed to overlap the pixel electrode Px with the second passivation layer PAS2 covering the pixel electrode Px interposed therebetween. When a pixel signal and a common voltage (or reference voltage) are applied to the pixel electrode Px and the common electrode COM, a fringe field type electric field is formed between them. In addition, a storage capacitor is formed in a region where the pixel electrode Px and the common electrode COM overlap. Liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy by the fringe field type electric field. Since the transmittance of light passing through the pixel region varies according to the degree of rotation of the liquid crystal molecules, grayscale according to pixel data can be implemented.

다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터는 그 특성상 오프 전류(Off-Current) 특성이 열화되는 문제점이 있다. 따라서, 구동 박막 트랜지스터의 열화된 오프 특성을 보상하기 위해서는 보상용 박막 트랜지스터가 필요하다.A thin film transistor including a polysilicon semiconductor material has a problem in that an off-current characteristic is deteriorated due to its characteristics. Therefore, in order to compensate for the deteriorated off-characteristic of the driving thin film transistor, a compensation thin film transistor is required.

이하, 도 3을 참조하여, 보상용 박막 트랜지스터를 더 구비한 액정 표시장치의 경우를 설명한다. 도 3은 종래 기술에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 3은 보상 박막 트랜지스터를 포함하면서, 300PPI 이하의 저 해상도 액정 표시장치를 구현하기 위한 박막 트랜지스터 기판을 나타내는 도면이다.Hereinafter, a case of a liquid crystal display further including a compensation thin film transistor will be described with reference to FIG. 3 . 3 is a plan view showing a thin film transistor substrate for a liquid crystal display having a compensation thin film transistor according to the prior art. 3 is a diagram illustrating a thin film transistor substrate for realizing a low resolution liquid crystal display of 300 PPI or less while including a compensation thin film transistor.

도 3에 도시된 박막 트랜지스터 기판에서, 하부 기판(SUB) 상에서 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 라인(GL) 및 데이터 라인(DL)에 의해 화소 영역이 정의된다. 화소 영역에는 프린지 필드를 형성하도록 제 2 패시베이션막(PAS2)을 사이에 두고 형성된 화소전극(Px)과 공통전극(COM)이 배치된다. 화소전극(Px)은 화소 영역에 대응하는 형상을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.In the thin film transistor substrate shown in FIG. 3 , a pixel area is defined by a gate line GL and a data line DL crossing the lower substrate SUB with the gate insulating layer GI interposed therebetween. The pixel electrode Px and the common electrode COM formed with the second passivation layer PAS2 interposed therebetween are disposed in the pixel area to form a fringe field. The pixel electrode Px may have a shape corresponding to the pixel area, and the common electrode COM may be formed in a plurality of parallel band shapes.

각 화소 영역에는 구동 박막 트랜지스터(T1)가 하나씩 배치된다. 또한, 구동 박막 트랜지스터(T1)에는 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터(T2)가 배치된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 보상 박막 트랜지스터(T2)의 소스 전극(S2)과 연결된다.One driving thin film transistor T1 is disposed in each pixel area. In addition, a compensation thin film transistor T2 for compensating an off-current characteristic is disposed in the driving thin film transistor T1 . The drain electrode D1 of the driving thin film transistor T1 is connected to the source electrode S2 of the compensation thin film transistor T2 .

이하, 직렬로 연결된 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 포함하는 박막 트랜지스터 기판의 구조에 대해 보다 구체적으로 설명하기로 한다. 기판(SUB) 상에는 가로 방향으로 배열되는 게이트 라인(GL)들과 세로 방향으로 배열되는 데이터 라인(DL)들의 교차 구조에 의해 매트릭스 방식의 화소 영역이 정의된다.Hereinafter, the structure of the thin film transistor substrate including the driving thin film transistor T1 and the compensation thin film transistor T2 connected in series will be described in more detail. On the substrate SUB, a matrix-type pixel area is defined by a cross structure of gate lines GL arranged in a horizontal direction and data lines DL arranged in a vertical direction.

구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 게이트 라인(GL)에서 화소 영역 쪽으로 연장된다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 데이터 라인(DL)으로부터 화소 영역 쪽으로 연장된다. 구동 박막 트랜지스터(T1)의 반도체 층(SE)은 반도체 채널(A1)과, 반도체 채널(A1)을 사이에 두고 플라즈마 처리에 의해 각각 도체화된 소스영역(SA1) 및 드레인 전극(D1)을 포함한다. The gate electrode G1 of the driving thin film transistor T1 extends from the gate line GL toward the pixel area. The source electrode S1 of the driving thin film transistor T1 extends from the data line DL toward the pixel area. The semiconductor layer SE of the driving thin film transistor T1 includes a semiconductor channel A1, and a source region SA1 and a drain electrode D1 each conducted by plasma treatment with the semiconductor channel A1 interposed therebetween. do.

구동 박막 트랜지스터(T1)의 반도체 층(SE)은 소스 전극(S1) 및 게이트 전극(G1)과 중첩되도록 연장된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 별도로 형성되지 않고, 반도체 채널(A1)로부터 연장된 영역을 드레인 전극(D1)으로 이용한다. The semiconductor layer SE of the driving thin film transistor T1 extends to overlap the source electrode S1 and the gate electrode G1. The drain electrode D1 of the driving thin film transistor T1 is not separately formed, and a region extending from the semiconductor channel A1 is used as the drain electrode D1 .

보상 박막 트랜지스터(T2)의 게이트 전극(G2)은 별도로 형성하지 않고, 게이트 라인(DL)의 일부분을 게이트 전극(G2)으로 이용한다. 보상 박막 트랜지스터(T2)의 소스 전극(S2) 또한 별도로 형성하지 않고, 반도체 층(SE)의 드레인 전극(D1)을 소스 전극(S2)으로 이용한다. 즉, 게이트 전극(G1)과 게이트 라인(GL) 사이에 배치된 반도체 층(SE)의 영역은 구동 박막 트랜지스터(T1)의 드레인 전극(D1)으로서 작용할 뿐 아니라 보상 박막 트랜지스터(T2)의 소스 전극(S2)으로서도 작용한다. 보상 박막 트랜지스터(T2)의 반도체 채널(A2)은 소스전극(S2)으로부터 연장되어 게이트 라인(GL)의 게이트 전극(G2)과 중첩되는 반도체 층(SE)의 영역이다. 보상 박막 트랜지스터(T2)의 드레인 전극(D2)은 반도체 층(SE)의 반도체 채널(A2)로부터 연장되는 드레인 영역(DA2)에 접속된다.The gate electrode G2 of the compensation thin film transistor T2 is not separately formed, and a portion of the gate line DL is used as the gate electrode G2 . The source electrode S2 of the compensation thin film transistor T2 is also not separately formed, and the drain electrode D1 of the semiconductor layer SE is used as the source electrode S2 . That is, the region of the semiconductor layer SE disposed between the gate electrode G1 and the gate line GL not only serves as the drain electrode D1 of the driving thin film transistor T1 but also a source electrode of the compensation thin film transistor T2 . It also acts as (S2). The semiconductor channel A2 of the compensation thin film transistor T2 is a region of the semiconductor layer SE extending from the source electrode S2 and overlapping the gate electrode G2 of the gate line GL. The drain electrode D2 of the compensation thin film transistor T2 is connected to the drain region DA2 extending from the semiconductor channel A2 of the semiconductor layer SE.

구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 직렬로 연결하기 위해서, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 해당 화소의 아래에 배치된 화소 영역으로 돌출된 구조를 갖는다. 그리고, 반도체 층(SE)은 아래 화소 영역에서 시작하여 게이트 라인(GL)과 중첩하도록 연장되어 해당 화소 영역 내에 배치된다. 보상 박막 트랜지스터(T2)의 드레인 전극(D)은 화소 콘택홀(PH)을 통해 화소 영역 내에 형성된 화소전극(Px)에 연결된다.In order to connect the driving thin film transistor T1 and the compensation thin film transistor T2 in series, the gate electrode G1 of the driving thin film transistor T1 has a structure that protrudes into a pixel area disposed below the corresponding pixel. In addition, the semiconductor layer SE starts in the lower pixel area and extends to overlap the gate line GL and is disposed in the corresponding pixel area. The drain electrode D of the compensation thin film transistor T2 is connected to the pixel electrode Px formed in the pixel area through the pixel contact hole PH.

화소전극(Px)은 보호막을 사이에 두고 공통전극(COM)과 중첩하는 구조를 갖는다. 공통전극(COM)은 게이트 라인과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 이와 같은 화소전극(Px)과 공통전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소전극(Px)과 공통전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode Px has a structure overlapping the common electrode COM with a protective layer interposed therebetween. The common electrode COM is connected to the common wiring CL arranged in parallel with the gate line. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL. A fringe field type electric field is formed between the pixel electrode Px and the common electrode COM. In addition, a storage capacitor is formed in a region where the pixel electrode Px and the common electrode COM overlap. Liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy by the fringe field type electric field. In addition, the transmittance of light passing through the pixel region varies according to the degree of rotation of the liquid crystal molecules to realize grayscale.

300PPI 정도의 해상도 액정 표시장치에서는 화소 영역의 크기가 큰 편이어서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 비율이 그리 크지 않다. 특히, 보조 용량을 따로 구성하지 않고, 화소전극(Px)과 공통전극(COM)이 중첩되어 보조 용량을 형성하는 프린지 필드 스위칭 방식의 액정 표시장치에서는 개구 영역이 충분히 확보된다. 따라서, 보상 박막 트랜지스터(T2)의 크기로 인해 줄어드는 개구 영역의 비율이 크게 문제되지 않는다.In a liquid crystal display with a resolution of about 300 PPI, the pixel area is rather large, so the ratio of the driving thin film transistor T1 and the compensation thin film transistor T2 to the pixel area is not very large. In particular, in the liquid crystal display of the fringe field switching method in which the storage capacitor is formed by overlapping the pixel electrode Px and the common electrode COM without separately configuring the storage capacitor, the opening area is sufficiently secured. Therefore, the ratio of the opening area that is reduced due to the size of the compensation thin film transistor T2 is not a big problem.

보상 박막 트랜지스터를 더 구비한 구조를 300PPI 정도의 해상도용 액정 표시장치에 적용하기 위해, 도 3에 도시한 바와 같이, 보상 박막 트랜지스터(T2)의 게이트 전극(G2)을 별도로 형성하지 않고 게이트 라인(GL)을 이용하여 구성하였다. 그 결과, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 면적을 어느 정도 줄일 수 있었다. 이러한 구조에서는, 300PPI 전후의 해상도에서는 어느 정도 개구율을 확보할 수 있지만, 300PPI 이상의 고 해상도 액정 표시장치에서는 좀 더 개구율을 확보할 필요성이 있다.In order to apply the structure further including the compensation thin film transistor to the liquid crystal display for resolution of about 300 PPI, as shown in FIG. 3 , the gate line (G2) of the compensation thin film transistor T2 is not separately formed. GL) was used. As a result, the area occupied by the driving thin film transistor T1 and the compensation thin film transistor T2 in the pixel region can be reduced to some extent. In such a structure, an aperture ratio can be secured to some extent at a resolution of around 300 PPI, but it is necessary to secure an aperture ratio more in a high-resolution liquid crystal display of 300 PPI or higher.

300PPI 이상의 고 해상도 혹은 500PPI 이상의 초고 해상도용 액정 표시장치에서는 화소 영역의 크기가 이보다 낮은 해상도용에 비해서 확연히 줄어든다. 반면에, 박막 트랜지스터들(T1, T2)의 크기는, 특성을 유지하기 위해서는, 줄어드는 화소 영역에 비례하여 줄인 크기를 가질 수 없다. 즉, 고 해상도 혹은 초고 해상도를 구현하기 위한 화소 구조에서는, 화소 면적에서 박막 트랜지스터들(T1, T2) 차지하는 면적 비율이 점점 커진다. 박막 트랜지스터들(T1, T2)이 차지하는 영역은 비 투과 영역이므로, 고 해상도 및 초고 해상도에서는 개구율 감소에 중요한 원인이 된다. 300PPI 이상의 고 해상도 혹은 500PPI 이상의 초고 해상도용 액정 표시장치를 위한 박막 트랜지스터 기판은 화소 면적당 개구 영역의 비율을 좀 더 높일 수 있는 새로운 구조가 절실히 요구되고 있다.In the liquid crystal display for high resolution of 300 PPI or more or ultra-high resolution of 500 PPI or more, the size of the pixel area is significantly reduced compared to that for resolution lower than this. On the other hand, the size of the thin film transistors T1 and T2 cannot be reduced in proportion to the reduced pixel area in order to maintain characteristics. That is, in a pixel structure for realizing high resolution or ultra-high resolution, the area ratio of the thin film transistors T1 and T2 to the pixel area gradually increases. Since the area occupied by the thin film transistors T1 and T2 is a non-transmissive area, it is an important factor in reducing the aperture ratio in high resolution and ultra high resolution. A thin film transistor substrate for a liquid crystal display for high resolution of 300 PPI or more or ultra-high resolution of 500 PPI or more is desperately in need of a new structure capable of increasing the ratio of the aperture area per pixel area.

본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 다결정 실리콘 반도체 물질을 구비한 박막 트랜지스터의 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터를 구비한 액정 표시장치를 제공하기 위한 것이다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a liquid crystal display having a compensation thin film transistor for supplementing the off-current characteristic of a thin film transistor having a polycrystalline silicon semiconductor material, in order to overcome the problems of the prior art. .

본 발명의 다른 목적은 다결정 실리콘 반도체 층을 갖는 보상 박막 트랜지스터를 구비하고, 고 개구율을 확보할 수 있는 화소 구조를 갖는 액정 표시장치를 제공하기 위한 것이다.Another object of the present invention is to provide a liquid crystal display device including a compensation thin film transistor having a polysilicon semiconductor layer and having a pixel structure capable of securing a high aperture ratio.

상기 목적 달성을 위한 본 발명의 액정 표시장치는 서로 교차하는 복수의 데이터 라인들 및 게이트 라인들, 제 1 전극들, 적어도 하나의 제 2 전극, 및 반도체 층을 포함한다. 복수의 게이트 라인들 각각은 복수의 데이터 라인들과 교차하도록 배치되며, 지그재그 패턴을 갖는다. 제 1 전극들은 상기 데이터 라인들 사이에 각각 배치된다. 제 2 전극은 상기 제 1 전극들과 전계를 형성하도록 기준전압이 공급받는다. 반도체 층은 상기 데이터 라인에 접속되는 제 1 영역과, 상기 게이트 라인과 2개의 위치에서 중첩되며, 제 1 연결부에 의해 상기 제 1 영역과 연결되며, 상기 게이트 라인과 제 1 위치에서 중첩되는 제 2 영역과, 상기 게이트 라인과 제 2 위치에서 중첩되고, 제 2 연결부에 의해 상기 제 2 영역과 연결되는 제 3 영역과, 상기 제 1 전극에 접속되고, 제 3 연결부에 의해 상기 제 3 영역에 연결되는 제 4 영역을 포함한다.A liquid crystal display device of the present invention for achieving the above object includes a plurality of data lines and gate lines crossing each other, first electrodes, at least one second electrode, and a semiconductor layer. Each of the plurality of gate lines is disposed to cross the plurality of data lines and has a zigzag pattern. The first electrodes are respectively disposed between the data lines. The second electrode is supplied with a reference voltage to form an electric field with the first electrodes. The semiconductor layer includes a first region connected to the data line and a second region overlapping the gate line at two positions, connected to the first region by a first connection portion, and overlapping the gate line at a first position. region, a third region overlapping the gate line at a second position and connected to the second region by a second connection portion, connected to the first electrode, and connected to the third region by a third connection portion and a fourth area to be

상기 구성에서, 상기 제 1 연결부, 상기 제 2 영역, 상기 제 2 연결부, 및 상기 게이트 라인에 의해 제 1 박막 트랜지스터가 이루어지고, 상기 제 2 연결부, 상기 제 3 영역, 상기 제 3 연결부, 및 상기 게이트 라인에 의해 제 2 박막 트랜지스터가 이루어지며, 상기 제 1 연결부는 상기 제 1 박막 트랜지스터의 제 1 소스전극이고, 상기 제 2 영역은 상기 제 1 박막 트랜지스터의 제 1 반도체 채널이며, 상기 제 2 연결부는 상기 제 1 박막 트랜지스터의 제 1 드레인 전극이고, 상기 게이트 라인은 상기 제 1 박막 트랜지스터의 게이트 전극이며, 상기 제 2 연결부는 상기 제 2 박막 트랜지스터의 제 2 소스전극이고, 상기 제 3 영역은 상기 제 2 박막 트랜지스터의 제 2 반도체 채널이며, 상기 제 3 연결부는 상기 제 2 박막 트랜지스터의 제 2 드레인 전극이고, 상기 게이트 라인은 상기 제 2 박막 트랜지스터의 게이트 전극이다.In the above configuration, a first thin film transistor is formed by the first connection part, the second region, the second connection part, and the gate line, the second connection part, the third region, the third connection part, and the A second thin film transistor is formed by a gate line, the first connection part is a first source electrode of the first thin film transistor, the second region is a first semiconductor channel of the first thin film transistor, and the second connection part is a first drain electrode of the first thin film transistor, the gate line is a gate electrode of the first thin film transistor, the second connection part is a second source electrode of the second thin film transistor, and the third region is the A second semiconductor channel of a second thin film transistor, the third connection part is a second drain electrode of the second thin film transistor, and the gate line is a gate electrode of the second thin film transistor.

또한,상기 제 2 영역 및 상기 제 3 영역은 상기 데이터 라인에 의해 분할된 영역들에 각각 배치된다.In addition, the second area and the third area are respectively disposed in areas divided by the data line.

또한, 상기 제 2 영역 및 제 3 영역의 적어도 하나는 평행사변형일 수 있다.Also, at least one of the second region and the third region may be a parallelogram.

또한, 상기 제 2 연결부는 상기 데이터 라인과 직각으로 교차하며, 상기 게이트 라인과는 사선으로 교차하도록 배치된다. In addition, the second connection part is disposed to cross the data line at a right angle and to cross the gate line at an oblique line.

또한, 상기 제 4 영역은 연결패턴을 통해 상기 제 1 전극에 접속될 수 있다.Also, the fourth region may be connected to the first electrode through a connection pattern.

또한, 상기 게이트 라인의 지그재그 패턴은 상기 데이터 라인 방향을 중심축으로 서로 대칭인 제 1 및 제 2 사선부들을 포함하고, 상기 연결패턴은 상기 제 1 및 제 2 사선부들과 각각 중첩되는 2개의 영역을 포함한다.In addition, the zigzag pattern of the gate line includes first and second diagonal lines symmetrical to each other with respect to the data line direction as a central axis, and the connection pattern includes two regions overlapping the first and second diagonal lines, respectively. includes

또한, 상기 반도체 층은 기판 상에 배치되고, 상기 게이트 라인은 상기 반도체 층을 커버하는 게이트 절연막 상에 배치되며, 상기 데이터 라인은 게이트 라인을 커버하는 층간 절연막 상에 배치되며, 상기 층간 절연막과 상기 게이트 절연막을 관통하는 제 1 콘택홀을 통해 상기 제 1 영역에 연결된다.In addition, the semiconductor layer is disposed on a substrate, the gate line is disposed on a gate insulating layer covering the semiconductor layer, the data line is disposed on an interlayer insulating layer covering the gate line, the interlayer insulating layer and the It is connected to the first region through a first contact hole penetrating the gate insulating layer.

또한, 상기 연결패턴은 상기 층간 절연막 상에서 상기 데이터 라인과 이격되어 배치되며, 상기 층간 절연막, 상기 게이트 절연막을 관통하는 제 2 콘택홀을 통해 상기 제 4 영역에 접속되고, 상기 제 1 전극은 상기 데이터 라인과 상기 연결패턴을 커버하는 제 1 패시베이션막 상에 배치되고, 상기 제 1 패시베이션막을 관통하는 제 3 콘택홀을 통해 상기 제 4 영역에 접속되고, 상기 제 2 전극은 상기 제 1 전극을 커버하는 제 2 패시베이션막 상에 배치된다.In addition, the connection pattern is disposed on the interlayer insulating layer to be spaced apart from the data line, and is connected to the fourth region through a second contact hole penetrating the interlayer insulating layer and the gate insulating layer, and the first electrode is the data line. It is disposed on the first passivation film covering the line and the connection pattern, and is connected to the fourth region through a third contact hole penetrating the first passivation film, and the second electrode covers the first electrode. It is disposed on the second passivation film.

또한, 상기 연결패턴은 상기 층간 절연막 상에서 상기 데이터 라인과 이격되어 배치되며, 상기 층간 절연막, 상기 게이트 절연막을 관통하는 제 2 콘택홀을 통해 상기 제 4 영역에 접속되고, 상기 제 2 전극은 상기 데이터 라인과 상기 연결패턴을 커버하는 제 1 패시베이션막 상에 배치되고, 상기 제 1 전극은 상기 제 2 전극을 커버하는 제 2 패시베이션막 상에 배치되고, 상기 제 2 패시베이션막 및 상기 제 1 패시베이션막을 관통하는 제 3 콘택홀을 통해 상기 연결패턴에 접속된다.In addition, the connection pattern is disposed on the interlayer insulating layer to be spaced apart from the data line, and is connected to the fourth region through a second contact hole penetrating the interlayer insulating layer and the gate insulating layer, and the second electrode is the data line. disposed on a first passivation layer covering the line and the connection pattern, the first electrode being disposed on a second passivation layer covering the second electrode, passing through the second passivation layer and the first passivation layer is connected to the connection pattern through a third contact hole.

본 발명의 액정 표시장치에 의하면, 게이트 라인이 지그재그 패턴으로 형성되어 게이트 라인과 반도체 층이 사선으로 교차하기 때문에, 게이트 라인과 중첩되는 반도체 층의 제 1 반도체 채널 영역 및 제 2 반도체 채널 영역이 증가하게 된다. 따라서, 게이트 라인과 반도체 층이 직각으로 교차하는 경우에 비해 제 1 반도체 채널 및 제 2 반도체 채널 영역을 증가시킬 수 있게 되므로, 그 증가분만큼 개구 영역을 줄일 수 있는 효과를 얻을 수 있다. According to the liquid crystal display of the present invention, since the gate line is formed in a zigzag pattern and the gate line and the semiconductor layer cross each other diagonally, the first semiconductor channel region and the second semiconductor channel region of the semiconductor layer overlapping the gate line are increased. will do Accordingly, compared to the case where the gate line and the semiconductor layer intersect at right angles, the first semiconductor channel and the second semiconductor channel region can be increased, so that the opening region can be reduced by the increment.

또한, 게이트 라인이 지그재그 패턴으로 형성되고, 제 2 드레인 전극에 접속된 연결패턴이 게이트 라인의 제 1 사선부의 일부 영역 및 제 2 사선부의 일부 영역과 중첩되므로, 제조공정 중 연결패턴이 상하좌우 어느 한 방향으로 시프트 되더라도 게이트-드레인간 오버랩 구조에 큰 차이가 없게 된다. 따라서, 게이트 라인과 드레인 간 정전용량의 변동을 최소화할 수 있게 되므로 표시패널 내의 화소 간 휘도차에 의한 화질불량을 향상시킬 수 있는 효과를 얻을 수 있다. In addition, since the gate line is formed in a zigzag pattern, and the connection pattern connected to the second drain electrode overlaps a partial region of the first oblique portion and a partial region of the second oblique portion of the gate line, the connection pattern during the manufacturing process is selected in any of the vertical and horizontal directions. Even if shifted in one direction, there is no significant difference in the overlapping structure between the gate and drain. Accordingly, since it is possible to minimize the variation in capacitance between the gate line and the drain, it is possible to obtain the effect of improving image quality due to the difference in luminance between pixels in the display panel.

도 1은 종래의 산화물 반도체 층을 갖는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도,
도 2는 도 1의 I-I' 라인을 따라 취한 단면도,
도 3은 종래의 보상 박막 트랜지스터를 포함하는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도,
도 4는 본 발명의 실시예에 따르는 보상 박막 트랜지스터를 포함하는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도,
도 5a는 도 4에 도시된 영역 R1의 반도체 층과 게이트 라인의 중첩부를 도시한 평면도,
도 5b는 도 4에 도시된 영역 R1의 연결패턴과 게이트 라인의 중첩부를 도시한 평면도,
도 6은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 일례를 도시한 단면도,
도 7은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 다른 예를 도시한 단면도. 1 is a plan view showing a thin film transistor substrate of a conventional liquid crystal display having an oxide semiconductor layer;
Fig. 2 is a cross-sectional view taken along line II' in Fig. 1;
3 is a plan view showing a thin film transistor substrate of a liquid crystal display including a conventional compensation thin film transistor;
4 is a plan view illustrating a thin film transistor substrate of a liquid crystal display including a compensation thin film transistor according to an embodiment of the present invention;
Fig. 5a is a plan view showing the overlap of the semiconductor layer and the gate line in the region R1 shown in Fig. 4;
5B is a plan view showing an overlapping portion of the connection pattern of the region R1 shown in FIG. 4 and the gate line;
6 is a cross-sectional view illustrating an example taken along line I-I' of the thin film transistor substrate shown in FIG. 4;
7 is a cross-sectional view illustrating another example taken along line I-I' of the thin film transistor substrate shown in FIG. 4;

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals refer to substantially identical elements throughout. In the following description, if it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted.

이하, 도 4 내지 도 7을 참조하여, 본 발명의 실시예에 따르는 액정 표시장치에 대하여 설명하기로 한다. 도 4는 본 발명의 실시예에 따르는 보상 박막 트랜지스터를 포함하는 액정 표시장치의 박막 트랜지스터 기판을 도시한 평면도이다. 도 5a는 도 4에 도시된 영역 R1의 반도체 층과 게이트 라인의 중첩부를 도시한 평면도이다. 도 5b는 도 4에 도시된 영역 R1의 연결패턴과 게이트 라인의 중첩부를 도시한 평면도이다. 도 6은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 일례를 도시한 단면도이다. 도 7은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 다른 예를 도시한 단면도이다.Hereinafter, a liquid crystal display according to an embodiment of the present invention will be described with reference to FIGS. 4 to 7 . 4 is a plan view illustrating a thin film transistor substrate of a liquid crystal display including a compensation thin film transistor according to an embodiment of the present invention. FIG. 5A is a plan view illustrating an overlapping portion of a semiconductor layer and a gate line in the region R1 shown in FIG. 4 . FIG. 5B is a plan view illustrating an overlapping portion of the connection pattern of the region R1 shown in FIG. 4 and the gate line. FIG. 6 is a cross-sectional view illustrating an example taken along line I-I' of the thin film transistor substrate shown in FIG. 4 . 7 is a cross-sectional view illustrating another example taken along line I-I' of the thin film transistor substrate shown in FIG. 4 .

도 4를 참조하면, 본 발명의 실시예에 따르는 보상 박막 트랜지스터를 구비하는 액정 표시장치의 박막 트랜지스터 기판은, 복수의 데이터 라인들(DL1, DL2, DL3,…) 및 게이트 라인들(GL1, GL2, …), 복수의 화소전극들(Px), 적어도 하나의 공통전극(도 6 및 도 7의 COM), 구동 박막 트랜지스터(T1), 및 보상 박막 트랜지스터(T2)를 포함한다. 도 4에서는 도면이 복잡해 지는 것을 피하기 위해 공통전극의 구성이 생략되어 있다. Referring to FIG. 4 , a thin film transistor substrate of a liquid crystal display including a compensation thin film transistor according to an embodiment of the present invention includes a plurality of data lines DL1, DL2, DL3, ... and gate lines GL1, GL2. , ...), a plurality of pixel electrodes Px, at least one common electrode (COM in FIGS. 6 and 7 ), a driving thin film transistor T1 , and a compensation thin film transistor T2 . In FIG. 4 , the configuration of the common electrode is omitted to avoid complicating the drawing.

복수의 데이터 라인들(DL1, DL2, DL3,…)은 제 1 방향으로 배열된다. 복수의 게이트 라인들(GL1, GL2, …)은 복수의 데이터 라인들(DL1, DL2, DL3,…)과 교차하는 제 2 방향으로 배열된다. 게이트 라인들(GL1, GL2, …) 각각은 지그재그 패턴을 갖는다. 예를 들어, 게이트 라인들(GL1, GL2, …) 각각은 데이터 라인(DL1, DL2, DL3, …)이 배열된 방향을 중심축으로 서로 대칭인 제 1 및 제 2 사선부들이 접합점이 꼭지점을 이루도록 연결되어 구성될 수 있다. 이때 게이트 라인(GL1, GL2, …)의 꼭지점은 데이터 라인과 중첩되도록 위치된다. 게이트 라인(GL1, GL2, …)의 제 1 사선부(SL1) 및 제 2 사선부(SL2)가 접합되는 부분은 수평부를 이루도록 형성될 수도 있다. The plurality of data lines DL1, DL2, DL3, ... are arranged in the first direction. The plurality of gate lines GL1, GL2, ... are arranged in a second direction crossing the plurality of data lines DL1, DL2, DL3, .... Each of the gate lines GL1, GL2, ... has a zigzag pattern. For example, in each of the gate lines GL1, GL2, ..., first and second oblique portions symmetrical to each other with respect to the direction in which the data lines DL1, DL2, DL3, ... are arranged, the junction point is the vertex. It may be configured to be connected to achieve this. In this case, the vertices of the gate lines GL1, GL2, ... are positioned to overlap the data lines. A portion where the first and second diagonal lines SL1 and SL2 of the gate lines GL1, GL2, ... are joined may be formed to form a horizontal portion.

도 4의 예에서 제 1 방향은 x축 방향, 제 2 방향은 y축 방향인 경우를 예로 들고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들면, 제 1 방향은 y축 방향, 제 2 방향은 x축 방향이거나, x축 및 y축에 대해 경사각을 갖는 방향일 수 있다. In the example of FIG. 4 , the first direction is the x-axis direction and the second direction is the y-axis direction as an example, but the present invention is not limited thereto. For example, the first direction may be a y-axis direction, the second direction may be an x-axis direction, or a direction having an inclination angle with respect to the x-axis and the y-axis.

복수의 화소전극들(Px)은 복수의 데이터 라인들(DL1, DL2, DL3,…) 및 게이트 라인들(GL1, GL2, …)의 교차에 의해 정의되는 화소영역 내에 배치될 수 있다. 이와 달리, 동일 라인에 배치된 화소전극들(Px)은 데이터 라인들(DL1, DL2, DL3,…) 사이에 배치되고, 게이트 라인들(GL1, GL2, …)과 중첩되도록 배치될 수도 있다.The plurality of pixel electrodes Px may be disposed in a pixel area defined by intersections of the plurality of data lines DL1, DL2, DL3, ... and the gate lines GL1, GL2, .... Alternatively, the pixel electrodes Px disposed on the same line may be disposed between the data lines DL1, DL2, DL3, ... and overlap the gate lines GL1, GL2, ....

적어도 하나의 공통전극(도 6 및 도 7의 COM)은 화소전극들(Px)과의 사이에 수평전계가 형성되도록 배치된다. 공통전극은 게이트 라인과 나란하게 배열된 공통 배선(도시생략)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 공통전극은 전체 화소전극과 중첩되도록 하나의 전극으로 구성될 수도 있고, 일정 수의 화소전극들과 중첩되도록 복수로 분할될 수도 있다. At least one common electrode (COM in FIGS. 6 and 7 ) is disposed to form a horizontal electric field between the pixel electrodes Px. The common electrode receives a reference voltage (or common voltage) for driving the liquid crystal through a common wiring (not shown) arranged in parallel with the gate line. The common electrode may be configured as one electrode to overlap all the pixel electrodes, or may be divided into a plurality of electrodes to overlap a predetermined number of pixel electrodes.

구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는 화소영역 마다 배치된다. 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는, 구동 박막 트랜지스터(T1)의 드레인 전극(D1)이 보상 박막 트랜지스터(T2)의 소스 전극(S2)과 연결되는 방식으로 서로 직렬 연결된다. 이에 따라 게이트 라인(GL1, GL2, …)을 통해 공급되는 게이트 신호에 응답하여 데이터 라인(DL1, DL2, DL3,…)의 화소 신호가 화소전극(Px)에 충전되어 유지될 수 있게 된다.The driving thin film transistor T1 and the compensation thin film transistor T2 are disposed in each pixel area. The driving thin film transistor T1 and the compensation thin film transistor T2 are connected in series to each other in such a way that the drain electrode D1 of the driving thin film transistor T1 is connected to the source electrode S2 of the compensation thin film transistor T2 . Accordingly, in response to the gate signal supplied through the gate lines GL1, GL2, ..., the pixel signals of the data lines DL1, DL2, DL3, ... are charged and maintained in the pixel electrode Px.

이하, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)의 연결구조에 대해, 도 4에 도시된 영역 R1 및, 도 5a와 도 5b를 중심으로 구체적으로 설명하기로 한다. Hereinafter, a connection structure between the driving thin film transistor T1 and the compensation thin film transistor T2 will be described in detail with reference to the region R1 shown in FIG. 4 and FIGS. 5A and 5B .

구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는 반도체 층(SE)에 의해 서로 연결된다. The driving thin film transistor T1 and the compensation thin film transistor T2 are connected to each other by the semiconductor layer SE.

반도체 층(SE)은 다결정 실리콘(Poly-Silicon) 물질을 이용하여 형성된다. 반도체 층(SE)은 데이터 라인(DL1)에 접속되는 제 1 영역과, 게이트 라인(GL1)의 제 1 사선부(SL1)와 중첩되는 제 2 영역과, 게이트 라인(GL1)의 제 2 사선부(SL2)와 중첩되는 제 3 영역과, 화소전극(Px)과 중첩되는 제 4 영역을 포함한다. The semiconductor layer SE is formed using a poly-silicon material. The semiconductor layer SE includes a first region connected to the data line DL1 , a second region overlapping the first diagonal portion SL1 of the gate line GL1 , and a second diagonal portion of the gate line GL1 . It includes a third region overlapping the SL2 and a fourth region overlapping the pixel electrode Px.

반도체 층(SE)은 또한 제 1 영역과 제 2 영역을 연결하는 제 1 연결부(C1)과, 제 2 영역과 제 3 영역을 연결하는 제 2 연결부(C2)와, 제 3 영역과 제 4 영역을 연결하는 제 3 연결부(C3)를 포함한다. The semiconductor layer SE also has a first connection portion C1 connecting the first region and the second region, a second connection portion C2 connecting the second region and the third region, and a third region and a fourth region. and a third connection part C3 for connecting them.

이에 따라, 반도체 층(SE)은 제 1 영역, 제 1 연결부(C1), 제 2 영역, 제 2 연결부(C2), 제 3 영역, 제 3 연결부(C3) 및 제 4 영역이 연속적으로 연결된 구성을 갖게 된다. 반도체 층(SE)의 제 1 영역, 제 1 연결부(C1), 제 2 연결부(C2), 제 3 연결부(C3) 및 제 4 영역은 플라즈마 처리로 도체화된 부분이고, 반도체 층(SE)의 제 2 영역 및 제 3 영역은 임계값 이상의 전압이 인가될 경우에만 도체화는 되는 반도체 채널이다.Accordingly, the semiconductor layer SE has a configuration in which the first region, the first connection part C1, the second region, the second connection part C2, the third region, the third connection part C3, and the fourth region are continuously connected. will have The first region, the first connection portion C1 , the second connection portion C2 , the third connection portion C3 , and the fourth region of the semiconductor layer SE are portions made conductive by plasma treatment, and The second region and the third region are semiconductor channels that become conductive only when a voltage greater than or equal to a threshold value is applied.

상술한 구성에 따라, 구동 박막 트랜지스터(T1)의 제 1 게이트 전극(G1)은 게이트 라인(GL1)의 제 1 사선부(SL1)와 반도체 층(SE)이 중첩되는 게이트 라인(GL)의 영역이다. 즉 게이트 라인(GL1)의 제 1 사선부(SL1)의 일부 영역이 구동 박막 트랜지스터(T1)의 게이트 전극(G1)으로 된다. According to the above-described configuration, the first gate electrode G1 of the driving thin film transistor T1 is a region of the gate line GL in which the first diagonal portion SL1 of the gate line GL1 and the semiconductor layer SE overlap. to be. That is, a partial region of the first diagonal portion SL1 of the gate line GL1 serves as the gate electrode G1 of the driving thin film transistor T1 .

구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 1 연결부(C1)를 이용한다. 즉, 반도체 층(SE)의 제 1 연결부(C1)가 구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)으로 된다.The first source electrode S1 of the driving thin film transistor T1 does not form a separate electrode and uses the first connection portion C1 of the semiconductor layer SE. That is, the first connection portion C1 of the semiconductor layer SE becomes the first source electrode S1 of the driving thin film transistor T1 .

구동 박막 트랜지스터(T1)의 제 1 드레인 전극(D1)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 2 연결부(C2)를 이용한다. 즉, 반도체 층(SE)의 제 2 연결부(C2)가 구동 박막 트랜지스터(T1)의 제 1 드레인 전극(D1)으로 된다.The first drain electrode D1 of the driving thin film transistor T1 does not form a separate electrode and uses the second connection portion C2 of the semiconductor layer SE. That is, the second connection portion C2 of the semiconductor layer SE becomes the first drain electrode D1 of the driving thin film transistor T1 .

구동 박막 트랜지스터(T1)의 제 1 반도체 채널(A1)은 게이트 라인(GL1)의 제 1 사선부(SL1)와 반도체 층(SE)이 중첩되는 반도체 층(SE)의 영역이다.The first semiconductor channel A1 of the driving thin film transistor T1 is a region of the semiconductor layer SE in which the first diagonal portion SL1 of the gate line GL1 and the semiconductor layer SE overlap.

따라서, 구동 박막 트랜지스터(T1)는 제 1 게이트 전극(G1), 제 1 게이트 전극(G1)과 중첩되는 제 1 반도체 채널(A1), 제 1 반도체 채널(A1)을 사이에 두고 배치되는 제 1 소스 전극(S1) 및 제 1 드레인 전극(D1)으로 구성된다.Accordingly, the driving thin film transistor T1 includes a first gate electrode G1 , a first semiconductor channel A1 overlapping the first gate electrode G1 , and a first semiconductor channel A1 interposed therebetween. It includes a source electrode S1 and a first drain electrode D1.

또한, 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)은 게이트 라인(GL1)의 제 2 사선부(SL2)와 반도체 층(SE)이 중첩되는 게이트 라인(GL1)의 영역이다. 즉 게이트 라인(GL1)의 제 2 사선부(SL2)의 일부 영역이 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)으로 된다. Also, the second gate electrode G2 of the compensation thin film transistor T2 is a region of the gate line GL1 in which the second diagonal portion SL2 of the gate line GL1 and the semiconductor layer SE overlap. That is, a partial region of the second diagonal portion SL2 of the gate line GL1 serves as the second gate electrode G2 of the compensation thin film transistor T2 .

보상 박막 트랜지스터(T2)의 제 2 소스 전극(S2)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 2 연결부(C2)를 이용한다. 즉, 반도체 층(SE)의 제 2 연결부(C2)가 보상 박막 트랜지스터(T2)의 제 2 소스 전극(S2)으로 된다.The second source electrode S2 of the compensation thin film transistor T2 does not form a separate electrode and uses the second connection portion C2 of the semiconductor layer SE. That is, the second connection portion C2 of the semiconductor layer SE becomes the second source electrode S2 of the compensation thin film transistor T2 .

보상 박막 트랜지스터(T2)의 제 2 드레인 전극(D2)은 별도의 전극을 형성하지 않고, 반도체 층(SE)의 제 3 연결부(C3)를 이용한다. 즉, 반도체 층(SE)의 제 3 연결부(C3)가 보상 박막 트랜지스터(T2)의 제 2 드레인 전극(D1)으로 된다.The second drain electrode D2 of the compensation thin film transistor T2 does not form a separate electrode and uses the third connection part C3 of the semiconductor layer SE. That is, the third connection portion C3 of the semiconductor layer SE becomes the second drain electrode D1 of the compensation thin film transistor T2 .

보상 박막 트랜지스터(T2)의 제 2 반도체 채널(A2)은 게이트 라인(GL1)의 제 2 사선부(SL2)와 반도체 층(SE)이 중첩되는 반도체 층(SE)의 영역이다.The second semiconductor channel A2 of the compensation thin film transistor T2 is a region of the semiconductor layer SE in which the second diagonal portion SL2 of the gate line GL1 and the semiconductor layer SE overlap.

따라서, 보상 박막 트랜지스터(T2)는 제 2 게이트 전극(G2), 제 2 게이트 전극(G2)과 중첩되는 제 2 반도체 채널(A2), 제 2 반도체 채널(A2)을 사이에 두고 배치되는 제 2 소스 전극(S2) 및 제 2 드레인 전극(D2)으로 구성된다.Accordingly, the compensation thin film transistor T2 includes the second gate electrode G2 , the second semiconductor channel A2 overlapping the second gate electrode G2 , and the second semiconductor channel A2 interposed therebetween. It is composed of a source electrode S2 and a second drain electrode D2.

보상 박막 트랜지스터(T2)의 드레인 전극(D)은 화소 영역 내에 형성된 화소 전극(Px)과 연결패턴(CP)을 통해 연결된다. 연결패턴(CP)은 도 5b에 도시된 바와 같이 게이트 라인(GL1)의 제 1 사선부(SL1) 및 제 2 사선부(SL2)와 각각 중첩되는 2개의 영역을 포함한다.The drain electrode D of the compensation thin film transistor T2 is connected to the pixel electrode Px formed in the pixel region through the connection pattern CP. As shown in FIG. 5B , the connection pattern CP includes two regions overlapping each of the first and second diagonal portions SL1 and SL2 of the gate line GL1 .

화소 전극(Px)과 공통 전극(도 6 및 도 7, COM)은 은 패시베이션막을 사이에 두고 서로 중첩되도록 배치된다. 공통전극(COM)은 게이트 라인(GL1)과 나란하게 배열된 공통 배선(도시생략)에 접속된다. 공통전극(COM)은 공통 배선을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 이와 같은 화소 전극(Px)과 공통 전극 사이에는 프린지 필드형 전계가 형성된다. 또한, 화소 전극(Px)과 공통 전극이 중첩된 영역에서는 보조 정전용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지므로 화소 데이터에 따른 계조를 구현할 수 있다.The pixel electrode Px and the common electrode ( FIGS. 6 and 7 , COM) are disposed to overlap each other with a silver passivation layer interposed therebetween. The common electrode COM is connected to a common wiring (not shown) arranged in parallel with the gate line GL1 . The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through a common wiring. A fringe field type electric field is formed between the pixel electrode Px and the common electrode. In addition, auxiliary capacitance is formed in a region where the pixel electrode Px and the common electrode overlap. Liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate rotate due to dielectric anisotropy by the fringe field type electric field. Since the transmittance of light passing through the pixel region varies according to the degree of rotation of the liquid crystal molecules, grayscale according to pixel data can be implemented.

다음으로 도 6 및 도 7을 참조하여 본 발명의 실시예에 따르는 액정 표시장치의 박막 트랜지스터 기판의 단면 구성을 설명하기로 한다. 도 6은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 일례를 도시한 단면도이다. 도 7은 도 4에 도시된 박막 트랜지스터 기판의 I-I'라인을 따라 취한 다른 예를 도시한 단면도이다.Next, a cross-sectional configuration of a thin film transistor substrate of a liquid crystal display according to an embodiment of the present invention will be described with reference to FIGS. 6 and 7 . FIG. 6 is a cross-sectional view illustrating an example taken along line I-I' of the thin film transistor substrate shown in FIG. 4 . 7 is a cross-sectional view illustrating another example taken along line I-I' of the thin film transistor substrate shown in FIG. 4 .

본 발명의 실시예에 따르는 액정 표시장치의 박막 트랜지스터 기판에서는 다결정 실리콘 반도체 물질을 이용하여 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 형성한다. 이 경우, 반도체 층(SE)이 게이트 전극 하부에 배치되는 것이 반도체 물질의 특성상 유리하기 때문에 탑 게이트 구조의 박막 트랜지스터가 적용된다. In the thin film transistor substrate of the liquid crystal display according to the embodiment of the present invention, the driving thin film transistor T1 and the compensation thin film transistor T2 are formed using a polysilicon semiconductor material. In this case, since the semiconductor layer SE is advantageously disposed under the gate electrode due to the characteristics of the semiconductor material, a thin film transistor having a top gate structure is applied.

도 6을 참조하면, 기판(SUB) 상에는 차광층(LS1, LS2)이 배치된다. 차광층(LS1, LS2)은 반도체 채널들이 형성될 영역에 대응하여 배치된다. 즉 제 1 차광층(LS1)은 구동 박막 트랜지스터(T1)의 제 1 반도체 채널(A)과 중첩될 영역에 배치되고, 제 2 차광층(LS2)은 보상 박막 트랜지스터(T2)의 제 1 반도체 채널(A)과 중첩될 영역에 배치된다. 제 1 및 제 2 차광층들(LS1, LS2)을 기판(SUB) 상에 배치할 경우 기판(SUB) 하부의 백 라이트 유닛으로부터 조사되는 빛에 의해 반도체 소자가 열화되는 것을 방지할 수 있는 효과를 얻을 수 있다.Referring to FIG. 6 , light blocking layers LS1 and LS2 are disposed on the substrate SUB. The light blocking layers LS1 and LS2 are disposed to correspond to regions in which semiconductor channels are to be formed. That is, the first light blocking layer LS1 is disposed in a region to overlap with the first semiconductor channel A of the driving thin film transistor T1 , and the second light blocking layer LS2 is the first semiconductor channel of the compensation thin film transistor T2 . It is placed in the area to be overlapped with (A). When the first and second light blocking layers LS1 and LS2 are disposed on the substrate SUB, it is possible to prevent deterioration of the semiconductor device by the light emitted from the backlight unit under the substrate SUB. can be obtained

제1 및 제2 광 차단층(LS1, LS2)이 형성된 기판(SUB)의 전체 표면 상에는 버퍼 층(BUF)이 도포된다. 버퍼 층(BUF) 상에는 반도체 층(SE)이 배치된다. 반도체 층(SE)은 도 4 및 도 5a와 관련하여 설명된 바와 같이 데이터 라인(DL1)과 접속되는 제 1 영역, 제 1 소스 전극(S1)으로서의 제 1 연결부(C1), 제 1 반도체 채널(A1)로서의 제 2 영역, 제 1 드레인 전극(D1)과 제 2 소스 전극(S2)으로서의 제 2 연결부(C2), 제 2 반도체 채널(A2)로서의 제 3 영역, 제 2 드레인 전극(D2)으로서의 제 3 연결부(C3), 및 연결패턴(CP)과 접속되는 제 4 영역을 포함한다. A buffer layer BUF is coated on the entire surface of the substrate SUB on which the first and second light blocking layers LS1 and LS2 are formed. A semiconductor layer SE is disposed on the buffer layer BUF. The semiconductor layer SE includes a first region connected to the data line DL1 as described with reference to FIGS. 4 and 5A , a first connection portion C1 as the first source electrode S1, and a first semiconductor channel ( The second region as A1), the second connection portion C2 as the first drain electrode D1 and the second source electrode S2, the third region as the second semiconductor channel A2, and the second drain electrode D2 It includes a third connection part C3 and a fourth region connected to the connection pattern CP.

반도체 층(SE)은 게이트 절연막(GI) 및 게이트 라인(GL1)이 중첩되는 영역 및 비 중첩 영역으로 구분된다. 게이트 라인(GL)과 비 중첩되는 영역에 불순물을 주입하여 도체화하면, 게이트 라인(GL1)과 중첩되는 반도체 층(SE)은 반도체 채널(A1, A2)로 된다. 즉, 제 1 게이트 전극(G1)과 중첩되는 반도체 층(SE)은 구동 박막 트랜지스터(T1)의 제 1 채널 영역(A1)으로 되고, 보상 게이트 전극(G2)과 중첩되는 반도체 층(SE)은 보상 박막 트랜지스터(T2)의 반도체 채널(A2)로 된다.The semiconductor layer SE is divided into a region where the gate insulating layer GI and the gate line GL1 overlap and a non-overlapping region. When an impurity is implanted into a region that does not overlap the gate line GL to form a conductor, the semiconductor layer SE overlapping the gate line GL1 becomes the semiconductor channels A1 and A2 . That is, the semiconductor layer SE overlapping the first gate electrode G1 becomes the first channel region A1 of the driving thin film transistor T1 , and the semiconductor layer SE overlapping the compensation gate electrode G2 is It becomes the semiconductor channel A2 of the compensation thin film transistor T2.

반도체 층(SE)이 형성된 기판(SUB)의 전체 표면 상에는, 게이트 절연 물질과 게이트 금속물질을 도포하고 패터닝하여 형성된, 게이트 절연막(GI) 및 게이트 라인(GL1)이 배치된다. 게이트 라인(GL1)은, 각 화소당, 반도체 층(SE)과 교차하는 2개의 영역을 갖는다. 반도체 층(SE)의 제 1 및 제 2 반도체 채널(A1, A2)와 중첩되는 게이트 라인(GL1)의 2 영역은 구동 박막 트랜지스터(T1)의 제 1 게이트 전극(G1)과 보상 박막 트랜지스터(T2)의 제 2 게이트 전극(G2)으로 된다.A gate insulating layer GI and a gate line GL1 formed by coating and patterning a gate insulating material and a gate metal material are disposed on the entire surface of the substrate SUB on which the semiconductor layer SE is formed. The gate line GL1 has, for each pixel, two regions crossing the semiconductor layer SE. Two regions of the gate line GL1 overlapping the first and second semiconductor channels A1 and A2 of the semiconductor layer SE are the first gate electrode G1 of the driving thin film transistor T1 and the compensation thin film transistor T2 ) of the second gate electrode G2.

제 1 및 제 2 게이트 전극들(G1, G2)을 포함하는 게이트 라인(GL1)이 형성된 기판(SUB) 전체 표면 상에는 층간 절연막(INS)이 도포된다.An interlayer insulating layer INS is coated on the entire surface of the substrate SUB on which the gate line GL1 including the first and second gate electrodes G1 and G2 is formed.

층간 절연막(INS)에는, 구동 박막 트랜지스터(T1)의 제 1 소스 전극(S1)의 일부를 노출시키는 소스 콘택홀(SH)과, 보상 박막 트랜지스터(T2)의 드레인 전극(D2)의 일부를 노출시키는 드레인 콘택홀(DH)이 형성된다. 층간 절연막(INS) 상에는 소스-드레인 금속 물질로 형성된 데이터 라인(DL1)과 연결패턴(CP)이 서로 분리되어 배치된다. 데이터 라인(DL1)은 소스 콘택홀(SH)을 통해 제 1 소스 전극(S1)에 접속된다. 연결패턴(CP)은 드레인 콘택홀(DH)을 통해 제 2 드레인 전극(D2)에 접속된다. 데이터 라인(DL1)은 게이트 라인(GL1)과 교차하도록 배치된다. A source contact hole SH exposing a part of the first source electrode S1 of the driving thin film transistor T1 and a part of the drain electrode D2 of the compensation thin film transistor T2 are exposed in the interlayer insulating layer INS A drain contact hole DH is formed. The data line DL1 and the connection pattern CP formed of a source-drain metal material are disposed on the interlayer insulating layer INS to be separated from each other. The data line DL1 is connected to the first source electrode S1 through the source contact hole SH. The connection pattern CP is connected to the second drain electrode D2 through the drain contact hole DH. The data line DL1 is disposed to cross the gate line GL1 .

본 발명에서는 제 1 소스전극(S1), 제 1 드레인 전극(D1), 제 2 소스 전극(S2), 및 제 2 드레인 전극(D2)을 별도로 형성하지 않고, 데이터 배선(DL1)의 일부와 반도체 층(SE)을 이용하고 있다. 따라서, 화소 영역에서 비 표시 영역의 크기를 줄일 수 있게 되어 개구율을 높일 수 있는 효과를 얻을 수 있다. In the present invention, the first source electrode S1, the first drain electrode D1, the second source electrode S2, and the second drain electrode D2 are not separately formed, and a part of the data line DL1 and the semiconductor The layer (SE) is used. Accordingly, it is possible to reduce the size of the non-display area in the pixel area, thereby obtaining an effect of increasing the aperture ratio.

구동 박막 트랜지스터(T1) 및 보상 박막 트랜지스터(T2)를 덮는 제1 패시베이션막(PAS1)이 기판(SUB) 전체 표면 상에 도포된다. 제 1 패시베이션막(PAS1) 상에는 연결패턴(CP)의 일부분을 노출시키는 화소 콘택홀(PH)가 형성된다. 화소 콘택홀(PH)이 형성된 제 1 패시베이션막(PAS1) 상에는 각 화소 영역마다 화소 전극(Px)이 배치된다. 화소 전극(Px)은 화소 콘택홀(PH)을 통해 노출된 연결패턴(CP)에 접속되며, 연결패턴(CP)을 통해 제 2 드레인 전극(D2)에 접속된다. A first passivation layer PAS1 covering the driving thin film transistor T1 and the compensation thin film transistor T2 is coated on the entire surface of the substrate SUB. A pixel contact hole PH exposing a portion of the connection pattern CP is formed on the first passivation layer PAS1 . A pixel electrode Px is disposed in each pixel area on the first passivation layer PAS1 in which the pixel contact hole PH is formed. The pixel electrode Px is connected to the connection pattern CP exposed through the pixel contact hole PH, and is connected to the second drain electrode D2 through the connection pattern CP.

화소 전극(Px)이 배치된 제 1 패시베이션막(PAS1) 상의 전체 표면에는 화소 전극(Px)을 덮도록 제 2 패시베이션막(PAS2)이 배치된다. 제 2 패시베이션막(PAS2) 상에는 화소 전극과 중첩되도록 공통전극(COM)이 배치된다. 공통전극(COM)은 화소 전극(Px)과 프린지 필드형 전계를 형성하도록 개구부를 갖거나 빗살형으로 구성될 수 있다. A second passivation layer PAS2 is disposed on the entire surface of the first passivation layer PAS1 on which the pixel electrode Px is disposed to cover the pixel electrode Px. A common electrode COM is disposed on the second passivation layer PAS2 to overlap the pixel electrode. The common electrode COM may have an opening to form a fringe field-type electric field with the pixel electrode Px or may have a comb-tooth shape.

화소 전극(Px)이 배치된 제 1 패시베이션막(PAS1) 상의 전체 표면에는 화소 전극(Px)을 덮도록 제 2 패시베이션막(PAS2)이 배치된다. 제 2 패시베이션막(PAS2) 상에는 화소 전극과 중첩되도록 공통전극(COM)이 배치된다. 공통전극(COM)은 화소 전극(Px)과 프린지 필드형 전계를 형성하도록 복수의 개구부를 갖거나, 빗살형으로 구성될 수 있다.A second passivation layer PAS2 is disposed on the entire surface of the first passivation layer PAS1 on which the pixel electrode Px is disposed to cover the pixel electrode Px. A common electrode COM is disposed on the second passivation layer PAS2 to overlap the pixel electrode. The common electrode COM may have a plurality of openings to form a fringe field-type electric field with the pixel electrode Px, or may have a comb-tooth shape.

도 7을 참조하면, 기판(SUB) 상에는 차광층(LS1, LS2)이 배치된다. 차광층(LS1, LS2)은 반도체 채널들이 형성될 영역에 대응하여 배치된다. 즉 제 1 차광층(LS1)은 구동 박막 트랜지스터(T1)의 제 1 반도체 채널(A)과 중첩될 영역에 배치되고, 제 2 차광층(LS2)은 보상 박막 트랜지스터(T2)의 제 1 반도체 채널(A)과 중첩될 영역에 배치된다. 제 1 및 제 2 차광층들(LS1, LS2)을 기판(SUB) 상에 배치할 경우 기판(SUB) 하부의 백 라이트 유닛으로부터 조사되는 빛에 의해 반도체 소자가 열화되는 것을 방지할 수 있는 효과를 얻을 수 있다.Referring to FIG. 7 , light blocking layers LS1 and LS2 are disposed on the substrate SUB. The light blocking layers LS1 and LS2 are disposed to correspond to regions in which semiconductor channels are to be formed. That is, the first light blocking layer LS1 is disposed in a region to overlap with the first semiconductor channel A of the driving thin film transistor T1 , and the second light blocking layer LS2 is the first semiconductor channel of the compensation thin film transistor T2 . It is placed in the area to be overlapped with (A). When the first and second light blocking layers LS1 and LS2 are disposed on the substrate SUB, it is possible to prevent deterioration of the semiconductor device by the light emitted from the backlight unit under the substrate SUB. can be obtained

구동 박막 트랜지스터(T1) 및 보상 박막 트랜지스터(T2)를 덮는 제1 패시베이션막(PAS1)이 기판(SUB) 전체 표면 상에 도포된다. 제 1 패시베이션막(PAS1) 상에는 공통전극(COM)이 배치된다. A first passivation layer PAS1 covering the driving thin film transistor T1 and the compensation thin film transistor T2 is coated on the entire surface of the substrate SUB. A common electrode COM is disposed on the first passivation layer PAS1.

공통전극(COM)이 배치된 제 1 패시베이션막(PAS1)에는 공통 전극(COM)을 커버하도록 제 2 패시베이션막(PAS2)이 배치된다. 제 1 및 제 2 패시베이션막(PAS1, PAS2)에는 연결패턴(CP)을 노출시키는 화소 콘택홀(PH)이 형성된다. 화소 콘택홀(PH)이 형성된 제 2 패시베이션막(PAS1) 상에는 각 화소 영역마다 화소 전극(Px)이 배치된다. 화소 전극(Px)은 화소 콘택홀(PH)을 통해 노출된 연결패턴(CP)에 접속되며, 연결패턴(CP)을 통해 제 2 드레인 전극(D2)에 접속된다. 화소 전극(Px)은 공통 전극(COM)과 프린지 필드형 전계를 형성하도록 복수의 개구부를 갖거나, 빗살형으로 구성될 수 있다.A second passivation layer PAS2 is disposed on the first passivation layer PAS1 on which the common electrode COM is disposed to cover the common electrode COM. A pixel contact hole PH exposing the connection pattern CP is formed in the first and second passivation layers PAS1 and PAS2 . A pixel electrode Px is disposed in each pixel area on the second passivation layer PAS1 in which the pixel contact hole PH is formed. The pixel electrode Px is connected to the connection pattern CP exposed through the pixel contact hole PH, and is connected to the second drain electrode D2 through the connection pattern CP. The pixel electrode Px may have a plurality of openings to form a fringe field-type electric field with the common electrode COM, or may have a comb-tooth shape.

상술한 본 발명의 실시예에 따르는 액정 표시장치에 의하면, 게이트 라인(GL1)이 지그재그 패턴으로 형성되고, 게이트 라인(GL1)과 반도체 층(SE)이 사선으로 교차하기 때문에, 게이트 라인(GL1)과 중첩되는 반도체 층(SE)의 제 1 반도체 채널(A1) 및 제 2 반도체 채널(A2) 영역이 평행사변형으로 된다. 따라서, 게이트 라인(GL1)과 반도체 층(SE)이 직각으로 교차하는 경우에 비해 제 1 반도체 채널(A1) 및 제 2 반도체 채널(A2) 영역이 증가하게 되므로, 그 증가분만큼 개구 영역을 줄일 수 있는 효과를 얻을 수 있다. According to the liquid crystal display according to the embodiment of the present invention described above, since the gate line GL1 is formed in a zigzag pattern and the gate line GL1 and the semiconductor layer SE cross each other diagonally, the gate line GL1 Regions of the first semiconductor channel A1 and the second semiconductor channel A2 of the semiconductor layer SE overlapping the ? Accordingly, compared to the case where the gate line GL1 and the semiconductor layer SE intersect at a right angle, the regions of the first semiconductor channel A1 and the second semiconductor channel A2 increase, so that the opening region can be reduced by the increase. effect can be obtained.

또한 게이트 라인(GL1)이 지그재그 패턴으로 형성되고, 제 2 드레인 전극(D2)에 접속된 연결패턴(CP)이 게이트 라인(GL1)의 제 1 사선부(SL1)의 일부 영역 및 제 2 사선부(SL2)의 일부 영역과 중첩되므로, 제조공정 중 연결패턴(CP)이 상하좌우 어느 한 방향으로 시프트 되더라도 게이트-드레인간 오버랩 구조에 큰 차이가 없게 된다. 따라서, 게이트 라인과 드레인 간 정전용량의 변동을 최소화할 수 있게 되므로 표시패널 내의 화소 간 휘도차에 의한 화질불량의 문제를 해소시킬 수 있는 효과를 얻을 수 있다. In addition, the gate line GL1 is formed in a zigzag pattern, and the connection pattern CP connected to the second drain electrode D2 is a partial region of the first oblique line SL1 and the second oblique line portion of the gate line GL1 . Since it overlaps with a partial region of SL2, there is no significant difference in the overlapping structure between the gate and drain even if the connection pattern CP is shifted in any one of the vertical and horizontal directions during the manufacturing process. Accordingly, it is possible to minimize the variation of the capacitance between the gate line and the drain, and thus it is possible to obtain the effect of solving the problem of image quality deterioration due to the luminance difference between pixels in the display panel.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 상술한 실시예의 설명에서는 탑 게이트 방식의 박막 트랜지스터 구조에 대해서 설명하였으나 버텀 게이트(bottom gate) 방식에 적용될 수도 있다.Those skilled in the art from the above description will be able to see that various changes and modifications are possible without departing from the technical spirit of the present invention. For example, in the description of the above-described embodiment of the present invention, the structure of the thin film transistor of the top gate method has been described, but it may also be applied to the bottom gate method.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. Accordingly, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

GL: 게이트 라인 DL: 데이터 라인
CL: 공통 배선 COM: 공통 전극
Px: 화소 전극 PH: 화소 콘택홀
T1: 구동 박막 트랜지스터 T2: 보상 박막 트랜지스터
G, G1, G2: 게이트 전극 S, S1, S2: 소스 전극
D, D1, D2: 드레인 전극 A, A1, A2: 반도체 채널
GI: 게이트 절연막 PAS1, PAS2: 패시베이션막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
INS: 층간 절연막GL: gate line DL: data line
CL: common wire COM: common electrode
Px: pixel electrode PH: pixel contact hole
T1: driving thin film transistor T2: compensation thin film transistor
G, G1, G2: gate electrode S, S1, S2: source electrode
D, D1, D2: drain electrode A, A1, A2: semiconductor channel
GI: gate insulating film PAS1, PAS2: passivation film
SH: source contact hole SA: source area
DH: drain contact hole DA: drain region
INS: interlayer insulating film

Claims

a plurality of data lines;
a plurality of gate lines intersecting the plurality of data lines and having a zigzag pattern;
first electrodes respectively disposed between the data lines;
at least one second electrode to which a reference voltage is supplied to form an electric field with the first electrodes;
a first region connected to the data line; a second region connected to the first region by a first connection part and overlapping the gate line at a first position; and a second region overlapping with the gate line at a second position; a semiconductor layer comprising a third region connected to the second region by a second connection portion and a fourth region connected to the first electrode and connected to the third region by a third connection portion;
The second area and the third area are respectively disposed in areas divided by the data line.

The method of claim 1,
A first thin film transistor is formed by the first connection part, the second region, the second connection part, and the gate line;
A second thin film transistor is formed by the second connection part, the third region, the third connection part, and the gate line,
The first connection part is a first source electrode of the first thin film transistor, the second region is a first semiconductor channel of the first thin film transistor, and the second connection part is a first drain electrode of the first thin film transistor. , the gate line is a gate electrode of the first thin film transistor,
The second connection part is a second source electrode of the second thin film transistor, the third region is a second semiconductor channel of the second thin film transistor, and the third connection part is a second drain electrode of the second thin film transistor. , wherein the gate line is a gate electrode of the second thin film transistor.

delete

The method of claim 1,
At least one of the second region and the third region is a parallelogram.

5. The method of claim 4,
The second connection part crosses the data line at a right angle and crosses the gate line at an oblique line.

6. The method of any one of claims 1, 2, 4 and 5,
The fourth region is connected to the first electrode through a connection pattern.

7. The method of claim 6,
The zigzag pattern of the gate line includes first and second diagonal portions symmetrical to each other with respect to the data line direction as a central axis,
and the connection pattern includes two regions overlapping the first and second diagonal portions, respectively.

7. The method of claim 6,
the semiconductor layer is disposed on a substrate;
the gate line is disposed on a gate insulating film covering the semiconductor layer,
The data line is disposed on an interlayer insulating layer covering the gate line, and is connected to the first region through a first contact hole penetrating the interlayer insulating layer and the gate insulating layer.

9. The method of claim 8,
the connection pattern is disposed on the interlayer insulating layer to be spaced apart from the data line and connected to the fourth region through a second contact hole penetrating the interlayer insulating layer and the gate insulating layer;
the first electrode is disposed on a first passivation layer that covers the data line and the connection pattern, and is connected to the fourth region through a third contact hole passing through the first passivation layer;
The second electrode is disposed on a second passivation layer covering the first electrode.

9. The method of claim 8,
the connection pattern is disposed on the interlayer insulating layer to be spaced apart from the data line and connected to the fourth region through a second contact hole penetrating the interlayer insulating layer and the gate insulating layer;
the second electrode is disposed on a first passivation layer covering the data line and the connection pattern;
The first electrode is disposed on a second passivation layer that covers the second electrode, and is connected to the connection pattern through the second passivation layer and a third contact hole penetrating the first passivation layer.