KR102119192B1 - Flat Panel Display Having Pixel Structure For Ultra High Pixel Density - Google Patents

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Abstract

본 발명은 초고밀도 화소 집적도를 구현하는 화소 구조를 갖는 평판 표시장치에 관한 것이다. 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판 위에서 매트릭스 방식으로 배치된 마름모 형 서브 화소들; 상기 서브 화소들의 홀수 번째 행과 짝수 번째 행 사이에 가로 방향으로 배치된 게이트 배선; 상기 서브 화소들의 홀수 번째 열의 좌측부에 배치된 홀수 데이터 배선 및 상기 서브 화소들의 짝수 번째 열의 우측부에 배치된 짝수 데이터 배선; 상기 홀수 데이터 배선과 상기 게이트 배선의 교차부에 형성되어 상기 짝수 번째 열 서브 화소에 할당된 짝수 열 박막 트랜지스터; 상기 짝수 데이터 배선과 상기 게이트 배선의 교차부에 형성되어 상기 홀수 번째 열 서브 화소에 할당된 홀수 열 박막 트랜지스터; 그리고 상기 서브 화소들 내에 형성된 화소 전극들을 포함한다.The present invention relates to a flat panel display device having a pixel structure that realizes ultra-high density pixel density. The thin film transistor substrate for a flat panel display according to the present invention includes: rhombus sub-pixels arranged in a matrix manner on a substrate; A gate wiring disposed in a horizontal direction between the odd and even rows of the sub-pixels; Odd data lines arranged on the left side of the odd-numbered columns of the sub-pixels and even data lines arranged on the right-side of the even-numbered columns of the sub-pixels; An even column thin film transistor formed at an intersection of the odd data line and the gate line and allocated to the even column sub-pixel; An odd column thin film transistor formed at an intersection of the even data line and the gate line and assigned to the odd column sub-pixel; And it includes pixel electrodes formed in the sub-pixels.

Description

초고밀도 화소 집적도를 구현하는 화소 구조를 갖는 평판 표시장치{Flat Panel Display Having Pixel Structure For Ultra High Pixel Density}Flat panel display having pixel structure for ultra high pixel density

본 발명은 초고밀도 화소 집적도를 구현하는 화소 구조를 갖는 평판 표시장치에 관한 것이다. 특히, 본 발명은 1,000ppi(Pixel Per Inch) 정도의 초고밀도 화소 집적도를 구현할 수 있는 마름모 형(혹은, 다이아몬드 형) 화소 구조를 갖는 평판 표시장치에 관한 것이다.The present invention relates to a flat panel display device having a pixel structure that realizes ultra-high density pixel density. In particular, the present invention relates to a flat panel display device having a rhombic (or diamond-shaped) pixel structure capable of realizing an ultra-high density pixel density of about 1,000 ppi (Pixel Per Inch).

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED) 및 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판 표시장치가 개발되어 활용되고 있다.As the information society develops, the demand for a display device for displaying images is increasing in various forms. Accordingly, it has rapidly developed into a thin, light and large-area flat panel display device (FPD) that replaces a bulky cathode ray tube (CRT). The flat panel display includes a liquid crystal display device (LCD), a plasma display panel (PDP), an organic light emitting display device (OLED), and an electrophoretic display device: Various flat panel display devices such as ED) have been developed and utilized.

특히, 고속 구동 및 고품질의 영상 정보를 제공할 수 있는 능동 소자인, 박막 트랜지스터를 이용한 액티브 매트릭스 방식의 평판 표시장치들이 집중적으로 개발되고 있다. 액티브 매트릭스 액정 표시장치, 액티브 매트릭스 유기발광 표시장치 및 액티브 매트릭스 전기영동 표시장치가 대표적인 예이다. 이들 액티브 매트릭스 평판 표시장치는, 박막 트랜지스터들이 매트릭스 방식으로 배열된 박막 트랜지스터 기판을 구비하고 있다. 도 1은 액티브 매트릭스 방식으로 배열된 박막 트랜지스터들이 배치된, 일반적인 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도이다.Particularly, active matrix type flat panel display devices using thin film transistors, which are active devices capable of providing high-speed driving and high-quality image information, have been intensively developed. Active matrix liquid crystal display devices, active matrix organic light emitting display devices, and active matrix electrophoretic display devices are typical examples. These active matrix flat panel display devices include thin film transistor substrates in which thin film transistors are arranged in a matrix manner. 1 is a plan view showing a structure of a thin film transistor substrate for a typical flat panel display device, in which thin film transistors arranged in an active matrix manner are disposed.

도 1을 참조하면, 일반적으로 평판 표시장치용 박막 트랜지스터 기판은, 매트릭스 방식으로 배열된 사각형 구조를 갖는 단위 화소(P) 복수 개를 포함한다. 단위 화소(P) 하나는, 장방형의 형상을 갖는 적색(R), 녹색(G) 및 청색(B) 서브 화소(SP) 세 개를 포함한다. 즉, 다수 개의 서브 화소(SP)들이 매트릭스 방식으로 배열된 구조를 갖는다고 볼 수도 있다.Referring to FIG. 1, in general, a thin film transistor substrate for a flat panel display device includes a plurality of unit pixels P having a rectangular structure arranged in a matrix manner. One unit pixel P includes three red (R), green (G), and blue (B) sub-pixels SP having a rectangular shape. That is, it may be considered that a plurality of sub-pixels SP have a structure arranged in a matrix manner.

서브 화소(SP)들은 가로 방향으로 진행하는 다수 개의 게이트 배선(GL)들이 세로 방향으로 일정 간격을 두고 배열되고, 세로 방향으로 진행하는 다수 개의 데이터 배선(DL)들이 가로 방향으로 일정 간격을 두고 배열되어 형성하는 장방형의 공간에 의해 정의된다. 서브 단위 화소(P) 내에는 서브 단위 화소(P)의 내측 영역에서 최대한의 면적을 갖는 발광 영역을 정의하는 화소 전극(PXL)이 배치된다.In the sub-pixels SP, a plurality of gate lines GL running in the horizontal direction are arranged at regular intervals in the vertical direction, and a plurality of data lines DL running in the vertical direction are arranged at regular intervals in the horizontal direction. It is defined by the rectangular space that is formed. In the sub unit pixel P, a pixel electrode PXL defining an emission area having a maximum area in an inner region of the sub unit pixel P is disposed.

서브 단위 화소(P)의 한쪽 구석에는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기한 소스 전극(S) 그리고, 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극(D)을 포함하는 박막 트랜지스터(T)가 하나씩 배치된다. 드레인 전극(D)은 화소 전극(PXL)과 연결되어 있다. 박막 트랜지스터(T)의 게이트 전극(G)이 선택되면, 그 순간에 데이터 배선(DL)에 인가되는 화상 정보는 소스 전극(S) 및 드레인 전극(D)을 통해 화소 전극(PXL)으로 전달된다.In one corner of the sub-unit pixel P, a gate electrode G branched from the gate wiring GL, a source electrode S branched from the data wiring DL, and a drain electrode facing a predetermined distance from the source electrode The thin film transistors T including (D) are disposed one by one. The drain electrode D is connected to the pixel electrode PXL. When the gate electrode G of the thin film transistor T is selected, image information applied to the data line DL at that moment is transferred to the pixel electrode PXL through the source electrode S and the drain electrode D. .

도 1과 같은 직사각형 모양의 서브 화소(SP) 구조에서는 화소 집적도를 고 집적화하는 데 한계가 있다. 도 2는 종래 기술에 의해 초고밀도 화소 집적화를 구현할 경우의 서브 화소의 구조를 나타내는 평면도이다. 도 2를 참조하여, 초고밀도 화소 집적도를 구현하는 경우에 대해서 설명한다.In the rectangular sub-pixel (SP) structure as shown in FIG. 1, there is a limit to high integration of pixel integration. 2 is a plan view showing the structure of a sub-pixel when ultra-high-density pixel integration is implemented by a conventional technique. Referring to FIG. 2, a case in which ultra-high density pixel integration is implemented will be described.

초고밀도(예를 들어, 1,000ppi 해상도) 화소 집적도를 구현하기 위해서는, 박막 트랜지스터 기판의 크기에 따라 다소 차이가 있을 수 있지만, 서브 화소(SP)의 폭(W)은 약 8.47㎛이고 길이(L)은 약 25.4㎛로 설정할 수 있다. 즉, 화소(PXL) 하나는, 폭(Wp)이 약 25.4㎛이고 길이(Lp)가 약 25.4㎛인 정사각형의 모양을 갖는다.In order to realize ultra-high density (for example, 1,000 ppi resolution) pixel density, there may be some differences depending on the size of the thin film transistor substrate, but the width (W) of the sub-pixel (SP) is about 8.47 μm and the length (L ) Can be set to about 25.4 μm. That is, one pixel PXL has a square shape having a width Wp of about 25.4 μm and a length Lp of about 25.4 μm.

그리고, 현재 안정된 공정에서 형성할 수 있는 배선의 폭이 약 2㎛인 것을 감안하면, 데이터 배선(GL)과 데이터 배선(GL) 사이의 공간은 약 6㎛ 정도만 남는다. 즉, 6㎛의 폭 안에 박막 트랜지스터(T)를 형성하여야 하는데, 실질적으로 이 공간 내에 채널 층을 형성하는 것은 불가능하다. 또한, 현재 공정에서 데이터 배선(DL)과 중첩하도록 형성하는 블랙 매트릭스의 경우, 정렬 마진 등을 고려할 때, 블랙 매트릭스 형성 공간으로 5㎛를 확보하여야 한다. 그러면, 화소 전극(PXL)에서 결정되는 발광 영역으로 약 3㎛ 정도만 확보할 수 있다. 이는 실질적으로 화소 전극(PXL) 패턴 및/또는 발광 영역을 형성할 수 없는 공간일 뿐 아니라, 형성하더라도 실질적으로 화소로서 사용할 수 없다.And, considering that the width of the wiring that can be formed in the current stable process is about 2 μm, only about 6 μm of space is left between the data wiring GL and the data wiring GL. That is, it is necessary to form the thin film transistor T within a width of 6 μm, but it is practically impossible to form a channel layer in this space. In addition, in the case of a black matrix formed to overlap with the data wiring DL in the current process, when considering alignment margin, etc., 5 μm should be secured as a space for forming the black matrix. Then, only about 3 μm can be secured as the emission region determined by the pixel electrode PXL. This is not only a space in which a pixel electrode (PXL) pattern and/or a light emitting region cannot be formed substantially, but even when formed, it cannot be used as a pixel.

이와 같이 현재 사용하고 있는 직사각형 형태의 서브 화소 구조로 수백ppi 수준의 고밀도 화소 집적도는 구현하여 왔지만, 1,000ppi 수준의 초고밀도 화소 집적도는 실현할 수 없다는 한계가 있다.As described above, although a high-density pixel density of several hundred ppi level has been implemented with a rectangular sub-pixel structure currently used, there is a limitation that an ultra-high density pixel density of 1,000 ppi level cannot be realized.

본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 초고밀도 화소 집적도를 구현하는 화소 구조를 갖는 평판 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 초고밀도 화소 직접도를 구현함에 따라 크기가 작아진 능동 소자의 특성을 보완하기 위해 직렬로 연결된 두 개의 능동 소자를 구비한 평판 표시장치를 제공하는 데 있다.An object of the present invention is to provide a flat panel display device having a pixel structure that realizes an ultra-high density pixel density as an invention devised to solve the problems of the prior art. Another object of the present invention is to provide a flat panel display device having two active elements connected in series in order to compensate for characteristics of an active element having a small size due to realization of ultra-high density pixel directness.

상기 본 발명의 목적을 달성하기 위해, 본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 기판 위에서 매트릭스 방식으로 배치된 마름모 형 서브 화소들; 상기 서브 화소들의 홀수 번째 행과 짝수 번째 행 사이에 가로 방향으로 배치된 게이트 배선; 상기 서브 화소들의 홀수 번째 열의 좌측부에 배치된 홀수 데이터 배선 및 상기 서브 화소들의 짝수 번째 열의 우측부에 배치된 짝수 데이터 배선; 상기 홀수 데이터 배선과 상기 게이트 배선의 교차부에 형성되어 상기 짝수 번째 열 서브 화소에 할당된 짝수 열 박막 트랜지스터; 상기 짝수 데이터 배선과 상기 게이트 배선의 교차부에 형성되어 상기 홀수 번째 열 서브 화소에 할당된 홀수 열 박막 트랜지스터; 그리고 상기 서브 화소들 내에 형성된 화소 전극들을 포함한다.In order to achieve the object of the present invention, a thin film transistor substrate for a flat panel display device according to the present invention includes: rhombic sub-pixels arranged in a matrix manner on a substrate; A gate wiring disposed in a horizontal direction between the odd and even rows of the sub-pixels; Odd data lines arranged on the left side of the odd-numbered columns of the sub-pixels and even data lines arranged on the right-side of the even-numbered columns of the sub-pixels; An even column thin film transistor formed at an intersection of the odd data line and the gate line and allocated to the even column sub-pixel; An odd column thin film transistor formed at an intersection of the even data line and the gate line and assigned to the odd column sub-pixel; And it includes pixel electrodes formed in the sub-pixels.

상기 짝수 열 박막 트랜지스터는, 상기 홀수 데이터 배선과 접촉하는 소스 영역; 상기 소스 영역에서 연장되어 상기 게이트 배선을 중첩하는 채널 영역; 그리고 상기 짝수 번째 열 서브 화소로 연장되는 드레인 영역을 포함하는 것을 특징으로 한다.The even column thin film transistor includes: a source region in contact with the odd data wiring; A channel region extending from the source region and overlapping the gate wiring; And a drain region extending to the even-numbered column sub-pixels.

상기 채널 영역은, 상기 게이트 배선에서 V자로 연결되는 두 부분을 중첩하여 직렬로 연결된 두 개의 채널 영역을 포함하는 것을 특징으로 한다.The channel region is characterized in that it comprises two channel regions connected in series by overlapping two portions connected to the V-shape in the gate wiring.

상기 홀수 열 박막 트랜지스터는, 상기 짝수 데이터 배선과 접촉하는 소스 영역; 상기 소스 영역에서 연장되어 상기 게이트 배선을 중첩하는 채널 영역; 그리고 상기 홀수 번째 열 서브 화소로 연장되는 드레인 영역을 포함하는 것을 특징으로 한다.The odd column thin film transistor includes: a source region in contact with the even data wiring; A channel region extending from the source region and overlapping the gate wiring; And a drain region extending to the odd-numbered column sub-pixels.

상기 채널 영역은, 상기 게이트 배선에서 역 V자로 연결되는 두 부분을 중첩하여 직렬로 연결된 두 개의 채널 영역을 포함하는 것을 특징으로 한다.The channel region may include two channel regions connected in series by overlapping two portions connected to the inverted V-shape in the gate wiring.

상기 게이트 배선을 따라 이웃하는 세 개의 상기 서브 화소들을 선택하여, 적색, 녹색 및 청색 중 어느 하나를 배정하고, 상기 세 개의 서브 화소들을 하나의 단위 화소로 정의하는 것을 특징으로 한다.It is characterized in that three sub-pixels adjacent to each other are selected along the gate wiring, and one of red, green, and blue is assigned, and the three sub-pixels are defined as one unit pixel.

상기 데이터 배선을 따라 이웃하는 세 개의 상기 서브 화소들을 선택하여, 적색, 녹색 및 청색 중 어느 하나를 배정하고, 상기 세 개의 서브 화소들을 하나의 단위 화소로 정의하는 것을 특징으로 한다.It is characterized in that three neighboring sub-pixels are selected along the data line, one of red, green, and blue is assigned, and the three sub-pixels are defined as one unit pixel.

상기 서브 화소들은, 행 별로 적색, 녹색 및 청색 중 어느 한 색상이 배정되는 방식 및 열 별로 적색, 녹색 및 청색 중 어느 한 색상이 배정되는 방식 중 어느 한 방식으로 배치되는 것을 특징으로 한다.The sub-pixels may be arranged in one of red, green, and blue colors assigned to each row and one of red, green, and blue colors assigned to each row.

상기 마름모 형 서브 화소들은, 수평 대각선 대비 수직 대각선의 길이 비가 3:2인 비율을 갖는 마름모 형상을 갖는 것을 특징으로 한다.The rhombus-type sub-pixels are characterized by having a rhombus shape having a ratio of a length ratio of a horizontal diagonal to a vertical diagonal of 3:2.

상기 마름모 형 서브 화소들은, 수평 대각선의 길이가 25.4㎛ 이고, 수직 대각선의 길이가 16.54㎛ 인 것을 특징으로 한다.The rhombus sub-pixels are characterized in that the horizontal diagonal length is 25.4 μm and the vertical diagonal length is 16.54 μm.

본 발명에 의한 평판 표시장치용 박막 트랜지스터 기판은, 종래 기술과 동일한 화소 면적을 가지면서 1,000ppi 수준의 초고밀도 화소 집적도를 이룩할 수 있는 마름모 형 서브 화소 구조를 갖는다. 또한, 데이터 배선의 개수를 2/3으로 줄임으로써, 데이터 구동의 부하를 줄일 수 있다. 게이트 배선의 개수는 3/2로 증가하지만, 하나의 게이트 배선의 상변 및 하변에 배치되는 화소들을 모두 구동함으로써, 게이트 구동의 효율은 더 향상할 수 있다.The thin film transistor substrate for a flat panel display according to the present invention has a rhombic sub-pixel structure capable of achieving an ultra-high density pixel density of 1,000 ppi while having the same pixel area as that of the prior art. Further, by reducing the number of data wires to 2/3, the load of data driving can be reduced. Although the number of gate wirings increases to 3/2, the efficiency of the gate driving can be further improved by driving all the pixels arranged on the upper and lower sides of one gate wiring.

도 1은 액티브 매트릭스 방식으로 배열된 박막 트랜지스터들이 배치된, 일반적인 평판 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2는 종래 기술에 의해 초고밀도 화소 집적화를 구현할 경우의 서브 화소의 구조를 나타내는 평면도.
도 3은 본 발명에 의한 초고밀도 화소 집적화를 구현하는 마름로 형 서브 화소 구조를 나타내는 평면도.
도 4는 본 발명에 의한 초고밀도 화소 집적화를 구현하는 마름모 형 서브 화소 구조를 갖는 평판 표시장치의 구조를 나타내는 평면도.1 is a plan view showing a structure of a thin film transistor substrate for a typical flat panel display device, in which thin film transistors arranged in an active matrix manner are arranged.
Fig. 2 is a plan view showing the structure of a sub-pixel when ultra-high-density pixel integration is realized by the prior art.
3 is a plan view showing a rhombus-type sub-pixel structure that realizes ultra-high-density pixel integration according to the present invention.
4 is a plan view showing a structure of a flat panel display having a rhombus sub-pixel structure for realizing ultra-high density pixel integration according to the present invention.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시 예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. Throughout the specification, the same reference numbers refer to substantially the same components. In the following description, when it is determined that the detailed description of the known technology or configuration related to the present invention may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

도 3은 본 발명에 의한 초고밀도 화소 집적화를 구현하는 마름모 형 서브 화소 구조를 나타내는 평면도이다. 본 발명에 의한 서브 화소는 마름모 형태를 갖는다. 특히, 수평 대각선이 25.4㎛이고, 수직 대각선이 16.54㎛인 마름모 형상으로 서브 화소를 형성할 수 있다. 이 경우, 서브 화소(SP)의 면적은 16.54 x 25.4 / 2 = 201.1(㎛2)이 된다. 이는, 도 2에서 실질적으로 구현하지 못했던 종래 기술에 의한 화소 구조에서 서브 화소(SP)의 면적인 8.47 x 25.4 = 215.1(㎛2)와 유사한 면적을 갖는다.3 is a plan view showing a rhombic sub-pixel structure for realizing ultra-high density pixel integration according to the present invention. The sub-pixel according to the present invention has a rhombus shape. In particular, a sub-pixel may be formed in a rhombus shape with a horizontal diagonal of 25.4 μm and a vertical diagonal of 16.54 μm. In this case, the area of the sub-pixel SP is 16.54 x 25.4 / 2 = 201.1 (㎛ 2 ). This has an area similar to the area of 8.47 x 25.4 = 215.1 (µm 2 ) of the sub-pixel SP in the pixel structure according to the prior art, which was not practically implemented in FIG. 2 .

또한, 마름모 형 단위 화소(SP)의 한 변의 길이는 약 15.15㎛가 된다. 따라서, 종래 기술에서와 같이, 마름모를 이루는 4 변 중 서로 평행하게 마주보는 두 변에 배선(DL)이 배치하더라도, 두 배선(DL)들 사이의 간격을 13㎛ 이상 확보할 수 있다. 더구나, 5㎛ 블랙 매트릭스 폭을 고려하더라도, 단위 화소(SP)의 최소 폭을 10㎛ 확보할 수 있다. 이는 박막 트랜지스터 및 화소 전극의 패턴을 형성할 수 있는 충분한 공간이 된다.In addition, the length of one side of the rhombic unit pixel SP is about 15.15 μm. Therefore, as in the prior art, even if the wiring DL is disposed on two sides facing each other in parallel among the four sides forming the rhombus, it is possible to secure a distance of 13 µm or more between the two wirings DL. Moreover, even if the 5 m black matrix width is considered, the minimum width of the unit pixel SP can be secured to 10 m. This becomes a sufficient space to form patterns of the thin film transistor and the pixel electrode.

다시 말해, 본 발명에 의한 서브 화소는, 수평 대각선 대비 수직 대각선의 길이 비가 3:2인 비율을 갖는 마름모 형상을 갖는 것을 특징으로 한다. 그 결과, 폭 대비 길이의 비율이 1:3인 직사각형 모양의 서브 화소와 동일한 면적을 가지면서, 1,000ppi 수준의 초고밀도 화소 집적도를 이룩할 수 있다. 이상은, 본 발명에서 하나의 서브 화소 구성을 어떻게 이루는 지에 대해 설명하였다. 이하에서는 본 발명에 의한 초고밀도 화소 집적도를 구현하는 화소 구조를 갖는 평판 표시장치에 대해서 설명한다.In other words, the sub-pixel according to the present invention is characterized by having a rhombus shape having a ratio of a length ratio of 3:2 to a horizontal diagonal to a horizontal diagonal. As a result, it is possible to achieve an ultra-high density pixel density of 1,000 ppi while having the same area as a rectangular sub-pixel having a ratio of width to length of 1:3. The above has described how to form one sub-pixel configuration in the present invention. Hereinafter, a flat panel display device having a pixel structure that implements the ultra-high density pixel density according to the present invention will be described.

도 4는 본 발명에 의한 초고밀도 화소 집적화를 구현하는 마름모 형 서브 화소 구조를 갖는 평판 표시장치의 구조를 나타내는 평면도이다. 도 4를 참조하면, 본 발명에 의한 평판 표시장치는, 매트릭스 방식으로 배열된 마름모 형상을 갖는 다수 개의 서브 화소들을 포함한다. 마름모 형 서브 화소들은 서로 평행한 일변이 서로 인접하도록 배치된다. 그 결과, 복수 개의 마름모 형 서브 화소들이 지그재그 형태로 배열된다.4 is a plan view showing a structure of a flat panel display having a rhombus sub-pixel structure that implements ultra-high density pixel integration according to the present invention. Referring to FIG. 4, the flat panel display device according to the present invention includes a plurality of sub-pixels having a rhombus shape arranged in a matrix manner. The rhombus sub-pixels are arranged such that one side parallel to each other is adjacent to each other. As a result, a plurality of rhombus sub-pixels are arranged in a zigzag form.

하나의 화소 행에는 마름모 형 서브 화소들이, 수평 대각선들이 동일 선상에 놓이도록 배치된다. 하나의 화소 행 아래에는 이웃하는 화소 행이 서로 엇갈려 배치된다. 예를 들어, 위에 있는 화소 행을 구성하는 서브 화소들의 우측 하단 변은 아래에 있는 화소 행을 구성하는 서브 화소 들의 좌측 상단 변과 평행하게 서로 대향하는 방식으로 배치된다. 이와 같이 복수 개의 마름모 형 서브 화소들에는 각각 마름모 형상을 갖는 화소 전극(PXL)이 배치된다.In one pixel row, rhombus sub-pixels are arranged such that horizontal diagonal lines lie on the same line. Under one pixel row, neighboring pixel rows are alternately arranged. For example, the lower right side of the sub pixels constituting the upper pixel row are arranged in a manner opposite to each other in parallel with the upper left side of the sub pixels constituting the lower pixel row. As described above, pixel electrodes PXL having a rhombus shape are disposed in the plurality of rhombus sub-pixels.

홀수 번째 화소 행과 짝수 번째 화소 행이 한 쌍을 이루도록 그룹화된다. 그리고, 홀수 번째 화소 행과 짝수 번째 화소 행 사이에는 게이트 배선(GL)이 하나 배치된다. 게이트 배선(GL)은 이웃하는 한 쌍의 화소 행들 사이에서, 마름모 형 화소 전극(PXL)의 인접하는 변들을 따라 기판의 가로 방향으로 진행한다. 따라서, 게이트 배선(GL)은 갈매기 모양인 ∨형과 ∧형이 반복되어 배치된다.The odd-numbered pixel rows and the even-numbered pixel rows are grouped to form a pair. In addition, one gate line GL is disposed between the odd-numbered pixel rows and the even-numbered pixel rows. The gate wiring GL runs in a horizontal direction of the substrate between adjacent pairs of pixel rows and along adjacent sides of the rhombic pixel electrode PXL. Therefore, the gate wiring GL is repeatedly arranged with a chevron-shaped ∨-type and a ∧-type.

홀수 번째 화소 열과 짝수 번째 화소 열이 한 쌍을 이루도록 그룹화된다. 그리고, 홀수 번째 화소 열의 좌측에 홀수 데이터 배선(DL1)이 배치되고, 짝수 번째 화소 열의 우측에 짝수 데이터 배선(DL2)이 배치된다. 데이터 배선(DL1, DL2)들은 기판의 세로 방향으로 진행하는 수직 배선 형상을 갖는다. 특히, 제1 데이터 배선(DL1)은 홀수 번째 화소 열의 좌측 일부와 중첩하도록, 그리고 제2 데이터 배선(DL2)은 짝수 번째 화소 열의 우측 일부와 중첩하도록 배치된다.The odd-numbered pixel columns and the even-numbered pixel columns are grouped to form a pair. Then, the odd data lines DL1 are arranged on the left side of the odd-numbered pixel columns, and the even data lines DL2 are arranged on the right side of the even-numbered pixel columns. The data wirings DL1 and DL2 have a vertical wiring shape that runs in the vertical direction of the substrate. In particular, the first data line DL1 is arranged to overlap the left part of the odd-numbered pixel column, and the second data line DL2 is arranged to overlap the right part of the even-numbered pixel column.

게이트 배선(GL)에서 꺾인 부위인 ∨ 모양으로 꺾인 부위 및 ∧ 모양으로 꺾인 부위에 박막 트랜지스터(T)가 배치된다. 특히, 본 발명에서는 초고밀도 화소 집적도를 이루기 때문에, 박막 트랜지스터의 크기를 최소화하는 것이 바람직하다. 따라서, 게이트 전극(G)을 게이트 배선(GL)에서 분기된 형상으로 만들지 않고, 게이트 배선(GL)의 일부분을 반도체 채널 층과 중첩시켜 게이트 전극(G)으로 사용하는 것이 바람직하다.In the gate wiring GL, the thin film transistor T is disposed at the bent portion and the bent portion. In particular, in the present invention, it is desirable to minimize the size of the thin film transistor because it achieves an ultra-high density pixel density. Therefore, it is preferable to use the gate electrode G as a gate electrode G by overlapping a portion of the gate line GL with the semiconductor channel layer, without making the gate line G branched from the gate line GL.

예를 들어, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 박막 트랜지스터(T)를 형성하고, 가장 근접하는 서브 화소(SP)에 형성된 화소 전극(PXL)에 박막 트랜지스터(T)를 연결할 수 있다. 도면으로 나타내지 않았지만, 홀수 데이터 배선(DL1)에서 연결되고, 게이트 배선(GL)을 가로질러 중첩한 후, 홀수 번째 행 홀수 번째 열의 서브 화소에 형성된 화소 전극(PXL)에 연결되는 반도체 층을 형성함으로써 박막 트랜지스터를 형성할 수 있다.For example, the thin film transistor T is formed at a region where the gate line GL and the data line DL intersect, and the thin film transistor T is formed on the pixel electrode PXL formed in the closest sub-pixel SP. Can connect. Although not shown in the figure, by forming a semiconductor layer connected to the odd-numbered data line DL1 and overlapping across the gate line GL, and then connected to the pixel electrode PXL formed in the sub-pixel of the odd-numbered row odd-numbered column A thin film transistor can be formed.

하지만, 본 발명에서 추구하는 초고밀도 화소 집적도를 갖는 평판 표시장치를 구현할 경우, 서브 화소의 크기가 작아지고, 더불어 박막 트랜지스터의 크기도 작아진다. 박막 트랜지스터가 작아지면, 화소를 구동하는 능동 소자의 효율이나 구동 성능이 저하될 수 있다. 물론 화소 전극의 크기도 작아지지만, 박막 트랜지스터가 차지할 수 있는 영역의 감소율이 더욱 심각할 수 있다. 이를 방지하기 위해, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)가 직렬로 연결되도록 구성하는 것이 바람직하다.However, when implementing a flat panel display device having the ultra-high density pixel density pursued in the present invention, the size of the sub-pixel is reduced, and the size of the thin film transistor is also reduced. When the thin film transistor becomes small, efficiency or driving performance of an active element driving a pixel may deteriorate. Of course, the size of the pixel electrode is also small, but the reduction rate of the area occupied by the thin film transistor may be more serious. In order to prevent this, it is preferable to configure the first thin film transistor T1 and the second thin film transistor T2 to be connected in series.

예를 들어, 홀수 데이터 배선(DL1)과 게이트 배선(GL)의 ∨ 모양으로 꺾인 부위가 만나는 위치에서 짝수 번째 화소 열의 화소 전극(PXL)에 연결된 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)를 형성할 수 있다. 좀 더 구체적으로 설명하면, 홀수 데이터 배선(DL1)과 접촉하며, 게이트 배선(GL)의 ∨ 모양으로 꺾인 부위를 중첩하여 직렬 연결된 두 개의 채널 영역(도 4에서 빗금 친 영역)을 형성한 후, 짝수 행 짝수 열의 화소에 할당된 화소 전극(PXL)에 연결된 반도체 층(SE)이 배치될 수 있다. 한편, 짝수 데이터 배선(DL2)과 접촉하며, 게이트 배선의 ∧ 모양으로 꺾인 부위를 중첩하여 직렬 연결된 두 개의 채널 영역을 형성한 후, 홀수 행 홀수 열의 화소에 할당된 화소 전극(PXL)에 연결된 반도체 층(SE)이 배치될 수 있다.For example, the first thin film transistor T1 and the second thin film transistor (T1) and the second thin film transistor (T1) connected to the pixel electrode (PXL) of the even numbered pixel column at the position where the bent part of the odd data line DL1 and the gate line GL meet T2). More specifically, after forming the two channel regions (hatched regions in FIG. 4) that are in contact with the odd data wires DL1 and overlap the bent portions of the gate wires GL in series, in FIG. 4. The semiconductor layer SE connected to the pixel electrode PXL allocated to the pixels in the even rows and the even columns may be disposed. On the other hand, the semiconductor is connected to the pixel electrode PXL allocated to the pixels of odd rows and odd rows after forming the two channel regions connected in series by overlapping the bent portion of the gate wiring and in contact with the even data wiring DL2. Layer SE may be disposed.

여기에서 주의할 것은, 본 발명에 의한 마름모 형 서브 화소의 매트릭스 배열은 서로 엇갈리도록 배치되므로, 홀수 행 홀수 열 서브 화소와, 짝수행 짝수 열 서브 화소로만 구분된다. 즉, 홀수 행 짝수 열 서브 화소와 짝수 행 홀수 열 서브 화소를 할당할 수 없는 구조이다.Note that, since the matrix arrangement of the rhombus sub-pixels according to the present invention is arranged to be staggered with each other, it is divided into only odd-numbered odd-numbered sub-pixels and even-numbered even-numbered sub-pixels. That is, it is a structure in which odd-numbered row even column sub-pixels and even-numbered row odd column sub-pixels cannot be assigned.

채널 영역은 게이트 배선(GL)을 마스크로 하여 반도체 층(SE)에 불순물을 주입함으로써 형성할 수 있다. 예를 들어, 반도체 층(SE) 중에서 게이트 배선(GL)과 중첩된 부분에는 불순물이 주입되지 않아 채널 층으로 형성되고, 불순물이 주입된 반도체 층(SE) 부분은 도체화되어 전극으로 작동할 수 있다.The channel region can be formed by implanting impurities into the semiconductor layer SE using the gate wiring GL as a mask. For example, a portion of the semiconductor layer SE overlapping with the gate wiring GL is formed as a channel layer because impurities are not implanted, and the portion of the semiconductor layer SE in which the impurities are implanted is conductive to operate as an electrode. have.

또한, 게이트 배선(GL)이 꺾임 구조를 가지므로, 꺾이는 부분에서 반도체 층이 게이트 배선(GL)을 두 번 중첩할 수 있다. 이러한 형상적 특징을 이용하여, 직렬로 연결된 2 개의 박막 트랜지스터들(T1, T2)을 하나의 화소 전극(PXL)에 연결할 수 있다. 직렬로 연결된 두 개의 박막 트랜지스터들(T1, T2)을 이용하므로, 향상된 표시장치의 구동 성능을 확보할 수 있다.In addition, since the gate wiring GL has a bent structure, the semiconductor layer can overlap the gate wiring GL twice at the bent portion. By using such a shape feature, two thin film transistors T1 and T2 connected in series can be connected to one pixel electrode PXL. Since two thin film transistors T1 and T2 connected in series are used, it is possible to secure driving performance of the improved display device.

이와 같은 구조에서는, 하나의 게이트 배선(GL)이 선택되면, 게이트 배선(GL)의 위쪽과 아래쪽에 배치된 홀수 행 화소 전극(PXL)과 짝수 행 화소 전극(PXL)이 모두 화상 정보를 표시한다. 따라서, 단위 단위 화소(P)를 정의하기 위한 서브 화소들(SP)은, 게이트 배선(GL)을 따라 이웃하는 세 개의 서브 화소들(SP)로 선택하는 방식으로 할당할 수 있다. 이 경우, 도 4에서 괄호 없이 R, G, B로 나타낸 것과 같이, 열 별로 적색, 녹색 및 청색 중 어느 한 색상이 할당되며, 적-녹-청색이 순차적으로 반복하는 구조를 갖는다.In such a structure, when one gate line GL is selected, both the odd row pixel electrode PXL and the even row pixel electrode PXL disposed above and below the gate line GL display image information. . Therefore, the sub-pixels SP for defining the unit-unit pixel P may be allocated by selecting three neighboring sub-pixels SP along the gate line GL. In this case, as shown by R, G, and B without parentheses in FIG. 4, any one of red, green, and blue colors is assigned to each column, and red-green-blue is sequentially repeated.

예를 들어, n번째 행 n번째 열의 서브 화소를 적색(R) 서브 화소로, (n+1)번째 행 (n+1)번째 열의 서브 화소를 녹색(G) 서브 화소로, 그리고 n번째 행 (n+2)번째 열의 서브 화소를 청색(B) 서브 화소로 할당할 수 있다. 그리고, 이와 같이 게이트 배선(GL)을 따라 가로방향으로 연속으로 이웃하는 세 개의 서브 화소들을 하나의 단위 화소로 할당할 수 있다.For example, the sub-pixel of the n-th row of the n-th column is the red (R) sub-pixel, the (n+1)-th row of the sub-pixel is the green (G) sub-pixel, and the n-th row The sub-pixel in the (n+2)-th column may be allocated as a blue (B) sub-pixel. In addition, three sub-pixels that are continuously adjacent in the horizontal direction along the gate line GL may be allocated as one unit pixel.

또 다른 방법으로는, 데이터 배선(DL)이 진행하는 행 방향으로 서로 이웃하는 세 개의 서브 화소들(SP)을 선택하여 하나의 단위 단위 화소(P)를 할당할 수도 있다. 즉, n번째 행, n번째 열의 서브 화소를 적색(R) 서브 화소로, (n+1)번째 행 (n+1)번째 열의 서브 화소를 녹색(G) 서브 화소로, 그리고 (n+2)번째 행 n번째 열의 서브 화소를 청색(B) 서브 화소로 할당할 수 있다. 이 경우, 도 4에서 괄호로 표기한 (R), (G), (B)와 같이, 행 별로 적색, 녹색 및 청색 중 어느 한 색상이 할당되며, 적-녹-청색이 순차적으로 반복하는 구조를 갖는다.
As another method, one unit pixel P may be allocated by selecting three sub-pixels SP adjacent to each other in a row direction in which the data line DL progresses. That is, the sub-pixels of the n-th row and n-th column are red (R) sub-pixels, the (n+1)-th row (n+1)-th subpixel is the green (G) sub-pixel, and (n+2) ) The sub-pixel of the n-th column of the n-th row may be allocated as a blue (B) sub-pixel. In this case, as shown in parentheses (R), (G), and (B) in FIG. 4, any one of red, green, and blue colors is assigned to each row, and red-green-blue are sequentially repeated. Have

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.Through the above description, those skilled in the art will appreciate that various changes and modifications are possible without departing from the spirit of the present invention. Therefore, the present invention should not be limited to the contents described in the detailed description, but should be defined by the claims.

P: 단위 화소 SP: 서브 화소
PXL: 화소 전극 GL: 게이트 배선
DL: 데이터 배선 T: 박막 트랜지스터
G: 게이트 전극 S: 소스 전극
D: 드레인 전극 Wp: 화소의 폭
Lp: 화소의 길이 W: 서브 화소의 폭
A: 채널 층 T1: 제1 박막 트랜지스터
T2: 제2 박막 트랜지스터P: unit pixel SP: sub-pixel
PXL: Pixel electrode GL: Gate wiring
DL: Data wiring T: Thin film transistor
G: Gate electrode S: Source electrode
D: Drain electrode Wp: Pixel width
Lp: length of the pixel W: width of the sub-pixel
A: Channel layer T1: First thin film transistor
T2: second thin film transistor

Claims (14)

기판 위에서 매트릭스 방식으로 배치된 마름모 형 서브 화소들;
상기 서브 화소들의 홀수 번째 행과 짝수 번째 행 사이에 가로 방향으로 배치된 게이트 배선;
상기 서브 화소들의 홀수 번째 열의 좌측부에 배치된 홀수 데이터 배선 및 상기 서브 화소들의 짝수 번째 열의 우측부에 배치된 짝수 데이터 배선;
상기 홀수 데이터 배선과 상기 게이트 배선의 교차부에 형성되어 상기 짝수 번째 열 서브 화소에 할당된 짝수 열 박막 트랜지스터;
상기 짝수 데이터 배선과 상기 게이트 배선의 교차부에 형성되어 상기 홀수 번째 열 서브 화소에 할당된 홀수 열 박막 트랜지스터; 그리고
상기 서브 화소들 내에 형성된 화소 전극들을 포함하며,
상기 짝수 열 박막 트랜지스터는 상기 짝수 번째 열 서브 화소에 연결된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고, 상기 홀수 열 박막 트랜지스터는 상기 홀수 번째 열 서브 화소에 연결된 제1 박막 트랜지스터 및 제2 박막 트랜지스터를 포함하고,
상기 짝수 번째 열 서브 화소와 상기 홀수 번째 열 서브 화소 각각에서, 상기 제1 박막 트랜지스터 및 상기 제2 박막 트랜지스터는 상기 게이트 배선과 두 부분을 중첩하여 직렬로 연결된 두 개의 채널 영역을 포함하는 하나의 반도체 층을 포함하는 것을 특징으로 하는 평판 표시장치.
Rhombic sub-pixels arranged in a matrix manner on the substrate;
A gate wiring disposed in a horizontal direction between the odd and even rows of the sub-pixels;
Odd data lines arranged on the left side of the odd-numbered columns of the sub-pixels and even data lines arranged on the right-side of the even-numbered columns of the sub-pixels;
An even column thin film transistor formed at an intersection of the odd data line and the gate line and allocated to the even column sub-pixel;
An odd column thin film transistor formed at an intersection of the even data line and the gate line and assigned to the odd column sub-pixel; And
Pixel electrodes formed in the sub-pixels,
The even column thin film transistor includes a first thin film transistor and a second thin film transistor connected to the even column sub-pixel, and the odd column thin film transistor is a first thin film transistor and a second thin film transistor connected to the odd column sub pixel. Including,
In each of the even-numbered sub-pixels and the odd-numbered sub-pixels, the first thin film transistor and the second thin film transistor overlap one portion of the gate wiring and two semiconductor regions including two channel regions connected in series. A flat panel display comprising a layer.
제 1 항에 있어서,
상기 짝수 열 박막 트랜지스터는,
상기 홀수 데이터 배선과 접촉하는 소스 영역;
상기 소스 영역에서 연장되어 상기 게이트 배선을 중첩하는 채널 영역; 그리고
상기 짝수 번째 열 서브 화소로 연장되는 드레인 영역을 포함하는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
The even column thin film transistor,
A source region in contact with the odd data wiring;
A channel region extending from the source region and overlapping the gate wiring; And
And a drain region extending to the even-numbered column sub-pixels.
제 2 항에 있어서,
상기 두 개의 채널 영역은, 상기 게이트 배선에서 V자로 연결되는 두 부분에 중첩하는 것을 특징으로 하는 평판 표시장치.
According to claim 2,
The two channel regions, the flat panel display device, characterized in that it overlaps the two parts connected to the V-shaped in the gate wiring.
제 1 항에 있어서,
상기 홀수 열 박막 트랜지스터는,
상기 짝수 데이터 배선과 접촉하는 소스 영역;
상기 소스 영역에서 연장되어 상기 게이트 배선을 중첩하는 채널 영역; 그리고
상기 홀수 번째 열 서브 화소로 연장되는 드레인 영역을 포함하는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
The odd column thin film transistor,
A source region in contact with the even data wiring;
A channel region extending from the source region and overlapping the gate wiring; And
And a drain region extending to the odd-numbered column sub-pixels.
제 4 항에 있어서,
상기 두 개의 채널 영역은, 상기 게이트 배선에서 역 V자로 연결되는 두 부분에 중첩하는 것을 특징으로 하는 평판 표시장치.
The method of claim 4,
The two channel regions overlap the two portions connected to the inverted V-shape in the gate wiring.
제 1 항에 있어서,
상기 게이트 배선을 따라 이웃하는 세 개의 상기 서브 화소들을 선택하여, 적색, 녹색 및 청색 중 어느 하나를 배정하고, 상기 세 개의 서브 화소들을 하나의 단위 화소로 정의하는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
A flat panel display device comprising: selecting three neighboring sub-pixels along the gate wiring, assigning any one of red, green, and blue, and defining the three sub-pixels as one unit pixel.
제 1 항에 있어서,
상기 데이터 배선을 따라 이웃하는 세 개의 상기 서브 화소들을 선택하여, 적색, 녹색 및 청색 중 어느 하나를 배정하고, 상기 세 개의 서브 화소들을 하나의 단위 화소로 정의하는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
A flat panel display device comprising: selecting three neighboring sub-pixels along the data line, assigning any one of red, green, and blue, and defining the three sub-pixels as one unit pixel.
제 1 항에 있어서,
상기 서브 화소들은, 행 별로 적색, 녹색 및 청색 중 어느 한 색상이 배정되는 방식 및 열 별로 적색, 녹색 및 청색 중 어느 한 색상이 배정되는 방식 중 어느 한 방식으로 배치되는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
The sub-pixels are disposed in any one of a method in which any one of red, green, and blue colors is assigned to each row and a method in which one of red, green, and blue colors is assigned to each column. .
제 1 항에 있어서,
상기 마름모 형 서브 화소들은,
수평 대각선 대비 수직 대각선의 길이 비가 3:2인 비율을 갖는 마름모 형상을 갖는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
The rhombus sub-pixels,
A flat panel display device having a rhombus shape having a ratio of a length ratio of a vertical diagonal to a horizontal diagonal of 3:2.
제 1 항에 있어서,
상기 마름모 형 서브 화소들은,
수평 대각선의 길이가 25.4㎛ 이고, 수직 대각선의 길이가 16.54㎛ 인 것을 특징으로 하는 평판 표시장치.According to claim 1,
The rhombus sub-pixels,
A horizontal display device having a diagonal length of 25.4 µm and a vertical diagonal length of 16.54 µm. 제 1 항에 있어서,
상기 짝수 열 박막 트랜지스터의 반도체 층은 상기 홀수 데이터 배선과 중첩하는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
The semiconductor layer of the even column thin film transistor is a flat panel display, characterized in that overlaps with the odd data wiring.
제 1 항에 있어서,
상기 홀수 열 박막 트랜지스터의 반도체 층은 상기 짝수 데이터 배선과 중첩하는 것을 특징으로 하는 평판 표시장치.
According to claim 1,
The semiconductor layer of the odd column thin film transistor is a flat panel display device, characterized in that overlaps with the even data wiring.
제 2 항에 있어서,
상기 짝수 열 박막 트랜지스터의 반도체 층은 상기 홀수 데이터 배선과 중첩하는 상기 홀수 번째 열 서브 화소의 화소 전극과 중첩하는 것을 특징으로 하는 평판 표시장치.
According to claim 2,
And the semiconductor layer of the even-column thin film transistor overlaps the pixel electrode of the odd-numbered column sub-pixel overlapping the odd-numbered data line.
제 4 항에 있어서,
상기 홀수 열 박막 트랜지스터의 반도체 층은 상기 짝수 데이터 배선과 중첩하는 상기 짝수 번째 열 서브 화소의 화소 전극과 중첩하는 것을 특징으로 하는 평판 표시장치.The method of claim 4,
And the semiconductor layer of the odd-numbered column thin film transistor overlaps the pixel electrode of the even-numbered column sub-pixel overlapping the even-numbered data wiring.
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