KR102162754B1 - Ultra High Resolution Liquid Crystal Display Having A Compensating Thin Film Transistor - Google Patents

Ultra High Resolution Liquid Crystal Display Having A Compensating Thin Film Transistor Download PDF

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Abstract

본 발명은 화소당 보상용 박막 트랜지스터를 더 구비한 초고 해상도 액정 표시장치에 관한 것이다. 본 발명에 의한 초고 해상도 액정 표시장치는, 기판 위에서 화소 영역 하변에 배열된 제1 게이트 배선 및 제2 게이트 배선; 상기 제1 및 제2 게이트 배선들과 교차하도록 배치된 데이터 배선; 상기 데이터 배선과 중첩하며 평행하게 진행하여 상기 제1 및 제2 게이트 배선들과 교차하면서 연장된 수직 선분부 그리고 상기 수직 선분부에서 아랫단 화소 영역으로 연장된 수평 선분부를 포함하는 반도체 층; 상기 반도체 층의 상기 수평 선분부와 연결되어 상기 화소 영역을 향해 연장된 드레인 전극; 그리고 상기 드레인 전극과 연결되고 상기 화소 영역에 형성된 화소 전극을 포함한다.The present invention relates to an ultra-high resolution liquid crystal display device further comprising a thin film transistor for compensation per pixel. An ultra-high resolution liquid crystal display device according to the present invention includes: a first gate wiring and a second gate wiring arranged below a pixel area on a substrate; A data line disposed to cross the first and second gate lines; A semiconductor layer including a vertical line segment extending from the vertical line segment to a lower pixel area from the vertical segment portion and extending parallel to the data line and crossing the first and second gate lines; A drain electrode connected to the horizontal line segment of the semiconductor layer and extending toward the pixel region; And a pixel electrode connected to the drain electrode and formed in the pixel region.

Description

보상용 박막 트랜지스터를 구비한 초고 해상도 액정 표시장치 {Ultra High Resolution Liquid Crystal Display Having A Compensating Thin Film Transistor}Ultra High Resolution Liquid Crystal Display Having A Compensating Thin Film Transistor}

본 발명은 화소당 보상용 박막 트랜지스터를 더 구비한 초고 해상도 액정 표시장치에 관한 것이다. 특히, 본 발명은 화소 구동용 박막 트랜지스터의 온/오프 특성을 보상하기 위한 보상용 박막 트랜지스터를 더 구비한 초고 해상도 액정 표시장치에서 고 개구율을 구현하기 위한 화소 구조에 관한 것이다.The present invention relates to an ultra-high resolution liquid crystal display device further comprising a thin film transistor for compensation per pixel. In particular, the present invention relates to a pixel structure for implementing a high aperture ratio in an ultra-high resolution liquid crystal display device further including a compensation thin film transistor for compensating the on/off characteristics of a pixel driving thin film transistor.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 이에 따라, 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 발전해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED)와 같은 다양한 평판표시장치가 개발되어 활용되고 있다.As the information society develops, demands for display devices for displaying images are increasing in various forms. Accordingly, it has rapidly developed into a flat panel display device (FPD) that is thin, light, and capable of large area, replacing a bulky cathode ray tube (CRT). Flat panel displays include Liquid Crystal Display Device (LCD), Plasma Display Panel (PDP), Organic Light Emitting Display Device (OLED), and Electrophoretic Display Device. : Various flat panel display devices such as ED) have been developed and used.

평판표시장치를 구성하는 표시패널(DP)은 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 예를 들어, 액정표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정을 구동시키는 전계의 방향에 따라 수직 전계형과 수평 전계형으로 구분한다.The display panel DP constituting the flat panel display device includes a thin film transistor substrate in which thin film transistors allocated in pixel regions arranged in a matrix manner are disposed. For example, a liquid crystal display device (LCD) displays an image by adjusting the light transmittance of a liquid crystal using an electric field. Such a liquid crystal display device is classified into a vertical electric field type and a horizontal electric field type according to the direction of an electric field driving the liquid crystal.

수직 전계형 액정표시장치는 상 하부 기판에 대향하게 배치된 화소 전극과 공통전극 사이에 형성되는 수직 전계에 의해 TN(Twisted Nematic) 모드의 액정을 구동한다. 이러한 수직전계형 액정표시장치는 개구율이 큰 장점을 가지는 반면, 시야각이 90도 정도로 좁은 단점이 있다.The vertical electric field type liquid crystal display drives a TN (Twisted Nematic) mode liquid crystal by a vertical electric field formed between a pixel electrode and a common electrode disposed opposite to the upper and lower substrates. Such a vertical electric field type liquid crystal display device has an advantage of having a large aperture ratio, but has a disadvantage of having a viewing angle of about 90 degrees.

수평 전계형 액정표시장치는 하부 기판에 평행하게 배치된 화소 전극과 공통전극 사이에 수평 전계를 형성하여 인 플레인 스위치(In Plane Switching: IPS) 모드의 액정을 구동한다. 이러한 IPS 모드의 액정표시장치는 시야각이 160도 정도로 넓은 장점이 있으나, 개구율 및 투과율이 낮은 단점이 있다. 구체적으로 IPS 모드의 액정표시장치는 인 플레인 필드(In Plane Field)를 형성하기 위해서 공통전극과 화소전극간의 간격을 상 하부 기판의 간격보다 넓게 형성하고, 적정한 세기의 전계를 얻기 위해서 공통전극과 화소 전극을 일정한 너비를 갖는 띠 형태로 형성한다. 이와 같은 IPS 모드의 화소 전극 및 공통전극 사이에는 기판과 거의 평행한 전계가 형성되지만, 너비를 갖는 화소 전극 및 공통전극들 상부의 액정에는 전계가 형성되지 않는다. 즉, 화소 전극 및 공통전극 상부에 놓인 액정분자들은 구동되지 않고 초기 배열 상태를 유지한다. 초기상태를 유지하는 액정은 광을 투과시키지 못하여 개구율 및 투과율을 저하하는 요인이 된다.In the horizontal electric field type liquid crystal display, a horizontal electric field is formed between a pixel electrode and a common electrode arranged parallel to a lower substrate to drive the liquid crystal in an in plane switching (IPS) mode. The IPS mode liquid crystal display has an advantage of having a wide viewing angle of about 160 degrees, but has a low aperture ratio and transmittance. Specifically, in the IPS mode liquid crystal display, the gap between the common electrode and the pixel electrode is wider than the gap between the upper and lower substrates to form an in-plane field, and the common electrode and the pixel are The electrode is formed in the shape of a band having a certain width. An electric field is formed substantially parallel to the substrate between the pixel electrode and the common electrode in the IPS mode, but the electric field is not formed in the pixel electrode having a width and the liquid crystal above the common electrodes. That is, liquid crystal molecules placed on the pixel electrode and the common electrode are not driven and maintain the initial arrangement state. The liquid crystal that maintains the initial state cannot transmit light, which causes a decrease in the aperture ratio and transmittance.

이러한 IPS 모드의 액정표시장치의 단점을 개선하기 위해 프린지 필드(Fringe Field)에 의해 동작하는 프린지 필드 스위칭(Fringe Field Switching: FFS) 방식의 액정표시장치가 제안되었다. FFS 타입의 액정표시장치는 각 화소 영역에 절연막을 사이에 둔 공통전극과 화소 전극을 구비하고, 그 공통전극과 화소 전극의 간격을 상 하부 기판의 간격보다 좁게 형성하여 공통전극과 화소 전극 상부에 포물선 형태의 프린지 필드를 형성하도록 만든다. 프린지 필드에 의해 상 하부 기판 사이에 개재된 액정 분자들은 모두 동작함으로써 개구율 및 투과율이 향상된 결과를 얻을 수 있다.In order to improve the shortcomings of the IPS mode liquid crystal display, a fringe field switching (FFS) liquid crystal display device operated by a fringe field has been proposed. The FFS type liquid crystal display device has a common electrode and a pixel electrode in each pixel area with an insulating film therebetween, and the gap between the common electrode and the pixel electrode is formed narrower than the gap between the upper and lower substrates, It is made to form a parabolic fringe field. All of the liquid crystal molecules interposed between the upper and lower substrates by the fringe field operate, thereby improving the aperture ratio and transmittance.

도 1은 종래의 프린지 필드 방식의 액정표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터(Thin Film Transistor: TFT) 기판을 나타내는 평면도이다. 도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도이다.1 is a plan view illustrating a thin film transistor (TFT) substrate constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device. FIG. 2 is a cross-sectional view taken along line I-I' of the thin film transistor substrate of the flat panel display shown in FIG. 1.

도 1 및 도 2에 도시된 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다. 이 화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PAS2)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.The thin film transistor substrates shown in FIGS. 1 and 2 include a gate wiring GL and a data wiring DL crossing a lower substrate SUB with a gate insulating layer GI interposed therebetween, and a thin film transistor formed at each intersection. T). In addition, the pixel region is defined by the cross structure of the gate line GL and the data line DL. In this pixel region, a pixel electrode PXL and a common electrode COM formed with the second passivation layer PAS2 interposed therebetween are provided to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel area, and the common electrode COM may be formed in a plurality of parallel strips.

공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다.The common electrode COM is connected to the common wiring CL arranged parallel to the gate wiring. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL.

박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지하도록 한다. 이를 위해, 박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하며 화소 전극(PXL)과 접속된 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하며 소스 전극(S)과 드레인 전극(D) 사이에 채널을 형성하는 반도체 채널 층(A)을 포함한다.The thin film transistor T causes the pixel signal of the data line DL to be charged and maintained in the pixel electrode PXL in response to the gate signal of the gate line GL. To this end, the thin film transistor T faces the gate electrode G branched from the gate line GL, the source electrode S branched from the data line DL, and the source electrode S, and the pixel electrode PXL And a drain electrode D connected to and a semiconductor channel layer A that overlaps the gate electrode G on the gate insulating film GI and forms a channel between the source electrode S and the drain electrode D. .

특히, 반도체 층(SE)은 다결정 실리콘(Poly-Silicon) 물질로 형성하는 데, 게이트 전극(G)과 동일한 모양으로 중첩하는 다결정 실리콘 물질이 반도체 채널 층(A)으로 정의된다. 그리고 다결정 실리콘 물질 중 반도체 채널 층(A) 영역을 제외한 부분은 플라즈마 처리로 도체화되어 소스 콘택홀(SH)과 드레인 콘택홀(DH)을 통해 각각 소스 전극(S) 및 드레인 전극(D)과 접촉된다. 즉, 다결정 실리콘 반도체 층(SE)은 소스 전극(S)과 접촉하는 소스 영역(SA), 드레인 전극(D)과 접촉하는 드레인 영역(DA), 그리고 소스 영역(SA)과 드레인 영역(DA) 사이에서 게이트 전극(G)과 완전히 중첩하는 반도체 채널 층(A)으로 구분된다.In particular, the semiconductor layer SE is formed of a poly-silicon material, and a polysilicon material overlapping in the same shape as the gate electrode G is defined as the semiconductor channel layer A. In addition, portions of the polysilicon material except for the semiconductor channel layer (A) region are subjected to plasma treatment, and the source electrode (S) and the drain electrode (D), respectively, through the source contact hole (SH) and the drain contact hole (DH). Contacted. That is, the polysilicon semiconductor layer SE includes a source region SA in contact with the source electrode S, a drain region DA in contact with the drain electrode D, and the source region SA and the drain region DA. It is divided into a semiconductor channel layer (A) completely overlapping with the gate electrode (G) therebetween.

프린지 필드 스위칭 방식에서는 화소 전극(PXL)과 공통 전극(COM)이 중첩하는 구조를 갖는다. 이 중첩한 영역에서 보조 용량이 형성된다. 프린지 필드를 구성하고, 보조 용량을 충분히 충진하기 위해서는 고 용량의 박막 트랜지스터를 필요로 한다. 따라서, 프린지 필드 방식에서는 탑 게이트(Top Gate) 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터를 사용하는 것이 바람직하다.The fringe field switching method has a structure in which the pixel electrode PXL and the common electrode COM overlap. An auxiliary capacitance is formed in this overlapping area. In order to configure the fringe field and sufficiently fill the auxiliary capacitance, a high-capacity thin film transistor is required. Therefore, in the fringe field method, it is preferable to use a thin film transistor including a polycrystalline silicon semiconductor material having a top gate structure.

도 2를 더 참조하여, 탑 게이트 구조를 갖는 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 구조를 설명한다. 기판(SUB) 위에서 반도체 층(SE)이 먼저 형성된다. 반도체 층(SE) 위에, 게이트 절연막(GI)이 전면 도포된다. 게이트 절연막(GI) 위에서 반도체 층(SE)의 중앙부인 반도체 채널 층(A)과 중첩하는 게이트 전극(G)이 형성된다.With further reference to FIG. 2, a structure of a thin film transistor including a polysilicon semiconductor material having a top gate structure will be described. The semiconductor layer SE is first formed on the substrate SUB. On the semiconductor layer SE, a gate insulating film GI is entirely coated. A gate electrode G is formed on the gate insulating layer GI to overlap the semiconductor channel layer A that is the central portion of the semiconductor layer SE.

게이트 전극(G) 위에는 기판(SUB) 전체를 덮는 중간 절연막(IN)이 도포된다. 중간 절연막(IN) 및 게이트 절연막(GI)을 관통하여 반도체 층(SE)의 소스 영역(SA)과 드레인 영역(DA)을 개방하는 소스 콘택홀(SH) 및 드레인 콘택홀(DH)이 형성된다. 그리고 중간 절연막(IN) 위에는 소스 콘택홀(SH)을 통해 소스 영역(SA)과 접촉하는 소스 전극(S) 및 드레인 콘택홀(DH)을 통해 드레인 영역(DA)과 접촉하는 드레인 전극(D)이 형성된다.An intermediate insulating layer IN covering the entire substrate SUB is applied on the gate electrode G. A source contact hole SH and a drain contact hole DH opening the source region SA and the drain region DA of the semiconductor layer SE are formed through the intermediate insulating layer IN and the gate insulating layer GI. . Further, on the intermediate insulating layer IN, a source electrode S in contact with the source region SA through a source contact hole SH and a drain electrode D in contact with the drain region DA through a drain contact hole DH. Is formed.

이와 같이 형성된 탑 게이트 형 박막 트랜지스터(T)가 형성된 기판(SUB) 위의 전체 면에는 제1 보호막(PAS1)이 도포된다. 그리고 제1 보호막(PAS1)을 관통하여 드레인 전극(D)의 일부를 노출하는 화소 콘택홀(PH)이 형성된다.The first passivation layer PAS1 is coated on the entire surface of the substrate SUB on which the top gate type thin film transistor T is formed as described above. In addition, a pixel contact hole PH is formed through the first passivation layer PAS1 to expose a portion of the drain electrode D.

화소 전극(PXL)은 제1 보호막(PAS1) 위에서 화소 콘택홀(PH)을 통해 드레인 전극(D)과 접속한다. 한편, 공통전극(COM)은 화소 전극(PXL)을 덮는 제2 보호막(PAS2)을 사이에 두고 화소 전극(PXL)과 중첩되게 형성된다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소 전극(PXL)과 공통 전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL is connected to the drain electrode D through the pixel contact hole PH on the first passivation layer PAS1. Meanwhile, the common electrode COM is formed to overlap the pixel electrode PXL with the second passivation layer PAS2 covering the pixel electrode PXL interposed therebetween. A fringe field type electric field is formed between the pixel electrode PXL and the common electrode COM. In addition, an auxiliary capacitor is formed in a region where the pixel electrode PXL and the common electrode COM overlap. Liquid crystal molecules arranged in a horizontal direction between a thin film transistor substrate and a color filter substrate are rotated by dielectric anisotropy by a fringe field type electric field. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.

다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 특성상 오프 전류(Off-Current) 특성을 열화되는 문제가 있다. 구동 박막 트랜지스터에서 열화된 오프 특성을 보상하기 위해서는 보상용 박막 트랜지스터를 더 구비하는 것이 필요하다.Due to the characteristics of a thin film transistor including a polysilicon semiconductor material, there is a problem in that off-current characteristics are deteriorated. In order to compensate for the off characteristic deteriorated in the driving thin film transistor, it is necessary to further include a compensation thin film transistor.

이하, 도 3을 참조하여, 보상용 박막 트랜지스터를 더 구비한 액정 표시장치의 경우를 설명한다. 도 3은 종래 기술에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 3은 보상 박막 트랜지스터를 포함하면서, 300PPI 이하의 저 해상도 액정 표시장치를 구현하기 위한 박막 트랜지스터 기판을 나타내는 도면이다.Hereinafter, a case of a liquid crystal display device further including a compensation thin film transistor will be described with reference to FIG. 3. 3 is a plan view showing a thin film transistor substrate for a liquid crystal display device having a compensation thin film transistor according to the prior art. 3 is a diagram illustrating a thin film transistor substrate for implementing a low-resolution liquid crystal display of 300 PPI or less while including a compensation thin film transistor.

보상용 박막 트랜지스터를 더 구비한 종래 기술에 의한 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)에 의해 화소 영역이 정의된다. 화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PAS2)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 화소 전극(PXL)은 화소 영역에 대응하는 대략 장방형의 모양을 갖고, 공통전극(COM)은 평행한 다수 개의 띠 모양으로 형성할 수 있다.In a conventional thin film transistor substrate further equipped with a compensation thin film transistor, a pixel region is defined by a gate wiring GL and a data wiring DL intersecting the lower substrate SUB with the gate insulating layer GI interposed therebetween. do. In the pixel area, a pixel electrode PXL and a common electrode COM formed with the second passivation layer PAS2 interposed therebetween are provided to form a fringe field. The pixel electrode PXL has a substantially rectangular shape corresponding to the pixel area, and the common electrode COM may be formed in a plurality of parallel strips.

각 화소 영역에는 구동 박막 트랜지스터(T1)가 하나씩 배치된다. 또한, 구동 박막 트랜지스터(T1)에는 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터(T2)가 배치된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 보상 박막 트랜지스터(T2)의 소스 전극(S2)과 연결된다.One driving thin film transistor T1 is disposed in each pixel area. In addition, a compensation thin film transistor T2 is disposed in the driving thin film transistor T1 to compensate for the off-current characteristic. The drain electrode D1 of the driving thin film transistor T1 is connected to the source electrode S2 of the compensation thin film transistor T2.

직렬로 연결된 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 포함하는 박막 트랜지스터 기판의 구조를 좀 더 구체적으로 설명한다. 기판(SUB) 위에 가로 방향으로 진행하는 게이트 배선(GL)들과 세로 방향으로 진행하는 데이터 배선(DL)들이 교차하는 구조로 매트릭스 방식의 화소 영역이 정의된다.The structure of the thin film transistor substrate including the driving thin film transistor T1 and the compensation thin film transistor T2 connected in series will be described in more detail. A matrix-type pixel region is defined in a structure in which gate lines GL running in the horizontal direction and data lines DL running in the vertical direction cross the substrate SUB.

구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 게이트 배선(GL)에서 화소 영역 쪽으로 분기한 구조를 갖는다. 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 데이터 배선(DL)에서 화소 영역으로, 특히 게이트 전극(G1)을 향해 분기한 구조를 갖는다. 구동 박막 트랜지스터(T1)의 반도체 층(SE)은 소스 전극(S1) 및 게이트 전극(G1)과 중첩하면서 연장된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 별도의 전극으로 형성하지 않고, 소스 전극(S1)과 접촉하는 반도체 층(SE)의 소스 영역(SA1)에서 연장되어 게이트 전극(G1)을 중심으로 대향하는 영역에 형성된 드레인 영역(DA1)이 드레인 전극(D1)이 된다.The gate electrode G1 of the driving thin film transistor T1 has a structure branched from the gate wiring GL toward the pixel region. The source electrode S1 of the driving thin film transistor T1 has a structure branched from the data line DL to the pixel region, particularly toward the gate electrode G1. The semiconductor layer SE of the driving thin film transistor T1 extends while overlapping the source electrode S1 and the gate electrode G1. The drain electrode D1 of the driving thin film transistor T1 is not formed as a separate electrode, but extends from the source region SA1 of the semiconductor layer SE in contact with the source electrode S1 to center the gate electrode G1. The drain region DA1 formed in the region opposite to each other becomes the drain electrode D1.

보상 박막 트랜지스터(T2)의 게이트 전극(G2)은 별도로 형성하지 않고, 게이트 배선(DL)의 일부분을 게이트 전극(G2)으로 사용한다. 보상 박막 트랜지스터(T2)의 소스 전극(S2)도 별도로 형성하지 않고, 반도체 층(SE)의 드레인 영역(DA1)에서 연장된 소스 영역(SA2)이 소스 전극(S2)으로 사용한다. 보상 박막 트랜지스터(T2)의 드레인 전극(D2)은 반도체 층(SE)에서 연장되어 게이트 전극(G2)을 중심으로 소스 영역(SA2)과 대향하는 드레인 영역(DA2)과 접촉한다.The gate electrode G2 of the compensation thin film transistor T2 is not separately formed, and a part of the gate wiring DL is used as the gate electrode G2. The source electrode S2 of the compensation thin film transistor T2 is not separately formed, and the source region SA2 extending from the drain region DA1 of the semiconductor layer SE is used as the source electrode S2. The drain electrode D2 of the compensation thin film transistor T2 extends from the semiconductor layer SE and contacts the drain region DA2 facing the source region SA2 around the gate electrode G2.

구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 직렬로 연결하기 위해서, 구동 박막 트랜지스터(T1)의 게이트 전극(G1)은 해당 화소의 아래에 배치된 화소 영역으로 돌출된 구조를 갖는다. 그리고, 반도체 층(SE)은 아래 화소 영역에서 시작하여 게이트 배선(GL)과 중첩하도록 연장되어 해당 화소 영역 내에 배치된다. 보상 박막 트랜지스터(T2)의 드레인 전극(D)은 화소 영역 내에 형성된 화소 전극(PXL)과 연결된다.In order to connect the driving thin film transistor T1 and the compensation thin film transistor T2 in series, the gate electrode G1 of the driving thin film transistor T1 has a structure protruding into a pixel region disposed below the corresponding pixel. In addition, the semiconductor layer SE starts in the lower pixel area and extends to overlap the gate line GL and is disposed in the corresponding pixel area. The drain electrode D of the compensation thin film transistor T2 is connected to the pixel electrode PXL formed in the pixel region.

화소 전극(PXL)은 보호막을 사이에 두고 공통 전극(COM)과 중첩하는 구조를 갖는다. 공통전극(COM)은 게이트 배선과 나란하게 배열된 공통 배선(CL)과 접속된다. 공통전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 이와 같은 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드형 전계를 형성한다. 또한, 화소 전극(PXL)과 공통 전극(COM)이 중첩된 영역에서는 보조 용량이 형성된다. 프린지 필드형 전계에 의해 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.The pixel electrode PXL has a structure overlapping the common electrode COM with a protective film therebetween. The common electrode COM is connected to the common wiring CL arranged parallel to the gate wiring. The common electrode COM receives a reference voltage (or a common voltage) for driving the liquid crystal through the common line CL. A fringe field type electric field is formed between the pixel electrode PXL and the common electrode COM. In addition, an auxiliary capacitor is formed in a region where the pixel electrode PXL and the common electrode COM overlap. Liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate are rotated by dielectric anisotropy by a fringe field type electric field. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.

300PPI 정도의 해상도 액정 표시장치에서는 화소 영역의 크기가 큰 편이어서, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 비율이 그리 크지 않다. 특히, 보조 용량을 따로 구성하지 않고, 화소 전극(PXL)과 공통 전극(COM)이 중첩되어 보조 용량을 형성하는 프린지 필드 스위칭 방식의 액정 표시장치에서는 개구 영역이 충분히 확보된다. 따라서, 보상 박막 트랜지스터(T2)의 크기로 인해 줄어드는 개구 영역의 비율이 크게 문제되지 않는다.In a liquid crystal display with a resolution of about 300 PPI, the size of the pixel region is large, and thus the ratio of the driving thin film transistor T1 and the compensation thin film transistor T2 to the pixel region is not very large. In particular, in the fringe field switching type liquid crystal display device in which the pixel electrode PXL and the common electrode COM are overlapped to form the auxiliary capacitor without separately configuring the auxiliary capacitor, an opening area is sufficiently secured. Therefore, the ratio of the aperture area that is reduced due to the size of the compensation thin film transistor T2 is not a big problem.

보상 박막 트랜지스터를 더 구비한 구조를 300PPI 정도의 해상도용 액정 표시장치에 적용하기 위해, 도 3에 도시한 바와 같이, 보상 박막 트랜지스터(T2)의 게이트 전극(G2)을 별도로 형성하지 않고 게이트 배선(GL)을 이용하여 구성하였다. 그 결과, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 화소 영역에서 차지하는 면적을 어느 정도 줄일 수 있었다. 이러한 구조에서는, 300PPI 전후의 해상도에서는 어느 정도 개구율을 확보할 수 있지만, 300PPI 이상의 고 해상도 액정 표시장치에서는 좀 더 개구율을 확보할 필요성이 있다.In order to apply the structure further including the compensation thin film transistor to a liquid crystal display device for a resolution of about 300 PPI, as shown in FIG. 3, a gate wiring (without forming a gate electrode G2) of the compensation thin film transistor T2 separately GL). As a result, the area occupied by the driving thin film transistor T1 and the compensation thin film transistor T2 in the pixel region could be reduced to some extent. In such a structure, an aperture ratio can be secured to some extent at resolutions before and after 300 PPI, but it is necessary to further secure an aperture ratio in a high resolution liquid crystal display device of 300 PPI or higher.

300PPI 이상의 고 해상도 혹은 500PPI 이상의 초고 해상도용 액정 표시장치에서는 화소 영역의 크기가 이보다 낮은 해상도용에 비해서 확연히 줄어든다. 반면에, 박막 트랜지스터들(T1, T2)의 크기는, 특성을 유지하기 위해서는, 줄어드는 화소 영역에 비례하여 줄인 크기를 가질 수 없다. 즉, 고 해상도 혹은 초고 해상도를 구현하기 위한 화소 구조에서는, 화소 면적에서 박막 트랜지스터들(T1, T2) 차지하는 면적 비율이 점점 커진다. 박막 트랜지스터들(T1, T2)이 차지하는 영역은 비 투과 영역이므로, 고 해상도 및 초고 해상도에서는 개구율 감소에 중요한 원인이 된다. 300PPI 이상의 고 해상도 혹은 500PPI 이상의 초고 해상도용 액정 표시장치를 위한 박막 트랜지스터 기판은 화소 면적당 개구 영역의 비율을 좀 더 높일 수 있는 새로운 구조가 절실히 요구되고 있다.In a liquid crystal display for a high resolution of 300 PPI or higher or an ultra-high resolution of 500 PPI or higher, the size of the pixel area is significantly reduced compared to that of a lower resolution. On the other hand, the size of the thin film transistors T1 and T2 cannot be reduced in proportion to the decreased pixel area in order to maintain the characteristics. That is, in a pixel structure for implementing high resolution or ultra high resolution, the area ratio occupied by the thin film transistors T1 and T2 in the pixel area gradually increases. Since the region occupied by the thin film transistors T1 and T2 is a non-transmissive region, it is an important cause for reducing the aperture ratio at high resolution and ultra high resolution. For a thin film transistor substrate for a liquid crystal display for a high resolution of 300 PPI or higher or an ultra-high resolution of 500 PPI or higher, a new structure capable of further increasing the ratio of the aperture area per pixel area is urgently required.

본 발명의 목적은, 상기 종래 기술에 의한 문제점을 극복하기 위한 것으로서, 다결정 실리콘 반도체 물질을 구비한 박막 트랜지스터의 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터를 구비한 액정 표시장치를 제공하는 데 있다. 특히, 본 발명은 500PPI(Pixel Per Inch) 이상의 초고 해상도를 구현하고, 다결정 실리콘 반도체 층을 갖는 보상 박막 트랜지스터를 구비하고, 고 개구율을 확보하기 위한 화소 구조를 갖는 액정 표시장치를 제공하는 데 있다.An object of the present invention is to overcome the problems caused by the prior art, and to provide a liquid crystal display device having a compensation thin film transistor to compensate for off-current characteristics of a thin film transistor including a polysilicon semiconductor material. . In particular, the present invention is to provide a liquid crystal display device having a pixel structure for realizing an ultra-high resolution of 500 PPI (Pixel Per Inch) or higher, including a compensation thin film transistor having a polycrystalline silicon semiconductor layer, and securing a high aperture ratio.

상기 본 발명의 목적을 달성하기 위한 본 발명에 의한 초고 해상도 액정 표시장치는, 기판 위에서 화소 영역 하변에 배열된 제1 게이트 배선 및 제2 게이트 배선; 상기 제1 및 제2 게이트 배선들과 교차하도록 배치된 데이터 배선; 상기 데이터 배선과 중첩하며 평행하게 진행하여 상기 제1 및 제2 게이트 배선들과 교차하면서 연장된 수직 선분부 그리고 상기 수직 선분부에서 아랫단 화소 영역으로 연장된 수평 선분부를 포함하는 반도체 층; 상기 반도체 층의 상기 수평 선분부와 연결되어 상기 화소 영역을 향해 연장된 드레인 전극; 그리고 상기 드레인 전극과 연결되고 상기 화소 영역에 형성된 화소 전극을 포함한다.An ultra-high resolution liquid crystal display device according to the present invention for achieving the object of the present invention includes: a first gate wiring and a second gate wiring arranged below a pixel area on a substrate; A data line disposed to cross the first and second gate lines; A semiconductor layer including a vertical line segment extending from the vertical line segment to a lower pixel area from the vertical segment portion and extending parallel to the data line and crossing the first and second gate lines; A drain electrode connected to the horizontal line segment of the semiconductor layer and extending toward the pixel region; And a pixel electrode connected to the drain electrode and formed in the pixel region.

상기 드레인 전극은 상기 수평 선분부의 일측 단부와 연결되고 상기 제1 및 제2 게이트 배선 영역까지 연장되며; 상기 화소 전극은 상기 제1 및 제2 게이트 배선과 중첩하는 영역에서 상기 드레인 전극을 노출하는 화소 콘택홀을 통해 상기 드레인 전극과 접촉한다.The drain electrode is connected to one end of the horizontal line segment and extends to the first and second gate wiring regions; The pixel electrode contacts the drain electrode through a pixel contact hole exposing the drain electrode in a region overlapping the first and second gate wirings.

상기 반도체 층은, 상기 수직 선분부가 상기 제1 게이트 배선과 중첩하여 정의된 구동 박막 트랜지스터 채널 영역; 상기 수직 선분부가 상기 제2 게이트 배선과 중첩하여 정의된 보상 박막 트랜지스터 채널 영역; 상기 데이터 배선 일부를 노출하는 소스 콘택홀을 통해 상기 데이터 배선과 접촉하는 구동 박막 트랜지스터 소스 영역; 상기 구동 박막 트랜지스터 채널 영역과 상기 보상 박막 트랜지스터 채널 영역 사이에 정의된 구동 박막 트랜지스터 드레인 영역 및 보상 박막 트랜지스터의 소스 영역; 그리고 상기 보상 박막 트랜지스터 채널 영역에서 상기 아랫단 화소 영역으로 연장되어 상기 수평 선분부를 형성하는 보상 박막 트랜지스터의 드레인 영역을 포함한다.The semiconductor layer may include a driving thin film transistor channel region defined by overlapping the vertical line segment with the first gate line; A compensation thin film transistor channel region defined by the vertical line segment overlapping the second gate line; A driving thin film transistor source region in contact with the data line through a source contact hole exposing a portion of the data line; A driving thin film transistor drain region and a source region of the compensation thin film transistor defined between the driving thin film transistor channel region and the compensation thin film transistor channel region; And a drain region of the compensation thin film transistor extending from the compensation thin film transistor channel region to the lower pixel region to form the horizontal line segment.

상기 제1 및 제2 게이트 배선과 상기 반도체 층의 상기 수직 선분부가 교차하는 영역을 가리도록 상기 데이터 배선과 중첩하도록 배치된 광 차단층을 더 포함한다.And a light blocking layer disposed to overlap the data line to cover a region where the first and second gate lines and the vertical line segment of the semiconductor layer intersect.

상기 광 차단층은 상기 각 화소 영역에 할당된 상기 데이터 배선의 일부분과 중첩하면서 독립적으로 배치된다.The light blocking layer is independently disposed while overlapping with a portion of the data line allocated to each pixel area.

본 발명에 의한 액정 표시장치는, 각 화소에 보상용 박막 트랜지스터를 더 구비함으로써, 다결정 실리콘 반도체 물질을 포함하는 박막 트랜지스터의 오프-전류 특성을 보상하여, 양질의 화상 품질을 구현할 수 있다. 또한, 보상 박막 트랜지스터를 구비할 때 발생할 수 있는 개구율 저하를 최소한으로 하기 위한 화소 구조를 갖는다. 따라서, 500PPI 이상의 초고 해상도를 구현하더라도, 고 개구율을 확보할 수 있다는 장점이 있다.In the liquid crystal display according to the present invention, by further comprising a compensation thin film transistor in each pixel, the off-current characteristics of the thin film transistor including a polysilicon semiconductor material may be compensated, thereby realizing good image quality. In addition, it has a pixel structure for minimizing a decrease in aperture ratio that may occur when the compensation thin film transistor is provided. Therefore, even if an ultra-high resolution of 500 PPI or more is implemented, there is an advantage that a high aperture ratio can be secured.

도 1은 종래의 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 평판형 표시패널을 구성하는 박막 트랜지스터 기판을 나타내는 평면도.
도 2는 도 1에 도시한 평판표시장치의 박막 트랜지스터 기판에서 절취선 I-I'선을 따라 자른 단면도.
도 3은 종래 기술에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4는 본 발명의 제1 실시 예에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도.
도 5는 도 4에 도시한 평판 표시장치의 박막 트랜지스터 기판에서 절취선 II-II' 선을 따라 자른 단면도.
도 6은 본 발명의 제1 실시 예를 초고 해상도에 적용한 경우의 구조를 나타내는 평면도.
도 7은 본 발명의 제2 실시 예에 의한 보상 박막 트랜지스터를 더 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도.1 is a plan view showing a thin film transistor substrate constituting a flat panel display panel having an oxide semiconductor layer included in a conventional fringe field type liquid crystal display device.
FIG. 2 is a cross-sectional view taken along the line I-I' in the thin film transistor substrate of the flat panel display shown in FIG. 1;
3 is a plan view showing the structure of a thin film transistor substrate for a liquid crystal display device including a compensation thin film transistor according to the prior art.
4 is a plan view showing a thin film transistor substrate for a liquid crystal display including a compensation thin film transistor according to a first embodiment of the present invention.
5 is a cross-sectional view taken along line II-II' of the thin film transistor substrate of the flat panel display shown in FIG. 4.
6 is a plan view showing a structure when the first embodiment of the present invention is applied to an ultra-high resolution.
7 is a plan view showing a thin film transistor substrate for a liquid crystal display further including a compensation thin film transistor according to a second exemplary embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numbers throughout the specification mean substantially the same elements. In the following description, when it is determined that detailed descriptions of known functions or configurations related to the present invention may unnecessarily obscure the subject matter of the present invention, detailed descriptions thereof will be omitted.

이하, 도 4 및 5를 참조하여, 본 발명의 제1 실시 예에 대하여 설명한다. 도 4는 본 발명의 제1 실시 예에 의한 보상 박막 트랜지스터를 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다. 도 5는 도 4에 도시한 평판 표시장치의 박막 트랜지스터 기판에서 절취선 II-II' 선을 따라 자른 단면도이다. 도 4 및 5는 보상 박막 트랜지스터를 포함하면서, 400PPI 정도의 고 해상도 액정 표시장치를 구현하기 위한 박막 트랜지스터 기판을 나타내는 도면들이다.Hereinafter, a first embodiment of the present invention will be described with reference to FIGS. 4 and 5. 4 is a plan view illustrating a thin film transistor substrate for a liquid crystal display device including a compensation thin film transistor according to a first embodiment of the present invention. 5 is a cross-sectional view taken along line II-II' of the thin film transistor substrate of the flat panel display shown in FIG. 4. 4 and 5 are diagrams illustrating a thin film transistor substrate for implementing a high-resolution liquid crystal display of about 400 PPI, including a compensation thin film transistor.

본 발명의 제1 실시 예에 의한, 박막 트랜지스터 기판은 하부 기판(SUB) 위에 중간 절연막(IN)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)에 의해 화소 영역이 정의된다. 화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PAS2)을 사이에 두고 형성된 화소 전극(PXL)과 공통전극(COM)을 구비한다. 공통전극(COM)은 화소 영역의 대부분을 모두 덮도록 형성되고, 화소 전극(PXL)은 평행한 다수 개의 띠 모양으로 형성될 수 있다. 400PPI 정도의 고 해상도용 박막 트랜지스터 기판에서는 화소의 크기가 상당히 작아진다. 따라서, 화소 전극(PXL)이 두 세개 정도의 선분들로만 이루어질 수도 있다.In the thin film transistor substrate according to the first embodiment of the present invention, a pixel region is defined by a gate line GL and a data line DL intersecting the lower substrate SUB with the intermediate insulating layer IN therebetween. In the pixel area, a pixel electrode PXL and a common electrode COM formed with the second passivation layer PAS2 interposed therebetween are provided to form a fringe field. The common electrode COM may be formed to cover most of the pixel area, and the pixel electrode PXL may be formed in a plurality of parallel strips. In a high-resolution thin film transistor substrate of about 400 PPI, the size of a pixel is considerably smaller. Accordingly, the pixel electrode PXL may be formed of only two or three line segments.

각 화소 영역에는 구동 박막 트랜지스터(T1)가 하나씩 배치된다. 또한, 구동 박막 트랜지스터(T1)에는 오프-전류 특성을 보완하기 위한 보상 박막 트랜지스터(T2)가 배치된다. 구동 박막 트랜지스터(T1)의 드레인 전극(D1)은 보상 박막 트랜지스터(T2)의 소스 전극(S2)과 연결된다.One driving thin film transistor T1 is disposed in each pixel area. In addition, a compensation thin film transistor T2 is disposed in the driving thin film transistor T1 to compensate for the off-current characteristic. The drain electrode D1 of the driving thin film transistor T1 is connected to the source electrode S2 of the compensation thin film transistor T2.

직렬로 연결된 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 포함하는 박막 트랜지스터 기판의 구조를 좀 더 구체적으로 설명한다. 기판(SUB) 위에 가로 방향으로 진행하는 게이트 배선(GL)들과 세로 방향으로 진행하는 데이터 배선(DL)들이 교차하는 구조로 매트릭스 방식의 화소 영역이 정의된다.The structure of the thin film transistor substrate including the driving thin film transistor T1 and the compensation thin film transistor T2 connected in series will be described in more detail. A matrix-type pixel region is defined in a structure in which gate lines GL running in the horizontal direction and data lines DL running in the vertical direction cross the substrate SUB.

제1 실시 예에서는, 화소 영역에서 발광 영역의 비율을 높이기 위해, 게이트 전극을 게이트 배선에서 분기한 형태로 형성하지 않고, 게이트 배선의 일부를 이용하여 형성한다. 즉, 반도체 층(SE)을 게이트 배선(GL)과 중첩하도록 형성함으로써 박막 트랜지스터를 구성한다.In the first embodiment, in order to increase the ratio of the light emitting area in the pixel area, the gate electrode is not formed to be branched from the gate wiring, but is formed using a part of the gate wiring. That is, a thin film transistor is formed by forming the semiconductor layer SE to overlap the gate wiring GL.

예를 들어, 반도체 층(SE)을 데이터 배선(DL)의 일부와 접촉하면서, 데이터 배선(DL)과 중첩하여 연장되어, 게이트 배선(GL)과 교차하도록 연장된다. 그러면, 게이트 배선(GL) 및 데이터 배선(DL)과 중첩하는 반도체 층(SE)의 일부가 구동 박막 트랜지스터(T1)의 채널 층(A1)으로 정의된다. 그리고 게이트 배선(GL)과 평행하게 게이트 배선(GL)의 아래에 정의된 화소 영역으로 꺾어진 후, 데이터 배선(DL)과 평행하게 연장되어 게이트 배선(GL)과 다시 중첩하면서 게이트 배선(GL)의 위에 정의된 화소 영역으로 연장된다. 그러면, 게이트 배선(GL)과 중첩되는 반도체 층(SE)의 타부가 보상 박막 트랜지스터(T2)의 채널 영역(A2)으로 정의된다.For example, while the semiconductor layer SE is in contact with a part of the data line DL, it extends to overlap the data line DL, and extends to cross the gate line GL. Then, a part of the semiconductor layer SE overlapping the gate line GL and the data line DL is defined as the channel layer A1 of the driving thin film transistor T1. In addition, after being bent in parallel with the gate wiring GL into a pixel region defined under the gate wiring GL, extending in parallel with the data wiring DL and overlapping with the gate wiring GL again, the gate wiring GL It extends to the pixel area defined above. Then, the other portion of the semiconductor layer SE overlapping the gate wiring GL is defined as the channel region A2 of the compensation thin film transistor T2.

좀 더 상세히 설명한다. 기판(SUB) 위에는 먼저 광 차단층이 형성된다. 본 발명에서는 다결정 반도체 물질로 박막 트랜지스터를 구성한다. 따라서, 다결정 반도체 물질의 특성을 담보하기 위해 박막 트랜지스터의 구조는 탑 게이트 구조를 갖는 것이 바람직하다. 이 경우, 기판(SUB) 하부에서 상부로 유입되는 백 라이트와 같은 빛에 의해 반도체 소자가 열화될 수 있다. 이러한 문제를 방지하기 위해, 채널 영역이 형성될 부분에 광 차단층을 먼저 형성하는 것이 바람직하다.This will be described in more detail. A light blocking layer is first formed on the substrate SUB. In the present invention, a thin film transistor is made of a polycrystalline semiconductor material. Accordingly, it is preferable that the structure of the thin film transistor has a top gate structure in order to secure the characteristics of the polycrystalline semiconductor material. In this case, the semiconductor device may be deteriorated by light such as a backlight flowing from the bottom of the substrate SUB to the top. In order to prevent this problem, it is preferable to first form a light blocking layer in a portion where the channel region is to be formed.

구체적으로는, 구동 박막 트랜지스터(T1)의 채널 영역(A1)에 대응하는 영역에 제1 광 차단층(LS1)을 배치하고, 보상 박막 트랜지스터(T2)의 채널 영역(A2)에 대응하는 영역에는 제2 광 차단층(LS2)을 배치한다. 제1 및 제2 광 차단층(LS1, LS2)이 형성된 기판(SUB)의 전체 표면 위에는 버퍼 층(BUF)이 도포되어 있다.Specifically, the first light blocking layer LS1 is disposed in the region corresponding to the channel region A1 of the driving thin film transistor T1, and the first light blocking layer LS1 is disposed in the region corresponding to the channel region A2 of the compensation thin film transistor T2. A second light blocking layer LS2 is disposed. A buffer layer BUF is applied on the entire surface of the substrate SUB on which the first and second light blocking layers LS1 and LS2 are formed.

버퍼 층(BUF) 위에는 반도체 층(SE)이 형성되어 있다. 반도체 층(SE)은 나중에 형성될 데이터 배선(DL)의 일부를 따라서 진행하는 제1 수직 선분부(VS1)를 갖는다. 제1 수직 선분부(VS1)는 나중에 형성될 게이트 배선(GL)을 중심으로 윗단 화소 영역에서 아랫단 화소 영역까지 연장되어 배치된다. 반도체 층(SE)은 제1 수직 선분부(VS1)의 아래 끝단부에서 아랫단 화소 영역으로 꺾이어 연장된 수평 선분부(HS)를 갖는다. 그리고 반도체 층(SE)은 수평 선분부(HS)의 아랫단 화소 영역에서 게이트 배선(GL)을 타고 넘어 윗단 화소 영역으로 연장된 제2 수직 선분부(VS2)를 갖는다.A semiconductor layer SE is formed on the buffer layer BUF. The semiconductor layer SE has a first vertical line segment VS1 running along a part of the data line DL to be formed later. The first vertical line segment portion VS1 is disposed to extend from an upper pixel area to a lower pixel area centered on the gate line GL to be formed later. The semiconductor layer SE has a horizontal line segment HS extending from a lower end of the first vertical segment VS1 to a lower pixel region. In addition, the semiconductor layer SE has a second vertical line segment VS2 extending from a pixel area at a lower end of the horizontal line segment HS to an upper pixel area over the gate line GL.

반도체 층(SE)이 형성된 기판(SUB) 전체 표면 위에는, 게이트 절연 물질과 게이트 금속물질을 도포하고 패턴하여 형성된, 게이트 절연막(GI) 및 게이트 배선(GL)이 배치된다. 특히, 게이트 배선(GL)은, 각 화소당, 반도체 층(SE)과 교차하는 영역이 두 부분을 갖는다. 이렇게 반도체 층(SE)과 중첩하는 게이트 배선(GL)의 부분들을 편의상 게이트 전극(G1, G2)으로 정의한다. 반도체 층(SE)의 제1 수직 선분부(VS1)와 중첩하는 게이트 배선(GL)은 구동 박막 트랜지스터의 게이트 전극(G1)으로 정의된다. 또한, 반도체 층(SE)의 제2 수직 선분부(VS2)와 중첩하는 게이트 배선(GL)은 보상 박막 트랜지스터의 게이트 전극(G2)으로 정의된다On the entire surface of the substrate SUB on which the semiconductor layer SE is formed, a gate insulating layer GI and a gate wiring GL, which are formed by coating and patterning a gate insulating material and a gate metal material, are disposed. In particular, the gate wiring GL has two portions for each pixel, a region crossing the semiconductor layer SE. For convenience, portions of the gate wiring GL overlapping the semiconductor layer SE are defined as gate electrodes G1 and G2. The gate wiring GL overlapping the first vertical segment portion VS1 of the semiconductor layer SE is defined as the gate electrode G1 of the driving thin film transistor. In addition, the gate wiring GL overlapping the second vertical segment portion VS2 of the semiconductor layer SE is defined as the gate electrode G2 of the compensation thin film transistor.

반도체 층(SE)은 게이트 절연막(GI) 및 게이트 배선(GL)과 중첩하는 영역과 그렇지 않고 노출되는 영역으로 구분된다. 게이트 배선(GL)과 중첩하지 않고 노출된 영역에는 불순물을 주입하여 도체화할 수 있다. 그 결과, 게이트 배선(GL)과 중첩하는 반도체 층(SE)은 채널 영역(A1, A2)으로 정의된다. 즉, 구동 게이트 전극(G1)과 중첩하는 반도체 층(SE)은 구동 박막 트랜지스터 채널 영역(A1)으로, 보상 게이트 전극(G2)과 중첩하는 반도체 층(SE)은 보상 박막 트랜지스터 채널 영역(A2)으로 정의된다.The semiconductor layer SE is divided into a region overlapping with the gate insulating layer GI and the gate wiring GL, and an exposed region. Impurities may be implanted into the exposed area without overlapping the gate wiring GL to form a conductor. As a result, the semiconductor layer SE overlapping the gate wiring GL is defined as the channel regions A1 and A2. That is, the semiconductor layer SE overlapping the driving gate electrode G1 is the driving thin film transistor channel region A1, and the semiconductor layer SE overlapping the compensation gate electrode G2 is the compensation thin film transistor channel region A2. Is defined as

게이트 전극들(G1, G2)을 포함하는 게이트 배선(GL)이 형성된 기판(SUB) 전체 표면 위에는 중간 절연막(IN)이 도포되어 있다. 이때, 게이트 배선(GL)이 형성되지 않은 도체화된 반도체 층(SE)의 영역들은 소스 영역 및 드레인 영역으로 정의된다. 구체적으로 설명하면, 구동 박막 트랜지스터 채널 영역(A1)의 일측부이며 반도체 층(SE)의 시작부는 구동 박막 트랜지스터 소스 영역(SA1)으로, 구동 박막 트랜지스터 채널 영역(A1)의 타측부는 구동 박막 트랜지스터 드레인 영역(DA1)으로 정의된다. 한편, 보상 박막 트랜지스터 채널 영역(A2)의 일측부이며, 구동 박막 트랜지스터 드레인 영역(D1)에서 연장된 부분은 보상 박막 트랜지스터 소스 영역(SA2)으로, 보상 박막 트랜지스터 채널 영역(A2)의 타측부는 보상 박막 트랜지스터 드레인 영역(DA2)으로 정의된다. 특히, 구동 박막 트랜지스터 드레인 영역(DA1)과 보상 박막 트랜지스터 소스 영역(SA2)은 반도체 층(SE)의 수평 선분부(HS)를 구성한다.The intermediate insulating layer IN is coated on the entire surface of the substrate SUB on which the gate wiring GL including the gate electrodes G1 and G2 is formed. In this case, regions of the conductive semiconductor layer SE in which the gate wiring GL is not formed are defined as a source region and a drain region. Specifically, one side of the driving thin film transistor channel region A1, the start of the semiconductor layer SE is the driving thin film transistor source region SA1, and the other side of the driving thin film transistor channel region A1 is the driving thin film transistor. It is defined as the drain region DA1. Meanwhile, one side of the compensation thin film transistor channel region A2, a portion extending from the driving thin film transistor drain region D1 is the compensation thin film transistor source region SA2, and the other side of the compensation thin film transistor channel region A2 It is defined as the compensation thin film transistor drain region DA2. In particular, the driving thin film transistor drain region DA1 and the compensation thin film transistor source region SA2 constitute a horizontal line segment HS of the semiconductor layer SE.

중간 절연막(IN)에는, 구동 박막 트랜지스터 소스 영역(SA1)의 일부를 노출하는 소스 콘택홀(SH)과, 보상 박막 트랜지스터 드레인 영역(DA2)의 일부를 노출하는 드레인 콘택홀(DH)을 구비한다. 중간 절연막(IN) 위에는 소스-드레인 금속 물질로 형성된 데이터 배선(DL)이 배치되어 있다. 데이터 배선(DL)은 게이트 배선(GL)과 직교하도록 배치된다. 특히, 화소 영역에서 비 표시 영역의 비율을 줄이기 위해, 소스 전극을 별도록 형성하지 않고, 데이터 배선(DL)의 일부를 소스 전극으로 활용한다. 즉, 소스 콘택홀(SH)을 통해 노출된 반도체 층(SE)의 구동 박막 트랜지스터 소스 영역(SA1)과 접촉하는 데이터 배선(DL)의 일부가 구동 박막 트랜지스터 소스 전극(S1)이 된다. 한편, 드레인 콘택홀(DH)을 통해서 노출된 반도체 층(SE)의 보상 박막 트랜지스터 드레인 영역(DA2)과 접촉하는 드레인 전극(D2)은 별도로 배치된다. 드레인 전극(D2)은 화소 영역에서 하단부에 일정한 크기를 갖고 형성되어 있다.The intermediate insulating film IN includes a source contact hole SH exposing a part of the driving thin film transistor source region SA1 and a drain contact hole DH exposing a part of the compensation thin film transistor drain region DA2. . A data line DL formed of a source-drain metal material is disposed on the intermediate insulating layer IN. The data line DL is disposed to be orthogonal to the gate line GL. In particular, in order to reduce the ratio of the non-display area in the pixel area, the source electrode is not separately formed, and a part of the data line DL is used as the source electrode. That is, a portion of the data line DL contacting the driving thin film transistor source region SA1 of the semiconductor layer SE exposed through the source contact hole SH becomes the driving thin film transistor source electrode S1. Meanwhile, the drain electrode D2 contacting the compensation thin film transistor drain region DA2 of the semiconductor layer SE exposed through the drain contact hole DH is separately disposed. The drain electrode D2 is formed to have a predetermined size at the lower end of the pixel region.

그 후, 구동 박막 트랜지스터(T1) 및 보상 박막 트랜지스터(T2)를 덮는 제1 보호막(PAS1)이 기판(SUB) 전체 표면에 도포되어 있다. 제1 보호막(PAS1) 위에는 기판(SUB) 전체 표면 대부분을 덮도록 공통 전극(COM)이 배치된다. 공통 전극(COM)의 면 저항을 낮추며, 하부에 배치된 박막 트랜지스터들(T1, T2) 및 각종 배선들과의 전기적 간섭을 차폐할 수 있도록 가급적 기판(SUB) 전체 면적의 대부분을 덮는 구조를 갖는 것이 바람직하다. 공통 전극(COM) 위에는 화소 전극(PXL)을 형성하여야 하는데, 화소 전극(PXL)과 보상 박막 트랜지스터 드레인 전극(D2)을 연결하기 위한 화소 콘택홀(PH) 부분을 제외한 거의 모든 영역을 덮도록, 공통 전극(COM)을 형성하는 것이 바람직하다.Thereafter, a first passivation layer PAS1 covering the driving thin film transistor T1 and the compensation thin film transistor T2 is applied to the entire surface of the substrate SUB. A common electrode COM is disposed on the first passivation layer PAS1 to cover most of the entire surface of the substrate SUB. It has a structure that covers most of the entire area of the substrate SUB as possible to lower the surface resistance of the common electrode COM and shield electrical interference with the thin film transistors T1 and T2 disposed below and various wires. It is desirable. The pixel electrode PXL should be formed on the common electrode COM, so as to cover almost all areas except for the pixel contact hole PH for connecting the pixel electrode PXL and the compensation thin film transistor drain electrode D2, It is preferable to form the common electrode COM.

공통 전극(COM) 위에는 기판(SUB) 전체 표면을 덮는 제2 보호막(PAS2)이 도포되어 있다. 제2 보호막(PAS2) 및 제1 보호막(PAS1)의 일부를 제거하여 보상 박막 트랜지스터 드레인 전극(D2) 일부를 노출하는 화소 콘택홀(PH)이 형성되어 있다. 화소 콘택홀(PH)은 드레인 콘택홀(DH)로부터 화소 영역 내측으로 일정 거리 이격한 위치에 형성된다. 제2 보호막(PAS2) 위에는 화소 콘택홀(PH)을 통해 보상 박막 트랜지스터 드레인 전극(D2)과 연결되는 화소 전극(PXL)이 형성되어 있다. 공통 전극(COM)과 화소 전극(PXL) 사이에 프린지 필드를 형성하도록 하기 위해, 화소 전극(PXL)은 다수 개의 선분 형태로 형성하는 것이 바람직하다.A second passivation layer PAS2 covering the entire surface of the substrate SUB is applied on the common electrode COM. A pixel contact hole PH exposing a portion of the compensation thin film transistor drain electrode D2 by removing portions of the second passivation layer PAS2 and the first passivation layer PAS1 is formed. The pixel contact hole PH is formed at a position spaced apart from the drain contact hole DH by a predetermined distance into the pixel region. A pixel electrode PXL connected to the compensation thin film transistor drain electrode D2 through the pixel contact hole PH is formed on the second passivation layer PAS2. In order to form a fringe field between the common electrode COM and the pixel electrode PXL, the pixel electrode PXL is preferably formed in the form of a plurality of line segments.

본 발명의 제1 실시 예에 의한 박막 트랜지스터 기판은, 300 내지 400PPI 정도의 고 해상도용 액정 표시장치에 적용할 수 있다. 400PPI 전후의 고 해상도를 구현하기 위해서는 화소 영역의 크기가 상당히 작아진다. 예를 들어, 화소 전극(PXL)을 구성하는 선분은 2개 혹은 3개의 수직 선분들을 구비할 수 있다.The thin film transistor substrate according to the first embodiment of the present invention can be applied to a liquid crystal display for high resolution of about 300 to 400 PPI. In order to implement high resolution around 400PPI, the size of the pixel area becomes considerably smaller. For example, a line segment constituting the pixel electrode PXL may include two or three vertical line segments.

본 발명의 제1 실시 예에서, 제1 및 제2 광 차단층들(LS1, LS2)은 각각 독립된 형태로 형성할 수 있다. 다결정 반도체 물질을 포함하는 박막 트랜지스터의 경우, 광 차단층이 독립적으로 형성되는 것이 소자 성능 저하를 방지할 수 있다.
In the first embodiment of the present invention, the first and second light blocking layers LS1 and LS2 may be formed in independent forms, respectively. In the case of a thin film transistor including a polycrystalline semiconductor material, it is possible to prevent device performance from deteriorating when the light blocking layer is independently formed.

제1 실시 예에 의한 박막 트랜지스터 기판의 구조는 화소 영역 내에서 비 표시 영역이 차지하는 비율을 줄여서 고 해상도용 액정표시장치에 적용할 수 있었다. 그러나 제1 실시 예와 같은 구동 박막 트랜지스터에 직렬로 연결된 보상 박막 트랜지스터를 더 구비한 박막 트랜지스터 기판을 500PPI 이상의 초고 해상도용 액정 표시장치에 그대로 적용하는 데에는 충분하지 않다.The structure of the thin film transistor substrate according to the first embodiment can be applied to a high-resolution liquid crystal display device by reducing a ratio occupied by a non-display area within a pixel area. However, it is not enough to apply the thin film transistor substrate further including the compensation thin film transistor connected in series to the driving thin film transistor as in the first embodiment to an ultra-high resolution liquid crystal display device of 500 PPI or higher.

예를 들어, 500PPI을 넘어 800PPI 정도의 초고 해상도 액정 표시장치에 적용할 수 있도록 비 표시 영역의 비율을 극소화한 박막 트랜지스터 기판의 구조가 필요하다. 특히, 구동 박막 트랜지스터 채널 영역(A1)의 하부에 배치된 제1 광 차단층(LS1)과 보상 박막 트랜지스터 채널 영역(A2)의 하부에 배치된 제2 광 차단층(LS2)이 서로 가까워지므로, 도 6에 도시한 바와 같이 독립된 형태로 형성할 수 없다.For example, there is a need for a thin film transistor substrate structure in which the ratio of the non-display area is minimized so that it can be applied to an ultra-high resolution liquid crystal display device of about 800 PPI beyond 500 PPI. In particular, since the first light blocking layer LS1 disposed under the driving thin film transistor channel region A1 and the second light blocking layer LS2 disposed under the compensation thin film transistor channel region A2 are close to each other, As shown in Fig. 6, it cannot be formed in an independent form.

도 6은 본 발명의 제1 실시 예를 초고 해상도에 적용한 경우의 구조를 나타내는 평면도이다. 도 6에 도시한 바와 같이, 500PPI 정도의 초고 해상도에 제1 실시 예를 적용할 경우, 채널 층들의 사이가 상당히 좁게 배치되기 때문에, 가로 방향으로 배열된 모든 박막 트랜지스터들에 배치되는 광 차단층은 하나의 몸체로 형성할 수밖에 없다. 즉, 구동 박막 트랜지스터 채널 영역(A1)과 보상 박막 트랜지스터 채널 영역(A2)이 게이트 배선(GL)을 따라 가로 방향으로 평행하게 배치되므로, 광 차단층(LS)도 게이트 배선(GL)과 중첩하여 평행하게 배치된다. 이 경우, 광 차단층(LS)과 수직 구조로 인접한 각종 소자들 사이에 기생 용량(Parasitic Capacitance)이 발생하여 소자 성능이 저하될 수 있다.
6 is a plan view showing a structure when the first embodiment of the present invention is applied to an ultra-high resolution. As shown in FIG. 6, when the first embodiment is applied to an ultra-high resolution of about 500 PPI, since the channel layers are arranged quite narrowly, the light blocking layer disposed on all the thin film transistors arranged in the horizontal direction is It has no choice but to form one body. That is, since the driving thin film transistor channel region A1 and the compensation thin film transistor channel region A2 are disposed in parallel in the horizontal direction along the gate wiring GL, the light blocking layer LS is also overlapped with the gate wiring GL. Are placed in parallel. In this case, parasitic capacitance occurs between various devices adjacent to the light blocking layer LS in a vertical structure, and device performance may be degraded.

이하의 설명에서는 제1 실시 예에서 제시한 기본 개념을 더욱 확장하여 비 표시 영역을 극소화함으로써 500 내지 800PPI 정도의 초고 해상도를 구현할 수 있는 박막 트랜지스터 기판의 구조를 제안한다. 특히, 두 개의 박막 트랜지스터 각각을 구성하는 채널 영역을 독립적으로 차광할 수 있는 광 차단층을 구비한 박막 트랜지스터 기판의 구조를 제안한다.In the following description, a structure of a thin film transistor substrate capable of realizing an ultra-high resolution of about 500 to 800 PPI by minimizing the non-display area by further expanding the basic concept presented in the first embodiment is proposed. In particular, a structure of a thin film transistor substrate having a light blocking layer capable of independently shielding a channel region constituting each of two thin film transistors is proposed.

이하, 도 7을 참조하여, 본 발명의 제2 실시 예에 대하여 설명한다. 도 7은 본 발명의 제2 실시 예에 의한 보상 박막 트랜지스터를 더 구비한 액정 표시장치용 박막 트랜지스터 기판을 나타내는 평면도이다.Hereinafter, a second embodiment of the present invention will be described with reference to FIG. 7. 7 is a plan view illustrating a thin film transistor substrate for a liquid crystal display further including a compensation thin film transistor according to a second embodiment of the present invention.

제2 실시 예에 의한 액정 표시장치용 박막 트랜지스터 기판은, 각 화소 행들 사이에 배치된 제1 게이트 배선(GL1)과 제2 게이트 배선(GL2)을 구비한다. 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)과 교차하는 데이터 배선(DL)이 배치된다. 이 교차 구조에 의해 화소 영역이 정의된다.The thin film transistor substrate for a liquid crystal display according to the second embodiment includes a first gate wiring GL1 and a second gate wiring GL2 disposed between each pixel row. A data line DL crossing the first gate line GL1 and the second gate line GL2 is disposed. The pixel region is defined by this crossing structure.

반도체 층(SE)은 데이터 배선(DL)과 중첩하여 평행하게 배치된 수직 선분부(VS) 그리고 제2 게이트 배선(DL2)과 일정 거리 이격하여 평행하게 배치된 수평 선분부(HS)를 포함한다. 수직 선분부(VS)는, 소스 콘택홀(SH)을 통해 데이터 배선(DL)에서 해당 화소 영역에 있는 일부분과 접촉하는 일측 단부를 포함한다. 수직 선분부(VS)는 일측 단부에서 데이터 배선(DL)과 중첩하면서 평행하게 아랫단 화소 영역으로 연장된다. 그 결과, 수직 선분부(VS)는 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)과 교차하여, 그 타측 단부가 아랫단 화소 영역의 데이터 배선(DL) 일부분까지 연장된다.The semiconductor layer SE includes a vertical line segment VS that overlaps the data line DL and is disposed in parallel, and a horizontal line segment HS that is parallel to the second gate line DL2 by a predetermined distance. . The vertical line segment VS includes one end of the data line DL through the source contact hole SH that contacts a portion of the pixel area. The vertical line segment portion VS overlaps the data line DL at one end and extends in parallel to the lower pixel region. As a result, the vertical line segment VS crosses the first gate wiring GL1 and the second gate wiring GL2, and the other end thereof extends to a portion of the data line DL in the lower pixel region.

반도체 층(SE)의 수평 선분부(HS)는, 수직 선분부(VS)의 타측 단부에서 아랫단 화소 영역쪽으로 수평 방향으로 일정 거리 연장된다. 즉, 수평 선분부(HS)의 일측 단부는 수직 선분부(VS)의 타측 단부가 된다. 수평 선분부(HS)의 일측 단부에서 제2 게이트 배선(GL2)과 일정 간격 이격하면서 평행하게 연장된다. 그 결과, 수평 선분부(HS)의 타측 단부가 아랫단 화소 영역의 상단 중앙부에 위치한다.The horizontal segment portion HS of the semiconductor layer SE extends a predetermined distance in the horizontal direction from the other end of the vertical segment portion VS toward the lower end pixel region. That is, one end of the horizontal segment portion HS becomes the other end of the vertical segment portion VS. At one end of the horizontal line segment HS, the second gate line GL2 is spaced apart from the second gate line GL2 and extends in parallel. As a result, the other end of the horizontal line segment HS is located in the upper center of the lower pixel region.

반도체 층(SE)의 수직 선분부(HS)가 제1 게이트 배선(GL1)과 중첩하는 부분은 구동 박막 트랜지스터(T1)의 채널 영역(A1)으로 정의된다. 따라서, 반도체 층(SE)에서 구동 박막 트랜지스터 채널 영역(A1)의 상부 영역은 구동 박막 트랜지스터 소스 영역(SA1)으로, 하부 영역은 구동 박막 트랜지스터 드레인 영역(DA1)으로 정의된다.A portion where the vertical line segment portion HS of the semiconductor layer SE overlaps the first gate wiring GL1 is defined as the channel region A1 of the driving thin film transistor T1. Accordingly, in the semiconductor layer SE, the upper region of the driving thin film transistor channel region A1 is defined as the driving thin film transistor source region SA1, and the lower region is defined as the driving thin film transistor drain region DA1.

또한, 반도체 층(SE)의 수직 선분부(HS)가 제2 게이트 배선(GL2)과 중첩하는 부분은 보상 박막 트랜지스터(T2)의 채널 영역(A2)으로 정의된다. 따라서, 반도체 층(SE)에서 보상 박막 트랜지스터 채널 영역(A2)의 상부 영역은 보상 박막 트랜지스터 소스 영역(SA2)으로 정의된다. 보상 박막 트랜지스터 소스 영역(SA2)은 구동 박막 트랜지스터 드레인 영역(DA1)과 동일한 부분이다. 이로써, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)는 직렬로 연결된 구조를 갖는다. 그리고 하부 영역은 보상 박막 트랜지스터 드레인 영역(DA2)으로 정의된다. 보상 박막 트랜지스터 드레인 영역(DA2)은 반도체 층(SE)의 수평 선분부(HS)를 이룬다.In addition, a portion where the vertical line segment portion HS of the semiconductor layer SE overlaps the second gate wiring GL2 is defined as the channel region A2 of the compensation thin film transistor T2. Accordingly, the upper region of the compensation thin film transistor channel region A2 in the semiconductor layer SE is defined as the compensation thin film transistor source region SA2. The compensation thin film transistor source region SA2 is the same part as the driving thin film transistor drain region DA1. Accordingly, the driving thin film transistor T1 and the compensation thin film transistor T2 have a structure connected in series. In addition, the lower region is defined as the compensation thin film transistor drain region DA2. The compensation thin film transistor drain region DA2 forms a horizontal line segment HS of the semiconductor layer SE.

구동 박막 트랜지스터 소스 영역(SA1)은 소스 콘택홀(SH)을 통해 데이터 배선(DL)과 연결된다. 여기서, 구동 박막 트랜지스터(T1)의 소스 전극(S1)은 데이터 배선(DL) 자체를 이용하여 구성한다. 그리고 구동 박막 트랜지스터(T1)의 드레인 전극과 보상 박막 트랜지스터(T2)의 소스 전극은 별도로 형성하지 않고, 반도체 층(SE)의 일부를 이용하여 구성한다. 보상 박막 트랜지스터 드레인 영역(DA2)은 드레인 콘택홀(DH)을 통해 드레인 전극(D2)과 연결된다. 드레인 전극(D2)은 아랫단 화소 영역의 중앙 상단부에서 제1 및 제2 게이트 배선(GL1, GL2)의 상부 영역으로 연장되어 배치된다.The driving thin film transistor source region SA1 is connected to the data line DL through the source contact hole SH. Here, the source electrode S1 of the driving thin film transistor T1 is configured by using the data line DL itself. In addition, the drain electrode of the driving thin film transistor T1 and the source electrode of the compensation thin film transistor T2 are not separately formed, but are formed using a part of the semiconductor layer SE. The compensation thin film transistor drain region DA2 is connected to the drain electrode D2 through the drain contact hole DH. The drain electrode D2 is disposed to extend from the center upper portion of the lower pixel region to the upper regions of the first and second gate wirings GL1 and GL2.

드레인 전극(D2)은 해당 화소 영역의 하단 중앙부까지 연장될 수도 있다. 하지만, 게이트 배선들(GL1, GL2)이 배치된 영역까지만 연장하면 화소 영역의 대부분 면적을 개구 영역으로 사용할 수 있다. 드레인 전극(D2)의 일부를 노출하는 화소 콘택홀(PH)을 통해 화소 전극(PXL)이 드레인 전극(D2)과 연결되어, 화소 영역으로 연장된 선분 형태로 형성된다.The drain electrode D2 may extend to a lower central portion of the pixel region. However, most of the pixel area can be used as the opening area by extending only to the area where the gate wirings GL1 and GL2 are disposed. The pixel electrode PXL is connected to the drain electrode D2 through the pixel contact hole PH exposing a part of the drain electrode D2 to form a line segment extending to the pixel region.

공통 전극(COM)은 기판(SUB) 전체 면적 대부분을 덮도록 형성한다. 따라서, 공통 전극(COM)과 화소 전극(PXL) 사이에 프린지 필드에 의한 수평 전계를 형성할 수 있다.The common electrode COM is formed to cover most of the entire area of the substrate SUB. Accordingly, a horizontal electric field due to the fringe field may be formed between the common electrode COM and the pixel electrode PXL.

본 발명의 제2 실시 예에 의한 초고 해상도 액정 표시장치용 박막 트랜지스터 기판에서는, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 데이터 배선을 따라 수직 방향으로 배열된 구조를 갖는다. 따라서, 광 차단층(LS)은 데이터 배선(DL)과 제1 및 제2 게이트 배선들(GL1, GL2)이 교차하는 영역에 형성된, 구동 박막 트랜지스터 채널 영역(A1) 및 보상 박막 트랜지스터 채널 영역(A2)을 동시에 가리도록 독립적으로 형성할 수 있다.In the thin film transistor substrate for an ultra-high resolution liquid crystal display according to the second embodiment of the present invention, the driving thin film transistor T1 and the compensation thin film transistor T2 have a structure in which the driving thin film transistor T1 and the compensation thin film transistor T2 are arranged in a vertical direction along a data line. Therefore, the light blocking layer LS is formed in a region where the data line DL and the first and second gate lines GL1 and GL2 cross, the driving thin film transistor channel region A1 and the compensation thin film transistor channel region ( It can be independently formed to cover A2) at the same time.

즉, 제1 실시 예의 경우, 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)가 게이트 배선(GL)을 따라 수평 방향으로 배열되므로, 광 차단층(LS)이 게이트 배선(GL)과 중첩하는 형상으로 형성되는 반면에, 제2 실시 예에서는 각 단위 화소에 할당된 구동 박막 트랜지스터(T1)와 보상 박막 트랜지스터(T2)를 위한 광 차단층(LS)이 화소 별로 독립적으로 형성될 수 있다. 이는 게이트 배선이 제1 게이트 배선(GL1) 및 제2 게이트 배선(GL2)으로 나뉘어 구성하여서 이룩할 수 있는 구조이다.That is, in the first embodiment, since the driving thin film transistor T1 and the compensation thin film transistor T2 are arranged in a horizontal direction along the gate line GL, the light blocking layer LS overlaps the gate line GL. While formed in a shape, in the second embodiment, the light blocking layer LS for the driving thin film transistor T1 and the compensation thin film transistor T2 allocated to each unit pixel may be independently formed for each pixel. This is a structure that can be achieved by dividing the gate wiring into a first gate wiring GL1 and a second gate wiring GL2.

또한, 이와 같이 이중 게이트 배선 구조로 인해, 화소 전극(PXL)과 드레인 전극(D2)을 연결하는 화소 콘택홀(PH)이 화소 영역 내에 형성되지 않고, 게이트 배선 영역에 형성될 수 있는 구조를 가질 수 있다. 따라서, 화소 영역 대부분을 개구 영역으로 활용할 수 있어, 높은 개구율을 확보할 수 있다.In addition, due to the double gate wiring structure, the pixel contact hole PH connecting the pixel electrode PXL and the drain electrode D2 is not formed in the pixel region, but has a structure that can be formed in the gate wiring region. I can. Accordingly, most of the pixel area can be used as an opening area, and a high aperture ratio can be secured.

도 6과 도 7에서 점선 네모로 표시한 부분이 개구 영역(AP)이다. 도 6에서는 개구 영역(AP)이 드레인 콘택홀(DH), 드레인 전극(D2) 그리고 화소 콘택홀(PH)이 차지하는 공간보다 위에 형성된다. 그리고 드레인 콘택홀(DH), 드레인 전극(D2) 그리고 화소 콘택홀(PH)이 게이트 배선(GL)보다 화소 영역쪽으로 일부 침범하고 있어, 그 만큼 화소 영역 내에서 개구 영역(AP)이 차지하는 비율이 줄어든다. 반면, 도 7에서는 드레인 콘택홀(DH), 드레인 전극(D2) 그리고 화소 콘택홀(PH)이 게이트 배선들(GL1, GL2)이 형성되는 공간과 중첩되어 형성되므로, 개구 영역(AP)이 화소 영역 대부분을 차지하여, 개구율을 최대한으로 확보할 수 있다.In FIGS. 6 and 7, a portion indicated by a dotted square is the opening area AP. In FIG. 6, the opening region AP is formed above the space occupied by the drain contact hole DH, the drain electrode D2, and the pixel contact hole PH. In addition, the drain contact hole DH, the drain electrode D2, and the pixel contact hole PH partially invade toward the pixel region rather than the gate wiring GL, so that the ratio of the opening region AP occupied within the pixel region is Decreases. On the other hand, in FIG. 7, since the drain contact hole DH, the drain electrode D2, and the pixel contact hole PH are formed to overlap the space in which the gate wirings GL1 and GL2 are formed, the opening area AP is It occupies most of the area, and the aperture ratio can be secured to the maximum.

실험적인 일례에 의하면, 도 6에 의한 제1 실시 예와 같이, 드레인 전극(D2)이 화소 영역의 하단 중앙부에 배치된 경우에는 개구율이 약 24% 정도이다. 반면, 도 7에 의한 제2 실시 예와 같이 드레인 전극(D2)이 게이트 배선들(GL1, GL2)이 배치된 영역과 중첩하는 경우엔 개구율이 35% 정도로서 약 40% 이상 더 큰 개구율을 얻을 수 있다.According to an experimental example, as in the first embodiment illustrated in FIG. 6, when the drain electrode D2 is disposed in the lower center of the pixel region, the aperture ratio is about 24%. On the other hand, when the drain electrode D2 overlaps the region where the gate wirings GL1 and GL2 are disposed, as in the second embodiment illustrated in FIG. 7, the aperture ratio is about 35%, which is about 40% or more. have.

본 발명의 제1 실시 예 및 제2 실시 예에 대한 설명에서, 주로 탑 게이트 방식의 박막 트랜지스터 구조에 대해서 설명하였다. 하지만, 필요에 따라서는 바텀 게이트 방식에 적용할 수도 있다.
In the description of the first and second embodiments of the present invention, the structure of a top-gate thin film transistor has been mainly described. However, if necessary, it can also be applied to the bottom gate method.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.It will be appreciated by those skilled in the art through the above description that various changes and modifications can be made without departing from the spirit of the present invention. Accordingly, the present invention should not be limited to the content described in the detailed description, but should be defined by the claims.

T: 박막 트랜지스터 SUB: 기판
GL: 게이트 배선 CL: 공통 배선
DL: 데이터 배선 PXL: 화소 전극
COM: 공통 전극 T1: 구동 박막 트랜지스터
T2: 보상 박막 트랜지스터
G, G1, G2: 게이트 전극 S, S1, S2: 소스 전극
D, D1, D2: 드레인 전극 A, A1, A2: 반도체 채널 층
GI: 게이트 절연막 PAS: 보호막
SH: 소스 콘택홀 SA: 소스 영역
DH: 드레인 콘택홀 DA: 드레인 영역
PH: 화소 콘택홀 IL: 중간 절연막
PAS1: 제1 보호막 PAS2: 제2 보호막
GL1: 제1 게이트 배선 GL2: 제2 게이트 배선T: thin film transistor SUB: substrate
GL: Gate wiring CL: Common wiring
DL: data wiring PXL: pixel electrode
COM: common electrode T1: driving thin film transistor
T2: compensation thin film transistor
G, G1, G2: gate electrode S, S1, S2: source electrode
D, D1, D2: drain electrode A, A1, A2: semiconductor channel layer
GI: gate insulating film PAS: protective film
SH: source contact hole SA: source area
DH: drain contact hole DA: drain region
PH: pixel contact hole IL: intermediate insulating film
PAS1: first protective layer PAS2: second protective layer
GL1: first gate wiring GL2: second gate wiring

Claims (5)

기판 위에서 윗단 화소 영역 하변에 배열된 제1 게이트 배선 및 제2 게이트 배선;
상기 제1 및 제2 게이트 배선들과 교차하도록 배치된 데이터 배선;
상기 데이터 배선과 중첩하며 평행하게 진행하여 상기 제1 및 제2 게이트 배선들과 교차하면서 연장된 수직 선분부 그리고 상기 수직 선분부에서 아랫단 화소 영역으로 연장된 수평 선분부를 포함하는 반도체 층;
상기 반도체 층의 상기 수평 선분부와 상기 아랫단 화소 영역에서 연결되어 상기 윗단 화소 영역을 향해 연장되어 상기 제1 및 제2 게이트 배선과 중첩된 드레인 전극; 그리고
상기 드레인 전극과 연결되고 상기 윗단 화소 영역에 형성된 화소 전극을 포함하며,
상기 화소 전극은 상기 제1 및 제2 게이트 배선이 형성된 영역과 중첩되는 영역에서 상기 드레인 전극을 노출하는 화소 콘택홀을 통해 상기 드레인 전극과 접촉하는 액정 표시장치.
A first gate wiring and a second gate wiring arranged under the upper pixel region on the substrate;
A data line disposed to cross the first and second gate lines;
A semiconductor layer including a vertical line segment extending from the vertical line segment to a lower pixel area from the vertical segment portion and extending parallel to the data line and crossing the first and second gate lines;
A drain electrode connected between the horizontal line segment of the semiconductor layer and the lower pixel region, extending toward the upper pixel region, and overlapping the first and second gate wirings; And
A pixel electrode connected to the drain electrode and formed in the upper pixel region,
The pixel electrode contacts the drain electrode through a pixel contact hole exposing the drain electrode in a region overlapping a region in which the first and second gate wirings are formed.
 제 1 항에 있어서,
상기 드레인 전극은 상기 수평 선분부의 일측 단부와 연결되고 상기 제1 및 제2 게이트 배선 영역까지 연장되는 액정 표시장치.
The method of claim 1,
The drain electrode is connected to one end of the horizontal line segment and extends to the first and second gate wiring regions.
 제 1 항에 있어서,
상기 반도체 층은,
상기 수직 선분부가 상기 제1 게이트 배선과 중첩하여 정의된 구동 박막 트랜지스터 채널 영역;
상기 수직 선분부가 상기 제2 게이트 배선과 중첩하여 정의된 보상 박막 트랜지스터 채널 영역;
상기 데이터 배선 일부를 노출하는 소스 콘택홀을 통해 상기 데이터 배선과 접촉하는 구동 박막 트랜지스터 소스 영역;
상기 구동 박막 트랜지스터 채널 영역과 상기 보상 박막 트랜지스터 채널 영역 사이에 정의된 구동 박막 트랜지스터 드레인 영역 및 보상 박막 트랜지스터의 소스 영역; 그리고
상기 보상 박막 트랜지스터 채널 영역에서 상기 아랫단 화소 영역으로 연장되어 상기 수평 선분부를 형성하는 보상 박막 트랜지스터의 드레인 영역을 포함하는 액정 표시장치.
The method of claim 1,
The semiconductor layer,
A driving thin film transistor channel region defined by the vertical line segment overlapping the first gate line;
A compensation thin film transistor channel region defined by the vertical line segment overlapping the second gate line;
A driving thin film transistor source region in contact with the data line through a source contact hole exposing a portion of the data line;
A driving thin film transistor drain region and a source region of the compensation thin film transistor defined between the driving thin film transistor channel region and the compensation thin film transistor channel region; And
And a drain region of the compensation thin film transistor extending from the compensation thin film transistor channel region to the lower pixel region to form the horizontal line segment.
 제 1 항에 있어서,
상기 제1 및 제2 게이트 배선과 상기 반도체 층의 상기 수직 선분부가 교차하는 영역을 가리도록 상기 데이터 배선과 중첩하도록 배치된 광 차단층을 더 포함하는 액정 표시장치.
The method of claim 1,
The liquid crystal display device further comprising a light blocking layer disposed to overlap the data line so as to cover a region where the first and second gate lines and the vertical line segment of the semiconductor layer intersect.
 제 4 항에 있어서,
상기 광 차단층은 상기 각 화소 영역에 할당된 상기 데이터 배선의 일부분과 중첩하면서 독립적으로 배치된 액정 표시장치.The method of claim 4,
The light blocking layer is independently disposed while overlapping with a portion of the data line allocated to each pixel area.
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