KR20170066214A - 제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치 - Google Patents

제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치 Download PDF

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KR20170066214A
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틸 슐로에세르
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    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Abstract

반도체 장치(1)는, 제 1 주표면(110)을 가진 반도체 기판(100)에 제 1 트랜지스터(20) 및 제 2 트랜지스터(30)를 포함한다. 제 1 트랜지스터(20)는 제 1 드레인 영역(205)에 전기적으로 접속된 제 1 드레인 컨택트를 포함하고, 이 제 1 드레인 컨택트는 제 1 드레인 컨택트 부분(206) 및 제 2 드레인 컨택트 부분(130a)을 포함한다. 제 2 드레인 컨택트 부분(130a)은 반도체 기판(100)의 제 2 주표면(120)에 배치된다. 제 1 드레인 컨택트 부분(206)은 제 1 드레인 영역(205)과 직접 접촉된 드레인 도전 재료(115)를 포함하고, 제 1 드레인 컨택트 부분(206)은, 반도체 기판(100)에 있어서, 드레인 도전 재료(115)와 제 2 드레인 컨택트 부분(130a) 사이에 배치된 제 1 부분(112)을 더 포함한다. 제 2 트랜지스터(30)는 제 2 소스 영역(301)에 전기적으로 접속된 제 2 소스 컨택트를 포함한다. 제 2 소스 컨택트는 제 1 소스 컨택트 부분(302) 및 제 2 소스 컨택트 부분(130b)을 포함하고, 제 2 소스 컨택트 부분(130b)은 반도체 기판(100)의 제 2 주표면(120)에 배치된다. 제 1 소스 컨택트 부분(302)은 제 2 소스 영역(301)과 직접 접촉된 소스 도전 재료(116)를 포함하고, 제 1 소스 컨택트 부분(302)은 반도체 기판(100)에 있어서 소스 도전 재료(116)와 제 2 소스 컨택트 부분(130b) 사이에 배치된 제 2 부분(113)을 더 포함한다.

Description

제 1 트랜지스터 및 제 2 트랜지스터를 포함하는 반도체 장치{SEMICONDUCTOR DEVICE COMPRISING A FIRST TRANSISTOR AND A SECOND TRANSISTOR}
적절하게 접속되어서 하프 브리지를 형성하는 트랜지스터를 포함하는 반도체 장치는 전력 전자 장치의 분야에서 통상적으로 사용된다. 예를 들어, 하프 브리지는 전기 모터 또는 스위칭 모드 공급 전력을 구동하는데 사용될 수 있다.
하나의 반도체 기판에 2개의 트랜지스터가 형성되어 있는 반도체 장치의 개선된 개념이 개발되고 있다.
본 발명의 목적은, 반도체 기판의 대향하는 수평면으로부터 접촉될 수 있는 2개의 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명에 따르면, 상기 목적은 독립 청구항에 따른 청구 대상에 의해 달성된다. 더 한층의 개발 사항은 종속 청구항에 정의되어 있다.
실시예에 따르면, 반도체 장치는 제1 주 표면을 갖는 반도체 기판에서 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 트랜지스터는 제1 드레인 영역에 전기적으로 접속된 제1 드레인 컨택트를 포함한다. 제1 드레인 컨택트는 제1 드레인 컨택트 부분 및 제2 드레인 컨택트 부분을 포함한다. 제1 트랜지스터는 제1 소스 영역과 제1 드레인 영역 사이의 제1 주 표면에 평행한 방향에 따른 제1 바디 영역 및 제1 드리프트 구역과, 제1 바디 영역에 인접하는 제1 주 표면에서의 제1 게이트 트렌치 내의 제1 게이트 전극을 더 포함한다. 제2 드레인 컨택트 부분은 반도체 기판의 제2 주 표면에 배치된다. 제1 드레인 컨택트 부분은 제1 드레인 영역에 직접 접촉하는 드레인 도전성 재료를 포함한다. 제1 드레인 컨택트 부분은 드레인 도전성 재료와 제2 드레인 컨택트 부분 사이의 반도체 기판의 제1 부분을 더 포함한다. 제2 트랜지스터는 제2 소스 영역에 전기적으로 접속된 제2 소스 컨택트를 포함한다. 제2 소스 컨택트는 제1 소스 컨택트 부분 및 제2 소스 컨택트 부분을 포함한다. 제2 트랜지스터는 제2 소스 영역과 제2 드레인 영역 사이의 제1 주 표면에 평행한 방향에 따른 제2 바디 영역 및 제2 드리프트 구역과, 제2 바디 영역에 인접하는 제1 주 표면에서의 제2 게이트 트렌치 내의 제2 게이트 전극을 더 포함한다. 제2 소스 컨택트 부분은 반도체 기판의 제2 주 표면에 배치된다. 제1 소스 컨택트 부분은 제2 소스 영역에 직접 접촉하는 소스 도전성 재료를 포함한다. 제1 소스 컨택트 부분은 소스 도전성 재료와 제2 소스 컨택트 부분 사이에 배치된 반도체 기판의 제2 부분을 더 포함한다.
다른 실시예에 따르면, 반도체 장치는 제1 주 표면을 갖는 반도체 기판에서 제1 트랜지스터 및 제2 트랜지스터를 포함한다. 제1 및 제2 트랜지스터는 동일한 도전성 타입으로 되어 있다. 제1 트랜지스터는 제1 주 표면에 인접하는 제1 소스 영역과, 제1 드레인 영역에 전기적으로 접속된 제1 드레인 컨택트 부분을 포함한다. 제2 트랜지스터는 제1 주 표면에 인접하는 제2 드레인 영역과, 제2 소스 영역에 전기적으로 접속된 제1 소스 컨택트 부분을 포함한다. 반도체 기판은 제1 도전성 타입의 제1 반도체층을 더 포함하며, 제1 반도체층에는 제1 드레인 컨택트 부분 및 제1 소스 컨택트 부분이 전기적으로 접속된다. 반도체 장치는, 제1 트랜지스터와 제1 반도체층 사이의 제2 도전성 타입의 매립층 - 이 매립층은 제1 반도체층과 제2 트랜지스터 사이의 영역에는 존재하지 않음 - , 혹은 제1 반도체층과 제2 트랜지스터 사이의 제2 도전성 타입의 매립층 - 이 매립층은 제1 반도체층과 제1 트랜지스터 사이의 영역이 존재하지 않음 - 을 더 포함한다.
다른 실시예에 따르면, 반도체 장치는 제1 주 표면을 갖는 반도체 기판에서 트랜지스터를 포함한다. 트랜지스터는 드레인 영역에 전기적으로 접속된 제1 드레인 컨택트 부분과, 소스 영역과 드레인 영역 사이의 제1 주 표면에 평행한 방향에 따른 바디 영역 및 드리프트 구역과, 바디 영역에 인접하는 제1 주 표면에서의 게이트 트렌치 내의 게이트 전극을 포함하고, 게이트 트렌치의 길이방향 축은 제1 방향으로 연장한다. 제1 드레인 컨택트 부분은 드레인 영역과 직접 접촉하는 드레인 도전성 재료를 포함한다. 제1 드레인 컨택트 부분은 제1 도전성 타입의 반도체 기판의 일부분을 더 포함한다. 반도체 기판은 반도체 기판의 일부분과 트랜지스터 사이의 제2 도전성 타입의 매립층을 더 포함한다.
다른 실시예에 따르면, 반도체 장치는 제1 주 표면을 갖는 반도체 기판에서 트랜지스터를 포함한다. 트랜지스터는 소스 영역에 전기적으로 접속된 제1 소스 컨택트 부분과, 소스 영역과 드레인 영역 사이의 제1 주 표면에 평행한 방향에 따른 바디 영역 및 드리프트 구역과, 바디 영역에 인접하는 제1 주 표면에서의 게이트 트렌치 내의 게이트 전극을 포함한다. 게이트 트렌치의 길이방향 축은 제1 방향으로 연장한다. 제1 소스 컨택트 부분은 소스 영역과 직접 접촉하는 소스 도전성 재료를 포함하고, 제1 소스 컨택트 부분은 제1 도전성 타입의 반도체 기판의 일부분을 더 포함한다. 반도체 기판은, 그 일부분과 트랜지스터 사이에 제2 도전성 타입의 매립층을 더 포함한다.
당 분야에서 통상의 지식을 가진 자라면 후술하는 상세한 설명을 읽고 첨부 도면을 참조하여 추가의 특징 및 장점을 인지할 것이다.
첨부 도면은 본 발명의 추가적인 이해를 제공하도록 포함되고 본 명세서에 포함되어 본 명세서의 일부분을 구성한다. 도면은 본 발명의 실시예를 나타내고 있으며, 상세한 설명과 함께 본 발명의 원리를 설명하도록 기능한다. 후술하는 상세한 설명을 참조하여 더 잘 이해함으로써, 본 발명의 다른 실시예 및 많은 의도하는 장점이 용이하게 이해될 것이다. 도면의 요소는 서로에 대해 반드시 실제 축적대로 도시된 것은 아니다. 동일한 참조 부호는 대응하는 유사 부분을 표시한다.
도 1은 실시예에 따른 반도체 장치의 일례의 단면도이고,
도 2a 및 도 2b는 도 1에 도시된 트랜지스터의 단면도이고,
도 2c는 도 1에 도시된 반도체 장치의 수평 단면도이고,
도 2d 및 도 2e는 도 1에 도시된 반도체 장치 부분의 단면도이고,
도 3a 및 도 3b는 각각 다른 실시예에 따른 반도체 장치의 단면도이고,
도 4는 도 1에 도시된 반도체 장치를 포함하는 전기 회로의 등가 회로도이다.
후술하는 상세한 설명에서, 본 발명의 일부를 형성하는 첨부 도면을 참조하며, 첨부 도면에서 본 발명이 실시될 수 있는 특정의 실시예가 예시로서 도시되어 있다. 이러한 관점에서, "상측", "하측", "전방", "후방", "선행하는", "후행하는" 등과 같은 방향성 용어는 기술되는 도면의 배향을 참조하여 사용된다. 본 발명의 실시예의 컴포넌트는 다수의 상이한 배향으로 위치할 수 있으며, 따라서 방향성 용어는 예시를 위한 것이지 제한을 위한 것이 아니다. 다른 실시예가 이용될 수 있고 구조적 또는 논리적 변경이 특허청구범위에 의해 정의된 범위로부터 벗어나지 않고 행해질 수 있음이 이해될 것이다.
실시예의 설명은 한정의 의미가 아니다. 특히, 이하 기술된 실시예의 요소는 상이한 실시예의 요소와 조합될 수 있다.
"갖는", "구비하는" 및 "포함하는" 등의 용어는 비한정의 용어로, 기술한 요소 또는 특징의 존재를 표시하지만 추가의 요소 또는 특징의 존재를 배제하지 않는 용어이다. 부정관사 및 정관사는 문맥에서 달리 명확하게 표시하지 않는 한, 복수 뿐만 아니라 단수를 포함하도록 의도된다.
본 명세서에서 사용되는 바와 같이, "연결" 및/또는 "전기적으로 연결"이란 용어는, 요소들이 서로 직접 연결되어야 함을 의미하는 것은 아니고 "연결된" 또는 "전기적으로 연결된" 요소들 간에 중간 요소가 제공될 수도 있다. "전기적으로 접속"이란 용어는 함께 전기적으로 접속된 요소들 간의 저 오믹(low-ohmic) 접속을 기술하기 위한 것이다.
도면 및 상세한 설명은 도핑 타입 "n" 또는 "p" 바로 옆에 "-" 또는 "+"를 표시함으로써 상대적 도핑 농도를 도시한다. 예를 들어, "n-"은 "n" 도핑 영역의 도핑 농도보다 낮은 도핑 농도를 의미하는 한편 "n+"은 "n" 도핑 영역보다 높은 도핑 농도를 갖는다. 동일한 상대적 도핑 농도의 도핑 영역이 반드시 동일한 절대적 도핑 농도를 갖는 것은 아니다. 예를 들어, 2개의 상이한 "n" 도핑 영역은 동일한 절대적 도핑 농도를 가질 수도 있고 또는 상이한 절대적 도핑 농도를 가질 수도 있다. 도면 및 상세한 설명에서, 더 나은 이해를 위해, 종종 도핑된 부분은 "p" 또는 "n" 도핑인 것으로서 표시된다. 명확하게 이해되는 바와 같이, 이 표시는 결코 제한하기 위한 것이 아니다. 도핑 타입은 기술된 기능이 달성되는 한 임의의 타입일 수 있다. 또한, 모든 실시예에서, 도핑 타입은 반대로 될 수도 있다.
본 명세서는 반도체 부분이 도핑되는 도펀트의 "제1" 및 "제2" 도전성 타입을 지칭한다. 제1 도전성 타입은 p 타입일 수 있고 제2 도전성 타입은 n 타입일 수 있거나 혹은 그 반대일 수 있다. 일반적으로 알려져 있는 바와 같이, 소스 및 드레인 영역의 도핑 타입 또는 극성에 따라, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 절연 게이트 전계 효과 트랜지스터(IGFET)는 n 채널 또는 p 채널 MOSFET일 수 있다. 예를 들어, n 채널 MOSFET에서, 소스 및 드레인 영역은 n 타입 도펀트로 도핑된다. p 채널 MOSFET에서, 소스 및 드레인 영역은 p 타입 도펀트로 도핑된다. 명확히 이해되는 바와 같이, 본 명세서의 문맥 내에서, 도핑 타입은 반대로 될 수도 있다. 특정의 전류 경로가 방향성 용어를 이용하여 기술되어 있다면, 이 설명은 단지 경로를 나타내는 것으로, 전류 흐름의 극성을 나타내는 것은 아니며, 즉, 전류 흐름이 소스로부터 드레인으로 흐르거나 혹은 그 반대로 흐르는지를 나타내는 것으로 이해될 것이다. 도면은 극성 감지 컴포넌트, 예컨대 다이오드를 포함할 수 있다. 명확히 이해되는 바와 같이, 이들 극성 감지 컴포넌트의 특정의 배치예는 일례로서 주어지는 것으로, 제1 도전성 타입이 n 타입인지 혹은 p 타입인지에 따라, 기술된 기능을 달성하기 위해 반대로 될 수도 있다.
본 명세서에서 사용되는 바와 같은 "측방향" 및 "수평"이란 용어는 반도체 기판 또는 반도체 바디의 제1 표면에 평행한 배향을 기술하기 위한 것이다. 이것은, 예를 들어, 웨이퍼 또는 다이의 표면일 수 있다.
본 명세서에서 사용되는 "수직"이란 용어는 반도체 기판 또는 바디의 제1 표면에 실질적으로 수직으로 배치되는 배향을 기술하기 위한 것이다.
본 명세서의 전체에 걸쳐 전계 효과 트랜지스터의 요소가 기술된다. 일반적으로, 전계 효과 트랜지스터는 병렬로 접속되는 복수의 트랜지스터 셀을 포함한다. 예를 들어, 이하에서 설명되는 바와 같이, 각각의 단일의 트랜지스터 셀은 단일 게이트 전극, 바디 영역 및 추가의 컴포넌트를 포함한다. 단일 트랜지스터 셀의 게이트 전극은 공통 단자, 예를 들어, 게이트 단자에 접속될 수 있다. 단일 트랜지스터 셀의 추가의 컴포넌트, 예를 들어, 소스 영역, 드레인 영역은 공통 소스 단자, 공통 드레인 단자 등에 각각 접속될 수 있다. 후술하는 설명은 단일 트랜지스터 셀의 구조에 대해 구체적으로 기술하며, 이는 전체적으로 트랜지스터라고 한다. 그러나, 명확히 이해되는 바와 같이, 단일 트랜지스터 셀은 복수의 추가의 트랜지스터 셀에 접속되어서 각각의 트랜지스터를 형성한다. 바디 영역과 같은 트랜지스터 셀의 컴포넌트의 몇몇은 서로 별개로 형성될 수 있다. 드레인 영역과 같은 트랜지스터 셀의 다른 컴포넌트는 병렬로 접속된 모든 트랜지스터 셀에 대해 공동으로 형성될 수 있다.
도 1은 실시예에 따른 반도체 장치의 예의 단면도이다. 도 1에 도시된 반도체 장치(1)는 제1 트랜지스터(20) 및 제2 트랜지스터(30)를 포함한다. 제1 트랜지스터(20) 및 제2 트랜지스터(30)는 제1 주 표면(110) 및 제2 주 표면(120)을 갖는 공통 반도체 기판(100)에 형성된다. 제1 트랜지스터(20)는 제1 소스 영역(201), 제1 드레인 영역(205), 제1 바디 영역(220), 및 제1 드리프트 구역(260)을 포함한다. 제1 트랜지스터(20)는 제1 게이트 전극(210)을 더 포함하고, 이는 제1 바디 영역(220)에 인접하는 제1 주 표면(110)에 형성된 제1 게이트 트렌치(212)에 배치될 수 있다. 제1 게이트 전극(210)은 제1 바디 영역(220)의 채널의 도전성을 제어하도록 구성된다. 제1 게이트 트렌치(212)의 길이방향 축은 제1 주 표면에 평행한 제1 방향, 예를 들어, x 방향으로 연장할 수 있다. 도 1에서, 제1 게이트 트렌치(212)는 점선으로 표시되고 도면의 도시면의 전방이나 후방에 배치된다. 제1 바디 영역(220) 및 제1 드리프트 구역(260)은 제1 소스 영역(201)과 제1 드레인 영역(205) 사이의 제1 방향을 따라 배치될 수 있다. 제1 트랜지스터(20)는 제1 드레인 영역(205)에 전기적으로 접속되는 제1 드레인 컨택트를 더 포함한다. 제1 드레인 컨택트는 제1 드레인 컨택트 부분(206) 및 제2 드레인 컨택트 부분(130a)을 포함한다. 제2 드레인 컨택트 부분(130a)은 반도체 기판(100)의 제2 주 표면(120)에 배치된다. 제1 드레인 컨택트 부분(206)은 제1 드레인 영역(205)에 직접 접촉하는 드레인 도전성 재료(115)를 포함하고, 제1 드레인 컨택트 부분(206)은 드레인 도전성 재료(115)와 제2 드레인 컨택트 부분(130a) 사이에 배치된 반도체 기판의 제1 부분(112)을 더 포함한다.
제2 트랜지스터(30)는, 제2 소스 영역(301), 제2 드레인 영역(305), 제2 바디 영역(320), 및 제2 드리프트 구역(360)을 포함한다. 제2 트랜지스터(30)는 제2 바디 영역(320)에 인접하는 제1 주 표면(110)에 제2 게이트 전극(310) 및 제2 게이트 트렌치(312)를 더 포함한다. 제2 게이트 전극(310)은 제2 바디 영역(320)에서 채널의 도전성을 제어하도록 구성된다. 제2 게이트 트렌치(312)의 길이방향 축은 반도체 기판의 제1 주 표면에 평행한 방향, 예를 들어, 제1 방향으로 연장할 수 있다. 제2 바디 영역(320) 및 제2 드리프트 구역(360)은 제2 소스 영역(301)과 제2 드레인 영역(305) 사이의 제1 방향을 따라 배치될 수 있다. 제2 트랜지스터(30)는 제2 소스 영역(301)에 전기적으로 접속되는 제2 소스 컨택트를 더 포함한다. 제2 소스 컨택트는 제1 소스 컨택트 부분(302) 및 제2 소스 컨택트 부분(130b)을 포함한다. 제2 소스 컨택트 부분(130b)은 반도체 기판의 제2 주 표면(120)에 배치된다. 제1 소스 컨택트 부분(302)은 제2 소스 영역(301)에 직접 접촉하는 소스 도전성 재료(116)를 포함하고, 제1 소스 컨택트 부분(302)은 소스 도전성 재료(116)와 제2 소스 컨택트 부분(130b) 사이에 배치된 반도체 기판(100)의 제2 부분(113)을 더 포함한다.
제2 트랜지스터(30)는, 제2 트랜지스터의 제2 드레인 컨택트가 상이한 방식으로 구현되는 것을 제외하면, 제1 트랜지스터(20)와 유사한 구성을 가질 수 있다. 또한, 제2 소스 컨택트는 상이한 방식으로, 즉 제 2 소스 컨택트가 반도체 기판의 제2 주 표면(120)에 배치된 도전층(후면측 금속화물층)(130)과 제2 소스 영역(301)을 전기적으로 접속하는 방식으로 구현된다. 제1 트랜지스터(20) 및 제2 트랜지스터(30)는 동일한 도전성 타입으로 되어 있으며, 예를 들어, n 타입 채널을 갖는다. 따라서, 제1 바디 영역(220) 및 제2 바디 영역(320)은 동일한 도전성 타입, 예를 들어, p 타입으로 되어 있다.
도 1에 도시된 구성에 따르면, 반도체 기판(100)의 제1 부분(112) 및 반도체 기판(100)의 제2 부분(113)이, 제2 주 표면(120)에 인접한 제1 층(129)의 일부분을 형성한다. 제1 층(129)은 반도체 기판의 후면측(제2 주 표면)(120)에서 도전층(130)을 전기적으로 접촉한다. 제1 트랜지스터(20)의 제1 드레인 컨택트는 제1 드레인 영역(205)으로부터 반도체 기판(100)으로 연장할 수 있고, 제1 층(129)의 일부분을 포함할 수 있다. 마찬가지로, 제2 소스 컨택트는 제2 드레인 영역(301)으로부터 반도체 기판(100)으로 연장할 수 있고, 제1 층(129)의 일부분을 포함할 수 있다. 공통 단자(374)는, 반도체 기판의 제2 주 표면(120)에 인접하여 배치되는 도전층(130)에 전기적으로 접속될 수 있다. 따라서, 제1 드레인 영역(205) 및 제2 소스 영역(301)은 공통 단자(374)에 전기적으로 접속된다.
제1 소스 영역(201)은 제1 소스 컨택트(202)를 통해 제1 소스 단자(272)에 전기적으로 접속된다. 제1 전면 도전층(135)은 반도체 기판의 제1 주 표면(110)에 인접하여 배치될 수 있고, 제1 소스 컨택트(202)를 통해 제1 트랜지스터(20)의 제1 소스 영역(201)에 전기적으로 접속될 수 있다. 제2 전면 도전층(140)은 반도체 기판의 제1 주 표면(110)에 인접하여 배치될 수 있고, 제2 드레인 컨택트(306)를 통해 제2 트랜지스터(30)의 제2 드레인 영역(305)에 전기적으로 접속될 수 있다. 따라서, 도 1에 도시된 반도체 장치는 수직 반도체 장치를 구현하고 반도체 기판(100)의 대향하는 측면으로부터 접촉될 수 있다. 제1 전면 도전층(135) 및 제2 전면 도전층(140)은 금속화물층에 의해 구현될 수 있다.
제1 게이트 전극(210) 및 제2 게이트 전극(310)은 반도체 기판의 제1 주 표면(110)에 인접하여 배치된다. 따라서, 제1 및 제2 게이트 전극(210, 310)은 수평 전류 흐름을 제어하도록 구성된다. 반도체 기판(100)은, 동일한 도핑 타입을 갖고 동일한 도핑 농도로 도핑될 수 있는 제1 부분(112) 및 제2 부분(113)을 포함하는 제1 층(129)을 포함할 수 있다. 예를 들어, 제1 부분(112) 및 제2 부분(113)은 제1 도전성 타입, 예를 들어, p+ 타입으로 도핑될 수 있다. 반도체 기판(100)은 제1 및 제2 기판 부분보다 낮은 도핑 농도로 제1 도전성 타입의 추가의 기판 부분(114)을 추가로 포함할 수 있다. 추가의 기판 부분(114)은 제2 기판 부분(113)과 제2 트랜지스터(30)의 드리프트 구역(360) 및 바디 영역(320)과의 사이에 배치될 수 있다. 반도체 기판(100)은 제1 기판 부분(112)과 제1 트랜지스터(20)의 드리프트 구역(260) 및 바디 영역(220) 사이에 제3 기판 부분(216)을 더 포함할 수 있다. 제3 기판 부분(216)은 제2 또는 제1 도전성 타입일 수 있다. 도 1에 도시된 실시예에 따르면, 제3 기판 부분(216)은 제2 도전성 타입으로 되어 있다.
다른 실시예에 따르면, 반도체 장치는 기판의 제1 부분(112)과 제1 트랜지스터(20)의 제1 바디 영역(220) 및 제1 드리프트 구역(260)과의 사이의 제2 도전성 타입의 매립층(215)을 포함한다. 이 실시예에 따르면, 매립층(215)은 기판의 제2 부분(113)과 제1 트랜지스터의 제2 바디 영역(320) 및 제2 드리프트 구역(360)과의 사이에 배치된다.
도 1에 도시된 실시예에 따르면, 제1 및 제2 바디 영역(220, 320)은 제1 도전성 타입으로 되어 있고 제1 및 제2 드리프트 구역(260, 360)은 제2 도전성 타입으로 되어 있다. 도 1에 또한 도시한 바와 같이, 제3 기판 부분(216)은 매립층(215)과 제1 바디 영역(220) 및 제1 드리프트 구역(260)과의 사이에 배치될 수 있다. 매립층(215)을 포함하는 pn 접합의 존재로 인해, 제1 트랜지스터(20)는 제1 드레인 컨택트를 통해 제1 드레인 영역(205)에 전기적으로 접속되는 제1 기판 부분(112) 및 제2 기판 부분(113)으로부터 효과적으로 절연될 수 있다.
따라서, 제1 드레인 영역(205) 및 제2 소스 영역(301)이 공통 단자에 전기적으로 접속되도록 공통 즉, 정합 반도체 기판(100)에 이들 2개의 트랜지스터를 집적하는 것이 가능해진다. 예를 들어, 이들 2개의 트랜지스터는 동일한 도전성 타입으로 되어 있을 수 있다. 특히, 2개의 트랜지스터는 제1 주 표면(110) 및 제2 주 표면(120)으로부터 각각 접촉될 수 있게 하는 방식으로 집적된다. 이와 동시에 제1 트랜지스터(20)는 제1 드레인 영역(205) 및 제2 소스 영역(301)으로부터 효과적으로 절연된다.
드레인 도전성 재료(115)는 제1 주 표면(110)에 형성되는 드레인 컨택트 그루브(117)에 배치될 수 있다. 드레인 컨택트 그루브(117)는 제1 주 표면(110)으로부터 매립층(215)을 지나서 제1 기판 부분(112)으로 연장할 수 있다. 소스 도전성 재료(116)는 제1 주 표면(110)에 형성될 수 있는 소스 컨택트 그루브(119)에 배치될 수 있다. 소스 컨택트 그루브(119)는 제2 기판 부분(113)으로 연장할 수 있다. 제2 소스 영역(301)은 소스 컨택트 그루브(119)의 측벽(172)에 형성될 수 있다. 제1 드레인 영역(205)은 드레인 컨택트 그루브(117)의 측벽(118)에 형성될 수 있다. 반도체 장치는 제1 소스 영역(201)에 접촉하기 위해 소스 컨택트 트렌치(203)를 더 포함할 수 있다. 소스 컨택트 트렌치(203)는 소스 도전성 재료(115)로 채워질 수 있다. 소스 컨택트 트렌치(203)는 제1 주 표면(110)으로부터 반도체 기판으로, 예를 들어, 적어도 제1 소스 영역(201)의 깊이에 대응하는 깊이까지 연장한다. 제2 트랜지스터(30)의 소스 컨택트 그루브(119)는 제2 컨택트 트렌치(203)보다 깊은 깊이까지 연장한다.
제2 도전성 타입의 매립층(215)은 고 도핑 농도로 도핑될 수 있다. 예를 들어, 도핑 농도는 1e19 cm-3보다 높을 수 있다. 다른 실시예에 따르면, 매립층(215)은 상기 표시된 것보다 낮은 도핑 농도로 도핑될 수 있다. 매립층(215)은 절연 특성을 유지하기 위해 트랜지스터 동작 동안 공핍되어서는 안 된다. 매립층(215)은 제1 트랜지스터(20)의 컴포넌트에 대해 수직 거리(a vertical distance)를 두고 배치될 수 있다. 예를 들어, 매립 반도체층(215)은 제1 바디 영역(220)에 대해 소정의 거리를 두고 배치되고, 제1 드리프트 구역(260)에 대해 소정의 거리를 두고 배치될 수 있다. 제1 바디 영역(220)과 매립층(215) 사이의 거리는, 소망의 절연 특성을 제공하기 위해 조정되어야 한다.
다른 실시예에 따르면, 도 3a를 참조하여 기술되는 바와 같이, 제2 도전성 타입의 매립 반도체층(315)은 제2 반도체 부분(113)과, 제2 트랜지스터(30)의 바디 영역(320) 및 드리프트 구역(360)과의 사이에 배치될 수 있다. 이 실시예에 따르면, 매립 반도체층(315)은 제1 반도체 부분(112)과, 제1 바디 영역(220) 및 제1 드리프트 구역(260)과의 사이에 배치되지 않는다.
도 1의 실시예에 따르면, 드레인 도전성 재료(115)는, 반도체 기판으로, 예를 들어, 반도체 기판의 제1 부분(112)으로 깊게 연장한다. 또한, 소스 도전체 재료(116)는, 반도체 기판으로, 예를 들어, 반도체 기판의 제2 부분(113)으로 깊게 연장할 수 있다. 따라서, 기생 바이폴라 트랜지스터가 저하되거나 혹은 억제될 수 있다. 예를 들어, 제1 부분(112) 및 제2 부분(113)을 포함하는 제2 층(129)은 1e19 cm-3의 도핑 농도로 도핑될 수 있다. 따라서, 강하게 도핑된 부분(112, 113)은 트랜지스터, 예를 들어, 이 영역에서 형성될 수도 있는 npn 트랜지스터를 억제한다. 제1 도전성 타입의 도핑된 부분(121, 122)은 드레인 도전성 재료(115)와 반도체 기판의 제1 부분(112) 사이에, 그리고 소스 도전성 재료(116)와 반도체 기판의 제2 부분(113) 사이에 배치될 수 있다.
드레인 컨택트 그루브(117) 및 소스 컨택트 그루브(119)는 기판(100)의 깊이 방향, 예를 들어, z 방향으로 연장하도록, 제1 주 표면(110)으로부터 반도체 기판(100)에 형성될 수 있다. 드레인 컨택트 그루브(117) 및 소스 컨택트 그루브(119)의 깊이는 게이트 트렌치(212)의 깊이보다 클 수 있다. 드레인 컨택트 그루브(117) 및 소스 컨택트 그루브(119)의 깊이는 대략 3 내지 20 ㎛, 예를 들어, 4 ㎛일 수 있다.
제1 드레인 영역(205)이 반도체 기판의 제1 주 표면(110)에 배치된 도전성 재료에 전기적으로 접속되지 않도록 반도체 기판의 제1 주 표면(110) 위에는 절연성 재료(253)가 형성될 수 있다. 마찬가지로, 제2 소스 영역(301)은 반도체 장치의 상부면에서 도전성 요소로부터 분리될 수 있다.
도 1에 도시된 실시예에 따르면, 제1 드레인 영역(205) 및 제2 소스 영역(301)은, 반도체 기판의 드레인 컨택트 그루브(117) 내의 드레인 도전성 재료(115) 및 제1 부분(112)을 포함하는 제1 드레인 컨택트 부분(206)에 의해, 반도체 기판(100)의 제2 주 표면(120) 상에 배치된 도전층(130)에 전기적으로 접속된다. 또한, 제2 소스 영역(301)은, 반도체 기판의 소스 컨택트 그루브(119) 내의 소스 도전성 재료(116) 및 제2 부분(113)을 포함하는 제2 드레인 컨택트 부분(302)에 의해 반도체 기판(100)의 제2 주 표면(120) 상에 배치된 도전층(130)에 전기적으로 접속된다. 따라서, 제1 드레인 컨택트 및 제2 소스 컨택트는, 드레인 컨택트 그루브(117) 및 소스 컨택트 그루브(119)에 각각 채워지는 저 저항성 드레인 도전성 재료(115) 및 저 저항성 소스 도전성 재료(116)에 의해 반도체 장치(1)의 후면에 대한 수직 접촉을 구현한다. 드레인 도전성 재료(115) 및 소스 도전성 재료(116)는 텅스텐과 같은 금속을 포함할 수 있다. 또한 소스 도전성 재료(116) 및 드레인 도전성 재료(115)의 예는 폴리실리콘을 포함한다. 금속화물층의 재료의 예로는 텅스텐과 같은 금속을 들 수 있으며, 선택적으로는 적절한 중간층을 포함한다.
상술한 바와 같이, 전력 트랜지스터는 일반적으로 서로 간에 병렬로 접속되는 복수의 트랜지스터 셀을 포함한다. 트랜지스터 셀 각각은 도시된 도면을 참조하여 본 명세서에서 기술한 바와 같은 구조를 가질 수 있다. 예를 들어, 복수의 병렬 트랜지스터 셀은 제2 방향, 예를 들어, y 방향을 따라 배치될 수 있고 트랜지스터를 형성하도록 병렬로 접속될 수 있다. 또한 트랜지스터의 트랜지스터 셀은 드레인 영역 및 소스 영역에 대해 미러링 방식으로 배치될 수 있다. 본 명세서의 문맥에서, "반도체 장치"란 용어는 단일 트랜지스터(20, 30)를 지칭할 수 있고, 트랜지스터는 복수의 트랜지스터 셀을 포함할 수 있다.
제1 게이트 전극(210)은 제1 게이트 유전체층(211)에 의해 제1 바디 영역(220)으로부터 절연된다. 마찬가지로, 제2 게이트 전극(310)은 제2 게이트 유전체층(311)에 의해 제2 바디 영역(320)으로부터 절연된다. 제1 게이트 전극(210)은 제1 게이트 단자(213)에 전기적으로 접속될 수 있다. 제2 트랜지스터의 제2 게이트 전극(310)은 제2 게이트 단자(313)에 전기적으로 접속될 수 있다. 제1 트랜지스터(20) 및/또는 제2 트랜지스터(30)는 필드 플레이트(250, 350)를 더 포함할 수 있다. 실시예에 따르면, 제1 또는 제2 필드 플레이트(250, 350)는 반도체 기판의 제1 주 표면(110) 위에 배치되는 평탄한 필드 플레이트로서 구현될 수 있다. 다른 실시예에 따르면, 필드 플레이트는 반도체 기판에서 연장하는 필드 플레이트 트렌치(252, 352)에 배치될 수 있다. 필드 플레이트(250, 350)는 필드 유전체층(251, 351)에 의해 드리프트 구역(260, 360)으로부터 절연될 수 있다.
도 1에 도시된 반도체 장치는 제1 및 제2 바디 컨택트 부분(225, 325)을 더 포함한다. 제1 바디 컨택트 부분(225)은 제1 소스 컨택트(202)에 제1 바디 영역(220)을 전기적으로 접속한다. 제2 바디 컨택트 부분(325)은 제2 소스 컨택트(302)에 제2 바디 영역(320)을 전기적으로 접속한다. 제1 및 제2 바디 컨택트 부분(225, 325)은 제1 도전성 타입으로 도핑된다. 바디 컨택트 부분(225, 325)의 존재로 인해, 기생 바이폴라 트랜지스터의 억제가 향상될 수 있다. 바디 컨택트 부분(225, 325)은 제1 및/또는 제2 바디 영역(220, 320) 사이에서 대응하여 도핑된 층의 일부분으로서 배치되는 수평 바디 컨택트 부분(225b, 325b)으로서 구현될 수 있다. 수직 바디 컨택트 부분(225a, 325a)는 이하 도 2b 및 도 2c를 참조하여 기술될 것이다.
도 1에 또한 도시한 바와 같이, 실시예에 따르면, 애벌런시 클램핑 다이오드(107)는 제2 드레인 컨택트(306)에 인접하여 형성될 수 있다. 보다 상세하게는, 반도체 기판의 제2 도전성 타입의 제2 드레인 영역(305) 및 제1 도전성 타입의 추가의 기판 부분(114)은 반도체 장치의 브레이크다운인 경우에 애벌런시 브레이크다운을 초래할 수 있는 pn 다이오드(107)를 형성한다. 이에 의해, 장치 파라미터의 드리프트를 야기할 수 있는 드리프트 영역 내의 애벌런시 브레이크다운이 방지될 수 있다. 따라서, 장치의 특성이 향상된다. 각각의 도핑된 부분의 두께를 설정하고 도핑된 부분의 도핑 농도를 설정함으로써, 브레이크다운 전압이 조정될 수 있다. 대안적으로, 대응하는 애벌런시 클램핑 다이오드는 제1 소스 영역(201)에 인접하여 형성될 수 있고 제1 트랜지스터(20)의 컴포넌트를 형성한다.
이하에서, 제1 및 제2 트랜지스터(20, 30)의 구조는 도 2a 내지 도 2e를 참조하여 보다 상세하게 기술될 것이다. 이해되는 바와 같이, 제1 및 제2 트랜지스터(20, 30)는 구조적으로 매우 유사할 수 있다. 제1 및 제2 트랜지스터(20, 30)는 특히 각각의 소스 및 드레인 컨택트의 상이한 구조로 인해 서로 간에 상이하다. 제1 및 제2 트랜지스터(20, 30)는 제2 트랜지스터(30)의 구조를 기술함으로써 설명될 것이다.
도 2a는 제2 트랜지스터(30)의 컴포넌트의 확대도를 도시한다. 제1 및 제2 트랜지스터(20, 30)는 수평 바디 컨택트 부분(225b, 325b)을 포함할 수 있다. 또한, 제1 및 제2 트랜지스터(20, 30)는 수직 바디 컨택트 부분(225a, 325a)을 더 포함할 수 있다. 예를 들어, (도 1에 도시한) 소스 컨택트 트렌치(203)는 제1 및 제2 측벽 부분(171a, 171b)을 갖는 측벽(171)을 포함할 수 있다. 수직 바디 컨택트 부분(225a)은 제2 측벽 부분(171b)에 인접하여 배치될 수 있고, 제1 소스 영역(201)은 제1 측벽 부분에 인접하여 배치될 수 있다. 유사한 방식으로, 소스 컨택트 그루브(119)는 제1 측벽 부분(172a) 및 제2 측벽 부분(172b)을 포함한다. 도 2a에 도시한 바와 같이, 제2 트랜지스터(30)의 제2 소스 영역(301)은 제1 측벽 부분(172a)에 인접하여 배치된다.
도 2b는 도 1에 도시된 제2 트랜지스터의 단면도이고, 단면도는 제1 방향에 직각인 제2 방향을 따라 시프트된 위치에서 취해진다. 도 2c에 또한 도시한 바와 같이, 도 2b의 단면도는 III와 III' 사이에서 취해진다. 도 2b의 단면도는 소스 컨택트 그루브(119)의 측벽(172)의 제2 부분(172b)은 교차(intersect)하도록 취해진다. 도 2a에 도시한 단면도와는 달리, 수직 바디 컨택트 부분(325a)은 소스 컨택트 그루브(119)의 측벽(172)의 제2 부분(172b)에 인접하여 형성된다. 따라서, 수직 바디 컨택트 부분(325a)은 제2 소스 영역(301)과 수직으로 오버랩한다. "수직으로 오버랩한다"란 용어는 각각의 일부분 또는 영역이 동일한 깊이로 연장할 수 있음을 의미하기 위한 것이다. 보다 상세하게는, 각각의 일부분 또는 영역이 존재할 수 있는 반도체 바디의 수직 연장부가 존재할 수 있다. 보다 구체적으로, 각각의 일부분 또는 영역의 개시 지점이 일치할 필요는 없다. 또한, 각각의 일부분 또는 영역의 종단 지점이 일치할 필요는 없다. 제2 바디 컨택트 부분(325)은 제2 소스 컨택트에 전기적으로 접속된다. 유사한 방식으로, 제1 바디 컨택트 부분(225)은 제1 소스 컨택트에 전기적으로 접속된다.
바디 컨택트 부분(225, 325)의 존재로 인해, 특히 수직 바디 컨택트 부분(225a, 325a)이 제1 소스 영역(201) 및 제2 소스 영역(301)과 각각 수직으로 오버랩하는 특징으로 인해, 기생 바이폴라 트랜지스터의 억제가 향상될 수 있다. 보다 상세하게는, 바디 영역으로부터 홀이 효율적으로 제거될 수 있어, 스냅 백(snap-back) 효과와 같은 저하 효과를 방지할 수 있다. 이로 인해 반도체 장치가 안전하게 동작될 수 있는 I-V 특성에서의 영역에 대응하는 안전한 동작 영역(safe-operating area : SOA)이 향상된다.
도 2c는 도 1에 도시한 반도체 장치의 수평 단면도이다. 도시한 바와 같이, 반도체 장치(1)는 소스 컨택트 트렌치(203), 소스 컨택트 그루브(119), 드레인 컨택트 그루브(117) 및 드레인 컨택트 트렌치(430)를 포함한다. 소스 컨택트 그루브(119) 및 드레인 컨택트 그루브(117)는 제1 방향에 직각인(perpendicular) 제2 방향으로(예를 들어, y 방향으로) 연장한다. 임의의 그루브 및 트렌치는 정확하게 수직인 측벽을 가질 필요가 없다. 보다 상세하게는, 측벽은 또한 경사지거나 혹은 둥글게 될 수 있다. 예를 들어, 임의의 그루브 및 트렌치는 테이퍼링 형상이 될 수 있다.
반도체 장치는, 그 제1 주 표면(110)에 형성되는 제1 게이트 트렌치(212) 및 제2 게이트 트렌치(312)를 더 포함한다. 반도체 장치는 제1 및 제 2 필드 플레이트 트렌치(252, 352)를 더 포함할 수 있다. 게이트 트렌치(212) 및 필드 플레이트 트렌치(252)의 길이방향 축은 제1 방향으로 연장할 수 있다. "길이방향 축"이란 용어는 수평 축을 지칭하는 데, 제각기의 트렌치가 이 수평 축을 따라 다른 수평 방향에서보다 더 긴 연장 길이를 갖는 축을 지칭한다. 제1 게이트 트렌치(212)는 제1 바디 영역(220)을 복수의 세그먼트로, 예를 들어, 리지 또는 핀으로 패터닝한다. 유사한 방식으로, 제2 게이트 트렌치(312)는 제2 바디 영역(320)을 복수의 세그먼트로, 예를 들어, 리지 또는 핀으로 패터닝한다. 따라서, 이하에서 보다 상세하게 기술되는 바와 같이, 제1 및 제2 트랜지스터는 FinFET로서 구현될 수 있다.
제1 소스 컨택트 그루브(119)의 측벽(171)은 제1 부분(171a) 및 제2 부분(171b)으로 세그먼트될 수 있다. 제1 소스 영역(201)은 측벽의 제1 부분(171a)에 인접하여 혹은 그 안에 배치될 수 있다. 또한, 수직 바디 컨택트 부분(225a)은 측벽(171)의 제2 부분(171b)에 인접하여 혹은 그 안에 배치될 수 있다. 인접하는 게이트 트렌치(212, 312)들 간의 거리는 인접하는 필드 플레이트 트렌치(252, 352)들 간의 거리와 상이할 수 있다. 게이트 전극(210, 310)의 부분은 반도체 기판의 제1 주 표면(110) 위에 배치될 수 있고 제2 방향으로 연장할 수 있다. 또한, 필드 플레이트(250, 350)의 부분은 반도체 기판의 제1 주 표면(110) 위에 배치될 수 있고 제2 방향으로 연장할 수 있다. 실시예에 따르면, 제1 게이트 트렌치(212) 및 제2 게이트 트렌치(312)는, 동일한 위치에 배치될 수도 있고 혹은 상이한 위치에 배치될 수 있는데, 이는 예를 들어, 제2 방향을 따라 측정될 수 있다.
도 2d는 도 2a 내지 도 2c에 도시한 트랜지스터의 단면도로, 이 단면도는 제2 게이트 트렌치(312)에 교차하는 위치에서 취해진 것이다. 도 2c에 또한 도시한 바와 같이, 도 2d의 단면도는 IV와 IV' 사이에서 취해진 것이다. 도 2d의 단면도는 도 2a 및 도 2b와 동일한 컴포넌트를 도시한다. 또한, 제2 게이트 트렌치(312)는 깊이 방향으로, 예를 들어, z 방향으로 반도체 기판(100)에서 연장한다. 도 2d는 도 2a 내지 도 2c에 도시된 실시예의 변경예를 또한 도시한다. 도 2a 내지 도 2c에 도시된 구조와는 달리, (점선으로 표시되고 도면의 도시면의 전방이나 후방에 배치되는) 제2 필드 플레이트 트렌치(352)는 반도체 기판의 추가의 일부분(114)으로 연장할 수 있다. 예를 들어, 제2 필드 플레이트 트렌치(352)는 제2 드리프트 구역(360)의 깊이보다 깊은 깊이까지 연장할 수 있다. 따라서, 제2 필드 플레이트(350)는 반도체 기판의 추가의 일부분(114)과 수직으로 오버랩할 수 있다.
필드 플레이트 트렌치(252, 352)의 깊이에서 차이가 있는 추가의 변경예에 따르면, 드레인 컨택트 트렌치(430)는 반도체 기판의 추가의 일부분(114)으로 연장할 수 있다. 따라서, 제2 드레인 컨택트(306)는 제1 도전성 타입을 갖는 반도체 기판의 추가의 일부분(114)과 수직으로 오버랩할 수 있다. 예를 들어, 제2 도전성 타입의 반도체 부분은 제2 드레인 컨택트(306)에 인접하여 배치될 수 있다.
도 2e는 제2 방향을 따라 취해지는 단면도를 도시한다. 도 2e의 단면도는 복수의 제1 게이트 트렌치(212)에 교차하도록, 도 2c에 도시된 바와 같이 V와 V' 사이에서 취해진다. 명확히 이해되는 바와 같이, 제2 게이트 트렌치(312)는 동일한 형태를 가질 수 있고 그 상세한 설명은 생략된다. 하나의 리지 또는 핀을 형성하는 제1 바디 영역(220)은 인접하는 제1 게이트 트렌치(212)에 의해 패터닝될 수 있다. 리지는 상부면(220a) 및 측벽(220b)을 포함한다. 제1 게이트 유전체층(211)은 리지의 각각의 측벽(220b) 및 상부면(220a)에 인접하여 배치된다. 도전성 재료가 인접하는 리지들 사이의 트렌치(212)에 채워져서 제1 게이트 전극(210)을 형성한다. 따라서, 제1 바디 영역(220)은 제1 방향으로 연장하는 리지의 형태를 갖는다. 달리 기술하면, 리지 또는 핀의 길이방향 축은 제1 방향에 대응한다.
측벽(220b)은 제1 주 표면(110)에 대해 직각으로 혹은 75°보다 큰 각도로 연장할 수 있다. 제1 게이트 전극(210)은 리지의 적어도 2개의 측면에 인접하여 배치될 수 있다.
트랜지스터가, 예를 들어, 제1 게이트 전극(210)에 적절한 전압을 인가함으로써 스위칭 온될 때, 도전성 반전층(214)(도전성 채널)은 제1 바디 영역(220)과 제1 게이트 유전체층(211) 사이의 경계에 형성된다. 따라서, 전계 효과 트랜지스터가 제1 소스 영역(201)으로부터 제1 드레인 영역(205)으로의 도전 상태에 있다. 스위칭 오프인 경우에, 도전성 반전층은 형성되지 않고 트랜지스터는 비도전 상태에 있다. 실시예에 따르면, 리지의 대향 측벽(220b)에 형성된 도전성 채널 영역(214)은 서로 병합하지 않아서 제1 바디 영역(220)은 완전히 공핍되지 않을 수도 있고, 제1 소스 영역 및 수직 바디 컨택트 부분(225a)에 접속될 수 있다.
예를 들어, 리지의 폭 d1에 대응하는 인접하는 제1 게이트 트렌치(212)들 간의 거리는 예를 들어 200 내지 2000 nm, 예를 들어 400 내지 600 nm처럼 200 nm보다 길 수 있다. 트랜지스터는 필드 플레이트를 더 포함할 수 있다. 트랜지스터가, 예를 들어, 게이트 전극에 대응하는 전압을 인가함으로써 스위칭 오프될 때, 캐리어는 드리프트 구역으로부터 공핍될 수 있다. 따라서, 드리프트 구역의 도핑 농도는 트랜지스터의 차단 능력을 유지하면서 증가될 수 있다. 따라서, 온 상태 저항은 고 전압 차단 능력을 확보하면서 더 감소될 수 있다.
추가의 실시예에 따르면, 제1 바디 영역(220)의 폭 d1은 다음과 같은 관계,즉, d1 ≤ 2*ld을 만족하고, ld는 제1 게이트 유전체층(211)과 제1 바디 영역(220) 사이의 계면에서 형성되는 공핍 구역의 길이를 표시한다. 예를 들어, 공핍 구역의 폭은 다음과 같이 결정될 수 있다.
Figure pat00001
여기서 εs는 반도체 재료의 유전률을 나타내고(실리콘의 경우 11.9×ε0, ε0 = 8.85×10-14 F/cm), k는 볼츠만 상수를 나타내며(1.38066 ×10-23 J/k), T는 온도를 나타내고(예를 들어. 300 K), ln은 자연 로그를 나타내며, NA는 반도체 바디의 불순물 농도를 나타내고, ni는 진성 캐리어 농도를 나타내며(실리콘의 경우 27℃에서 1.45×1010 cm-3), q는 기본 전하를 나타낸다(1.6×10-19C).
일반적으로, 공핍 구역의 길이는 게이트 전압에 따라 변화한다. 트랜지스터에서 임계 전압에 대응하는 게이트 전압에서의 공픽 구역의 길이는 공핍 구역의 최대 폭에 대응하는 것으로 한다. 예를 들어, 제1 리지의 폭은 반도체 기판(100)의 주 표면(110)을 따라 대략 10 내지 200 nm, 예를 들어, 20 내지 60 nm일 수 있다.
폭이 d1 ≤ 2*ld인 실시예에 따르면, 트랜지스터는 제1 게이트 전극(210)이 온 전압으로 설정될 때 제1 바디 영역(220)이 완전히 공핍되는 소위 "완전히 공핍된" 트랜지스터이다. 이러한 트랜지스터에서, 최적의 서브임계 전압이 달성될 수 있고 쇼트 채널 효과가 효율적으로 억제될 수 있고, 이로 인해 장치 특성이 향상된다.
도 2a 내지 도 2e에 도시된 전계 효과 트랜지스터(20, 30)에서, 제1 및 제2 게이트 전극(210, 310)은 FinFET를 형성하도록 제1 주 표면(110)에서 게이트 트렌치(212, 312)에 배치된다. 소스 영역(201, 301)은 반도체 기판(100)으로 수직으로 연장하고, 드레인 영역(205, 305)은 반도체 기판(100)에서 수직으로 연장한다. 따라서, 트랜지스터의 드레인 연장부의 유효 채널 폭 및 볼륨이 크게 증가될 수 있어, 온 상태 저항을 감소시킨다. 반도체 기판의 제2 주 표면으로 각각 연장하는 제1 드레인 컨택트 부분 및 제2 소스 컨택트 부분의 특정의 구현으로 인해, 수직으로 연장하는 소스 및 드레인 영역의 특성이 또한 이용될 수 있다.
도 1 및 도 2a 내지 도 2e를 참조하여 설명된 반도체 장치(1)는 병렬로 접속될 수 있는 복수의 단일 제1 트랜지스터 셀(a plurality of single first transistor cells)을 포함하는 제1 트랜지스터(20) 및 복수의 단일 제2 트랜지스터 셀을 포함하는 제2 트랜지스터(30)를 포함한다. 제2 트랜지스터 셀은 병렬로 접속될 수 있다. 제1 및 제2 트랜지스터 셀(20, 30)의 패턴은 제1 및 제2 방향을 따라 반복되고 미러링될 수 있다. 병렬의 제1 트랜지스터 셀의 제1 드레인 영역 및 병렬의 제2 트랜지스터 셀의 제2 소스 영역은 반도체 기판(100)의 제2 주 표면(120)에 인접하여 형성되는 도전층(130)(예를 들어, 공통 후면측 금속화물층)에 접속될 수 있다. 병렬의 제1 트랜지스터 셀의 제1 소스 영역은 반도체 기판(100)의 제1 주 표면(110)의 측면 상에 배치되는 제1 전면측 도전층(135)에 접속될 수 있다. 또한, 인접하는 제2 트랜지스터 셀의 제2 드레인 부분은 반도체 기판(100)의 제1 주 표면(110)의 측면 상에 배치되는 제2 전면측 도전층(140)에 접속될 수 있다. 따라서, 단일 트랜지스터의 트랜지스터 셀에 접촉하는 데에 금속화물층의 특정의 패터닝이 요구되지 않는다. 따라서, 제조 공정은 더 간략화될 수 있고 비용이 감소될 수 있다. 제1 게이트 전극(210)은 제1 게이트 단자(213)에 전기적으로 접속될 수 있고, 제2 게이트 전극(310)은 제2 게이트 단자(313)에 전기적으로 접속될 수 있다. 제1 필드 플레이트(250)는, 예를 들어, 제1 소스 단자(272)에 접속될 수 있다. 제2 필드 플레이트(350)는, 예를 들어, 제2 소스 또는 부하 단자(374)에 접속될 수 있다.
도 3a는 다른 실시예에 따른 반도체 장치의 단면도이다. 도 1에 도시된 실시예와는 달리, 제1 및 제2 바디 영역(220, 320)은 제2 도전성 타입으로 되어 있는 반면에, 제1 기판 부분(1112) 및 제2 기판 부분(1113)은 제1 도전성 타입으로 되어 있다. 예를 들어, 제1 및 제2 기판 부분(1112, 1113)은 n+ 도전성 타입으로 되어 있는 반면에, 바디 영역은 p 도전성 타입으로 되어 있다. 이 실시예에 따르면, 제2 도전성 타입의 매립층(315)은 제2 기판 부분(1113)과 제2 트랜지스터(30)의 컴포넌트 사이에 배치된다. 예를 들어, 제2 도전성 타입의 매립층(315)은 p+ 도전성 타입으로 되어 있다. 따라서, 제2 드레인 영역(305)은 제1 드레인 영역(205) 및 제2 소스 영역(301)에 전기적으로 접속되는 제1 층(129)으로부터 효과적으로 분리된다. 매립층(315)은 제1 기판 부분(1112)과 제1 트랜지스터(20)의 컴포넌트 사이에 배치된다. 제3 기판 부분(1216) 및 추가의 기판 부분(1114)은 제1 기판 부분(1112) 및 제2 기판 부분(1113)보다 낮은 도핑 농도로 제1 도전성 타입으로 되어 있다. 매립층(315)은 제2 기판 부분(1113)과 추가의 기판 부분(1114) 사이에 배치될 수 있다.
도 3a에 도시된 실시예에 따르면, 소스 도전성 재료(116) 또는 드레인 도전성 재료(115)에 인접하는 반도체 기판 부분은 제2 도전성 타입으로 도핑된다. 예를 들어, 대응하는 도펀트는 드레인 컨택트 그루브(117) 또는 소스 컨택트 그루브(119)의 측벽을 통해 도입될 수 있다. 도펀트는 인접하는 기판 부분으로부터 소스 도전성 재료(116) 및 드레인 도전성 재료(115)를 효율적으로 절연하기 위해 제2 도전성 타입으로 되어 있다. 도 3a에 도시된 실시예에 따르면, 도핑된 부분(265)은 드레인 컨택트 그루브(117)의 하측 부분(117b)에 인접하여 배치된다. 또한, 도핑된 부분(261)은 소스 컨택트 그루브(119)의 하측 부분(119b)에 인접하여 배치된다.
도 3a에 도시된 실시예에 따르면, 제1 및 제2 트랜지스터(20, 30)는 바디 영역(220, 320)의 도전성 타입과 상이한 도전성 타입을 갖는 기판에 형성될 수 있다.
도 3b는 제1 트랜지스터(20)에 접촉하는 제3 기판 부분(216)이 제1 도전성 타입으로 되어 있는 추가의 실시예를 도시한다. 또한, 바디 영역(220, 320)은 제1 도전성 타입으로 되어 있다. 따라서, 제1 트랜지스터(20)의 드리프트 구역(260)은 제1 도전성 타입의 반도체층에 인접한다. 도 3b에 도시된 실시예는 도 1에 도시된 실시예와 매우 유사하므로 그 상세한 설명은 생략될 것이다. 특히, 도 3b의 반도체 장치(1)는 제1 층(129)과 제1 트랜지스터(20) 사이의 제2 도전성 타입의 매립층(215)을 포함한다. 매립층(215)은 제1 층(129)과 제2 트랜지스터(30) 사이에는 배치되지 않는다. 도 1에 도시된 실시예와는 달리, 반도체 장치는 제1 트랜지스터(20)의 컴포넌트에 인접하는 제1 도전성 타입의 제3 기판 부분(216)을 포함한다. 이 실시예에 따르면, 제2 도전성 타입의 도핑된 부분(265)이 드레인 컨택트 그루브(117)의 하측 부분(117b)의 측벽에 인접하여 배치되어서, 드레인 도전성 재료(115)와 제3 기판 부분(216) 사이의 절연을 제공한다. 또한, 제2 소스 컨택트 그루브(119)의 하측 부분(119b)의 측벽에 인접하여 제2 도전성 타입의 도핑된 부분(261)이 배치되어서, 소스 도전성 재료(116)와 추가의 기판 부분(114) 사이의 전기 절연성을 제공한다.
상술한 바와 같이, 제1 기판 부분(112)과 제1 트랜지스터(20) 사이에서 배타적으로 혹은 제2 기판 부분(113)과 제2 트랜지스터(30) 사이에서 배타적으로 제2 도전성 타입의 반도체층의 존재로 인해, 제1 및 제2 트랜지스터(20, 30)의 각각은 각각의 트랜지스터의 소스 영역과 드레인 영역 사이의 절연을 달성하기 위해 적절하게 도핑된 기판 부분 위에 배치될 수 있다.
매립층(215, 315)은 용이한 방식으로 형성될 수 있다. 예를 들어, 매립층(215)은 이온 주입 스텝에 의해 형성될 수 있고, 여기서 반도체 기판 중 이온 주입되지 부분은 적절한 마스킹층에 의해 마스킹된다. 이후, 트랜지스터의 추가의 컴포넌트를 제조하기 위해 추가의 스텝이 수행된다. 특히, 트랜지스터의 컴포넌트가 형성되는 기판의 추가의 층을 제조하기 위해 에피택셜 공정이 수행된다. 다른 실시예에 따르면, 반도체층은 상이한 공정에 의해, 예를 들어, 인 도핑 또는 비소 도핑 글래스로 형성될 수 있다. 도핑된 부분(265, 261)은 소스 컨택트 그루브 또는 드레인 컨택트 그루브에 배치된 붕소 글래스로부터 확산에 의해 형성될 수 있다. 다른 실시예에 따르면, 도펀트는 붕소를 함유하는 가스 상으로부터 확산될 수 있다.
본 명세서에서 기술된 반도체 장치는 하프 브리지 회로의 모놀리식 형성을 가능하게 한다. 보다 상세하게는, 제1 및 제2 트랜지스터(20, 30)는 단일 반도체 기판(100)에 배치된다. 제1 소스 단자 및 제2 드레인 단자가 반도체 기판의 제1 주 표면(110)에 인접하여 배치되는 반면에, 제1 드레인 영역이 제2 소스 영역에 전기적으로 접속되고 반도체 기판의 제2 주 표면으로부터 접촉될 수 있는 특수한 구조로 인해, 수직 반도체 장치가 구현된다. 특히, 2개의 측방향 트랜지스터를 포함하는 수직 반도체 장치가 구현된다. 측방향 트랜지스터에서 기판의 제1 주 표면에 평행한 전류 흐름이 달성된다. 예를 들어, 소스 영역 및 드레인 영역은 제1 주 표면에 인접하여 배치될 수 있다. 또한, 게이트 전극은 제1 주 표면에 팽행한 길이방향 축을 가질 수 있다. 각각의 소스 및 드레인 영역은 전면측 도전층 및 후면측 도전층에 의해 접촉될 수 있으므로 하프 브리지는 저 저항에서 용이한 방식으로 접촉될 수 있다.
용이하게 이해되는 바와 같이, 도 1에 도시된 개념은 드리프트 구역을 선택적으로 포함할 수 있는 평면 트랜지스터에도 또한 적용될 수 있다. 따라서, 반도체 장치(1)는 제1 주 표면(110)을 갖는 반도체 기판(100)에서 제1 트랜지스터(20) 및 제2 트랜지스터(30)를 포함할 수 있고, 제1 트랜지스터(20) 및 제2 트랜지스터(30)는 동일한 도전성 타입으로 되어 있다. 제1 트랜지스터(20)는 제1 주 표면에 인접하는 제1 소스 영역(201), 제1 드레인 영역(205), 및 그 제1 드레인 영역(205)에 전기적으로 접속된 제1 드레인 컨택트 부분(206)을 포함할 수 있다. 제2 트랜지스터(30)는 제1 주 표면(110)에 인접하는 제2 소스 영역(301) 및 제2 드레인 영역(305)을 포함한다. 제2 트랜지스터(30)는 제2 소스 영역(301)에 전기적으로 접속된 제1 소스 컨택트 부분(302)을 더 포함한다. 반도체 기판은 제1 도전성 타입의 제1 반도체층(129)을 더 포함한다. 제1 드레인 컨택트 부분(206) 및 제1 소스 컨택트 부분(302)은 제1 반도체층(129)에 전기적으로 접속된다. 반도체 기판(100)은 제2 도전성 타입의 매립층(215, 315)을 더 포함한다. 매립층(215)은 제1 트랜지스터(20)와 제1 반도체층(129) 사이에 배치되고 제2 트랜지스터(30)와 제1 반도체층 사이에 배치되지 않는다. 대안적으로, 매립층(315)은 제2 트랜지스터(30)와 제1 반도체층(129) 사이에 배치되고 제1 트랜지스터(20)와 제1 반도체층 사이에 배치되지 않는다.
제1 반도체층(129)은 제2 주 표면(120)과 매립층(215, 315) 사이에 배치되도록, 반도체 기판(100)의 제2 주 표면(120)에 인접하여 배치된다.
또한, 반도체 장치(1)는 제1 주 표면(110)을 갖는 반도체 기판(100)에서 트랜지스터(20)를 포함할 수 있다. 트랜지스터(20)는 소스 영역(201), 드레인 영역(205), 그 드레인 영역(205)에 전기적으로 접속된 제1 드레인 컨택트 부분(206), 바디 영역(220), 드리프트 구역(260), 및 게이트 전극(210)을 포함한다. 게이트 전극(210)은 바디 영역(220)에 인접한 제1 주 표면에서 게이트 트렌치(212)에 배치될 수 있다. 게이트 전극(210)은 바디 영역(220)에서 채널의 도전성을 제어하도록 구성될 수 있다. 게이트 트렌치(212)의 길이방향 축은 제1 주 표면에 평행한 제1 방향으로 연장할 수 있다. 바디 영역(220) 및 드리프트 구역(260)은 소스 영역(201)과 드레인 영역(205) 사이의 제1 방향을 따라 배치될 수 있다. 제1 드레인 컨택트 부분(206)은 드레인 영역(205)과 직접 접촉하는 드레인 도전성 재료(115) 및 반도체 기판(100)의 일부분(112)을 포함하고, 반도체 기판(100)의 일부분(112)은 제1 도전성 타입으로 되어 있다. 반도체 장치는 반도체 기판(100)의 일부분(112)과 트랜지스터(20) 사이의 제2 도전성 타입의 매립층(215)을 더 포함한다.
다른 실시예에 따르면, 반도체 장치(1)는 제1 주 표면(110)을 갖는 반도체 기판(100)에서 트랜지스터(30)를 포함한다. 트랜지스터(30)는 소스 영역(301), 그 소스 영역(301)에 전기적으로 접속된 제1 소스 컨택트 부분(302), 드레인 영역(305), 바디 영역(320), 드리프트 구역(360), 및 게이트 전극(310)을 포함한다. 게이트 전극(310)은 바디 영역(320)에 인접하는 제1 주 표면에서 게이트 트렌치(312)에 배치되고, 게이트 전극(310)은 바디 영역(320)에서 채널의 도전성을 제어하도록 구성된다. 게이트 트렌치(312)의 길이방향 축은 제1 주 표면에 평행한 제1 방향으로 연장한다. 바디 영역(322) 및 드리프트 구역(360)은 소스 영역(301)과 드레인 영역(305) 사이의 제1 방향을 따라 배치된다. 제1 소스 컨택트 부분(302)은 소스 영역(301)과 직접 접촉하는 소스 도전성 재료(116) 및 반도체 기판(100)의 부분(113)을 포함하고, 반도체 기판(100)의 부분(113)은 제1 도전성 타입으로 되어 있다. 반도체 장치는 그 부분(113)과 트랜지스터(30) 사이에 제2 도전성 타입의 매립층(315)을 더 포함한다.
도 4는 도 1에 도시한 반도체 장치의 등가 회로도이다. 도시한 바와 같이, 제1 트랜지스터(20) 및 제2 트랜지스터(30)가 접속됨에 따라 제1 드레인 영역(205) 및 제2 소스 영역(301)이 공통 단자(374)에 접속된다. 공통 단자(374)는 "위상 단자"라 또한 지칭될 수 있다. 제2 드레인 영역(305)은 공급 전위로 유지될 수 있는 드레인 단자(372)에 접속될 수 있다. 제1 소스 영역(201)은 접지일 수 있는 소스 단자(272)에 접속될 수 있다. 제1 게이트 전압은 제1 게이트 단자(213)를 통해 제1 게이트 전극(210)에 인가될 수 있다. 또한, 제2 게이트 전압은 제2 게이트 단자(313)를 통해 제2 게이트 전극(310)에 인가될 수 있다. 예를 들어, 위상 단자(374)는 모터와 같은 부하(400)에 접속될 수 있다. 이 구성에서, 모터에는 포워드 및 백워드 전류가 제공될 수 있다. 따라서, 도 1에 도시된 반도체 장치는 DC/DC 컨버터, 예를 들어, 벅 또는 부스트 컨버터에서 사용될 수 있는 일체형으로 형성된 하프 브리지 스위치를 구현한다. 또한, 하프 브리지는 스위칭 모드 파워 서플라이에서 사용될 수 있다. 도 4에 도시한 바와 같은 전기 장치는, 예를 들어, DC/DC 컨버터, 파워 서플라이 혹은 모터 드라이브를 구현할 수 있다.
본 발명의 실시예가 앞에서 기술되었으나, 다른 실시예가 구현될 수 있음이 명백하다. 예를 들어, 다른 실시예는 특허청구범위에서 기술된 특징의 임의의 하위 조합 혹은 앞에서 제공된 예에서 기술된 요소의 하위 조합을 포함할 수 있다. 따라서, 첨부되는 특허청구범위의 이 사상 및 범위는 본 명세서에 포함된 실시예의 설명으로 제한되어서는 안 된다.

Claims (20)

  1. 제1 주 표면(110)을 갖는 반도체 기판(100)에서 제1 트랜지스터(20) 및 제2 트랜지스터(30)를 포함하는 반도체 장치(1)로서,
    상기 제1 트랜지스터(20)는,
    제1 드레인 영역(205)에 전기적으로 접속된 제1 드레인 컨택트 - 상기 제1 드레인 컨택트는 제1 드레인 컨택트 부분(206) 및 제2 드레인 컨택트 부분(130a)을 포함함 - 와,
    제1 소스 영역(201)과 상기 제1 드레인 영역(205) 사이에서, 상기 제1 주 표면에 평행한 방향에 따른 제1 바디 영역(220) 및 제1 드리프트 구역(260)과,
    상기 제1 바디 영역(220)에 인접하는, 상기 제1 주 표면에서의 제1 게이트 트렌치(212) 내의 제1 게이트 전극(210)
    을 포함하고,
    상기 제2 드레인 컨택트 부분(130a)은 상기 반도체 기판(100)의 제2 주 표면(120)에 배치되고,
    상기 제1 드레인 컨택트 부분(206)은 상기 제1 드레인 영역(205)에 직접 접촉하는 드레인 도전성 재료(115)를 포함하며, 상기 제1 드레인 컨택트 부분(206)은 상기 드레인 도전성 재료(115)와 상기 제2 드레인 컨택트 부분(130a) 사이에 상기 반도체 기판(100)의 제1 부분(112)을 더 포함하고,
    상기 제2 트랜지스터(30)는,
    제2 소스 영역(301)에 전기적으로 접속된 제2 소스 컨택트 - 상기 제2 소스 컨택트는 제1 소스 컨택트 부분(302) 및 제2 소스 컨택트 부분(130b)을 포함함 - 와,
    상기 제2 소스 영역(301)과 제2 드레인 영역(305) 사이에서 상기 제1 주 표면에 평행한 방향에 따른 제2 바디 영역(320) 및 제2 드리프트 구역(360)과,
    상기 제2 바디 영역(320)에 인접하는 상기 제1 주 표면에서의 제2 게이트 트렌치(312) 내의 제2 게이트 전극(310)을 포함하고,
    상기 제2 소스 컨택트 부분(130b)은 상기 반도체 기판(100)의 상기 제2 주 표면(120)에 배치되고,
    상기 제1 소스 컨택트 부분(302)은 상기 제2 소스 영역(301)에 직접 접촉하는 소스 도전성 재료(116)를 포함하고, 상기 제1 소스 컨택트 부분(302)은 상기 소스 도전성 재료(116)와 상기 제2 소스 컨택트 부분(130b) 사이에 배치된 상기 반도체 기판(100)의 제2 부분(113)을 더 포함하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 기판의 상기 제1 부분(112) 및 상기 제2 부분(113)은 제1 도전성 타입으로 도핑되고,
    상기 반도체 기판(100)은, 상기 반도체 기판의 상기 제1 부분(112)과 상기 제1 드리프트 구역(260) 사이에 제2 도전성 타입의 매립층(215) - 상기 매립층(215)은 상기 반도체 기판의 상기 제2 부분(113)과 상기 제2 드리프트 구역(360) 사이의 영역에는 존재하지 않음 - , 혹은 상기 반도체 기판의 상기 제2 부분(113)과 상기 제2 드리프트 구역(360) 사이에 제2 도전성 타입의 매립층(315) - 상기 매립층(315)은 상기 반도체 기판의 상기 제1 부분(112)과 상기 제1 드리프트 구역(260) 사이의 영역에는 존재하지 않음 - 을 더 포함하는
    반도체 장치.
  3. 제 1 항에 있어서,
    상기 제1 소스 컨택트 부분(302)의 상기 소스 컨택트 재료(116)는 상기 제1 주 표면(110)에 형성된 소스 컨택트 그루브(119)에 배치되는
    반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 드레인 컨택트 부분(206)의 상기 드레인 컨택트 재료(115)는 상기 제1 주 표면(110)에 형성된 드레인 컨택트 그루브(117)에 배치되는
    반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 소스 영역(201, 301)과 상기 제1 및 제2 드레인 영역(256, 305)은 상기 제2 도전성 타입으로 되어 있는
    반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 소스 영역(201, 301)과 상기 제1 및 제2 드레인 영역(205, 305)은 상기 제1 도전성 타입으로 되어 있는
    반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 소스 영역(201)과 전기적으로 접촉하는 제1 전면측 금속화물층(135)을 더 포함하는
    반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 매립층(215, 315)과 상기 제1 또는 상기 제2 드리프트 구역(260, 360) 사이에 도핑된 반도체층 부분(216, 114)을 더 포함하는
    반도체 장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제1 소스 영역(201)과 접촉하는 소스 컨택트 트렌치(203)를 더 포함하고, 상기 소스 컨택트 트렌치(203)는 상기 제1 주 표면으로부터 상기 소스 컨택트 그루브(119)의 깊이보다 얕은 깊이까지 연장하는
    반도체 장치.
  10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제2 소스 컨택트 부분(130a) 및 제2 드레인 컨택트 부분(130b)은, 상기 제2 주 표면(120)과 접촉하여 배치된 도전층(130)에 의해 구현되는
    반도체 장치.
  11. 청구항 제 10 항에 따른 반도체 장치(1) 및 상기 도전층(130)에 전기적으로 접속된 부하(400)를 포함하는 전기 회로(1000).
  12. 제1 주 표면(110)을 갖는 반도체 기판(100)에서 제1 트랜지스터(20) 및 제2 트랜지스터(30)를 포함하되, 상기 제1 및 제2 트랜지스터(20, 30)는 동일한 도전성 타입으로 되어 있는 반도체 장치(1)로서,
    상기 제1 트랜지스터(20)는,
    상기 제1 주 표면(110)에 인접하는 제1 소스 영역(201)과,
    제1 드레인 영역(205)에 전기적으로 접속된 제1 드레인 컨택트 부분(206)을 포함하고,
    상기 제2 트랜지스터(30)는,
    상기 제1 주 표면(110)에 인접하는 제2 드레인 영역(305)과,
    제2 소스 영역(301)에 전기적으로 접속된 제1 소스 컨택트 부분(302)을 포함하고,
    상기 반도체 기판(100)은,
    제1 도전성 타입의 제1 반도체층(129) - 상기 제1 드레인 컨택트 부분(206) 및 상기 제1 소스 컨택트 부분(302)은 상기 제1 반도체층(129)에 전기적으로 접속됨 - 과,
    상기 제1 트랜지스터(20)와 상기 제1 반도체층(129) 사이에 제2 도전성 타입의 매립층(215) - 상기 매립층(215)은 상기 제1 반도체층(129)과 상기 제2 트랜지스터(30) 사이의 영역에는 존재하지 않음 - , 또는 상기 제1 반도체층(129)과 상기 제2 트랜지스터(30) 사이의 상기 제2 도전성 타입의 매립층(315) - 상기 매립층(315)은 상기 제1 반도체층(129)과 상기 제1 트랜지스터(20) 사이의 영역에는 존재하지 않음 - 을 포함하는
    반도체 장치.
  13. 제 12 항에 있어서,
    상기 제1 반도체층(129)은 상기 제2 주 표면(120)과 상기 매립층(215, 315) 사이에 배치되도록, 상기 제1 반도체층(129)의 제2 주 표면(120)에 인접하여 배치되는
    반도체 장치.
  14. 제 12 항에 있어서,
    상기 제1 드레인 컨택트 부분(206)은 상기 매립층(215)을 지나서 연장하는
    반도체 장치.
  15. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 소스 영역(201, 301)과 상기 제1 및 제2 드레인 영역(205, 305)은 상기 제2 도전성 타입으로 되어 있는
    반도체 장치.
  16. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제1 및 제2 소스 영역(201, 301)과 상기 제1 및 제2 드레인 영역(205, 305)은 상기 제1 도전성 타입으로 되어 있는
    반도체 장치.
  17. 제 12 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 제2 주 표면(120)과 접촉하는 도전층(130)을 더 포함하고, 상기 제1 반도체층(129)은 상기 도전층(130)과 전기적으로 접속되는
    반도체 장치.
  18. 청구항 제 17 항에 따른 반도체 장치 및 상기 도전층(130)에 전기적으로 접속된 부하(400)를 포함하는 전기 회로.
  19. 제1 주 표면(110)을 갖는 반도체 기판(100)에서 트랜지스터(20)를 포함하는 반도체 장치(1)로서,
    상기 트랜지스터(20)는,
    드레인 영역(205)에 전기적으로 접속된 제1 드레인 컨택트 부분(206)과,
    소스 영역(201)과 상기 드레인 영역(205) 사이에서 상기 제1 주 표면에 평행한 방향에 따른 바디 영역(220) 및 드리프트 구역(260)과,
    상기 바디 영역(220)에 인접하는 상기 제1 주 표면에서의 게이트 트렌치(212) 내의 게이트 전극(210)을 포함하고,
    상기 게이트 트렌치(212)의 길이방향 축은 제1 방향으로 연장하며,
    상기 제1 드레인 컨택트 부분(206)은 상기 드레인 영역(205)과 직접 접촉하는 드레인 도전성 재료(115)를 포함하고, 상기 제1 드레인 컨택트 부분(206)은 상기 반도체 기판(100)의 일부분(112)을 더 포함하고, 상기 반도체 기판(100)의 상기 부분(112)은 제1 도전성 타입으로 되어 있고,
    상기 반도체 기판은 상기 반도체 기판(100)의 상기 부분(112)과 상기 트랜지스터(20) 사이에 제2 도전성 타입의 매립층(215)을 더 포함하는
    반도체 장치.
  20. 제1 주 표면(110)을 갖는 반도체 기판(100)에서 트랜지스터(30)를 포함하는 반도체 장치(1)로서,
    상기 트랜지스터(30)는,
    소스 영역(301)에 전기적으로 접속된 제1 소스 컨택트 부분(302)과,
    상기 소스 영역(301)과 드레인 영역(305) 사이에 상기 제1 주 표면에 평행한 방향에 따른 바디 영역(320) 및 드리프트 구역(360)과,
    상기 바디 영역(320)에 인접하는, 상기 제1 주 표면에서의 게이트 트렌치(312) 내의 게이트 전극(310)을 포함하고 - 상기 게이트 트렌치(312)의 길이방향 축은 제1 방향으로 연장됨 - ,
    상기 제1 소스 컨택트 부분(302)은 상기 소스 영역(301)과 직접 접촉하는 소스 도전성 재료(116)를 포함하고, 상기 제1 소스 컨택트 부분(302)은 상기 반도체 기판(100)의 부분(113)을 더 포함하고, 상기 반도체 기판(100)의 상기 부분(113)은 제1 도전성 타입으로 되어 있고,
    상기 반도체 기판(100)은 상기 부분(113)과 상기 트랜지스터(30) 사이에 제2 도전성 타입의 매립층(315)을 더 포함하는
    반도체 장치.
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