KR20170063611A - 강유전체 커패시터들을 이용하는 cmos 아날로그 메모리들 - Google Patents

강유전체 커패시터들을 이용하는 cmos 아날로그 메모리들 Download PDF

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Abstract

메모리 셀과, 그리고 이러한 메모리 셀로부터 구성되는 메모리들이 개시된다. 본 발명에 따른 메모리는 강유전체 커패시터, 전하 소스, 그리고 판독 회로를 포함한다. 전하 소스는 강유전체 커패시터에 저장될 데이터 값을 수신한다. 전하 소스는 이러한 데이터 값을 강유전체 커패시터에 저장될 잔류 전하로 변환하고, 이러한 전류 전하가 강유전체 커패시터에 저장되도록 한다. 판독 회로는 강유전체 커패시터에 저장된 전하를 결정한다. 데이터 값은 3개보다 더 많은 별개의 가능한 상태들을 가지고, 결정된 전하는 3개보다 더 많은 결정된 값들을 갖는다. 메모리는 또한 강유전체 커패시터가 분극의 소정의 알려진 기준 상태에 들어가도록 하는 재설정 회로를 포함한다.

Description

강유전체 커패시터들을 이용하는 CMOS 아날로그 메모리들{CMOS ANALOG MEMORIES UTILIZING FERROELECTRIC CAPACITORS}
비-휘발성 고체-상태 EEPROM 메모리(non-volatile solid-state EEPROM memory)들은 높은 속력(high speed) 및/또는 낮은 파워 소비(low power consumption)를 요구하는 애플리케이션(application)들에서 대규모 데이터 저장을 위해 종래의 회전식 자기 디스크 매체들(rotating magnetic disk media)과 경쟁하게 되었다. 이러한 메모리들은 종래의 디스크 드라이브(disk drive)들과 비교하여 훨씬 더 짧은 유효 "탐색(seek)" 시간을 가짐과 아울러 종래의 디스크 드라이브들과 비교하여 이들만큼 빠르거나 혹은 더 빠른 데이터 전달 속도를 갖는다. 추가적으로, 이러한 메모리들은 상당량의 기계적 충격을 견딜 수 있으며 종래의 디스크 드라이브들의 파워의 몇 분의 일만을 요구할 수 있다. 하지만, 이러한 메모리들의 비용은 그 드라이브들의 사용을 여전히 제한하고 있다. 추가적으로, 이러한 메모리들은 높은 방사 환경(radiation environments)에서는 사용가능하지 않다.
이러한 메모리들의 비용을 감소시키기 위한 하나의 방법은 2개보다 더 많은 저장 상태들을 갖는 메모리 셀(memory cell)들을 이용한다. 예를 들어, EEPROM 메모리들에서, 전하(charge)는 터널링(tunneling)을 사용하여 플로팅 게이트(floating gate)에 축적(deposit)된다. 이러한 전하는 관련된 트랜지스터의 전도도(conductivity)를 변경한다. 이진 메모리(binary memory)에서, 감지될 필요가 있는 것은 전하의 존재 혹은 부존재가 전부다. 다중-상태 메모리(multi-state memory)에서, 각각의 상태는 게이트로 전달되는 전하의 상이한 양(amount)에 대응한다. 셀을 판독하기 위해서는, 가능한 상태들 간을 구분하기 위해 셀의 전도도가 측정돼야만 한다. 각각의 셀이 이제 데이터의 복수의 비트(bit)들을 저장하기 때문에, 임의의 주어진 메모리 크기에 대해 메모리의 비용은 현저하게 감소한다.
불행하게도, 이러한 셀에 기입(write)을 행하는 시간은 이진 셀(binary cell)에 기입을 행하는 시간보다 훨씬 더 크다. 더욱이, 메모리 셀에 저장될 수 있는 상태들의 최대 개수는 한정되어 있다. 이러한 문제들은 다수의 셀들이 동시에 판독 혹은 기입되도록 메모리 내의 감지 증폭기(sense amplifier)들의 개수를 증가시킴으로써 부분적으로 극복될 수 있다. 하지만, 이러한 접근법은 메모리의 비용을 증가시키고 임의의 "트랙(track)"에 대한 초기 판독 시간을 또한 요구하는데, 이러한 초기 판독 시간은 해당 트랙이 로딩(loading)된 경우 트랙의 개개의 세그먼트(segment)들을 판독하기 위한 판독 시간보다 더 길다.
데이터가 임의의 레코드(record)에서 재기입(rewrite)돼야 하는 경우, 전체 레코드가 소거돼야만 하고, 그 다음에 새로운 데이터가 입력돼야 한다. 소거 시간은 기입 시간과 비교해 길기 때문에, 데이터는 소거되어 있는 미사용 레코드들에 재기입된다. 그 다음에, 이전의 재기입에서 포기(abandon)된 레코드들은 백그라운드(background)에서 소거된다. 이러한 "가비지 콜렉션(garbage collection)" 절차는 또한 메모리들을 복잡하게 하고 비용을 증가시킨다. 결국, 셀이 소거 및 재기입될 수 있는 횟수는 한정되며, 따라서, 메모리의 수명은 다수의 셀들이 여러 번 소거 및 재기입될 것을 요구하는 애플리케이션들에서 문제가 될 수 있다.
본 발명은 메모리 셀, 그리고 이러한 메모리 셀로부터 구성되는 메모리들을 포함한다. 일 실시예에서, 본 발명에 따른 메모리는 강유전체 커패시터(ferroelectric capacitor), 전하 소스(charge source), 및 판독 회로(read circuit)를 포함한다. 전하 소스는 강유전체 커패시터에 저장될 데이터 값(data value)을 수신한다. 전하 소스는 이러한 데이터 값을 강유전체 커패시터에 저장될 잔류 전하(remanent charge)로 변환하고, 그리고 이러한 잔류 전하가 강유전체 커패시터에 저장되도록 한다. 판독 회로는 강유전체 커패시터에 저장된 전하를 결정한다. 데이터 값은 3개보다 더 많은 별개의 가능한 상태들을 갖고, 결정된 전하는 3개보다 더 많은 결정된 값들을 갖는다. 메모리는 또한, 강유전체 커패시터가 분극(polarization)의 소정의 알려진 기준 상태(predetermined known reference state)에 들어가도록 하는 재설정 회로(reset circuit)를 포함한다.
본 발명의 일 실시형태에서, 전하 소스는 임의의 커패시터를 데이터 값에 의해 결정되는 전압까지 충전하는 커패시터 충전 회로(capacitor charging circuit)를 포함하고, 그리고 이러한 충전 이후에 커패시터를 강유전체 커패시터와 병렬로 연결하는 스위치(switch)를 포함한다.
본 발명의 또 하나의 다른 실시형태에서, 전하 소스는 데이터 값에 의해 결정되는 기간 동안 강유전체 커패시터에 연결되는 전류 소스(current source)를 포함한다.
본 발명의 또 다른 실시형태에서, 전류 소스는 제 1 스위치 단자(switch terminal)와 제 2 스위치 단자 사이에 연결되는 제 1 전류 경로(current path) 및 제 2 전류 경로를 구비하는 회로를 포함한다. 강유전체 커패시터는 제 1 스위치 단자에 들어가는 전류 중 고정된 일부분(fraction)과 동일한 전류가 앞에서의 전류와는 실질적으로 독립적으로 강유전체 커패시터로 진행하도록 제 1 전류 경로에서 직렬로 연결된다.
본 발명의 또 하나의 다른 실시형태에서, 강유전체 커패시터는 포화 전압(saturation voltage)을 가지며, 판독 회로는 판독 커패시터를 포함하고, 그리고 이러한 판독 커패시터를 포화 전압보다 큰 전압까지 충전하는 사전충전 회로(precharge circuit)를 포함한다. 판독 회로는 또한, 강유전체 커패시터를 판독 커패시터에 연결하는 스위치를 포함하고, 그리고 판독 강유전체 커패시터가 판독 커패시터에 연결된 이후 판독 커패시터 상의 전압을 표시하는 신호를 발생시키는 출력 회로를 포함한다.
본 발명의 또 다른 실시형태에서, 강유전체 커패시터는 강유전체 커패시터에 저장될 수 있는 최대 잔류 전하를 가지며, 판독 회로는 강유전체 커패시터가 최대 잔류 전하를 저장하는 때를 결정하는 최대 전하 저장 회로(maximum charge stored circuit)를 포함한다. 최대 전하 회로가 강유전체 커패시터는 최대 잔류 전하를 저장하고 있음을 결정할 때까지 제어기가 전하 소스로 하여금 강유전체 커패시터에 전하를 추가하도록 한다.
본 발명의 또 하나의 다른 실시형태에서, 본 발명에 따른 메모리 셀은, 강유전체 커패시터를 포함하고, 그리고 제 1 스위치 단자와 제 2 스위치 단자 사이에 연결되는 제 1 전류 경로 및 제 2 전류 경로를 구비하는 회로를 포함한다. 강유전체 커패시터는 제 1 스위치 단자에 들어가는 전류 중 고정된 일부분과 동일한 전류가 앞에서의 전류와는 실질적으로 독립적으로 강유전체 커패시터로 진행하도록 제 1 전류 경로에서 직렬로 연결된다.
본 발명의 일 실시형태에서, 제 1 전류 경로는 제 1 FET와 직렬로 연결되는 강유전체 커패시터를 포함하고, 제 1 FET의 게이트(gate)는 이러한 FET의 소스(souce)에 단락(short)되어 있으며, 제 2 전류 경로는 제 1 단자와 제 2 단자 사이에 연결되는 제 2 FET를 포함한다.
본 발명의 또 하나의 다른 실시형태에서, 강유전체 커패시터는 제 1 강유전체 커패시터 단자 및 제 2 강유전체 커패시터 단자를 가지며, 제 1 강유전체 커패시터 단자는 제 1 스위치 단자에 연결되고, 제 1 전류 경로는 제 1 FET 및 제 2 FET를 포함하고, 제 1 FET의 소스는 제 2 강유전체 커패시터 단자에 연결되고, 제 2 FET의 소스는 제 1 FET의 드레인(drain)에 연결되고, 제 2 FET의 드레인은 제 2 스위치 단자에 연결되고, 제 2 FET의 게이트는 제 2 강유전체 커패시터 단자에 연결된다.
본 발명의 또 다른 실시형태에서, 강유전체 커패시터는 강유전체 커패시터에 저장될 수 있는 최대 전하를 가지며, 메모리 셀은 또한 제 1 스위치 단자에 연결되는 기입 회로(write circuit)를 포함하고, 기입 회로는 제 1 스위치 단자를 통해 일정 분량(quantity)의 전하를 전달하고, 이러한 일정 분량의 전하는, 기입 회로에 입력되는 데이터 값에 의해 결정되고 그리고 최대 전하와는 독립되어 있다.
본 발명의 또 하나의 다른 실시형태에서, 메모리 셀은 기입 회로에 의해 강유전체 커패시터에 저장된 전하의 양(amount)을 결정하는 판독 회로를 포함한다. 판독 회로는, 재설정 커패시터를 포함하고, 그리고 이러한 재설정 커패시터를 제 1 전압까지 사전충전(precharging)하기 위한 회로를 포함한다. 재설정 커패시터가 제 1 전압까지 충전된 이후 재설정 커패시터를 강유전체 커패시터에 연결하는 회로가 있고, 그리고 재설정 커패시터가 강유전체 커패시터에 연결된 이후 재설정 커패시터 상의 전압을 측정하는 회로가 있다.
본 발명의 또 다른 실시형태에서, 강유전체 커패시터는 강유전체 커패시터에 저장될 수 있는 최대 전하 그리고 포화 전압을 가지며, 제 1 전압은, 최대 전하와 동일한 전하가 강유전체 커패시터로부터 재설정 커패시터로 전달될 때 해당 커패시터가 포화 전압보다 더 큰 전압에 있도록 선택된다.
본 발명의 또 하나의 다른 실시형태에서, 강유전체 커패시터는 강유전체 커패시터에 저장될 수 있는 최대 전하를 가지며, 판독 회로는, 강유전체 커패시터가 최대 전하를 저장하도록 하기 위해 강유전체 커패시터에 저장된 전하에 추가돼야만 하는 전하를 결정한다.
본 발명의 일 실시형태에 따른 강유전체 메모리는, 판독 라인(write line), 기입 라인(write line), 그리고 복수의 강유전체 메모리 셀(ferroelectric memory cell)들을 포함하고, 각각의 강유전체 메모리 셀은 강유전체 커패시터를 포함하고, 강유전체 커패시터는 강유전체 커패시터에 저장될 수 있는 최대 전하를 갖는 특징이 있다. 강유전체 메모리는 또한, 복수의 강유전체 메모리 셀 선택 버스(ferroelectric memory cell select bus)들을 포함하고, 이러한 선택 버스들 중 하나는 강유전체 메모리 셀들 각각에 대응하고 있다. 강유전체 메모리 셀들 각각은, 강유전체 메모리 셀에 대응하고 있는 강유전체 메모리 셀 선택 버스 상의 신호(signal)들에 응답하여, 강유전체 메모리 셀을 판독 라인 및 기입 라인에 각각 연결하기 위한 제 1 게이트 및 제 2 게이트를 포함한다. 기입 회로는 기입 라인에 현재 연결되어 있는 강유전체 메모리 셀의 강유전체 커패시터에 전하가 저장되도록 하고, 여기서 전하는 기입 회로에 입력되는 데이터 값에 의해 결정되는 값을 갖는다. 이러한 전하는 강유전체 커패시터의 최대 전하와는 독립되어 있다. 판독 회로는 판독 라인에 현재 연결되어 있는 강유전체 메모리 셀의 강유전체 커패시터에 저장된 전하를 측정하여 출력 값을 발생시키고, 출력 값은 강유전체 커패시터에 현재 저장된 데이터 값에 대응한다.
본 발명의 일 실시형태에서, 판독 라인은 전류 미러(current mirror)의 제 1 분기부(branch)를 포함하고, 강유전체 메모리 셀은 전류 미러의 제 2 분기부를 포함하고, 전류 미러의 제 1 분기부 및 제 2 분기부는, 강유전체 메모리 셀에 들어가는 전류 중 고정된 일부분이 강유전체 메모리 셀 내의 강유전체 커패시터에 들어가도록 구성되며, 이러한 고정된 일부분은 판독 라인에 연결된 강유전체 커패시터의 최대 전하와는 독립되어 있다. 본 발명의 일 실시형태에서, 데이터 값은 3개보다 더 많은 서로 다른 값들을 갖는다.
본 발명의 또 하나의 다른 실시형태에서, 메모리는, 판독 라인에 연결된 강유전체 커패시터에 현재 저장된 전하를 결정하는 판독 회로를 포함한다. 이러한 전하는 강유전체 커패시터가 완전 분극 상태(fully polarized state)로 재설정될 때 강유전체 커패시터를 떠나는 전하를 측정함으로써 결정될 수 있다. 대안적으로, 이러한 전하는 강유전체 커패시터가 완전 분극 상태로 재설정되도록 하기 위해 강유전체 커패시터 내의 전하에 추가돼야만 하는 전하를 측정함으로써 결정될 수 있다.
도 1은 전형적인 강유전체 커패시터를 예시한다.
도 2는 본 발명에서 사용되는 기본적인 프로그래밍 원리, 그리고 하나의 가능한 프로그래밍 구성을 예시한다.
도 3은 또 하나의 다른 프로그래밍 구성을 예시한다.
도 4는 전극들 상에 저장된 전하를 판독하는 것에 기반을 둔 간략화된 판독 회로를 예시한다.
도 5는 본 발명의 또 하나의 다른 실시예에 따른 간략화된 판독 회로이다.
도 6은 본 발명에 따른 아날로그 강유전체 메모리(analog ferroelectric memory)의 일 실시예를 예시한다.
도 7은 기입 동작 동안 강유전체 커패시터에 저장된 전하의 양을 측정함으로써 데이터가 판독되는 앞에서 논의된 저장 방식을 이용하는 본 발명에 따른 강유전체 메모리의 일 실시예를 예시한다.
도 8a는 자율적 메모리 회로(autonomous memory circuit)의 도식적 도면이다.
도 8b는 강유전체 커패시터가 상향(UP) 상태 및 하향(DOWN) 상태에 있는 경우 자율적 메모리 회로에 파워가 공급될 때 시간에 따른 도 8a에서 제시된 노드(node) 상의 전위(potential) 및 파워 레일(power rail) 상의 전위를 예시한다.
도 9a는 본 발명의 일 실시예에 따른 자율적 메모리 셀의 CMOS 실시예를 예시한다.
도 9b는 본 발명의 또 하나의 다른 실시예에 따른 자율적 비트 메모리의 CMOS 실시예를 예시한다.
도 10은 본 발명에 따른 다중-상태 강유전체 메모리의 또 하나의 다른 실시예를 예시한다.
도 11은 본 발명의 또 하나의 다른 실시예에 따른 강유전체 메모리를 예시한다.
도 12는 본 발명에 따른 강유전체 메모리의 또 하나의 다른 실시예를 예시한다.
도 13a는 강유전체 커패시터의 분극의 상태를 설정하기 위해 이용될 수 있는 기입 회로의 또 하나의 다른 실시예를 예시한다.
도 13b는 입력 데이터를 최소 쉘프 전압(shelf voltage)(Vmin)과 최대 쉘프 전압(Vmax) 사이에 있는 전압(Vd)으로 변환함으로써 강유전체 커패시터에 기입되는 데이터를 예시한다.
도 14는 본 발명에 따른 자율적 메모리 셀의 CMOS 실시예를 예시한다.
도 15a는 인가된 전압들과 강유전체 커패시터에 저장되는 전하 간의 관계를 예시한다.
도 15b는 중간 분극 값(intermediate polarization value)을 확립하기 위해 전압에 대한 중간치를 사용하려고 하는 것과 관련된 문제들을 예시한다.
도 16은 본 발명에 따른 강유전체 커패시터 기반의 메모리의 일반적인 구성을 예시한다.
도 17은 복수의 강유전체 커패시터 메모리 셀들을 갖는 메모리를 예시한다.
본 출원에서 논의되는 회로들은 두 가지 타입의 커패시터들을 포함한다. 첫 번째 타입은 강유전체 커패시터인데, 이러한 강유전체 커패시터는 해당 커패시터 내의 유전체로서 강유전성 물질(ferroelectric material)을 갖는 커패시터이다. 두 번째 타입은 종래의 커패시터인데, 이러한 커패시터는 자신의 유전체 층으로서 비-강유전성 물질(non-ferroelectric material)을 갖는다. 용어 "커패시터"는 다음에 이어지는 논의에서 문맥상 달리 표시하지 않는다면 종래의 커패시터에 대해 사용될 것이다.
본 발명이 그 장점을 제공하는 방식은, 하나의 강유전체 커패시터 당 2개보다 더 많은 상태들을 저장하려고 시도한 종래 기술의 강유전체 커패시터 메모리들이 직면하게 되는 문제들을 참조하여 더 쉽게 이해될 수 있다. 강유전체 메모리들은, 각각의 상태에 대응하는 기입 전압을 강유전체 커패시터에 걸쳐 인가함으로써 데이터 값들이 강유전성 유전체의 분극의 특정 상태들에 맵핑(mapping)되는 모델에 기반을 두고 있다. 유전체의 분극 상태는, 유전체가 임의의 알려진 방향으로 완전히 분극되도록 하는 판독 전압을 강유전체 커패시터에 걸쳐 인가함으로써, 그리고 이러한 판독 전압을 인가한 결과로서 강유전체 커패시터의 하나의 플레이트(plate)를 떠나는 임의의 전하를 관측함으로써, 감지된다.
이러한 방식들은 강유전체 커패시터에 걸쳐 그 인가되는 전압에 따라 달라지는 강유전성 유전체의 분극 상태가 히스테리시스(hysteresis)를 나타낸다는 사실에 의해 복잡해 진다. 즉, 전압이 제거되는 경우 강유전체 커패시터에 남게 되는 잔류 분극(remanent polarization)은 강유전체 커패시터가 완전히 분극된 마지막 시간 이후부터 강유전체 커패시터 양단의 전압의 이력(history)에 따라 달라진다. 따라서, 두 개의 특정 기입 전압들을 제외하고, 이러한 기입 전압들 사이에 있는 전압을 단지 인가하는 것은 이러한 전압이 제거되는 경우 분극의 재현가능 상태(reproducible state)에 이르게 하지 못한다. 강유전체 커패시터의 이전의 단기간 이력과는 독립되어 있는 분극의 알려진 상태들에 이르게 하는 두 개의 기입 전압들은 상향 방향(up direction) 혹은 하향 방향(down direction)으로 유전체를 완전히 분극시키는 기입 전압들이다. 이러한 완전한 분극을 제공하는 전압은 포화 전압으로 지칭되며, Vc로 표시될 것이다. 만약 Vc보다 더 큰 전압이 사용된다면, 더 이상의 잔류 분극은 일어나지 않는다. 만약 Vc보다 더 작은 전압이 사용된다면, 분극의 상태는 해당하는 기입 전압을 인가하기 이전의 강유전체 커패시터의 이력에 따라 달라질 것이다.
중간 전압들을 사용하는 것과 관련된 문제들의 결과로서, 강유전체 커패시터들에 기반을 둔 종래 기술의 강유전체 메모리들은 데이터를 저장하기 위한 기입 전압들로서 사용되는 Vc 및 -Vc에 대응하는 두 개의 상태들로 한정된다. 이러한 전압들 중 어느 하나가 판독 전압으로서 사용될 수 있다.
분극의 중간 상태들을 설정하기 위해 중간 기입 전압들을 사용하기 위한 방식들이 제안되었다. 강유전체 커패시터의 메모리와 관련된 문제들을 피하기 위해, 중간 상태는, 먼저 강유전체 커패시터를 완전 분극 상태들 중 하나의 상태로 설정함으로써, 그 다음에 강유전체 커패시터를 반대 분극 상태로 분극시키는 경향이 있는 중간 기입 전압을 인가함으로써, 설정된다. 이제 도 15a를 참조하며, 도 15a는 인가된 전압들과 강유전체 커패시터에 저장되는 전하 간의 관계를 예시한다. 유전체의 잔류 분극은 전하를 끌어당기기 때문에, 저장된 전하는 유전체의 분극의 직접적인 척도(measure)임에 유의해야만 한다. 강유전체 커패시터가 처음 제조될 때, 강유전성 물질은 분극되어 있지 않다. Vc의 양성 전압(positive voltage)이 커패시터에 걸쳐 인가되는 경우를 고려한다. 강유전체 커패시터 내의 전하는 Vc에서 최대치에 도달할 때까지 곡선(401)을 따라 증가한다. 만약 강유전체 커패시터에 걸쳐 있는 전압이 이제 제거된다면, 전하는 히스테리시스 루프(hysteresis loop)(400)의 일부인 곡선(402)을 따라 Qmax까지 감소한다. 여기서, Qmax는 어떠한 전압도 인가되지 않을 때 강유전체 커패시터가 저장하고 있는 최대 잔류 전하이다.
이제 도 15b를 참조하며, 도 15b는 중간 분극 값을 확립하기 위해 중간 전압을 사용하려고 하는 것과 관련된 문제들을 예시한다. 강유전체 커패시터는 앞에서 논의된 바와 같이 Vc의 인가에 의해 남겨진 지점으로부터 시작한다고 가정된다. 부분적 분극을 확립하기 위해, 강유전체 커패시터는 먼저 곡선(407)을 따라 -Vc까지 순환(cycle)되고, 그 다음에 전압은 -Vc로부터 V1까지 증가된다. 전압에 따라 달라지는 전하가 곡선(404)에서 제시된다. 강유전체 커패시터가 V1에서 확립되면, 전압은 제거되고 강유전체 커패시터 내에 Q1의 잔류 전하가 남게 된다. 만약 V1보다 약간 더 높은 V2의 전압이 사용되었다면, 분극은 경로(405)를 따라 계속되게 되고, 최종 잔류 전하는 Q2가 되게 된다. 따라서, 프로그래밍 전압에서의 작은 변화는 결과적으로 잔류 전하에서의 큰 변화를 일으킨다. 이러한 문제는 히스테리시스 곡선의 가파른 경사로 인해 일어나는데, 이러한 히스테리시스 곡선의 가파른 경사는 프로그래밍 전압에서의 임의의 오류를 확대한다.
이러한 방식들에서 가정하고 있는 것은, 특정 강유전체 커패시터를 특징짓는 히스테리시스 루프는 일정한 상태에서 유지된다는 것, 그리고 메모리 내의 모든 강유전체 커패시터들의 히스테리시스 루프들은 동일하다는 것인데, 왜냐하면 상이한 강유전체 커패시터들에 저장돼야 하는 특정 상태에 대응하는 프로그래밍 전압이 그 상이한 강유전체 커패시터들에 대해 서로 다르게 프로그래밍될 수 없기 때문이다. 도 15b로부터, 중간 전압에 의해 저장되는 잔류 전하의 정도는 해당하는 특정 강유전체 커패시터를 특징지는 히스테리시스 루프의 형상에 민감하게 의존한다는 것이 명백하다. 히스테리시스 루프의 형상 혹은 위치에서의 작은 변화는 프로그래밍 전압이 제거된 이후 남겨진 잔류 전하에서의 큰 변화에 이르게 한다.
예를 들어, 히스테리시스 루프들이 온도와 함께 변한다는 것은 잘 알려져 있다. 사실, 이러한 변화들은 강유전체들에 기반을 둔 적외선 이미지화 시스템들의 기초(basis)를 형성한다. 추가적으로, 히스테리시스 루프들은 강유전체 커패시터의 프로그래밍 이력에 의존하는 위치 및 형상에서의 변동(shifts)을 나타낸다. 따라서, 단일의 강유전체 커패시터를 갖는 경우에도, 히스테리시스 루프들에서의 변동은 프로그래밍 전압과 잔류 전하 간의 관계를 확립하는 것을 어렵게 만든다.
더욱이, 히스테리시스 루프들은 또한 강유전체 커패시터의 장기간 전압 이력에 의존하기 때문에, 메모리 내의 상이한 강유전체 커패시터들은 현저하게 서로 다른 히스테리시스 루프들을 가질 수 있다. 추가적으로, 히스테리시스 루프들의 형상은 강유전체 커패시터들이 제조된 조건(conditions)에 의존한다.
따라서, 단일의 강유전체 커패시터인 경우에도 강유전체 커패시터에 인가된 중간 전압과 그 전압이 제거되는 경우 강유전체 커패시터에 저장된 잔류 전하의 양 간의 일-대-일 관계(one-to-one relationship)는 존재하지 않는다. 즉, 강유전체 커패시터가 동일한 프로그래밍 전압으로 반복적으로 프로그래밍되고 그 저장된 전하가 매번 판독되는 경우, 관측되는 저장된 전하는 실제 검출될 수 있는 상태들의 수를 한정하는 상당량의 폭을 갖는 통계적 분포를 나타낼 것이다. 메모리 내의 강유전체 커패시터들이 모두 동일한 프로그래밍 판독을 거치게 되고 전체적인 통계적 분포가 측정되는 경우 이러한 분포의 폭은 훨씬 더 넓어진다.
이러한 문제들은 Vc보다 더 큰 프로그래밍 전압들만을 이용하는 디지털 메모리들에 대해서는 동일한 영향을 미치지 않는데, 왜냐하면 이러한 프로그래밍 전압들에 의해 남겨진 잔류 전하는 -Vc와 +Vc 사이의 히스테리시스 루프들의 형상의 세부사항들에 의존하지 않기 때문이다.
본 발명은 강유전체 커패시터에 데이터를 기입하기 위해 전압 소스(voltage source)가 아닌 전하 소스를 사용하여 강유전체 커패시터들을 프로그래밍함으로써 이러한 문제들을 피한다. 이제 도 16을 참조하며, 도 16은 본 발명에 따른 강유전체 커패시터 기반의 메모리의 일반적인 구성을 예시한다. 메모리(450)는 복수의 데이터 상태들을 저장하는 강유전체 커패시터를 단지 1개만 가지고 있다. 강유전체 커패시터(451)에 저장될 수 있는 데이터 상태들의 수는 3보다 더 크다. 강유전체 커패시터(451)는 강유전체 커패시터(451)에 저장돼야 하거나 혹은 강유전체 커패시터(451)에 이미 저장된 데이터 값에 추가돼야 하는 데이터 값을 수신하는 전하 소스(452)에 의해 프로그래밍된다. 재설정/전하 검출기(reset/charge detector)(453)는 강유전체 커패시터(451)에 저장된 전하를 측정하고 강유전체 커패시터(451)를 분극의 재설정 상태로 재설정한다. 재설정 상태는 완전 분극 상태들 중 하나일 수 있거나 혹은 알려진 잔류 전하에 의해 완전 분극 상태들 중 하나로부터 변위(displace)된 상태일 수 있다.
강유전체 커패시터(451)가 재설정되면, 전하들이 강유전체 커패시터(451)에 이미 저장된 전하에 추가될 수 있고, 그럼으로써 누적기 기능(accumulator function)을 구현하게 된다. 전하 소스(452)는 강유전체 커패시터(451)에 이미 저장되어 있는 전하에 관한 임의의 지식에 의존함이 없이 강유전체 커패시터(451)에 전하를 추가한다. 따라서, 강유전체 커패시터(451)가 재설정/전하 검출기(453)에 의해 판독되기 전에 복수의 전하들이 강유전체 커패시터(451)에 추가될 수 있다. 재설정/전하 검출기(453)는 강유전체 커패시터(451)가 재설정된 이후부터 강유전체 커패시터(451)에 저장된 전하를 결정하고, 따라서 그 저장된 전하들 모두의 총계가 획득된다. 중간 전압 소스 프로그래밍에 의존하는 종래 기술의 시스템들은 이러한 기능을 수행할 수 없음에 유의해야 하는데, 왜냐하면 이러한 시스템들은 데이터 값들의 합(sum)에 대응하는 전압을 계산하기 위해 분극의 현재 상태를 알아야만 하기 때문이다.
본 발명에 관한 논의 목적으로, 전하 소스는 해당하는 전하를 전달하기 위해 +Vc와 -Vc 사이의 히스테리시스 루프의 형상에 의존함이 없이, 혹은 강유전체 커패시터에 현재 저장된 잔류 전하에 관한 지식에 의존함이 없이, 강유전체 커패시터 내에 현재 있는 잔류 전하에 임의의 특정된 잔류 전하를 추가하는 프로그래밍 소스(programming source)인 것으로 정의된다. 이러한 전하 소스에 의해 제공되는 잔류 전하는 -Qmax와 Qmax 사이에서 광범위한 전하들에 걸쳐 특정 강유전체 커패시터의 히스테리시스 루프의 형상과는 실질적으로 독립되어 있어야만 한다. 더욱이, 전하 소스에 의해 축적되는 전하는 전하들의 합이 Qmax를 초과하지 않는 한 이러한 전하가 강유전체 커패시터에 입력되기 전 강유전체 커패시터 내의 잔류 전하에 따라 달라지지 않는다. Vc보다 더 작은 고정된 전압을 강유전체 커패시터에 인가하는 전압 소스는 강유전체 커패시터 내에 잔류 전하가 저장되게 하는 결과를 일으키는데, 그 남게 되는 전하의 양이, 프로그래밍되고 있는 강유전체 커패시터의 히스테리시스 루프의 형상 혹은 위치에 민감하게 의존하기 때문에, 이러한 전압 소스는 본 명세서에서 정의되는 바와 같은 전하 소스가 아니다.
이제 도 17을 참조하며, 도 17은 복수의 강유전체 커패시터 메모리 셀들을 갖는 메모리를 예시한다. 메모리(460)는 강유전체 커패시터 메모리 셀(461)과 같은 복수의 강유전체 커패시터 메모리 셀들을 포함한다. 각각의 강유전체 커패시터 메모리 셀은 강유전체 커패시터(465), 그리고 제 1 게이트(464) 및 제 2 게이트(466)를 포함한다. 개개의 강유전체 커패시터 메모리 셀은 해당하는 그 강유전체 커패시터 메모리 셀 내의 게이트들에 의해 버스들(462 및 463)에 연결된다. 도면으로부터 생략되어 있는 제어기는 임의의 주어진 시간에 어떤 강유전체 커패시터 메모리 셀이 버스들에 연결되는지를 결정한다. 전하 소스(452) 및 재설정/전하 검출기(453)는 강유전체 커패시터 메모리 셀들 모두에 의해 공유된다.
도 17에서 제시되는 실시예에서, 전하 소스(452) 및 재설정/전하 검출기(453)의 컴포넌트(component)들 중 어떤 것도 강유전체 커패시터 메모리 셀 내에 포함되지 않는다. 하지만, 아래에서 더 상세히 설명되는 바와 같이, 개개의 강유전체 커패시터 메모리 셀들은 또한 전하 소스 혹은 재설정/전하 검출기 기능의 일부인 컴포넌트들을 포함할 수 있다.
이제 도 1을 참조하며, 도 1은 전형적인 강유전체 커패시터를 예시한다. 이에 관한 논의 목적으로, 강유전체 커패시터는 제 1 전극과 제 2 전극 사이에 샌드위치(sandwich)되는 티탄산 지르콘산 납(lead zirconate titanate)(PTZ)과 같은 강유전성의 유전성 물질을 갖는 커패시터인 것으로 정의되며, 여기서 이러한 유전성 물질은 임의의 전위가 전극들에 걸쳐 인가되고 그 다음에 제거된 경우 잔류 분극(remanent polarization)을 나타낸다. 가장 간단한 형태의 커패시터는 전극들(21 및 22)을 구비한 평행 플레이트 커패시터(parallel plate capacitor)이며, 여기서 유전체 층(23)은 PZT와 같은 강유전성 물질을 포함한다. 다음에 이어지는 논의를 단순화하기 위해, 유전체를 샌드위치하는 평행한 플레이트들의 단일 쌍이 구비된 강유전체 커패시터가 여러 예들에서 사용될 것이다. 하지만 다른 기하학적 구조들도 가능하다. 예를 들어, 서로 맞물린 전극들(깍지낀 핑거들(interlaced fingers))을 가지며 이러한 전극들의 각각의 쌍 사이에 유전체가 있는 커패시터가 또한 이용될 수 있다.
커패시터의 전극들에 걸쳐 적절한 전압을 인가함으로써 유전체 층은 분극될 수 있다. 분극의 상태는 유전체 층 내의 도메인(domain)들이 정렬되는 방향에 의해 특징지어질 수 있다. 만약 분극의 방향이 분극 전위가 전극(22)으로부터 전극(21)을 향하는 전기장을 생성하는 경우에 대응한다면, 강유전체 커패시터는 "상향(UP)" 방향으로 분극된 것이라고 지칭될 것이다. 유사하게, 만약 분극의 방향이 분극 전위가 전극(21)으로부터 전극(22)을 향하는 전기장을 생성하는 경우에 대응한다면, 강유전체 커패시터는 "하향(DOWN)" 방향으로 분극된 것이라고 지칭될 것이다.
잔류 분극에 의해 생성되는 전기장들을 없애기 위해, 커패시터의 플레이트들 상에 전기적 전하가 저장된다. 저장되는 전하의 양은 유전체의 분극의 상태에 의존할 것이며, 분극의 정도가 더 높으면 저장되는 전하의 분량도 더 많아지게 된다. 강유전체 커패시터가 하향 방향으로 완전히 분극되고 그 다음에 유전체를 상향 방향으로 분극시키는 Vc와 동일한 전압을 받게 되는 경우, Qmax가 강유전체 커패시터의 하나의 플레이트를 떠나 다른 플레이트로 흐른다.
종래의 이진 강유전체 메모리에서, 분극의 방향은 단일 비트의 값을 저장하는데 사용된다. 예를 들어, 상향 방향 및 하향 반향에서의 분극들이 "1" 및 "0"의 비트 값들에 각각 대응할 수 있다. 비트 값은 커패시터의 전극들에 걸쳐 적절한 전압을 인가함으로써 기입된다. 커패시터에 저장된 비트 값은 커패시터를 상향 방향으로 정상적으로 프로그래밍하게 되는 전압을 커패시터의 전극들에 걸쳐 인가함으로써, 그리고 커패시터의 전극들 중 하나의 전극으로부터 흘러나오거나 혹은 하나의 전극으로 흘러들어가는 전하를 관측함으로써, 결정된다. 만약 전압이 인가될 때 커패시터가 상향 상태에 있다면, 전하는 거의 흐르지 않을 것이고, 하지만 만약 커패시터가 하향 상태에 있다면, 커패시터의 상태는 상향 상태로 스위칭될 것이고 더 많은 전하가 해당 전극으로부터 흘러나오거나 혹은 해당 전극으로 흘러들어갈 것이다.
종래의 이진 강유전체 메모리에서, 프로그래밍 전압들은 유전체가 원하는 방향으로 완전히 분극되는 것을 보장하기 위해 충분히 높도록 설정된다. 즉, 전극들 간에 더 큰 프로그래밍 전압 차이를 사용함으로써 어떠한 추가적인 잔류 분극도 획득되지 않게 된다.
본 발명은, 완전 상향 상태와 완전 하향 상태 사이에 잔류 분극 상태들의 연속성(continuum)이 존재하고 그리고 이러한 중간 상태들은 강유전체 커패시터로 전달되는 전하를 제어함으로써 프로그래밍될 수 있다는 관측에 기반을 두고 있다. 이러한 중간 상태는 또한 커패시터가 임의의 알려진 완전 포화 상태로 재설정될 때 흐르는 전하를 측정함으로써 판독될 수 있다.
이제 도 2를 참조하며, 도 2는 본 발명에서 사용되는 기본적인 프로그래밍 원리, 그리고 하나의 가능한 프로그래밍 구성을 예시한다. 프로그래밍 싸이클의 시작에서, 강유전체 커패시터(26)는 화살표로 표시된 바와 같이 상향 방향으로 프로그래밍된다. 이것은 전류-한정 소스(current-limiting source)(24)를 사용하여 유전체 층을 표시된 방향으로 완전히 분극시키는 양만큼 강유전체 커패시터(26)의 전위를 전극(27)에 대해 증가시킴으로써 달성된다.
중간 분극 상태를 설정하기 위해, 전류-한정 소스(24)는 강유전체 커패시터(25)에 걸쳐 반대 전위를 인가하고, 하지만, 흐를 수 있는 전류는, 분극을 완전히 반전(flip)시키기 위한 시간이 만약 한정됨이 없는 전류 소스(non-limited current source)가 사용되었다면 정상적으로 필요하게 되는 시간을 초과하여 연장되도록 한정된다. 본 발명은 만약 분극이 완전히 반전되기 전에 프로세스가 종료된다면 강유전체 커패시터(25)는 중간 분극 상태에 남게 될 것이라는 관측에 기반을 두고 있다. 따라서, 만약 전류-한정 소스(24)가 일정한 전류 소스(constant current source)라면, 강유전체 커패시터(25)의 분극의 상태는 프로그래밍 시간에 따라 달라질 것이다. 예를 들어, 전류-한정 소스(24)가 온(on) 상태에 있는 시간의 길이를 결정하는 타이머(timer)(28)는 입력 값을 중간 분극 상태로 변환하는데 사용될 수 있다.
강유전체 커패시터(25)는 전하 저장 디바이스(charge storage device)로서 고려될 수 있다. 잔류 분극은 유전체 내에 잔류 전기장을 일으킨다. 이러한 전기장을 없애기 위해, 전하가 커패시터의 하나의 전극으로부터 다른 전극으로 움직여, 그 이동 전하가 분극 전기장을 정확하게 없애는 전기장을 생성하게 된다. 분극의 방향이 완전히 반전되는 경우 커패시터 전극(26)으로부터 전극(27)으로 흐르는 전하의 양을 Qmax로 나타낸다. 이러한 전하는 유전체의 분극의 방향에 따라 전극들 중 하나의 전극에 저장되는 것으로 고려될 수 있다. 만약 임의의 전하가 이제 프로그래밍 소스에 의해 반대편 플레이트 상으로 힘을 받는다면, 분극의 상태는 전달되는 전하의 양에 따라 달라지는 양만큼 변경될 것이다. 반대편 플레이트 상으로 전하에 힘을 가하기 위해, 인가되는 전압의 방향은 강유전체 커패시터를 알려진 완전 분극 상태로 "재설정(reset)"하는데 사용된 것과는 반대이어야만 한다.
플레이트들 상의 전하는 잔류 분극의 전기장을 완전히 없애고, 이에 따라 전압계(volt meter)는 잔류 분극이 존재함에도 불구하고 커패시터 양단 전압이 제로(0) 볼트임을 표시하게 될 것이고 전극들의 단락(shorting)이 잔류 분극을 방전시키지 않게 할 것이다.
알려진 전하를 반대편 플레이트로 전달하는 임의의 회로 구성이, 강유전체 커패시터를 중간 상태로 프로그래밍하는데 사용될 수 있는데, 이것은 전하가 Qmax보다 더 작고 잔류 분극을 변경시키는 전압에서 전달되어 프로그래밍 전압이 제거될 때 커패시터에 저장된 전하가 해당하는 그 알려진 전하만큼 변경되게 되는 상황에서 그러하다. 일정한 전류 소스를 이용하는 앞에서 논의된 구성은 하나의 이러한 예인데, 왜냐하면 전달되는 전하는 전류에 프로그래밍 시간이 곱해진 것과 동일하기 때문이다. 하지만, 다른 구성들이 이용될 수 있다.
이제 도 3을 참조하며, 도 3은 또 하나의 다른 프로그래밍 구성을 예시한다. 이러한 실시예에서는, 디지털-대-아날로그 변환기(Digital-to-Analog converter)(32)가 사용되는데, 여기서 디지털-대-아날로그 변환기(32)는 스위치(36)가 디지털-대-아날로그 변환기(32)를 커패시터(33)에 연결하도록 설정될 때 입력 값을 커패시터(33)에 인가되는 전압으로 변환하기 위해 사용된다. 커패시터(33)가 충전된 이후, 스위치(36)는 커패시터(33)를 이미 재설정된 강유전체 커패시터(31)에 연결하기 위해 사용된다. 그 다음에, 커패시터(33)로부터의 전하가 강유전체 커패시터(31)로 흐른다. 스위칭 이전의 커패시터(33) 상의 전압을 V1로 나타내고, 스위칭 이후의 라인(34) 상의 전압을 V2로 나타낸다. 이 경우 강유전체 커패시터(31)로 전달되는 전하는 C(V1-V2)이며, 여기서 C는 커패시터(33)의 커패시턴스(capacitance)이다. 만약 V1>V2이면, 전달되는 전하는 선형 디지털-대-아날로그 변환기에 대한 입력 값에 비례한다. 어느 경우에서든, 입력 상태를 전달되는 전하의 양에 맵핑하는 교정 곡선(calibration curve)이 제공될 수 있다. 대안적으로, 디지털-대-아날로그 변환기(32)는 V2를 보상하기 위해 비-선형 전달 함수(non-linear transfer function)를 이용할 수 있다.
도 2에서 제시된 전류-한정 소스(24)와 타이머(28)의 조합 그리고 도 3에서 제시된 디지털-대-아날로그 변환기(32)와 스위치(36)와 커패시터(33)의 조합은 각각 데이터 값에 의해 결정되는 전하의 고정된 양을 대응하는 강유전체 커패시터들로 전달하는 "전하 소스(charge source)"로서 고려될 수 있음에 유의해야 한다. 전달되는 전하의 양은, 해당하는 강유전체 커패시터들의 히스테리시스 곡선들 및 포화 전압들과는 독립되어 있는데, 이것은 강유전체 커패시터에 걸쳐 어떠한 전압도 인가되지 않는 경우 강유전체 커패시터가 저장할 수 있는 전하가 최대 전하(Qmax)보다 더 작은 상황에서 그러하다. 약간 상이한 Qmax 값들 및/또는 약간 상이한 히스테리시스 곡선들을 갖는 두 개의 서로 다른 강유전체 커패시터들을 고려한다. Q의 전하가 커패시터들 각각을 향해 힘을 받는 경우, 커패시터들은 자신들 각각의 히스테리시스 곡선들 상에서 약간 상이한 좌표들을 가질 것인데, 이것은 강유전체 커패시터들이 동일한 전하를 저장함에도 불구하고 강유전체 커패시터들의 특성의 차이로 인해 일어나는 것이다.
완전 상향 조건으로 초기화된 이후 강유전체 커패시터에 저장되는 전하의 양은, 강유전체 커패시터를 상향 방향으로 완전히 복귀(return)시키기에 충분한 재설정 전압이 강유전체 커패시터에 걸쳐 인가될 때 강유전체 커패시터(25)의 전극들 사이를 흐르는 전하의 양을 측정함으로써 결정될 수 있다. 앞에서 논의된 두 개의 서로 다른 강유전체 커패시터들을 고려한다. 임의의 커패시터를 상향 방향 혹은 하향 방향으로 완전히 프로그래밍하기 위해 인가돼야만 하는 강유전체 커패시터 양단의 전압 차이는 다음에 이어지는 논의에서 포화 전압으로 지칭될 것이다. 개개의 강유전체 커패시터들 간의 차이는 결과적으로 두 개의 강유전체 커패시터들에 대해 서로 다른 포화 전압을 일으킬 수 있다. 하지만, 만약 저장된 전하를 측정하기 위해 사용되는 재설정 전압이 두 개의 포화 전압들 중 최대치보다 더 크다면, 동일한 전하로 기입된 이후 강유전체 커패시터들 각각으로부터 흘러나오는 전하의 양은, 강유전체 커패시터들이 약간 상이한 특성을 가지고 있음에도 불구하고, 그리고 기입되는 전하의 양이 강유전체 커패시터들을 이들 각각의 히스테리시스의 상이한 지점에 있게 함에도 불구하고, 동일할 것이다.
대안적으로, 커패시터를 하향 상태에 완전히 계속 있도록 하기 위해 커패시터로 흘러들어가야만 하는 전하의 양을 측정함으로써 전하가 감지될 수 있다. 하지만, 이러한 타입의 판독 회로는 두 개의 커패시터들이 동일한 Qmax를 갖도록 요구하는데, 왜냐하면 판독 회로가 강유전체 커패시터에 저장된 현재 전하와 그 커패시터의 Qmax 간의 전하 차이를 측정하고 있기 때문이다.
저장 및 검색(retrieve)되는 전하의 양이 강유전체 커패시터들에서의 작은 변동들과는 독립되어 있음에 유의해야 한다. 실제로, 강유전체 커패시터들은 강유전체 커패시터에 저장될 수 있는 전하의 최대 양에 있어서 커패시터마다 다양하다. 일반적으로, 상이한 강유전체 커패시터들은 강유전체 커패시터마다 약간 다른 히스테리시스 곡선들을 나타낼 것이다. 추가적으로, 커패시터를 상향 방향 혹은 하향 방향으로 완전히 분극시키기 위해 인가돼야만 하는 전압은 강유전체 커패시터의 사용된 시간에 걸쳐 변할 수 있고 강유전체 커패시터의 이력과 함께 변할 수 있다. 이러한 변동들은 결과적으로 Qmax가 강유전체 커패시터마다 약간 달라지게 하며, 저장된 전하를 방출(expel)시키기 위해 인가돼야만 하는 전압이 강유전체 커패시터마다 달라지게 한다. 하지만, 만약 저장되는 전하가 임의의 배열(array) 내의 강유전체 커패시터들의 가장 작은 Qmax보다 더 작다면, 이러한 차이들은 저장된 데이터가 그 저장된 전하의 절대값에 의존하는 실시예들에서 결과를 변경시키지 않는다. 즉, 동일한 전하를 저장하는 두 개의 강유전체 커패시터들은 커패시터에 대해 최대 분극에 대한 현재 분극의 비율에 의해 측정되는 바와 같이 분극의 상이한 상태들에 있을 수 있다. 유사하게, 만약 전하를 방출시키기 위해 사용되는 전압이 임의의 배열 내의 각각의 강유전체 커패시터를 재설정하기 위해 필요한 가장 높은 전압보다 더 크다면, 모든 전하는 개개의 강유전체 커패시터들에서의 변동들과는 독립적으로 방출될 것이다.
저장된 데이터가 강유전성 물질의 분극의 상태에 의존하거나 혹은 최대 분극에 대한 현재 상태의 분극의 비율에 의존하는 실시예들은 단지 저장된 전하의 절대값에만 의존하는 실시예들과 비교해 저장될 수 있는 상태들의 개수에 있어 제한을 받는다. 이러한 실시예들에서, 각각의 데이터 값은 분극의 대응하는 레벨에 대응한다. 상이한 데이터 값들에 대응하는 분극에서의 차이들은 강유전체 커패시터마다 다양하게 변하는 강유전체 커패시터 특성들 그리고 시간 경과에 따른 이러한 특성들에서의 변화들로 인해 발생하는 분극들에서의 차이들보다 더 커야만 한다. 따라서, 분극 상태들은 이러한 실시예들에서 더 넓게 이격돼야만 한다. 이러한 변동들이 각각의 메모리 셀에 저장될 수 있는 상이한 데이터 값들의 개수를 감소시키는 정도는 강유전체 커패시터들을 형성할 때 사용되는 프로세스의 품질(quality)에 의존한다.
이제 도 4를 참조하며, 도 4는 전극들 상에 저장된 전하를 판독하는 것에 기반을 둔 간략화된 판독 회로를 예시한다. 이에 관한 논의 목적으로, 강유전체 커패시터(43)는 도면번호 46에서 실선 화살표로 제시된 바와 같이 상향 분극으로 재설정되었다고 가정된다. 그 다음에, 분극이 점선 화살표의 방향으로 감소하도록 하는 전하를 저장함으로써 강유전체 커패시터(43)에 데이터가 저장된다. 판독 회로의 목표는 저장된 전하의 단조 함수(monotonic function)인 판독 전압을 제공함으로써 강유전체 커패시터(43)가 상향 상태로 다시 재설정될 때 해당 전하를 측정하는 것이다.
판독 동작은 스위치(41)를 개방(open)하고 스위치(44)를 폐쇄(close)하여 커패시터(42)가 V+의 전위까지 충전되게 함으로써 시작한다. 커패시터(42)가 충전된 이후, 스위치(44)는 개방되고, 스위치(41)는 폐쇄된다. 초기에, 강유전체 커패시터(43)는 강유전체 커패시터에 걸쳐 V+의 전위를 가질 것이다. 만약 V+가 충분히 높다면, 강유전체 커패시터(43)는 상향 상태로 재설정될 것이고, 강유전체 커패시터(43)에 저장된 전하(Q)는 커패시터(42)로 이동할 것이고, 그럼으로써 커패시터(42) 상의 전위를 Q/C와 동일한 양만큼 낮추게 되는데, 여기서 C는 커패시터(42)의 커패시턴스이다. 따라서, 라인(47) 상의 전압은 강유전체 커패시터(43)에 저장된 전하에 따라 달라질 것이다. 이러한 판독 방식이 강유전체 커패시터(43)에 저장될 수 있는 전하들의 전체 범위에 걸쳐 동작하도록 하기 위해, V+는 Qmax/C + Vs보다 더 커야만 하는데, 여기서 Vs는 강유전체 커패시터(43)를 완전히 재설정하기 위해 필요한 전위이다. 강유전체 커패시터(43)가 판독 동작의 끝에서 상향 상태로 재설정됨에 또한 유의해야 한다.
도 4에서 제시된 회로는 또한 만약 V+ 파워 공급이 본 발명의 또 하나의 다른 실시예에 따른 간략화된 판독 회로인 도 5에서 제시되는 바와 같이 V- 파워 공급으로 대체된다면 두 번째 판독 방식을 구현하기 위해 사용될 수 있다. 이러한 판독 회로는 도 4를 참조하여 앞에서 설명된 것과 유사한 방식으로 동작한다. 먼저, 커패시터(42)를 충전하기 위해 스위치(44)가 폐쇄되고 반면 스위치(41)는 개방된다. 그 다음에, 스위치(44)는 개방되며, 이후 스위치(41)가 폐쇄된다. 전위는 강유전체 커패시터(43)가 하향 방향으로 완전히 분극되도록 하기에 충분하다. 이것을 달성하기 위해 필요한 전위는 커패시터(42)에 의해 제공된다. 따라서, 스위치(41)가 폐쇄되기 이전과 이후 라인(47) 상의 전압들에서의 차이는 강유전체 커패시터(43)의 분극을 부분적 분극 상태로부터 완전 하향 상태로 이동시키기 위해 필요한 전하의 척도이다. 이러한 방식에서, 이 경우 강유전체 커패시터(43)는 재-프로그래밍(re-programming) 이전에 상향 분극으로 재설정돼야만 한다.
이제 도 6을 참조하며, 도 6은 본 발명에 따른 아날로그 강유전체 메모리의 일 실시예를 예시한다. 강유전체 메모리(50)는 복수의 횡렬(row)들 및 종렬(column)들로 구성되는 복수의 강유전체 메모리 셀들로서 구성된다. 전형적인 강유전체 메모리 셀이 도면번호 51에서 표시된다. 각각의 강유전체 메모리 셀은 강유전체 커패시터(52) 및 인터페이스 회로(interface circuit)(53)를 포함한다. 임의의 횡렬 내의 강유전체 메모리 셀들은 모두 판독 및 기입 동작들 동안 병렬로 프로세싱된다. 프로세싱될 횡렬은 횡렬 선택 회로(row select circuit)(56)에 의해 선택되는데, 여기서 횡렬 선택 회로(56)는 판독 및 기입 동안 횡렬 프로세싱 동작들의 시퀀싱(sequencing)을 위해 전도체(conductor)들을 또한 포함하는 복수의 횡렬 선택 버스들(row select buses)(54)을 동작시킨다. 임의의 주어진 종렬 내의 각각의 강유전체 메모리 셀은 도면번호 58 및 59에서 제시된 두 개의 종렬 버스들에 연결된다. 종렬 버스(58)는 프로세싱되고 있는 강유전체 메모리 셀 내의 강유전체 커패시터에 저장된 데이터를 판독하는데 사용되고, 종렬 버스(59)는 강유전체 커패시터를 새로운 아날로그 값으로 프로그래밍하는데 사용된다. 각각의 강유전체 커패시터는 N개의 상태들 중 하나에 있도록 프로그래밍될 수 있고, 여기서 N>2이다. 프로세싱되는 횡렬 내의 강유전체 커패시터의 상태는 그 강유전체 커패시터에 저장된 전하의 양을 표시하는 신호를 종렬 버스(58) 상에 발생시킴으로써 확인된다. 이러한 상태는 회로(62)를 사용하여 판독된다. 프로세싱되는 횡렬 내의 강유전체 커패시터의 상태는 해당 셀에 연결된 종렬 버스(59)에 기입 회로(61)를 통해 신호들을 인가함으로써 설정된다. 이러한 신호들은 강유전체 메모리 셀에 저장될 값과 관련된 전하의 미리결정된 양이 그 강유전체 메모리 셀 내의 강유전체 커패시터에 저장되도록 한다.
임의의 횡렬로부터 판독되는 데이터는 횡렬 버퍼(row buffer)(55)에 저장된다. 본 발명의 일 실시형태에서, 이러한 데이터는 대응하는 강유전체 커패시터들에 저장된 전하를 나타내는 아날로그 신호로부터 디지털 값으로 변환된다. 판독 프로세스는 파괴적(destructive)이기 때문에, 이러한 데이터는 데이터에서의 어떠한 변화도 일어나지 않아야 하는 경우에도 기입 동작으로 해당 횡렬에 대해 복원(restore)돼야만 한다. 만약 변경이 일어나야 한다면, 이러한 변경은 해당 횡렬 내의 강유전체 메모리 셀들이 재설정된 이후 횡렬 버퍼(55)에 입력된다. 그 다음에, 횡렬 버퍼(55) 내의 데이터는 대응하는 강유전체 커패시터들에 저장되는 전하로 변환된다.
판독 및 기입 동작들은 제어기(57)를 이용하며, 여기서 제어기(57)는 어드레스(address)(ADDR), 동작 코드(operation code)(OPCODE), 그리고 어드레스에서 특정된 강유전체 메모리 셀(들)에 기입될 데이터를 수신한다. 표시된 어드레스로부터의 데이터는 데이터 라인들 상에서 출력된다. 횡렬 선택 회로(56)는 어드레스에 의해 특정된 횡렬 선택 버스에 적절한 신호들을 인가한다.
강유전체 메모리(50)는 메모리 셀들의 각각의 종렬에 대해 두 개의 종렬 버스들을 포함하는데, 하나는 판독을 위한 것이고, 하나는 기입을 위한 것이다. 이러한 구성은 상세한 실시예들의 다음에 이어지는 논의를 단순화시킨다. 하지만, 단지 하나의 종렬 버스만이 필요한 실시예들이 또한 구성될 수 있다.
이제 도 7을 참조하며, 도 7은 기입 동작 동안 강유전체 커패시터에 저장된 전하의 양을 측정함으로써 데이터가 판독되는 앞에서 논의된 저장 방식을 이용하는 본 발명에 따른 강유전체 메모리의 일 실시예를 예시한다. 논의를 단순화하기 위해, 강유전체 메모리(70) 내에 단지 하나의 강유전체 메모리 셀만이 제시되어 있다. 네 개의 횡렬 라인들(R1-R4)은 강유전체 메모리 셀(310)이 위치하고 있는 메모리 셀들의 횡렬에 대응하는 횡렬 버스의 일부이다. 다음에 이어지는 논의를 단순화하기 위해, 강유전체 커패시터는 해당하는 강유전체 커패시터에 관한 이전의 판독 동작에 의해 기입 동작 전에 상향 상태로 완전히 분극되었다고 가정될 것이다. 게이트(84)를 전도성 상태(conductive state)에 있게 하고 게이트(86)를 비-전도성 상태(non-conductive state)에 있게 함으로써 임의의 값이 강유전체 메모리 셀(310)에 기입된다. 그 다음에, 커패시터(77)는 임의의 전위까지 충전되는데, 이러한 전위는 기입되는 데이터에 대응하는 값을 갖는 전하가 결과적으로 게이트(76)가 기입 회로(75)에 의해 전도 상태에 있게 될 때 강유전체 커패시터(82)로 전달되게 할 것이다. 데이터를 해당하는 전하를 제공하기 위해 필요한 전압으로 변환하는 것은 기입 회로(75)에 의해 수행된다. 커패시터(77) 상의 전압은 기입될 데이터 값에 따라 달라지는 임의의 양만큼 V2보다 더 작다. 강유전체 커패시터(82)가 게이트(84)를 통해 기입 라인(73)에 연결될 때, 상부 플레이트(top plate)는 V2에서 유지되는 하부 플레이트(bottom plate)보다 더 작은 전위에 있을 것이고, 따라서 기입 동작은 재설정 동작에 의해 생성된 분극의 일부를 역전(reverse)시킨다.
강유전체 메모리 셀(310)의 데이터는 게이트(88)에 의해 판독 라인(72)에 연결되는 판독 회로(74)에 의해 2-단계 프로세스로 판독된다. 먼저, 커패시터(83)는 게이트(86)에 의해 강유전체 커패시터(82)로부터 격리(isolate)된 상태에서 V1까지 충전된다. 게이트(85)는 커패시터(83)를 V1에 연결시키기 위해 이용된다. 여기서, V1은 V2보다 더 큰데, 최대 설계 전하가 커패시터(83)로 전달될 수 있게 함과 아울러 커패시터(83)의 상부 플레이트가 V2보다 더 큰 전압에 또한 있을 수 있게 하는 양만큼 더 크다. 커패시터(83) 상의 최종 전압은 소스 팔로어(source follower)(87)에 의해 증폭되고 판독 회로(74)에 의해 판독되며, 판독 회로(74)는 판독 회로(74) 내의 커패시터 상에 전압을 저장한다. 그 다음에, 게이트(86)는 전도 상태에 있게 되고 이 경우 게이트(84)는 오프(off) 상태인데, 이것은 커패시터(83) 상의 전압을 강유전체 커패시터(82)에 걸쳐 인가한다. 이러한 것은 강유전체 커패시터(82)를 재설정하고 강유전체 커패시터(82)에 저장된 전하가 방출(release)되게 하는데, 이것은 또한 소스 팔로어(87)의 게이트에서의 전압을 낮춘다. 그 다음에, 이러한 전압은 판독 회로(74)에 의해 판독되고, 강유전체 커패시터(82)에 의해 방출된 전하를 표시하는 전압차에 도달하기 위해 이전에 저장된 전압으로부터 감산(subtract)된다. 그 다음에, 결과적인 아날로그 전압이 판독 회로(74) 내의 아날로그-대-디지털 변환기에 의해 디지털화될 수 있다. 앞에서 언급된 바와 같이, 강유전체 커패시터(82)는 판독 프로세스의 끝에서 완전 분극 상향 상태에 남게 된다. 만약 강유전체 메모리 셀(310)이 판독되고 있다면, 판독된 값은 앞에서 설명된 바와 같이 기입 회로(75)에 데이터 출력 값을 입력함으로써 강유전체 커패시터(82)로 복원돼야만 한다.
앞에서 논의된 강유전체 메모리 셀은 본 발명에서 이용될 수 있는 강유전체 메모리 셀의 하나의 예이다. 하지만, 강유전체 메모리 셀들의 다른 형태들이 사용될 수 있다. 아날로그 메모리를 구성하기 위해 이용될 수 있는 강유전체 메모리 셀의 또 하나의 다른 실시예는 미국 특허 번호 제7,990,749호에서 설명되는 자율적 메모리 회로와 유사하다. 먼저, 도 8a를 참조하며, 도 8a는 자율적 메모리 회로의 도식적 도면이다. 자율적 메모리 회로(200)는 전류-구동 제어 입력(current-actuated control input)(205')을 갖는 스위치(203), 그리고 강유전체 커패시터(201)를 포함한다. 즉, 스위치(203)의 임피던스(impedance)는 전류-구동 제어 입력(205')을 통해 흐르는 전류 증가와 함께 감소한다. 전도성 부하(202)는 파워 레일(power rail)과 스위치(203) 사이에 연결된다.
강유전체 커패시터(201)는 강유전체 커패시터(201)에 걸쳐 임의의 전압을 인가함으로써 스위칭될 수 있는 잔류 분극을 갖는다. 즉, 커패시터에 걸쳐 있는 전압이 존재하지 않는 경우, 커패시터의 유전체는 전기적으로 분극된다. 단일 비트를 저장하는 이진 메모리에서, 강유전체 커패시터는 유전체가 완전 상향 혹은 완전 하향으로 분극되도록 동작한다. 만약 강유전체 커패시터에 걸쳐 임의의 전압이 인가되면, 강유전체 커패시터 내에 전기장이 생성된다. 만약 전기장 방향이 잔류 분극의 방향과 동일하다면, 강유전체 커패시터의 두 개의 전극들을 연결하는 회로 내에 작은 전류가 흐른다. 한편, 만약 그 인가되는 전기장이 잔류 분극의 방향과는 반대인 방향에 있다면, 잔류 분극은 새로운 전기장 방향을 따르도록 방향을 변경할 것이고 외부 회로에는 큰 전류가 흐를 것이다. 전류 및 전류가 흐를 때의 전압의 크기는 강유전체 커패시터의 조성(composition), 면적(area), 및 두께를 조정함으로써 설정될 수 있다.
임의의 전류가 전류-구동 제어 입력(205')에 들어가는 경우 스위치(203)는 높은 임피던스 상태로부터 낮은 임피던스 상태로 변경된다. 자율적 메모리 회로(200)에서, 스위치(203)에 대한 입력 라인의 전위는 스위치의 상태와는 독립적으로 접지(ground)에서 혹은 접지 가까이에서 유지된다고 가정된다. 다음에 이어지는 논의를 단순화하기 위해, 파워 레일은 양성(positive)임, 그리고 양성 레일 전위가 강유전체 커패시터(201)의 전극들에 걸쳐 인가될 때 "상향(UP)" 잔류 분극 상태가 설정된다고 가정될 것이다. 하지만, 입력이 파워와 관련되고 출력이 접지와 관련되는 다른 실시예들이 이용될 수 있다.
먼저, 강유전체 커패시터(201)가 상향 상태로 분극되었다고 가정한다. 파워가 턴온(turn on)될 때, 스위치(203)는 초기에 오프 상태에 있고, 따라서 노드(node)(206)에서의 전위는 V를 향해 증가할 것이다. 이에 따라, 강유전체 커패시터(201)에 인가되는 전기장이 또한 상향 방향으로 있을 것이고, 강유전체 커패시터(201)는 상태들을 반전시키지 않을 것이다. 따라서, 스위치(203)의 입력으로는 거의 전류가 흐르지 않을 것이고, 스위치(203)는 오프 상태에서 유지될 것이고, 자율적 메모리 회로(200)의 출력은 V의 전위로 빠르게 진행할 것이다.
다음으로, 강유전체 커패시터(201)가 하향 상태로 분극된다고 가정한다. 파워가 턴온될 때, 강유전체 커패시터(201)에 걸쳐 그 인가되는 전기장은 강유전체 커패시터(201)의 잔류 분극의 전기장과는 반대일 것이고, 강유전체 커패시터(201)는 인가되는 전기장과의 정합(match)을 위해 상태들을 반전시키려고 할 것이다. 이러한 경우, 스위치(203)의 제어 입력으로는 훨씬 더 큰 전류가 흐를 것이고, 스위치(203)는 전도 상태에 들어갈 것이다. 노드(206)는 V보다 작은 중간 상태까지 상승할 것이다. 특정 전위는 스위치 및 전도성 부하의 세부사항들에 의존할 것이다. 이러한 중간 상태는 강유전체 커패시터(201)가 상향 상태로의 스위칭을 끝낼 때까지 유지될 것이다. 이러한 시점에서, 강유전체 커패시터(201)로부터 흘러나오는 더 이상의 전하는 존재하지 않을 것이고, 스위치(203)는 다시 비-전도 상태에 들어갈 것이다. 따라서, 이 경우 노드(206) 상의 전위는 V까지 다시 증가할 것이다.
따라서, 파워가 턴온된 이후, 자율적 메모리 회로(200)는 강유전체 커패시터(201)가 상태들을 스위칭시키기 위해 필요한 기간 동안 강유전체 커패시터(201)의 분극의 상태에 의존하는 일시적인 출력(temporary output)을 가질 것이다. 만약 파워가 턴온될 때 강유전체 커패시터(201)가 상향 상태에 있고 스위칭이 일어나지 않는다면, 출력은 거의 즉시 하이(high) 상태가 될 것이다. 만약 파워가 턴온될 때 강유전체 커패시터(201)가 하향 상태에 있고 스위칭이 일어난다면, 출력은 일시적인 기간 동안 전압(Vs)에 의해 특징지어지는 중간 상태로 진행할 것이고 그 다음에 하이 상태가 될 것이다. 이러한 일시적인 기간 이후, 출력은 항상 하이 상태일 것이고, 강유전체 커패시터(201)는 상향 분극 상태에 있을 것이다.
이제 도 8b를 참조하며, 도 8b는 강유전체 커패시터(201)가 상향(UP) 상태 및 하향(DOWN) 상태에 있는 경우 자율적 메모리 회로(200)에 파워가 공급될 때 시간에 따른 도 8a에서 제시된 노드(206) 상의 전위 및 파워 레일 상의 전위를 예시한다. 만약 자율적 메모리 회로(200)에 파워가 공급될 때 강유전체 커패시터(201)가 하향 상태에 있다면, 노드(206)에서의 전위가 일정 값(강유전체 커패시터(201)로 하여금 분극 상태를 변경시키기 시작하도록 하는 값)에 이를 때까지 노드(206) 상의 전위는 파워 레일 전위와 함께 초기에 증가한다. 강유전체 커패시터(201)가 분극을 반전시키기 시작함에 따라, 스위치(203)가 전도를 시작하도록 하는 전하가 방출된다. 만약 스위치(203)가 너무 많은 양을 전도하기 시작한다면, 노드(206) 상의 전위는 강하(drop)하기 시작하고, 강유전체 커패시터(201)는 스위칭을 멈춘다. 만약 스위치(203)가 충분한 양을 전도하지 않는다면, 노드(206) 상의 전위는 더 빠르게 상승하여 강유전체 커패시터(201)의 더 빠른 스위칭이 일어나게 하며 이것은 더 많은 전류를 스위치(203)의 제어 입력으로 가도록 하여 스위치(203)의 전도도를 증가시킨다. 따라서, 회로는 느린 상승 속도로 특정 중간 값에서 노드(206)의 전위로 안정화된다. 이러한 방식으로, 스위치(203)의 전도도에서의 변화는 강유전체 커패시터(201)의 상태에서의 변화가 완료될 때까지 노드(206)에서의 전압 상승을 제한한다. 이러한 시점에서, 강유전체 커패시터(201)로부터는 더 이상의 전하가 방출되지 않을 것이고, 따라서 스위치(203)는 다시 비-전도 상태가 될 것이다. 강유전체 커패시터(201)의 전이(transition) 동안의 전위는 다음에 이어지는 논의에서 "쉘프 전압(shelf voltage)"(Vs)으로 지칭될 것이다. 노드(206)에서의 전위의 특정 형상은 일반적으로 특정 스위치 구현에 의존할 것이다.
상태들의 연속성을 갖는 아날로그 강유전체 메모리 셀은 자율적 메모리 회로(200)로부터 구성될 수 있다. 먼저 강유전체 커패시터(201)가 부분적으로 분극되는 경우를 고려한다. 강유전체 커패시터(201)의 분극이 하향 상태로 설정됨, 그 다음에 강유전체 커패시터(201)에 저장되는 값을 표시하는 전하가 강유전체 커패시터(201)에 도입되어 분극 상태가 상향 분극 상태를 향해 부분적으로 이동되게 된다고 가정될 것이다. 이러한 것이 달성되는 방식은 아래에서 더 상세히 논의될 것이다.
이러한 부분적 분극 상태에서 자율적 메모리 회로(200)에 파워가 공급되는 경우, 노드(206)에서의 전압은 다시 쉘프 전압(Vs)까지 상승할 것이다. 하지만, 이러한 전압이 쉘프 전압에서 유지되는 시간의 길이는 하향 상태를 향하는 부분적 분극의 정도에 의존할 것이다. 특히, 쉘프 기간(shelf period)의 길이는 강유전체 커패시터(201)에 저장된 전하에 따라 달라진다. 따라서, 셀에 파워가 공급될 때 쉘프 기간의 길이를 측정함으로써, 강유전체 커패시터에 저장된 데이터 값이 결정될 수 있다.
본 발명의 일 실시형태에서, 자율적 메모리 셀은, 강유전체 커패시터를 하향 상태로 재설정함으로써, 그 다음에 강유전체 커패시터를 상향 상태를 향해 부분적으로 스위칭시킴으로써, 아날로그 값을 저장하는데 사용된다. 기입 동작은 자율적 메모리 셀이 상향 상태로 완전히 재설정되기 전에 중단(interrupt)되는 완전 하향 상태로부터의 자율적 메모리 셀의 재설정으로서 고려될 수 있다. 즉, 기입 동작은 저장될 데이터를 표시하는 지점까지 쉘프를 따라 전위를 이동시킨다. 판독 동작은 상향 상태로의 스위칭을 완료하기 위해 필요한 시간을 측정하고, 이에 따라 상향 상태로의 재설정을 완료하기 위해 필요한 전하를 결정한다.
본 발명의 일 실시형태에서, 전도성 부하(202)를 통과하는 전류는 일정하고, 스위치(203)를 통과하는 전류와 강유전체 커패시터(201)로 진행하는 전류로 분할된다. 이러한 실시예들에서, 강유전체 커패시터에 저장되는 전하는 전도성 부하(202)가 이러한 일정한 전류를 전도하고 있는 시간에 비례한다. 따라서, 전압(V)이 전도성 부하에 인가되는 시간을 설정함으로써 임의의 알려진 전하가 강유전체 커패시터(201)에 저장될 수 있다. 강유전체 커패시터(201)에 이전에 저장된 전하는 전도성 부하를 전압 소스에 연결함으로써 그리고 노드(206)에서의 전위가 V까지 상승하는데 필요한 시간을 측정함으로써 결정될 수 있다.
스위치(203)에 대해 CMOS FET 트랜지스터들을 사용하는 CMOS 프로세스에서 도 8a에 개략적으로 제시된 것과 같은 자율적 메모리 셀을 구성하는 것이 유리하다. 이제 도 9a를 참조하며, 도 9a는 본 발명의 일 실시예에 따른 자율적 메모리 셀의 CMOS 실시예를 예시한다. 자율적 메모리 셀(200)에서, 스위치(203)는 FET(221) 및 FET(222)로 구성되는 전류 미러로서 구현된다. 따라서, FET(221)를 통과하는 전류는 강유전체 커패시터(201)를 떠나는 전류의 설정된 일부분이며, 이것은 FET(222)를 통과한다. 두 개의 전류들의 비율은 만약 채널 길이가 동일하다면 두 개의 FET들의 폭들의 비율에 의해 결정된다. 하나의 예시적 실시예에서, FET(222)는 FET(221)의 폭보다 15배 작은 폭은 갖는다. 이러한 경우에, FET(221)는 강유전체 커패시터(201)에 의해 FET(222)를 통해 흐르도록 되어 있는 전류의 15배를 미러링(mirroring)한다. 강유전체 커패시터(201)의 재설정 동안, FET(205)는 비-전도 상태이고, 하향 상태로의 스위칭에 따라 재설정(RESET) 전압은 FET(221)를 턴온시켜 강유전체 커패시터(201)로부터 나오는 전하에 대해 접지까지의 경로를 제공하게 된다. 데이터가 강유전체 커패시터(201)에 기입되고 있을 때, FET(205)는 전도 상태에 있고, 이에 따라 FET(222)를 통해 흐르는 전류는 FET(221)의 전도도를 제어한다.
전도 부하를 통해 흐르는 전류의 분할은 더 용이하게 제어되는 더 큰 전류들이 강유전체 커패시터(201)를 프로그래밍할 때 사용될 수 있게 한다. 일부 경우들에서, 가능한한 작은 강유전체 커패시터를 이용하는 것이 유리하다. 따라서, 다양한 상태들이 작은 전하 차이들에 의해 분리된다. 전하에서의 이러한 작은 차이들을 제어하는 것은 도전과제들을 제공할 수 있는데, 이러한 도전과제들은 FET(221)를 통과해 진행하는 충전 회로의 분기부와 강유전체 커패시터(201) 간에 분할되는 훨씬 더 큰 전하를 사용함으로써 피해진다.
FET(221)와 FET(222)로 분할되는 전류의 일부분(fraction)은 만약 FET(205)를 통한 전압 강하가 작다면 일정할 것이다. 만약 전압 강하가 FET(222)를 통해 흐르는 전류의 일정 퍼센티지가 아니라면, 이것은 전도성 부하(202)를 통과하는 전류에 따라 달라질 것이다. 전도성 부하(202)를 통과하는 전류는 입력을 제공하는 기입 회로에 의해 알려져 있기 때문에, 이러한 의존성은 기입 전압의 지속시간을 설정할 때 고려될 수 있다. 두 개의 경로들로 분할되는 전류의 일부분이 일정하게 되는 실시예들이 아래에서 더 상세히 논의될 것이다. 다음에 이어지는 논의를 단순화하기 위해, FET(205)를 통한 전압 강하는 무시될 수 있다고 가정될 것이다.
강유전체 커패시터(201)에 기입돼야 하는 데이터 값에 의해 결정되는 시간의 길이 동안 입력 라인에 펄스(pulse)를 제공함으로써 강유전체 커패시터(201)에 데이터가 기입된다. 펄스의 목표는 전하의 알려진 분량을 강유전체 커패시터(201)에 저장하는 것이고, 이러한 분량은 기입돼야 하는 데이터 값에 의존한다. 전류 미러는 전도성 부하(202)를 통해 흐르는 전류의 알려진 일부분이 강유전체 커패시터(201)로 전환(divert)되는 것을 보장한다. 따라서, 전하의 원하는 분량을 강유전체 커패시터(201)에 주입(inject)하기 위해, 전도성 부하(202)를 통과하는 평균 전류는 알려져 있어야만 한다. 이 경우, 저장되는 전하는 입력 펄스가 가해진 기간(time span)에 전도성 부하(202)를 통과하는 평균 전류를 곱하고 여기에 FET(222)를 통과하는 전류의 분율(fraction)을 곱한 것으로 주어진다.
하나의 예시적 실시예에서, 전도성 부하(202)는 일정한 전류 소스이다. 이러한 경우에, 전류는 일정함과 아울러 알려져 있고, 따라서 펄스 폭은 저장되는 전하를 결정한다.
또 하나의 다른 예시적 실시예에서, 전도성 부하(202)는 저항기(resistor)이고, 이러한 경우에, 저항기 양단의 전위 강하는 강유전체 커패시터(201)로 흘러들어가는 전류를 결정한다. 하지만, 전도성 부하(202) 양단의 전위 강하는 입력에서의 전압과 강유전체 커패시터(201)가 나타내는 쉘프 전압 간의 차이임에 유의해야 한다. 쉘프 전압은 강유전체 커패시터(201)에 저장된 전하에 따라 변하기 때문에, 펄스 길이는 강유전체 커패시터(201)에 저장된 전하를 단지 대략적으로만 결정한다. 전도성 부하(202) 양단의 전위 차이가 임의의 미리결정된 값에서 유지되게 하여 전도성 부하(202)를 통과하는 전류가 펄스에 걸쳐 일정한 상태에서 유지되도록 입력 전압을 변경시킴으로써 더 정밀한 전하 측정이 이용될 수 있다. 이러한 경우에, 펄스 폭은 강유전체 커패시터(201)에 저장되는 전하를 다시 결정할 것이다.
강유전체 커패시터(201)에 들어가는 전하를 측정하기 위한 대안적 방법은, 시간 경과에 따른 입력 전압과 감지 라인 간의 전위 차이를 측정하는 것, 그리고 이러한 차이의 적분(integral)이 그 기입될 전하에 의존하는 미리결정된 값에 도달할 때 입력 신호를 종료하는 것이다.
앞에서-설명된 실시예들은 모두 미리결정된 전하를 강유전체 커패시터(201)에 삽입함으로써 동작함에 유의해야 하며, 여기서 미리결정된 전하는 강유전체 커패시터(201)에 저장돼야 하는 데이터 값에 의해 결정된다. 앞에서 언급된 바와 같이, 강유전체 커패시터(201)에 대한 히스테리시스 곡선은 시간 경과에 따라 변할 수 있고 강유전체 커패시터들의 배열 내에서 강유전체 커패시터마다 서로 다를 수 있다. 미리결정된 전하를 삽입함으로써, 이러한 변동들과 관련된 문제들이 실질적으로 감소된다. 이와는 대조적으로, 전하에 의해 결정되는 전압을 강유전체 커패시터에 걸쳐 인가함으로써 강유전체 커패시터를 중간 분극 상태로 프로그래밍하는 것은 알려진 전하를 강유전체 커패시터에 삽입하지 않는데, 왜냐하면 저장되는 전하의 양은 특정 강유전체 커패시터 그리고 이전의 저장 및 재설정 이벤트(reset event)들의 이력에 의존할 것이기 때문이다.
전하를 강유전체 커패시터(201)에 저장하기 전에, 강유전체 커패시터(201)는 입력 신호가 강유전체 커패시터를 분극시키려는 방향과는 반대인 방향으로 완전 분극되도록 재설정돼야만 한다. 본 발명의 논의 목적으로, 입력 신호는 양성임, 그리고 강유전체 커패시터(201)는 도 9a에서 화살표에 의해 제시된 방향으로 초기에 분극되어 있다고 가정될 것이다. 강유전체 커패시터(201)를 이러한 방향으로 재설정하기 위해, 강유전체 커패시터의 포화 전압보다 더 크거나 같은 전압이 재설정 노드(RESET node)로부터 강유전체 커패시터(201)에 걸쳐 인가돼야만 한다. 만약 포화 전압이 FET(222)가 전도를 행하는 전압(이것은 전형적으로 대략 0.7 볼트임)보다 더 작다면, 도 9a에서 제시된 재설정 회로는 FET(205) 없이 재설정을 달성할 것이다. 접지에서 유지되고 있는 감지 라인과 함께 재설정 라인 상의 양성 펄스는 제시된 바와 같이 강유전체 커패시터(201)를 재설정할 것이다.
강유전체 커패시터(201)에 저장되는 전하는 두 개의 상이한 방법들에 의해 결정될 수 있다. 첫 번째 방법은 재설정 동작으로 설정된 분극과는 반대인 반향으로 강유전체 커패시터(201)를 완전히 분극시키기 위해 필요한 전하를 측정하는 것이다. 앞에서 언급된 바와 같이, 감지 라인 상의 전압은 강유전체 커패시터(201)가 도 9a에서 제시된 방향과는 반대인 방향으로 완전히 분극될 때 입력 전압으로 복귀할 것이다. 이러한 경우에, 강유전체 커패시터(201)는 Qmax와 동일한 전하를 저장하게 될 것이다. 따라서, 감지 라인 상의 전압이 입력 전압에 도달하도록 하는데 필요한 전하를 측정함으로써 그리고 Qmax를 알고 있음으로써, 강유전체 커패시터(201)에 저장된 전하가 결정될 수 있다. 강유전체 커패시터(201)에 저장된 전하, 그리고 이에 따른 강유전체 커패시터(201)에 저장된 데이터 값을 판독하는 이러한 방법은 작동은 될 것인데, 이 방법은 Qmax에 관한 지식에 의존한다. 하지만, 앞에서 지적된 바와 같이, Qmax는 강유전체 커패시터마다 변할 것이다. 추가적으로, Qmax는 강유전체 커패시터(201)의 사용된 시간에 걸쳐 변할 것이다. 따라서, 이러한 방법은 바람직하지 않다.
이제 도 9b를 참조하며, 도 9b는 본 발명의 또 하나의 다른 실시예에 따른 자율적 비트 메모리의 CMOS 실시예를 예시한다. 도면을 단순화하기 위해, 단지 하나의 메모리 셀만이 제시되어 있다. 자율적 비트 메모리(230)는 자율적 메모리 셀(220)을 참조하여 앞에서 설명된 방식과 유사한 방식으로 기입된다. FET(237) 및 FET(239)는 게이트(232)가 전도 상태일 때 전류 미러를 형성한다. 자율적 비트 메모리(230)는 먼저 강유전체 커패시터(201)가 화살표에 의해 제시된 방향으로 완전히 분극되도록 재설정되고, 이러한 방향은 본 논의에서 하향 방향으로 지칭될 것이다. 자율적 비트 메모리(230)에 기입돼야 하는 데이터 값은 강유전체 커패시터(201)에 저장돼야 하는 전하로 변환되고, 이러한 전하는 앞에서 설명된 방식과 유사한 방식으로 전도성 부하(202)에 임의의 전압을 인가함으로써 강유전체 커패시터(201) 안으로 들어가도록 힘을 받는다. 해당 전하는 강유전체 커패시터(201)를 하향 방향과는 반대인 방향으로 분극시키는 경향이 있다. 기입 동작 동안, 게이트(232)는 전도 상태에 있고, 이에 따라 전류 미러(231)는 도 9a를 참조하여 앞에서 설명된 방식과 유사한 방식으로 동작한다. 게이트(236)는 기입 동작 동안 비-전도 상태에서 유지된다.
자율적 비트 메모리(230)는 누적기로서 동작될 수 있음에 유의해야 한다. 강유전체 커패시터(201)가 재설정된 이후 복수의 기입 동작들이 수행될 수 있다. 각각의 기입에서, 데이터 값들의 합에 추가돼야 하는 데이터 값은 강유전체 커패시터(201)에 이미 저장된 전하에 추가되는 전하로 변환된다. 따라서, 강유전체 커패시터(201)에 저장된 전하는 기입되는 다양한 데이터 값들의 합을 나타낸다.
강유전체 커패시터(201)가 재설정된 이후에 강유전체 커패시터(201)에 저장된 전하는 강유전체 커패시터(201)가 완전 하향 분극으로 재설정되는 것과 동시에 판독될 수 있다. 판독 동작은 바람직하게는 두 개의 단계들로 실행된다. 첫 번째 단계에서, 커패시터(233)는 게이트(236)가 비-전도 상태에서 유지되고 있는 동안 게이트(234)를 짧은 기간 동안 전도 상태에 있게 함으로써 재설정 전압(VR)으로 충전된다. 게이트(234)가 비-전도 상태로 복귀된 후에 충전 싸이클의 끝에서 커패시터(233) 상의 실제 전위는 판독 회로(235)에 의해 판독된다. 그 다음에, 게이트(232)는 비-전도 상태에 있게 되고 게이트(236)는 전도 상태로 스위칭되며 그럼으로써 커패시터(233)를 강유전체 커패시터(201)에 연결시키게 된다. 게이트(232)는 판독 동작 동안 비-전도 상태에 있게 된다. 따라서, 노드(238) 상의 전위는 FET(239)가 전도를 행하도록 하기에 충분한 전압인 VR까지 초기에 상승할 것이다. 이에 따라, 임의의 전위가 강유전체 커패시터(201)에 걸쳐 인가된다. 이러한 전위는 강유전체 커패시터(201)를 하향 방향으로 완전히 분극시키기에 충분하다. 결과적으로, 강유전체 커패시터(201)에 저장된 전하는 강유전체 커패시터(201)로부터 나오도록 힘을 받게 되고 FET(239)를 통해 접지로 흐른다. 이 경우 상응하는 균형화 전하(counter balancing charge)가 커패시터(233)로부터 강유전체 커패시터(201)의 반대편 플레이트 상으로 흘러야만 한다. 커패시터(233)는 임의의 회로 경로로부터 격리되어 있기 때문에, 이러한 보상 전하는 결과적으로 커패시터(233) 양단의 전압을 감소시키게 된다. 판독 회로(235)는 재설정 동작 이후 커패시터(233) 상의 전압을 측정하고, 이러한 전압을 이전에 측정된 값으로부터 감산하여 강유전체 커패시터(201)를 떠난 전하의 양을 결정하게 된다.
판독 동작은 또한 VR이 Vc + Qmax/C보다 더 큰 상황에서 강유전체 커패시터(201)를 완전히 재설정할 것이고, 여기서 Vc는 강유전체 커패시터(201)의 포화 전압이고, C는 커패시터(233)의 커패시턴스이다. 즉, VR은, 강유전체 커패시터(201)를 재설정하기 위해 필요한 전하가 모두 커패시터(233)로부터 제거된 이후 강유전체 커패시터(201)가 포화 전압에 있게 되는 것을 보장하도록 충분해야만 한다.
커패시터(233)는 바람직하게는 크기가 작다는 것에 유의해야 한다. 만약 커패시터(233)가 크다면, 판독 동작 동안 전압에서의 변화는 용이하게 측정하기에는 너무 작을 것이다. 반면, 커패시터(233)는 Qmax를 공급할 만큼 충분히 커야만 하고, 강유전체 커패시터(201)의 포화 전압보다 더 크거나 같은 전압에 또한 있어야만 한다. 커패시터(233)가 별개의 회로 소자로서 제시되고 있지만, 커패시터(233)는 판독 회로(235) 내의 FET 혹은 다른 회로 소자의 기생 커패시턴스(parasitic capacitance)일 수 있음에 유의해야 한다.
이제 도 10을 참조하며, 도 10은 본 발명에 따른 다중-상태 강유전체 메모리의 또 하나의 다른 실시예를 예시한다. 강유전체 메모리(100)는 강유전체 메모리 셀들의 복수의 횡렬들 및 종렬들을 포함하고, 이들 중 강유전체 메모리 셀들(101 및 102)이 대표적인 것이다. 도면을 단순화하기 위해, 단지 종렬(128)만이 제시되어 있다. 각각의 종렬 내의 강유전체 메모리 셀들은 판독 라인 및 기입 라인에 연결된다. 종렬(128)에 대응하는 판독 라인 및 기입 라인은 도면번호 107 및 106에서 각각 제시된다. 강유전체 메모리(100)의 판독/기입 동작들은 제어기(114)에 의해 제어되고, 제어기(114)는 어드레스 버스(ADDR bus)(122)를 통해 어드레스를 수신하고, 그리고 버스(123)를 통해 동작 코드를 수신하고, 그리고 강유전체 메모리(100)에 기입될 데이터를 버스(121)를 통해 수신하거나, 혹은 해당 어드레스로부터 판독되는 데이터를 버스(121)를 통해 출력한다.
각각의 강유전체 메모리 셀은 강유전체 커패시터(117)와 같은 강유전체 커패시터, 그리고 FET들(118, 119, 및 120)과 같은 3개의 CMOS FET들을 포함한다. FET들(118 및 119)은 횡렬 선택 라인 상의 신호에 응답하여 강유전체 메모리 셀을 판독 및 기입 라인들에 연결하기 위한 게이트들로서 동작한다. 대표적인 횡렬 선택 라인들이 도면번호 108 및 109에서 제시된다. FET(120) 및 FET(125)는 앞에서 언급된 전류 미러를 제공한다. FET(125)는 배열의 면적을 감소시키기 위해 종렬 내의 모든 메모리 셀들에 의해 공유된다. FET(125)는 단지 기입 동작 동안만 사용되고 그러한 동작 동안 임의의 종렬 내의 단지 하나의 메모리 셀만이 재설정/판독 라인(107)에 연결된다는 것에 유의해야 한다. 본 발명의 이러한 실시형태는 각각의 셀 내에 완전한 전류 미러를 갖는 실시예들과 비교해 상당량의 공간을 절약한다. 유사하게, 종렬(128) 내의 모든 강유전체 메모리 셀들은 공통 부하(110)를 공유한다.
현재-선택된 강유전체 메모리 셀에 데이터가 기입되는데, 이러한 기입은 먼저 대응하는 강유전체 커패시터를 하향 상태로 재설정함으로써, 그 다음에 강유전체 커패시터에 저장되는 데이터 값에 의존하는 전하의 양을 계량(metering)하여 해당하는 그 강유전체 커패시터를 상향 방향으로 부분적으로 재설정함으로써 이루어진다. 다음에 이어지는 논의는 단지 양성 전압들만을 사용하는데, 하지만, 음성 전압(negative voltage)들을 이용하는 실시예들이 또한 구성될 수 있다. 선택돼야 하는 특정 강유전체 메모리 셀은 어드레스 버스(122) 상의 값으로부터 제어기(114)에 의해 결정된다. 기입될 값은 버스(121)를 통해 수신된다.
제어기(114)는 재설정/판독 라인(107) 상의 전위를 V로 설정함으로써 강유전체 메모리 셀을 재설정하는데, 이 경우 FET(105)는 비-전도 상태에 있다. 이것은 선택된 메모리 셀 내의 FET(120)가 강유전체 커패시터로부터 변위된 임의의 전류를 접지로 전도하도록 한다. 따라서, 강유전체 커패시터를 하향 상태로 분극시키는 방향으로 V의 전위가 강유전체 커패시터에 인가된다. V는 강유전체 커패시터가 하향 상태로 완전히 분극되도록 선택된다.
강유전체 커패시터가 하향 상태로 분극된 이후, 재설정/판독 라인(107)은 제어기(114)로부터 분리되고, FET(105)는 전도 상태에 있게 된다. 강유전체 커패시터에 입력돼야 하는 데이터는 디지털 형태로 입력되고, 그 다음에 시간 값으로 변환되는데, 여기서 시간 값은 기입 회로(111)가 기입 전압을 부하(110)에 인가해야 하는, 그리고 이에 따라 앞에서 논의된 방식과 유사한 방식으로 라인들(106 및 107)에 연결된 강유전체 커패시터 상으로의 전하를 계량해야 하는, 시간 스위치를 나타낸다. 앞에서 언급된 바와 같이, 각각의 메모리 셀은 또한 기입 동작들 사이에 강유전체 커패시터를 재설정함이 없이 데이터를 강유전체 커패시터에 여러번 기입함으로써 누적기로서 사용될 수 있다.
앞에서 논의된 두 개의 방법들 중 어느 하나에 의해 데이터가 현재 선택된 강유전체 메모리 셀로부터 판독될 수 있다. 도면을 단순화하기 위해, 판독 회로는 제어기(114) 내에 포함되어 있다. 만약 강유전체 커패시터를 상향 방향으로 분극시키기 위해 필요한 전하의 양을 결정함으로써 데이터가 판독돼야 한다면, 기입 회로(111)는 전하를 강유전체 커패시터에 입력할 때 사용된 것과 동일한 기입 전위를 인가하고, 라인(106)이 그 전위에 도달하기 위한 시간이 제어기(114)에 의해 측정된다.
대안적으로, 제어기(114)는 도 9b를 참조하여 앞에서 논의된 판독 회로를 포함할 수 있다. 이러한 실시예에서, FET(105)는 비-전도 상태에 있게 되고, 강유전체 커패시터에 저장된 전하는 도 9b를 참조하여 앞에서 설명된 방식으로 임의의 사전충전된 커패시터 상의 전위에서의 감소를 결정함으로써 측정된다.
도 10에 제시된 실시예에서, 기입 동작은 기입되는 값에 의존하는 기간 이후 재설정 동작을 중단시켜 강유전체 커패시터 상으로의 전하를 계량함으로써 수행된다. 하지만, 강유전체 커패시터 상으로의 전하를 계량하기 위한 다른 방법들이 이용될 수 있다. 예를 들어, 도 7을 참조하여 앞에서 논의된 전하 계량 방식이 또한 이용될 수 있다.
이제 도 11을 참조하며, 도 11은 본 발명의 또 하나의 다른 실시예에 따른 강유전체 메모리를 예시한다. 강유전체 메모리(140)는 강유전체 커패시터들에 기입을 행하기 위해 임의의 고정된 전하 전달을 이용한다. 다음에 이어지는 논의를 단순화하기 위해, 강유전체 메모리(100) 내의 소자들과 유사한 기능들을 수행하는 강유전체 메모리(140)의 그러한 소자들은 동일한 번호 지정들을 받게 된다. 강유전체 메모리(100)에 대해 설명된 바와 동일한 방식으로 먼저 강유전체 커패시터를 하향 상태로 재설정함으로써 그 선택된 강유전체 메모리 셀 내의 강유전체 커패시터에 데이터가 기입된다. 그 다음에 강유전체 커패시터를 상향 상태를 향해 부분적으로 분극시킴으로써 데이터가 기입된다. 기입될 데이터는 먼저 기입 회로(143)에 의해 커패시터(141)에 인가되는 전하로 변환되고, 기입 회로(143)는 전달될 데이터 값에 의존하는 전압까지 커패시터(141)를 충전한다. FET(144)를 비-전도 상태로 유지하면서 FET(142)를 전도 상태에 있게 함으로써 전하가 커패시터(141)에 로딩된다. 커패시터(141)가 적절하게 충전된 이후, FET(142)는 비-전도 상태에 있게 되고 FET(144)는 전도 상태에 있게 되어 전하를 현재 선택된 메모리 셀로 전달하게 된다. 전하 전달 동안, FET(105)는 전도 상태에 있게 된다. 따라서, 강유전체 커패시터 상으로 힘을 받게 되는 전하의 일부분은 FET들(120 및 125)의 면적들의 비율에 의해 결정된다. 강유전체 커패시터에 저장된 전하는 바람직하게는 도 10에 제시된 실시예들을 참조하여 앞에서 논의된 두 번째 방법에 의해 결정된다.
이러한 실시예에서 전류 미러의 사용은 선택사항이다. 만약 재설정/판독 라인이 전하 전달 동안 접지에서 유지된다면, FET들(105 및 125)은 회로로부터 생략될 수 있다. 이러한 실시예에서, 모든 전하는 강유전체 커패시터 상으로 힘을 받게 될 것이다.
본 발명의 앞에서-설명된 실시예들은 강유전체 커패시터가 순수하게 전하 저장 디바이스인 것으로 가정한 것이다. 실제로, 강유전체 커패시터는 강유전성 물질의 잔류 분극에 의해 생성된 전기장과는 관련되지 않은 전하를 저장하는 커패시터와 병렬로 연결된 전하 저장 디바이스로서 고려될 수 있다. 다음에 이어지는 논의에서, 이러한 커패시턴스는 비-잔류 분극 커패시턴스(non-remanent polarization capacitance)로 지칭될 것이고, 관련된 커패시터는 비-강유전체 커패시터(non-ferroelectric capacitor)로 지칭될 것이다. 용어 "강유전체 커패시터"는 디바이스 내의 강유전성 물질의 잔류 분극에 응답하여 그 안에 전하가 저장되는 디바이스에 대해 계속 사용될 것이다. 강유전체 커패시터 상의 전위가 스위칭됨에 따라, 전하는 저장 소자 및 관련된 비-강유전체 커패시터 상에 저장되거나 혹은 이로부터 제거된다. 본 출원에 관한 논의 목적으로, 강유전체 커패시터와 관련된 저장 디바이스에 저장되는 전하는 "강유전체 커패시터에 저장된 전하"로 지칭될 것이다.
만약 관련된 비-강유전체 커패시터로/로부터 이동된 전하가 저장 디바이스로/로부터 이동되는 전하와 비교해 작다면, 관련된 비-강유전체 커패시터는 무시될 수 있다. 하지만, 강유전체 커패시터의 관련된 비-강유전체 커패시터를 고려하는 실시예들은 향상된 분해능(resolution)을 제공할 수 있고, 그럼으로써 상태들의 증가된 개수들을 갖는 실시예들이 구성될 수 있게 된다. 도 12를 참조하며, 도 12는 본 발명에 따른 강유전체 메모리의 또 하나의 다른 실시예를 예시한다. 도면을 단순화하기 위해, 단지 하나의 강유전체 메모리 셀만이 제시되어 있다. 강유전체 메모리 셀(270)은 도 7에서 제시된 강유전체 메모리 셀(310)과 유사한데, 하지만, 강유전체 메모리 셀이 판독되는 방식은 도면번호 250에서 제시된 강유전체 커패시터 내의 관련된 비-강유전체 커패시터(252)를 고려하도록 변경되어 있다. 전하 저장 컴포넌트가 도면번호 251에서 제시된다.
먼저, 비-강유전체 커패시터(252)가 있는 상태에서 데이터가 저장 디바이스(251)에 기입되는 방식을 고려한다. 기입 회로 및 절차의 목표는 전하(Q)를 저장 디바이스(251)에 저장하는 것이고, 여기서 Q는 저장될 데이터에 의해 결정된다. Q에 대한 제 1 근사치가 저장 디바이스(251)와 그 관련된 비-강유전체 커패시터(252)의 조합체에 저장될 수 있는데, 이러한 저장은 커패시터(271)를 Q에 의존하는 미리결정된 전압까지 충전함으로써, 그 다음에 게이트(262)를 비-전도 상태로 유지하면서 게이트(268)를 전도 상태에 있게 함으로써 수행될 수 있다. 이 경우 기입 라인(267) 상의 전위가 판독 회로(275)에 의해 판독 및 기록되고, 이러한 전위를 P1로 나타낸다. 그 다음에 게이트(262)는 전도 상태에 있게 되고, 기입 라인(267) 상의 전위가 다시 한번 판독된다. 두 번째 전위를 P2로 나타낸다. 강유전체 커패시터(250)에 들어간 전하는 |P1-P2|/C271에 의해 주어지며, 여기서 C271은 커패시터(271)의 커패시턴스이다. 이러한 전하는 관련된 비-강유전체 커패시터(252)에 저장되거나 혹은 저장 디바이스(251)에 저장된다. 관련된 비-강유전체 커패시터(252)에 저장된 전하는 |P2-V2|/C252에 의해 주어지며, 여기서 C252는 관련된 비-강유전체 커패시터(252)의 커패시턴스이다. 만약 C252가 강유전체 메모리의 설계 파라미터(design parameter)들로부터 알려져 있다면, 이러한 전하, 그리고 이에 따라 기입 동작의 결과로서 저장 디바이스(251)에 저장된 전하가 알려진다. 만약 저장 디바이스(251)에 저장된 전하가, 저장될 데이터 값에 대응하는 전하와 동일하지 않다면, 상이한 P1을 이용하는 두 번째 기입 동작이 저장 디바이스(251) 상으로 전하의 추가적인 증분이 일어나도록 수행될 수 있고, 이러한 절차는 전하의 원하는 양이 저장 디바이스(251)에 저장될 때까지 반복될 수 있다.
앞에서-설명된 기입 절차는 관련된 비-강유전체 커패시터(252)의 값이 충분한 정확도로 알려져 있다고 가정한다. 이러한 값이 메모리 내의 강유전체 커패시터마다 약간 달라질 수 있음에 유의해야 한다. 이에 따라, 기입 절차 동안 C252를 결정하는 절차가 요구될 수 있다. 본 발명의 일 실시형태에서, C252는 다음과 같이 결정되는데, 여기서 저장 디바이스(251)는 하향 상태로 완전히 포화되어 있음, 그리고 기입 회로(269)를 통해 기입 라인(267)을 V2에 연결함으로써 강유전체 커패시터(250) 양단의 전위는 제로(0)로 설정된다고 가정된다. 이 경우, 강유전체 커패시터(250)는 기입 라인(267)으로부터 격리된다. 따라서, 절차를 시작할 때, 비-강유전체 커패시터(252) 상의 전하는 존재하지 않으며, V2보다 더 작은 기입 라인(267) 상의 전위에 의해 유발되는 전위 차이에 의해 저장 디바이스(251) 상으로 더 이상의 전하는 로딩될 수 없다.
먼저, 커패시터(271)가 V2보다 더 작은 P2까지 충전되고, 이 경우 게이트(268)는 비-전도 상태에 있다. 이렇게 충전된 이후, 커패시터(271)는 기입 회로(269)로부터 격리되는데, 해당 기입 회로 내부에 있는 게이트에 의해 격리되고, 게이트(262)가 비-전도 상태에서 유지되는 동안 게이트(268)는 전도 상태에 있게 된다. 기입 라인(267) 상의 전위는 P2일 것이고, 혹은 이러한 값에 매우 가까운 값일 것이다. 판독 회로(275)는 이러한 전위를 측정하고, 그 다음에 게이트(262)는 전도 상태에 있게 된다. 저장 디바이스(251) 양단의 전위는 추가적인 전하를 저장 디바이스(251) 안으로 들어가게 하거나 밖으로 나오게 할 수 없기 때문에, 오로지 비-강유전체 커패시터(252) 상의 전하만이 이동할 수 있다. 이동하는 임의의 전하는 최종 전위 P3과 P2 사이에 있는 관련된 비-강유전체 커패시터(252) 양단의 전압 차이의 결과일 것이다. 이동하는 전하는 커패시터(271) 상에 저장된다. 게이트(262)가 전도 상태에 있게 된 이후 기입 라인(267) 상의 전위를 P3으로 나타낸다. 이 경우, 이동된 전하는 Qm=|P2-P3|/C271이다. 따라서, C252=Qm/|P2-P3|이다. 이에 따라, 기입 회로는 관련된 비-강유전체 커패시터(252)에서의 변동들을 강유전체 커패시터마다 보상할 수 있다.
기입 동작의 끝에서, 관련된 비-강유전체 커패시터(252)에 저장된 임의의 전하는 기입 라인(267) 상의 전위를 기입 회로(269)를 이용하여 V2로 설정함으로써 그리고 강유전체 커패시터(250)를 기입 라인(267)에 연결함으로써 제거된다. 이것은 비-강유전체 커패시터(252) 및 저장 디바이스(251)에 걸쳐 있는 임의의 전위 차이를 제거한다. 저장 디바이스(215) 내의 전하는 이러한 동작에 의해 변경되지 않는다. 하지만, 비-강유전체 커패시터(252)에 남겨진 임의의 전하는 제거된다.
판독 동작은 유사한 방식으로 달성될 수 있다. 판독 동작은 앞에서 설명된 방식과 유사한 방식으로 시작한다. 강유전체 커패시터(250)가 커패시터(255)로부터 격리되어 있는 동안, 커패시터(255)는 게이트(261)를 이용하여 제 1 전위(V4)까지 충전된다. 커패시터(255) 상의 전위의 실제 값은 소스 팔로어(263) 및 게이트(264)를 통해 판독 회로(274)에 의해 판독되고 이러한 전위를 판독 라인(266) 상으로 결합하는 P5로서 저장된다. 이러한 전위는 판독 회로(274)에 저장된다. 그 다음에, 게이트(256)는 전도 상태에 있게 된다. 전위(V4)는 V4-V2가 강유전체 커패시터(250)를 완전 분극 상향 상태로 재설정할 전위보다 더 크도록 설정된다. 따라서, 저장 디바이스(251)에 저장된 임의의 전하는 저장 디바이스(251)로부터 방출(eject)되고, 이제 병렬로 연결되는 비-강유전체 커패시터(252) 및 커패시터(255)로 이동한다. 그 다음에, 소스 팔로어(263)의 게이트에서의 전압이 다시 판독된다. 이러한 전압을 P6으로 나타내면, 저장 디바이스에 저장된 전하는 Q=|P5-P6|/(C252+C255)이다. 만약 C252가 알려진다면, 결과를 디지털화하는 것을 제외하고 판독은 완료된다.
만약 C252가 알려지지 않는다면, 이것은 앞에서 설명된 방식과 유사한 방식으로 결정될 수 있다. 예를 들어, V4는 P5보다 더 큰 전위 P6까지 증가될 수 있고, 그 다음에 커패시터(255)는 관련된 비-강유전체 커패시터(252)가 커패시터(255)로부터 격리되어 있는 동안 P6까지 충전된다. 커패시터(255) 양단의 전위는 기입 라인(267)을 V2로 설정함으로써 제로(0)로 설정된다. 따라서, 게이트(256)가 전도 상태로 설정될 때, 전하는 커패시터(255)로부터 관련된 비-강유전체 커패시터(252)로 흐를 것이고, 이것은 결과적으로 커패시터(255)에서의 전위가 감소하게 한다. 이 경우 커패시터(255)와 비-강유전체 커패시터(252)의 상대적인 크기들이 이러한 전위 감소의 양으로부터 결정될 수 있고, 따라서 판독 회로(274)에 의해 강유전체 메모리 셀(270)로부터 측정된 전하는 강유전체 커패시터(250) 내의 관련된 비-강유전체 커패시턴스에 대해 정정(correct)될 수 있다.
비-잔류 분극을 결정하기 위한 다른 방법들이 존재함에 유의해야 한다. 예를 들어, 강유전체 커패시터에 저장되는 전하가, 강유전체 커패시터의 상태를 분극의 본래의 상태로 재설정함으로써 그리고 강유전체 커패시터를 떠나는 전하를 측정함으로써 결정되는 판독 동작을 고려한다. 만약 판독 동작이 두 번 수행된다면, 첫 번째 판독은 잔류 분극과 비-잔류 분극의 합과 관련된 전하를 측정할 것이다. 첫 번째 판독 동작은 강유전체 커패시터를 포화 상태에 있게 할 것이다. 따라서, 이러한 상태에서 제거할 잔류 전하는 존재하지 않을 것이다. 이에 따라, 두 번째 판독 동작은 비-잔류 전하를 판독할 것이다. 두 개의 판독 결과들 간의 차이는 강유전체 커패시터에 저장된 잔류 전하이다.
본 발명의 앞에서-설명된 실시예들은 각각의 강유전체 메모리 셀이 디지털 값을 저장 및 검색하는 디지털 메모리들에 관한 것이다. 하지만, 아날로그 값이 저장 및 검색되는 실시예들이 또한 구성될 수 있다. 그러한 실시예들에서, 기입 회로는 강유전체 커패시터에 저장되는 전하로 변환되는 디지털 값이 아닌 아날로그 값을 수신한다. 이 경우, 판독 회로는 강유전체 커패시터에 저장된 전하를 나타내는 아날로그 값을 출력한다.
앞에서-설명된 실시예들은 강유전체 커패시터가 임의의 알려진 상태로 재설정되고, 한번 기입되고, 그 다음에 판독되는 방식을 이용한다. 하지만, 강유전체 커패시터가 재설정된 이후 여러번 기입되는 실시예들이 또한 구성될 수 있다. 이러한 실시예들은 "누적기(accumulator)" 기능을 제공한다. 예를 들어, 강유전체 커패시터는 먼저 하향 상태로 재설정되고, 그 다음에 분극을 상향 상태를 향해 이동시키는 제 1 전하(Q1)가 강유전체 커패시터로 전달된다. 얼마간의 시간 이후, 강유전체 커패시터를 상향 상태를 향해 더 이동시키는 제 2 전하(Q2)가 강유전체 커패시터로 전달되는 등등이다. 강유전체 커패시터가 최종적으로 판독될 때, 출력은 Q 값들의 합과 동일할 것이다. 따라서, 강유전체 커패시터는 아날로그 합산 회로(analog summing circuit)로서 동작하게 될 것이다.
알려지는 분극 상태는 강유전체 커패시터를 상향 상태로 재설정함으로써, 그 다음에 도 12에서의 회로 및 도 9b의 자율적 메모리 회로에 대해 분극을 하향 상태를 향해 이동시키는 알려진 전하를 전달함으로써 획득될 수 있다.
강유전체 커패시터를 상향 상태와 하향 상태 사이에 있는 상태로 재설정함으로써 더 일반적인 누적 기능이 구성될 수 있음에 유의해야 한다. 이것은 강유전체 커패시터를 하향 상태로 재설정함으로써, 그 다음에 강유전체 커패시터를 상향 상태를 향해 이동시키는 경향이 있는 알려진 전하를 저장함으로써 달성될 수 있다. 전하의 크기 및 충전 전압의 극성을 모두 설정함으로써 분극을 상향 상태 혹은 하향 상태를 향해 이동시키는 전하들이 이제 강유전체 커패시터로 전달될 수 있다. 예를 들어, 도 3에서 도면번호 32로 제시된 디지털-대-아날로그 변환기는 커패시터(33)를 양성 전위 혹은 음성 전위로 충전하도록 구성될 수 있다. 강유전체 커패시터가 최종적으로 판독될 때, 그 결과는 저장된 전하들의 합일 것인데, 이것은 각각의 중간 상태에서의 전체 저장된 전하가 Qmax를 초과하지 않는 상황에서 그러하다.
복수의 기입 실시예들의 서브세트(subset)에서, 각각의 기입은 고정된 전하를 강유전체 커패시터로 이동시킨다. 이러한 경우에, 강유전체 커패시터에 최종적으로 기입되는 값은 단지 펄스들의 합이다. 이러한 모드(mode)는 펄스들의 수를 설정하기 위해 저장돼야 하는 디지털 데이터 값을 사용함으로써 강유전체 커패시터를 프로그래밍하는데 사용될 수 있다.
앞에서-설명된 실시예들에서, 기입 회로는 메모리의 일부이다. 하지만, 기입 회로가 메모리의 외부에 있는 실시예들이 또한 구성될 수 있다. 강유전체 커패시터 상으로 가도록 전하에 힘을 가하는데 필요한 파워의 양은 작다. 메모리 셀이 단일의 메모리 셀을 갖는 경우를 고려한다. 도 3을 다시 참조한다. 기입 회로는 디지털-대-아날로그 변환기(32), 그리고 커패시터(33), 그리고 스위치(36)를 포함한다. 만약 강유전체 커패시터(31)가 이러한 기입 회로에 "노출(expose)"되는 유일한 강유전체 커패시터라면, 커패시터(33)에 저장된 파워는 강유전체 커패시터(31)에 이미 저장된 전하에 추가적인 전하를 추가하거나 혹은 상태를 기입하기에 충분하다. 이러한 의미에서, 강유전체 커패시터(31)를 포함하는 회로의 나머지에는 앞에서 설명된 기입 혹은 누적 기능들 동안 파워가 공급될 필요가 없다. 단지 하나의 강유전체 커패시터만을 갖는 메모리들에서, 외부 기입을 위해 이러한 커패시터를 노출시키는 것은 용이하게 달성된다. 예를 들어, 도 7을 다시 참조한다. 만약 강유전체 메모리 셀(300)이 메모리 내의 유일한 메모리 셀이라면, 게이트들(84 및 88)은 생략될 수 있다. 만약 기입 회로(75)가 음성 전압 레벨과 양성 전압 레벨을 모두 제공할 수 있다면, V2는 접지로 설정될 수 있다. 이 경우 강유전체 커패시터(82)의 상태는 외부 기입 회로를 라인(73)에 연결시킴으로써 설정될 수 있다. 강유전체 커패시터(82)의 상태를 판독하기 위해, 강유전체 메모리 셀(310)은 라인(72) 상의 판독 회로에 연결되게 되고, 아울러 강유전체 커패시터(82)가 재설정될 때 강유전체 커패시터(82)로부터 방출된 전하를 판독하기 위해 필요한 회로에 연결되게 된다. 복수의 이러한 강유전체 커패시터들을 갖는 메모리들에서, 어드레싱 회로(addressing circuitry)는 또한 외부 기입 회로로부터 파워를 공급받도록 구성돼야만 한다.
앞에서-설명된 실시예들에서, 강유전체 커패시터는 강유전체 커패시터가 임의의 알려진 시작 상태로 설정된 이후 강유전체 커패시터로 전달되는 전하를 설정함으로써 프로그래밍된다. 도 8a 및 도 8b를 다시 참조한다. 강유전체 커패시터 메모리 셀의 이러한 실시예에서, 데이터는 하향 상태로부터 상향 상태로의 상태의 "반전(flip)"을 중단시킴으로써 저장된다. 앞에서-설명된 실시예들에서, 이것은 전하 전달을 제한함으로써 달성되거나, 혹은 원하는 지점에 도달할 때 프로세스를 멈추도록 어떤 형태의 타이머를 사용함으로써 달성된다. 쉘프 전압 영역은 시간과 함께 증가하는 쉘프 전압에 의해 실제로 특징지어짐에 유의해야 한다. 이러한 쉘프 전압 영역의 기울기는 이용되는 특정 강유전체 커패시터에 의존한다. 만약 도 8a에서 제시된 전압 V가 쉘프 영역 동안 도달한 임의의 값으로 설정된다면, 반전 프로세스는 완료되지 않을 것이다. 대신에, 강유전체 커패시터는 V에 의해 특징지어지는 부분적 분극 상태에서 유지될 것이다. 이에 따라, 강유전체 커패시터의 상태는 강유전체 커패시터를 하향 상태로 완전히 분극시킴으로써, 그 다음에 저장될 데이터에 의해 결정되는 전압 V를 인가함으로써, 설정될 수 있다.
이제 도 13a를 참조하며, 도 13a는 강유전체 커패시터의 분극의 상태를 설정하기 위해 이용될 수 있는 기입 회로의 또 하나의 다른 실시예를 예시한다. 강유전체 메모리 셀(300)은 도 8a를 참조하여 앞에서 논의된 메모리 셀과 유사하고, 따라서 도 8a에 관해 논의된 소자들과 동일한 기능들을 수행하는 소자들은 동일한 번호 지정들을 받게 된다. 강유전체 메모리 셀(300)에서, 전도성 부하(202)는 강유전체 커패시터(201)에 인가되는 전위를 결정하는 기입 회로(301)에 연결된다. 추가적으로, 기입 회로(301)는 전류-구동 제어 입력(205') 상의 전위를 설정한다. 데이터를 강유전체 커패시터(201)에 기입하기 전에, 기입 회로(301)는 강유전체 커패시터를 하향 상태로 재설정하는 전위차 V를 강유전체 커패시터(201)에 걸쳐 인가한다. 그 다음에, 입력 데이터를 도 13b에서 제시된 바와 같은 최소 쉘프 전압(Vmin)과 최대 쉘프 전압(Vmax) 사이에 있는 전압 Vd로 변환함으로써 데이터가 강유전체 커패시터(201)에 기입된다. 이러한 전위는 도 13a에서 제시된 바와 같이 전도성 부하(202)에 인가된다. 노드(206)가 Vd에 도달하면, 강유전체 커패시터(201)로는 더 이상의 전하는 전달되지 않을 것이고, 따라서 기입 동작은 종료될 것이고, 강유전체 커패시터(201)는 원하는 상태에 있게 된다.
비-파괴적 판독 동작을 구성하기 위해 유사한 전략이 사용될 수 있다. 전도성 부하에서의 전위를 강유전체 커패시터가 프로그래밍된 쉘프 전압보다 더 큰 값으로 설정함으로써 파워가 그 프로그래밍된 강유전체 커패시터에 인가될 때, 노드(206)에서의 전압은 기입 싸이클의 끝에서 존재하는 쉘프 전압까지 상승한다. 이러한 전압이 판독 회로(302)에 의해 판독되고, 그 다음에 전위는 쉘프 전압보다 작은 레벨로 복귀된다. 전위가 해당 전압보다 더 큰 그러한 시간 동안 강유전체 커패시터 안으로 혹은 밖으로 전달되는 전하가 작은 상황에서 강유전체 커패시터의 상태는 크게 변경되지 않을 것이다. 전달되는 전하는, 판독 프로세스 동안 전도성 부하를 충분히 높게 설정함으로써, 그리고 인가되는 전압과 판독 쉘프 전압 간의 전압에서의 차이를 가능한 작게 설정함으로써, 최소화될 수 있다. 예를 들어, 판독 전압은 Vmax로 설정될 수 있다. 이 경우, 판독된 쉘프 전압은 강유전체 메모리 셀에 저장된 데이터 값으로 변환될 수 있다.
도 13a에서 제시되는 회로는 또한 다른 판독 방식들을 구현하는데 이용될 수 있다. 앞에서 언급된 바와 같이, 강유전체 커패시터(201)의 상태를 판독하기 위한 하나의 방법은 현재 상태로부터 완전 분극 상향 상태로의 전이를 완료하는데 필요한 전하를 결정하는 것이다. 도 13b를 다시 참조하면, 본 발명의 일 실시형태에서, 판독 회로는 노드(206)에서의 전압이 쉘프 영역에 도달하는 시간(Ts)과 기입 회로가 V의 전위를 전도성 부하에 인가할 때 전압이 쉘프 영역을 떠나는 시간(Tf) 간의 차이를 결정한다. 이러한 시간은 직접적으로 측정될 수 있거나, 혹은 전도성 부하에 펄스를 제공함으로써, 그리고 펄스 제공 동안 노드(206)에서의 전위가 Vf로 되게 하는데 필요한 펄스들의 개수를 집계(counting)함으로써 간접적으로 결정될 수 있다.
도 9a를 다시 참조한다. 앞에서 언급된 바와 같이, FET(205)가 전도 상태일 때 FET(205) 양단의 전압 강하 때문에 전류 미러의 각각의 분기부를 통해 흐르는 입력 신호로부터의 전류의 일부분은 정확하게 일정하지 않을 것이다. 일부 경우들에서, 전류의 고정된 일부분이 전류 미러의 각각의 분기부를 통해 흐르는 이상적인 경우로부터의 전류 분할에서의 차이는 메모리 셀의 동작을 변경시키지 않는다. 예를 들어, 만약 메모리 셀에 저장돼야 하는 데이터 상태들의 개수가 충분히 작다면, 강유전체 커패시터를 프로그래밍할 때의 결과적인 오류들은 허용(tolerate)될 수 있다. 이러한 경우에, 전류 분할은 실질적으로 일정하다고 지칭될 것이다. 하지만, 더 많은 상태들이 필요한 경우에서는, 대안적인 메모리 셀 구성이 바람직하다.
이제 도 14를 참조하며, 도 14는 본 발명의 또 하나의 다른 실시예에 따른 자율적 메모리 셀의 CMOS 실시예를 예시한다. 자율적 메모리 셀(330)에서, FET(337)와 FET(338)는 종래의 전류 미러를 형성한다. 재설정 동안, FET(332)는 비-전도 상태에 있게 되고, FET(339)는 인버터(inverter)(340)를 통해 전도 상태로 설정된다. 따라서, 재설정 신호에 응답하여 강유전체 커패시터(341)를 떠나는 전하에 대해 접지까지의 경로가 FET(339)를 통해 제공된다.
본 발명의 앞에서-설명된 실시예들은 PZT 강유전체 커패시터들을 이용한다. 하지만, 강유전체 커패시터들 내의 유전성 매체에 대해 다른 강유전성 물질들이 이용될 수 있다. 예를 들어, PLZT, PLT, 바륨 티타네이트(barium titanate), 비스무스 페라이트(bismuth ferrite), PVDF, 리튬 니오베이트(lithium niobate), 스트론튬 비스무스 탄탈레이트 니오베이트(Strontium Bismuth Tantalate Niobate)와 같은 Y1 세라믹(ceramics), 그리고 PVDF와 같은 다양한 유기 폴리머(organic polymers)를 기반으로 하는 강유전체 커패시터들이 이용될 수 있다.
앞에서 설명된 실시예들에서, 분극의 특정 방향은 상향 방향으로 정의된다. 하지만, 이러한 정의는 임의적이라는 것, 그리고 상향 및 하향에 대한 방향들은 역전될 수 있다는 것을 이해해야 한다.
본 발명의 앞에서-설명된 실시예들은 본 발명의 다양한 실시형태들을 예시하기 위해 제공되었다. 하지만, 상이한 특정 실시예들로 제시되는 본 발명의 서로 다른 실시형태들이 본 발명의 다른 실시예들을 제공하기 위해 결합될 수 있음을 이해해야 한다. 추가적으로, 본 발명에 대한 다양한 수정들이 앞에서의 설명 및 첨부되는 도면들로부터 명백하게 될 것이다. 이에 따라, 본 발명은 오로지 다음의 청구항들의 범위에 의해서만 한정돼야 한다.

Claims (24)

  1. 메모리 셀(memory cell)로서,
    강유전체 커패시터(ferroelectric capacitor); 및
    제 1 스위치 단자(switch terminal)와 제 2 스위치 단자 사이에 연결되는 제 1 전류 경로(current path) 및 제 2 전류 경로를 구비하는 회로를 포함하여 구성되며,
    상기 강유전체 커패시터는 상기 제 1 스위치 단자에 들어가는 전류 중 고정된 일부분(fraction)과 동일한 전류가 상기 전류와는 실질적으로 독립적으로 상기 강유전체 커패시터로 진행하도록 상기 제 1 전류 경로에서 직렬로 연결되는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서,
    상기 제 1 전류 경로는 상기 강유전체 커패시터를 포함하고, 상기 강유전체 커패시터는 제 1 FET와 직렬로 연결되고, 상기 제 1 FET의 게이트(gate)는 상기 FET의 소스(souce)에 단락(short)되어 있으며, 제 2 전류 경로는 상기 제 1 단자와 상기 제 2 단자 사이에 연결되는 제 2 FET를 포함하는 것을 특징으로 하는 메모리 셀.
  3. 제1항에 있어서,
    상기 강유전체 커패시터는 제 1 강유전체 커패시터 단자 및 제 2 강유전체 커패시터 단자를 가지며,
    상기 제 1 강유전체 커패시터 단자는 상기 제 1 스위치 단자에 연결되고,
    상기 제 1 전류 경로는 제 1 FET 및 제 2 FET를 포함하고,
    상기 제 1 FET의 소스는 상기 제 2 강유전체 커패시터 단자에 연결되고,
    상기 제 2 FET의 소스는 상기 제 1 FET의 드레인(drain)에 연결되고,
    상기 제 2 FET의 드레인은 상기 제 2 스위치 단자에 연결되고,
    상기 제 2 FET의 게이트는 상기 제 2 강유전체 커패시터 단자에 연결되는 것을 특징으로 하는 메모리 셀.
  4. 제1항에 있어서,
    상기 강유전체 커패시터는 상기 강유전체 커패시터에 저장될 수 있는 최대 전하(charge)를 가지며,
    상기 메모리 셀은 상기 제 1 스위치 단자에 연결되는 기입 회로(write circuit)를 더 포함하고,
    상기 기입 회로는 상기 제 1 스위치 단자를 통해 일정 분량(quantity)의 전하를 전달하고,
    상기 일정 분량의 전하는, 상기 기입 회로에 입력되는 데이터 값(data value)에 의해 결정되고 그리고 상기 최대 전하와는 독립되어 있는 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서,
    상기 데이터 값은 3개보다 더 많은 별개의 상태(state)들을 갖는 것을 특징으로 하는 메모리 셀.
  6. 제4항에 있어서,
    상기 메모리 셀은 상기 기입 회로에 의해 상기 강유전체 커패시터에 저장된 전하의 양(amount)을 결정하는 판독 회로(read circuit)를 더 포함하는 것을 특징으로 하는 메모리 셀.
  7. 제6항에 있어서,
    상기 판독 회로는,
    재설정 커패시터(reset capacitor);
    상기 재설정 커패시터를 제 1 전압까지 사전충전(precharging)하기 위한 회로;
    상기 재설정 커패시터가 상기 제 1 전압까지 충전된 이후 상기 재설정 커패시터를 상기 강유전체 커패시터에 연결하는 회로; 및
    상기 재설정 커패시터가 상기 강유전체 커패시터에 연결된 이후 상기 재설정 커패시터 상의 전압을 측정하는 회로를 포함하는 것을 특징으로 하는 메모리 셀.
  8. 제7항에 있어서,
    상기 강유전체 커패시터는 상기 강유전체 커패시터에 저장될 수 있는 최대 전하 그리고 포화 전압(saturation voltage)을 가지며,
    상기 제 1 전압은, 상기 최대 전하와 동일한 전하가 상기 강유전체 커패시터로부터 상기 재설정 커패시터로 전달될 때 상기 강유전체 커패시터가 상기 포화 전압보다 더 큰 전압에 있도록 선택되는 것을 특징으로 하는 메모리 셀.
  9. 제6항에 있어서,
    상기 강유전체 커패시터는 상기 강유전체 커패시터에 저장될 수 있는 최대 전하를 가지며,
    상기 판독 회로는, 상기 강유전체 커패시터가 상기 최대 전하를 저장하도록 하기 위해 상기 강유전체 커패시터에 저장된 전하에 추가돼야만 하는 전하를 결정하는 것을 특징으로 하는 메모리 셀.
  10. 강유전체 메모리로서,
    복수의 강유전체 메모리 셀(ferroelectric memory cell)들;
    기입 라인(write line);
    판독 라인(write line);
    복수의 강유전체 메모리 셀 선택 버스(ferroelectric memory cell select bus)들;
    기입 회로; 및
    판독 회로를 포함하여 구성되며,
    각각의 강유전체 메모리 셀은 강유전체 커패시터를 포함하고, 상기 강유전체 커패시터는 상기 강유전체 커패시터에 저장될 수 있는 최대 전하를 가지며,
    상기 강유전체 메모리 셀 선택 버스들 중 하나는 상기 강유전체 메모리 셀들 각각에 대응하고 있고,
    상기 강유전체 메모리 셀들 각각은, 강유전체 메모리 셀에 대응하고 있는 상기 강유전체 메모리 셀 선택 버스 상의 신호(signal)들에 응답하여, 상기 강유전체 메모리 셀들을 상기 판독 라인 및 상기 기입 라인에 각각 연결하기 위한 제 1 게이트 및 제 2 게이트를 포함하고,
    상기 기입 회로는 상기 기입 라인에 현재 연결되어 있는 상기 강유전체 메모리 셀의 상기 강유전체 커패시터에 전하가 저장되도록 하고, 상기 전하는 상기 기입 회로에 입력되는 데이터 값에 의해 결정되는 값을 갖고, 상기 전하는 상기 강유전체 커패시터의 상기 최대 전하와는 독립되어 있고,
    상기 판독 회로는 상기 판독 라인에 현재 연결되어 있는 상기 강유전체 메모리 셀의 상기 강유전체 커패시터에 저장된 상기 전하를 측정하여 출력 값을 발생시키고, 상기 출력 값은 상기 강유전체 커패시터에 현재 저장된 데이터 값에 대응하는 것을 특징으로 하는 강유전체 메모리.
  11. 제10항에 있어서,
    상기 판독 라인은 전류 미러(current mirror)의 제 1 분기부(branch)를 포함하고, 상기 강유전체 메모리 셀은 상기 전류 미러의 제 2 분기부에 있는 것을 특징으로 하는 강유전체 메모리.
  12. 제11항에 있어서,
    상기 전류 미러의 상기 제 1 분기부 및 상기 제 2 분기부는, 상기 강유전체 메모리 셀에 들어가는 전류 중 고정된 일부분이 상기 강유전체 메모리 셀 내의 상기 강유전체 커패시터에 들어가도록 구성되며,
    상기 고정된 일부분은 상기 판독 라인에 연결된 상기 강유전체 커패시터의 상기 최대 전하와는 독립되어 있는 것을 특징으로 하는 강유전체 메모리.
  13. 제10항에 있어서,
    상기 강유전체 커패시터에 현재 저장된 상기 데이터 값은 3개보다 더 많은 서로 다른 값들을 갖는 것을 특징으로 하는 강유전체 메모리.
  14. 제10항에 있어서,
    상기 강유전체 메모리는 상기 판독 라인에 연결된 상기 강유전체 커패시터에 현재 저장된 전하를 결정하는 판독 회로를 더 포함하는 것을 특징으로 하는 강유전체 메모리.
  15. 제14항에 있어서,
    상기 전하는 상기 강유전체 커패시터가 완전 분극 상태(fully polarized state)로 재설정될 때 상기 강유전체 커패시터를 떠나는 전하를 측정함으로써 결정되는 것을 특징으로 하는 강유전체 메모리.
  16. 제14항에 있어서,
    상기 전하는 상기 강유전체 커패시터가 완전 분극 상태로 재설정되도록 하기 위해 상기 강유전체 커패시터 내의 상기 전하에 추가돼야만 하는 전하를 측정함으로써 결정되는 것을 특징으로 하는 강유전체 메모리.
  17. 제10항에 있어서,
    상기 강유전체 메모리 셀들 중 상기 하나는 제 1 스위치 단자와 제 2 스위치 단자 사이에 연결되는 제 1 전류 경로 및 제 2 전류 경로를 구비한 전류 미러를 포함하고,
    상기 강유전체 메모리 셀 내의 상기 강유전체 커패시터는 상기 제 1 스위치 단자에 들어가는 전류 중 고정된 일부분이 상기 전류와는 독립적으로 상기 강유전체 커패시터로 진행하도록 상기 제 1 전류 경로에서 직렬로 연결되는 것을 특징으로 하는 강유전체 메모리.
  18. 메모리로서,
    강유전체 커패시터;
    전하 소스(charge source);
    재설정 회로(reset circuit); 및
    판독 회로를 포함하여 구성되며,
    상기 전하 소스는 상기 강유전체 커패시터에 저장될 데이터 값을 수신하고, 상기 전하 소스는 상기 데이터 값을 상기 강유전체 커패시터에 저장될 잔류 전하(remanent charge)로 변환하고, 상기 잔류 전하가 상기 강유전체 커패시터에 저장되도록 하며,
    상기 재설정 회로는 상기 강유전체 커패시터가 분극(polarization)의 소정의 알려진 기준 상태(predetermined known reference state)에 들어가도록 하고,
    상기 판독 회로는 상기 강유전체 커패시터에 저장된 전하를 결정하고, 상기 데이터 값은 3개보다 더 많은 별개의 가능한 상태들을 갖고, 상기 결정된 전하는 3개보다 더 많은 결정된 값들을 갖는 것을 특징으로 하는 메모리.
  19. 제18항에 있어서,
    상기 전하 소스는,
    임의의 커패시터를 상기 데이터 값에 의해 결정되는 전압까지 충전하는 커패시터 충전 회로; 및
    상기 충전 이후에 상기 커패시터를 상기 강유전체 커패시터와 병렬로 연결하는 스위치를 포함하는 것을 특징으로 하는 메모리.
  20. 제18항에 있어서,
    상기 전하 소스는 상기 데이터 값에 의해 결정되는 기간 동안 상기 강유전체 커패시터에 연결되는 전류 소스(current source)를 포함하는 것을 특징으로 하는 메모리.
  21. 제20항에 있어서,
    상기 전류 소스는 제 1 스위치 단자와 제 2 스위치 단자 사이에 연결되는 제 1 전류 경로 및 제 2 전류 경로를 구비하는 회로를 포함하고,
    상기 강유전체 커패시터는 상기 제 1 스위치 단자에 들어가는 전류 중 고정된 일부분과 동일한 전류가 상기 전류와는 실질적으로 독립적으로 상기 강유전체 커패시터로 진행하도록 상기 제 1 전류 경로에서 직렬로 연결되는 것을 특징으로 하는 메모리.
  22. 제20항에 있어서,
    상기 강유전체 커패시터는 포화 전압을 가지며,
    상기 판독 회로는,
    판독 커패시터;
    상기 판독 커패시터를 상기 포화 전압보다 큰 전압까지 충전하는 사전충전 회로;
    상기 강유전체 커패시터를 상기 판독 커패시터에 연결하는 스위치; 및
    상기 강유전체 커패시터가 상기 판독 커패시터에 연결된 이후 상기 판독 커패시터 상의 전압을 표시하는 신호를 발생시키는 출력 회로를 포함하는 것을 특징으로 하는 메모리.
  23. 제20항에 있어서,
    상기 강유전체 커패시터는 상기 강유전체 커패시터에 저장될 수 있는 최대 잔류 전하를 가지며,
    상기 판독 회로는 상기 강유전체 커패시터가 상기 최대 잔류 전하를 저장하는 때를 결정하는 최대 전하 저장 회로(maximum charge stored circuit)를 포함하는 것을 특징으로 하는 메모리.
  24. 제23항에 있어서,
    상기 메모리는 상기 최대 전하 저장 회로가 상기 강유전체 커패시터는 상기 최대 잔류 전하를 저장하고 있음을 결정할 때까지 상기 전하 소스로 하여금 상기 강유전체 커패시터에 전하를 추가하도록 하는 제어기를 더 포함하는 것을 특징으로 하는 메모리.
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