KR20170034888A - 칩 대 칩 통신을 위한 시스템들 및 방법들 - Google Patents

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제이슨 앨런 서스턴
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퀄컴 인코포레이티드
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Abstract

칩 대 칩 통신을 위한 시스템들 및 방법들이 개시된다. 예시적인 양태에 있어서, 칩 대 칩 링크는 데이터 송신기, 클록, 클록 송신기, 클록와 연관된 위상 록킹 루프 (PLL), 및 수신기를 갖는 마스터 디바이스를 포함한다. 칩 대 칩 링크는 또한, 데이터 송신기, 클록 수신기, 및 데이터 수신기를 갖는 슬레이브 디바이스를 포함한다. 주목할만 하게는, 클록 또는 PLL 은 슬레이브 디바이스에 부재한다. 슬레이브 디바이스로부터 클록을 제거함으로써, 슬레이브 디바이스는 슬레이브 PLL 의 전력 소비 엘리먼트를 갖지 않는다. 추가로, 통상적으로 새로운 주파수를 포착하고 안착해야 하는 클록을 슬레이브 디바이스가 갖지 않기 때문에, 마스터 클록은 주파수를 상대적으로 신속하게 변경할 수도 있고, 단지 하나 또는 2개의 미리정의된 주파수들이 아닌 다수의 주파수들에 걸쳐 주파수를 변경할 수도 있다.

Description

칩 대 칩 통신을 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR CHIP TO CHIP COMMUNICATION}
우선권 주장
본 출원은 "SYSTEMS AND METHODS FOR CHIP TO CHIP COMMUNICATION" 의 명칭으로 2014년 7월 18일자로 출원된 미국 가특허출원번호 제62/026,063호를 우선권 주장하고, 이 가출원은 본 명세서에 참조로 전부 통합된다.
본 출원은 또한 "SYSTEMS AND METHODS FOR CHIP TO CHIP COMMUNICATION" 의 명칭으로 2015년 7월 16일자로 출원된 미국 특허출원번호 제14/801,310호를 우선권 주장하고, 이 출원은 본 명세서에 참조로 전부 통합된다.
본 개시의 기술은 일반적으로 집적 회로들 (IC들) 에 관한 것으로서, 상세하게, 2개의 IC들 간의 통신에 관한 것이다.
컴퓨팅 디바이스들은 현대 사회에서 유행하고 있다. 그러한 컴퓨팅 디바이스들은, 점점더 복잡한 집적 회로들 (IC들) 에 의해 이용가능하게 되는 기능의 증가하는 어레이로부터 이익을 얻는다. 그러한 IC들은 인쇄 회로 보드 (PCB) 상에서 배치되고, 비-일시적인 전도성 엘리먼트들, 예를 들어, 물리적 트레이스들을 통해 상호접속될 수도 있다. 신호들은 미리정의된 프로토콜들에 따라 이들 물리적 트레이스들 상으로 라우팅된다. 증가된 기능은 그러한 신호들에 포함된 데이터량을 증가시켜, 증가된 데이터를 수용하기 위해 더 빠른 클록 속도들 및 더 많은 전도성 엘리먼트들을 필요로 한다.
다수의 예들에 있어서, 주변기기 컴포넌트 상호접속 (PCI) 과 같이 데이터를 패키징하는데 사용되는 프로토콜들은 상이한 사업 관계자들의 컨소시엄에 의해 생성된다. 프로토콜을 생성하는데 관련된 다양한 엔터티들은 일련의 타협안들 및 엔지니어링 현실들을 통해 최종 공개된 프로토콜에 도달한다. 공통 프로토콜을 갖는 이점은 프로토콜에 따라 행해진 디바이스들의 용이하게 이용가능한 상호운용성이다. 그러한 상호운용성은 디바이스 제조자들에게, 컴포넌트들이 구매될 수도 있는 벤더들을 선택하는 것에 있어서의 유연성을 제공한다. 공통 프로토콜을 갖는 단점은 프로토콜이 "최악 케이스" 시나리오들을 해소하기 위해 빈번히 과도-조작 (over-engineer) 되는 것이다. 그러한 과도-조작은 IC 내 영역의 과도 사용 및 여분의 전력 소비를 발생시킨다. 부가적인 단점은 프로토콜이 변화하는 현실들에 신속하게 반응하지 않을 수도 있다는 것이다. 즉, 새로운 기술들 또는 이전 기술의 예기치 않은 조합들은 프로토콜과 열악하게 상호작용할 수도 있다.
그러한 열악한 상호작용의 예는, 칩 대 칩 버스들에 대한 클록 속도들이 증가함에 따라 점점더 많은 전력이 소비된다는 것이다. 추가로, 클록 속도들이 증가함에 따라, 클록 신호 상승들 및 하강들과 같은 천이가 단축 (즉, 천이가 더 신속히 발생) 되고, 이는 컴퓨팅 디바이스 내의 다른 컴포넌트들에 대한 점점더 많은 전자기 간섭 (EMI) 을 생성한다. 더 추가로, 그러한 전자기 방출들은 연방 통신 위원회 (FCC) 의 방출 표준들에 의해 요구된 처리의 자격을 얻기 위한 컴퓨팅 디바이스의 능력에 영향을 줄 수도 있다. 따라서, 칩들 간의 시그널링을 개선하기 위한 방법이 요구된다.
상세한 설명에 개시된 양태들은 칩 대 칩 통신을 위한 시스템들 및 방법들을 포함한다. 예시적인 양태에 있어서, 칩 대 칩 링크는 데이터 송신기, 클록, 클록 송신기, 클록과 연관된 위상 록킹 루프 (PLL), 및 수신기를 갖는 마스터 디바이스를 포함한다. 칩 대 칩 링크는 또한, 데이터 송신기, 클록 수신기, 및 데이터 수신기를 갖는 슬레이브 디바이스를 포함한다. 주목할만 하게는, 클록 또는 PLL 은 슬레이브 디바이스에 부재한다. 슬레이브 디바이스로부터 클록을 제거함으로써, 슬레이브 디바이스는 슬레이브 PLL 의 전력 소비 엘리먼트를 갖지 않는다. 추가로, 통상적으로 새로운 주파수를 포착하고 안착해야 하는 클록을 슬레이브 디바이스가 갖지 않기 때문에, 마스터 클록은 주파수를 상대적으로 신속하게 변경할 수도 있고, 단지 하나 또는 2개의 미리정의된 주파수들이 아닌 다수의 주파수들에 걸쳐 주파수를 변경할 수도 있다. 주파수 시프팅은 칩 대 칩 링크로 하여금 가변 전자기 간섭 (EMI) 공격을 완화하게 할 뿐 아니라 칩 대 칩 링크가 가변 EMI 로부터의 피해자가 되는 것을 방지하는 것을 돕게 한다.
이와 관련하여, 일 양태에 있어서, 마스터 집적 회로 (IC) 가 제공된다. 마스터 IC 는 칩간 버스에 커플링되도록 구성된 버스 인터페이스를 포함한다. 마스터 IC 는 또한 구동기를 포함하는 송신기를 포함하고, 구동기는 칩간 버스에 걸친 송신을 위해 데이터 신호를 버스 인터페이스에 출력한다. 마스터 IC 는 또한 버스 인터페이스에 커플링된 수신기를 포함한다. 마스터 IC 는 또한, 수신기에 동작가능하게 커플링된 클록 데이터 복원 (CDR) 회로를 포함한다. 마스터 IC 는 또한, 레퍼런스 클록 신호를 수신하고 그리고 클록 신호를 송신기의 구동기 및 CDR 회로에 출력하는 PLL 을 포함한다. 송신기는 버스 인터페이스를 통해 칩간 버스 상으로 마스터 클록 신호를 출력한다. 마스터 IC 는 또한, PLL 및 CDR 회로에 동작가능하게 커플링된 제어 시스템을 포함한다. 제어 시스템은 PLL 을 제어함으로써 마스터 클록 신호의 주파수를 변경하도록 구성된다. 데이터 송신은 원격 슬레이브 IC 에서의 클록 활동과 독립적인 주파수 변경 동안 계속한다.
다른 양태에 있어서, 슬레이브 IC 가 제공된다. 슬레이브 IC 는 칩간 버스에 커플링되도록 구성된 버스 인터페이스를 포함한다. 슬레이브 IC 는 또한 구동기를 포함하는 송신기를 포함하고, 구동기는 칩간 버스에 걸친 송신을 위해 데이터 신호를 버스 인터페이스에 출력한다. 슬레이브 IC 는 또한 버스 인터페이스에 커플링된 수신기를 포함한다. 수신기는, 칩간 버스를 통해 마스터 IC 로부터 수신된 신호로부터 클록 신호를 추출하도록 구성된다. 슬레이브 IC 는 또한, 수신기에 동작가능하게 커플링된 클록 데이터 복원 (CDR) 회로를 포함한다. 슬레이브 IC 는 또한, 수신기 및 CDR 회로에 동작가능하게 커플링된 제어 시스템을 포함한다. 제어 시스템은, 내부 위상 록킹 루프 (PLL) 또는 내부 클록을 참조하지 않고도 수신기에 의해 추출된 클록 신호에 대해 동작하도록 구성된다.
다른 양태에 있어서, 시스템이 제공된다. 시스템은 칩간 버스를 포함한다. 시스템은 또한 제 1 IC 를 포함한다. 제 1 IC 는 칩간 버스에 커플링되도록 구성된 제 1 버스 인터페이스를 포함한다. 제 1 IC 는 또한 제 1 구동기를 포함하는 제 1 송신기를 포함하고, 제 1 구동기는 칩간 버스에 걸친 송신을 위해 제 1 데이터 신호를 제 1 버스 인터페이스에 출력한다. 제 1 IC 는 또한 제 1 버스 인터페이스에 커플링된 제 1 수신기를 포함한다. 제 1 IC 는 또한, 제 1 수신기에 동작가능하게 커플링된 제 1 CDR 회로를 포함한다. 제 1 IC 는 또한, 제 1 CDR 회로에 동작가능하게 커플링된 제 1 제어 시스템을 포함한다. 시스템은 또한 제 2 IC 를 포함한다. 제 2 IC 는 칩간 버스에 커플링되도록 구성된 제 2 버스 인터페이스를 포함한다. 제 2 IC 는 또한 제 2 송신기를 포함한다. 제 2 송신기는 제 2 구동기를 포함하고, 제 2 구동기는 칩간 버스에 걸친 송신을 위해 제 2 데이터 신호를 제 2 버스 인터페이스에 출력한다. 제 2 IC 는 또한 제 2 버스 인터페이스에 커플링된 제 2 수신기를 포함한다. 제 2 수신기는, 칩간 버스를 통해 제 1 IC 로부터 수신된 신호로부터 클록 신호를 추출하도록 구성된다. 제 2 IC 는 또한, 제 2 수신기에 동작가능하게 커플링된 제 2 CDR 회로를 포함한다. 제 2 IC 는 또한, 제 2 수신기 및 제 2 CDR 회로에 동작가능하게 커플링된 제 2 제어 시스템을 포함한다. 제 2 제어 시스템은, 내부 PLL 또는 내부 클록을 참조하지 않고도 제 2 수신기에 의해 추출된 클록 신호에 대해 동작하도록 구성된다. 시스템은 또한 제 1 IC 와 제 2 IC 사이에서 공유된 유일한 활성 PLL 을 포함한다. 유일한 활성 PLL 은 제 1 IC 및 제 2 IC 양자 모두에 의한 사용을 위해 클록 신호를 제공하도록 구성된다.
도 1 은 본 개시의 예시적인 양태에 따른, 마스터 칩 및 슬레이브 칩을 갖는 컴퓨팅 디바이스의 간략화된 블록 다이어그램이다.
도 2 는 도 1 의 마스터 칩의 더 상세한 블록 다이어그램을 도시한다.
도 3 은 도 1 의 슬레이브 칩의 더 상세한 블록 다이어그램을 도시한다.
도 4 는 예시적인 비대칭 칩 대 칩 통신 링크를 갖는 컴퓨팅 디바이스의 간략화된 블록 다이어그램이다.
도 5 는 예시적인 비대칭 칩 대 칩 통신 링크 및 선택가능한 개수들의 수신 또는 송신 채널들을 갖는 컴퓨팅 디바이스의 간략화된 블록 다이어그램이다.
도 6 은 선택가능한 마스터와의 예시적인 비대칭 칩 대 칩 통신 링크를 갖는 컴퓨팅 디바이스의 간략화된 블록 다이어그램이다.
도 7 은 선택가능한 마스터와의 예시적인 비대칭 칩 대 칩 통신 링크 및 선택가능한 개수들의 수신 또는 송신 채널들을 갖는 컴퓨팅 디바이스의 간략화된 블록 다이어그램이다.
도 8 은 표준 부한 칩들 및 비-표준 부합 칩들과의 사용을 위한 공유된 범프들을 갖는 예시적인 칩의 블록 다이어그램이다.
도 9 는 본 명세서에서 설명된 마스터 및 슬레이브 칩들과의 사용을 위해 적합한 주파수 시프팅, 전력 시프팅, 및 슬립 모드를 위한 예시적인 프로세스를 도시한 플로우차트이다.
도 10 은, 본 명세서에서 설명된 칩 대 칩 통신 방식을 사용하는 마스터 또는 슬레이브 칩들을 포함할 수 있는 예시적인 프로세서 기반 시스템의 블록 다이어그램이다.
이제, 도면을 참조하여, 본 개시의 수개의 예시적인 양태들이 설명된다. 단어 "예시적인" 은 "예, 예증, 또는 예시로서 기능하는" 을 의미하도록 본 명세서에서 사용된다. "예시적인" 것으로서 본 명세서에서 설명되는 임의의 양태는 다른 양태들에 비해 반드시 선호되거나 유리한 것으로서 해석되지는 않는다.
상세한 설명에 개시된 양태들은 칩 대 칩 통신을 위한 시스템들 및 방법들을 포함한다. 예시적인 양태에 있어서, 칩 대 칩 링크는 데이터 송신기, 클록, 클록 송신기, 클록와 연관된 위상 록킹 루프 (PLL), 및 수신기를 갖는 마스터 디바이스를 포함한다. 칩 대 칩 링크는 또한, 데이터 송신기, 클록 수신기, 및 데이터 수신기를 갖는 슬레이브 디바이스를 포함한다. 주목할만 하게는, 클록 또는 PLL 은 슬레이브 디바이스에 부재한다. 슬레이브 디바이스로부터 클록을 제거함으로써, 슬레이브 디바이스는 슬레이브 PLL 의 전력 소비 엘리먼트를 갖지 않는다. 추가로, 통상적으로 새로운 주파수를 포착하고 안착해야 하는 클록을 슬레이브 디바이스가 갖지 않기 때문에, 마스터 클록은 주파수를 상대적으로 신속하게 변경할 수도 있고, 단지 하나 또는 2개의 미리정의된 주파수들이 아닌 다수의 주파수들에 걸쳐 주파수를 변경할 수도 있다. 주파수 시프팅은 칩 대 칩 링크로 하여금 가변 전자기 간섭 (EMI) 공격을 완화하게 할 뿐 아니라 칩 대 칩 링크가 가변 EMI 로부터의 피해자가 되는 것을 방지하는 것을 돕게 한다.
이와 관련하여, 도 1 은 칩간 버스 (16) 를 통해 슬레이브 칩 (14) 과 통신하는 마스터 칩 (12) 을 포함하는 컴퓨팅 디바이스 (10) 의 블록 다이어그램이다. 컴퓨팅 디바이스 (10) 는 스마트 폰 또는 랩탑 컴퓨터와 같은 모바일 단말기 또는 데스크탑 컴퓨터와 같은 더 정지식의 컴퓨팅 디바이스일 수도 있다. 마스터 칩 (12) 은, 본 명세서에서 설명된 기능들을 인에이블하기 위한 소프트웨어 및 로컬 메모리 (20) 와 작동하는 마스터 제어 시스템 (18) (종종, MCS 로서 지칭됨) 을 포함할 수도 있다. 마스터 칩 (12) 은 마스터 클록 소스 (22) (종종, 오실레이터로서 지칭됨) 및 PLL (24) 을 더 포함할 수도 있다. 마스터 클록 소스 (22) 가 마스터 칩 (12) 내에 있는 것으로서 도시되지만, 예시적인 비-한정적인 양태들에 있어서, 마스터 클록 소스 (22) 는 마스터 칩 (12) 외부에 배치될 수도 있다. PLL (24) 은, 마스터 버스 인터페이스 (28) 를 통해 칩간 버스 (16) 에 전달되는 클록 신호 (26) 를 생성하기 위해 사용될 수도 있다. 용이하게 이해되는 바와 같이, 마스터 버스 인터페이스 (28) 는 칩간 버스 (16) 에 커플링되도록 구성된다.
도 1 을 계속 참조하면, 슬레이브 칩 (14) 은, 칩간 버스 (16) 에 커플링되는 슬레이브 버스 인터페이스 (30) 를 포함할 수도 있다. 클록 신호 (26) 는 칩간 버스 (16) 를 통해 슬레이브 칩 (14) 으로 넘어간다. 슬레이브 칩 (14) 은 슬레이브 제어 시스템 (32) (종종, SCS 로서 지칭됨) 을 포함할 수도 있다. 슬레이브 칩 (14) 은 클록 신호 (26) 를 추출하고, 필요에 따라, 클록 신호 (26) 를 사용한다. 상기 언급된 바와 같이, 슬레이브 칩 (14) 은 클록 및/또는 PLL 을 생략하고, 슬레이브 칩 (14) 내의 임의의 필요한 클록킹을 위해 클록 신호 (26) 에 의존할 수도 있다. 슬레이브 칩 (14) 내의 클록 및/또는 PLL 을 생략함으로써, 실질적인 공간 및 전력 절약이 달성될 수도 있다. 슬레이브 칩 (14) 이 슬레이브 클록 및/또는 슬레이브 PLL 을 포함하더라도, 슬레이브 클록 및/또는 슬레이브 PLL 은 비활성화될 수도 있으며, 이는 적어도 전력 절약을 제공한다. 추가로, 클록 신호 (26) 에 의존함으로써, 새로운 주파수에 안착하기 위해 슬레이브 PLL 을 대기할 필요가 없기 때문에, 클록 신호 (26) 의 주파수에서의 변경들은 상대적으로 신속하게 실시될 수도 있다.
마스터 칩 (12) 에 관한 추가적인 상세들이 도 2 에서 제공되는 한편, 슬레이브 칩 (14) 에 관한 상세들은 도 3 에서 제공된다. 이와 관련하여, 도 2 는 도 1 의 마스터 칩 (12) 의 블록 다이어그램을 도시한다. 도 1 과 도 2 간의 공통의 엘리먼트들은 거기에 공통 엘리먼트 부호들로 도시되고, 본 명세서에서 재기술되지 않을 것이다. 마스터 칩 (12) 은 마스터 송신기 (40) 및 마스터 수신기 (42) 를 포함할 수도 있다. MCS (18) 는 마스터 물리 코딩 서브계층 (PCS) (44) 을 포함할 수도 있다. PCS (44) 는 데이터 인코딩 및 디코딩 그리고 바이트 및 워드 정렬과 같이 물리 계층의 프로토콜 특정 부분이다. PLL (24) 은 레퍼런스 클록 신호 (refclk) 및 그 보수 신호 (refclkb) 를 수신할 수도 있고, 고속 클록 신호 (46) 를 멀티플렉서 (48) 에 출력한다. 예시적인 비-한정적인 양태에 있어서, PLL (24) 은 제로 (0) ppm (parts per million) 주파수 오프셋을 갖는다. 예시적인 비-한정적인 양태에 있어서, PLL (24) 은, 고속 클록 신호 (46) 에 대해 이용가능한 다양한 상이한 고속 주파수들을 갖는 가변 주파수 PLL 일 수도 있음을 유의한다. MCS (18) 로부터의 제어 신호 (도시 안됨) 는 PLL (24) 로 하여금 고속 클록 신호 (46) 의 주파수를 조정하게 한다. 멀티플렉서 (48) 는 또한 저속 클록 신호 (50) 를 수신할 수도 있다. MCS (18) 로부터의 제어 신호 (도시 안됨) 는 멀티플렉서 (48) 로 하여금 고속 클록 신호 (46) 와 저속 클록 신호 (50) 사이를 선택하여 선택된 클록 신호 (52) 를 출력하게 한다. 저속 클록 신호 (50) 가 사용 중일 경우, MCS (18) 는 PLL (24) 을 턴오프하여 전력을 보존할 수도 있음을 유의한다.
도 2 를 계속 참조하면, 선택된 클록 신호 (52) 는 마스터 송신기 (40) 에 제공되고, 이 마스터 송신기는 또한 선택된 클록 신호 (52) 를 마스터 클록 데이터 복원 (CDR) 회로 (54) 에 전달한다. 마스터 송신기 (40) 는 선택된 클록 신호 (52) 를 마스터 직렬화기 (56) 및 구동기 (58) 에 제공한다. 구동기 (58) 는 선택된 클록 신호 (52) 를 차동-단부형 클록 신호 (52') 로서 칩간 버스 (16) 상으로 구동할 수도 있다.
도 2 를 계속 참조하면, 마스터 직렬화기 (56) 는 MCS (18) 로부터 데이터 (TDM) 를 수신할 뿐 아니라 클록 (TCLKM) 을 MCS (18) 에 제공할 수도 있다. 마스터 직렬화기 (56) 는 데이터 신호 (60) 및 클록 신호 (62) 를 구동기 (64) 에 제공한다. 구동기 (64) 는 H-브리지 구동기 등일 수도 있다. 구동기 (64) 는 데이터를 차동-단부형 데이터 신호 (66) 로서 칩간 버스 (16) 상으로 구동한다.
도 2 를 계속 참조하면, 마스터 수신기 (42) 는 마스터 프로그래밍가능 종단 (68) 을 포함할 수도 있다. MCS (18) 는 제어 신호 (도시 안됨) 를 마스터 프로그래밍가능 종단 (68) 으로 전송하여 마스터 프로그래밍가능 종단 (68) 의 임피던스를 조정할 수도 있다. 마스터 프로그래밍가능 종단 (68) 을 조정하는 것은, 특정 주파수에서 발생할 수도 있는 반향(reflection)들을 감소시킬 뿐 아니라 전력 절약이 실시되게 한다. 특히, 칩간 버스 (16) 가 상대적으로 짧으면, 마스터 프로그래밍가능 종단 (68) 의 임피던스는 증가될 수도 있고 이는 출력 구동기 전력을 감소시킨다. 예시적인 비-한정적인 양태에 있어서, 마스터 프로그래밍가능 종단 (68) 은 대략 오십 오옴 (50 Ω) 과 팔백 오옴 (800 Ω) 사이에서 변할 수도 있으며, 필요에 따라 또는 요구에 따라 그 사이에서 다양한 값들을 갖는다. 마스터 프로그래밍가능 종단 (68) 의 임피던스의 각각의 부가적인 배가 (doubling) 는 슬레이브 송신기 (90) (도 3 참조) 에 의해 요구된 전력을 절반으로 한다. 마스터 프로그래밍가능 종단 (68) 은 칩간 버스 (16) 를 통해 슬레이브 칩으로부터 차동-단부형 신호들을 수신하고, 수신된 신호들을 수신기 로직 (70) 에 제공한다. 수신기 로직 (70) 은 수신된 신호들을 마스터 역직렬화기 (72) 에 전달할 수도 있다. 마스터 역직렬화기 (72) 는 또한, 마스터 CDR 회로 (54) 로부터 CDR 클록 신호 (74) 를 수신한다. CDR 클록 신호 (74) 는 마스터 CDR 회로 (54) 에 의해 복원된 클록 신호이다. 마스터 역직렬화기 (72) 는 에지-샘플형 신호 (76) 를 마스터 CDR 회로 (54) 에 제공한다. 에지-샘플형 신호 (76) 는, 데이터 및 클록 정렬의 부호 에러를 검출하기 위한 마스터 CDR 회로 (54) 에 의한 사용을 위해 마스터 역직렬화기 (72) 에 의해 샘플링된 에지이다. 마스터 역직렬화기 (72) 는 수신된 데이터 신호 (RDM) 및 수신된 클록 신호 (RCLKM) 를 MCS (18) 에 제공한다. 마스터 CDR 회로 (54) 는, 슬레이브 송신기 (90) 로부터의 데이터가 선택된 클록 신호 (52) 와 정렬되게 한다.
도 2 를 계속 참조하면, 마스터 칩 (12) 는 온도 센서 (80) 와 연관될 수도 있다. 예시적인 도시안된 양태에 있어서, 온도 센서 (80) 는 마스터 칩 (12) 의 부분이다. 다른 예시적인 도시된 양태에 있어서, 온도 센서 (80) 는 마스터 칩 (12) 에 가까이 있지만 분리된다. 다수의 칩들은 칩 또는 다이 내에 온도 센서들을 포함하여 다이 자체의 온도를 측정함을 유의한다. 온도 센서 (80) 는 온도 신호를 온도 제어 로직 (82) 에 제공한다. 타이머 제어 로직 (84) 은 온도 제어 로직 (82) 과 연관되고 단일의 타이머/온도 로직 (86) 에 통합될 수도 있거나 분리될 수도 있다. 타이머/온도 로직 (86) 은 마스터 CDR 회로 (54) 에 신호를 제공할 수도 있다.
도 1 의 슬레이브 칩 (14) 은 유사하고, 도 3 에서 더 상세히 도시된다. 도 1 과 도 3 간의 공통 엘리먼트들은 거기에 공통의 엘리먼트 부호들로 도시되고, 본 명세서에서 재기술되지 않을 것이다. 이와 관련하여, 슬레이브 칩 (14) 은 슬레이브 송신기 (90) 및 슬레이브 수신기 (92) 를 포함할 수도 있다. SCS (32) 는 슬레이브 PCS (94) 를 포함할 수도 있다. 주목할만 하게는, PLL 은 슬레이브 칩 (14) 에 부재한다. 슬레이브 칩 (14) 은 마스터 칩 (12) 으로부터 수신된 차동-단부형 클록 신호 (52') 에 의존한다.
도 3 을 계속 참조하면, 슬레이브 수신기 (92) 는 클록 프로그래밍가능 종단 (96) 및 데이터 프로그래밍가능 종단 (98) 을 포함할 수도 있다. SCS (32) 로부터의 제어 신호들 (도시 안됨) 은, 마스터 칩 (12) 에 의해 생성된 상이한 주파수들을 수용하기 위해 필요에 따라 프로그래밍가능 종단들 (96 및 98) 의 임피던스들을 변경할 것이다. 슬레이브 수신기 (92) 는 클록 프로그래밍가능 종단 (96) 에서 차동-단부형 클록 신호 (52') 를 수신하고, 이 클록 프로그래밍 종단 (96) 은 차동-단부형 클록 신호 (52') 를 클록 수신기 로직 (100) 에 전달한다. 클록 수신기 로직 (100) 은 슬레이브 클록 신호 (102) 를 출력한다. 슬레이브 수신기 (92) 는 데이터 프로그래밍가능 종단 (98) 에서 차동-단부형 데이터 신호 (66) 를 수신하고, 이 클록 프로그래밍 종단 (98) 은 차동-단부형 데이터 신호 (66) 를 데이터 수신기 로직 (104) 에 전달한다. 데이터 수신기 로직 (104) 은 데이터를 슬레이브 역직렬화기 (106) 에 출력한다. 슬레이브 역직렬화기 (106) 는 수신된 데이터 신호 (RDS) 및 수신된 클록 신호 (RCLKS) 를 SCS (32) 에 제공한다. 슬레이브 역직렬화기 (106) 는 추가로, 슬레이브 CDR 회로 (110) 로부터 CDR 클록 신호 (112) 를 수신한다. CDR 클록 신호 (112) 는 슬레이브 CDR 회로 (110) 에 의해 복원된 클록 신호이다. 슬레이브 역직렬화기 (106) 는 에지-샘플형 신호 (114) 를 슬레이브 CDR 회로 (110) 에 제공한다. 에지-샘플형 신호 (114) 는, 데이터 및 클록 정렬의 부호 에러를 검출하기 위한 슬레이브 CDR 회로 (110) 에 의한 사용을 위해 슬레이브 역직렬화기 (106) 에 의해 샘플링된 에지이다. 도 2 의 마스터 프로그래밍가능 종단 (68) 과 매우 유사하게, 프로그래밍가능 종단들 (96 및 98) 은 전력 소비를 감소하기 위해 변경될 수도 있다.
도 3 을 계속 참조하면, 슬레이브 CDR 회로 (110) 는 또한 슬레이브 수신기 (92) 로부터 슬레이브 클록 신호 (102) 를 수신한다. 슬레이브 클록 신호 (102) 는 또한 슬레이브 송신기 (90) 에 제공된다. 슬레이브 송신기 (90) 는 또한 SCS (32) 로부터 슬레이브 송신된 데이터 신호 (TDS) 를 수신하고, 슬레이브 송신된 클록 신호 (TCLKS) 를 SCS (32) 에 제공한다. 슬레이브 송신기 (90) 는, 슬레이브 클록 신호 (102) 를 이용하여 TDS 를 직렬화하고 직렬화된 TDS 를 슬레이브 구동기 (118) 에 제공하는 슬레이브 직렬화기 (116) 를 포함한다. 슬레이브 구동기 (118) 는 차동-단부형 데이터 신호 (120) 를 칩간 버스 (16) 상으로 마스터 칩 (12) 에 제공한다.
도 3 를 계속 참조하면, 슬레이브 칩 (14) 는 온도 센서 (80') 와 연관될 수도 있다. 예시적인 도시안된 양태에 있어서, 온도 센서 (80') 는 슬레이브 칩 (14) 의 부분이다. 다른 예시적인 도시된 양태에 있어서, 온도 센서 (80') 는 슬레이브 칩 (14) 에 가까이 있지만 분리된다. 다수의 칩들은 다이 내에 온도 센서들을 포함하여 다이 자체의 온도를 측정함을 유의한다. 온도 센서 (80') 는 도 2 의 온도 센서 (80) 와 동일하거나 분리되고 그와 별개일 수도 있다. 온도 센서 (80') 는 온도 신호를 온도 제어 로직 (122) 에 제공한다. 타이머 제어 로직 (124) 은 온도 제어 로직 (122) 과 연관되고 단일의 타이머/온도 로직 (126) 에 통합될 수도 있거나 분리될 수도 있다. 타이머/온도 로직 (126) 은 슬레이브 CDR 회로 (110) 에 신호를 제공할 수도 있다.
언급된 바와 같이, 슬레이브 칩 (14) 상의 PLL 의 부재는 감소된 전력 소비 및 공간 절약을 포함하여 다수의 이점들을 갖는다. 추가로, 프로그래밍가능 종단들을 갖는 단일 클록을 갖는 것은, 데이터가 칩들 (12 및 14) 사이에서 송신되는 주파수가 빈번히 변경되게 한다. 언급된 바와 같이, 프로그래밍가능 종단들 (68, 96, 및 98) 은 임피던스를 변경하여 새로운 주파수들에서 종단 임피던스를 최적화할 수도 있다. 주파수에서의 그러한 변경들은, 마스터 칩 (12) 과 슬레이브 칩 (14) 간의 통신이 도 1 의 컴퓨팅 디바이스 (10) 에서의 다른 컴포넌트들에 대한 EMI 공격자로서 작동하는 것을 방지하도록, 행해질 수도 있다. 예를 들어, 마스터 칩 (12) 및 슬레이브 칩 (14) 이 모바일 단말기에 있으면, 모바일 단말기 내의 셀룰러 모뎀의 활성화는, 칩간 버스 (16) 상의 1차 주파수 뿐 아니라 주파수의 하모닉들이 셀룰러 주파수들을 중첩하지 않도록, 주파수가 변하게 할 수도 있다. 유사하게, 비록 칩간 버스 (16) 가 일반적으로 EMI 내성이더라도, 칩간 버스 상에서 주파수들을 변경하는 것은 마스터 칩 (12) 과 슬레이브 칩 (14) 간의 통신이 덜 잡음성의 주파수로 이동하게 하여, 컴퓨팅 디바이스 (10) 내의 다른 EMI 공격자들의 피해자가 되는 것을 회피하게 할 수도 있다.
슬레이브 PLL 을 웨이크 (wake) 하거나 슬레이브 PLL 이 새로운 주파수에 안착하도록 허용할 필요가 없으므로 슬레이브 칩 (14) 이 상대적으로 신속하게 웨이크 업하거나 새로운 주파수에 안착하기 때문에, 주파수 변경 능력은 촉진된다. 유일한 레이턴시는 마스터 PLL (예를 들어, PLL (24)) 의 웨이킹이다. 따라서, 일단 PLL (24) 이 안착하였으면, 패킷들은 칩간 버스 (16) 에 걸쳐 전송될 수도 있다. 부가적으로, 더 광범위하게 다양한 주파수들이 EMI 우려를 감소시키기 위해 이용가능하다. 예를 들어, 종래의 PCIe 는 3개의 주파수들 (즉, 8, 5, 및 2.5 Gbps) 에서 동작하지만, 본 개시의 예시적인 양태들은 그것으로 제한되지 않는다. 본 개시의 예시적인 양태들의 추가적인 이점은 마스터 CDR 회로 (54) 및 슬레이브 CDR 회로 (110) 가 관리되는 방법이다. 종래의 시스템들에 있어서, CDR 회로는 주파수가 드리프트하지 못하게 하도록 계속 구동된다. 그러한 계속적인 동작은 전력을 소비한다. 상기 언급된 바와 같이, PLL (24) 은 0 ppm 주파수 오프셋을 가질 수도 있다. 그러한 작은 사인곡선적 지터에 있어서, 마스터 CDR 회로 (54) 및 슬레이브 CDR 회로 (110) 의 계속적인 사용은 필요하지 않으며, CDR 회로들 (54 및 110) 중 하나 또는 그 양자는 연장된 시간 주기들 동안 저전력 또는 슬립 모드들로 들어갈 수도 있다. 슬레이브 칩 (14) 에서의 슬레이브 PLL 의 부재는, 마스터 칩 (12) 에 대하여, 슬레이브 칩 (14) 이 소스 동기식임을 의미하며, 이는 슬레이브 CDR 회로 (110) 가 계속 구동할 필요성을 감소시키는 것을 돕는다.
PLL (24) 과 같은 매우 고도로 정확한 PLL들이 온도의 함수로서 드리프트할 수도 있음이 인식되어야 한다. 부가적인 온도 유도형 드리프트는, 칩들 (12 및 14) 의 다른 엘리먼트들에 의해 뿐만 아니라 칩간 버스 (16) 상에서 또는 심지어 컴퓨팅 디바이스 (10) 내의 다른 위치들에서도, 도입될 수도 있다. 그러한 온도 유도형 드리프트는 PLL (24) 의 재정렬을 위한 필요성을 발생시킬 수도 있다. 본 개시의 예시적인 양태들은 PLL (24) 의 재정렬을 위한 필요성을 해소하기 위해 타이머/온도 로직들 (86 및 126) 을 이용한다. 제 1 예시적인 양태에 있어서, 타이머 제어 로직 (84) 은 마스터 CDR 회로 (54) 를 주기적으로 웨이크하여 임의의 재정렬 필요성들에 대해 체크하기 위해 사용된다. 유사하게, 타이머 제어 로직 (124) 은 슬레이브 CDR 회로 (110) 를 주기적으로 웨이크하여 임의의 재정렬 필요성들에 대해 체크하기 위해 사용된다. 마스터 CDR 회로 (54) 에 대한 주기는 슬레이브 CDR 회로 (110) 에 대한 주기와 상이하거나 동일할 수도 있다. 추가로, 그 주기는 필요에 따라 또는 요구에 따라 프로그래밍될 수도 있다. 더 추가로, (타이머 제어 로직들 (84 및 124) 에 의해 웨이크된 이후) 마스터 CDR 회로 (54) 및 슬레이브 CDR 회로 (110) 가 어웨이크하는 시간의 길이는 필요에 따라 요구에 따라 프로그래밍될 수도 있다. 비-상호 배타적 대안적인 양태에 있어서, 온도 제어 로직들 (82 및 122) 은 온도 센서들 (80 및 80') 을 사용하여 온도를 검출하고 초기 정렬 주기의 끝에서 온도 센서 값을 저장할 수도 있다. 이 온도 센서 값은 각각 MCS (18) 또는 SCS (32) 와 연관된 메모리에 저장될 수도 있다. 주기적으로, 현재의 온도 센서 값은 저장된 값과 비교될 수도 있으며, 미리정의된 임계치 초과의 온도 변화가 존재하면, 마스터 CDR 회로 (54) 및 슬레이브 CDR 회로 (110) 는 활성화되고 임의의 필요한 재정렬이 수행된다. 온도 센서들 (80 및 80') 로부터의 새로운 온도 값들이 수집되고 저장되어, 이전에 저장된 값을 잠재적으로 오버라이팅할 수도 있다. 타이머/온도 로직들 (86 및 126) 은 또한 다른 교정 시스템들과 통신할 수도 있다.
마스터 칩들 (12) 및 슬레이브 칩들 (14) 은 컴퓨팅 디바이스 (10) 와 같은 특정 컴퓨팅 디바이스의 필요성들에 의존하여 상이한 구성들로 어셈블리될 수도 있다. 도 2 의 마스터 칩 (12) 과 도 3 의 슬레이브 칩 (14) 의 조합은, 마스터 칩 (12) 으로부터 슬레이브 칩 (14) 으로 송신하고 슬레이브 칩 (14) 으로부터 마스터 칩 (12) 으로 송신하기 위해 동일한 수의 데이터 채널들이 제공된다는 점에 있어서 풀 듀플렉스 시스템을 발생시킬 수도 있다. 본 개시의 다른 예시적인 양태들은 도 4 내지 도 8 에서 탐색되는 바와 같은 대안적인 구성들을 제공한다.
이와 관련하여, 도 4 는 예시적인 비대칭 칩 대 칩 통신 링크를 갖는 컴퓨팅 디바이스 (130) 의 간략화된 블록 다이어그램을 도시한다. 도 2, 도 3 및 도 4 간의 공통의 엘리먼트들은 거기에 공통 엘리먼트 부호들로 도시되고, 본 명세서에서 재기술되지 않을 것이다. 컴퓨팅 디바이스 (130) 는 칩간 버스 (16) 에 의해 통신가능하게 커플링된 마스터 칩 (132) 및 슬레이브 칩 (134) 을 포함한다. 마스터 칩 (132) 은 MCS (136), 마스터 클록 모듈 (138), 복수의 마스터 송신기 모듈들 (140(0)-140(X-1)), 및 복수의 마스터 수신기 모듈들 (142(0)-142(Y-1)) 을 포함한다. 마스터 클록 모듈 (138) 은 PLL (24), 멀티플렉서 (48), 및 구동기 (58) 를 포함한다. 복수의 마스터 송신기 모듈들 (140(0)-140(X-1)) 은 동일하고, 각각은 개별 마스터 직렬화기 (144) 및 마스터 구동기 (146) 를 포함한다. 복수의 마스터 송신기 모듈들 (140(0)-140(X-1)) 은 도 2 의 마스터 송신기 (40) 와 유사하지만 어떠한 클록킹 회로부도 없다. 복수의 마스터 수신기 모듈들 (142(0)-142(Y-1)) 은 동일하지만, 각각은 마스터 프로그래밍가능 종단 (148), 마스터 수신기 로직 (150), 마스터 역직렬화기 (152), 마스터 CDR 회로 (154), 및 타이머/온도 제어부 (156) 를 포함한다. 다른 예시적인 양태 (도시 안됨) 에 있어서, 복수의 마스터 수신기 모듈들 (142(0)-142(Y-1)) 은 마스터 CDR 회로 (154) 중 단일의 마스터 CDR 회로 및 타이머/온도 제어부 (156) 중 단일의 타이머/온도 제어부를 공유한다. 복수의 마스터 수신기 모듈들 (142(0)-142(Y-1)) 은 마스터 수신기 (42) 와 유사하다. X 가 Y 와 동일해야 하는 것은 아니며, 따라서, 마스터 칩 (132) 에 대해 비대칭적인 수의 송신 및 수신 채널들이 존재할 수도 있음이 인식되어야 한다.
도 4 를 계속 참조하면, 슬레이브 칩 (134) 은 SCS (158), 슬레이브 클록 모듈 (160), 복수의 슬레이브 수신기 모듈들 (162(0)-162(X-1)), 및 복수의 슬레이브 송신기 모듈들 (164(0)-164(Y-1)) 을 갖는다. 슬레이브 클록 모듈 (160) 은 도 3 의 슬레이브 클록킹 회로부와 유사하게 프로그래밍가능 종단 (166) 및 수신기 (168) 를 포함한다. 복수의 슬레이브 수신기 모듈들 (162(0)-162(X-1)) 각각은 슬레이브 프로그래밍가능 종단 (170), 슬레이브 수신기 (172), 슬레이브 역직렬화기 (174), 슬레이브 CDR 회로 (176), 및 타이머/온도 제어부 (178) 를 포함한다. 다른 예시적인 양태 (도시 안됨) 에 있어서, 복수의 슬레이브 수신기 모듈들 (162(0)-162(X-1)) 은 슬레이브 CDR 회로 (176) 중 단일의 슬레이브 CDR 회로 및 타이머/온도 제어부 (178) 중 단일의 타이머/온도 제어부를 공유한다. 복수의 슬레이브 수신기 모듈들 (162(0)-162(X-1)) 은 슬레이브 수신기 (92) 와 유사하지만 슬레이브 수신기 (92) 의 클록 수신기 로직 (100) 이 없다 (왜냐하면 슬레이브 클록 모듈 (160) 이 복수의 슬레이브 수신기 모듈들 (162(0)-162(X-1)) 에 걸쳐 공유되기 때문에). 복수의 슬레이브 송신기 모듈들 (164(0)-164(Y-1)) 각각은 직렬화기 (180) 및 구동기 (182) 를 포함한다. 복수의 슬레이브 송신기 모듈들 (164(0)-164(Y-1)) 각각은 슬레이브 송신기 (90) 와 유사하다.
컴퓨팅 디바이스 (130) 를 구축함으로써, 마스터 칩 (132) 으로부터 슬레이브 칩 (134) 으로의 송신은 슬레이브 칩 (134) 으로부터 마스터 칩 (132) 으로의 송신과는 상이한 대역폭을 가질 수도 있다. 그러한 배열은, 출력 엘리먼트 (예를 들어, 디스플레이 제어기에 대한 마스터 또는 오디오 스피커에 대한 마스터) 에 대해 (여기서, 출력 엘리먼트로부터 마스터로의 통신은 거의 없음) 또는 입력 엘리먼트 (예를 들어, 마이크로폰) 에 대해 (여기서, 마스터로부터 입력 엘리먼트로의 통신은 거의 없음) 적절할 수도 있다.
도 5 는 예시적인 비대칭 칩 대 칩 통신 링크 및 선택가능한 개수들의 수신 또는 송신 채널들을 갖는 컴퓨팅 디바이스 (190) 의 간략화된 블록 다이어그램이다. 도 4 와 도 5 간의 공통의 엘리먼트들은 거기에 공통 엘리먼트 부호들로 도시되고, 본 명세서에서 재기술되지 않을 것이다. 컴퓨팅 디바이스 (190) 는 칩간 버스 (16) 에 의해 상호접속된 마스터 칩 (192) 및 슬레이브 칩 (194) 을 포함한다. 마스터 칩 (192) 은 MCS (196), 도 4 의 마스터 클록 모듈 (138), 및 복수의 마스터 트랜시버 모듈들 (198(0)-198(X-1)) 을 포함한다. 복수의 마스터 트랜시버 모듈들 (198(0)-198(X-1)) 각각은 마스터 직렬화기 (200), 마스터 구동기 (202), 마스터 프로그래밍가능 종단 (204), 마스터 수신기 (206), 마스터 역직렬화기 (208), 마스터 CDR 회로 (210), 및 타이머/온도 제어부 (212) 를 포함한다. 다른 도시안된 양태에 있어서, 마스터 CDR 회로 (210) 중 단일의 마스터 CDR 회로 및 타이머/온도 제어부 (212) 중 단일의 타이머/온도 제어부는 복수의 마스터 트랜시버 모듈들 (198(0)-198(X-1)) 모두 사이에서 공유될 수도 있다. 마스터 구동기 (202) 및 마스터 프로그래밍가능 종단 (204) 은 공통 노드 (스위치일 수도 있음, 도시 안됨) 를 통해 칩간 버스 (16) 에 커플링한다. MCS (196) 는, 복수의 마스터 트랜시버 모듈들 (198(0)-198(X-1)) 중 특정 트랜시버 모듈이 송신기 또는 수신기로서 동작할 것인지를 결정한다.
도 5 를 계속 참조하면, 슬레이브 칩 (194) 은 도 4 의 슬레이브 클록 모듈 (160) 및 복수의 슬레이브 트랜시버 모듈들 (214(0)-214(X-1)) 을 포함한다. 복수의 슬레이브 트랜시버 모듈들 (214(0)-214(X-1)) 각각은 슬레이브 직렬화기 (216), 슬레이브 구동기 (218), 슬레이브 프로그래밍가능 종단 (220), 슬레이브 수신기 (222), 슬레이브 역직렬화기 (224), 슬레이브 CDR 회로 (226), 타이머/온도 제어부 (228), 및 SCS (230) 를 포함한다. 다른 도시안된 양태에 있어서, 슬레이브 CDR 회로 (226) 중 단일의 슬레이브 CDR 회로 및 타이머/온도 제어부 (228) 중 단일의 타이머/온도 제어부는 복수의 슬레이브 트랜시버 모듈들 (214(0)-214(X-1)) 모두 사이에서 공유될 수도 있다. 슬레이브 구동기 (218) 및 슬레이브 프로그래밍가능 종단 (220) 은 공통 노드 (스위치일 수도 있음, 도시 안됨) 를 통해 칩간 버스 (16) 에 커플링한다. SCS (230) 는, 복수의 슬레이브 트랜시버 모듈들 (214(0)-214(X-1)) 중 어느 것이 송신기들 또는 수신기들로서 작동할 지에 관한 표시를 MCS (196) 로부터 수신하고, 복수의 슬레이브 트랜시버 모듈들 (214(0)-214(X-1)) 을 구성한다. 컴퓨팅 디바이스 (190) 의 배열은 적절할 수도 있으며, 여기서, 일측은 타측보다 더 많은 데이터를 전송할 가능성이 있다. 따라서, 더 활성인 측이 송신하는 동안 덜 활성인 측은 수신한다. 이러한 배열은 동적으로 변할 수도 있으며 레인들은 필요에 따라 또는 요구에 따라 재할당될 수도 있음을 유의한다. 추가로, 레인들은, 필요하면 또는 요구되면, 균형을 허용하도록 시간 분할될 수도 있다.
도 6 은 선택가능한 마스터와의 예시적인 비대칭 칩 대 칩 통신 링크를 갖는 컴퓨팅 디바이스 (240) 의 간략화된 블록 다이어그램이다. 도 4, 도 5 및 도 6 간의 공통의 엘리먼트들은 거기에 공통 엘리먼트 부호들로 도시되고, 본 명세서에서 재기술되지 않을 것이다. 이와 관련하여, 컴퓨팅 디바이스 (240) 는 칩간 버스 (16) 에 의해 통신가능하게 커플링된 제 1 마스터 칩 (242) 및 제 2 마스터 칩 (244) 을 포함한다. 마스터 칩들 (242 및 244) 각각은 MCS (246), 도 4 의 복수의 마스터 송신기 모듈들 (140(0)-140(X-1)), 복수의 마스터 수신기 모듈들 (142(0)-142(Y-1)), 및 마스터 클록 모듈 (248) 을 포함한다. 마스터 클록 모듈은 PLL (24), 구동기 (58), 클록 프로그래밍가능 종단 (96), 클록 수신기 로직 (100), 및 멀티플렉서 (250) 를 포함한다. 구동기 (58) 및 클록 프로그래밍가능 종단 (96) 은 공통 노드 (스위치일 수도 있음, 도시 안됨) 를 통해 칩간 버스 (16) 에 커플링한다. 도 2 의 멀티플렉서 (48) 와 대조적으로, 멀티플렉서 (250) 는 고속 클록 신호 (46), 저속 클록 신호 (50), 및 다른 마스터 칩 (242 또는 244) 으로부터 수신된 클록 신호 사이에서 선택한다.
컴퓨팅 디바이스 (240) 는 동일한 칩들이 구매되고 제조 동안 설치될 경우에 어셈블리될 수도 있으며, 양자 모두가 마스터 칩으로서 서빙 가능하더라도, 칩들 중 하나는 마스터로서 지정되고 다른 칩은 슬레이브로서 지정된다. 그러한 지정은 점퍼, 접속을 설정하는 것, 핀을 접지하는 것 등을 통해 수행될 수도 있다. 다른 예시적인 양태에 있어서, 마스터 칩들 (242 및 244) 은 어느 것이 마스터가 될 것이고 어느 것이 슬레이브가 될 것인지를 협상한다. 추가적인 예시적인 양태에 있어서, 칩들 (242 및 244) 은 어느 하나가 마스터 칩이고 어느 하나가 슬레이브 칩인지를 동적으로 변경할 수도 있다. 예를 들어, 초기 슬레이브 칩은, 초기 마스터 칩에 의해 사용되었던 것과는 상이한 주파수에서 데이터를 전송하는 것이 필요함을 결정할 수도 있다. 초기 슬레이브 칩은 후속 마스터 칩 상태를 가정하고, 상이한 주파수를 사용하여 후속 슬레이브 칩으로 데이터를 전송할 수도 있다. 일단 마스터 칩이 선택되면, 선택된 슬레이브 칩의 PLL (24), 구동기 (58) 및 클록 수신기 로직 (100) 은 비활성화되거나 저전력 모드로 들어간다. 슬레이브 칩에 대한 멀티플렉서 (250) 는 다른 마스터 칩 (242 또는 244) 으로부터 수신된 클록 신호를 사용할 것이다. 복제된 회로부에 대한 일부 영역 페널티가 존재하지만, 전력 절약이 여전히 실시될 수도 있다. 유사하게, 비활성화된 PLL 이 안착하는 것을 대기할 필요가 없기 때문에, 다른 예시적인 양태들의 빠른 주파수 변경들이 또한 유지된다.
도 7 은 선택가능한 마스터와의 예시적인 비대칭 칩 대 칩 통신 링크 및 선택가능한 개수들의 수신 또는 송신 채널들을 갖는 컴퓨팅 디바이스 (260) 의 간략화된 블록 다이어그램이다. 도 4, 도 5, 도 6 및 도 7 간의 공통의 엘리먼트들은 거기에 공통 엘리먼트 부호들로 도시되고, 본 명세서에서 재기술되지 않을 것이다. 도 6 의 컴퓨팅 디바이스 (240) 와 유사하게, 컴퓨팅 디바이스 (260) 는 칩간 버스 (16) 에 의해 상호커플링된 2개의 마스터 칩들 (262 및 264) 을 포함한다. 마스터 칩들 (262 및 264) 각각은 MCS (266), 도 5 의 복수의 마스터 트랜시버 모듈들 (198(0)-198(X-1)), 및 마스터 클록 모듈 (248) 을 포함한다. 컴퓨팅 디바이스 (240) 에 있어서와 같이, 마스터 칩들 (262 및 264) 중 하나는 슬레이브 칩으로서 지정되고, 하나는 마스터 칩으로서 지정된다. 일단 마스터 칩이 선택되면, 선택된 슬레이브 칩의 PLL (24), 구동기 (58) 및 클록 수신기 로직 (100) 은 비활성화되거나 저전력 모드로 들어간다. 슬레이브 칩에 대한 멀티플렉서 (250) 는 다른 마스터 칩 (262 또는 264) 으로부터 수신된 클록 신호를 사용할 것이다. 복제된 회로부에 대한 일부 영역 페널티가 존재하지만, 전력 절약이 여전히 실시될 수도 있다. 유사하게, 비활성화된 PLL 이 안착하는 것을 대기할 필요가 없기 때문에, 다른 예시적인 양태들의 빠른 주파수 변경들이 또한 유지된다. 추가로, 복수의 마스터 트랜시버 모듈들 (198(0)-198(X-1)) 각각이 컴퓨팅 디바이스 (190) 에서의 송신기/수신기 쌍의 4개의 핀들에 비교하여 오직 2개의 핀들만을 갖기 때문에, 핀 절약이 존재할 수도 있다. 미사용된 레인들은 전력을 보존하기 위해 필요에 따라 턴온 및 턴오프될 수도 있다.
PCIe, 범용 직렬 버스 (USB), 또는 digRF 와 같은 종래의 칩 대 칩 통신 표준들로부터 멀어진 것으로부터의 추가적인 이점으로서, 본 개시의 예시적인 양태들은 비-표준 전압 레벨들이 칩간 버스 (16) 상의 신호들을 위해 사용되게 한다. 즉, 프로그래밍가능 종단들 (68, 96, 98, 148, 166, 170, 204, 및 220) 의 적절한 프로그래밍으로, 상대적으로 저전압 신호들이 전송될 수도 있다. 그러한 저전압 신호들은 추가로, 칩간 버스 (16) 가 EMI 공격자일 가능성을 감소시키고, 기존의 통신 표준들에 비해 추가적인 전력 절약을 제공한다.
본 개시의 예시적인 양태들에 의해 제공된 전력 절약 및 EMI 개선이 실질적이지만, 이는 오직 유사하게 설계된 다른 칩들과만 통신할 수 있는 칩을 제조하는 비용을 치르게 된다. 따라서, PCIe, USB, digRF 등과 작동하도록 설계된 칩들은, 주파수 도약 기능이 존재하지 않을 것이거나 전압 레벨들이 정확하게 검출 및 평가하기 위한 표준 기반 칩에 대해 너무 낮을 것이기 때문에, 마스터 칩 (12, 132, 192, 242, 또는 262) 또는 슬레이브 칩 (14, 134, 194, 244, 또는 264) 과 통신할 수 없을 것이다. 하지만, 본 개시의 다른 예시적인 양태는 버스 인터페이스의 핀들 (또는 범프들) 을 공유하는 듀얼 모드 역방향 호환성 칩을 제공하여, 제 1 모드에서 칩은 표준 기반 회로부를 사용하고 제 2 모드에서 칩은 본 개시에 기초한 회로부를 사용한다.
이와 관련하여, 도 8 은 본 개시의 역방향 호환성을 예시하기 위해 새로운 칩과 레거시 칩의 혼합을 갖는 예시적인 컴퓨팅 디바이스 (280) 의 블록 다이어그램이다. 특히, 어플리케이션 프로세서 (282) 는 PCIe 를 사용 가능할 뿐 아니라 본 개시의 예시적인 양태들을 사용 가능한 마스터 칩일 수도 있다. 어플리케이션 프로세서 (282) 는 무선 로컬 영역 네트워크 (WLAN) 모뎀 (284) 및 모뎀 디바이스 모뎀 (MDM) (286) 에 커플링된다. WLAN 모뎀 (284) 은 본 개시의 예시적인 양태들에 따른 회로부를 포함하고, MDM (286) 은 엄격히 PCIe 에 따라 동작한다. 어플리케이션 프로세서 (282) 및 WLAN 모뎀 (284) 은 레거시 표준의 버스 인터페이스와 병렬로 본 개시의 버스 인터페이스를 배치하여, 어플리케이션 프로세서 (282) 와 같은 임의의 어플리케이션 프로세서가 본 개시의 개선된 회로부 및 방법들 또는 레거시 프로토콜이 다른 칩에 의해 사용된 것은 무엇이든지 사용하여 임의의 다른 칩과 통신할 수도 있다. 도시된 바와 같이, 칩간 버스 (16') 는 본 개시의 예시적인 양태들에 따라 신호들을 반송하는 제 1 부분 (288) 및 엄격히 PCIe 에 따라 동작하는 제 2 부분 (290) 을 포함한다. 본 개시의 이 양태가 영역 페널티를 부과하지만, 어플리케이션 프로세서 (282) 및 WLAN 모뎀 (284) 의 유연성의 증가는 용인가능할 수도 있다.
도 9 는 본 명세서에서 설명된 마스터 및 슬레이브 칩들과의 사용을 위해 적합한 주파수 시프팅, 전력 시프팅, 및 슬립 모드를 위한 예시적인 프로세스 (300) 를 도시한 플로우차트이다. 프로세스 (300) 는 인쇄 회로 보드 (PCB) 상으로의 마스터 칩 (12) (또는 다른 마스터 칩) 의 설치로 시작한다. 예시적인 양태에 있어서, 마스터 칩 (12) 은 PCB 에 납땜질된다 (블록 302). 마스터 칩 (12) 은 칩간 버스 (16) 에 커플링된다 (블록 304). 이 커플링은 설치와 동시에 수행될 수도 있다. 예를 들어, 마스터 칩 (12) 을 PCB 에 납땜질하는 것은 마스터 칩 (12) 을 칩간 버스 (16) 에 납땜질하는 것과 동시에 수행될 수도 있다. 슬레이브 칩 (14) 과 같은 하나 이상의 슬레이브 칩들은 칩간 버스 (16) 에 커플링된다 (블록 306). 슬레이브 칩 (14) 을 칩간 버스 (16) 에 커플링하는 것은 납땜질 또는 유사한 연결 활동들을 수반할 수도 있다. 마스터 칩 (12) 은 표준 기반 동작을 위해 슬레이브 칩 (14) 을 테스팅할 수도 있다 (블록 308). 예를 들어, 마스터 칩 (12) 은 PCIe 호환 디바이스를 전송하고, 응답이 수신되는지 여부를 본다. 대안적으로, 마스터 칩 (12) 은, 통신가능하게 커플링되는 슬레이브 칩 (14) 의 종류는 무엇인지를 인식하도록 프로그래밍될 수도 있다. 또다른 양태에 있어서, 점퍼, 퓨즈, 또는 유사한 토글 또는 스위치가 마스터 칩 (12) 에 대한 동작 모드를 표시하기 위해 사용될 수도 있다. 슬레이브 칩 (14) 이 표준 기반 칩임을 마스터 칩 (12) 이 검출하면, 프로세스 (300) 는 마스터 칩 (12) 이 표준에 따라 동작하게 한다 (블록 310).
도 9 을 계속 참조하면, 슬레이브 칩 (14) 이 표준 기반 칩이 아님을 마스터 칩 (12) 이 검출하면, 마스터 칩 (12) 은 온도 센서 (80) 를 사용하여 온도를 검출하고 정보를 메모리에 저장할 수도 있다는 점에 있어서 프로세스 (300) 가 계속한다. 마스터 PLL (24) 이 안착한 이후, 마스터 CDR 회로 (54) 는 비활성화될 수도 있다 (블록 312). 마스터 칩 (12) 은, 하나 이상의 슬레이브 칩들 (14) 로 및 로부터 신호들을 전송 및 수신함으로써 통상 동작을 시작한다. 상이한 시간들에서, MCS (18) 는 동작 조건들이 변하였음을 검출할 수도 있다. 그러한 검출은, 전체 컴퓨팅 디바이스를 제어하는 중앙 제어기로부터의 명령 또는 변경된 조건을 검출하는 센서들의 형태일 수도 있다. 예를 들어, 중앙 제어기는, 셀룰러 모뎀이 활성화되고 있음을 MCS (18) 에게 지시할 수도 있다. 그 후, MCS (18) 는 동작 조건들에 적절한 주파수를 선택한다 (블록 314). 셀룰러 모뎀 예를 계속하면, 셀룰러 주파수들로부터 이격된 주파수가 선택된다. 주파수가 변할 경우, MCS (18) 는 새로운 주파수들에 대해 임피던스들을 정합시키기 위해 임피던스들을 변경하도록 프로그래밍가능 종단들 (68, 96, 및 98) 에게 지시할 수도 있다. 동작은 동작 조건들이 변함에 따라 변하는 주파수로 계속한다.
도 9 를 계속 참조하면, 마스터 CDR 회로 (54) 는 (주기적으로 또는 온도 변경에 기초하여) 웨이크되고, 적절한 오프셋이 새로운 온도에 따라 생성된다 (블록 316). 프로세스 (300) 는 블록 312 에서 계속한다.
본 명세서에서 개시된 양태들에 따른 칩 대 칩 통신을 위한 시스템들 및 방법들은 임의의 프로세서 기반 디바이스에서 제공되거나 임의의 프로세서 기반 디바이스에 통합될 수도 있다. 예들은, 제한없이, 셋탑 박스, 엔터테인먼트 유닛, 네비게이션 디바이스, 통신 디바이스, 고정 위치 데이터 유닛, 이동 위치 데이터 유닛, 모바일 폰, 셀룰러 폰, 스마트 폰, 태블릿, 컴퓨터, 휴대용 컴퓨터, 데스크탑 컴퓨터, 개인용 디지털 보조기 (PDA), 모니터, 컴퓨터 모니터, 텔레비전, 튜너, 라디오, 위성 라디오, 뮤직 플레이어, 디지털 뮤직 플레이어, 휴대용 뮤직 플레이어, 디지털 비디오 플레이어, 자동차, 비디오 플레이어, 디지털 비디오 디스크 (DVD) 플레이어, 및 휴대용 디지털 비디오 플레이어를 포함한다.
이와 관련하여, 도 10 은 도 1 내지 도 8 에 도시된 마스터 칩들 (12, 132, 192, 242, 및 262) 및 슬레이브 칩들 (14, 134, 194, 244, 및 264) 을 채용할 수 있는 프로세서 기반 시스템 (320) 의 일 예를 도시한다. 이 예에 있어서, 프로세서 기반 시스템 (320) 은 하나 이상의 중앙 프로세싱 유닛들 (CPU들) (322) 을 포함하고, 각각의 중앙 프로세싱 유닛은 하나 이상의 프로세서들 (324) 을 포함한다. CPU(들) (322) 는 마스터 칩 (12) 일 수도 있다. CPU(들) (322) 는, 임시로 저장된 데이터로의 신속한 액세스를 위해 프로세서(들) (324) 에 커플링된 캐시 메모리 (326) 를 가질 수도 있다. CPU(들) (322) 는 시스템 버스 (328) 에 커플링되고, 프로세서 기반 시스템 (320) 에 포함된 마스터 및 슬레이브 디바이스들을 상호커플링시킬 수 있다. 시스템 버스 (328) 는 도 1 에 도시된 칩간 버스 (16) 일 수도 있다. 널리 공지된 바와 같이, CPU(들) (322) 는 시스템 버스 (328) 상으로 어드레스, 제어, 및 데이터 정보를 교환함으로써 이들 다른 디바이스들과 통신한다. 예를 들어, CPU(들) (322) 는 버스 트랜잭션 요청들을 슬레이브 디바이스의 일 예로서 메모리 시스템 (330) 에 통신할 수 있다.
다른 마스터 및 슬레이브 디바이스들은 시스템 버스 (328) 에 접속될 수 있다. 도 10 에 도시된 바와 같이, 이들 디바이스들은, 예들로서, 메모리 시스템 (330), 하나 이상의 입력 디바이스들 (332), 하나 이상의 출력 디바이스들 (334), 하나 이상의 네트워크 인터페이스 디바이스들 (336), 및 하나 이상의 디스플레이 제어기들 (338) 을 포함할 수 있다. 입력 디바이스(들) (332) 는 입력 키들, 스위치들, 음성 프로세서들 등을 포함하지만 이에 한정되지 않는 임의의 타입의 입력 디바이스를 포함할 수 있다. 출력 디바이스(들) (334) 는 오디오, 비디오, 다른 시각적 표시자들 등을 포함하지만 이에 한정되지 않는 임의의 타입의 출력 디바이스를 포함할 수 있다. 네트워크 인터페이스 디바이스(들) (336) 는 네트워크 (340) 로의 및 로부터의 데이터의 교환을 허용하도록 구성된 임의의 디바이스들일 수 있다. 네트워크 (340) 는 유선 또는 무선 네트워크, 사설 또는 공중 네트워크, 로컬 영역 네트워크 (LAN), WLAN, 및 인터넷을 포함하지만 이에 한정되지 않는 임의의 타입의 네트워크일 수 있다. 네트워크 인터페이스 디바이스(들) (336) 는 임의의 타입의 요구된 통신 프로토콜을 지원하도록 구성될 수 있다.
CPU(들) (322) 는 또한, 하나 이상의 디스플레이들 (342) 로 전송된 정보를 제어하기 위해 시스템 버스 (328) 상으로 디스플레이 제어기(들) (338) 에 액세스하도록 구성될 수도 있다. 디스플레이 제어기(들) (338) 는 하나 이상의 비디오 프로세서들 (344) 에 의해 디스플레이될 정보를 디스플레이(들) (342) 로 전송하고, 이 하나 이상의 비디오 프로세서들 (344) 은 디스플레이될 정보를 디스플레이(들) (342) 에 적합한 포맷으로 프로세싱한다. 디스플레이(들) (342) 는 음극선관 (CRT), 액정 디스플레이 (LCD), 발광 다이오드 (LED) 디스플레이, 플라즈마 디스플레이 등을 포함하지만 이에 한정되지 않는 임의의 타입의 디스플레이를 포함할 수 있다.
당업자는 본 명세서에 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 회로들, 및 알고리즘들이 전자 하드웨어, 메모리에 또는 다른 컴퓨터 판독가능 매체에 저장되는 그리고 프로세서 또는 다른 프로세싱 디바이스에 의해 실행되는 명령들, 또는 이들 양자의 조합들로서 구현될 수도 있음을 추가로 인식할 것이다. 본 명세서에서 설명된 디바이스들은, 예들로서, 임의의 회로, 하드웨어 컴포넌트, IC, 또는 IC 칩에서 채용될 수도 있다. 본 명세서에서 개시된 메모리는 임의의 타입 및 사이즈의 메모리일 수도 있고, 임의의 타입의 요구된 정보를 저장하도록 구성될 수도 있다. 이러한 대체 가능성을 분명히 예시하기 위하여, 다양한 예시적인 컴포넌트들, 블록들, 모듈들, 회로들 및 단계들이 일반적으로 그들의 기능의 관점에서 상기 기술되었다. 그러한 기능이 구현되는 방법은 특정 어플리케이션, 설계 선택들, 및/또는 전체 시스템에 부과된 설계 제약들에 의존한다. 당업자는 설명된 기능을 각각의 특정 어플리케이션에 대하여 다양한 방식으로 구현할 수도 있지만, 그러한 구현의 결정들이 본 개시의 범위로부터의 일탈을 야기하는 것으로서 해석되지는 않아야 한다.
본 명세서에서 개시된 양태들과 관련하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 프로세서, 디지털 신호 프로세서 (DSP), 주문형 집적회로 (ASIC), 필드 프로그래밍가능 게이트 어레이 (FPGA) 또는 다른 프로그래밍가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본 명세서에서 설명된 기능들을 수행하도록 설계되는 이들의 임의의 조합으로 구현 또는 수행될 수도 있다. 프로세서는 마이크로프로세서일 수도 있지만, 대안적으로, 그 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로 제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합 (예를 들어, DSP 와 마이크로프로세서의 조합, 복수의 마이크로프로세서들, DSP 코어와 결합된 하나 이상의 마이크로프로세서들, 또는 임의의 기타 다른 구성물) 으로서 구현될 수도 있다.
본 명세서에서 개시된 양태들은 하드웨어에서 및 하드웨어에 저장된 명령들에서 구현될 수도 있으며, 예를 들어, 랜덤 액세스 메모리 (RAM), 플래시 메모리, 판독 전용 메모리 (ROM), 전기적으로 프로그래밍가능 ROM (EPROM), 전기적으로 소거가능한 프로그래밍가능 ROM (EEPROM), 레지스터들, 하드 디스크, 착탈가능 디스크, CD-ROM, 또는 당업계에 공지된 임의의 다른 형태의 컴퓨터 판독가능 매체에 상주할 수도 있다. 예시적인 저장 매체는, 프로세서가 저장 매체로부터 정보를 판독할 수 있고 저장 매체에 정보를 기입할 수 있도록 프로세서에 커플링된다. 대안적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC 에 상주할 수도 있다. ASIC 는 원격국에 상주할 수도 있다. 대안적으로, 프로세서 및 저장 매체는 원격국, 기지국, 또는 서버에 별개의 컴포넌트들로서 상주할 수도 있다.
본 명세서에서의 임의의 예시적인 양태들에서 설명된 동작 단계들은 예들 및 논의를 제공하도록 기술됨이 또한 주목된다. 설명된 동작들은 예시된 시퀀스들 이외의 수개의 상이한 시퀀스들에서 수행될 수도 있다. 더욱이, 단일 동작 단계로 설명된 동작들은, 실제로, 다수의 상이한 단계들에서 수행될 수도 있다. 부가적으로, 예시적인 양태들에서 논의된 하나 이상의 동작 단계들은 결합될 수도 있다. 플로우차트 다이어그램들에서 예시된 동작 단계들은, 당업자에게 용이하게 자명할 것과 같은 다수의 상이한 수정들을 당할 수도 있음이 이해되어야 한다. 당업자는 또한, 임의의 다양한 서로 다른 기술들 및 기법들을 이용하여 정보 및 신호들이 표현될 수도 있음을 이해할 것이다. 예를 들어, 상기 설명 전반에 걸쳐 참조될 수도 있는 데이터, 명령들, 커맨드(command)들, 정보, 신호들, 비트들, 심볼들, 및 칩들은 전압, 전류, 전자기파, 자계 또는 자성 입자, 광계 또는 광학 입자, 또는 이들의 임의의 조합에 의해 표현될 수도 있다.
본 개시의 상기 설명은 당업자로 하여금 본 개시를 제조 또는 이용할 수 있도록 제공된다. 본 개시에 대한 다양한 수정들은 당업자에게 용이하게 자명할 것이며, 본 명세서에서 정의된 일반적인 원리들은 본 개시의 사상 또는 범위로부터 일탈함없이 다른 변경들에 적용될 수도 있다. 따라서, 본 개시는 본 명세서에서 설명된 예들 및 설계들로 한정되도록 의도되지 않으며, 본 명세서에 개시된 원리들 및 신규한 특징들과 부합하는 최광의 범위를 부여받아야 한다.

Claims (21)

  1. 마스터 집적 회로 (IC) 로서,
    칩간 버스에 커플링되도록 구성된 버스 인터페이스;
    구동기를 포함하는 송신기로서, 상기 구동기는 상기 칩간 버스에 걸친 송신을 위해 데이터 신호를 상기 버스 인터페이스에 출력하는, 상기 송신기;
    상기 버스 인터페이스에 커플링된 수신기;
    상기 수신기에 동작가능하게 커플링된 클록 데이터 복원 (CDR) 회로;
    레퍼런스 클록 신호를 수신하고 그리고 클록 신호를 상기 송신기의 상기 구동기 및 상기 CDR 회로에 출력하는 위상 록킹 루프 (PLL) 로서, 상기 송신기는 상기 버스 인터페이스를 통해 상기 칩간 버스 상으로 마스터 클록 신호를 출력하는, 상기 PLL; 및
    상기 PLL 및 상기 CDR 회로에 동작가능하게 커플링된 제어 시스템으로서, 상기 제어 시스템은 상기 PLL 을 제어함으로써 상기 마스터 클록 신호의 주파수를 변경하도록 구성되고, 데이터 송신은 원격 슬레이브 IC 에서의 클록 활동과 독립적인 주파수 변경 동안 계속하는, 상기 제어 시스템을 포함하는, 마스터 집적 회로 (IC).
  2. 제 1 항에 있어서,
    상기 제어 시스템 및 상기 CDR 회로에 동작가능하게 커플링된 타이머 제어 회로를 더 포함하고,
    상기 제어 시스템은 클록 드리프트에 대해 정정하기 위해 상기 타이머 제어 회로에 기초하여 미리결정된 시간량 동안 상기 CDR 회로를 주기적으로 웨이크시키는, 마스터 집적 회로 (IC).
  3. 제 1 항에 있어서,
    상기 제어 시스템 및 상기 CDR 회로에 동작가능하게 커플링된 온도 제어 회로를 더 포함하고,
    상기 제어 시스템은 상기 온도 제어 회로 및 온도의 변화들에 기초하여 상기 CDR 회로를 웨이크시키는, 마스터 집적 회로 (IC).
  4. 제 3 항에 있어서,
    상기 온도 제어 회로는 온도 센서로부터 온도 신호를 수신하도록 구성되는, 마스터 집적 회로 (IC).
  5. 제 1 항에 있어서,
    상기 수신기는 상기 수신기와 연관된 종단 임피던스에서의 변동을 허용하도록 구성된 프로그래밍가능 종단 회로를 포함하고,
    상기 제어 시스템은 상기 원격 슬레이브 IC 까지의 거리에 기초하여 상기 종단 임피던스를 구성하는, 마스터 집적 회로 (IC).
  6. 제 1 항에 있어서,
    타이머 제어 회로 및 온도 제어 회로를 더 포함하고,
    상기 제어 시스템은 상기 온도 제어 회로로부터의 신호에 응답하여 상기 타이머 제어 회로에 기초하여 시간량 동안 상기 CDR 회로를 웨이크시키도록 구성되는, 마스터 집적 회로 (IC).
  7. 제 1 항에 있어서,
    상기 송신기는 상기 PLL 로부터 상기 클록 신호를 수신하도록 구성된 직렬화기를 더 포함하는, 마스터 집적 회로 (IC).
  8. 제 1 항에 있어서,
    상기 PLL 에 커플링되고 그리고 저속 클록 신호를 수신하고 상기 클록 신호 또는 상기 저속 클록 신호 중 어느 하나를 상기 송신기 및 상기 CDR 회로에 선택적으로 전달하도록 구성된 멀티플렉서를 더 포함하는, 마스터 집적 회로 (IC).
  9. 슬레이브 집적 회로 (IC) 로서,
    칩간 버스에 커플링되도록 구성된 버스 인터페이스;
    구동기를 포함하는 송신기로서, 상기 구동기는 상기 칩간 버스에 걸친 송신을 위해 데이터 신호를 상기 버스 인터페이스에 출력하는, 상기 송신기;
    상기 버스 인터페이스에 커플링된 수신기로서, 상기 수신기는 상기 칩간 버스를 통해 마스터 IC 로부터 수신된 신호로부터 클록 신호를 추출하도록 구성되는, 상기 수신기;
    상기 수신기에 동작가능하게 커플링된 클록 데이터 복원 (CDR) 회로; 및
    상기 수신기 및 상기 CDR 회로에 동작가능하게 커플링된 제어 시스템으로서, 상기 제어 시스템은 내부 위상 록킹 루프 (PLL) 또는 내부 클록을 참조하지 않고도 상기 수신기에 의해 추출된 상기 클록 신호에 대해 동작하도록 구성되는, 상기 제어 시스템을 포함하는, 슬레이브 집적 회로 (IC).
  10. 제 9 항에 있어서,
    상기 제어 시스템 및 상기 CDR 회로에 동작가능하게 커플링된 타이머 제어 회로를 더 포함하고,
    상기 제어 시스템은 클록 드리프트에 대해 정정하기 위해 상기 타이머 제어 회로에 기초하여 미리결정된 시간량 동안 상기 CDR 회로를 주기적으로 웨이크시키는, 슬레이브 집적 회로 (IC).
  11. 제 9 항에 있어서,
    상기 제어 시스템 및 상기 CDR 회로에 동작가능하게 커플링된 온도 제어 회로를 더 포함하고,
    상기 제어 시스템은 상기 온도 제어 회로 및 온도의 변화들에 기초하여 상기 CDR 회로를 웨이크시키는, 슬레이브 집적 회로 (IC).
  12. 제 11 항에 있어서,
    상기 온도 제어 회로는 온도 센서로부터 온도 신호를 수신하도록 구성되는, 슬레이브 집적 회로 (IC).
  13. 제 9 항에 있어서,
    상기 수신기는 상기 수신기와 연관된 종단 임피던스에서의 변동을 허용하도록 구성된 프로그래밍가능 종단 회로를 포함하고,
    상기 제어 시스템은 상기 마스터 IC 까지의 거리에 기초하여 상기 종단 임피던스를 구성하는, 슬레이브 집적 회로 (IC).
  14. 제 9 항에 있어서,
    타이머 제어 회로 및 온도 제어 회로를 더 포함하고,
    상기 제어 시스템은 상기 온도 제어 회로로부터의 신호에 응답하여 상기 타이머 제어 회로에 기초하여 시간량 동안 상기 CDR 회로를 웨이크시키도록 구성되는, 슬레이브 집적 회로 (IC).
  15. 제 9 항에 있어서,
    상기 송신기는 직렬화기를 더 포함하는, 슬레이브 집적 회로 (IC).
  16. 제 9 항에 있어서,
    상기 수신기는 수신된 슬레이브 클록 신호를 상기 제어 시스템에 전달하도록 구성된 역직렬화기를 더 포함하는, 슬레이브 집적 회로 (IC).
  17. 칩간 버스;
    제 1 집적 회로 (IC);
    제 2 IC; 및
    상기 제 1 IC 와 상기 제 2 IC 사이에서 공유된 유일한 활성 PLL 을 포함하고,
    상기 제 1 IC 는,
    상기 칩간 버스에 커플링되도록 구성된 제 1 버스 인터페이스;
    제 1 구동기를 포함하는 제 1 송신기로서, 상기 제 1 구동기는 상기 칩간 버스에 걸친 송신을 위해 제 1 데이터 신호를 상기 제 1 버스 인터페이스에 출력하는, 상기 제 1 송신기;
    상기 제 1 버스 인터페이스에 커플링된 제 1 수신기;
    상기 제 1 수신기에 동작가능하게 커플링된 제 1 클록 데이터 복원 (CDR) 회로; 및
    상기 제 1 CDR 회로에 동작가능하게 커플링된 제 1 제어 시스템을 포함하고,
    상기 제 2 IC 는,
    상기 칩간 버스에 커플링되도록 구성된 제 2 버스 인터페이스;
    제 2 구동기를 포함하는 제 2 송신기로서, 상기 제 2 구동기는 상기 칩간 버스에 걸친 송신을 위해 제 2 데이터 신호를 상기 제 2 버스 인터페이스에 출력하는, 상기 제 2 송신기;
    상기 제 2 버스 인터페이스에 커플링된 제 2 수신기로서, 상기 제 2 수신기는 상기 칩간 버스를 통해 상기 제 1 IC 로부터 수신된 신호로부터 클록 신호를 추출하도록 구성되는, 상기 제 2 수신기;
    상기 제 2 수신기에 동작가능하게 커플링된 제 2 CDR 회로; 및
    상기 제 2 수신기 및 상기 제 2 CDR 회로에 동작가능하게 커플링된 제 2 제어 시스템으로서, 상기 제 2 제어 시스템은 내부 위상 록킹 루프 (PLL) 또는 내부 클록을 참조하지 않고도 상기 제 2 수신기에 의해 추출된 상기 클록 신호에 대해 동작하도록 구성되는, 상기 제 2 제어 회로를 포함하고, 그리고
    상기 유일한 활성 PLL 은 상기 제 1 IC 및 상기 제 2 IC 양자 모두에 의한 사용을 위해 상기 클록 신호를 제공하도록 구성되는, 시스템.
  18. 제 17 항에 있어서,
    상기 제 1 제어 시스템 및 상기 제 2 제어 시스템은 상기 제 1 제어 시스템 및 상기 제 2 제어 시스템 중 어느 것이 마스터 제어 시스템이 될 것인지 및 상기 제 1 제어 시스템 및 상기 제 2 제어 시스템 중 어느 것이 슬레이브 제어 시스템이 될 것인지를 협상하도록 구성되는, 시스템.
  19. 제 18 항에 있어서,
    상기 슬레이브 제어 시스템과 연관된 비활성 PLL 을 더 포함하고,
    상기 비활성 PLL 은, 상기 제 1 제어 시스템 및 제 2 제어 시스템 중 어느 것이 상기 마스터 제어 시스템이 될 것인지의 협상 이후 비활성으로 남겨지도록 구성되는, 시스템.
  20. 제 18 항에 있어서,
    상기 마스터 제어 시스템은 전자기 간섭 (EMI) 을 감소하기 위해 상기 칩간 버스 상에서의 주파수들을 변경하도록 구성되는, 시스템.
  21. 제 18 항에 있어서,
    상기 마스터 제어 시스템은 상기 제 1 IC 와 상기 제 2 IC 간의 거리에 기초하여 상기 제 1 수신기의 프로그래밍가능 종단을 변경하도록 구성되는, 시스템.
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