KR20170030522A - Method for forming metal interconnection - Google Patents

Method for forming metal interconnection Download PDF

Info

Publication number
KR20170030522A
KR20170030522A KR1020177000636A KR20177000636A KR20170030522A KR 20170030522 A KR20170030522 A KR 20170030522A KR 1020177000636 A KR1020177000636 A KR 1020177000636A KR 20177000636 A KR20177000636 A KR 20177000636A KR 20170030522 A KR20170030522 A KR 20170030522A
Authority
KR
South Korea
Prior art keywords
barrier layer
layer
oxide film
metal
deposited
Prior art date
Application number
KR1020177000636A
Other languages
Korean (ko)
Other versions
KR102247940B1 (en
Inventor
지앤 왕
자오웨이 지아
이누오 진
동펑 시아오
구에이푸 양
잉웨이 다이
후에이 왕
Original Assignee
에이씨엠 리서치 (상하이) 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에이씨엠 리서치 (상하이) 인코포레이티드 filed Critical 에이씨엠 리서치 (상하이) 인코포레이티드
Publication of KR20170030522A publication Critical patent/KR20170030522A/en
Application granted granted Critical
Publication of KR102247940B1 publication Critical patent/KR102247940B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation

Abstract

함몰된 영역(207)의 측벽 위에 침적된 배리어 층(204)이 오버 에칭되는 것을 방지하는 금속 상호접속을 형성하는 방법. 방법은 하기 단계들을 포함한다: 하드 마스크 층(203) 및 유전체 층(202) 위에 함몰된 영역(207)을 형성하는 단계; 하드 마스크 층(203), 함몰된 영역(207)의 측벽 및 함몰된 영역(207)의 바닥 위에 배리어 층(204)을 침적하는 단계; 배리어 층(204) 위에 금속(205)을 침적하고, 함몰된 영역(207)을 상기 금속(205)으로 충전하는 단계; 비-함몰된 영역에 침적된 금속(205)을 전해연마에 의해 제거하는 단계로서, 함몰된 영역(207)에 충전된 금속(205)은 오버 연마되어서 디싱을 형성하고, 전해연마 공정 도중에 상기 배리어 층(204) 위에 산화막(206)이 형성되는 단계; 하드 마스크 층(203) 위에 침적된 배리어 층(204) 위의 산화막(206)을 제거하고, 함몰된 영역(207)의 측벽 위에 침적된 배리어 층(204) 위에 특정 두께의 산화막(206)을 보유하는 단계; 산화막(206)에 대한 높은 선택성을 갖는 에칭에 의해 배리어 층(204) 및 하드 마스크 층(203)을 제거하는 단계로서, 보유된 산화막(206)은 함몰된 영역(207)의 측벽 위에 침적된 배리어 층(204)이 오버 에칭되는 것을 방지하는 단계.Thereby preventing overlaying of the barrier layer (204) deposited on the sidewalls of the recessed region (207). The method includes the following steps: forming a recessed region 207 over the hard mask layer 203 and dielectric layer 202; Depositing a barrier layer 204 over the hard mask layer 203, the sidewalls of the recessed regions 207 and the bottom of the recessed regions 207; Depositing a metal (205) over the barrier layer (204) and filling the recessed region (207) with the metal (205); Removing the metal (205) deposited in the non-recessed region by electrolytic polishing, wherein the metal (205) filled in the recessed region (207) is over-polished to form a dishing and, during the electrolytic polishing process, Forming an oxide layer (206) over the layer (204); The oxide film 206 on the barrier layer 204 deposited on the hard mask layer 203 is removed and an oxide film 206 having a specific thickness is deposited on the barrier layer 204 deposited on the sidewall of the recessed region 207 ; Removing the barrier layer 204 and the hard mask layer 203 by etching with a high selectivity to the oxide film 206. The retained oxide film 206 is deposited on the sidewall of the recessed region 207, Preventing layer 204 from being overetched.

Description

금속 상호접속을 형성하는 방법{METHOD FOR FORMING METAL INTERCONNECTION}[0001] METHOD FOR FORMING METAL INTERCONNECTION [0002]

1. 발명의 분야1. Field of the Invention

본 발명은 일반적으로 반도체 디바이스를 제조하는 분야에 관한 것으로, 더욱 구체적으로는 트렌치들의 측벽들 위에 침적된 배리어 층의 오버(over) 에칭을 방지할 수 있는 금속 상호접속(interconnection)을 형성하는 방법에 관한 것이다.Field of the Invention The present invention relates generally to the field of fabricating semiconductor devices and more particularly to a method of forming a metal interconnection capable of preventing over-etching of a barrier layer deposited on sidewalls of trenches .

2. 관련 기술2. Related Technology

반도체 디바이스 제조 기술의 발달에 의해, 반도체 디바이스의 집적화(integration)는 점차 더욱더 고도화되었다. 2개의 층들의 또는 2개 초과의 층들의 금속 상호접속 구조들이 널리 사용되고 있다. 전통적인 금속 상호접속 구조들은 알루미늄으로 만들어졌다. 그러나, 반도체 디바이스들의 피쳐(feature) 크기가 계속 감소함에 따라, 반도체 디바이스들의 성질들에 대한 RC 지연 효과는 더욱더 명백하다. RC 지연 효과를 감소시키기 위하여, 구리의 저항은 알루미늄보다 낮기 때문에, 상호접속 구조들을 제조하기 위해 알루미늄 대신에 구리가 사용된다. 게다가, 전통적인 유전체 물질 대신에 저-k 물질은 부유 용량(stray capacitance)을 감소시키기 위한 상호접속 구조의 유전체 층으로서 사용된다.Background Art [0002] With the development of semiconductor device manufacturing technology, the integration of semiconductor devices has become more and more advanced. Metal interconnect structures of two layers or more than two layers are widely used. Traditional metal interconnect structures are made of aluminum. However, as the feature size of semiconductor devices continues to decrease, the RC delay effect on the properties of semiconductor devices becomes more apparent. In order to reduce the RC delay effect, since the resistance of copper is lower than aluminum, copper is used instead of aluminum to make interconnect structures. In addition, low-k materials are used as dielectric layers of interconnect structures to reduce stray capacitance instead of traditional dielectric materials.

도 1a 내지 도 1c를 참고하면, 구리 상호접속을 형성하기 위한 방법은 일반적으로 다음의 단계들을 포함한다: 웨이퍼와 같은 기판(101)을 제공하는 단계; 기판(101) 위에 유전체 층(102)을 침적하는 단계; 유전체 층(102) 위에 하드 마스크 층(103)을 침적하는 단계; 하드 마스크 층(103) 및 유전체 층(102) 위에 트렌치들을 형성하는 단계로서, 하나의 트렌치(106)는 도 1a 내지 도 1c에서 일례로서 제시되는 단계; 하드 마스크 층(103) 위에 그리고 트렌치들의 측벽들 및 바닥 위에 배리어 층(104)을 침적하는 단계; 배리어 층(104) 위에 그리고 트렌치들의 측벽들 및 바닥 위에 구리 씨드(seed) 층을 침적하는 단계로서, 구리 씨드 층은 배리어 층(104) 위에 침적되는 단계; 구리 씨드 층 위에 그리고 트렌치들 내로 구리(105)를 침적하여 트렌치들을 구리(105)로 충전하는 단계; 비-함몰된 영역 위에 침적된 구리(105) 및 함몰된 영역에 잔존하는 구리(105)를 제거하여(예컨대, 트렌치) 구리 상호접속을 형성하는 단계; 비-함몰된 영역 위의 배리어 층(104) 및 유전체 층(102) 위의 하드 마스크 층(103)을 제거하는 단계.Referring to Figs. 1A-1C, a method for forming a copper interconnect generally includes the following steps: providing a substrate 101, such as a wafer; Depositing a dielectric layer (102) on the substrate (101); Depositing a hard mask layer (103) over the dielectric layer (102); Forming trenches over hardmask layer 103 and dielectric layer 102, wherein one trench 106 is shown as an example in Figures 1A-1C; Depositing a barrier layer 104 over the hardmask layer 103 and over sidewalls and bottoms of the trenches; Depositing a copper seed layer over the barrier layer 104 and over sidewalls and bottoms of the trenches, wherein the copper seed layer is deposited over the barrier layer 104; Depositing copper 105 over the copper seed layer and into the trenches to fill the trenches with copper 105; Removing the copper (105) deposited on the non-recessed region and the copper (105) remaining in the recessed region to form a copper interconnect (e.g., trench); Removing the hardmask layer (103) over the barrier layer (104) and dielectric layer (102) over the non-recessed area.

구리(105), 배리어 층(104) 및 하드 마스크 층(103)을 제거하기 위한 전통적인 방법은 CMP(chemical mechanical polishing, 화학적 기계적 연마)이다. CMP 공정에서, 기판(101)은 압판(platen) 위에 위치된 CMP 패드에 배치된다. CMP 패드에 대항하여 기판(101)을 가압하기 위해 힘이 인가된다. 구리(105), 배리어 층(104) 및 하드 마스크 층(103)을 연마하고 평탄화하기 위해 힘을 인가하는 동안, CMP 패드와 기판(101)은 서로 상대적으로 이동된다. 연마 슬러리로서 흔히 알려진 연마 용액은 연마를 용이하게 하기 위해 CMP 패드 위에 분배된다(dispense). CMP 방법을 사용함으로써 완전한 배리어 층 제거 결과가 얻어질 수 있을지라도, CMP 방법은 상대적으로 강력한 기계력이 수반되기 때문에 반도체 구조에 대한 몇몇 해로운 효과들을 갖는다. 기계력은 저-k 유전체에 대한 영구적인 손상을 일으킬 수 있다. 더욱이, 연마 슬러리는 저-k 유전체의 성질을 감소시킬 수 있다. 전술한 완전한 배리어 층 제거 결과는, 도 1c에서 제시된 바와 같이, 비-함몰된 영역 위에 침적된 배리어 층(104)이 완벽하게 제거되고 트렌치들의 측벽 위에 침적된 배리어 층(104)이 파괴되지 않고 에칭되지 않은 것을 의미한다.The conventional method for removing the copper 105, the barrier layer 104, and the hard mask layer 103 is chemical mechanical polishing (CMP). In the CMP process, the substrate 101 is placed on a CMP pad located on a platen. A force is applied to press the substrate 101 against the CMP pad. The CMP pad and the substrate 101 are moved relative to each other while applying a force to polish and planarize the copper 105, the barrier layer 104, and the hard mask layer 103. Abrasive solution, commonly known as a polishing slurry, is dispensed onto a CMP pad to facilitate polishing. Though complete barrier layer removal results can be obtained by using the CMP method, the CMP method has some detrimental effects on the semiconductor structure because it involves a relatively strong mechanical force. Mechanical forces can cause permanent damage to low-k dielectrics. Moreover, the polishing slurry can reduce the properties of the low-k dielectric. The result of the complete barrier layer removal described above is that the barrier layer 104 deposited on the non-depressed area is completely removed and the barrier layer 104 deposited on the sidewalls of the trenches is not destroyed, as shown in FIG. .

CMP 방법의 단점들로 인해, 배리어 층(104) 및 하드 마스크 층(103)을 제거하기 위해 건식 에칭 방법이 사용된다. 배리어 층(104)의 물질이 탄탈럼, 탄탈럼 나이트라이드, 타이타늄 또는 타이타늄 나이트라이드이고, 하드 마스크 층(103)의 물질이 타이타늄 나이트라이드인 경우, CMP에 의해 구리(105)를 제거한 후, 배리어 층(104) 및 하드 마스크 층(103)을 제거하기 위해 고온 및 저압 환경을 갖는 XeF2 기상 에칭이 이용된다. XeF2 기상 에칭은 구리(105) 및 유전체 층(102)에 손상을 주지 않는다. 그러나, XeF2 기상 에칭은 배리어 층(104)의 언더(under) 에칭 또는 오버 에칭을 쉽게 유발할 수 있다. 도 2에 제시된 바와 같이, 도 2는 배리어 층(104)의 언더 에칭을 제시한다. 비-함몰된 영역 위의 배리어 층(104)은 완전히 제거되지 않고, 배리어 층(104)의 일부는 비-함몰된 영역 위에 잔존하고 있음을 도 2로부터 알 수 있다. 도 3에 제시된 바와 같이, 도 3은 배리어 층(104)의 오버 에칭을 제시한다. 비-함몰된 영역 위의 배리어 층(104)은 완전히 제거되지만, 트렌치(106)의 측벽 위에 침적된 배리어 층(104)의 일부도 또한 제거됨을 도 3으로부터 알 수 있다. 트렌치(106)에서 배리어 층(104)의 상부 표면은 트렌치(106)에서 구리(105)의 상부 표면보다 낮다. 배리어 층(104)의 언더 에칭 또는 오버 에칭은 그것이 무엇이든 상관없이 반도체 디바이스의 품질을 감소시킬 것이다.Due to the disadvantages of the CMP method, a dry etching method is used to remove the barrier layer 104 and the hard mask layer 103. If the material of the barrier layer 104 is tantalum, tantalum nitride, titanium or titanium nitride and the material of the hardmask layer 103 is titanium nitride, after removing the copper 105 by CMP, the XeF 2 vapor phase etching with a high-temperature and low-pressure environment is used to remove layer 104 and hard mask layer 103. XeF 2 gas phase etching does not damage the copper 105 and the dielectric layer 102. However, XeF 2 gas phase etching can easily cause under etching or over etching of the barrier layer 104. As shown in FIG. 2, FIG. 2 presents underetching of the barrier layer 104. It can be seen from FIG. 2 that the barrier layer 104 on the non-recessed area is not completely removed and that a portion of the barrier layer 104 remains on the non-recessed area. As shown in FIG. 3, FIG. 3 presents overetching of the barrier layer 104. It can be seen from FIG. 3 that the barrier layer 104 over the non-recessed area is completely removed, but a portion of the barrier layer 104 deposited on the sidewalls of the trench 106 is also removed. The upper surface of the barrier layer 104 in the trench 106 is lower than the upper surface of the copper 105 in the trench 106. [ Underetching or overetching of the barrier layer 104 will reduce the quality of the semiconductor device whatever it is.

개요summary

따라서, 본 발명은, 함몰된 영역의 측벽 위에 침적된 배리어 층이 오버 에칭되는 것을 방지하는 금속 상호접속을 형성하는 방법을 제공한다.Thus, the present invention provides a method of forming a metal interconnect that prevents over-etching of a barrier layer deposited on a sidewall of a recessed area.

본 발명의 예시적인 실시양태에 따라 금속 상호접속을 형성하는 방법은 하기 단계들을 포함한다: 하드 마스크 층 및 유전체 층 위에 함몰된 영역을 형성하는 단계; 하드 마스크 층, 함몰된 영역의 측벽 및 함몰된 영역의 바닥 위에 배리어 층을 침적하는 단계; 배리어 층 위에 금속을 침적하고, 함몰된 영역을 금속으로 충전하는 단계; 비-함몰된 영역에 침적된 금속을 전해연마(electropolishing)에 의해 제거하는 단계로서, 함몰된 영역에 충전된 금속은 오버 연마되어서 디싱(dishing)을 형성하고, 전해연마 공정 도중에 배리어 층 위에 산화막이 형성되고, 함몰된 영역의 측벽 위에 침적된 배리어 층 위의 산화막의 두께는 하드 마스크 층 위에 침적된 배리어 층 위의 산화막보다 두꺼운 단계; 하드 마스크 층 위에 침적된 배리어 층 위의 산화막을 제거하고, 함몰된 영역의 측벽 위에 침적된 배리어 층 위에 특정 두께의 산화막을 보유하는 단계; 산화막에 대한 높은 선택성을 갖는 에칭에 의해 배리어 층 및 하드 마스크 층을 제거하는 단계로서, 보유된 산화막은 함몰된 영역의 측벽 위에 침적된 배리어 층이 오버 에칭되는 것을 방지하는 단계.A method of forming a metal interconnect in accordance with an exemplary embodiment of the present invention comprises the steps of: forming a recessed region over a hard mask layer and a dielectric layer; Depositing a barrier layer over the hard mask layer, the sidewalls of the recessed regions and the bottom of the recessed regions; Depositing a metal on the barrier layer and filling the recessed region with a metal; Removing the metal deposited in the non-recessed region by electropolishing, wherein the metal filled in the recessed region is over-polished to form dishing, and an oxide film is formed on the barrier layer during the electrolytic polishing process The thickness of the oxide layer on the barrier layer deposited on the sidewalls of the recessed region is thicker than the oxide layer on the barrier layer deposited over the hardmask layer; Removing the oxide film on the barrier layer deposited on the hard mask layer and retaining a specific thickness of the oxide film on the barrier layer deposited on the sidewall of the recessed region; Removing the barrier layer and the hard mask layer by etching with high selectivity to the oxide film, wherein the retained oxide film prevents overetching of the barrier layer deposited on the sidewalls of the recessed region.

전술된 바와 같이, 금속이 제거되고 전해연마에 의해 오버 연마되는 경우, 애노드 산화(anodic oxidation) 효과 때문에, 배리어 층 위에 산화막을 형성함으로써 노출된 배리어 층이 부동태화된다(passivate). 유전체 층은 배리어 층 및 하드 마스크 층 아래에 존재하고, 그러므로 전하들은 (배리어 층 및 하드 마스크 층으로 구성된) 전도성 층에 균일하게 분포되며, 전하들이 유전체 층의 표면에 축적될 것이다. 비-전도성 물질 표면 전위 평형 이론에 기초하여, 비-전도성 물질 표면의 전하 분포는 곡률의 반경에 반비례하며, 따라서 평탄한 표면보다 배리어 층의 숄더(shoulder)에 더욱 많은 전하들이 축적되어서, 이 영역의 산화막은 다른 영역보다 두껍다. 이는, 함몰된 영역의 측벽 위에 침적된 배리어 층 위의 산화막의 두께가 하드 마스크 층 위에 침적된 배리어 층 위의 산화막의 두께보다 두껍기 때문이다. 하드 마스크 층 위에 침적된 배리어 층 위의 산화막이 제거된 후, 함몰된 영역의 측벽 위에 침적된 배리어 층 위의 보유된 산화막은, 배리어 층 및 하드 마스크 층을 제거하는 동안 함몰된 영역의 측벽 위에 침적된 배리어 층이 오버 에칭되는 것을 방지하기 위하여 배리어 층 위에 연속 막을 형성하며, 이는 반도체 디바이스의 품질을 향상시킨다.As described above, when the metal is removed and over-polished by electrolytic polishing, the exposed barrier layer is passivated by forming an oxide film on the barrier layer due to the anodic oxidation effect. The dielectric layer is under the barrier layer and the hard mask layer, and therefore the charges are uniformly distributed in the conductive layer (consisting of the barrier layer and the hard mask layer), and the charges will accumulate on the surface of the dielectric layer. Based on the non-conductive material surface potential equilibrium theory, the charge distribution on the surface of the non-conductive material is inversely proportional to the radius of curvature, so that more charge accumulates on the shoulder of the barrier layer than on a planar surface, The oxide film is thicker than the other regions. This is because the thickness of the oxide film on the barrier layer deposited on the side wall of the recessed region is thicker than the thickness of the oxide film on the barrier layer deposited on the hard mask layer. After the oxide film on the barrier layer deposited on the hard mask layer is removed, the retained oxide film on the barrier layer deposited on the sidewalls of the recessed region is deposited on the sidewalls of the recessed region during removal of the barrier layer and hardmask layer A continuous film is formed on the barrier layer to prevent the over-etched barrier layer from overetching, which improves the quality of the semiconductor device.

도면의 간단한 설명
본 발명은 첨부된 도면을 참조하여 그의 실시양태들에 대한 하기 설명을 읽음으로써 당해 분야의 통상의 기술자에게 명백해 질것이다.
도 1a 내지 도 1c는 금속 상호접속을 형성하는 공정을 예시하는 단면도이다.
도 2는 배리어 층의 언더 에칭을 예시하는 단면도이다.
도 3은 배리어 층의 오버 에칭을 예시하는 단면도이다.
도 4a 내지 도 4d는 본 발명의 금속 상호접속을 형성하는 방법을 예시하는 단면도들이다.
도 5는 본 발명의 금속 상호접속을 형성하는 방법을 예시하는 흐름도이다.
도 6은 전해연마 공정 후의 산소 원소의 중량% 함량의 측정 결과를 예시한다.
도 7은 완전한 배리어 층 제거 결과를 보여주는 POST-TFE 샘플의 STEM 단면을 예시한다.
도 8은 배리어 층의 오버 에칭을 보여주는 POST-TFE 샘플의 FIB/SEM 단면을 예시한다.Brief Description of Drawings
The present invention will become apparent to those skilled in the art upon reading the following description of embodiments thereof with reference to the accompanying drawings.
Figures 1A-1C are cross-sectional views illustrating a process for forming a metal interconnect.
2 is a cross-sectional view illustrating the under-etching of the barrier layer.
3 is a cross-sectional view illustrating over-etching of the barrier layer.
Figures 4A-4D are cross-sectional views illustrating a method of forming a metal interconnect of the present invention.
5 is a flow chart illustrating a method of forming a metal interconnect of the present invention.
6 illustrates the results of measurement of the weight% content of oxygen element after the electrolytic polishing process.
Figure 7 illustrates a STEM cross-section of a POST-TFE sample showing the result of a complete barrier layer removal.
Figure 8 illustrates a FIB / SEM cross-section of a POST-TFE sample showing overetching of the barrier layer.

실시양태들의 상세한 설명Detailed Description of the Embodiments

도 4a 내지 도 4d 및 도 5를 참조하면, 본 발명의 예시적인 실시양태에 따른 금속 상호접속을 형성하는 방법이 예시되며, 방법은 이후 본원에서 상세하게 설명되는 하기 단계들을 포함한다.4A-4D, and 5, a method of forming a metal interconnect in accordance with exemplary embodiments of the invention is illustrated, the method including the following steps described in detail herein below.

하드 마스크 층 및 유전체 층 위에 함몰된 영역을 형성하는 단계(301). 도 4a에 제시된 바와 같이, 웨이퍼와 같은 기판(201)이 제공된다. 유전체 층(202)은 기판(201) 위에 침적된다. 유전체 층(202)은 SiO2, SiOC, SiOF, SiLK, BD, BDII, BDIII 등과 같은 물질들을 포함할 수 있다. 바람직하게는, 유전체 층(202)은 반도체 장치에서 상호접속 구조들 사이에서 용량을 감소시키기 위해 저-k(low-k) 유전체를 선택한다. 여러 구조 요건에 따라, 유전체 층(202)은 2개의 층들 또는 2개 초과의 층들로 구성될 수 있다. 유전체 층(202)이 2개의 층들로 구성된다면, 상부 층의 유전 상수는 하부 층의 유전 상수보다 높다. 하드 마스크 층(203)은 유전체 층(202) 위에 침적된다. 하드 마스크 층(203)의 물질은 탄탈럼 나이트라이드 또는 타이타늄 나이트라이드를 포함할 수 있다. 트렌치들, 비아들(via) 등과 같은 함몰된 영역들은 종래 기술의 기존 방법들을 이용함으로써 하드 마스크 층(203) 및 유전체 층(202) 위에 형성된다. 함몰된 영역(207)은 일례로서 도면들에서 제시된다.Forming a hard mask layer and a recessed area over the dielectric layer (301). As shown in FIG. 4A, a substrate 201, such as a wafer, is provided. The dielectric layer 202 is deposited on the substrate 201. Dielectric layer 202 may include materials such as SiO 2, SiOC, SiOF, SiLK , BD, BDII, BDIII. Preferably, dielectric layer 202 selects a low-k dielectric to reduce capacitance between interconnect structures in a semiconductor device. Depending on various structural requirements, the dielectric layer 202 may be composed of two layers or more than two layers. If the dielectric layer 202 is composed of two layers, the dielectric constant of the top layer is higher than the dielectric constant of the bottom layer. A hard mask layer 203 is deposited over the dielectric layer 202. The material of hardmask layer 203 may comprise tantalum nitride or titanium nitride. Depressed regions, such as trenches, vias, etc., are formed over hardmask layer 203 and dielectric layer 202 by using conventional methods of the prior art. The recessed region 207 is shown, by way of example, in the figures.

하드 마스크 층(203), 함몰된 영역(207)의 측벽 및 함몰된 영역(207)의 바닥 위에 배리어 층(204)을 침적하는 단계(302). 도 4a를 참조하면, 배리어 층(204)은 화학적 기상 침적(chemical vapor deposition)(CVD), 물리적 기상 침적(physical vapor deposition)(PVD), 원자 층 침적(atomic layer deposition)(ALD) 등과 같은 임의의 적절한 침적 방법에 의해 하드 마스크 층(203) 및 함몰된 영역의 측벽 및 바닥 위에 침적된다. 배리어 층(204)은 도전성 물질로부터 형성될 수 있으며, 예를 들어, 배리어 층(204)은 탄탈럼, 탄탈럼 나이트라이드, 타이타늄, 타이타늄 나이트라이드, 루테늄, 코발트 등과 같은 물질들을 포함할 수 있다.Depositing the barrier layer 204 over the hard mask layer 203, the sidewalls of the recessed regions 207 and the bottom of the recessed regions 207. Referring to FIG. 4A, the barrier layer 204 may be formed of any suitable material, such as chemical vapor deposition (CVD), physical vapor deposition (PVD), atomic layer deposition (ALD) Lt; RTI ID = 0.0 > 203 < / RTI > and the sidewalls and bottom of the recessed region. The barrier layer 204 may be formed from a conductive material, for example, the barrier layer 204 may include materials such as tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, cobalt, and the like.

배리어 층(204) 위에 금속(205)을 침적하고 함몰된 영역(207)을 금속(205)으로 충전하는 단계(303). 도 4a에 제시된 바와 같이, 금속(205)은 PVD, CVD, ALD, 전기도금 등과 같은 임의의 적절한 방법에 의해 배리어 층(204) 위에 침적되고 함몰된 영역(207)에 충전된다. 또한, 예컨대 금속(205)을 침적하는 데 도금 공정이 사용되는 일부 용도들에서, 금속(205)을 침적하기 전에 배리어 층(204) 위에 금속 씨드 층이 침적될 수 있다. 금속 씨드 층은 배리어 층(204) 위에서의 금속(205)의 침적 및 결합을 용이하게 하기 위하여 금속(205)과 동일한 물질을 포함할 수 있다. 금속(205)은 도 4a에 제시된 바와 같이 함몰된 영역(207)을 충전하고, 비-함몰된 영역을 덮는다. 바람직하게는, 금속(205)은 구리이다.Depositing a metal 205 over the barrier layer 204 and filling the recessed region 207 with the metal 205 (step 303). The metal 205 is deposited on the barrier layer 204 and filled into the recessed area 207 by any suitable method such as PVD, CVD, ALD, electroplating, etc. As shown in FIG. Also, in some applications where a plating process is used to deposit the metal 205, a metal seed layer may be deposited on the barrier layer 204 prior to depositing the metal 205. The metal seed layer may comprise the same material as the metal 205 to facilitate the deposition and bonding of the metal 205 on the barrier layer 204. The metal 205 fills the recessed area 207 and covers the non-recessed area, as shown in Fig. 4A. Preferably, the metal 205 is copper.

전해연마에 의해 비-함몰된 영역 위에 침적된 금속(205)을 제거하는 단계로서, 함몰된 영역(207)에 충전된 금속(205)은 오버 연마되어 디싱을 형성하는 단계(304). 전해연마 공정에서, 산화막(206)이 배리어 층(204) 위에 형성되고, 함몰된 영역의 측벽 위에 침적된 배리어 층(204) 위의 산화막(206)의 두께는 하드 마스크 층(203) 위에 침적된 배리어 층(204) 위의 산화막(206)보다 두껍다. 도 4b에 제시된 바와 같이, 금속(205)이 제거되고 전해연마에 의해 오버 연마되는 경우, 애노드 산화 효과로 인해, 노출된 배리어 층(204)은 배리어 층(204) 위에 산화막(206)을 형성함으로써 부동태화된다. 유전체 층(202)은 배리어 층(204) 및 하드 마스크 층(203) 아래에 존재하며, 그러므로 전하들은 (배리어 층(204) 및 하드 마스크 층(203)으로 구성된) 전도성 층에서 균일하게 분포하고, 전하들이 유전체 층(202)의 표면에 축적될 것이다. 비-전도성 물질 표면 전위 평형 이론에 기초하여, 비-전도성 물질 표면 위의 전하 분포는 곡률의 반경에 반비례하며, 따라서 평탄한 표면보다 많은 전하들이 배리어 층(204)의 숄더 위에 축적되어서, 배리어 층(204)의 숄더 위의 산화막(206)은 다른 영역의 산화막(206)보다 두껍다. 이는, 함몰된 영역의 측벽(숄더에 상응함) 위에 침적된 배리어 층(204) 위의 산화막(206)의 두께가 하드 마스크 층(203) 위에 침적된 배리어 층(204)의 산화막(206)(평탄한 표면에 상응함)보다 두껍기 때문이다. 도 6을 참조하면, 함몰된 영역의 측벽 위에 침적된 배리어 층(204) 위의 산화막(206)의 두께는 실험에 의해 하드 마스크 층(203) 위에 침적된 배리어 층(204) 위의 산화막(206)보다 두껍다는 것이 입증된다. 비-함몰된 영역 위의 금속(205)이 제거된 후, 함몰된 영역에 충전된 금속(205)은 전해연마에 의해 오버 연마되며, 샘플로서 기판(201)의 일부가 절단된다. 그 다음, 모델이 HELIOS 660인 전자 현미경, 및 모델이 X-MaxN SDD인 에너지 분산 분광기(energy disperse spectroscopy)를 사용하여서 샘플의 표면을 라인 스캔한다(line scan). 전자빔의 에너지는 3kv이다. 스캔 길이는 약 2μm이고, 스캔 포인트(point)의 수는 400 포인트이다. 배리어 층(204)의 스캔 길이는 1㎛이고, 배리어 층(204)의 양 측부 위의 금속 구조의 스캔 길이는 1㎛이다. 금속 구조에 인접하는 배리어 층(204)에서의 산소 원소의 중량% 함량이 다른 영역보다 높다는 것을 측정 결과로부터 알 수 있으며, 이는 함몰된 영역의 측벽 위에 침적된 배리어 층(204) 위의 산화막(206)의 두께가 하드 마스크 층(203) 위에 침적된 배리어 층(204) 위의 산화막(206)보다 두껍다는 것이 입증된다.The step of removing the metal (205) deposited on the non-recessed region by electrolytic polishing, wherein the metal (205) filled in the recessed region (207) is over-polished to form a dishing (304). In the electrolytic polishing process, an oxide film 206 is formed on the barrier layer 204 and the thickness of the oxide film 206 on the barrier layer 204 deposited on the sidewalls of the recessed region is less than the thickness of the oxide film 206 deposited on the hard mask layer 203 And is thicker than the oxide film 206 on the barrier layer 204. 4B, when the metal 205 is removed and over-polished by electrolytic polishing, due to the anode oxidizing effect, the exposed barrier layer 204 forms an oxide film 206 on the barrier layer 204 Passive. The dielectric layer 202 is under the barrier layer 204 and the hardmask layer 203 and therefore the charges are uniformly distributed in the conductive layer (consisting of the barrier layer 204 and the hardmask layer 203) Charges will accumulate on the surface of the dielectric layer 202. Based on the non-conductive material surface potential equilibrium theory, the charge distribution on the non-conductive material surface is inversely proportional to the radius of curvature, so that more charge is accumulated on the shoulder of the barrier layer 204 than on the planar surface, 204 is thicker than the oxide film 206 in the other region. This is because the thickness of the oxide film 206 on the barrier layer 204 deposited on the sidewall (corresponding to the shoulder) of the recessed region is less than the thickness of the oxide film 206 Corresponding to a flat surface). 6, the thickness of the oxide layer 206 on the barrier layer 204 deposited on the sidewalls of the recessed region is experimentally determined to be the oxide layer 206 on the barrier layer 204 deposited on the hardmask layer 203 ). ≪ / RTI > After the metal (205) on the non-recessed area is removed, the metal (205) filled in the recessed area is over-polished by electrolytic polishing and a part of the substrate (201) is cut as a sample. The surface of the sample is then line scanned using an electron microscope with a model HELIOS 660 and energy disperse spectroscopy with a model X-Max N SDD. The energy of the electron beam is 3 kv. The scan length is about 2 占 퐉, and the number of scan points is 400 points. The scan length of the barrier layer 204 is 1 mu m and the scan length of the metal structure on both sides of the barrier layer 204 is 1 mu m. It can be seen from the measurement results that the weight% content of the oxygen element in the barrier layer 204 adjacent to the metal structure is higher than in the other region, which indicates that the oxide film 206 on the barrier layer 204 deposited on the sidewall of the recessed region 206 Is thicker than the oxide film 206 on the barrier layer 204 deposited on the hard mask layer 203. [

또한, 배리어 층(204)의 숄더들 위에 산화막(206)을 형성하기 위한 단계(304)에서, 도 4b에 제시된 바와 같이, 함몰된 영역들에 충전된 금속(205)은 오버 연마되어 디싱을 형성한다. 배리어 층(204) 위에 형성된 산화막(206)의 두께는 함몰된 영역에 충전된 금속(205)의 오버 연마된 양에 비례한다. 금속(205)의 오버 연마된 양은 배리어 층(204) 및 하드 마스크 층(203)의 두께와 동일하거나 또는 그보다 크다. 일 실시양태에서, 금속(205)의 오버 연마된 양은 300 내지 500 옹스트롬이다.Further, in step 304 for forming the oxide layer 206 on the shoulders of the barrier layer 204, the metal 205 filled in the recessed areas, as shown in Figure 4b, is over-polished to form a dishing do. The thickness of the oxide layer 206 formed on the barrier layer 204 is proportional to the over-polished amount of the metal 205 filled in the recessed area. The overpolished amount of metal 205 is equal to or greater than the thickness of barrier layer 204 and hardmask layer 203. [ In one embodiment, the over-polished amount of metal 205 is between 300 and 500 angstroms.

도 4c에 제시된 바와 같은, 하드 마스크 층(203) 위에 침적된 배리어 층(204) 위의 산화막(206)을 제거하고, 함몰된 영역의 측벽 위에 침적된 배리어 층(204) 위에 특정 두께의 산화막(206)을 보유하는 단계(305). 배리어 층(204) 위의 산화막(206)은 BHF 용액과 같은 습식 에칭에 의해 제거된다. 대안적으로, 배리어 층(204) 위의 산화막(206)은 HF 증기, 또는 HF 증기와 에틸 알코올, 메틸 알코올 또는 IPA 중 하나와의 혼합물과 같은 건식 에칭에 의해 제거된다. 함몰된 영역(207)의 측벽 위에 침적된 배리어 층(204) 위의 보유된 산화막(206)은 배리어 층(204) 위에 연속 막을 형성하며, 보유된 산화막(206)의 두께는 5 옹스트롬보다 크다. 함몰된 영역(207)의 측벽 위에 침적된 배리어 층(204) 위의 산화막(206)이 에칭되며, 배리어 층(204) 위에 연속 막을 형성할 수 없다면, POST-TFE 샘플의 FIB/SEM 단면을 보여주는 도 8에 제시된 바와 같이, 금속(205)과 유전체 층(202) 사이에 샌드위치된 배리어 층(204)은 오버 에칭되며, 이는 배리어 층의 오버 에칭을 나타낸다.The oxide film 206 on the barrier layer 204 deposited on the hard mask layer 203 is removed as shown in FIG. 4C and the oxide film 206 having a specific thickness (see FIG. 4C) is formed on the barrier layer 204 deposited on the sidewall of the recessed region 206). The oxide layer 206 on the barrier layer 204 is removed by wet etching, such as a BHF solution. Alternatively, the oxide layer 206 on the barrier layer 204 is removed by HF vapor, or by dry etching, such as a mixture of HF vapor and one of ethyl alcohol, methyl alcohol or IPA. The retained oxide film 206 on the barrier layer 204 deposited on the sidewalls of the recessed region 207 forms a continuous film over the barrier layer 204 and the thickness of the retained oxide film 206 is greater than 5 angstroms. Showing the FIB / SEM cross-section of the POST-TFE sample, if the oxide layer 206 on the barrier layer 204 deposited on the sidewalls of the recessed area 207 is etched and a continuous film can not be formed on the barrier layer 204 As shown in FIG. 8, the barrier layer 204 sandwiched between the metal 205 and the dielectric layer 202 is overetched, which indicates overetching of the barrier layer.

도 4d에 제시된 바와 같이, 산화막(206)에 대한 높은 선택성을 갖는 에칭에 의해 배리어 층(204) 및 하드 마스크 층(203)을 제거하는 단계로서, 함몰된 영역의 측벽 위에 침적된 배리어 층(204)이 오버 에칭되는 것을 보유된 산화막(206)이 방지하는 단계(306). 높은 선택성은 배리어 층(204) 및 하드 마스크 층(203)의 에칭 속도가 산화막(206)의 에칭 속도보다 매우 높다는 것을 의미한다. 배리어 층(204) 및 하드 마스크 층(203)은 기상 에칭에 의해 제거되고, 기체는 XeF2, XeF4, XeF6, KrF2, BrF3 중에서 선택한다. 예컨대 XeF2를 취하면, XeF2는 특정 온도 및 압력에서 배리어 층 Ta/TaN과 자발적으로 반응한다. XeF2는 Ta/TaN의 등방성 선택 에칭이다. XeF2 기체는 구리 및 유전체 물질들 모두에 대해 우수한 선택성을 갖는다. 에칭 공정 동안 XeF2 기체의 압력은 0.1 Torr 내지 100 Torr이지만, 0.5 Torr 내지 20 Torr가 바람직하다. XeF2는 산화막(206)에 대해 높은 선택성을 가져서, 배리어 층(204) 및 하드 마스크 층(203)의 에칭 공정 동안, 산화막(206)은 함몰된 영역의 측벽 위에 침적된 배리어 층(204)이 오버 에칭되는 것을 방지할 수 있다. 도 7에 제시된 바와 같이, 도 7은 POST-TFE 샘플의 STEM 단면을 도시하며, 이는 비-함몰된 영역 위에 침적된 배리어 층(204)이 완벽하게 제거되지만 금속(205)과 유전체 층(202) 사이에 샌드위치된 배리어 층(204)은 파괴되지 않고 에칭되지 않는 것을 의미하는 완전한 배리어 층 제거 결과를 나타낸다. 비-함몰된 영역들 위의 배리어 층(204) 및 하드 마스크 층(203)이 완전하게 제거되는 경우, 인접한 금속 상호접속들은 유전체 층(202)에 의해 분리된다.Removing the barrier layer 204 and the hardmask layer 203 by etching with a high selectivity to the oxide layer 206 as shown in Figure 4D includes the step of removing the barrier layer 204 deposited on the sidewalls of the recessed region 204 Is prevented by the oxide film 206 being retained from being overetched. High selectivity means that the etch rate of the barrier layer 204 and the hardmask layer 203 is much higher than the etch rate of the oxide layer 206. Barrier layer 204 and the hard mask layer 203 is removed by the vapor phase etching gas is XeF 2, XeF 4, XeF 6 , KrF 2, is selected from BrF 3. For example, taking XeF 2 , XeF 2 spontaneously reacts with the barrier layer Ta / TaN at a certain temperature and pressure. XeF 2 is isotropic selective etching of Ta / TaN. XeF 2 gas has a good selectivity for all of the copper and dielectric materials. During the etching process, but the pressure of the XeF 2 gas is 0.1 Torr to about 100 Torr, preferably in the 0.5 Torr to 20 Torr. XeF 2 is gajyeoseo high selectivity for the oxide film 206, while the etching process of the barrier layer 204 and the hard mask layer 203, the oxide film 206 is deposited over the side wall of the recessed region barrier layer 204 is Over etching can be prevented. 7 shows a STEM cross-section of a POST-TFE sample, which shows that the barrier layer 204 deposited on the non-recessed region is completely removed, but the metal 205 and dielectric layer 202 are removed, The barrier layer 204 sandwiched therebetween exhibits a complete barrier layer removal result meaning that it is not destroyed and not etched. When the barrier layer 204 and the hardmask layer 203 on the non-recessed regions are completely removed, adjacent metal interconnects are separated by the dielectric layer 202.

전술된 바와 같이, 금속(205)이 제거되고, 전해연마에 의해 오버 연마되는 경우, 노출된 배리어 층(204)은 배리어 층(204) 위에 산화막(206)을 형성함으로써 부동태화되며, 함몰된 영역의 측벽 위에 침적된 배리어 층(204) 위의 산화막(206)의 두께는 하드 마스크 층(203) 위에 침적된 배리어 층(204) 위의 산화막(206)보다 두껍다. 하드 마스크 층(203) 위에 침적된 배리어 층(204) 위의 산화막(206)이 제거된 후, 함몰된 영역의 측벽 위에 침적된 배리어 층(204) 위의 보유된 산화막(206)은, 배리어 층(204) 및 하드 마스크 층(203)을 제거하는 동안, 함몰된 영역의 측벽 위에 침적된 배리어 층(204)이 오버 에칭되는 것을 방지하기 위해 배리어 층(204) 위에 연속 막을 형성하며, 이는 반도체 디바이스의 품질을 개선시킨다.The exposed barrier layer 204 is passivated by forming an oxide film 206 over the barrier layer 204 and the depressed area 204 is formed on the barrier layer 204. As described above, when the metal 205 is removed and over-polished by electrolytic polishing, The thickness of the oxide film 206 on the barrier layer 204 deposited on the sidewalls of the hardmask layer 203 is thicker than the oxide film 206 on the barrier layer 204 deposited on the hardmask layer 203. After the oxide film 206 on the barrier layer 204 deposited on the hard mask layer 203 is removed, the retained oxide film 206 on the barrier layer 204 deposited on the sidewall of the recessed area, A continuous film is formed on the barrier layer 204 to prevent the overlaying of the barrier layer 204 deposited on the sidewalls of the recessed region during the removal of the hard mask layer 203 and the hard mask layer 203, .

본 발명의 상기 설명은 예시 및 설명의 목적으로 제공되었다. 이는 포괄적인 것으로 의도하거나, 또는 발명을 개시된 정확한 형태로 한정하려는 의도는 아니며, 명백하게는 상기 교시내용의 관점에서 많은 수정과 변형이 가능하다. 당해 분야의 통상의 기술자에게 명백할 수 있는 이러한 변형 및 수정은, 첨부된 청구범위에 의해 한정된 이 발명의 범위 내에 포함되는 것으로 의도된다.The foregoing description of the invention has been presented for purposes of illustration and description. It is not intended to be exhaustive or to limit the invention to the precise form disclosed, and obviously, many modifications and variations are possible in light of the above teachings. Such variations and modifications as would be apparent to one of ordinary skill in the art are intended to be included within the scope of this invention as defined by the appended claims.

Claims (17)

하드 마스크 층 및 유전체 층 위에 함몰된 영역을 형성하는 단계;
하드 마스크 층, 함몰된 영역의 측벽 및 함몰된 영역의 바닥 위에 배리어 층을 침적하는 단계;
배리어 층 위에 금속을 침적하고, 함몰된 영역을 금속으로 충전하는 단계;
비-함몰된 영역에 침적된 금속을 전해연마(electropolishing)에 의해 제거하는 단계로서, 함몰된 영역에 충전된 금속은 오버 연마되어서 디싱(dishing)을 형성하고, 전해연마 공정 도중에 배리어 층 위에 산화막이 형성되고, 함몰된 영역의 측벽 위에 침적된 배리어 층 위의 산화막의 두께는 하드 마스크 층 위에 침적된 배리어 층 위의 산화막보다 두꺼운 단계;
하드 마스크 층 위에 침적된 배리어 층 위의 산화막을 제거하고, 함몰된 영역의 측벽 위에 침적된 배리어 층 위에 특정 두께의 산화막을 보유하는 단계;
산화막에 대한 높은 선택성을 갖는 에칭에 의해 배리어 층 및 하드 마스크 층을 제거하는 단계로서, 보유된 산화막은 함몰된 영역의 측벽 위에 침적된 배리어 층이 오버 에칭되는 것을 방지하는 단계
를 포함하는,
금속 상호접속을 형성하는 방법.
Forming a recessed region over the hard mask layer and the dielectric layer;
Depositing a barrier layer over the hard mask layer, the sidewalls of the recessed regions and the bottom of the recessed regions;
Depositing a metal on the barrier layer and filling the recessed region with a metal;
Removing the metal deposited in the non-recessed region by electropolishing, wherein the metal filled in the recessed region is over-polished to form dishing, and an oxide film is formed on the barrier layer during the electrolytic polishing process The thickness of the oxide layer on the barrier layer deposited on the sidewalls of the recessed region is thicker than the oxide layer on the barrier layer deposited over the hardmask layer;
Removing the oxide film on the barrier layer deposited on the hard mask layer and retaining a specific thickness of the oxide film on the barrier layer deposited on the sidewall of the recessed region;
Removing the barrier layer and the hard mask layer by etching with a high selectivity to the oxide film, wherein the retained oxide film is formed by a step of preventing overetching of the barrier layer deposited on the sidewalls of the recessed region
/ RTI >
To form a metal interconnect.
제 1 항에 있어서,
상기 금속은 구리인 방법.
The method according to claim 1,
Wherein the metal is copper.
제 1 항에 있어서,
상기 배리어 층은 탄탈럼, 탄탈럼 나이트라이드, 타이타늄, 타이타늄 나이트라이드, 루테늄, 코발트로부터 선택되는 방법.
The method according to claim 1,
Wherein the barrier layer is selected from tantalum, tantalum nitride, titanium, titanium nitride, ruthenium, cobalt.
제 1 항에 있어서,
상기 배리어 층 위에 형성된 산화막의 두께는 상기 함몰된 영역에 충전된 금속의 오버 연마된 양에 비례하는 방법.
The method according to claim 1,
Wherein a thickness of the oxide film formed on the barrier layer is proportional to an over-polished amount of metal filled in the recessed region.
제 4 항에 있어서,
상기 금속의 오버 연마된 양은 상기 배리어 층 및 상기 하드 마스크 층의 두께와 동일하거나 또는 이보다 큰 방법.
5. The method of claim 4,
Wherein the over-polished amount of the metal is equal to or greater than the thickness of the barrier layer and the hard mask layer.
제 4 항에 있어서,
상기 금속의 오버 연마된 양은 300 내지 500 옹스트롬인 방법.
5. The method of claim 4,
Wherein the over-polished amount of the metal is 300 to 500 Angstroms.
제 1 항에 있어서,
상기 배리어 층 위에 형성된 산화막은 습식 에칭에 의해 제거되는 방법.
The method according to claim 1,
Wherein the oxide film formed on the barrier layer is removed by wet etching.
제 7 항에 있어서,
상기 배리어 층 위에 형성된 산화막은 BHF 용액에 의해 제거되는 방법.
8. The method of claim 7,
Wherein the oxide film formed on the barrier layer is removed by a BHF solution.
제 1 항에 있어서,
상기 배리어 층 위에 형성된 산화막은 건식 에칭에 의해 제거되는 방법.
The method according to claim 1,
Wherein the oxide film formed on the barrier layer is removed by dry etching.
제 9 항에 있어서,
상기 배리어 층 위에 형성된 산화막은, HF 증기에 의해 또는 HF 증기와 에틸 알코올, 메틸 알코올 또는 IPA 중 하나의 혼합물에 의해 제거되는 방법.
10. The method of claim 9,
Wherein the oxide film formed on the barrier layer is removed by HF vapor or by a mixture of HF vapor and one of ethyl alcohol, methyl alcohol or IPA.
제 1 항에 있어서,
상기 보유된 산화막은 상기 배리어 층 위에 연속 막을 형성하는 방법.
The method according to claim 1,
Wherein the retained oxide film forms a continuous film on the barrier layer.
제 11 항에 있어서,
상기 보유된 산화막의 두께는 5 옹스트롬보다 큰 방법.
12. The method of claim 11,
Wherein the thickness of the retained oxide layer is greater than 5 angstroms.
제 1 항에 있어서,
상기 배리어 층 및 상기 하드 마스크 층은 기상 에칭에 의해 제거되는 방법.
The method according to claim 1,
Wherein the barrier layer and the hard mask layer are removed by vapor phase etching.
제 13 항에 있어서,
상기 기체는 XeF2, XeF4, XeF6, KrF2, BrF3으로부터 선택되는 방법.
14. The method of claim 13,
Method wherein the base is selected from XeF 2, XeF 4, XeF 6 , KrF 2, BrF 3.
제 1 항에 있어서,
상기 유전체 층의 물질은 저-k 유전체(low-k dielectric)인 방법.
The method according to claim 1,
Wherein the material of the dielectric layer is a low-k dielectric.
제 1 항에 있어서,
상기 유전체 층은 2개의 층들 또는 2개 초과의 층들로 구성되는 방법.
The method according to claim 1,
Wherein the dielectric layer is comprised of two layers or more than two layers.
제 16 항에 있어서,
상기 유전체 층은 2개의 층들로 구성되고, 상기 상부 층의 유전 상수는 상기 하부 층의 유전 상수보다 큰 방법.17. The method of claim 16,
Wherein the dielectric layer is comprised of two layers, and wherein the dielectric constant of the top layer is greater than the dielectric constant of the bottom layer.
KR1020177000636A 2014-07-08 2014-07-08 Method for forming metal interconnection KR102247940B1 (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2014/081790 WO2016004573A1 (en) 2014-07-08 2014-07-08 Method for forming metal interconnection

Publications (2)

Publication Number Publication Date
KR20170030522A true KR20170030522A (en) 2017-03-17
KR102247940B1 KR102247940B1 (en) 2021-05-07

Family

ID=55063476

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020177000636A KR102247940B1 (en) 2014-07-08 2014-07-08 Method for forming metal interconnection

Country Status (4)

Country Link
JP (1) JP6301003B2 (en)
KR (1) KR102247940B1 (en)
CN (1) CN106463455B (en)
WO (1) WO2016004573A1 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653683B (en) * 2016-12-29 2019-09-13 上海集成电路研发中心有限公司 A method of etching buried layer in post-channel interconnection
CN108873172A (en) * 2018-06-29 2018-11-23 中国科学院上海光学精密机械研究所 A kind of powering on the preparation method of adjustable height quality thin film micro-optical device
CN110911350A (en) * 2019-11-22 2020-03-24 上海集成电路研发中心有限公司 Forming method of inclined hole
CN115881549B (en) * 2023-01-19 2023-05-09 合肥晶合集成电路股份有限公司 Method for manufacturing semiconductor structure and semiconductor structure

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6132292A (en) * 1997-09-30 2000-10-17 Nec Corporation Chemical mechanical polishing method suitable for highly accurate planarization
JP2004534396A (en) * 2001-06-14 2004-11-11 ピーピージー インダストリーズ オハイオ， インコーポレイテッド Silica based slurry
US20060057829A1 (en) * 2004-09-15 2006-03-16 Tom Wu Method of forming a damascene structure with integrated planar dielectric layers
US20060189134A1 (en) * 2005-02-24 2006-08-24 International Business Machines Corporation Ta-TaN selective removal process for integrated device fabrication
KR20070085887A (en) * 2004-11-08 2007-08-27 코닌클리즈케 필립스 일렉트로닉스 엔.브이. Planarising damascene structures
JP2009510771A (en) * 2005-09-30 2009-03-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Techniques for forming copper-based metallization layers including conductive capping layers
KR20110051251A (en) * 2008-08-20 2011-05-17 에이씨엠 리서치 (상하이) 인코포레이티드 Barrier layer removal method and apparatus
CN103117245A (en) * 2011-11-17 2013-05-22 盛美半导体设备（上海）有限公司 Formation method of air-gap interconnection structure

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6881664B2 (en) * 2001-08-28 2005-04-19 Lsi Logic Corporation Process for planarizing upper surface of damascene wiring structure for integrated circuit structures
JP2003203911A (en) * 2002-01-07 2003-07-18 Sony Corp Electrolytic polishing method and manufacturing method of wiring
JP4042408B2 (en) * 2002-01-07 2008-02-06 ソニー株式会社 Method for producing copper film
US6790336B2 (en) * 2002-06-19 2004-09-14 Intel Corporation Method of fabricating damascene structures in mechanically weak interlayer dielectrics
TW200949918A (en) * 2002-07-22 2009-12-01 Acm Res Inc Adaptive electropolishing using thickness measurements and removal of barrier and sacrificial layers
JP2004214508A (en) * 2003-01-07 2004-07-29 Ebara Corp Method and apparatus for forming wiring
JP2007173511A (en) * 2005-12-22 2007-07-05 Sony Corp Method for fabricating a semiconductor device
JP2009108405A (en) * 2007-10-10 2009-05-21 Ebara Corp Electrolytic polishing method and apparatus of substrate
JP2009194195A (en) * 2008-02-15 2009-08-27 Panasonic Corp Semiconductor device and method of manufacturing the same
JP5942867B2 (en) * 2013-01-22 2016-06-29 富士通株式会社 Manufacturing method of semiconductor device
CN103199083A (en) * 2013-04-09 2013-07-10 上海华力微电子有限公司 Composite copper spreading retaining layer and manufacturing method thereof

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6132292A (en) * 1997-09-30 2000-10-17 Nec Corporation Chemical mechanical polishing method suitable for highly accurate planarization
JP2004534396A (en) * 2001-06-14 2004-11-11 ピーピージー インダストリーズ オハイオ， インコーポレイテッド Silica based slurry
JP2008141214A (en) * 2001-06-14 2008-06-19 Ppg Ind Ohio Inc Silica-based slurry
US20060057829A1 (en) * 2004-09-15 2006-03-16 Tom Wu Method of forming a damascene structure with integrated planar dielectric layers
KR20070085887A (en) * 2004-11-08 2007-08-27 코닌클리즈케 필립스 일렉트로닉스 엔.브이. Planarising damascene structures
US20060189134A1 (en) * 2005-02-24 2006-08-24 International Business Machines Corporation Ta-TaN selective removal process for integrated device fabrication
JP2009510771A (en) * 2005-09-30 2009-03-12 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド Techniques for forming copper-based metallization layers including conductive capping layers
KR20110051251A (en) * 2008-08-20 2011-05-17 에이씨엠 리서치 (상하이) 인코포레이티드 Barrier layer removal method and apparatus
CN103117245A (en) * 2011-11-17 2013-05-22 盛美半导体设备（上海）有限公司 Formation method of air-gap interconnection structure

Also Published As

Publication number Publication date
JP6301003B2 (en) 2018-03-28
KR102247940B1 (en) 2021-05-07
WO2016004573A1 (en) 2016-01-14
JP2017523610A (en) 2017-08-17
CN106463455A (en) 2017-02-22
CN106463455B (en) 2019-02-15

Similar Documents

Publication Publication Date Title
TWI452658B (en) Through substrate via including variable sidewall profile
TW200845347A (en) Chip carrier substrate including capacitor and method for fabrication thereof
US9330964B2 (en) Semiconductor structures and fabrication methods for improving undercut between porous film and hardmask film
KR102247940B1 (en) Method for forming metal interconnection
US20190393074A1 (en) Barrier layer removal method and semiconductor structure forming method
US9589911B1 (en) Integrated circuit structure with metal crack stop and methods of forming same
KR101842903B1 (en) Method for forming air gap interconnect structure
US8409962B2 (en) Manufacturing method of copper interconnection structure with MIM capacitor
CN104701143B (en) Dual layer hardmask for robust metallization profile
US20140097539A1 (en) Technique for uniform cmp
US8551856B2 (en) Embedded capacitor and method of fabricating the same
TWI697983B (en) Method for forming metal interconnection structure
US20130224948A1 (en) Methods for deposition of tungsten in the fabrication of an integrated circuit
TWI705162B (en) Method for removing barrier layer and method for forming semiconductor structure
TWI621234B (en) Method of forming interconnect structure
TWI717346B (en) Method for removing barrier layer and method for forming semiconductor structure
JP2005150682A (en) Method of forming metal wiring of semiconductor device
US20020058462A1 (en) Chemical mechanical polishing of dielectric materials
WO2011116326A1 (en) Through-silicon via fabrication with etch stop film
WO2016058174A1 (en) Barrier layer removal method and semiconductor structure forming method
US7326632B2 (en) Method for fabricating metal wirings of semiconductor device
US20130234288A1 (en) Trench Structure for an MIM Capacitor and Method for Manufacturing the Same

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant