KR20170026212A - Power gate switching system - Google Patents

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Abstract

The present invention relates to a power gate switching system, which can efficiently supply a virtual voltage to an area having a big voltage drop in a layout of a semiconductor apparatus. The semiconductor apparatus according to an embodiment of the present invention can comprise: a virtual power line extending in a first direction; an N-well extending in the first direction; a first power gate cell disposed in the N-well; a second power gate cell disposed in the N-well; and a third power gate cell disposed between the first and second power gate cells. The virtual power line and the N-well can be disposed in a row. The first and second power gate cells can be a first type of cell. The third power gate cell can be a second type of cell which is different from the first type of cell.

Description

파워 게이트 스위칭 시스템{POWER GATE SWITCHING SYSTEM}[0001] POWER GATE SWITCHING SYSTEM [0002]

본 발명은 스탠다드 셀에 가상 전압을 공급하기 위한 파워 게이트 스위칭 시스템에 관한 것이다.The present invention relates to a power gate switching system for supplying a virtual voltage to a standard cell.

반도체 장치를 구성하는 스탠다드 셀들을 구동시키기 위해 반도체 장치 외부로부터 공급되는 전원 전압은, 일반적으로 파워 게이트 스위치를 통하여 스탠다드 셀로 공급된다. 이때, 파워 게이트 스위치로부터 출력되는 전압은 가상 전압(Virtual voltage)으로 불리기도 한다. 반도체 장치를 안정적으로 구동하기 위해서는 각각의 스탠다드 셀들로 충분한 가상 전압이 공급되어야 한다. 특히, 파워 게이트 스위치와 비교적 멀리 떨어진 곳에서는 전압 강하가 상대적으로 크게 일어난다. 즉, 이러한 장소에 배치된 스탠다드 셀에는 가상 전압이 충분히 공급되지 못하고, 그 결과, 스탠다드 셀이 정상적으로 구동되지 않는 결과가 초래된다. 따라서, 스탠다드 셀들에 충분한 가상 전압을 공급할 뿐만 아니라, 면적 효율성(area effectiveness)을 향상시킬 수 있는 파워 게이트 스위치를 설계하는 것은 매우 중요하다.The power supply voltage supplied from outside the semiconductor device to drive the standard cells constituting the semiconductor device is generally supplied to the standard cell through the power gate switch. At this time, the voltage output from the power gate switch may be referred to as a virtual voltage. In order to stably drive the semiconductor device, a sufficient virtual voltage must be supplied to each of the standard cells. In particular, the voltage drop is relatively large at a relatively far distance from the power gate switch. That is, a virtual voltage is not sufficiently supplied to the standard cell disposed at such a place, and as a result, the standard cell is not normally driven. Therefore, it is very important to design power gate switches that not only provide sufficient virtual voltages for standard cells, but also improve area effectiveness.

본 발명의 기술적 사상은 반도체 장치의 레이아웃에서 전압 강하가 큰 영역에 가상 전압을 효율적으로 공급할 수 있는 파워 게이트 스위칭 시스템을 제공한다.The technical idea of the present invention provides a power gate switching system capable of efficiently supplying a virtual voltage to a region where a voltage drop is large in a layout of a semiconductor device.

본 발명의 기술적 사상은 개선된 면적 효율성을 갖는 파워 게이트 스위칭 시스템을 제공한다.The technical idea of the present invention provides a power gate switching system with improved area efficiency.

본 발명의 실시 예에 따른 반도체 장치는 제 1 방향으로 연장하는 가상 전원 라인, 상기 제 1 방향으로 연장하는 N-웰, 상기 N-웰에 배치되는 제 1 파워 게이트 셀, 상기 N-웰에 배치되는 제 2 파워 게이트 셀, 그리고 상기 제 1 및 상기 제 2 파워 게이트 셀들 사이의 상기 N-웰에 배치되는 제 3 파워 게이트 셀을 포함할 수 있다. 상기 가상 전원 라인과 상기 N-웰은 행에 배치될 수 있고, 상기 제 1 및 상기 제 2 파워 게이트 셀들은 제 1 타입의 셀들일 수 있고, 상기 제 3 파워 게이트 셀은 상기 제 1 타입의 셀들과 다른 제 2 타입의 셀일 수 있다.A semiconductor device according to an embodiment of the present invention includes a virtual power supply line extending in a first direction, an N-well extending in the first direction, a first power gate cell arranged in the N-well, And a third power gate cell disposed in the N-well between the first and second power gate cells. The first and second power gate cells may be cells of a first type and the third power gate cell may be a cell of the first type And a second type of cell.

본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템은 제 1 방향으로 연장하는 제 1 가상 전원 라인, 상기 제 1 가상 전원 라인에 연결되는 제 1 파워 게이트 셀, 상기 제 1 가상 전원 라인에 연결되는 제 2 파워 게이트 셀, 그리고 상기 제 1 가상 전원 라인에 연결되고 상기 제 1 및 상기 제 2 파워 게이트 셀들 사이에 배치되는 제 3 파워 게이트 셀을 포함할 수 있다. 상기 제 1 및 상기 제 2 파워 게이트 셀들 각각은 적어도 하나의 탭을 포함할 수 있고, 상기 제 3 파워 게이트 셀은 탭을 포함하지 않을 수 있다. 상기 제 1 내지 상기 제 3 파워 게이트 셀들, 그리고 상기 제 1 가상 전원 라인은 제 1 행에 배치될 수 있다.A power gate switching system according to an embodiment of the present invention includes a first virtual power supply line extending in a first direction, a first power gate cell connected to the first virtual power supply line, a second power supply line connected to the second virtual power supply line, A power gate cell, and a third power gate cell coupled to the first virtual power supply line and disposed between the first and second power gate cells. Each of the first and second power gate cells may include at least one tab, and the third power gate cell may not include a tab. The first to third power gate cells and the first virtual power supply line may be arranged in a first row.

본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템은 제 1 가상 전원 라인, 제 1 파워 게이트 셀, 및 제 2 파워 게이트 셀을 포함하는 제 1 행, 그리고 제 2 가상 전원 라인, 제 3 파워 게이트 셀, 및 제 4 파워 게이트 셀을 포함하는 제 2 행을 포함할 수 있다. 상기 제 1 파워 게이트 셀은 제 1 및 제 2 확산 영역들 사이에 배치되는 제 2 게이트 전극, 및 적어도 하나의 탭을 포함하고, 상기 제 2 파워 게이트 셀은 제 3 및 제 4 확산 영역들 사이에 배치되는 제 2 게이트 전극을 포함하되 탭을 포함하지 않을 수 있다. 상기 제 3 파워 게이트 셀은 제 5 및 제 6 확산 영역들 사이에 배치되는 제 3 게이트 전극, 및 적어도 하나의 탭을 포함하고, 상기 제 4 파워 게이트 셀은 제 7 및 제 8 확산 영역들 사이에 배치되는 제 4 게이트 전극을 포함하되 탭을 포함하지 않을 수 있다. 상기 제 4 파워 게이트 셀은 상기 제 2 파워 게이트 셀과 연결될 수 있다.A power gate switching system according to an embodiment of the present invention includes a first row including a first virtual power supply line, a first power gate cell, and a second power gate cell, and a second row including a second virtual power supply line, And a second row comprising a fourth power gate cell. Wherein the first power gate cell includes a second gate electrode disposed between the first and second diffusion regions and at least one tab and the second power gate cell is between the third and fourth diffusion regions And may include a second gate electrode disposed thereon but not a tab. Wherein the third power gate cell comprises a third gate electrode disposed between the fifth and sixth diffusion regions and at least one tab and the fourth power gate cell is between the seventh and eighth diffusion regions And may include a fourth gate electrode to be disposed, but not a tab. The fourth power gate cell may be connected to the second power gate cell.

본 발명의 실시 예에 따르면, 반도체 장치의 레이아웃에서 전압 강하가 큰 영역에 가상 전압을 효율적으로 공급할 수 있는 파워 게이트 스위칭 시스템을 제공할 수 있다.According to the embodiment of the present invention, it is possible to provide a power gate switching system capable of efficiently supplying a virtual voltage to a region where a voltage drop is large in a layout of a semiconductor device.

본 발명실시 예에 따르면, 개선된 면적 효율성(area effectiveness)을 갖는 파워 게이트 스위칭 시스템을 제공할 수 있다.According to embodiments of the present invention, it is possible to provide a power gate switching system with improved area effectiveness.

도 1은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 2는 도 1의 A-A' 선에 따른 단면도이다.
도 3은 도 1의 A-A' 선에 따른 또 다른 단면도이다.
도 4는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 5는 도 4의 A-A' 선에 따른 단면도이다.
도 6은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 7은 도 6의 B-B' 선에 따른 단면도이다.
도 8은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 9는 도 8의 B-B' 선에 따른 단면도이다.
도 10은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 11은 도 10의 B-B' 선에 따른 단면도이다.
도 12는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 13은 도 12의 B-B' 선에 따른 단면도이다.
도 14는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다.
도 15는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다.
도 16은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다.
도 17a는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 17b는 도 17a의 A-A'에 따른 단면도이다.
도 17c는 도 17a의 B-B'에 따른 단면도이다.
도 18a는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다.
도 18b는 도 18a의 A-A'에 따른 단면도이다.
도 18c는 도 18a의 B-B'에 따른 단면도이다.
도 19는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다.1 is a plan view showing a power gate switching system according to an embodiment of the present invention.
2 is a cross-sectional view taken along the line AA 'in FIG.
3 is another cross-sectional view along the line AA 'in Fig.
4 is a plan view showing a power gate switching system according to an embodiment of the present invention.
5 is a cross-sectional view taken along line AA 'of FIG.
6 is a plan view showing a power gate switching system according to an embodiment of the present invention.
7 is a cross-sectional view taken along line BB 'of Fig.
8 is a plan view showing a power gate switching system according to an embodiment of the present invention.
9 is a cross-sectional view taken along the line BB 'in Fig.
10 is a plan view showing a power gate switching system according to an embodiment of the present invention.
11 is a cross-sectional view taken along line BB 'of Fig.
12 is a plan view showing a power gate switching system according to an embodiment of the present invention.
13 is a sectional view taken along the line BB 'in Fig.
14 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention.
15 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention.
16 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention.
17A is a plan view showing a power gate switching system according to an embodiment of the present invention.
17B is a cross-sectional view taken along the line A-A 'in FIG. 17A.
17C is a cross-sectional view taken along the line B-B 'in FIG. 17A.
18A is a plan view showing a power gate switching system according to an embodiment of the present invention.
18B is a cross-sectional view taken along the line A-A 'in FIG. 18A.
18C is a cross-sectional view taken along the line B-B 'in FIG. 18A.
19 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention.

아래에서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자(이하, 통상의 기술자)들이 본 발명을 용이하게 실시할 수 있도록, 첨부되는 도면들을 참조하여 본 발명의 실시 예들이 명확하고 상세하게 설명될 것이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the present embodiments of the present invention, examples of which are illustrated in the accompanying drawings, wherein like reference numerals refer to the like elements throughout. Will be explained.

도 1은 본 발명의 예시적인 실시 예에 따른 파워 게이트 스위칭 시스템(power gate switching system)(100)을 보여주는 평면도이다. 도 2는 도 1의 A-A' 선에 따른 단면도이다.1 is a top view showing a power gate switching system 100 according to an exemplary embodiment of the present invention. 2 is a cross-sectional view taken along line A-A 'in Fig.

도 1 및 도 2를 참조하면, 파워 게이트 스위칭 시스템(100)은 P형 기판(P-sub), P형 기판에 형성되는 N웰(N-well), N웰에 형성되는 제 1 확산 영역(101), 제 2 확산 영역(102), 제 3 확산 영역(103), 제 4 확산 영역(104), 제 5 확산 영역(105), 제 6 확산 영역(106), 제 1 확산 영역(101)과 제 2 확산 영역(102) 사이의 N웰 상에 형성되는 제 1 게이트 전극(G1), 제 3 확산 영역(103)과 제 4 확산 영역(104) 사이의 N웰 상에 형성되는 제 2 게이트 전극(G2), 제 5 확산 영역(105)과 제 6 확산 영역(106) 사이의 N웰 상에 형성되는 제 3 게이트 전극(G3), N웰에 제 1 확산 영역(101)과 인접하여 형성되는 제 1 P-탭(P-tab1), N웰에 제 2 확산 영역(102)과 인접하여 형성되는 제 2 P-탭(P-tab2), N웰에 제 3 확산 영역(103)과 인접하여 형성되는 제 3 P-탭(P-tab3), 그리고 N웰에 제 4 확산 영역(104)과 인접하여 형성되는 제 4 P-탭(P-tab4)을 포함할 수 있다.1 and 2, the power gate switching system 100 includes a P-type substrate (P-sub), an N-well formed in the P-type substrate, a first diffusion region The first diffusion region 101, the second diffusion region 102, the third diffusion region 103, the fourth diffusion region 104, the fifth diffusion region 105, the sixth diffusion region 106, Formed on the N well between the third diffusion region 103 and the fourth diffusion region 104. The first gate electrode G1 formed on the N well between the second diffusion region 102 and the second diffusion region 102, A third gate electrode G3 formed on the N well between the fifth diffusion region 105 and the sixth diffusion region 106, a third gate electrode G3 formed on the N well adjacent to the first diffusion region 101, A second P-tab (P-tab2) formed adjacent to the second diffusion region 102 in the N well, a second P-tab (P-tab2) formed adjacent to the third diffusion region 103 in the N well, (P-tab 3) formed adjacent to the fourth diffusion region 104 in the N-well, and a third P-tab P- tab4).

N웰이 제 1 방향(D1)을 따라 연장하도록 형성될 수 있다. 예를 들어, N웰은 N형 불순물로 도핑된 영역일 수 있다.The N well may be formed to extend along the first direction D1. For example, the N-well may be a region doped with an N-type impurity.

제 1 확산 영역(101) 내지 제 6 확산 영역(106)이 N웰에 제 1 방향(D1)을 따라 형성될 수 있다. 제 1 확산 영역(101)과 제 2 확산 영역(102)은 그 위에 제 1 게이트 전극(G1)이 배치될 수 있도록 이격되어 형성될 수 있다. 제 3 확산 영역(103)과 제 4 확산 영역(104)은 그 위에 제 2 게이트 전극(G2)이 배치될 수 있도록 이격되어 형성될 수 있다. 제 5 확산 영역(105)과 제 6 확산 영역(106)은 제 2 확산 영역(102)과 제 3 확산 영역(103) 사이에 형성될 수 있다. 그리고, 제 5 확산 영역(105)과 제 6 확산 영역(106)은 그 위에 제 3 게이트 전극(G3)이 배치될 수 있도록 이격되어 형성될 수 있다. 예를 들어, 제 1 확산 영역(101) 내지 제 6 확산 영역(106)은 P형 불순물로 도핑될 수 있다.The first diffusion region 101 to the sixth diffusion region 106 may be formed in the N well along the first direction D1. The first diffusion region 101 and the second diffusion region 102 may be spaced apart so that the first gate electrode G1 may be disposed thereon. The third diffusion region 103 and the fourth diffusion region 104 may be spaced apart so that the second gate electrode G2 may be disposed thereon. A fifth diffusion region 105 and a sixth diffusion region 106 may be formed between the second diffusion region 102 and the third diffusion region 103. The fifth diffusion region 105 and the sixth diffusion region 106 may be spaced apart from each other so that the third gate electrode G3 may be disposed thereon. For example, the first diffusion region 101 to the sixth diffusion region 106 may be doped with a P-type impurity.

예를 들어, 제 5 확산 영역(105) 및 제 6 확산 영역(106) 각각의 사이즈는 제 1 확산 영역(101) 내지 제 4 확산 영역(104) 각각의 사이즈보다 작을 수 있다. 그리고, 제 3 게이트 전극(G3)의 사이즈(예를 들어, D1 방향으로의 두께)는 제 1 게이트 전극(G1) 또는 제 2 게이트 전극(G2)의 사이즈(예를 들어, D1 방향으로의 두께)보다 작을 수 있다.For example, the sizes of the fifth diffusion region 105 and the sixth diffusion region 106 may be smaller than the sizes of the first diffusion region 101 to the fourth diffusion region 104, respectively. The size (for example, the thickness in the direction D1) of the third gate electrode G3 is set to be equal to the size (for example, the thickness in the direction D1) of the first gate electrode G1 or the second gate electrode G2 ).

제 1 확산 영역(101)에 전원 전압(VDD)이 공급될 수 있다. 그리고, 제 1 게이트 전극(G1)으로 인가된 게이트 전압(Gate_CTRL)에 따라 제 1 확산 영역(101)과 제 2 확산 영역(102) 사이에 제 1 채널(미도시)이 형성되면, 제 1 확산 영역(101)으로 인가된 전원 전압(VDD)은 제 1 채널(미도시)과 제 2 확산 영역(102)을 통하여 가상 전원 전압(Virtual_VDD)의 형태로 출력될 수 있다. 가상 전원 전압(Virtual_VDD)은 논리 회로를 구성하기 위한 스탠다드 셀(미도시)에 제공될 수 있다.The power source voltage V DD may be supplied to the first diffusion region 101. [ When a first channel (not shown) is formed between the first diffusion region 101 and the second diffusion region 102 according to the gate voltage Gate_CTRL applied to the first gate electrode G1, The power supply voltage V DD applied to the region 101 may be output through the first channel (not shown) and the second diffusion region 102 in the form of a virtual power supply voltage (Virtual_V DD ). The virtual power supply voltage (Virtual_V DD ) may be provided in a standard cell (not shown) for constituting a logic circuit.

제 3 확산 영역(103)에 전원 전압(VDD)이 공급될 수 있다. 그리고, 제 2 게이트 전극(G2)으로 인가된 게이트 전압(Gate_CTRL)에 따라 제 3 확산 영역(103)과 제 4 확산 영역(104) 사이에 제 2 채널(미도시)이 형성되면, 제 4 확산 영역(104)으로 인가된 전원 전압(VDD)은 제 2 채널(미도시)과 제 4 확산 영역(104)을 통하여 가상 전원 전압(Virtual_VDD)의 형태로 출력될 수 있다. 가상 전원 전압(Virtual_VDD)은 논리 회로를 구성하기 위한 스탠다드 셀(미도시)에 제공될 수 있다.The power supply voltage V DD may be supplied to the third diffusion region 103. When a second channel (not shown) is formed between the third diffusion region 103 and the fourth diffusion region 104 according to the gate voltage Gate_CTRL applied to the second gate electrode G2, The power supply voltage V DD applied to the region 104 may be output through the second channel (not shown) and the fourth diffusion region 104 in the form of a virtual power supply voltage (Virtual_V DD ). The virtual power supply voltage (Virtual_V DD ) may be provided in a standard cell (not shown) for constituting a logic circuit.

제 5 확산 영역(105)에도 전원 전압(VDD)이 공급될 수 있다. 그리고, 제 3 게이트 전극(G3)으로 인가된 게이트 전압(Gate_CTRL)에 따라 제 5 확산 영역(105)과 제 6 확산 영역(106) 사이에 제 3 채널(미도시)이 형성되면, 제 5 확산 영역(105)으로 인가된 전원 전압(VDD)은 제 3 채널(미도시)과 제 6 확산 영역(106)을 통하여 가상 전원 전압(Virtual_VDD)의 형태로 출력될 수 있다. 가상 전원 전압(Virtual_VDD)은 논리 회로를 구성하기 위한 스탠다드 셀(미도시)에 제공될 수 있다.The power source voltage V DD may be supplied to the fifth diffusion region 105 as well. When a third channel (not shown) is formed between the fifth diffusion region 105 and the sixth diffusion region 106 according to the gate voltage Gate_CTRL applied to the third gate electrode G3, The power supply voltage V DD applied to the region 105 may be output through the third channel (not shown) and the sixth diffusion region 106 in the form of a virtual power supply voltage (Virtual_V DD ). The virtual power supply voltage (Virtual_V DD ) may be provided in a standard cell (not shown) for constituting a logic circuit.

비록 도면에는 도시되지 않았으나, 제 1 게이트 전극(G1)과 N웰 사이, 제 2 게이트 전극(G2)과 N웰 사이, 그리고 제 3 게이트 전극(G3)과 N웰 사이에는 절연막이 형성될 수 있다.Although not shown in the drawing, an insulating film may be formed between the first gate electrode G1 and the N well, between the second gate electrode G2 and the N well, and between the third gate electrode G3 and the N well .

제 1 P-탭(P-tab1)과 제 2 P-탭(P-tab2)은 각각 제 1 확산 영역(101)과 제 2 확산 영역(102)에 인접하여 형성될 수 있다. 제 3 P-탭(P-tab3)과 제 4 P-탭(P-tab4)은 각각 제 3 확산 영역(103)과 제 4 확산 영역(104)에 인접하여 형성될 수 있다. 예를 들어, 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)은 N형 불순물로 도핑된 영역일 수 있다. 예를 들어, 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)의 도핑 농도는 N웰의 도핑 농도와 다를 수 있다. 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)은 제 2 방향(D2)으로 연장하도록 배치될 수 있다. 그리고, 비록 도면에는 제 1 P-탭(P-tab1)이 제 1 확산 영역(101)에 직접 접하지 않는 것으로 도시되었으나, 제 1 P-탭(P-tab1)은 제 1 확산 영역(101) 직접 인접하여 형성될 수 있다. 제 2 P-탭(P-tab2) 내지 제 4 P-탭(P-tab4)도 마찬가지이다.The first P-tab (P-tab1) and the second P-tab (P-tab2) may be formed adjacent to the first diffusion region 101 and the second diffusion region 102, respectively. The third P-tab (P-tab3) and the fourth P-tab (P-tab4) may be formed adjacent to the third diffusion region 103 and the fourth diffusion region 104, respectively. For example, the first P-tab (P-tab1) to the fourth P-tab (P-tab4) may be regions doped with N-type impurities. For example, the doping concentrations of the first P-tab (P-tab1) to the fourth P-tab (P-tab4) may be different from the doping concentration of the N well. The first P-tab (P-tab1) to the fourth P-tab (P-tab4) may be arranged to extend in the second direction (D2). Although the first P-tab P-tab1 is shown as not directly contacting the first diffusion region 101, the first P-tab P- They may be formed directly adjacent to each other. The same applies to the second P-tab (P-tab2) to the fourth P-tab (P-tab4).

제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)에는 바이어스 전압(Vbias)이 인가될 수 있다. 바이어스 전압(Vbias)은 파워 게이트 스위칭 시스템(100)에서 발생할 수 있는 래치-업(latch-up) 현상을 방지할 수 있다. 비록 도면에는, 별도의 바이어스 전압(Vbias)이 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)에 인가되는 것으로 도시되었으나, 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)에 바이어스 전압(Vbias)을 대신하여 전원 전압(VDD)이 인가될 수도 있다.A bias voltage Vbias may be applied to the first P-tab (P-tab1) to the fourth P-tab (P-tab4). The bias voltage Vbias can prevent a latch-up phenomenon that may occur in the power gate switching system 100. Although a separate bias voltage Vbias is shown to be applied to the first P-tab P-tab1 through the fourth P-tab P-tab4 in the figure, the first P-tab P- The power supply voltage V DD may be applied to the fourth P-tab P-tab 4 instead of the bias voltage Vbias.

제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리는 N웰의 도핑 농도에 따라 결정될 수 있다. 즉, 제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리는 파워 게이트 스위칭 시스템(100)에 래치-업 현상이 발생하지 않도록 하는 적절한 거리일 수 있다. 예를 들어, 이들 탭들 사이의 거리는 10㎚ 공정에서 대략 50㎛ 정도일 수 있으나, 이에 한정되는 것은 아니다. 만일 제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리가 임계 거리(예를 들어, 래치-업을 방지할 수 있는 거리)를 초과한다면, 제 5 확산 영역(105) 또는 제 6 확산 영역(106) 부근에 추가적인 P-tab(미도시)이 제공될 수 있다. 한편, 제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리가 래치-업을 발생시키지 않도록 하는 거리일지라도, 제 2 확산 영역(102)과 제 3 확산 영역(103) 사이의 어느 지점에 배치될 스탠다드 셀(미도시)에 공급될 전원 전압(VDD)은 부족할 수 있다. 따라서, 추가적인 P-tab의 제공 없이, 제 5 확산 영역(105), 제 6 확산 영역(106), 및 제 3 게이트 전극(G3)을 제공함으로써, 제 2 확산 영역(102)과 제 3 확산 영역(103) 사이의 어느 지점에 배치될 스탠다드 셀(미도시)에 전원 전압(VDD)을 안정적으로 공급할 수 있다.The distance between the second P-tab (P-tab2) and the third P-tab (P-tab3) can be determined according to the doping concentration of the N well. That is, the distance between the second P-tab (P-tab2) and the third P-tab (P-tab3) may be a suitable distance to prevent the latch-up phenomenon in the power gate switching system 100 from occurring. For example, the distance between these taps may be about 50 micrometers in a 10 nm process, but is not limited thereto. If the distance between the second P-tab (P-tab2) and the third P-tab (P-tab3) exceeds the threshold distance (for example, Additional P-tabs (not shown) may be provided in the vicinity of the region 105 or the sixth diffusion region 106. On the other hand, although the distance between the second P-tab (P-tab2) and the third P-tab (P-tab3) does not cause latch-up, The power supply voltage V DD to be supplied to the standard cell (not shown) to be disposed at any point between the power supply voltage V DD and the power supply voltage V DD may be insufficient. Thus, by providing the fifth diffusion region 105, the sixth diffusion region 106, and the third gate electrode G3, without providing additional P-tabs, the second diffusion region 102 and the third diffusion region 102 The power supply voltage V DD can be stably supplied to a standard cell (not shown) to be disposed at any point between the power supply voltage V DD .

계속하여, 도 1 및 도 2를 참조하면, 제 1 게이트 전극(G1)과 제 3 게이트 전극(G3) 사이의 거리(예를 들어, s1)는 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이의 거리(예를 들어, s2)의 1/2인 것으로 도시되었다. 그러나, 제 1 게이트 전극(G1)과 제 3 게이트 전극(G3) 사이의 거리(예를 들어, s1)는 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이의 거리(예를 들어, s2)의 1/4 내지 3/4일 수 있다. 물론, 제 3 게이트 전극(G3)의 배치에 따라, 제 3 게이트 전극(G3)과 N웰이 오버래핑 되는 영역에 제 3 채널(미도시)이 형성될 수 있도록, 제 5 확산 영역(105)과 제 6 확산 영역(106)은 적절하게 배치되어야 할 것이다.1 and 2, a distance (for example, s1) between the first gate electrode G1 and the third gate electrode G3 is set to be equal to the distance between the first gate electrode G1 and the second gate electrode G2, (E.g., s2) between the first and second gates G2. However, the distance (for example, s1) between the first gate electrode G1 and the third gate electrode G3 is set to a distance between the first gate electrode G1 and the second gate electrode G2 , s2). Of course, according to the arrangement of the third gate electrode G3, the fifth diffusion region 105 and the fifth diffusion region 105 may be formed so that a third channel (not shown) may be formed in the region where the third gate electrode G3 and the N well overlap. The sixth diffusion region 106 should be appropriately disposed.

도 1 및 도 2에 도시된 파워 게이트 스위칭 시스템(100)에는 4 개의 P-탭들이 형성되는 것으로 도시되었다. 그러나, 이에 한정되지 않으며, 도 3에 도시된 바와 같이 파워 게이트 스위칭 시스템(100)은 2 개의 P-탭들을 포함할 수도 있다. 도 1 및 도 2에 도시된 것과 동일한, 도 3에 도시된 참조 부호들은 동일하거나 또는 유사한 구성 요소들을 나타낼 수 있다. 예를 들어, 도 3에 도시된 바와 같이, P-탭(P-tab1)은 제 1 확산 영역(101)에 인접하여 제공될 수 있으며, P-탭(P-tab4)은 제 4 확산 영역(104)에 인접하여 제공될 수 있다. 다른 예로써, P-탭(P-tab1)은 제 1 확산 영역(101)에 인접하여 제공될 수 있으며, P-탭(P-tab4)은 제 3 확산 영역(103)에 인접하여 제공될 수 있다. 다른 예로써, P-탭(P-tab2)은 제 2 확산 영역(102)에 인접하여 제공될 수 있으며, P-탭(P-tab4)은 제 4 확산 영역(104)에 인접하여 제공될 수 있다.It is shown that four P-taps are formed in the power gate switching system 100 shown in FIGS. 1 and 2. However, it is not so limited, and as shown in FIG. 3, the power gate switching system 100 may include two P-taps. The same reference numerals shown in Fig. 3, which are the same as those shown in Figs. 1 and 2, may indicate the same or similar components. For example, as shown in FIG. 3, a P-tab (P-tab1) may be provided adjacent to the first diffusion area 101, and a P-tab (P- 104). ≪ / RTI > As another example, a P-tab (P-tab1) may be provided adjacent to the first diffusion area 101 and a P-tab (P-tab4) may be provided adjacent to the third diffusion area 103 have. As another example, a P-tab (P-tab2) may be provided adjacent to the second diffusion region 102 and a P-tab (P-tab4) may be provided adjacent to the fourth diffusion region 104 have.

도 4는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템(100)을 보여주는 평면도이다. 도 5는 도 4의 A-A' 선에 따른 단면도이다. 4 is a top plan view of a power gate switching system 100 in accordance with an embodiment of the present invention. 5 is a cross-sectional view taken along the line A-A 'in FIG.

파워 게이트 스위칭 시스템(100)은 소자 분리막(shallow trench isolation; STI)들을 포함할 수 있다. 소자 분리막(STI)들은 제 2 P-탭(P-tab2)과 제 5 확산 영역(105) 사이의 공간에 배치될 스탠다드 셀(미도시) 또는 제 6 확산 영역(106)과 제 3 P-탭(P-tap3) 사이의 공간에 배치될 스탠다드 셀(미도시)를 고립시키기 위해 제공될 수 있다. 각각의 소자 분리막(STI)은 각각의 P-탭에 인접하여 제 2 방향(D2)으로 연장하도록 배치될 수 있다. 비록 도면에는 소자 분리막(STI)이 P-탭에 직접 접하지 않고 배치되는 것으로 도시되었으나, 소자 분리막(STI)는 P-탭에 직접 인접하여 배치될 수 있다.The power gate switching system 100 may include shallow trench isolation (STI). The device isolation films (STIs) include a standard cell (not shown) or a sixth diffusion region 106 to be disposed in a space between the second P-tab (P-tab2) and the fifth diffusion region 105, (Not shown) to be disposed in a space between the P-tap 3 and the P-tap 3. Each device isolation film (STI) may be arranged to extend in the second direction (D2) adjacent to each P-tap. Although the device isolation film (STI) is shown as being disposed without directly contacting the P-tab, the device isolation film (STI) may be disposed directly adjacent to the P-tab.

예를 들어, 소자 분리막(STI)들은 실리콘 산화막을 포함할 수 있다. 예를 들어, 소자 분리막(STI)들은 고밀도플라즈마(HDP) 산화막, TEOS (TetraEthylOrthoSilicate), PE-TEOS (Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS (O3-Tetra Ethyl Ortho Silicate), USG (Undoped Silicate Glass), PSG (PhosphoSilicate Glass), BSG (Borosilicate Glass), BPSG (BoroPhosphoSilicate Glass), FSG (Fluoride Silicate Glass), SOG (Spin On Glass) 또는 이들의 조합으로 이루어질 수 있다.For example, the device isolation films (STIs) may include a silicon oxide film. For example, the device isolation films (STIs) may be formed using a high density plasma (HDP) oxide film, TEOS (TetraEthylOrthoSilicate), PE-TEOS (Plasma Enhanced TetraEthylOrthoSilicate), O 3 -TeOS (O 3 -Tetra Ethyl Ortho Silicate) Phosphosilicate glass (PSG), borosilicate glass (BSG), borophosphosilicate glass (BPSG), fluoride silicate glass (FSG), spin on glass (SOG) or a combination thereof.

도 6은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템(200)을 보여주는 평면도이다. 도 7은 도 6의 B-B' 선에 따른 단면도이다. 도 6의 A-A' 선에 따른 단면도는 도 2와 실질적으로 동일하므로, 도 6의 A-A' 선에 따른 단면도는 생략하기로 한다.6 is a plan view showing a power gate switching system 200 according to an embodiment of the present invention. 7 is a cross-sectional view taken along the line B-B 'in Fig. 6 is substantially the same as that of FIG. 2, so that a cross-sectional view taken along the line A-A 'of FIG. 6 is omitted.

도 6 및 도 7을 참조하면, 파워 게이트 스위칭 시스템(200)은 N웰(N-well)이 형성되는 P형 기판(P-sub)을 포함할 수 있다. Referring to FIGS. 6 and 7, the power gate switching system 200 may include a P-type substrate in which an N-well is formed.

파워 게이트 스위칭 시스템(200)은 N웰에 형성되는 제 1 확산 영역(201), 제 2 확산 영역(202), 제 3 확산 영역(203), 제 4 확산 영역(204), 제 5 확산 영역(205) 및 제 6 확산 영역(206)을 포함할 수 있다. 파워 게이트 스위칭 시스템(200)은 제 1 확산 영역(201)과 제 2 확산 영역(202) 사이의 N웰 상에 형성되는 제 1 게이트 전극(G1), 제 3 확산 영역(203)과 제 4 확산 영역(204) 사이의 N웰 상에 형성되는 제 2 게이트 전극(G2), 및 제 5 확산 영역(205)과 제 6 확산 영역(206) 사이의 N웰 상에 형성되는 제 3 게이트 전극(G3)을 포함할 수 있다. The power gate switching system 200 includes a first diffusion region 201, a second diffusion region 202, a third diffusion region 203, a fourth diffusion region 204, a fifth diffusion region 205 and a sixth diffusion region 206. The power gate switching system 200 includes a first gate electrode G1 formed on an N-well between a first diffusion region 201 and a second diffusion region 202, a third diffusion region 203, A second gate electrode G2 formed on the N well between the fifth diffusion region 205 and the fourth diffusion region 206 and a third gate electrode G3 formed on the N well between the fifth diffusion region 205 and the sixth diffusion region 206 ).

예를 들어, 제 1 게이트 전극(G1)과 제 3 게이트 전극(G3) 사이의 거리(예를 들어, s1)는 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이의 거리(예를 들어, s2)의 1/2일 수 있다. 그러나, 제 1 게이트 전극(G1)과 제 3 게이트 전극(G3) 사이의 거리(예를 들어, s1)는 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이의 거리(예를 들어, s2)의 1/4 내지 3/4일 수 있다. 물론, 제 3 게이트 전극(G3)의 배치에 따라, 제 3 게이트 전극(G3)과 N웰이 오버래핑 되는 영역에 제 3 채널(미도시)이 형성될 수 있도록, 제 5 확산 영역(205)과 제 6 확산 영역(206)은 적절하게 배치되어야 할 것이다.For example, the distance (e.g., s1) between the first gate electrode G1 and the third gate electrode G3 is set to a distance between the first gate electrode G1 and the second gate electrode G2 For example, s2. However, the distance (for example, s1) between the first gate electrode G1 and the third gate electrode G3 is set to a distance between the first gate electrode G1 and the second gate electrode G2 , s2). Of course, the fifth diffusion region 205 and the fifth diffusion region 205 may be formed so that a third channel (not shown) may be formed in the region where the third gate electrode G3 and the N well overlap, The sixth diffusion region 206 should be appropriately disposed.

예를 들어, 제 1 확산 영역(201) 내지 제 6 확산 영역(206)은 P형 불순물로 도핑될 수 있다. 제 1 확산 영역(201), 제 3 확산 영역(203), 및 제 5 확산 영역(205)에는 전원 전압(도 2 참조, VDD)이 공급될 수 있다. 제 1 게이트 전극(G1), 제 2 게이트 전극(G2) 및 제 3 게이트 전극(G3)으로 인가된 전압(Gate_CTRL)에 따라, 제 1 확산 영역(201), 제 3 확산 영역(203), 및 제 5 확산 영역(205)으로 인가된 전원 전압(VDD)은 각각 제 2 확산 영역(202), 제 4 확산 영역(204), 및 제 6 확산 영역(206)을 통하여 가상 전원 전압(Virtual_VDD)의 형태로 출력될 수 있다. For example, the first diffusion region 201 to the sixth diffusion region 206 may be doped with a P-type impurity. The power source voltage (see FIG. 2, V DD ) may be supplied to the first diffusion region 201, the third diffusion region 203, and the fifth diffusion region 205. The first diffusion region 201, the third diffusion region 203, and the third diffusion region 203 are formed in accordance with the voltage (Gate_CTRL) applied to the first gate electrode G1, the second gate electrode G2 and the third gate electrode G3, The power supply voltage V DD applied to the fifth diffusion region 205 is applied to the virtual power supply voltage Virtual_V DD through the second diffusion region 202, the fourth diffusion region 204, and the sixth diffusion region 206, ). ≪ / RTI >

예를 들어, 제 5 확산 영역(205) 및 제 6 확산 영역(206) 각각의 사이즈는 제 1 확산 영역(201) 내지 제 4 확산 영역(204) 각각의 사이즈보다 작을 수 있다. 그리고, 제 3 게이트 전극(G3)의 사이즈(예를 들어, D1 방향으로의 두께)는 제 1 게이트 전극(G1) 또는 제 2 게이트 전극(G2)의 사이즈(예를 들어, D1 방향으로의 두께)보다 작을 수 있다. For example, the size of each of the fifth diffusion region 205 and the sixth diffusion region 206 may be smaller than the size of each of the first diffusion region 201 to the fourth diffusion region 204. The size (for example, the thickness in the direction D1) of the third gate electrode G3 is set to be equal to the size (for example, the thickness in the direction D1) of the first gate electrode G1 or the second gate electrode G2 ).

파워 게이트 스위칭 시스템(200)은 N웰에 제 2 방향(D2)으로 연장하도록 제 1 방향으로 따라 형성되는 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)을 포함할 수 있다. 제 1 P-탭(P-tab1)은 제 1 확산 영역(201)과 인접할 수 있다. 제 2 P-탭(P-tab2)은 제 2 확산 영역(202)과 인접할 수 있다. 제 3 P-탭(P-tab3)은 제 3 확산 영역(203)과 인접할 수 있다. 그리고 제 4 P-탭(P-tab4)은 제 4 확산 영역(204)과 인접할 수 있다. 비록 도면에는 P-탭들이 확산 영역에 직접 접하지 않는 것으로 도시되었으나, 실시 예에 따라서 P-탭들은 확산 영역과 직접 접할 수 있다.The power gate switching system 200 includes first P-tabs (P-tab1) to fourth P-tabs (P-tab4) formed along the first direction to extend in the second direction (D2) can do. The first P-tab (P-tab1) may be adjacent to the first diffusion region 201. [ The second P-tab (P-tab2) may be adjacent to the second diffusion region 202. [ The third P-tab (P-tab3) may be adjacent to the third diffusion region 203. [ And the fourth P-tab (P-tab4) may be adjacent to the fourth diffusion region 204. [ Although the figures show that the P-taps do not directly touch the diffusion region, depending on the embodiment, the P-taps may be in direct contact with the diffusion region.

예를 들어, 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)은 N형 불순물로 도핑될 수 있으며, 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)의 도핑 농도는 N웰의 도핑 농도와 다를 수 있다. 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)에는 래치-업 현상을 방지하기 위한 바이어스 전압(도 2 참조, Vbias)이 인가될 수 있다.For example, the first P-tab (P-tab1) to the fourth P-tab (P-tab4) may be doped with N-type impurities, and the first P- The doping concentration of the tap (P-tab4) may be different from the doping concentration of the N-well. A bias voltage (see FIG. 2, Vbias) for preventing the latch-up phenomenon may be applied to the first P-tab (P-tab1) to the fourth P-tab (P-tab4).

파워 게이트 스위칭 시스템(200)은 P형 기판에 제 2 방향(D2)으로 연장하도록 제 1 방향(D1)을 따라 형성되는 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)을 더 포함할 수 있다. 제 1 N-탭(N-tab1)은 제 1 P-탭(P-tab1)이 배치되는 열을 따라 제 2 방향(D2)으로 연장하도록 P형 기판에 형성될 수 있다. 제 2 N-탭(N-tab2)은 제 2 P-탭(P-tab2)이 배치되는 열을 따라 제 2 방향(D2)으로 연장하도록 P형 기판에 형성될 수 있다. 제 3 N-탭(N-tab3)은 제 3 P-탭(P-tab3)이 배치되는 열을 따라 제 2 방향(D2)으로 연장하도록 P형 기판에 형성될 수 있다. 그리고, 제 4 N-탭(N-tab4)은 제 4 P-탭(P-tab4)이 배치되는 열을 따라 제 2 방향(D2)으로 연장하도록 P형 기판에 형성될 수 있다.The power gate switching system 200 includes a first N-tab N-tab1 through a fourth N-tab N-tab1 formed along the first direction D1 to extend in the second direction D2 to the P- tab4). The first N-tab1 may be formed on the P-type substrate to extend in the second direction D2 along the row in which the first P-tab (P-tab1) is disposed. The second N-tab2 may be formed on the P-type substrate to extend in the second direction D2 along the row where the second P-tab P-tab2 is disposed. The third N-tab 3 may be formed on the P-type substrate to extend in the second direction D2 along the row where the third P-tab P-tab 3 is disposed. The fourth N-tab 4 may be formed on the P-type substrate so as to extend in the second direction D2 along the row in which the fourth P-tab P-tab4 is disposed.

예를 들어, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)은 P형 불순물로 도핑될 수 있으며, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)의 도핑 농도는 P형 기판의 도핑 농도와 다를 수 있다. 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)에는 래치-업 현상을 방지하기 위한 바이어스 전압(Vbias2)이 인가될 수 있다. 예를 들어, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)에 인가되는 바이어스 전압(Vbias2)은 접지 전압일 수 있다.For example, the first N-tab1 through the fourth N-tab4 may be doped with a P-type impurity, and the first N- The doping concentration of the tab (N-tab4) may be different from the doping concentration of the P-type substrate. A bias voltage Vbias2 for preventing a latch-up phenomenon may be applied to the first N-tab1 through the fourth N-tab N4. For example, the bias voltage Vbias2 applied to the first N-tab1 to the fourth N-tab4 may be a ground voltage.

예시적으로, 도 6에는 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)이 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)과 떨어져 있는 것으로 도시되었다. 그러나, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)과 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)은 P형 기판과 N웰의 경계에서 서로 맞닿아 있을 수 있다.6 illustrates an example in which the first N-tab1 through the fourth N-tab4 are divided into a first P-tab 1 to a fourth P-tab 4, ≪ / RTI > However, the first N-tab1 to the fourth N-tab4 and the first P-tab P-tab1 to the fourth P-tab P- Lt; RTI ID = 0.0 > N-well. ≪ / RTI >

제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리, 그리고 제 2 N-탭(N-tab2)과 제 3 N-탭(N-tab3) 사이의 거리는 N웰의 도핑 농도 또는 P형 기판의 도핑 농도에 따라 결정될 수 있다. 예를 들어, 제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리, 그리고 제 2 N-탭(N-tab2)과 제 3 N-탭(N-tab3) 사이의 거리는 파워 게이트 스위칭 시스템(200)에 래치-업 현상이 발생하지 않도록 하는 거리일 수 있다.The distance between the second P-tab (P-tab2) and the third P-tab (P-tab3) and the distance between the second N- tab (N-tab2) and the third N- The doping concentration of the N-well or the doping concentration of the P-type substrate. For example, the distance between the second P-tab P-tab2 and the third P-tab P-tab3, and the distance between the second N-tab2 and the third N- May be a distance such that latch-up phenomenon does not occur in the power gate switching system 200. [

마찬가지로, 앞서 도 3에서 설명된 것과 유사하게, P-탭들 중 제 1 P-탭(P-tab1)과 제 3 P-탭(P-tab3)만이 제공되거나, 또는 1 P-탭(P-tab1)과 제 4 P-탭(P-tab4)만이 제공될 수 있다. 나아가, N-탭들 중 제 1 N-탭(N-tab1)과 제 3 N-탭(N-tab3)만이 제공되거나, 또는 1 N-탭(N-tab1)과 제 4 N-탭(N-tab4)만이 제공될 수 있다. 그리고, 파워 게이트 스위칭 시스템(200)은 복수의 소자 분리막(도 4 및 도 5 참조, STI)들을 더 포함할 수 있다.Similarly, only a first P-tab (P-tab1) and a third P-tab (P-tab3) of P-tabs are provided, or a P- ) And a fourth P-tab (P-tab4) may be provided. Further, only the first N-tab1 and the third N-tab3 of the N-tabs are provided, or only the first N-tab1 and the third N- tab4) may be provided. Further, the power gate switching system 200 may further include a plurality of element isolation films (see FIGS. 4 and 5, STIs).

계속하여, 도 6을 참조하면, 제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 공간, 그리고 제 2 N-탭(N-tab2)과 제 3 N-탭(N-tab3) 사이의 공간에는 복수의 스탠다드 셀들(STD Cells)이 배치될 수 있다. 복수의 스탠다드 셀들(STD Cells)에는 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)이 공급될 수 있다. 복수의 스탠다드 셀들(STD Cells) 중, 가상 전원 전압(Virtual_VDD)이 출력되는 제 2 확산 영역(202) 및 제 4 확산 영역(204)에 근접하여 배치되는 스탠다드 셀은 상대적으로 충분한 가상 전원 전압(Virtual_VDD)을 공급받을 것이다. 반면, 가상 전원 전압(Virtual_VDD)이 출력되는 제 2 확산 영역(202)과 제 4 확산 영역(204) 사이의 중간에 배치되는 스탠다드 셀이 공급받는 가상 전원 전압(Virtual_VDD)은 충분하지 않을 수 있다. 가상 전원 전압(Virtual_VDD)을 충분히 공급받지 못하는 스탠다드 셀을 위해 제 5 확산 영역(205), 제 6 확산 영역(206), 및 제 3 게이트 전극(G3)이 더 제공되는 것이다. 이때, 제 6 확산 영역(206)을 통하여 출력된 가상 전원 전압(Virtual_VDD)은 주변의 스탠다드 셀들에 공급될 수 있으며, 따라서, 제 2 및 제 4 확산 영역들(202, 204) 사이에 배치되는 스탠다드 셀들이 안정적으로 구동될 수 있도록 할 수 있다. 6, a space between the second P-tab P-tab 2 and the third P-tab P-tab 3, and a space between the second N-tab 2 and the third N- A plurality of standard cells (STD cells) may be disposed in a space between the tabs (N-tab3). The virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) can be supplied to the plurality of standard cells (STD cells). The standard cells arranged close to the second diffusion region 202 and the fourth diffusion region 204 from which the virtual power supply voltage (Virtual_V DD ) is output among the plurality of standard cells (STD Cells) Virtual_V DD ). On the other hand, the virtual power supply voltage (Virtual_V DD ) supplied by the standard cell arranged in the middle between the second diffusion region 202 and the fourth diffusion region 204 from which the virtual power supply voltage (Virtual_V DD ) is output may be insufficient have. The fifth diffusion region 205, the sixth diffusion region 206, and the third gate electrode G3 are further provided for a standard cell which is not sufficiently supplied with the virtual power supply voltage (Virtual_V DD ). At this time, the virtual power supply voltage (Virtual_V DD ) output through the sixth diffusion region 206 can be supplied to neighboring standard cells, and thus, disposed between the second and fourth diffusion regions 202 and 204 So that the standard cells can be stably driven.

본 발명의 실시 예에 따르면, 추가적인 가상 전원 전압(Virtual_VDD)을 공급하기 위한 제 5 확산 영역(205), 제 6 확산 영역(206), 및 제 3 게이트 전극(G3)을 제공함에 있어, 추가적인 P-탭들을 필요로 하지 않는다. 따라서, 칩 사이즈를 증가시키지 않고도, 스탠다드 셀들에 가상 전원 전압(Virtual_VDD)을 효율적으로 공급할 수 있다. According to an embodiment of the present invention, in providing a fifth diffusion region 205, a sixth diffusion region 206, and a third gate electrode G3 for supplying an additional virtual power supply voltage (Virtual_V DD ) P-tabs are not required. Therefore, it is possible to efficiently supply the virtual power supply voltage (Virtual_V DD ) to the standard cells without increasing the chip size.

도 8은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템(300)을 보여주는 평면도이다. 도 9는 도 8의 B-B' 선에 따른 단면도이다. 도 8의 A-A' 선에 따른 단면도는 도 2와 실질적으로 동일하므로, 도 8의 A-A' 선에 따른 단면도는 생략하기로 한다.8 is a plan view showing a power gate switching system 300 according to an embodiment of the present invention. 9 is a cross-sectional view taken along the line B-B 'in Fig. A sectional view taken along the line A-A 'in FIG. 8 is substantially the same as that shown in FIG. 2, and thus a sectional view taken along the line A-A' in FIG. 8 is omitted.

도 8 및 도 9를 참조하면, P형 기판에 제 1 방향(D1)으로 연장하는 N웰이 형성될 수 있다. 그리고, N웰과 제 2 방향(D2)으로 인접하여 제 1 방향(D1)으로 연장하는 P웰이 형성될 수 있다. 비록 도면에는 N웰과 P웰이 제 2 방향(D2)을 따라 서로 분리되어 있는 것으로 도시되었으나, N웰과 P웰은 제 2 방향(D2)을 따라 서로 맞닿아 있을 수 있다. 한편, 도 8에 도시된 실시 예와는 달리, N웰과 P웰은 포켓 웰(pocket well)로 구성될 수 있다. 예를 들어, P웰은 N웰을 둘러쌀 수 있다. 좀 더 상세하게 설명하면, P형 기판에 P웰이 형성될 수 있으며, P웰 내에 N웰이 형성될 수 있다. 다만, 이러한 포켓 웰은 본 실시 예에서 예시적으로 적용될 수 있는 것임을 이해해야 한다.8 and 9, an N well extending in a first direction D1 may be formed on a P-type substrate. P wells that are adjacent to the N well in the second direction D2 and extend in the first direction D1 may be formed. Although the figure shows that the N well and the P well are separated from each other along the second direction D2, the N well and the P well may be in contact with each other along the second direction D2. Unlike the embodiment shown in FIG. 8, the N well and the P well may be configured as pocket wells. For example, a P well may surround an N well. More specifically, a P well may be formed on a P-type substrate, and an N well may be formed in the P well. It should be understood, however, that such pocket wells are illustratively applicable in this embodiment.

N웰에 형성되는 제 1 확산 영역(301) 내지 제 6 확산 영역(306), 제 1 게이트 전극(G1) 내지 제 3 게이트 전극(G3), 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)은 앞서 도 6 내지 도 7에서 설명된 것과 실질적으로 동일하므로 중복되는 설명은 생략하기로 한다.The first to fifth diffusion regions 301 to 306, the first gate electrode G1 to the third gate electrode G3, the first P-tab (P-tab1) to the fourth The P-tab (P-tab4) is substantially the same as that described above with reference to FIG. 6 to FIG. 7, and thus a duplicated description will be omitted.

도 8 및 도 9에 도시된 바와 같이, P웰에 제 2 방향(D2)으로 연장하도록 제 1 방향(D1)을 따라 형성되는 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)이 더 형성될 수 있다. 제 1 N-탭(N-tab1)은 P웰에서 제 1 P-탭(P-tab1)이 배치되는 열을 따라 제 2 방향(D2)으로 연장할 수 있다. 제 2 N-탭(N-tab2)은 P웰에서 제 2 P-탭(P-tab2)이 배치되는 열을 따라 제 2 방향(D2)으로 연장할 수 있다. 제 3 N-탭(N-tab3)은 P웰에서 제 3 P-탭(P-tab3)이 배치되는 열을 따라 제 2 방향(D2)으로 연장할 수 있다. 그리고, 제 4 N-탭(N-tab4)은 P웰에서 제 4 P-탭(P-tab4)이 배치되는 열을 따라 제 2 방향(D2)으로 연장할 수 있다.(N-tab1) to a fourth N-tab (N-tab1) formed along the first direction D1 so as to extend in the second direction D2 to the P- N-tab4) may be further formed. The first N-tab1 may extend in the second direction D2 along the row in which the first P-tab (P-tab1) is disposed in the P well. The second N-tab2 may extend in the second direction D2 along the row in which the second P-tab P-tab2 is disposed in the P-well. The third N-tab 3 may extend in the second direction D2 along the row in which the third P-tab (P-tab3) is disposed in the P-well. The fourth N-tab 4 may extend in the second direction D2 along the row in which the fourth P-tab P-tab 4 is disposed in the P-well.

예를 들어, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)은 P형 불순물로 도핑될 수 있으며, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)의 도핑 농도는 P웰의 도핑 농도와 다를 수 있다. 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)에는 래치-업 현상을 방지하기 위한 바이어스 전압(Vbias2)이 인가될 수 있다. 예를 들어, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)에 인가되는 바이어스 전압(Vbias2)은 접지 전압일 수 있다.For example, the first N-tab1 through the fourth N-tab4 may be doped with a P-type impurity, and the first N- The doping concentration of the N-tab (N-tab4) may be different from the doping concentration of the P-well. A bias voltage Vbias2 for preventing a latch-up phenomenon may be applied to the first N-tab1 through the fourth N-tab N4. For example, the bias voltage Vbias2 applied to the first N-tab1 to the fourth N-tab4 may be a ground voltage.

예시적으로, 도 8에는 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)이 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)과 떨어져 있는 것으로 도시되었다. 그러나, N웰과 P웰은 서로 맞닿아 있을 수 있으며, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)과 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)은 N웰과 P웰의 경계에서 서로 맞닿아 있을 수 있다.8 illustrates a first P-tab (P-tab1) to a fourth P-tab (N-tab4) in which the first N-tab1 to the fourth N- ≪ / RTI > However, the N-well and the P-well may be in contact with each other, and the first N-tabs N-tab1 through N-tab4 and the first P-tabs P- The P-tab (P-tab4) may be in contact with each other at the boundary between the N-well and the P-well.

마찬가지로, 제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리, 그리고 제 2 N-탭(N-tab2)과 제 3 N-탭(N-tab3) 사이의 거리는 N웰의 도핑 농도 또는 P웰의 도핑 농도에 따라 결정될 수 있다. 예를 들어, 제 2 P-탭(P-tab2)과 제 3 P-탭(P-tab3) 사이의 거리, 그리고 제 2 N-탭(N-tab2)과 제 3 N-탭(N-tab3) 사이의 거리는 파워 게이트 스위칭 시스템(300)에 래치-업 현상이 발생하지 않도록 하는 거리일 수 있다.Similarly, the distance between the second P-tab P-tab2 and the third P-tab P-tab3 and the distance between the second N- tap N-tab2 and the third N- May be determined according to the doping concentration of the N well or the doping concentration of the P well. For example, the distance between the second P-tab P-tab2 and the third P-tab P-tab3, and the distance between the second N-tab2 and the third N- May be a distance such that latch-up phenomenon does not occur in the power gate switching system 300. [

마찬가지로, 앞서 도 3에서 설명된 것과 유사하게, P-탭들 중 제 1 P-탭(P-tab1)과 제 3 P-탭(P-tab3)만이 제공되거나, 또는 1 P-탭(P-tab1)과 제 4 P-탭(P-tab4)만이 제공될 수 있다. 나아가, N-탭들 중 제 1 N-탭(N-tab1)과 제 3 N-탭(N-tab3)만이 제공되거나, 또는 1 N-탭(N-tab1)과 제 4 N-탭(N-tab4)만이 제공될 수 있다. 그리고, 파워 게이트 스위칭 시스템(300)은 복수의 소자 분리막(도 4 및 도 5 참조, STI)들을 더 포함할 수 있다.Similarly, only a first P-tab (P-tab1) and a third P-tab (P-tab3) of P-tabs are provided, or a P- ) And a fourth P-tab (P-tab4) may be provided. Further, only the first N-tab1 and the third N-tab3 of the N-tabs are provided, or only the first N-tab1 and the third N- tab4) may be provided. The power gate switching system 300 may further include a plurality of device isolation films (see FIGS. 4 and 5, STIs).

도 10은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템(400)을 보여주는 평면도이다. 도 11은 도 10의 B-B' 선에 따른 단면도이다. 도 10의 A-A' 선에 따른 단면도는 도 2와 실질적으로 동일하므로, 도 10의 A-A' 선에 따른 단면도는 생략하기로 한다.10 is a plan view showing a power gate switching system 400 according to an embodiment of the present invention. 11 is a cross-sectional view taken along the line B-B 'in FIG. 10 is substantially the same as that of FIG. 2, and therefore, a sectional view taken along the line A-A 'of FIG. 10 is omitted.

도 10 및 도 11을 참조하여 파워 게이트 스위칭 시스템(400)이 상세하게 설명될 것이다. 파워 게이트 스위칭 시스템(400)은 제 1 방향(D1)으로 연장하도록 형성되는 N웰, N웰에 형성되는 제 1 확산 영역(401) 내지 제 6 확산 영역(406), 제 1 게이트 전극(G1) 내지 제 3 게이트 전극(G3), 그리고 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)을 포함할 수 있다. 제 1 확산 영역(401) 내지 제 6 확산 영역(406)은 P형 분술물로 도핑될 수 있으며, 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)은 N형 불순물로 도핑될 수 있다. 예를 들어, 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4)의 도핑 농도는 N웰의 도핑 농도와 다를 수 있다. The power gate switching system 400 will be described in detail with reference to FIGS. 10 and 11. FIG. The power gate switching system 400 includes an N well formed to extend in the first direction D1, a first diffusion region 401 to a sixth diffusion region 406 formed in the N well, a first gate electrode G1, A third gate electrode G3, and a first P-tab P-tab1 through a fourth P-tab P-tab4. The first to sixth diffusion regions 401 to 406 may be doped with a P-type impurity, and the first to fourth P-tabs to P-tabs 4 may be doped with N-type Can be doped with impurities. For example, the doping concentrations of the first P-tab (P-tab1) to the fourth P-tab (P-tab4) may be different from the doping concentration of the N well.

제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이의 거리는 N웰의 도핑 농도를 고려하여 설정될 수 있다. 즉, 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 은 파워 게이트 스위칭 시스템(400)에 래치-업이 발생하지 않도록 하는 거리만큼 이격될 수 있다. 그리고, 제 1 게이트 전극(G1)과 제 3 게이트 전극(G3) 사이의 거리(s1)는 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이의 거리(s2) 1/4 내지 3/4일 수 있다.The distance between the first gate electrode G1 and the second gate electrode G2 may be set in consideration of the doping concentration of the N well. That is, the first gate electrode G1 and the second gate electrode G2 may be spaced apart by a distance such that latch-up does not occur in the power gate switching system 400. The distance s1 between the first gate electrode G1 and the third gate electrode G3 is set to a distance s2 between 1/4 and 3 mm between the first gate electrode G1 and the second gate electrode G2 / 4.

N웰에 형성되는 이러한 구성 요소들은 앞서 도 1, 도 2, 및 도 6 등에서 설명한 것과 실질적으로 동일하므로 상세한 설명은 생략하기로 한다.Since these elements formed in the N well are substantially the same as those described with reference to FIGS. 1, 2, and 6, detailed description thereof will be omitted.

파워 게이트 스위칭 시스템(400)은 P형 기판에 제 2 방향(D2)으로 연장하고 제 1 방향(D1)을 따라 형성되는 제 7 확산 영역(407) 내지 제 12 확산 영역(412)을 포함할 수 있다. 제 7 확산 영역(407)은 제 1 확산 영역(401)이 형성되는 열을 따라 형성될 수 있다. 예를 들어, 제 7 확산 영역(407)은 N형 불순물로 도핑될 수 있다. 이와 유사하게, 제 8 확산 영역(408) 내지 제 12 확산 영역(412)도 제 2 확산 영역(402) 내지 제 6 확산 영역(406)이 형성되는 열을 따라 각각 형성될 수 있다. The power gate switching system 400 may include a seventh diffusion region 407 to a twelfth diffusion region 412 extending in the second direction D2 and along the first direction D1 to the P- have. The seventh diffusion region 407 may be formed along the row in which the first diffusion region 401 is formed. For example, the seventh diffusion region 407 may be doped with an N-type impurity. Likewise, the eighth diffusion region 408 to the twelfth diffusion region 412 may be formed along the rows in which the second diffusion region 402 to the sixth diffusion region 406 are formed, respectively.

제 4 게이트 전극(G4)이 제 7 확산 영역(407)과 제 8 확산 영역(408) 사이의 P형 기판 상에 형성될 수 있다. 제 5 게이트 전극(G5)이 제 9 확산 영역(409)과 제 10 확산 영역(410) 사이의 P형 기판 상에 형성될 수 있다. 제 6 게이트 전극(G6)이 제 11 확산 영역(411)과 제 12 확산 영역(412) 사이의 P형 기판 상에 형성될 수 있다. 비록 도면에 도시되지 않았지만, 제 4 게이트 전극(G4)과 P형 기판 사이, 제 5 게이트 전극(G5)과 P형 기판 사이, 그리고 제 6 게이트 전극(G6)과 P형 기판 사이에는 절연막들이 더 제공될 수 있다. 예를 들어, 제 7 확산 영역(407) 내지 제 12 확산 영역(412)은 N형 분술물로 도핑될 수 있다.A fourth gate electrode G4 may be formed on the P-type substrate between the seventh diffusion region 407 and the eighth diffusion region 408. [ A fifth gate electrode G5 may be formed on the P-type substrate between the ninth diffusion region 409 and the tenth diffusion region 410. [ A sixth gate electrode G6 may be formed on the P-type substrate between the eleventh diffusion region 411 and the twelfth diffusion region 412. [ Although not shown in the drawing, insulating films are formed between the fourth gate electrode G4 and the P-type substrate, between the fifth gate electrode G5 and the P-type substrate, and between the sixth gate electrode G6 and the P- Can be provided. For example, the seventh diffusion region 407 to the twelfth diffusion region 412 may be doped with an N-type impurity.

제 1 N-탭(N-tab1)과 제 2 N-탭(N-tab2)이 각각 제 7 확산 영역(407)과 제 8 확산 영역(408)에 인접하여 P형 기판에 형성될 수 있다. 비록 도면에는, 제 1 N-탭(N-tab1)과 제 2 N-탭(N-tab2)이 각각 제 7 확산 영역(407)과 제 8 확산 영역(408)과 직접 접하지 않는 것으로 도시되었으나, 제 1 N-탭(N-tab1)과 제 2 N-탭(N-tab2)은 각각 제 7 확산 영역(407)과 제 8 확산 영역(408)과 직접 접할 수도 있다. 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)은 P형 불순물로 도핑될 수 있다. 예를 들어, 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4)의 도핑 농도는 P형 기판의 도핑 농도와 다를 수 있다. The first N-tab1 and the second N-tab2 may be formed on the P-type substrate adjacent to the seventh diffusion region 407 and the eighth diffusion region 408, respectively. Although the figure shows that the first N-tab1 and the second N-tab N-tab2 are not in direct contact with the seventh diffusion region 407 and the eighth diffusion region 408, respectively , The first N-tab1 and the second N-tab2 may be in direct contact with the seventh diffusion region 407 and the eighth diffusion region 408, respectively. The first N-tabs (N-tab1) to the fourth N-tabs (N-tab4) may be doped with P-type impurities. For example, the doping concentrations of the first N-tabs N-tabl to the fourth N-tabs may differ from the doping concentration of the P-type substrate.

제 7 확산 영역(407)에는 접지 전압(VSS)이 인가될 수 있다. 제 4 게이트 전극(G4)으로 입력되는 전압(Gate_CTRL)에 따라, 접지 전압(VSS)은 제 8 확산 영역(408)을 통하여 가상 접지 전압(Virtual_VSS)의 형태로 출력될 수 있다. 가상 접지 전압(Virtual_VSS)은 인근의 스탠다드 셀(미도시)에 공급될 수 있다. 그리고, 접지 전압(VSS) 역시 인근의 스탠다드 셀(미도시)에 공급될 수 있다. A ground voltage V SS may be applied to the seventh diffusion region 407. 4 according to the gate electrode voltage (Gate_CTRL) input to the (G4), a ground voltage (V SS) may be output in the form of a virtual ground voltage (Virtual_V SS) through the eighth diffusion region 408. The virtual ground voltage (Virtual_V SS ) can be supplied to a nearby standard cell (not shown). The ground voltage V SS can also be supplied to a nearby standard cell (not shown).

파워 게이트 스위칭 시스템(400)에 래치-업이 발생하는 것을 방지하기 위해, 제 1 N-탭(N-tab1)과 제 2 N-탭(N-tab2)에 바이어스 전압(Vbias2)이 인가될 수 있다. 비록 도면에는 제 1 N-탭(N-tab1)과 제 2 N-탭(N-tab2)에 별도의 바이어스 전압(Vbias2)이 인가되는 것으로 도시되었으나, 제 1 N-탭(N-tab1)과 제 2 N-탭(N-tab2)에는 접지 전압(VSS)이 인가될 수도 있다.To prevent latch-up from occurring in the power gate switching system 400, a bias voltage Vbias2 may be applied to the first N-tab1 and the second N-tab N-tab2 have. Although a separate bias voltage Vbias2 is applied to the first N-tab1 and the second N-tab2, the first N-tab1 and the second N- And a ground voltage (V SS ) may be applied to the second N-tab (N-tab2).

제 3 N-탭(N-tab3)과 제 4 N-탭(N-tab4)이 각각 제 9 확산 영역(409)과 제 10 확산 영역(410)에 인접하여 P형 기판에 형성될 수 있다. 비록 도면에는, 제 3 N-탭(N-tab3)과 제 4 N-탭(N-tab4)이 각각 제 9 확산 영역(409)과 제 10 확산 영역(410)과 직접 접하지 않는 것으로 도시되었으나, 제 3 N-탭(N-tab3)과 제 4 N-탭(N-tab4)은 각각 제 9 확산 영역(409)과 제 10 확산 영역(410)과 직접 접하도록 형성될 수도 있다.The third N-tab 3 and the fourth N-tab 4 may be formed on the P-type substrate adjacent to the ninth diffusion region 409 and the tenth diffusion region 410, respectively. Although the figure shows that the third N-tab 3 and the fourth N-tab 4 are not in direct contact with the ninth diffusion region 409 and the tenth diffusion region 410, respectively The third N-tab 3 and the fourth N-tab 4 may be formed to directly contact the ninth diffusion region 409 and the tenth diffusion region 410, respectively.

제 9 확산 영역(409)에는 접지 전압(VSS)이 인가될 수 있다. 제 5 게이트 전극(G5)으로 입력되는 전압(Gate_CTRL)에 따라, 접지 전압(VSS)은 제 10 확산 영역(410)을 통하여 가상 접지 전압(Virtual_VSS)의 형태로 출력될 수 있다. 가상 접지 전압(Virtual_VSS)은 인근의 스탠다드 셀(미도시)에 공급될 수 있다. 그리고, 접지 전압(VSS) 역시 인근의 스탠다드 셀(미도시)에 공급될 수 있다. A ground voltage V SS may be applied to the ninth diffusion region 409. Claim 5 according to the gate electrode voltage (Gate_CTRL) input to (G5), the ground voltage (V SS) may be output in the form of a virtual ground voltage (Virtual_V SS) via a first diffusion region 10 (410). The virtual ground voltage (Virtual_V SS ) can be supplied to a nearby standard cell (not shown). The ground voltage V SS can also be supplied to a nearby standard cell (not shown).

제 3 N-탭(N-tab3)과 제 4 N-탭(N-tab4)에 바이어스 전압(Vbias2)이 인가될 수 있다. 비록 도면에는 제 3 N-탭(N-tab3)과 제 4 N-탭(N-tab4)에 별도의 바이어스 전압(Vbias2)이 인가되는 것으로 도시되었으나, 제 3 N-탭(N-tab3)과 제 4 N-탭(N-tab4)에는 접지 전압(VSS)이 인가될 수도 있다.A bias voltage Vbias2 may be applied to the third N-tab3 and the fourth N-tab4. Although a separate bias voltage Vbias2 is applied to the third N-tab3 and the fourth N-tab4, the third N-tab3 and the fourth N- And the fourth N-tab (N-tab4) may be applied with the ground voltage (V SS ).

가상 접지 전압(Virtual_VSS)이 출력되는 제 8 확산 영역(408) 또는 제 10 확산 영역(410)과 비교적 인접하여 배치되는 스탠다드 셀들은 상대적으로 가상 접지 전압(Virtual_VSS)을 충분히 공급받을 수 있을 것이다. 반면, 가상 접지 전압(Virtual_VSS)이 출력되는 제 8 확산 영역(408)과 제 10 확산 영역(410)의 중간 즈음에 배치되는 스탠다드 셀들은 상대적으로 가상 접지 전압(Virtual_VSS)을 충분히 공급받지 못할 수 있다. 이러한 가상 접지 전압(Virtual_VSS)을 충분히 공급받지 못하는 스탠다드 셀을 위하여 제 11 확산 영역(411), 제 12 확산 영역(412), 및 제 6 게이트 전극(G6)이 더 제공되는 것이다.The standard cells arranged relatively adjacent to the eighth diffusion region 408 or the tenth diffusion region 410 where the virtual ground voltage (Virtual_V SS ) is output may be supplied with a relatively large virtual ground voltage (Virtual_V SS ) . On the other hand, the standard cells arranged midway between the eighth diffusion region 408 and the tenth diffusion region 410 where the virtual ground voltage (Virtual_V SS ) is outputted are not sufficiently supplied with the virtual ground voltage (Virtual_V SS ) . An eleventh diffusion region 411, a twelfth diffusion region 412, and a sixth gate electrode G6 are further provided for a standard cell in which the virtual ground voltage (Virtual_V SS ) is not sufficiently supplied.

예를 들어, 제 11 확산 영역(411) 및 제 12 확산 영역(412)의 사이즈(예를 들어, D1 방향으로의 폭)는 제 7 확산 영역(407) 내지 제 10 확산 영역(410)의 사이즈(예를 들어, D1 방향으로의 폭)보다 작을 수 있다. 그리고, 제 6 게이트 전극(G6)의 사이즈(예를 들어, D1 방향으로의 폭)도 제 4 게이트 전극(G4) 또는 제 5 게이트 전극(G5)의 사이즈(예를 들어, D1 방향으로의 폭)보다 작을 수 있다.For example, the sizes (for example, the width in the direction D1) of the eleventh diffusion region 411 and the twelfth diffusion region 412 are set to be equal to the sizes of the seventh diffusion region 407 to the tenth diffusion region 410 (For example, the width in the direction D1). The size (for example, the width in the direction D1) of the sixth gate electrode G6 is also set to be the same as the size of the fourth gate electrode G4 or the fifth gate electrode G5 (for example, ).

본 발명의 실시 예에 따라 제 5, 6 확산 영역들(405, 406) 및 제 3 게이트 전극(G3), 그리고 제 11, 12 확산 영역들(411, 412) 및 제 6 게이트 전극(G6)을 제공함으로써, 가상 전원 전압(Virtual_VDD) 또는 가상 접지 전압(Virtual_VSS)을 충분히 공급받지 못하는 영역(예를 들어, 402와 404 사이 또는 408과 410 사이의 어느 지점)에 배치되는 스탠다드 셀에 가상 전원 전압(Virtual_VDD) 또는 가상 접지 전압(Virtual_VSS)을 각각 안정적으로 공급할 수 있다. 뿐만 아니라, 추가적인 P-탭 또는 N-탭 없이 비교적 작은 사이즈의 구성 요소들을 추가로 제공함으로써 칩 사이즈를 감소시킬 수 있다.The fifth and sixth diffusion regions 405 and 406 and the third gate electrode G3 and the eleventh and twelfth diffusion regions 411 and 412 and the sixth gate electrode G6 are formed in accordance with an embodiment of the present invention. (For example, between 402 and 404 or at some point between 408 and 410) in which the virtual power supply voltage (Virtual_V DD ) or the virtual ground voltage (Virtual_V SS ) is not sufficiently supplied The voltage (Virtual_V DD ) or the virtual ground voltage (Virtual_V SS ) can be supplied stably. In addition, it is possible to reduce the chip size by additionally providing relatively small-sized components without additional P-tabs or N-tabs.

도 12는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템(500)을 보여주는 평면도이다. 도 13은 도 12의 B-B' 선에 따른 단면도이다. 도 12의 A-A' 선에 따른 단면도는 도 2와 실질적으로 동일하므로, 도 12의 A-A' 선에 따른 단면도는 생략하기로 한다.12 is a plan view showing a power gate switching system 500 according to an embodiment of the present invention. 13 is a cross-sectional view taken along line B-B 'in Fig. 12 is substantially the same as that of FIG. 2, and hence the sectional view taken along the line A-A 'of FIG. 12 is omitted.

도 12 및 도 13를 참조하여 파워 게이트 스위칭 시스템(500)이 상세하게 설명될 것이다. 파워 게이트 스위칭 시스템(500)은 제 1 방향(D1)을 따라 그 표면에 N웰이 형성되고, 그리고 N웰에 제 2 방향(D2)으로 인접하여 제 1 방향(D1)을 따라 그 표면에 P웰이 형성되는 P형 기판을 포함할 수 있다. 한편, N웰과 P웰은 포켓 웰(pocket well)로 구성될 수 있다. 예를 들어, P웰은 N웰을 둘러싸도록 형성될 수 있다.The power gate switching system 500 will be described in detail with reference to Figs. 12 and 13. Fig. The power gate switching system 500 includes N wells formed on its surface along the first direction D1 and P adjacent to the N wells in the second direction D2 along the first direction D1. And a P-type substrate on which the well is formed. On the other hand, the N well and the P well may be configured as a pocket well. For example, the P-well may be formed to surround the N-well.

파워 게이트 스위칭 시스템(500)은 P웰에 형성되는 제 7 확산 영역(507) 내지 제 12 확산 영역들(512) 및 제 1 N-탭(N-tab1) 내지 제 4 N-탭(N-tab4), 그리고 P웰에 형성되는 제 4 게이트 전극(G4) 내지 제 6 게이트 전극(G6)을 포함할 수 있다. 이를 제외하고, 파워 게이트 스위칭 시스템(500)은 도 10 및 도 11에 도시된 것과 유사하다. 예를 들어, 파워 게이트 스위칭 시스템(500)은 N웰에 형성되는 제 1 확산 영역(501) 내지 제 6 확산 영역들(506) 및 제 1 P-탭(P-tab1) 내지 제 4 P-탭(P-tab4), 그리고 N웰에 형성되는 제 1 게이트 전극(G1) 내지 제 3 게이트 전극(G3)을 포함할 수 있다. 그러므로, 상세한 설명은 생략하기로 한다.The power gate switching system 500 includes a seventh diffusion region 507 to a twelfth diffusion regions 512 and a first N-tab1 to a fourth N- ), And fourth to sixth gate electrodes G4 to G6 formed in the P-well. Except for this, the power gate switching system 500 is similar to that shown in Figures 10 and 11. For example, the power gate switching system 500 may include a first diffusion region 501 to a sixth diffusion region 506 formed in the N well and a first P-tap P-tab1 to a fourth P- (P-tab4), and first to third gate electrodes (G1) to (G3) formed in the N-well. Therefore, a detailed description will be omitted.

예를 들어, 제 1 게이트 전극(G1)과 제 3 게이트 전극(G3) 사이의 거리(s1)는 제 1 게이트 전극(G1)과 제 2 게이트 전극(G2) 사이의 거리(s2)의 1/4 내지 3/4일 수 있으며, 제 4 게이트 전극(G4)과 제 6 게이트 전극(G6) 사이의 거리(s1)는 제 4 게이트 전극(G4)과 제 5 게이트 전극(G5) 사이의 거리(s2)의 1/4 내지 3/4일 수 있다. 그리고, 확산 영역들(505, 506, 511, 512)의 사이즈(예를 들어, D1 방향으로의 폭)은 확산 영역들(501 내지 504, 또는 507 내지 510)의 사이즈(예를 들어, D1 방향으로의 폭)보다 작을 수 있다. 게이트 전극들(G3, G6)의 사이즈(예를 들어, D1 방향으로의 폭)도 게이트 전극들(G1, G2, G4, G5)의 사이즈(예를 들어, D1 방향으로의 폭)보다 작을 수 있다.For example, the distance s1 between the first gate electrode G1 and the third gate electrode G3 is 1/2 of the distance s2 between the first gate electrode G1 and the second gate electrode G2, 4 to 3/4 and the distance s1 between the fourth gate electrode G4 and the sixth gate electrode G6 may be a distance between the fourth gate electrode G4 and the fifth gate electrode G5 s2 to 1/4 of 3/4. The size (for example, the width in the direction D1) of the diffusion regions 505, 506, 511 and 512 is equal to the size of the diffusion regions 501 to 504 or 507 to 510 Of the width of the first region. The size (for example, the width in the direction D1) of the gate electrodes G3 and G6 may be smaller than the size (for example, the width in the direction D1) of the gate electrodes G1, G2, G4 and G5 have.

도 14는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다. 설명의 간소화를 위해, 소자 분리막(도 4 참조, STI)은 도시되지 않았다.14 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention. For simplicity of explanation, the element isolation film (see FIG. 4, STI) is not shown.

도 14를 참조하면, P형 기판에 제 1 방향(D1)으로 연장하는 복수의 N웰들이 제 2 방향(D2)을 따라 형성되었다. 구체적으로, N웰들은 제 1 행(Row1), 제 3 행(Row3), 및 제 5 행(Row5)을 따라 형성되었다. 그리고, 도면에 도시된 바와 같이, 제 1 방향(D1)을 따라 N웰들을 가로지르는 가상 전원 라인(Virtual_VDD)들이 배치되었으며, 제 1 방향(D1)을 따라 P형 기판을 가로지르는 접지 라인(VSS)들이 배치되었다. 제 2 방향(D2)으로 가상 전원 라인(Virtual_VDD)과 접지 라인(VSS) 사이의 거리를 1H (1height)라 일컬어질 수 있다.Referring to FIG. 14, a plurality of N wells extending in a first direction D1 are formed on a P-type substrate along a second direction D2. Specifically, the N wells were formed along the first row (Row1), the third row (Row3), and the fifth row (Row5). As shown in the drawing, virtual power lines (Virtual_V DD ) that are disposed across N wells along a first direction D1 are arranged and are connected to a ground line V SS ) were deployed. The distance between the virtual power supply line (Virtual_V DD ) and the ground line (V SS ) in the second direction (D2) can be referred to as 1H (1height).

반도체 논리 회로를 구성하기 위해 P형 기판과 N웰 상에 각종 스탠다드 셀(미도시)이 배치될 것이며, 스탠다드 셀들(미도시)에 가상 전원(Virtual_VDD)을 공급하기 위한 파워 게이트 스위치 시스템이 배치될 것이다. 우선 레이아웃 설계 툴에 따라, 파워 게이트 셀 및 파워 게이트 셀에 인접하는 P-탭(P-tab)들이 유니폼하게 배치될 것이다. Various standard cells (not shown) are arranged on the P-type substrate and the N-well in order to constitute the semiconductor logic circuit, and a power gate switch system for supplying the virtual power supply (Virtual_V DD ) to the standard cells Will be. First, according to the layout design tool, P-tabs adjacent to the power gate cell and the power gate cell will be uniformly arranged.

예를 들어, 제 1 셀(601)이 제 1 행(Row1)의 N웰에 형성될 수 있다. 제 1 셀(601)은 적어도 하나의 게이트 전극과 적어도 두 개의 확산 영역들을 포함할 수 있다. 제 1 셀에 형성되는 적어도 두 개의 확산 영역들은 P형 불순물로 도핑된 영역 수 있다. 그리고, 제 1 셀(601)에 인접하여 두 개의 P-탭(P-tab)들이 형성될 수 있다. 도 14에 도시된 바와 같이, 두 개의 P-탭(P-tab)들은 제 1 셀(601)에 직접 접할 수 있으며, 또는 직접 접하지 않을 수도 있다. 비록 도면에는 두 개의 P-탭들이 형성되는 것으로 도시되었으나, 앞서 설명한 바와 같이 하나의 P-탭이 형성될 수도 있다. 예를 들어, P-탭은 N형 불순물로 도핑될 수 있으며, P-탭의 도핑 농도는 N웰의 도핑 농도와 다를 수 있다. For example, a first cell 601 may be formed in the N well of the first row Rowl. The first cell 601 may include at least one gate electrode and at least two diffusion regions. At least two diffusion regions formed in the first cell may be regions doped with P-type impurities. Further, two P-tabs adjacent to the first cell 601 may be formed. 14, two P-tabs may directly touch the first cell 601, or may not touch the first cell 601 directly. Although two P-tabs are shown in the drawing, one P-tab may be formed as described above. For example, the P-taps may be doped with an N-type impurity and the doping concentration of the P-taps may be different from the doping concentration of the N-well.

제 2 셀(602)이 제 1 셀(601)과 s3만큼 이격되어 제 1 행(Row1)의 N웰에 형성될 수 있다. 제 1 셀(601)과 마찬가지로, 제 2 셀(602)은 적어도 하나의 게이트 전극과 적어도 두 개의 확산 영역들을 포함할 수 있다. 제 1 셀(601)과 제 2 셀(602) 사이의 거리(예를 들어, s3)는 N웰의 도핑 농도를 고려하여 설정될 수 있다. 즉, 제 1 셀(601)과 제 2 셀(602)은 래치-업 현상이 발생하지 않도록 하는 거리만큼 떨어져 배치될 수 있다. 제 2 셀(602)과 제 1 셀(601)은 그것들이 배치되는 위치를 제외하고는 서로 실질적으로 동일하므로, 상세한 설명은 생략하기로 한다.The second cell 602 may be formed in the N well of the first row Row1 by being spaced apart from the first cell 601 by s3. As with the first cell 601, the second cell 602 may include at least one gate electrode and at least two diffusion regions. The distance (e.g., s3) between the first cell 601 and the second cell 602 may be set in consideration of the doping concentration of the N well. That is, the first cell 601 and the second cell 602 may be spaced apart from each other by a distance that does not cause a latch-up phenomenon. The second cell 602 and the first cell 601 are substantially the same as each other except for the position in which they are disposed, and a detailed description thereof will be omitted.

제 3 셀(603)이 제 3 행(Row3)의 N웰에 형성될 수 있다. 도 14에 도시된 바와 같이, 제 3 셀(603)은 제 1 셀(601)과 제 2 셀(602)의 중간 부분에 위치할 수 있다. 제 3 셀(603)과 제 1 셀(601)은 그것들이 배치되는 위치를 제외하고는 서로 실질적으로 동일하므로, 상세한 설명은 생략하기로 한다.And a third cell 603 may be formed in the N well of the third row Row3. As shown in FIG. 14, the third cell 603 may be located at an intermediate portion between the first cell 601 and the second cell 602. The third cell 603 and the first cell 601 are substantially identical to each other except for a position where the third cell 603 and the first cell 601 are disposed, and a detailed description thereof will be omitted.

제 4 셀(604)과 제 5 셀(605)이 제 5 행(Row5)의 N웰에 형성될 수 있다. 제 4 셀(604) 및 제 5 셀(605)과 제 1 셀(601)은 그것들이 배치되는 위치를 제외하고는 서로 실질적으로 동일하므로, 상세한 설명은 생략하기로 한다.The fourth cell 604 and the fifth cell 605 may be formed in the N well of the fifth row Row5. The fourth cell 604, the fifth cell 605, and the first cell 601 are substantially the same as each other except for a position where they are disposed, and thus a detailed description thereof will be omitted.

도 14에 도시된 바와 같이 유니폼하게 제 1 셀(601) 내지 제 5 셀(605)을 배치한다 하더라도, 각각의 셀들 사이의 어떤 특정한 영역에 배치되는 스탠다드 셀(미도시)에는 가상 전원 전압(Virtual_VDD)이 충분히 공급되지 않을 수 있다. 즉, 각각의 셀들 사이의 어떤 특정한 영역에서의 전압 강하는 스탠다드 셀이 정상적으로 작동하지 못할 정도로 클 수 있다. 이러한 전압 강하가 큰 영역에 배치되는 스탠다드 셀을 위해 제 1 내지 제 3 추가 셀들(611 내지 613)이 배치될 수 있다. 도면에 도시된 추가 셀들(611 내지 613)은 예시적인 것이며, 실제 그 영역에서의 전압 강하가 크다는 것을 의미하는 것은 아니다.Even if the first cell 601 through the fifth cell 605 are arranged uniformly as shown in FIG. 14, a virtual power supply voltage Virtual_V (not shown) is placed in a standard cell (not shown) DD may not be supplied sufficiently. That is, the voltage drop in any particular area between each cell may be so large that the standard cell can not operate normally. The first to third additional cells 611 to 613 may be disposed for the standard cell in which the voltage drop is large. The additional cells 611 to 613 shown in the figure are illustrative and do not necessarily mean that the voltage drop in the region is actually large.

제 1 추가 셀(611)이 제 1 행(Row1)의 N웰에 형성될 수 있다. 제 1 추가 셀(611)은 적어도 하나의 게이트 전극과 적어도 두 개의 확산 영역들을 포함할 수 있다. 제 1 추가 셀(611)에 형성되는 적어도 두 개의 확산 영역들은 P형 불순물로 도핑될 수 있다. 다만, 제 1 셀(601) 내지 제 5 셀(605)과는 달리, 제 1 추가 셀(611)에는 P-탭이 제공되지 않는다. 그리고, 제 1 추가 셀(611)의 사이즈는 제 1 셀(601) 내지 제 5 셀(605) 중 적어도 하나보다 작을 수 있다. 즉, 제 1 추가 셀(611)의 게이트 전극의 크기(예를 들어, D1 방향으로의 폭)는 제 1 셀(601) 내지 제 5 셀(605)의 것과 동일하거나 작을 수 있다. 그리고, 제 1 추가 셀(611)의 확산 영역의 크기(예를 들어, D1 방향으로의 폭)는 제 1 셀(601) 내지 제 5 셀(605)의 것과 동일하거나 작을 수 있다. 그리고, 제 1 셀(601)과 제 1 추가 셀(611) 사이의 거리(s1)는 제 1 셀(601)과 제 2 셀(602) 사이의 거리(s3)의 1/4 내지 3/4일 수 있다.A first additional cell 611 may be formed in the N well of the first row Rowl. The first additional cell 611 may include at least one gate electrode and at least two diffusion regions. At least two diffusion regions formed in the first additional cell 611 may be doped with a P-type impurity. However, unlike the first cell 601 to the fifth cell 605, the first additional cell 611 is not provided with a P-tap. The size of the first additional cell 611 may be smaller than at least one of the first cell 601 to the fifth cell 605. That is, the size (for example, the width in the direction D1) of the gate electrode of the first additional cell 611 may be equal to or smaller than that of the first cell 601 to the fifth cell 605. The size (for example, the width in the direction D1) of the diffusion region of the first additional cell 611 may be equal to or smaller than that of the first cell 601 to the fifth cell 605. [ The distance s1 between the first cell 601 and the first additional cell 611 is 1/4 to 3/4 of the distance s3 between the first cell 601 and the second cell 602. [ Lt; / RTI >

제 2 추가 셀(612)이 제 3 행(Row3) 및 제 5 행(Row5)의 N웰에 형성될 수 있다. 제 2 추가 셀(612)은 적어도 하나의 게이트 전극과 적어도 네 개의 확산 영역들을 포함할 수 있다. 즉, 제 3 행(Row3)에 형성되는 확산 영역들과 제 5 행(Row5)에 형성되는 확산 영역들은 게이트 전극을 공유할 수 있다. 제 2 추가 셀(612)에 형성되는 적어도 네 개의 확산 영역들은 P형 불순물로 도핑될 수 있다. 마찬가지로, 제 1 셀(601) 내지 제 5 셀(605)과는 달리, 제 2 추가 셀(612)에는 P-탭이 제공되지 않는다. 그리고, 제 2 추가 셀(612)의 사이즈는 제 1 셀(601) 내지 제 5 셀(605) 중 적어도 하나와 동일하거나 작을 수 있다. 즉, 제 2 추가 셀(612)의 게이트 전극의 크기(예를 들어, D1 방향으로의 폭)는 제 1 셀(601) 내지 제 5 셀(605)의 것과 동일하거나 작을 수 있다. 그리고, 제 2 추가 셀(612)의 확산 영역의 크기(예를 들어, D1 방향으로의 폭)는 제 1 셀(601) 내지 제 5 셀(605)의 것과 동일하거나 작을 수 있다. 비록 도면에는 제 2 추가 셀(612)은 제 2 방향(D2)으로 3H의 길이를 갖는 것으로 도시되었으나, 이에 한정되지 않는다.A second additional cell 612 may be formed in the N well of the third row Row3 and the fifth row Row5. The second additional cell 612 may include at least one gate electrode and at least four diffusion regions. That is, the diffusion regions formed in the third row (Row3) and the diffusion regions formed in the fifth row (Row5) may share the gate electrode. At least four diffusion regions formed in the second additional cell 612 may be doped with a P-type impurity. Similarly, unlike the first cell 601 to the fifth cell 605, the second additional cell 612 is not provided with a P-tap. The size of the second additional cell 612 may be equal to or smaller than at least one of the first cell 601 to the fifth cell 605. That is, the size (for example, the width in the direction D1) of the gate electrode of the second additional cell 612 may be equal to or smaller than that of the first cell 601 to the fifth cell 605. The size (for example, the width in the direction D1) of the diffusion region of the second additional cell 612 may be equal to or smaller than that of the first cell 601 to the fifth cell 605. [ Although the second additional cell 612 is shown in the figure as having a length of 3H in the second direction D2, it is not limited thereto.

제 3 추가 셀(613)이 제 3 행(Row3)의 N웰에 형성될 수 있다. 제 3 추가 셀(613)은 적어도 하나의 게이트 전극과 적어도 두 개의 확산 영역들을 포함할 수 있다. 제 3 추가 셀(613)의 적어도 두 개의 확산 영역들과 제 2 셀(602)의 적어도 두 개의 확산 영역들은 게이트 전극을 공유할 수 있다. 또는 제 3 추가 셀(613)의 적어도 두 개의 확산 영역들과 제 5 셀(605)의 적어도 두 개의 확산 영역들은 게이트 전극을 공유할 수 있다.A third additional cell 613 may be formed in the N well of the third row Row3. The third additional cell 613 may include at least one gate electrode and at least two diffusion regions. At least two diffusion regions of the third additional cell 613 and at least two diffusion regions of the second cell 602 may share a gate electrode. Or at least two diffusion regions of the third additional cell 613 and at least two diffusion regions of the fifth cell 605 may share a gate electrode.

제 3 추가 셀(613)에 형성되는 적어도 두 개의 확산 영역들은 P형 불순물로 도핑될 수 있다. 다만, 제 1 셀(601) 내지 제 5 셀(605)과는 달리, 제 3 추가 셀(611)에는 P-탭이 제공되지 않는다. 그리고, 제 3 추가 셀(613)의 사이즈는 제 1 셀(601) 내지 제 5 셀(605) 중 적어도 하나와 동일하거나 작을 수 있다. 즉, 제 3 추가 셀(613)의 게이트 전극의 크기(예를 들어, D1 방향으로의 폭)는 제 1 셀(601) 내지 제 5 셀(605)의 것과 동일하거나 작을 수 있다. 그리고, 제 3 추가 셀(613)의 확산 영역의 크기(즉, D1 방향으로의 폭)는 제 1 셀(601) 내지 제 5 셀(605)의 것과 동일하거나 작을 수 있다.At least two diffusion regions formed in the third additional cell 613 may be doped with a P-type impurity. However, unlike the first cell 601 to the fifth cell 605, the third additional cell 611 is not provided with a P-tap. The size of the third additional cell 613 may be equal to or smaller than at least one of the first cell 601 to the fifth cell 605. That is, the size (for example, the width in the direction D1) of the gate electrode of the third additional cell 613 may be the same as or smaller than that of the first cell 601 to the fifth cell 605. The size of the diffusion region of the third additional cell 613 (that is, the width in the direction D1) may be the same as or smaller than that of the first cell 601 to the fifth cell 605.

도 14에서 설명된 실시 예에 따라 복수의 셀들(601 내지 605) 및 추가 셀들(611 내지 613)을 배치함으로써, 전압 강하가 비교적 크게 발생하는 영역에 배치된 스탠다드 셀들에 충분한 가상 전원 전압(Virtual_VDD)을 공급할 수 있다. 뿐만 아니라, 복수의 추가 셀들(611 내지 613)들은 복수의 셀들(601 내지 605)에 비해 비교적 작은 사이즈를 갖기 때문에, 칩 사이즈의 감소 및 스탠다드 셀들의 배치 측면에서도 장점이 있다.By arranging the plurality of cells 601 to 605 and the additional cells 611 to 613 in accordance with the embodiment described in Fig. 14, sufficient virtual power supply voltages (Virtual_V DD ). In addition, since the plurality of additional cells 611 to 613 have a relatively small size as compared with the plurality of cells 601 to 605, there is an advantage in terms of reduction in chip size and layout of standard cells.

도 15는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다. 설명의 간소화를 위해, 소자 분리막(도 4 참조, STI)은 도시되지 않았다. 그리고, 도 15에 도시된 반도체 장치의 레이아웃은, 복수의 N-탭들이 제공된 것을 제외하고는, 도 14에 도시된 반도체 장치의 레이아웃과 유사하다. 예를 들어, 제 1 내지 제 5 셀들(701 내지 705)은 도 14의 제 1 내지 제 5 셀들(601 내지 605)과 유사할 수 있으며, 추가 셀들(711 내지 713)은 도 14의 추가 셀들(611 내지 613)과 유사할 수 있다.15 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention. For simplicity of explanation, the element isolation film (see FIG. 4, STI) is not shown. The layout of the semiconductor device shown in Fig. 15 is similar to the layout of the semiconductor device shown in Fig. 14, except that a plurality of N-taps are provided. For example, the first to fifth cells 701 to 705 may be similar to the first to fifth cells 601 to 605 of FIG. 14, and the additional cells 711 to 713 may be similar to the additional cells 611 to 613).

복수의 N-탭들이 P형 기판에 형성될 수 있다. 예를 들어, N-탭은 제 2 방향(D2)으로 연장하도록 배치될 수 있으며, P-탭과 인접할 수 있다. 비록, 도면에는 서로 인접한 P-탭과 N-탭이 이격되어 있는 것으로 도시되었으나, P-탭과 N-탭은 N웰과 P형 기판의 경계에서 서로 맞닿아 있을 수 있다. 예를 들어, 복수의 N-탭들은 P형 불순물로 도핑될 수 있으며, N-탭들의 도핑 농도는 P형 기판의 도핑 농도와 다를 수 있다. 그리고, P형 기판에는 P형 불순물로 도핑된 P웰이 형성될 수 있다. 이 경우, N-탭들은 P웰에 형성될 수 있다.A plurality of N-taps may be formed in the P-type substrate. For example, the N-tap may be arranged to extend in the second direction D2 and may be adjacent to the P-tap. Although P-tabs and N-taps are shown as being spaced apart from each other in the drawings, P-tabs and N-tabs may be in contact with each other at the boundary between N wells and P-type substrates. For example, the plurality of N-taps may be doped with a P-type impurity, and the doping concentration of the N-taps may be different from the doping concentration of the P-type substrate. Then, a P well doped with a P-type impurity may be formed in the P-type substrate. In this case, the N-taps may be formed in the P well.

도 16은 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다. 설명의 간소화를 위해, 소자 분리막(도 4 참조, STI)은 도시되지 않았다. 16 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention. For simplicity of explanation, the element isolation film (see FIG. 4, STI) is not shown.

본 도면에 도시된 반도체 장치의 레이아웃 중 N웰에 형성되는 구성요소들은 앞서 도 14 및 도 15에서 설명된 것들과 실질적으로 동일하므로 중복되는 설명은 생략하기로 한다. 그리고, P형 기판 (또는 P형 기판에 형성되는 P웰)에 형성되는 N-탭들은 앞서 도 15에서 설명된 것들과 유사하다. 예를 들어, 제 1 내지 제 5 셀들(801 내지 805)은 도 14의 제 1 내지 제 5 셀들(601 내지 605)과 유사할 수 있으며, 추가 셀들(811 내지 813)은 도 14의 추가 셀들(611 내지 613)과 유사할 수 있다.The elements formed in the N wells of the layout of the semiconductor device shown in this figure are substantially the same as those described in Figs. 14 and 15, and thus a duplicate description will be omitted. The N-taps formed in the P-type substrate (or the P-well formed in the P-type substrate) are similar to those described in FIG. For example, the first to fifth cells 801 to 805 may be similar to the first to fifth cells 601 to 605 of FIG. 14, and the additional cells 811 to 813 may be similar to the additional cells 611 to 613).

계속하여, 도 16을 참조하면, P형 기판에 제 6 셀(821) 내지 제 10 셀들(825)이 형성될 수 있다. 제 6 셀(821) 내지 제 10 셀들(825) 각각은 적어도 하나의 게이트 전극과 적어도 두 개의 확산 영역들을 포함할 수 있다. 도 16에 도시된 바와 같이, 제 6 셀(821) 내지 제 10 셀들(825) 각각은 두 개의 N-탭들 사이에 형성될 수 있다. Subsequently, referring to FIG. 16, sixth to eighth cells 821 to 825 may be formed on a P-type substrate. Each of the sixth to eighth cells 821 to 825 may include at least one gate electrode and at least two diffusion regions. As shown in FIG. 16, each of the sixth to tenth cells 821 to 825 may be formed between two N-taps.

제 1 추가 셀(811)은 앞서 도 15에서 설명된 제 1 추가 셀(711)과 실질적으로 동일하므로 중복되는 설명은 생략하기로 한다.Since the first additional cell 811 is substantially the same as the first additional cell 711 described above with reference to FIG. 15, redundant description will be omitted.

제 2 추가 셀(812)이 제 2 행(Row2) 내지 제 4 행(Row4)에 걸쳐 제 2 방향(D2)으로 연장하도록 형성될 수 있다. 예시적으로, 제 2 추가 셀(812)은 2H를 갖는 것으로 도시되었다. 제 2 셀(812)은 제 2 행(Row2)의 P형 기판에 형성되는 적어도 두 개의 확산 영역들, 제 3 행(Row3)의 N웰에 형성되는 적어도 두 개의 확산 영역들, 제 3 행(Row3)의 P형 기판에 형성되는 적어도 두 개의 확산 영역들, 및 적어도 하나의 게이트 전극을 포함할 수 있다. 즉, 이들 확산 영역들은 적어도 하나의 게이트 전극을 서로 공유할 수 있다. 그러나, 게이트 전극이 두 개 이상 제공되는 경우, 이들 확산 영역들은 게이트 전극을 공유하지 않을 수 있다. 예를 들어, N웰에 형성되는 확산 영역들은 P형 불순물로 도핑될 수 있으며, P형 기판에 형성되는 확산 영역들은 N형 불순물로 도핑될 수 있다.The second additional cell 812 may be formed to extend in the second direction D2 across the second row (Row2) to the fourth row (Row4). Illustratively, the second additional cell 812 is shown to have 2H. The second cell 812 includes at least two diffusion regions formed in the P-type substrate of the second row Row2, at least two diffusion regions formed in the N well of the third row Row3, Row 3), and at least one gate electrode. That is, these diffusion regions can share at least one gate electrode with each other. However, when two or more gate electrodes are provided, these diffusion regions may not share the gate electrode. For example, the diffusion regions formed in the N well may be doped with a P-type impurity, and the diffusion regions formed in the P-type substrate may be doped with an N-type impurity.

제 3 추가 셀(813)은 제 2 행(Row2) 내지 제 4 행(Row4)에 걸쳐 제 2 방향(D2)으로 연장할 수 있다. 예시적으로, 제 2 추가 셀(812)은 2H를 갖는 것으로 도시되었다. 제 2 셀(812)은 제 2 행(Row2)의 P형 기판에 형성되는 적어도 두 개의 확산 영역들, 제 3 행(Row3)의 N웰에 형성되는 적어도 두 개의 확산 영역들, 제 3 행(Row3)의 P형 기판에 형성되는 적어도 두 개의 확산 영역들, 및 적어도 하나의 게이트 전극을 포함할 수 있다. The third additional cell 813 may extend in the second direction D2 across the second row (Row2) to the fourth row (Row4). Illustratively, the second additional cell 812 is shown to have 2H. The second cell 812 includes at least two diffusion regions formed in the P-type substrate of the second row Row2, at least two diffusion regions formed in the N well of the third row Row3, Row 3), and at least one gate electrode.

예를 들어, 제 3 추가 셀(813)의 구성 요소들 중 제 2 행(Row2)에 형성된 확산 영역들은 셀(822)의 확산 영역들과 게이트 전극을 공유할 수 있다. 그리고 제 3 추가 셀(813)의 구성 요소들 중 제 4 행(Row4)에 형성된 확산 영역들은 셀(825)의 확산 영역들과 게이트 전극을 공유할 수 있다. 즉, 제 3 추가 셀(813)의 확산 영역들 중 적어도 일부 또는 전부는 셀(822) 및/또는 (825)과 게이트 전극을 공유할 수 있다.For example, the diffusion regions formed in the second row (Row2) of the components of the third additional cell 813 may share the gate electrodes with the diffusion regions of the cell 822. [ And the diffusion regions formed in the fourth row (Row4) of the components of the third additional cell (813) may share the gate electrodes with the diffusion regions of the cell (825). That is, at least some or all of the diffusion regions of the third additional cell 813 may share a gate electrode with the cell 822 and / or 825.

도 17a는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다. 도 17a는 도 10과 유사하다. 따라서, 이들 실시 예들의 차이점들이 주로 설명될 것이다.17A is a plan view showing a power gate switching system according to an embodiment of the present invention. 17A is similar to FIG. Therefore, differences of these embodiments will be mainly described.

예를 들어, 파워 게이트 스위칭 시스템(1100)은 윗 행, 중간 행, 및 아래 행을 포함할 수 있다.For example, the power gate switching system 1100 may include an upper row, a middle row, and a lower row.

상부 행은 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VDD) 사이에 배치되고 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VDD)에 연결되는, 제 1 파워 게이트 셀(P-tab1, 1101, G1, 1102, P-tab2), 제 2 파워 게이트 셀(1105, G3, 1106), 제 3 파워 게이트 셀(P-tab3, 1103, G2, 1104, P-tab4)을 포함할 수 있다. 즉, 윗 행은 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VSS) 사이에 연결되는 PMOS 파워 게이트 셀들을 보여준다. 윗 행은 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VSS) 사이에 배치되고 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VSS)에 연결되는 복수의 스탠다드 셀들(Std1, Std2)을 더 포함할 수 있다. 복수의 스탠다드 셀들(Std1, Std2)은 윗 행의 PMOS 파워 게이트 셀들 사이에 배치될 수 있다. 복수의 스탠다드 셀들(Std1, Std2) 각각은 N-웰 상의 PMOS 트랜지스터 및 기판(P-sub) 상의 NMOS 트랜지스터를 포함할 수 있다. 복수의 스탠다드 셀들(Std1, Std2) 각각의 PMOS 트랜지스터의 N-웰은 도 17a에 도시된 윗 행의 PMOS 파워 게이트 셀들의 N-웰과 합쳐질 수 있다. 윗 행의 PMOS 파워 게이트 셀들 사이에 배치된 복수의 스탠다드 셀들(Std1, Std2) 중 하나는 기판(P-sub) 상의 NMOS 트랜지스터를 포함하기 때문에, PMOS 파워 게이트 셀들이 배치된 곳의 합쳐진 N-웰의 모양은 도 10에 도시된 N-웰의 모양과는 다를 수 있다.The upper row is arranged between the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) (or virtual ground voltage, Virtual_V DD ), and the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) Virtual_V DD), the first connected to the power gate cell (P-tab1, 1101, G1 , 1102, P-tab2), a second power-gate cell (1105, G3, 1106), a third power-gate cell (P-tab3 , 1103, G2, 1104, P-tab4). That is, the top row shows the PMOS power gate cells connected between the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) (or the virtual ground voltage, Virtual_V SS ). The top row is placed between the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) (or the virtual ground voltage, Virtual_V SS ), and the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) And a plurality of standard cells Std1 and Std2 connected to a plurality of standard cells (e.g., Virtual_V SS ). A plurality of standard cells Std1 and Std2 may be disposed between the PMOS power gate cells in the upper row. Each of the plurality of standard cells Std1 and Std2 may include a PMOS transistor on an N-well and an NMOS transistor on a substrate (P-sub). The N-wells of the PMOS transistors of each of the plurality of standard cells Std1 and Std2 may be combined with the N-well of the PMOS power gate cells of the upper row shown in FIG. 17A. Since one of the plurality of standard cells Std1 and Std2 disposed between the PMOS power gate cells of the upper row includes the NMOS transistor on the substrate P-sub, the combined N-well May be different from the shape of the N-well shown in FIG.

아래 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD) 사이에 배치되고 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD)에 연결되는, 제 4 파워 게이트 셀(N-tab1, 1107, G4, 1108, N-tab2), 제 6 파워 게이트 셀(1111, G6, 1112), 제 5 파워 게이트 셀(N-tab3, 1109, G5, 1110, N-tab4)을 포함할 수 있다. 즉, 아래 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD) 사이에 연결되는 NMOS 파워 게이트 셀들을 보여준다. 아래 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD) 사이에 배치되고 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD)에 연결되는 복수의 스탠다드 셀들(Std5, Std6)을 더 포함할 수 있다. 복수의 스탠다드 셀들(Std5, Std6)은 아래 행의 NMOS 파워 게이트 셀들 사이에 배치될 수 있다. 복수의 스탠다드 셀들(Std5, Std6) 각각은 N-웰 상의 PMOS 트랜지스터 및 기판(P-sub) 상의 NMOS 트랜지스터를 포함할 수 있다. 따라서, 아래 행의 NMOS 파워 게이트 셀들 사이에 배치된 스탠다드 셀들(Std5, Std6)의 PMOS 트랜지스터의 N-웰은 아래 행의 기판(P-sub)에 배치될 수 있다. 복수의 스탠다드 셀들(Std5, Std6) 각각의 PMOS 트랜지스터의 N-웰은 도 17a에 도시된 중간 행의 복수의 스탠다드 셀들(Std3, Std4)의 N-웰과 합쳐질 수 있다.Line below the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) arranged between (or virtual power supply voltage, Virtual_V DD) and the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) (or virtual power supply voltage, coupled to Virtual_V DD), a fourth power-gate cell (N-tab1, 1107, G4 , 1108, N-tab2), the sixth power gate cell (1111, G6, 1112), the fifth power-gate cell (N-tab3 , 1109, G5, 1110, N-tab4). That is, the lower row shows the NMOS power gate cells connected between the virtual ground voltage (Virtual_V SS ) and the power supply voltage (V DD ) (or the virtual power supply voltage, Virtual_V DD ). Line below the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) arranged between (or virtual power supply voltage, Virtual_V DD) and the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) (or virtual power supply voltage, And a plurality of standard cells Std5 and Std6 connected to a plurality of standard cells (e.g., Virtual_V DD ). The plurality of standard cells Std5 and Std6 may be disposed between the NMOS power gate cells in the lower row. Each of the plurality of standard cells Std5 and Std6 may include a PMOS transistor on an N-well and an NMOS transistor on a substrate (P-sub). Therefore, the N-well of the PMOS transistor of the standard cells Std5 and Std6 disposed between the NMOS power gate cells of the lower row can be disposed on the substrate (P-sub) on the lower row. The N-wells of the PMOS transistors of each of the plurality of standard cells Std5 and Std6 may be combined with the N-wells of the plurality of standard cells Std3 and Std4 of the middle row shown in Fig. 17A.

중간 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD), 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS), 또는 가상 전원 전압(Virtual_VDD)과 가상 접지 전압(Virtual_VSS) 사이에 연결된 스탠다드 셀들(Std3, Std4)을 포함할 수 있다.Intermediate lines between the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD), the virtual power supply voltage (Virtual_V DD) and a ground voltage (V SS), or a virtual power supply voltage (Virtual_V DD) and the virtual ground voltage (Virtual_V SS) And standard cells Std3 and Std4 connected to the standard cells.

파워 게이트 스위칭 시스템(1100)은 가상 접지 전압(Virtual_VSS)과 가상 전원 전압(Virtual_VDD) 사이에 연결되는 복수의 중간 행들을 더 포함할 수 있다. 복수의 중간 행들 중 하나는 NMOS 파워 게이트 셀에 연결되는 가상 접지 전압(Virtual_VSS) 또는 접지 전압(VSS)에 연결될 수 있다. 중간 행들의 나머지들은 PMOS 파워 게이트 셀에 연결되는 가상 전원 전압(Virtual_VDD) 또는 전원 전압(VDD)에 연결될 수 있다. 그리고, 파워 게이트 셀들은 그들의 게이트 전극들을 사용하는 것으로 도시될 수 있다. 여기서, 제 1 내지 제 6 파워 게이트 셀들 중 하나는 중간 행들 중 적어도 하나로 연장되어, 중간 행들의 적어도 하나에 있는 복수의 스탠다드 셀들에 가상 전원 전압(Virtual_VDD) 또는 가상 접지 전압(Virtual_VSS) 노드를 제공할 수 있다. The power gate switching system 1100 may further include a plurality of intermediate lines connected between the virtual ground voltage (Virtual_V SS ) and the virtual power supply voltage (Virtual_V DD ). One of the plurality of intermediate rows may be connected to a virtual ground voltage (Virtual_V SS ) or a ground voltage (V SS ) connected to the NMOS power gate cell. The remainder of the middle rows may be connected to a virtual supply voltage (Virtual_V DD ) or a supply voltage (V DD ) connected to the PMOS power gate cell. And, the power gate cells can be shown using their gate electrodes. One of the first through sixth power gate cells extends to at least one of the middle rows to provide a virtual power supply voltage (Virtual_V DD ) or a virtual ground voltage (Virtual_V SS ) node to a plurality of standard cells in at least one of the middle rows .

도 17b는 도 17a의 A-A'에 따른 단면도이다. 도 17b의 구성 요소들은 도 12의 구성 요소들에 대응할 수 있다. 따라서, 두 실시 예들 사이의 차이점들이 주로 설명될 것이다. 예를 들어, 도 17b는 기판(P-sub) 상에 D1 방향으로 연장하는 불연속적인 N-웰을 보여준다. 즉, 불연속(break)이 N-웰에 도시되었다. 스탠다드 셀들의 NMOS 트랜지스터들은 기판(P-sub) 상의 제 1 내지 제 3 파워 게이트 셀들 사이에 배치될 수 있다.17B is a cross-sectional view taken along the line A-A 'in FIG. 17A. The components of Fig. 17B may correspond to the components of Fig. Therefore, the differences between the two embodiments will be mainly described. For example, FIG. 17B shows a discrete N-well extending in the direction Dl on a substrate (P-sub). That is, a break is shown in the N-well. The NMOS transistors of the standard cells may be disposed between the first to third power gate cells on the substrate (P-sub).

도 17c는 도 17a의 B-B'에 따른 단면도이다. 도 17c의 구성 요소들은 도 11의 구성 요소들에 대응할 수 있다. 따라서, 두 실시 예들 사이의 차이점들이 주로 설명될 것이다. 예를 들어, 도 17c는 접지 전압(VSS)과 가상 접지 전압(Virtual_VSS)에 연결되는 NMOS 파워 게이트 셀들을 보여준다. 스탠다드 셀의 PMOS 트랜지스터를 위한 N-웰은 기판(P-sub) 상의 제 4 내지 제 6 파워 게이트 셀들 사이에 배치될 수 있다. 예를 들어, N-웰은 제 5 파워 게이트 셀과 제 6 파워 게이트 셀 사이에 배치될 수 있다.17C is a cross-sectional view taken along the line B-B 'in FIG. 17A. The components of Fig. 17C may correspond to the components of Fig. Therefore, the differences between the two embodiments will be mainly described. For example, FIG. 17C shows NMOS power gate cells connected to the ground voltage V SS and the virtual ground voltage (Virtual_V SS ). The N-well for the PMOS transistor of the standard cell may be disposed between the fourth to sixth power gate cells on the substrate (P-sub). For example, the N-well may be disposed between the fifth power gate cell and the sixth power gate cell.

도 18a는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템을 보여주는 평면도이다. 도 18a는 도 12와 유사하다. 따라서, 두 실시 예들의 차이점들이 주로 설명될 것이다. 실시 예에 따라서, 도면에 도시된 것과는 달리, P-웰은 N-웰을 둘러싸도록 형성될 수 있다. 그 결과, 포켓 웰이 형성될 수도 있다. 18A is a plan view showing a power gate switching system according to an embodiment of the present invention. Fig. 18A is similar to Fig. Therefore, the differences of the two embodiments will be mainly described. According to an embodiment, unlike that shown in the figure, a P-well may be formed to surround the N-well. As a result, a pocket well may be formed.

예를 들어, 파워 게이트 스위칭 시스템(1200)은 윗 행, 중간 행, 및 아래 행을 포함할 수 있다.For example, the power gate switching system 1200 may include an upper row, a middle row, and a lower row.

상부 행은 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VDD) 사이에 배치되고 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VDD)에 연결되는, 제 1 파워 게이트 셀(P-tab1, 1201, G1, 1202, P-tab2), 제 2 파워 게이트 셀(1205, G3, 1206), 제 3 파워 게이트 셀(P-tab3, 1203, G2, 1204, P-tab4)을 포함할 수 있다. 즉, 윗 행은 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VSS) 사이에 연결되는 PMOS 파워 게이트 셀들을 보여준다. 윗 행은 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VSS) 사이에 배치되고 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS)(또는 가상 접지 전압, Virtual_VSS)에 연결되는 복수의 스탠다드 셀들(Std1, Std2)을 더 포함할 수 있다. 복수의 스탠다드 셀들(Std1, Std2)은 윗 행의 PMOS 파워 게이트 셀들 사이에 배치될 수 있다. 복수의 스탠다드 셀들(Std1, Std2) 각각은 N-웰 상의 PMOS 트랜지스터 및 P-웰 상의 NMOS 트랜지스터를 포함할 수 있다. 복수의 스탠다드 셀들(Std1, Std2) 각각의 PMOS 트랜지스터의 N-웰은 도 18a에 도시된 윗 행의 PMOS 파워 게이트 셀들의 N-웰과 합쳐질 수 있다. 제 1 내지 제 3 PMOS 파워 게이트 셀들 사이에 배치된 복수의 스탠다드 셀들(Std1, Std2) 중 하나는 P-웰 상의 NMOS 트랜지스터를 포함하기 때문에, PMOS 파워 게이트 셀들이 배치된 곳의 합쳐진 N-웰의 모양은 도 12에 도시된 N-웰의 모양과는 다를 수 있다.The upper row is arranged between the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) (or virtual ground voltage, Virtual_V DD ), and the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) Virtual_V DD), the first connected to the power gate cell (P-tab1, 1201, G1 , 1202, P-tab2), a second power-gate cell (1205, G3, 1206), a third power-gate cell (P-tab3 , 1203, G2, 1204, P-tab4). That is, the top row shows the PMOS power gate cells connected between the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) (or the virtual ground voltage, Virtual_V SS ). The top row is placed between the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) (or the virtual ground voltage, Virtual_V SS ), and the virtual power supply voltage (Virtual_V DD ) and the ground voltage (V SS ) And a plurality of standard cells Std1 and Std2 connected to a plurality of standard cells (e.g., Virtual_V SS ). A plurality of standard cells Std1 and Std2 may be disposed between the PMOS power gate cells in the upper row. Each of the plurality of standard cells Std1 and Std2 may include a PMOS transistor on an N-well and an NMOS transistor on a P-well. The N-wells of the PMOS transistors of each of the plurality of standard cells Std1 and Std2 may be combined with the N-well of the PMOS power gate cells of the upper row shown in Fig. 18A. Since one of the plurality of standard cells Std1 and Std2 disposed between the first to third PMOS power gate cells includes NMOS transistors on the P-well, the sum of the sum of the N-wells of the PMOS power gate cells The shape may be different from the shape of the N-well shown in FIG.

아래 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD) 사이에 배치되고 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD)에 연결되는, 제 4 파워 게이트 셀(N-tab1, 1207, G4, 1208, N-tab2), 제 6 파워 게이트 셀(1211, G6, 1212), 제 5 파워 게이트 셀(N-tab3, 1209, G5, 1210, N-tab4)을 포함할 수 있다. 즉, 아래 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD) 사이에 연결되는 NMOS 파워 게이트 셀들을 보여준다. 아래 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD) 사이에 배치되고 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD)(또는 가상 전원 전압, Virtual_VDD)에 연결되는 복수의 스탠다드 셀들(Std5, Std6)을 더 포함할 수 있다. 복수의 스탠다드 셀들(Std5, Std6)은 아래 행의 제 4 내지 제 6 NMOS 파워 게이트 셀들 사이에 배치될 수 있다. 복수의 스탠다드 셀들(Std5, Std6) 각각은 N-웰 상의 PMOS 트랜지스터 및 기판(P-sub) 상의 NMOS 트랜지스터를 포함할 수 있다. 따라서, 아래 행의 NMOS 파워 게이트 셀들 사이에 배치된 스탠다드 셀들(Std5, Std6)의 PMOS 트랜지스터의 N-웰은 아래 행의 P-웰에 배치될 수 있다. 도 18a에 도시된 것과 같이, 아래 행의 복수의 스탠다드 셀들(Std5, Std6) 각각의 PMOS 트랜지스터의 N-웰은 중간 행의 복수의 스탠다드 셀들(Std3, Std4)의 N-웰과 합쳐질 수 있다.Line below the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) arranged between (or virtual power supply voltage, Virtual_V DD) and the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) (or virtual power supply voltage, coupled to Virtual_V DD), a fourth power-gate cell (N-tab1, 1207, G4 , 1208, N-tab2), the sixth power gate cell (1211, G6, 1212), the fifth power-gate cell (N-tab3 , 1209, G5, 1210, N-tab4). That is, the lower row shows the NMOS power gate cells connected between the virtual ground voltage (Virtual_V SS ) and the power supply voltage (V DD ) (or the virtual power supply voltage, Virtual_V DD ). Line below the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) arranged between (or virtual power supply voltage, Virtual_V DD) and the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD) (or virtual power supply voltage, And a plurality of standard cells Std5 and Std6 connected to a plurality of standard cells (e.g., Virtual_V DD ). The plurality of standard cells Std5 and Std6 may be disposed between the fourth to sixth NMOS power gate cells in the lower row. Each of the plurality of standard cells Std5 and Std6 may include a PMOS transistor on an N-well and an NMOS transistor on a substrate (P-sub). Therefore, the N-well of the PMOS transistor of the standard cells (Std5, Std6) arranged between the NMOS power gate cells of the lower row can be arranged in the P-well of the lower row. As shown in Fig. 18A, the N-well of each PMOS transistor of each of the standard cells Std5 and Std6 in the lower row may be combined with the N-well of the plurality of standard cells Std3 and Std4 in the middle row.

중간 행은 가상 접지 전압(Virtual_VSS)과 전원 전압(VDD), 가상 전원 전압(Virtual_VDD)과 접지 전압(VSS), 또는 가상 전원 전압(Virtual_VDD)과 가상 접지 전압(Virtual_VSS) 사이에 연결된 스탠다드 셀들(Std3, Std4)을 포함할 수 있다. 파워 게이트 스위칭 시스템(1200)은 가상 접지 전압(Virtual_VSS)과 가상 전원 전압(Virtual_VDD) 사이에 연결되는 복수의 중간 행들을 더 포함할 수 있다. 복수의 중간 행들 중 하나는 NMOS 파워 게이트 셀에 연결되는 가상 접지 전압(Virtual_VSS) 또는 접지 전압(VSS)에 연결될 수 있다. 중간 행들의 나머지들은 PMOS 파워 게이트 셀에 연결되는 가상 전원 전압(Virtual_VDD) 또는 전원 전압(VDD)에 연결될 수 있다. 그리고, 파워 게이트 셀들은 그들의 게이트 전극들을 사용하는 것으로 도시될 수 있다. 여기서, 제 1 내지 제 6 파워 게이트 셀들 중 하나는 중간 행들 중 적어도 하나로 연장되어, 중간 행들의 적어도 하나에 있는 복수의 스탠다드 셀들에 가상 전원 전압(Virtual_VDD) 또는 가상 접지 전압(Virtual_VSS) 노드를 제공할 수 있다. Intermediate lines between the virtual ground voltage (Virtual_V SS) of the supply voltage (V DD), the virtual power supply voltage (Virtual_V DD) and a ground voltage (V SS), or a virtual power supply voltage (Virtual_V DD) and the virtual ground voltage (Virtual_V SS) And standard cells Std3 and Std4 connected to the standard cells. The power gate switching system 1200 may further include a plurality of intermediate lines connected between the virtual ground voltage (Virtual_V SS ) and the virtual power supply voltage (Virtual_V DD ). One of the plurality of intermediate rows may be connected to a virtual ground voltage (Virtual_V SS ) or a ground voltage (V SS ) connected to the NMOS power gate cell. The remainder of the middle rows may be connected to a virtual supply voltage (Virtual_V DD ) or a supply voltage (V DD ) connected to the PMOS power gate cell. And, the power gate cells can be shown using their gate electrodes. One of the first through sixth power gate cells extends to at least one of the middle rows to provide a virtual power supply voltage (Virtual_V DD ) or a virtual ground voltage (Virtual_V SS ) node to a plurality of standard cells in at least one of the middle rows .

도 18b는 도 18a의 A-A'에 따른 단면도이다. 도 18b의 구성 요소들은 도 12의 구성 요소들에 대응할 수 있다. 따라서, 두 실시 예들 사이의 차이점들이 주로 설명될 것이다. 예를 들어, 도 18b는 D1 방향을 따라 제 1 내지 제 3 PMOS 파워 게이트 셀들을 위한 불연속적인 N-웰들, 그리고 기판(P-sub) 상의 불연속적인 N-웰들 사이에 배치되는 스탠다드 셀들 중 하나의 NMOS 트랜지스터를 위한 P-웰을 보여준다. 스탠다드 셀들 중 MMOS 트랜지스터는 P-웰 상에 형성될 수 있다.18B is a cross-sectional view taken along the line A-A 'in FIG. 18A. The components in Fig. 18B may correspond to the components in Fig. Therefore, the differences between the two embodiments will be mainly described. For example, FIG. 18B shows a schematic diagram of one of the standard cells disposed between discontinuous N-wells for first through third PMOS power gate cells along the direction D1 and discontinuous N-wells on a substrate (P-sub) And a P-well for an NMOS transistor. Of the standard cells, the MMOS transistor may be formed on the P-well.

도 18c는 도 18a의 B-B'에 따른 단면도이다. 도 18c의 구성 요소들은 도 13의 구성 요소들에 대응할 수 있다. 따라서, 두 실시 예들 사이의 차이점들이 주로 설명될 것이다. 예를 들어, 도 18c는 D1 방향을 따라 제 4 내지 제 6 NMOS 파워 게이트 셀들을 위한 불연속적인 P-웰들, 그리고 기판(P-sub) 상의 불연속적인 P-웰들 사이에 배치되는 스탠다드 셀들 중 하나의 PMOS 트랜지스터를 위한 N-웰을 보여준다. 스탠다드 셀들 중 PMOS 트랜지스터는 N-웰 상에 형성될 수 있다.18C is a cross-sectional view taken along the line B-B 'in FIG. 18A. The components of Fig. 18C may correspond to the components of Fig. Therefore, the differences between the two embodiments will be mainly described. For example, FIG. 18c illustrates one of the standard cells disposed between the discrete P-wells for the fourth through sixth NMOS power gate cells along the direction D1 and the discrete P-wells on the substrate (P-sub) Well for a PMOS transistor. Of the standard cells, a PMOS transistor may be formed on the N-well.

도 19는 본 발명의 실시 예에 따른 파워 게이트 스위칭 시스템에 적용된 반도체 장치의 레이아웃을 보여주는 평면도이다.19 is a plan view showing a layout of a semiconductor device applied to a power gate switching system according to an embodiment of the present invention.

특히, 도 19는 복수의 메탈 파워 라인들(Virtual VDD 및 VSS (또는 Virtual VSS))에 연결된 복수의 PMOS 파워 게이트 셀들을 보여준다. PMOS 파워 게이트 셀들 각각은 그 양측에 P-탭들(P-tab)과 N-탭들(N-tab) 중 적어도 하나를 가질 수 있다. 도 19에서, PMOS 탭은 "PT"로써, NMOS 탭은 "NT"로써, 디퓨젼 브레이크(diffusion break) 영역은 "DB"로써, 그리고 스탠다드 셀들은 "Std Cells"로써 도시되었다. 도 19는 PMOS 파워 게이트 셀들의 행의 윗부분과 아랫부분을 따라 길이 방향으로 연장하는 메탈 파워 라인들(VSS 또는 Virtual VSS)을 보여준다. 게다가, 메탈 파워 라인들(Virtual VDD 및 VSS (또는 Virtual VSS)) 중 하나는 PMOS 파워 게이트 셀들의 각각의 행의 중앙을 통하여 길이 방향으로 연장할 수 있다. 거리(W_pg2pg)는 파워 게이트 셀들 사이에 요구되는 최소한의 거리일 수 있다.In particular, Figure 19 shows a plurality of PMOS power gate cells coupled to a plurality of metal power lines (Virtual V DD and V SS (or Virtual V SS )). Each of the PMOS power gate cells may have at least one of P-tabs and N-tabs on both sides thereof. In FIG. 19, the PMOS taps are shown as "PT", the NMOS taps as "NT", the diffusion break region as "DB", and the standard cells as "Std Cells". FIG. 19 shows metal power lines (V SS or Virtual V SS ) extending in the longitudinal direction along the upper and lower portions of the rows of PMOS power gate cells. In addition, one of the metal power lines (Virtual V DD and V SS (or Virtual V SS )) may extend longitudinally through the center of each row of PMOS power gate cells. The distance W_pg2pg may be the minimum distance required between the power gate cells.

예를 들어, 제 1 영역(Region I)이 있는 스탠다드 셀 영역에는, P-웰이 있을 수 있다. 그리고, 제 1 영역과 인접한 제 2 영역(Region II)에는, N-웰이 있을 수 있다. 메탈 파워 라인(Virtual VDD)은 제 2 영역을 가로지를 수 있다. 그리고, NMOS 탭들(NT) 사이에 배치되는 라인은 NMOS 탭들(NT)을 서로 연결하는 파워 라인(NVSS)일 수 있다.For example, in a standard cell region having a first region (Region I), there may be a P-well. In the second region (Region II) adjacent to the first region, there may be an N-well. The metal power line (Virtual V DD ) may traverse the second region. And, a line disposed between the NMOS taps NT may be a power line (NVSS) connecting the NMOS taps NT to each other.

도 19를 참조하면, 반도체 장치(1300)는 복수의 타입의 파워 게이트 셀들을 포함할 수 있다. 예를 들어, 제 1 타입의 PMOS 파워 게이트 셀은 PMOS 파워 게이트 셀에 있는 PMOS 파워 게이트 트랜지스터의 양측에 P-탭(PT)들을 포함할 수 있다. 제 1 타입의 PMOS 파워 게이트 셀은 PMOS 파워 게이트 셀의 양측에 N-탭(NT)들을 포함할 수 있다. PMOS 파워 게이트 셀들은 메탈 파워 라인들(Virtual VDD와 Virtual VSS(또는 VSS)) 사이에 연결되는 하나 또는 그 이상의 PMOS 트랜지스터들을 포함할 수 있다. 제 2 타입의 PMOS 파워 게이트 셀은 PMOS 파워 게이트 셀의 양측에 P-탭(PT)들 또는 N-탭(NT)들을 갖지 않을 수 있으며, 메탈 파워 라인들(Virtual VDD와 Virtual VSS(또는 VSS)) 연결되는 하나 또는 그 이상의 PMOS 트랜지스터들을 포함할 수 있다. PMOS 트랜지스터들의 개수는 PMOS 파워 게이트 셀의 전류 구동 능력에 비례할 수 있다.Referring to FIG. 19, the semiconductor device 1300 may include a plurality of types of power gate cells. For example, a first type of PMOS power gate cell may include P-taps (PTs) on both sides of a PMOS power gate transistor in a PMOS power gate cell. The first type of PMOS power gate cell may include N-taps (NT) on both sides of the PMOS power gate cell. PMOS power gate cells may include one or more PMOS transistors connected between metal power lines (Virtual V DD and Virtual V SS (or V SS )). The second type of PMOS power gate cell may not have P-taps (PTs) or N-taps (NT) on either side of the PMOS power gate cell, and may include metal power lines (Virtual V DD and Virtual V SS V SS ) coupled to one or more of the PMOS transistors. The number of PMOS transistors may be proportional to the current drive capability of the PMOS power gate cell.

제 1 타입의 PMOS 파워 게이트 셀은 복수의 가상 전원 라인(Virtual VDD)을 포함하는 수직 영역을 따라 정렬될 수 있으며, 제 2 타입의 PMOS 파워 게이트 셀은 복수의 가상 전원 라인(Virtual VDD)을 포함하는 수직 영역을 따라 정렬될 수 있다. 반도체 장치(1300)의 평면도에 도시된 PMOS 파워 게이트 셀들의 위치 또는 개수는 PMOS 파워 게이트 셀들에 의해 제공되는 전력에 따라 가변할 수 있다.A PMOS power gate cell of a first type may be aligned along a vertical region including a plurality of virtual power lines (Virtual V DD ), and a PMOS power gate cell of a second type may be arranged along a plurality of virtual power lines (Virtual V DD ) As shown in FIG. The location or number of PMOS power gate cells shown in the top view of semiconductor device 1300 may vary depending on the power provided by the PMOS power gate cells.

위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 위에서 설명한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.The above description is a concrete example for carrying out the present invention. The present invention includes not only the above-described embodiments, but also embodiments that can be simply modified or easily changed. In addition, the present invention includes techniques that can be easily modified by using the above-described embodiments.

101, 102, 103, 104, 105, 106: 확산 영역101, 102, 103, 104, 105, 106: diffusion region

Claims (10)

제 1 방향으로 연장하는 가상 전원 라인;
상기 제 1 방향으로 연장하는 N-웰로써, 상기 가상 전원 라인과 상기 N-웰은 행에 배치되는 것;
상기 N-웰에 배치되는 제 1 파워 게이트 셀;
상기 N-웰에 배치되는 제 2 파워 게이트 셀로써, 상기 제 1 및 상기 제 2 파워 게이트 셀들은 제 1 타입의 셀들인 것; 그리고
상기 제 1 및 상기 제 2 파워 게이트 셀들 사이의 상기 N-웰에 배치되는 제 3 파워 게이트 셀로써, 상기 제 3 파워 게이트 셀은 상기 제 1 타입의 셀들과 다른 제 2 타입의 셀인 것을 포함하는 반도체 장치.A virtual power line extending in a first direction;
An N-well extending in the first direction, the virtual power supply line and the N-well being arranged in a row;
A first power gate cell disposed in the N-well;
A second power gate cell disposed in the N-well, wherein the first and second power gate cells are cells of a first type; And
A third power gate cell disposed in the N-well between the first and second power gate cells, the third power gate cell being a second type cell different from the first type cells; Device. 제 1 항에 있어서,
상기 제 3 파워 게이트 셀은 상기 제 2 파워 게이트 셀보다 상기 제 1 파워 게이트 셀에 더 가까이 배치되거나, 또는
상기 제 3 파워 게이트 셀은 상기 제 1 파워 게이트 셀보다 상기 제 2 파워 게이트 스위치에 더 가까이 배치되는 반도체 장치.The method according to claim 1,
Wherein the third power gate cell is closer to the first power gate cell than the second power gate cell, or
Wherein the third power gate cell is closer to the second power gate switch than the first power gate cell. 제 1 항에 있어서,
상기 제 1 타입의 셀들 각각은 한 쌍의 확산 영역들 사이에 배치되는 게이트 전극, 그리고 상기 확산 영역들 중 하나에 인접하는 탭을 포함하는 반도체 장치.The method according to claim 1,
Each of the cells of the first type including a gate electrode disposed between a pair of diffusion regions, and a tab adjacent to one of the diffusion regions. 제 3 항에 있어서,
상기 탭은 P-탭이고, 상기 N-웰의 상기 행에 인접한 행에, N-탭이 상기 P-탭과 동일한 축에 배치되고, 상기 N-탭은 접지 라인에 연결되는 반도체 장치.The method of claim 3,
Wherein the taps are P-taps and N-taps are disposed on the same axis as the P-taps and the N-taps are connected to the ground line, in a row adjacent to the row of the N-well. 제 3 항에 있어서,
상기 제 2 타입의 셀은 한 쌍의 확산 영역들 사이에 배치되는 게이트 전극을 포함하고, 상기 제 2 타입의 셀은 탭을 포함하지 않는 반도체 장치.The method of claim 3,
Wherein the second type of cell includes a gate electrode disposed between a pair of diffusion regions and the second type of cell does not include a tab. 제 1 방향으로 연장하는 제 1 가상 전원 라인;
상기 제 1 가상 전원 라인에 연결되는 제 1 파워 게이트 셀;
상기 제 1 가상 전원 라인에 연결되는 제 2 파워 게이트 셀로써, 상기 제 1 및 상기 제 2 파워 게이트 셀들 각각은 적어도 하나의 탭을 포함하는 것; 그리고
상기 제 1 가상 전원 라인에 연결되고 상기 제 1 및 상기 제 2 파워 게이트 셀들 사이에 배치되는 제 3 파워 게이트 셀로서, 상기 제 3 파워 게이트 셀은 탭을 포함하지 않는 것을 포함하되,
상기 제 1 내지 상기 제 3 파워 게이트 셀들, 그리고 상기 제 1 가상 전원 라인은 제 1 행에 배치되는 파워 게이트 스위칭 시스템.A first virtual power supply line extending in a first direction;
A first power gate cell coupled to the first virtual power supply line;
A second power gate cell coupled to the first virtual power supply line, wherein each of the first and second power gate cells includes at least one tab; And
A third power gate cell coupled to the first virtual power supply line and disposed between the first and second power gate cells, the third power gate cell not including a tab,
The first through third power gate cells, and the first virtual power supply line are disposed in a first row. 제 6 항에 있어서,
상기 제 1 방향으로 연장하는 제 2 가상 전원 라인;
상기 제 2 가상 전원 라인에 연결되는 제 4 파워 게이트 셀; 그리고
상기 제 2 가상 전원 라인에 연결되는 제 5 파워 게이트 셀로써, 상기 제 4 및 상기 제 5 파워 게이트 셀들은 적어도 하나의 탭을 포함하는 것을 더 포함하되,
상기 제 4 및 상기 제 5 파워 게이트 셀들, 그리고 상기 제 2 가상 전원 라인은 제 2 행에 배치되는 파워 게이트 스위칭 시스템.The method according to claim 6,
A second virtual power supply line extending in the first direction;
A fourth power gate cell coupled to the second virtual power supply line; And
A fifth power gate cell coupled to the second virtual power supply line, wherein the fourth and fifth power gate cells include at least one tab,
The fourth and fifth power gate cells, and the second virtual power supply line are disposed in a second row. 제 6 항에 있어서,
상기 제 1 행은:
상기 제 1 가상 전원 라인의 제 1 및 제 2 측면들에 배치되는 N-웰 영역;
상기 제 1 가상 전원 라인의 상기 제 1 측면에 배치되는 제 1 접지 라인; 그리고
상기 제 1 가상 전원 라인의 상기 제 2 측면에 배치되는 제 2 접지 라인을 포함하는 파워 게이트 스위칭 시스템.The method according to claim 6,
The first row comprising:
An N-well region disposed on the first and second sides of the first virtual power supply line;
A first ground line disposed on the first side of the first virtual power supply line; And
And a second ground line disposed on the second side of the first virtual power supply line. 제 1 가상 전원 라인, 제 1 파워 게이트 셀, 및 제 2 파워 게이트 셀을 포함하는 제 1 행; 그리고
제 2 가상 전원 라인, 제 3 파워 게이트 셀, 및 제 4 파워 게이트 셀을 포함하는 제 2 행을 포함하되,
상기 제 1 파워 게이트 셀은 제 1 및 제 2 확산 영역들 사이에 배치되는 제 2 게이트 전극, 및 적어도 하나의 탭을 포함하고, 상기 제 2 파워 게이트 셀은 제 3 및 제 4 확산 영역들 사이에 배치되는 제 2 게이트 전극을 포함하되 탭을 포함하지 않고,
상기 제 3 파워 게이트 셀은 제 5 및 제 6 확산 영역들 사이에 배치되는 제 3 게이트 전극, 및 적어도 하나의 탭을 포함하고, 상기 제 4 파워 게이트 셀은 제 7 및 제 8 확산 영역들 사이에 배치되는 제 4 게이트 전극을 포함하되 탭을 포함하지 않고,
상기 제 4 파워 게이트 셀은 상기 제 2 파워 게이트 셀과 연결되는 파워 게이트 스위칭 시스템.A first row comprising a first virtual power supply line, a first power gate cell, and a second power gate cell; And
A second row comprising a second virtual power supply line, a third power gate cell, and a fourth power gate cell,
Wherein the first power gate cell includes a second gate electrode disposed between the first and second diffusion regions and at least one tab and the second power gate cell is between the third and fourth diffusion regions A second gate electrode disposed on the first gate electrode,
Wherein the third power gate cell comprises a third gate electrode disposed between the fifth and sixth diffusion regions and at least one tab and the fourth power gate cell is between the seventh and eighth diffusion regions A fourth gate electrode disposed on the first gate electrode,
And the fourth power gate cell is coupled to the second power gate cell. 제 9 항에 있어서,
제 3 가상 전원 라인, 제 5 파워 게이트 셀, 및 제 6 파워 게이트 셀을 포함하는 제 3 행을 더 포함하되,
상기 제 5 파워 게이트 셀은 제 9 및 제 10 확산 영역들 사이에 배치되는 제 5 게이트 전극, 및 적어도 하나의 탭을 포함하고, 상기 제 6 파워 게이트 셀은 제 11 및 제 12 확산 영역들 사이에 배치되는 제 6 게이트 전극을 포함하되 탭을 포함하지 않고,
상기 제 6 파워 게이트 셀은 상기 제 4 파워 게이트 셀과 연결되는 파워 게이트 스위칭 시스템.10. The method of claim 9,
A third virtual power supply line, a fifth power gate cell, and a sixth power gate cell,
Wherein the fifth power gate cell includes a fifth gate electrode disposed between the ninth and tenth diffusion regions and at least one tab and the sixth power gate cell is between the eleventh and twelfth diffusion regions A sixth gate electrode disposed on the first gate electrode,
And the sixth power gate cell is coupled to the fourth power gate cell.
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