JP2020126915A

JP2020126915A - Semiconductor device

Info

Publication number: JP2020126915A
Application number: JP2019017820A
Authority: JP
Inventors: 信生坪井; Nobuo Tsuboi
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2019-02-04
Filing date: 2019-02-04
Publication date: 2020-08-20

Abstract

To miniaturize a semiconductor device.SOLUTION: An SOI substrate is sectioned into active regions AC1 to AC3 by an element isolation portion STI. The active region AC1 is adjacent to the active region AC2 in an X direction. The element isolation portion STI and the active region AC3 are provided between the active region AC1 and the active region AC2 so that the active region AC3 is connected to each of the active region AC1 and the active region AC2. A gate electrode G3 for isolation is formed on the active region AC3 and the element isolation portion STI so as to extend in a Y direction. A plug PG1 is formed on the active region AC1 so as to be adjacent to the active region AC3 in the X direction, and the length of the active region AC3 in the Y direction is longer than the aperture of the plug PG1.SELECTED DRAWING: Figure 2

Description

本発明は、半導体装置に関し、例えば、ＳＯＩ基板を用いた半導体装置に適用して有効な技術に関する。 The present invention relates to a semiconductor device, for example, a technique effective when applied to a semiconductor device using an SOI substrate.

低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層（シリコン層）を有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板に形成されたＭＩＳＦＥＴ（ＳＯＩ−ＭＩＳＦＥＴ）では、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度向上および低消費電力化を図ることができる。 As a semiconductor device for low power consumption, a MISFET (Silicon On Insulator) substrate having a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a semiconductor layer (silicon layer) formed on the insulating layer is provided on a SOI (Silicon On Insulator) substrate. There is a technology for forming a metal insulator semiconductor field effect transistor. In the MISFET (SOI-MISFET) formed on the SOI substrate, the parasitic capacitance due to the diffusion region formed in the silicon layer can be reduced. Therefore, the operating speed of the MISFET can be improved and the power consumption can be reduced.

例えば、特許文献１には、上記のようなＳＯＩ−ＭＩＳＦＥＴが開示されており、シリコン層上にプラグを形成する際に、プラグの形成位置がずれて、プラグが素子分離部および絶縁層を貫通して半導体基板に達するという問題が開示されている。 For example, Patent Document 1 discloses an SOI-MISFET as described above, and when forming a plug on a silicon layer, the formation position of the plug is displaced so that the plug penetrates the element isolation portion and the insulating layer. Then, the problem of reaching the semiconductor substrate is disclosed.

また、特許文献２には、ＳＯＩ基板を用いた場合に、ＭＩＳＦＥＴのゲート電極とは別に、フィールドシールドゲート電極を形成する技術が開示されている。 Patent Document 2 discloses a technique of forming a field shield gate electrode separately from the gate electrode of MISFET when an SOI substrate is used.

特開２０１７−２１２２６７号公報JP, 2017-212267, A 特開平７−９４７５４号公報Japanese Patent Laid-Open No. 7-94754

バルク基板に形成されたＭＩＳＦＥＴでは、ソース領域またはドレイン領域とウェル領域との接合は、バルク基板の表面から１５０ｎｍ程度に位置している。従って、プラグの形成位置がずれ、素子分離部が掘り込まれたとしても、プラグはソース領域またはドレイン領域に接するため、大きな問題は発生しない。 In the MISFET formed on the bulk substrate, the junction between the source region or the drain region and the well region is located about 150 nm from the surface of the bulk substrate. Therefore, even if the formation position of the plug is deviated and the element isolation portion is dug, the plug is in contact with the source region or the drain region, so that no serious problem occurs.

しかしながら、ＳＯＩ−ＭＩＳＦＥＴでは、シリコン層上に形成されるゲート電極だけでなく、半導体基板に形成されたウェル領域にも電圧を印加することで、ＭＩＳＦＥＴの駆動電流が制御されている。ここで、ＭＩＳＦＥＴのソース領域またはドレイン領域に接続するためのプラグの形成位置がずれた際に、プラグが半導体基板に接触し、ＭＩＳＦＥＴが動作不良を起こす問題がある。そして、ＭＩＳＦＥＴの微細化を促進させるため、１つのＭＩＳＦＥＴに対する活性領域の面積を小さくすると、そのような問題が発生しやすくなる。 However, in the SOI-MISFET, the drive current of the MISFET is controlled by applying a voltage not only to the gate electrode formed on the silicon layer but also to the well region formed on the semiconductor substrate. Here, there is a problem that when the formation position of the plug for connecting to the source region or the drain region of the MISFET is deviated, the plug comes into contact with the semiconductor substrate and the MISFET malfunctions. If the area of the active region for one MISFET is reduced in order to promote miniaturization of the MISFET, such a problem is likely to occur.

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 Other problems and novel features will be apparent from the description of the present specification and the accompanying drawings.

一実施の形態によれば、半導体装置は、半導体基板、半導体基板上に形成された絶縁層および絶縁層上に形成された第１半導体層を有し、且つ、第１活性領域、第２活性領域および第３活性領域を有するＳＯＩ基板と、第１半導体層および絶縁層を貫通し、且つ、半導体基板に達する溝、および、溝内に形成された第１絶縁膜を有する素子分離部と、を備える。ここで、平面視における第１方向において、第１活性領域は第２活性領域に隣接し、第３活性領域が第１活性領域および第２活性領域のそれぞれに接続されるように、素子分離部および第３活性領域は、第１活性領域と第２活性領域との間に設けられている。また、平面視において第１方向と直交する第２方向に延在するように、分離用ゲート電極が、第３活性領域の第１半導体層上および素子分離部上に形成され、第１方向において第３活性領域に隣接するように、第１プラグが、第１活性領域の前記第１半導体層上に形成されている。また、第２方向において、第３活性領域の長さは第１プラグの口径よりも長い。 According to one embodiment, a semiconductor device has a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a first semiconductor layer formed on the insulating layer, and further includes a first active region and a second active region. An SOI substrate having a region and a third active region, a trench penetrating the first semiconductor layer and the insulating layer and reaching the semiconductor substrate, and an element isolation portion having a first insulating film formed in the trench, Equipped with. Here, in the first direction in plan view, the element isolation portion is arranged such that the first active region is adjacent to the second active region and the third active region is connected to each of the first active region and the second active region. The third active region is provided between the first active region and the second active region. Further, the isolation gate electrode is formed on the first semiconductor layer and the element isolation portion of the third active region so as to extend in the second direction orthogonal to the first direction in a plan view, and in the first direction. A first plug is formed on the first semiconductor layer in the first active region so as to be adjacent to the third active region. Further, in the second direction, the length of the third active region is longer than the diameter of the first plug.

一実施の形態によれば、半導体装置の微細化を図ることができる。 According to one embodiment, the semiconductor device can be miniaturized.

実施の形態１の半導体装置である半導体チップのレイアウトである。3 is a layout of a semiconductor chip which is the semiconductor device of the first embodiment. 実施の形態１の半導体装置を示す平面図である。FIG. 3 is a plan view showing the semiconductor device of the first embodiment. 実施の形態１の半導体装置を示す断面図である。FIG. 3 is a sectional view showing the semiconductor device of the first embodiment. 実施の形態１の半導体装置を示す断面図である。FIG. 3 is a sectional view showing the semiconductor device of the first embodiment. 比較例の半導体装置を示す平面図である。It is a top view which shows the semiconductor device of a comparative example. 実施の形態１の半導体装置を示す平面図である。FIG. 3 is a plan view showing the semiconductor device of the first embodiment. 本願発明者が計算したアンテナ比に関するデータである。It is data regarding the antenna ratio calculated by the inventor of the present application. 実施の形態１の半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing the manufacturing process of the semiconductor device of the first embodiment. 実施の形態１の半導体装置の製造工程を示す断面図である。FIG. 6 is a cross-sectional view showing the manufacturing process of the semiconductor device of the first embodiment. 図８に続く半導体装置の製造工程を示す断面図である。FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 8; 図９に続く半導体装置の製造工程を示す断面図である。FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 9; 図１０に続く半導体装置の製造工程を示す断面図である。FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 10; 図１１に続く半導体装置の製造工程を示す断面図である。FIG. 12 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 11. 図１２に続く半導体装置の製造工程を示す断面図である。FIG. 13 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 12; 図１３に続く半導体装置の製造工程を示す断面図である。FIG. 14 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 13; 図１４に続く半導体装置の製造工程を示す断面図である。FIG. 15 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 14; 図１５に続く半導体装置の製造工程を示す断面図である。FIG. 16 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 15; 図１６に続く半導体装置の製造工程を示す断面図である。FIG. 17 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 16; 図１７に続く半導体装置の製造工程を示す断面図である。FIG. 18 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 17; 図１８に続く半導体装置の製造工程を示す断面図である。FIG. 19 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 18; 図１９に続く半導体装置の製造工程を示す断面図である。FIG. 20 is a cross-sectional view showing the manufacturing process of the semiconductor device, following FIG. 19; 変形例１の半導体装置を示す平面図である。FIG. 11 is a plan view showing a semiconductor device of Modification 1; 実施の形態２の半導体装置を示す平面図である。FIG. 6 is a plan view showing a semiconductor device according to a second embodiment. 実施の形態２の半導体装置を示す断面図である。FIG. 7 is a cross-sectional view showing the semiconductor device of the second embodiment. 変形例３の半導体装置を示す平面図である。FIG. 11 is a plan view showing a semiconductor device of Modification 3; 実施の形態３の半導体装置を示す断面図である。FIG. 9 is a cross-sectional view showing a semiconductor device of the third embodiment.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In the following embodiments, when there is a need for convenience, the description will be divided into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other, and one is the other. There is a relation of some or all of modified examples, details, supplementary explanations, and the like. In addition, in the following embodiments, when referring to the number of elements (including the number, numerical value, amount, range, etc.) of the elements, when explicitly stated, and in principle, the number is clearly limited to a specific number, etc. However, the number is not limited to the specific number, and may be the specific number or more or the following. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily essential unless otherwise specified or in principle considered to be essential. Needless to say. Similarly, in the following embodiments, when referring to shapes, positional relationships, etc. of constituent elements, etc., the shapes thereof are substantially the same unless explicitly stated otherwise or in principle not apparently. And the like, etc. are included. This also applies to the above numerical values and ranges.

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、図面を見易くするためにハッチングを省略する場合もある。 Hereinafter, embodiments will be described in detail with reference to the drawings. In all the drawings for explaining the embodiments, members having the same function are designated by the same reference numerals, and the repeated description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary. In the drawings used in the embodiments, hatching may be omitted in order to make the drawings easy to see.

また、以下の実施の形態で「Ａの直下に位置しているＢ」などと表現したときは、ＡとＢとの関係は、互いに直接接している場合も含み、互いの間に他の構成物がある場合も含む。言い換えれば、ＡとＢとの関係は、平面視において重なっていることを意味する。なお、「直下」の代わりに「直上」と表現したときも、同様の関係が成り立つ。 Further, in the following embodiments, when expressed as “B located directly under A”, the relationship between A and B includes a case where they are in direct contact with each other, and other configurations are also provided between them. Including cases where there are things. In other words, the relationship between A and B means that they overlap each other in a plan view. Note that the same relationship holds when the expression "directly above" is used instead of "directly below".

（実施の形態１）
図１は、本実施の形態の半導体装置である半導体チップＣＨＰの大まかなレイアウトを示し、半導体チップＣＨＰ内に形成されている回路ブロックを示している。 (Embodiment 1)
FIG. 1 shows a rough layout of a semiconductor chip CHP which is the semiconductor device of this embodiment, and shows a circuit block formed in the semiconductor chip CHP.

回路ブロックＣ１は、ＣＰＵ（Central Processing Unit）を含むロジック回路が形成される領域であり、半導体素子として、０．６Ｖ程度の電圧で駆動する低耐圧ＭＩＳＦＥＴを有する。回路ブロックＣ２は、ＳＲＡＭ（Static Random Access Memory）のようなメモリ回路が形成される領域であり、半導体素子として、回路ブロックＣ１と同様な低耐圧ＭＩＳＦＥＴを有する。アナログ回路Ｃ３は、アナログ回路が形成される領域であり、半導体素子として、容量素子、抵抗素子、バイポーラトランジスタ、および、低耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、１．８Ｖ程度の電圧で駆動する中耐圧ＭＩＳＦＥＴなどを有する。回路ブロックＣ４は、Ｉ／Ｏ（Input/Output）回路が形成される領域であり、半導体素子として、中耐圧ＭＩＳＦＥＴよりも耐圧が高く、且つ、３．３Ｖ程度の電圧で駆動する高耐圧ＭＩＳＦＥＴを有する。 The circuit block C1 is a region in which a logic circuit including a CPU (Central Processing Unit) is formed, and has a low breakdown voltage MISFET driven by a voltage of about 0.6 V as a semiconductor element. The circuit block C2 is a region in which a memory circuit such as SRAM (Static Random Access Memory) is formed, and has a low breakdown voltage MISFET similar to the circuit block C1 as a semiconductor element. The analog circuit C3 is a region where the analog circuit is formed, and has a higher breakdown voltage than the capacitive element, the resistance element, the bipolar transistor, and the low breakdown voltage MISFET as semiconductor elements, and is driven by a voltage of about 1.8V. It has a medium voltage MISFET and the like. The circuit block C4 is a region where an I/O (Input/Output) circuit is formed, and as a semiconductor element, a high breakdown voltage MISFET having a higher breakdown voltage than the medium breakdown voltage MISFET and driven by a voltage of about 3.3V is used. Have.

回路ブロックＣ１および回路ブロックＣ２に形成される半導体素子は、ＳＯＩ基板に形成されている。回路ブロックＣ３および回路ブロックＣ４に形成される半導体素子は、バルク領域に形成されている。バルク領域の半導体素子は、ＳＯＩ基板から半導体層ＳＬおよび絶縁層ＢＸが除去された半導体基板ＳＢに形成される。 The semiconductor elements formed in the circuit block C1 and the circuit block C2 are formed on the SOI substrate. The semiconductor elements formed in the circuit block C3 and the circuit block C4 are formed in the bulk region. The semiconductor element in the bulk region is formed on the semiconductor substrate SB from which the semiconductor layer SL and the insulating layer BX have been removed from the SOI substrate.

本実施の形態で説明するＭＩＳＦＥＴ１Ｑ〜３Ｑは、ＳＯＩ基板に形成される半導体素子であり、例えば回路ブロックＣ１に形成される半導体素子である。本実施の形態の主な特徴はＳＯＩ基板にあるため、以下の説明では、バルク領域の半導体素子などの詳細な説明は省略する。 The MISFETs 1Q to 3Q described in the present embodiment are semiconductor elements formed on the SOI substrate, for example, semiconductor elements formed on the circuit block C1. Since the main feature of the present embodiment is the SOI substrate, detailed description of semiconductor elements in the bulk region and the like will be omitted in the following description.

図２は、本実施の形態の半導体装置であるｎ型のＭＩＳＦＥＴ１Ｑ、ｎ型のＭＩＳＦＥＴ２Ｑおよび分離用ＭＩＳＦＥＴであるｎ型のＭＩＳＦＥＴ３Ｑの平面構造を示している。なお、図３などに示されるように、ＭＩＳＦＥＴ１Ｑ〜３Ｑの周囲には、サイドウォールスペーサＳＷおよびシリサイド層ＳＩなどが形成されているが、ここではこれらの図示を省略している。また、図２には、活性領域ＡＣ１と活性領域ＡＣ３との境界、および、活性領域ＡＣ２と活性領域ＡＣ３との境界が、破線で示されている。言い換えれば、活性領域ＡＣ１〜ＡＣ３の各々の端部が、破線で示されている。 FIG. 2 shows a planar structure of the n-type MISFET 1Q, the n-type MISFET 2Q, and the n-type MISFET 3Q, which are isolation MISFETs, which are the semiconductor device of this embodiment. As shown in FIG. 3 and the like, the sidewall spacers SW, the silicide layers SI, and the like are formed around the MISFETs 1Q to 3Q, but these are not shown here. Further, in FIG. 2, the boundary between the active regions AC1 and AC3 and the boundary between the active regions AC2 and AC3 are indicated by broken lines. In other words, the respective ends of the active regions AC1 to AC3 are indicated by broken lines.

本実施の形態の半導体装置のＳＯＩ基板は、ＭＩＳＦＥＴ１Ｑが設けられる活性領域ＡＣ１、ＭＩＳＦＥＴ２Ｑが設けられる活性領域ＡＣ２、および、ＭＩＳＦＥＴ３Ｑが設けられる活性領域ＡＣ３を備える。活性領域ＡＣ１〜ＡＣ３は、それぞれ素子分離部ＳＴＩによって区画されている。 The SOI substrate of the semiconductor device of the present embodiment includes an active region AC1 in which MISFET1Q is provided, an active region AC2 in which MISFET2Q is provided, and an active region AC3 in which MISFET3Q is provided. The active regions AC1 to AC3 are each partitioned by the element isolation portion STI.

活性領域ＡＣ１は、Ｘ方向において活性領域ＡＣ２に隣接し、素子分離部ＳＴＩおよび活性領域ＡＣ３は、活性領域ＡＣ１と活性領域ＡＣ２との間に設けられている。また、活性領域ＡＣ３は、活性領域ＡＣ１および活性領域ＡＣ２に接続している。 The active region AC1 is adjacent to the active region AC2 in the X direction, and the element isolation part STI and the active region AC3 are provided between the active regions AC1 and AC2. The active area AC3 is connected to the active areas AC1 and AC2.

活性領域ＡＣ１上には、Ｙ方向に延在するゲート電極Ｇ１が形成され、活性領域ＡＣ２上には、Ｙ方向に延在するゲート電極Ｇ２が形成され、活性領域ＡＣ３上には、Ｙ方向に延在するゲート電極（分離用ゲート電極）Ｇ３が形成されている。ゲート電極Ｇ１〜Ｇ３は、それぞれＭＩＳＦＥＴ１Ｑ〜３Ｑのゲート電極として機能する。また、本実施の形態では、Ｙ方向に延在するゲート電極Ｇ１〜Ｇ３の各々は、素子分離部ＳＴＩ上にまで形成され、素子分離部ＳＴＩ上においてプラグＰＧ２に接続されている。ゲート電極Ｇ１〜Ｇ３の各々には、プラグＰＧ２を介して個別に電圧が印加される。 A gate electrode G1 extending in the Y direction is formed on the active region AC1, a gate electrode G2 extending in the Y direction is formed on the active region AC2, and a gate electrode G2 extending in the Y direction is formed on the active region AC3. An extending gate electrode (separation gate electrode) G3 is formed. The gate electrodes G1 to G3 function as gate electrodes of the MISFETs 1Q to 3Q, respectively. Further, in the present embodiment, each of the gate electrodes G1 to G3 extending in the Y direction is formed up to the element isolation part STI and is connected to the plug PG2 on the element isolation part STI. A voltage is individually applied to each of the gate electrodes G1 to G3 via the plug PG2.

活性領域ＡＣ１上および活性領域ＡＣ２上には、プラグＰＧ１が形成されている。ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの各々のソース領域およびドレイン領域には、プラグＰＧ１を介してソース電圧およびドレイン電圧が印加される。 A plug PG1 is formed on the active region AC1 and the active region AC2. A source voltage and a drain voltage are applied to the source region and the drain region of each of the MISFET 1Q and the MISFET 2Q via the plug PG1.

本実施の形態において、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの各々は、回路ブロックＣ１の回路に寄与する半導体素子であるが、ＭＩＳＦＥＴ３Ｑは、ＭＩＳＦＥＴ１ＱとＭＩＳＦＥＴ２Ｑとを電気的に分離するための分離用ＭＩＳＦＥＴであり、回路ブロックＣ１の回路に寄与しない半導体素子である。言い換えれば、活性領域ＡＣ１および活性領域ＡＣ２の各々は、回路ブロックＣ１の回路となる半導体素子を形成するための領域であるが、活性領域ＡＣ３は、活性領域ＡＣ１と活性領域ＡＣ２とを電気的に分離するための領域である。 In the present embodiment, each of the MISFET1Q and the MISFET2Q is a semiconductor element that contributes to the circuit of the circuit block C1, but the MISFET3Q is a separation MISFET for electrically separating the MISFET1Q and the MISFET2Q, and It is a semiconductor element that does not contribute to the C1 circuit. In other words, each of the active region AC1 and the active region AC2 is a region for forming a semiconductor element to be a circuit of the circuit block C1, but the active region AC3 electrically connects the active region AC1 and the active region AC2. This is an area for separation.

プラグＰＧ１は、Ｘ方向において活性領域ＡＣ３に隣接するように形成され、Ｙ方向における活性領域ＡＣ３の長さは、プラグＰＧ１の口径よりも長くなっている。このようなプラグＰＧ１および活性領域ＡＣ３の関係が、本実施の形態の主な特徴であるが、この特徴の詳細な説明を行う前に、本実施の形態の半導体装置の断面構造、および、比較例の半導体装置についての説明を行う。 The plug PG1 is formed so as to be adjacent to the active region AC3 in the X direction, and the length of the active region AC3 in the Y direction is longer than the diameter of the plug PG1. Such a relationship between the plug PG1 and the active region AC3 is the main feature of the present embodiment. Before the detailed description of this feature, the cross-sectional structure of the semiconductor device of the present embodiment and a comparison are compared. An example semiconductor device will be described.

以下に、図３および図４を用いて、本実施の形態の半導体装置の断面構造を説明する。図３は、図２のＡ−Ａ線に沿った断面図を示しており、図４は、図２のＢ−Ｂ線に沿った断面図を示している。 The sectional structure of the semiconductor device according to the present embodiment will be described below with reference to FIGS. 3 and 4. 3 shows a sectional view taken along the line AA of FIG. 2, and FIG. 4 shows a sectional view taken along the line BB of FIG.

本実施の形態では、ｐ型の半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＬを有するＳＯＩ基板が用いられる。半導体基板ＳＢは、好ましくは１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＸは、例えば酸化シリコンからなり、絶縁層ＢＸの厚さは、例えば１０ｎｍ〜２０ｎｍである。半導体層ＳＬは、好ましくは１Ωｃｍ〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンからなり、半導体層ＳＬの厚さは、例えば１０ｎｍ〜２０ｎｍである。 In this embodiment, an SOI substrate having a p-type semiconductor substrate SB, an insulating layer BX formed on the semiconductor substrate SB, and a semiconductor layer SL formed on the insulating layer BX is used. The semiconductor substrate SB is preferably made of single crystal silicon having a specific resistance of about 1 Ωcm to 10 Ωcm, for example, p-type single crystal silicon. The insulating layer BX is made of, for example, silicon oxide, and the thickness of the insulating layer BX is, for example, 10 nm to 20 nm. The semiconductor layer SL is preferably made of single crystal silicon having a specific resistance of about 1 Ωcm to 10 Ωcm, and the thickness of the semiconductor layer SL is, for example, 10 nm to 20 nm.

なお、半導体層ＳＬには、後述のエクステンション領域ＮＥＸおよび拡散領域ＮＤなどの不純物領域が形成されているが、ゲート電極Ｇ１〜Ｇ３の各々の直下に位置する半導体層ＳＬは、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていないｉ型の半導体層（真性半導体層）である。本実施の形態では、半導体層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度が１×１０^１３／ｃｍ^３以下であれば、ｉ型の半導体層ＳＬであるとして説明する。 Although impurity regions such as an extension region NEX and a diffusion region ND described later are formed in the semiconductor layer SL, the semiconductor layer SL located immediately below each of the gate electrodes G1 to G3 is formed by ion implantation or the like. It is an i-type semiconductor layer (intrinsic semiconductor layer) in which n-type or p-type impurities are not introduced. In this embodiment mode, even if a p-type impurity is introduced into the semiconductor layer SL, if the impurity concentration is 1×10 ¹³ /cm ³ or lower, the semiconductor layer SL is described as an i-type semiconductor layer SL. ..

特に、ゲート電極Ｇ３の直下に位置する半導体層ＳＬは、活性領域ＡＣ１および活性領域ＡＣ２のｎ型不純物領域を分離するための分離領域ＩＲとして形成されている。すなわち、活性領域ＡＣ３の半導体層ＳＬの一部が、分離領域ＩＲとされている。平面視において、分離領域ＩＲは、図２に示されるゲート電極Ｇ３の直下に形成されている。従って、分離領域ＩＲは、Ｘ方向における活性領域ＡＣ３の一方の端部から他方の端部へ亘って、Ｙ方向に延在するように形成されている。 In particular, the semiconductor layer SL located immediately below the gate electrode G3 is formed as an isolation region IR for isolating the n-type impurity regions of the active region AC1 and the active region AC2. That is, a part of the semiconductor layer SL in the active region AC3 is the isolation region IR. In plan view, the isolation region IR is formed immediately below the gate electrode G3 shown in FIG. Therefore, the isolation region IR is formed so as to extend in the Y direction from one end of the active region AC3 in the X direction to the other end.

素子分離部ＳＴＩは、半導体層ＳＬおよび絶縁層ＢＸを貫通し、且つ、半導体基板ＳＢに達する溝と、この溝内に埋め込まれた絶縁膜とを有する。 The element isolation part STI has a groove that penetrates the semiconductor layer SL and the insulating layer BX and reaches the semiconductor substrate SB, and an insulating film embedded in the groove.

半導体基板ＳＢにはｎ型のウェル領域ＤＮＷが形成されており、ウェル領域ＤＮＷ内にはｐ型のウェル領域ＰＷが形成されている。このウェル領域ＤＮＷによって、ウェル領域ＰＷは、ｐ型の半導体基板ＳＢと電気的に分離されている。絶縁層ＢＸと接するウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されているが、ここではグランドプレーン領域の図示は省略する。 An n-type well region DNW is formed in the semiconductor substrate SB, and a p-type well region PW is formed in the well region DNW. The well region PW is electrically separated from the p-type semiconductor substrate SB by the well region DNW. A p-type ground plane region having an impurity concentration higher than that of the well region PW is formed on the surface of the well region PW in contact with the insulating layer BX, but the illustration of the ground plane region is omitted here.

ウェル領域ＰＷは、ゲート電極Ｇ１〜Ｇ３とは独立して電圧が印加される領域であり、ゲート電極Ｇ１〜Ｇ３と共に、ＭＩＳＦＥＴ１Ｑ〜３Ｑの駆動電流を制御するための領域である。すなわち、ＭＩＳＦＥＴ１Ｑ〜３Ｑにおいて、ウェル領域ＰＷは、ゲート電極Ｇ１〜Ｇ３とは別のゲート電極として機能している。 The well region PW is a region to which a voltage is applied independently of the gate electrodes G1 to G3, and is a region for controlling the drive currents of the MISFETs 1Q to 3Q together with the gate electrodes G1 to G3. That is, in the MISFETs 1Q to 3Q, the well region PW functions as a gate electrode different from the gate electrodes G1 to G3.

活性領域ＡＣ１〜ＡＣ３の各々の半導体層ＳＬ上には、ゲート絶縁膜ＧＦを介して、ゲート電極Ｇ１〜Ｇ３がそれぞれ形成されている。ここで、ゲート絶縁膜ＧＦは、酸化シリコン膜などの絶縁膜からなる単層膜、または、酸化シリコン膜と、ハフニウムまたはアルミニウムなどを含有する高誘電率膜とを有する積層膜からなる。また、ゲート電極Ｇ１〜Ｇ３の各々は、多結晶シリコン膜などの導電性膜からなる単層膜、または、多結晶シリコン膜と、窒化チタンまたはタングステンなどを含有する金属膜とを有する積層膜からなる。 Gate electrodes G1 to G3 are respectively formed on the semiconductor layers SL in the active regions AC1 to AC3 with a gate insulating film GF interposed therebetween. Here, the gate insulating film GF is formed of a single-layer film made of an insulating film such as a silicon oxide film or a laminated film having a silicon oxide film and a high dielectric constant film containing hafnium, aluminum, or the like. Each of the gate electrodes G1 to G3 is formed of a single layer film made of a conductive film such as a polycrystalline silicon film, or a laminated film having a polycrystalline silicon film and a metal film containing titanium nitride, tungsten, or the like. Become.

ゲート電極Ｇ１〜Ｇ３の各々の側面には、絶縁膜ＩＦを介して、サイドウォールスペーサＳＷが形成されている。絶縁膜ＩＦ下およびサイドウォールスペーサＳＷ下の半導体層ＳＬには、低濃度のｎ型不純物領域であるエクステンション領域ＮＥＸが形成されている。また、一部の半導体層ＳＬ上にはエピタキシャル層（半導体層）ＥＰが形成されている。エピタキシャル層ＥＰおよび半導体層ＳＬには、エクステンション領域ＮＥＸよりも高濃度のｎ型不純物領域である拡散領域ＮＤが形成されている。これらのエクステンション領域ＮＥＸおよび拡散領域ＮＤは、ＭＩＳＦＥＴ１Ｑ〜３Ｑの各々のソース領域およびドレイン領域を構成している。 Sidewall spacers SW are formed on the side surfaces of each of the gate electrodes G1 to G3 with an insulating film IF interposed therebetween. An extension region NEX, which is a low-concentration n-type impurity region, is formed in the semiconductor layer SL below the insulating film IF and below the sidewall spacer SW. An epitaxial layer (semiconductor layer) EP is formed on a part of the semiconductor layer SL. A diffusion region ND, which is an n-type impurity region having a higher concentration than the extension region NEX, is formed in the epitaxial layer EP and the semiconductor layer SL. The extension region NEX and the diffusion region ND form the source region and the drain region of each of the MISFETs 1Q to 3Q.

なお、エピタキシャル層ＥＰは、例えばシリコンからなり、半導体層ＳＬと同じ材料からなる。このため、半導体層ＳＬおよびエピタキシャル層ＥＰは一体化しているが、本実施の形態の図面では、便宜上これらを区別するために、半導体層ＳＬとエピタキシャル層ＥＰとの境界が破線で示されている。また、活性領域ＡＣ１〜ＡＣ３の各々と素子分離部ＳＴＩとの境界付近では、エピタキシャル層ＥＰの側面にもサイドウォールスペーサＳＷが形成されている。 The epitaxial layer EP is made of, for example, silicon and the same material as the semiconductor layer SL. For this reason, the semiconductor layer SL and the epitaxial layer EP are integrated, but in the drawings of the present embodiment, the boundary between the semiconductor layer SL and the epitaxial layer EP is shown by a broken line in order to distinguish them for convenience. .. Further, sidewall spacers SW are also formed on the side surfaces of the epitaxial layer EP near the boundaries between the active regions AC1 to AC3 and the element isolation portions STI.

ゲート電極Ｇ１〜Ｇ３上および拡散領域ＮＤ上には、プラグＰＧ１およびプラグＰＧ２との接触抵抗を低減するために、例えばニッケルシリサイド（ＮｉＳｉ）またはコバルトシリサイド（ＣｏＳｉ_２）からなるシリサイド層ＳＩが形成されている。 A silicide layer SI made of, for example, nickel silicide (NiSi) or cobalt silicide (CoSi ₂ ) is formed on the gate electrodes G1 to G3 and the diffusion region ND in order to reduce the contact resistance with the plugs PG1 and PG2. ing.

活性領域ＡＣ１〜ＡＣ３の主面上には、ＭＩＳＦＥＴ１Ｑ〜３Ｑを覆うように、エッチングストッパ膜ＥＳが形成され、エッチングストッパ膜ＥＳ上には、層間絶縁膜ＩＬ１が形成されている。エッチングストッパ膜ＥＳは、例えば窒化シリコン膜のような絶縁膜である。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜からなる。層間絶縁膜ＩＬ１中およびエッチングストッパ膜ＥＳ中にはコンタクトホールＣＨ１およびコンタクトホールＣＨ２が形成されており、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に、タングステン（Ｗ）など主体とする導電性膜を埋め込むことで、プラグＰＧ１およびプラグＰＧ２が形成されている。プラグＰＧ１は、シリサイド層ＳＩを介して拡散領域ＮＤに電気的に接続され、プラグＰＧ２は、シリサイド層ＳＩを介してゲート電極Ｇ３に電気的に接続されている。なお、ここでは図示していないが、図２に示されるように、ゲート電極Ｇ１およびゲート電極Ｇ２も、シリサイド層ＳＩを介してプラグＰＧ２に電気的に接続されている。 An etching stopper film ES is formed on the main surfaces of the active regions AC1 to AC3 so as to cover the MISFETs 1Q to 3Q, and an interlayer insulating film IL1 is formed on the etching stopper film ES. The etching stopper film ES is an insulating film such as a silicon nitride film. The interlayer insulating film IL1 is made of, for example, a silicon oxide film. A contact hole CH1 and a contact hole CH2 are formed in the interlayer insulating film IL1 and the etching stopper film ES, and a conductive film mainly composed of tungsten (W) is embedded in the contact hole CH1 and the contact hole CH2. As a result, the plug PG1 and the plug PG2 are formed. The plug PG1 is electrically connected to the diffusion region ND via the silicide layer SI, and the plug PG2 is electrically connected to the gate electrode G3 via the silicide layer SI. Although not shown here, as shown in FIG. 2, the gate electrode G1 and the gate electrode G2 are also electrically connected to the plug PG2 via the silicide layer SI.

プラグＰＧ１およびプラグＰＧ２が埋め込まれた層間絶縁膜ＩＬ１上には、層間絶縁膜ＩＬ２が形成されている。層間絶縁膜ＩＬ２には配線用の複数の溝が形成されており、複数の溝内に例えば銅（Ｃｕ）を主成分とする導電性膜を埋め込むことで、複数の配線Ｍ１が形成されている。複数の配線Ｍ１は、プラグＰＧ１またはプラグＰＧ２に接続されている。 An interlayer insulating film IL2 is formed on the interlayer insulating film IL1 in which the plugs PG1 and PG2 are embedded. A plurality of wiring trenches are formed in the interlayer insulating film IL2, and a plurality of wirings M1 are formed by embedding a conductive film containing copper (Cu) as a main component in the plurality of trenches. .. The plurality of wirings M1 are connected to the plug PG1 or the plug PG2.

＜比較例の半導体装置＞
図５は、本願発明者が検討した比較例の半導体装置を示し、本実施の形態の図２に対応する平面図である。 <Comparative semiconductor device>
FIG. 5 shows a semiconductor device of a comparative example examined by the inventor of the present application, and is a plan view corresponding to FIG. 2 of the present embodiment.

比較例では、活性領域ＡＣ３が設けられておらず、活性領域ＡＣ１と活性領域ＡＣ２との間に、素子分離部ＳＴＩ設けられており、この素子分離部ＳＴＩの上にはダミーパターンＤＰが形成されている。ダミーパターンＤＰは、隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に形成される層間絶縁膜ＩＬ１の表面が平坦になるように設けられたダミー素子である。 In the comparative example, the active region AC3 is not provided, and the element isolation part STI is provided between the active region AC1 and the active region AC2, and the dummy pattern DP is formed on the element isolation part STI. ing. The dummy pattern DP is a dummy element provided such that the surface of the interlayer insulating film IL1 formed between the adjacent active regions AC1 and AC2 is flat.

図５に示されるように、活性領域ＡＣ１に形成されるプラグＰＧ１は、長さＬ１の口径を有する。そして、プラグＰＧ１は、ゲート電極Ｇ１、Ｙ方向における活性領域ＡＣ１の端部およびＸ方向における活性領域ＡＣ１の端部と、長さＬ２で離間されている。Ｘ方向における活性領域ＡＣ１の端部は、ダミーパターンＤＰと長さＬ３で離間されている。ここで、長さＬ１は例えば８０ｎｍであり、長さＬ２は例えば６０ｎｍであり、長さＬ３は例えば２０ｎｍである。また、活性領域ＡＣ２においても、同様の関係でプラグＰＧ１が配置されている。 As shown in FIG. 5, the plug PG1 formed in the active region AC1 has a diameter of the length L1. The plug PG1 is separated from the end of the active region AC1 in the Y direction and the end of the active region AC1 in the X direction by the length L2. The end of the active region AC1 in the X direction is separated from the dummy pattern DP by a length L3. Here, the length L1 is, for example, 80 nm, the length L2 is, for example, 60 nm, and the length L3 is, for example, 20 nm. Also in the active region AC2, the plug PG1 is arranged in the same relationship.

ここで、比較例の半導体装置は、特許文献１に開示されているように、プラグＰＧ１の形成位置がずれた場合、素子分離部ＳＴＩが掘り込まれ、プラグＰＧ１が半導体基板ＳＢに到達し、ＭＩＳＦＥＴ１Ｑのソース領域またはドレイン領域と、半導体基板ＳＢとが接続され、ＭＩＳＦＥＴ１Ｑが動作不良を起こす問題を有する。そのような問題を避けるため、比較例のプラグＰＧ１は、Ｙ方向における活性領域ＡＣ１の端部およびＸ方向における活性領域ＡＣ１の端部と、長さＬ２で離間されている。長さＬ２は、コンタクトホールＣＨ１を形成するためのレジストパターンのマスクの合わせずれを考慮して、プラグＰＧ１を活性領域ＡＣ１内に形成するためのマージンが確保された長さである。 Here, in the semiconductor device of the comparative example, as disclosed in Patent Document 1, when the formation position of the plug PG1 is displaced, the element isolation portion STI is dug, the plug PG1 reaches the semiconductor substrate SB, There is a problem that the source region or the drain region of the MISFET 1Q and the semiconductor substrate SB are connected and the MISFET 1Q malfunctions. In order to avoid such a problem, the plug PG1 of the comparative example is separated from the end of the active region AC1 in the Y direction and the end of the active region AC1 in the X direction by a length L2. The length L2 is a length in which a margin for forming the plug PG1 in the active region AC1 is secured in consideration of misalignment of the mask of the resist pattern for forming the contact hole CH1.

しかしながら、比較例では、半導体装置の微細化を図るために、活性領域ＡＣ１のサイズを縮小しようと試みても、プラグＰＧ１と活性領域ＡＣ１の端部とを長さＬ２で離間する必要があるため、活性領域ＡＣ１のサイズを縮小することが困難である。 However, in the comparative example, even if an attempt is made to reduce the size of the active region AC1 in order to miniaturize the semiconductor device, it is necessary to separate the plug PG1 and the end of the active region AC1 by the length L2. It is difficult to reduce the size of the active area AC1.

＜半導体装置の主な特徴＞
図６は、本実施の形態の半導体装置の平面図を示し、図２に長さＬ１〜Ｌ６が付加された図である。長さＬ４は例えば４０ｎｍであり、長さＬ５は例えば５６．６ｎｍであり、長さＬ６は例えば１６０ｎｍである。 <Main features of semiconductor device>
FIG. 6 is a plan view of the semiconductor device according to the present embodiment, in which lengths L1 to L6 are added to FIG. The length L4 is, for example, 40 nm, the length L5 is, for example, 56.6 nm, and the length L6 is, for example, 160 nm.

本実施の形態では、比較例と異なり、隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に、活性領域ＡＣ３が形成されている。そして、プラグＰＧ１からＸ方向における活性領域ＡＣ１の端部までの最短距離が、長さＬ２から、長さＬ２より短い長さＬ４に変更されている。このため、仮にプラグＰＧ１の形成位置がずれ、プラグＰＧ１が活性領域ＡＣ１の端部に跨るように形成されたとしても、プラグＰＧ１は活性領域ＡＣ３上に位置することになるため、比較例で説明したような問題が発生しない。 In the present embodiment, unlike the comparative example, active region AC3 is formed between adjacent active regions AC1 and AC2. Then, the shortest distance from the plug PG1 to the end of the active region AC1 in the X direction is changed from the length L2 to a length L4 shorter than the length L2. Therefore, even if the formation position of the plug PG1 is deviated and the plug PG1 is formed so as to extend over the end portion of the active region AC1, the plug PG1 will be located on the active region AC3. Therefore, a comparative example will be described. The problem that I did does not occur.

従って、本実施の形態では、比較例と比較して、半導体装置の信頼性を向上させることができる。また、プラグＰＧ１からＸ方向における活性領域ＡＣ１の端部までの最短距離が、長さＬ２より短い長さＬ４であるので、活性領域ＡＣ１のサイズを縮小することができる。また、活性領域ＡＣ２についても同様の関係が成り立つので、活性領域ＡＣ２のサイズも縮小することができる。すなわち、本実施の形態によれば、半導体装置の微細化を図ることができる。 Therefore, in this embodiment, the reliability of the semiconductor device can be improved as compared with the comparative example. Moreover, since the shortest distance from the plug PG1 to the end of the active region AC1 in the X direction is the length L4 shorter than the length L2, the size of the active region AC1 can be reduced. Moreover, since the same relationship holds for the active region AC2, the size of the active region AC2 can be reduced. That is, according to this embodiment, the semiconductor device can be miniaturized.

また、本実施の形態では、プラグＰＧ１からＹ方向における活性領域ＡＣ３の端部までの距離が、長さＬ５に設定されている。長さＬ５は例えば５６．６ｎｍであり、長さＬ２とほぼ同程度の値である。このため、プラグＰＧ１の形成位置のずれに対するマージンとして、長さＬ５はほぼ十分な値である。このとき、Ｘ方向における活性領域ＡＣ３の幅である長さＬ６は１６０ｎｍとなり、プラグＰＧ１の口径である長さＬ１の２倍である。すなわち、Ｙ方向における活性領域ＡＣ３の長さＬ６を、プラグＰＧ１の口径の２倍以上に設定することで、プラグＰＧ１の形成位置のずれに関する問題を抑制することができる。 Further, in the present embodiment, the distance from the plug PG1 to the end of the active region AC3 in the Y direction is set to the length L5. The length L5 is, for example, 56.6 nm, which is almost the same value as the length L2. Therefore, the length L5 is a substantially sufficient value as a margin for the shift of the formation position of the plug PG1. At this time, the length L6 that is the width of the active region AC3 in the X direction is 160 nm, which is twice the length L1 that is the diameter of the plug PG1. That is, by setting the length L6 of the active region AC3 in the Y direction to be equal to or more than twice the diameter of the plug PG1, it is possible to suppress the problem regarding the displacement of the formation position of the plug PG1.

また、ゲート電極Ｇ３は、比較例のダミーパターンＤＰと同様に、隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に形成される層間絶縁膜ＩＬ１の表面を平坦化するための役割も担っている。 The gate electrode G3 also plays a role of flattening the surface of the interlayer insulating film IL1 formed between the adjacent active regions AC1 and AC2, similarly to the dummy pattern DP of the comparative example. ..

また、図３に示されるように、活性領域ＡＣ１および活性領域ＡＣ３、並びに、活性領域ＡＣ２および活性領域ＡＣ３は、ｎ型の不純物領域であるエクステンション領域ＮＥＸおよび拡散領域ＮＤによって、電気的に接続されている。しかし、活性領域ＡＣ３では、ゲート電極Ｇ３の下部の半導体層ＳＬは、ｎ型と異なる導電型であるｉ型であり、分離領域ＩＲとして機能する。このため、活性領域ＡＣ１および活性領域ＡＣ２の各々のｎ型の不純物領域は、電気的に分離されており、互いに導通されていない。すなわち、活性領域ＡＣ３内に、ｎ型以外の半導体領域である分離領域ＩＲを形成しておくことで、活性領域ＡＣ１および活性領域ＡＣ２の各々のｎ型の不純物領域を絶縁させることができる。また、活性領域ＡＣ３内に、ｎ型と異なる導電型の半導体領域が形成されていればよいという観点から、活性領域ＡＣ３内の分離領域ＩＲには、ｐ型の不純物が導入されていてもよい。 Further, as shown in FIG. 3, the active regions AC1 and AC3, and the active regions AC2 and AC3 are electrically connected by the extension regions NEX and the diffusion regions ND which are n-type impurity regions. ing. However, in the active region AC3, the semiconductor layer SL below the gate electrode G3 has an i-type which is a conductivity type different from the n-type and functions as the isolation region IR. Therefore, the n-type impurity regions of active region AC1 and active region AC2 are electrically isolated from each other and are not electrically connected to each other. That is, by forming the isolation region IR, which is a semiconductor region other than n-type, in the active region AC3, each n-type impurity region of the active region AC1 and the active region AC2 can be insulated. Further, from the viewpoint that a semiconductor region of a conductivity type different from n-type may be formed in the active region AC3, a p-type impurity may be introduced into the isolation region IR in the active region AC3. ..

ここで、本実施の形態のＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑでは、ゲート電極Ｇ１およびゲート電極Ｇ２だけでなく、ウェル領域ＰＷもゲート電極として使用されており、ＭＩＳＦＥＴ１ＱおよびＭＩＳＦＥＴ２Ｑの各々の動作時には、ウェル領域ＰＷにも駆動電圧が印加される。そして、ウェル領域ＰＷは、活性領域ＡＣ３にも形成されており、ゲート電極Ｇ３の下部にも形成されている。このため、ウェル領域ＰＷに印加された駆動電圧によって、活性領域ＡＣ３の分離領域ＩＲに微小な電流が流れる恐れがある。 Here, in the MISFET 1Q and the MISFET 2Q of the present embodiment, not only the gate electrode G1 and the gate electrode G2, but also the well region PW is used as the gate electrode, and the well region PW also operates in the respective well regions PW during operation. A drive voltage is applied. The well region PW is also formed in the active region AC3 and also under the gate electrode G3. Therefore, a minute current may flow in the isolation region IR of the active region AC3 due to the drive voltage applied to the well region PW.

このような恐れを抑制するため、ゲート電極Ｇ３には、ＭＩＳＦＥＴ３Ｑがオン状態にならないような非駆動電圧が印加されていることが好ましい。本実施の形態では、ＭＩＳＦＥＴ１Ｑ〜３Ｑは、それぞれｎ型のトランジスタであるので、ゲート電極Ｇ３には、常にゼロまたは負の電圧が印加されていることが好ましい。このように、活性領域ＡＣ３において、ｎ型以外の半導体領域である分離領域ＩＲが設けられているだけでなく、ゲート電極Ｇ３に非駆動電圧が印加されていることで、活性領域ＡＣ１および活性領域ＡＣ２の各々のｎ型の不純物領域をより確実に絶縁させることができる。従って、半導体装置の信頼性を更に向上させることができる。 In order to suppress such a fear, it is preferable that a non-driving voltage that does not turn on the MISFET 3Q is applied to the gate electrode G3. In the present embodiment, each of MISFETs 1Q to 3Q is an n-type transistor, so that it is preferable that zero or a negative voltage is always applied to gate electrode G3. As described above, in the active region AC3, not only the isolation region IR which is a semiconductor region other than the n-type region is provided, but also the non-driving voltage is applied to the gate electrode G3. Each n-type impurity region of AC2 can be insulated more reliably. Therefore, the reliability of the semiconductor device can be further improved.

また、本実施の形態では、Ｙ方向において、２つの活性領域ＡＣ３の間に素子分離部ＳＴＩが設けられている。言い換えれば、Ｙ方向において、活性領域ＡＣ３は、素子分離部ＳＴＩによって、２つの領域に分断されている。ここで、例えば、Ｙ方向において、活性領域ＡＣ３の長さＬ６を、活性領域ＡＣ１の長さまたは活性領域ＡＣ２の長さと同程度にすることも可能である。しかしながら、その場合、活性領域ＡＣ１および活性領域ＡＣ２は、ゲート電極Ｇ３などによって電気的に分離しているものの、活性領域ＡＣ３の長さＬ６が広くなった分、微量なリーク電流が発生する可能性が高まる。従って、半導体装置の信頼性の確保を優先したい場合には、本実施の形態のように、プラグＰＧ１との関係で必要となる箇所にのみ活性領域ＡＣ３を設けることが好ましい。 Further, in the present embodiment, the element isolation part STI is provided between the two active regions AC3 in the Y direction. In other words, in the Y direction, the active region AC3 is divided into two regions by the element isolation portion STI. Here, for example, in the Y direction, the length L6 of the active region AC3 can be set to be approximately the same as the length of the active region AC1 or the length of the active region AC2. However, in that case, although the active region AC1 and the active region AC2 are electrically separated by the gate electrode G3 and the like, a minute leak current may occur due to the length L6 of the active region AC3 being widened. Will increase. Therefore, when it is desired to secure the reliability of the semiconductor device, it is preferable to provide the active region AC3 only at a position necessary for the relationship with the plug PG1 as in the present embodiment.

また、本実施の形態では、ＭＩＳＦＥＴ１Ｑ〜３Ｑがｎ型のトランジスタである場合で説明したが、ＭＩＳＦＥＴ１Ｑ〜３Ｑがｐ型のトランジスタである場合には、各不純物領域の導電型を反対の導電型とすることで、同様の効果を得ることができる。また、その場合には、分離領域ＩＲの導電型をｉ型またはｎ型とし、ゲート電極Ｇ３に正の電圧を印加することが好ましい。 In the present embodiment, the MISFETs 1Q to 3Q are n-type transistors, but when the MISFETs 1Q to 3Q are p-type transistors, the conductivity types of the impurity regions are opposite to each other. By doing so, the same effect can be obtained. In that case, it is preferable that the conductivity type of the isolation region IR is i-type or n-type and a positive voltage is applied to the gate electrode G3.

また、本実施の形態では、図６に示されるように、活性領域ＡＣ１におけるゲート電極Ｇ１とプラグＰＧ１との間、および、活性領域ＡＣ２におけるゲート電極Ｇ２とプラグＰＧ１との間の距離を、それぞれ長さＬ２としている。しかしながら、これらの箇所の距離は、長さＬ２と異なる長さであってもよく、長さＬ２より短い長さでもよいし、長さＬ２より長い長さでもよい。このような場合でも、上述した本実施の形態の効果を発揮させることができる。 Further, in the present embodiment, as shown in FIG. 6, the distance between the gate electrode G1 and the plug PG1 in the active region AC1 and the distance between the gate electrode G2 and the plug PG1 in the active region AC2 are respectively set. The length is L2. However, the distance between these points may be different from the length L2, may be shorter than the length L2, or may be longer than the length L2. Even in such a case, the effects of the present embodiment described above can be exhibited.

また、本実施の形態の半導体装置の更なる効果として、アンテナ比の抑制による信頼性の向上が挙げられる。ＳＯＩ基板を用いないバルク基板のＭＩＳＦＥＴでは、アンテナ比の問題は、主にゲート絶縁膜の破壊に関連しているが、ＳＯＩ基板におけるアンテナ比の問題は、ゲート絶縁膜に加えて絶縁層ＢＸの破壊にも関連している。 Further, as a further effect of the semiconductor device of the present embodiment, there is an improvement in reliability by suppressing the antenna ratio. In a bulk substrate MISFET that does not use an SOI substrate, the problem of the antenna ratio is mainly related to the breakdown of the gate insulating film, but the problem of the antenna ratio in the SOI substrate is that of the insulating layer BX in addition to the gate insulating film. It is also related to destruction.

図７は、比較例の半導体装置のアンテナ比と、本実施の形態の半導体装置のアンテナ比を比較した表である。 FIG. 7 is a table comparing the antenna ratio of the semiconductor device of the comparative example with the antenna ratio of the semiconductor device of the present embodiment.

例えば、比較例において、活性領域ＡＣ１の平面積が５．０μｍ^２であり、ＭＩＳＦＥＴ１Ｑに接続されている配線の総面積が７５００μｍ^２であるのに対し、活性領域ＡＣ２の平面積が５．０μｍ^２であり、ＭＩＳＦＥＴ２Ｑに接続されている配線の総面積が１５００μｍ^２であるとする。そして、信頼性を許容できるアンテナ比が１０００以下であるとする。 For example, in the comparative example, the planar area of the active region AC1 is 5.0 .mu.m ^2, relative to the total area of the wiring connected to MISFET1Q that is 7500Myuemu ^2, the plane area of the active region AC2 is 5.0 .mu.m ² And the total area of the wirings connected to the MISFET 2Q is 1500 μm ² . Further, it is assumed that the antenna ratio which can accept the reliability is 1000 or less.

比較例において、活性領域ＡＣ１および活性領域ＡＣ２の各々の半導体層ＳＬは、互いに素子分離部ＳＴＩによって分離されているため、活性領域ＡＣ１におけるアンテナ比と、活性領域ＡＣ２におけるアンテナ比とは、それぞれ別々に計算される。ここでは、活性領域ＡＣ１におけるアンテナ比は１５００であり、活性領域ＡＣ２におけるアンテナ比は３００である。従って、活性領域ＡＣ１におけるアンテナ比は、信頼性を許容できない値とされ、例えば配線の設計変更などが要求されることになる。 In the comparative example, since the semiconductor layers SL of the active region AC1 and the active region AC2 are isolated from each other by the element isolation portion STI, the antenna ratio in the active region AC1 and the antenna ratio in the active region AC2 are different from each other. Calculated to. Here, the antenna ratio in the active area AC1 is 1500 and the antenna ratio in the active area AC2 is 300. Therefore, the antenna ratio in the active region AC1 is set to a value that does not allow reliability, and it is necessary to change the design of the wiring, for example.

一方で、本実施の形態では、図３に示されるように、活性領域ＡＣ１および活性領域ＡＣ２の各々の半導体層ＳＬは、活性領域ＡＣ３の半導体層ＳＬを介して接続されている。このため、活性領域ＡＣ１〜ＡＣ３の各々の平面積を足し合わせて、アンテナ比を計算することができる。ここでは合計面積が（１０＋α）μｍ^２である。なお、αは活性領域ＡＣ３の平面積である。従って、活性領域ＡＣ１〜ＡＣ３のアンテナ比は、９００以下となる。 On the other hand, in the present embodiment, as shown in FIG. 3, the semiconductor layers SL of the active region AC1 and the active region AC2 are connected via the semiconductor layer SL of the active region AC3. Therefore, the antenna ratio can be calculated by adding the plane areas of the active regions AC1 to AC3. Here, the total area is (10+α)μm ² . Note that α is the plane area of the active region AC3. Therefore, the antenna ratio of the active areas AC1 to AC3 is 900 or less.

このように、本実施の形態のような活性領域ＡＣ３が設けられていることで、仮に活性領域ＡＣ１のＭＩＳＦＥＴ１Ｑに接続されている配線の面積が大きかったとしても、アンテナ比の上昇を抑制することができる。すなわち、本実施の形態では、半導体装置の信頼性を更に向上させることができる。 As described above, by providing the active region AC3 as in the present embodiment, even if the area of the wiring connected to the MISFET 1Q in the active region AC1 is large, the increase in the antenna ratio is suppressed. You can That is, in this embodiment, the reliability of the semiconductor device can be further improved.

＜半導体装置の製造方法＞
以下に、本実施の形態の半導体装置の製造方法を、図８〜図２１を用いて説明する。 <Method of manufacturing semiconductor device>
Hereinafter, the method for manufacturing the semiconductor device of the present embodiment will be described with reference to FIGS.

図８および図９に示されるように、まず、支持基板である半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸの上に形成された半導体層ＳＬとを有するＳＯＩ基板を準備する。 As shown in FIGS. 8 and 9, first, the semiconductor substrate SB, which is a supporting substrate, the insulating layer BX formed on the semiconductor substrate SB, and the semiconductor layer SL formed on the insulating layer BX are included. Prepare an SOI substrate.

このようなＳＯＩ基板を準備する工程の一例を以下に説明する。ＳＯＩ基板は、例えば、貼り合わせ法によって形成できる。貼り合わせ法では、例えば、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコンからなる第２半導体基板を高温下で圧着することによって貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＬとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。 An example of the process of preparing such an SOI substrate will be described below. The SOI substrate can be formed by, for example, a bonding method. In the bonding method, for example, the surface of the first semiconductor substrate made of silicon is oxidized to form the insulating layer BX, and then the second semiconductor substrate made of silicon is pressure-bonded to the first semiconductor substrate at a high temperature. After that, the second semiconductor substrate is thinned. In this case, the thin film of the second semiconductor substrate remaining on the insulating layer BX becomes the semiconductor layer SL, and the first semiconductor substrate below the insulating layer BX becomes the semiconductor substrate SB.

次に、フォトリソグラフィ法およびドライエッチング処理によって、半導体層ＳＬ、絶縁層ＢＸおよび半導体基板ＳＢの各々の一部を除去することで、ＳＯＩ基板に溝を形成する。次に、レジストパターンをアッシング処理などによって除去する。次に、熱酸化法などによって、溝内の側面と底面に薄い酸化シリコン膜を形成する。次に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、溝内に、例えば酸化シリコン膜からなる絶縁膜を堆積する。次に、ＣＭＰ（Chemical Mechanical Polishing）法によって、絶縁膜を研磨することで、溝外の絶縁膜を除去し、溝内に絶縁膜を埋め込む。以上のように、ＳＯＩ基板に素子分離部ＳＴＩを形成することで、ＳＯＩ基板を活性領域ＡＣ１〜ＡＣ３に区画する。 Next, a part of each of the semiconductor layer SL, the insulating layer BX, and the semiconductor substrate SB is removed by photolithography and dry etching to form a groove in the SOI substrate. Next, the resist pattern is removed by ashing processing or the like. Next, a thin silicon oxide film is formed on the side surface and the bottom surface in the groove by a thermal oxidation method or the like. Next, an insulating film made of, for example, a silicon oxide film is deposited in the trench by, for example, a CVD (Chemical Vapor Deposition) method. Next, by polishing the insulating film by a CMP (Chemical Mechanical Polishing) method, the insulating film outside the groove is removed and the insulating film is embedded in the groove. As described above, the SOI substrate is divided into the active regions AC1 to AC3 by forming the element isolation portion STI on the SOI substrate.

次に、フォトリソグラフィ法およびイオン注入法によって、半導体基板ＳＢにｎ型のウェル領域ＤＮＷおよびｐ型のウェル領域ＰＷを順次形成する。ウェル領域ＰＷの表面には、ウェル領域ＰＷよりも高い不純物濃度を有するｐ型のグランドプレーン領域が形成されるが、ここではグランドプレーン領域の図示は省略する。 Next, an n-type well region DNW and a p-type well region PW are sequentially formed on the semiconductor substrate SB by photolithography and ion implantation. Although a p-type ground plane region having an impurity concentration higher than that of the well region PW is formed on the surface of the well region PW, the illustration of the ground plane region is omitted here.

図１０および図１１は、ゲート絶縁膜ＧＦ、ゲート電極Ｇ１〜Ｇ３およびキャップ膜ＣＰの形成工程を示している。 10 and 11 show steps of forming the gate insulating film GF, the gate electrodes G1 to G3, and the cap film CP.

まず、半導体層ＳＬ上に、例えば熱酸化法によって、例えば酸化シリコン膜からなるゲート絶縁膜ＧＦを形成する。なお、酸化シリコン膜上に、酸化ハフニウムなどの金属酸化膜からなる高誘電率膜を形成してもよい。この場合には、ゲート絶縁膜ＧＦは、酸化シリコン膜および高誘電率膜によって構成される。また、本実施の形態では、熱酸化法によってゲート絶縁膜ＧＦを形成するため、図４に示すように、ゲート絶縁膜ＧＦは半導体層ＳＬ上には形成されるが、素子分離部ＳＴＩ上には形成されない。一方、ＣＶＤ法によってゲート絶縁膜ＧＦを形成する場合は、ゲート絶縁膜ＧＦは、半導体層ＳＬ上だけでなく、素子分離部ＳＴＩ上にも形成されるが、ここではそのような図示は省略する。 First, the gate insulating film GF made of, for example, a silicon oxide film is formed on the semiconductor layer SL by, for example, a thermal oxidation method. A high dielectric constant film made of a metal oxide film such as hafnium oxide may be formed on the silicon oxide film. In this case, the gate insulating film GF is composed of a silicon oxide film and a high dielectric constant film. Further, in the present embodiment, since the gate insulating film GF is formed by the thermal oxidation method, the gate insulating film GF is formed on the semiconductor layer SL as shown in FIG. 4, but on the element isolation part STI. Is not formed. On the other hand, when the gate insulating film GF is formed by the CVD method, the gate insulating film GF is formed not only on the semiconductor layer SL but also on the element isolation portion STI, but such illustration is omitted here. ..

次に、ゲート絶縁膜ＧＦ上および素子分離部ＳＴＩ上に、ゲート電極用の導電性膜を形成する。上記導電性膜は、例えばＣＶＤ法によって形成され、例えば多結晶シリコン膜からなる。次に、フォトリソグラフィ法およびイオン注入法によって、上記導電性膜にｎ型の不純物を導入する。なお、上記導電性膜は、多結晶シリコン膜に限定されず、金属膜、または、多結晶シリコン膜と金属膜との積層膜でもよい。次に、上記導電性膜上に、キャップ膜用の絶縁膜を形成する。上記絶縁膜は、例えばＣＶＤ法によって形成され、例えば窒化シリコン膜からなる。 Next, a conductive film for a gate electrode is formed on the gate insulating film GF and the element isolation part STI. The conductive film is formed by, for example, a CVD method and is made of, for example, a polycrystalline silicon film. Next, an n-type impurity is introduced into the conductive film by photolithography and ion implantation. The conductive film is not limited to the polycrystalline silicon film, and may be a metal film or a laminated film of a polycrystalline silicon film and a metal film. Next, an insulating film for a cap film is formed on the conductive film. The insulating film is formed by, for example, the CVD method and is made of, for example, a silicon nitride film.

次に、フォトリソグラフィ法およびドライエッチング処理によって、上記絶縁膜および上記導電性膜をパターニングする。これにより、半導体層ＳＬ上に、ゲート電極Ｇ１〜Ｇ３と、ゲート電極Ｇ１〜Ｇ３上に位置するキャップ膜ＣＰとが形成される。このように、ゲート電極Ｇ１〜Ｇ３は、同じ導電性膜からなり、同じ工程によって形成される。次に、ゲート電極Ｇ１〜Ｇ３から露出しているゲート絶縁膜ＧＦを、ウェットエッチング処理により除去する。 Next, the insulating film and the conductive film are patterned by photolithography and dry etching. As a result, the gate electrodes G1 to G3 and the cap film CP located on the gate electrodes G1 to G3 are formed on the semiconductor layer SL. Thus, the gate electrodes G1 to G3 are made of the same conductive film and are formed by the same process. Next, the gate insulating film GF exposed from the gate electrodes G1 to G3 is removed by a wet etching process.

図１２および図１３は、絶縁膜ＩＦおよびダミーサイドウォールスペーサＤＳＷの形成工程を示している。 12 and 13 show a process of forming the insulating film IF and the dummy sidewall spacer DSW.

まず、ゲート電極Ｇ１〜Ｇ３を覆うように、半導体層ＳＬ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦを形成する。次に、絶縁膜ＩＦ上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を施すことで、上記絶縁膜が加工され、ゲート電極Ｇ１〜Ｇ３の各々の側面上に、絶縁膜ＩＦを介して、ダミーサイドウォールスペーサＤＳＷが形成される。この時、絶縁膜ＩＦは、エッチングストッパとして機能している。 First, the insulating film IF made of, for example, a silicon oxide film is formed on the semiconductor layer SL by, for example, the CVD method so as to cover the gate electrodes G1 to G3. Next, an insulating film made of, for example, a silicon nitride film is formed on the insulating film IF by, for example, the CVD method. Next, the insulating film is processed by subjecting the insulating film to anisotropic etching, and the dummy sidewall spacer DSW is formed on each side surface of the gate electrodes G1 to G3 via the insulating film IF. Is formed. At this time, the insulating film IF functions as an etching stopper.

図１４および図１５は、エピタキシャル層ＥＰの形成工程を示している。 14 and 15 show a process of forming the epitaxial layer EP.

まず、フッ酸を含む水溶液またはアンモニアを含む水溶液などを用いて、半導体層ＳＬの表面を洗浄する。その後、エピタキシャル成長法によって、半導体層ＳＬ上に、例えば単結晶シリコンからなるエピタキシャル層ＥＰを形成する。この時、ゲート電極Ｇ１〜Ｇ３の各々の上面はキャップ膜ＣＰによって覆われているので、これらの箇所にエピタキシャル層ＥＰは形成されない。 First, the surface of the semiconductor layer SL is washed with an aqueous solution containing hydrofluoric acid, an aqueous solution containing ammonia, or the like. After that, the epitaxial layer EP made of, for example, single crystal silicon is formed on the semiconductor layer SL by the epitaxial growth method. At this time, since the upper surface of each of the gate electrodes G1 to G3 is covered with the cap film CP, the epitaxial layer EP is not formed at these portions.

図１６および図１７は、ダミーサイドウォールスペーサＳＷおよびキャップ膜ＣＰの除去工程、並びに、エクステンション領域ＮＥＸの形成工程を示している。 16 and 17 show a step of removing the dummy sidewall spacer SW and the cap film CP, and a step of forming the extension region NEX.

まず、素子分離部ＳＴＩおよび絶縁膜ＩＦが削られ難い条件でエッチング処理を行うことによって、ダミーサイドウォールスペーサＤＳＷおよびキャップ膜ＣＰを除去する。次に、フォトリソグラフィ法およびイオン注入法を用いて、ゲート電極Ｇ１〜Ｇ３の各々の両側に位置している半導体層ＳＬおよびエピタキシャル層ＥＰに、ｎ型のエクステンション領域（不純物領域）ＮＥＸを選択的に形成する。エクステンション領域ＮＥＸは、ＭＩＳＦＥＴ１Ｑ〜３Ｑの各々のソース領域の一部またはドレイン領域の一部を構成する。なお、活性領域ＡＣ３において、ゲート電極Ｇ３の直下に位置し、且つ、エクステンション領域ＮＥＸに挟まれた半導体層ＳＬが分離領域ＩＲとなる。 First, the dummy sidewall spacer DSW and the cap film CP are removed by performing an etching process under the condition that the element isolation portion STI and the insulating film IF are difficult to be shaved. Next, the n-type extension region (impurity region) NEX is selectively formed in the semiconductor layer SL and the epitaxial layer EP located on both sides of each of the gate electrodes G1 to G3 by using the photolithography method and the ion implantation method. To form. The extension region NEX constitutes a part of the source region or a part of the drain region of each of the MISFETs 1Q to 3Q. In the active region AC3, the semiconductor layer SL located directly below the gate electrode G3 and sandwiched by the extension regions NEX becomes the isolation region IR.

図１８および図１９は、サイドウォールスペーサＳＷ、拡散領域ＮＤおよびシリサイド層ＳＩの形成工程を示している。 18 and 19 show steps of forming the sidewall spacer SW, the diffusion region ND, and the silicide layer SI.

まず、ゲート電極Ｇ１〜Ｇ３を覆うように、例えばＣＶＤ法により、例えば窒化シリコン膜のような絶縁膜を形成する。次に、上記絶縁膜に対して異方性エッチング処理を行うことで、ゲート電極Ｇ１〜Ｇ３の各々の側面に、絶縁膜ＩＦを介して、サイドウォールスペーサＳＷを形成する。ゲート電極Ｇ１〜Ｇ３の各々の側面に形成されているサイドウォールスペーサＳＷの端部は、エピタキシャル層ＥＰ上に位置している。これにより、後の工程でシリサイド層ＳＩを形成した際に、シリサイド層ＳＩがゲート電極Ｇ１〜Ｇ３下の半導体層ＳＬに達するまで成長することを抑制できる。また、素子分離部ＳＴＩと、活性領域ＡＣ１および活性領域ＡＣ２との境界付近において、サイドウォールスペーサＳＷはエピタキシャル層ＥＰの側面にも形成されている。 First, an insulating film such as a silicon nitride film is formed by, eg, CVD so as to cover the gate electrodes G1 to G3. Next, anisotropic etching is performed on the insulating film to form the sidewall spacer SW on each side surface of the gate electrodes G1 to G3 via the insulating film IF. The end portions of the sidewall spacers SW formed on the side surfaces of the gate electrodes G1 to G3 are located on the epitaxial layer EP. Accordingly, when the silicide layer SI is formed in a later step, it is possible to suppress the growth of the silicide layer SI until reaching the semiconductor layer SL below the gate electrodes G1 to G3. The sidewall spacer SW is also formed on the side surface of the epitaxial layer EP near the boundary between the element isolation portion STI and the active region AC1 and the active region AC2.

次に、フォトリソグラフィ法およびイオン注入法を用いて、エピタキシャル層ＥＰおよび半導体層ＳＬに、ｎ型の拡散領域（不純物領域）ＮＤを形成する。拡散領域ＮＤは、エクステンション領域ＮＥＸよりも高い不純物濃度を有し、エクステンション領域ＮＥＸに接続され、ＭＩＳＦＥＴ１Ｑ〜３Ｑの各々のソース領域の一部またはドレイン領域の一部を構成する。 Next, an n-type diffusion region (impurity region) ND is formed in the epitaxial layer EP and the semiconductor layer SL by using the photolithography method and the ion implantation method. The diffusion region ND has a higher impurity concentration than the extension region NEX, is connected to the extension region NEX, and constitutes a part of the source region or a part of the drain region of each of the MISFETs 1Q to 3Q.

次に、サリサイド（Salicide：Self Aligned Silicide）技術により、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３の各々の上面上に、低抵抗のシリサイド層ＳＩを形成する。シリサイド層ＳＩは、具体的には次のようにして形成することができる。まず、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３を覆うように、シリサイド層ＳＩ形成用の金属膜を形成する。上記金属膜は、例えばコバルト、ニッケルまたはニッケル白金合金からなる。次に、ＳＯＩ基板に３００〜４００℃程度の第１熱処理を施し、その後、６００〜７００℃程度の第２熱処理を施すことによって、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３に含まれる材料と、上記金属膜とを反応させる。これにより、拡散領域ＮＤおよびゲート電極Ｇ１〜Ｇ３の各々の上面上に、シリサイド層ＳＩが形成される。その後、未反応の金属膜を除去する。 Next, a low resistance silicide layer SI is formed on the upper surface of each of the diffusion region ND and the gate electrodes G1 to G3 by a salicide (Self Aligned Silicide) technique. Specifically, the silicide layer SI can be formed as follows. First, a metal film for forming the silicide layer SI is formed so as to cover the diffusion region ND and the gate electrodes G1 to G3. The metal film is made of, for example, cobalt, nickel or nickel platinum alloy. Next, the SOI substrate is subjected to a first heat treatment at about 300 to 400° C., and then a second heat treatment at about 600 to 700° C., so that the material contained in the diffusion region ND and the gate electrodes G1 to G3 and React with the metal film. As a result, the silicide layer SI is formed on the upper surface of each of the diffusion region ND and the gate electrodes G1 to G3. Then, the unreacted metal film is removed.

以上により、活性領域ＡＣ１にＭＩＳＦＥＴ１Ｑが形成され、活性領域ＡＣ２にＭＩＳＦＥＴ２Ｑが形成され、活性領域ＡＣ３にＭＩＳＦＥＴ３Ｑが形成される。 As described above, the MISFET 1Q is formed in the active region AC1, the MISFET 2Q is formed in the active region AC2, and the MISFET 3Q is formed in the active region AC3.

図２０および図２１は、エッチングストッパ膜ＥＳ、層間絶縁膜ＩＬ１、コンタクトホールＣＨ１、コンタクトホールＣＨ２、プラグＰＧ１およびプラグＰＧ２の形成工程を示している。 20 and 21 show a process of forming the etching stopper film ES, the interlayer insulating film IL1, the contact hole CH1, the contact hole CH2, the plug PG1 and the plug PG2.

まず、ＭＩＳＦＥＴ１Ｑ〜３Ｑを覆うように、例えばＣＶＤ法によって、例えば窒化シリコン膜からなるエッチングストッパ膜（絶縁膜）ＥＳを形成する。エッチングストッパ膜ＥＳを構成する材料は、層間絶縁膜ＩＬ１および素子分離部ＳＴＩを構成する材料と異なる。次に、エッチングストッパ膜ＥＳ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ１を形成する。その後、必要に応じて、層間絶縁膜ＩＬ１の上面をＣＭＰ法によって研磨してもよい。 First, an etching stopper film (insulating film) ES made of, for example, a silicon nitride film is formed by, eg, CVD so as to cover the MISFETs 1Q to 3Q. The material forming the etching stopper film ES is different from the material forming the interlayer insulating film IL1 and the element isolation portion STI. Next, the interlayer insulating film IL1 made of, for example, a silicon oxide film is formed on the etching stopper film ES by, for example, the CVD method. Then, if necessary, the upper surface of the interlayer insulating film IL1 may be polished by the CMP method.

次に、フォトリソグラフィ法およびドライエッチング処理によって、エッチングストッパ膜ＥＳが削られ難い条件下において、エッチングストッパ膜ＥＳが露出するまで層間絶縁膜ＩＬ１をエッチングする。その後、ドライエッチングのガスを変更し、エッチングストッパ膜ＥＳを除去することで、拡散領域ＮＤ上にコンタクトホールＣＨ１が形成され、ゲート電極Ｇ３上にコンタクトホールＣＨ２が形成される。なお、ここでは図示はしないが、ゲート電極Ｇ１上およびゲート電極Ｇ２上にも、コンタクトホールＣＨ２が形成される。 Next, by photolithography and dry etching, the interlayer insulating film IL1 is etched until the etching stopper film ES is exposed under conditions where the etching stopper film ES is difficult to be shaved. After that, by changing the dry etching gas and removing the etching stopper film ES, the contact hole CH1 is formed on the diffusion region ND and the contact hole CH2 is formed on the gate electrode G3. Although not shown here, the contact hole CH2 is also formed on the gate electrode G1 and the gate electrode G2.

次に、コンタクトホールＣＨ１内およびコンタクトホールＣＨ２内に、タングステン（Ｗ）を主体とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ１内に複数のプラグＰＧ１および複数のプラグＰＧ２を形成する。複数のプラグＰＧ１の各々は、シリサイド層ＳＩを介して拡散領域ＮＤに電気的に接続され、複数のプラグＰＧ２の各々は、シリサイド層ＳＩを介してゲート電極Ｇ１〜Ｇ３に電気的に接続される。 Next, a conductive film mainly containing tungsten (W) is buried in the contact hole CH1 and the contact hole CH2 to form a plurality of plugs PG1 and a plurality of plugs PG2 in the interlayer insulating film IL1. Each of the plurality of plugs PG1 is electrically connected to the diffusion region ND via the silicide layer SI, and each of the plurality of plugs PG2 is electrically connected to the gate electrodes G1 to G3 via the silicide layer SI. ..

図２０および図２１の製造工程に続いて、層間絶縁膜ＩＬ２および配線Ｍ１を形成することで、図３および図４に示される半導体装置が製造される。 20 and 21, the interlayer insulating film IL2 and the wiring M1 are formed to manufacture the semiconductor device shown in FIGS. 3 and 4.

まず、プラグＰＧ１およびプラグＰＧ２が埋め込まれた層間絶縁膜ＩＬ１上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる層間絶縁膜ＩＬ２を形成する。その後、層間絶縁膜ＩＬ２に配線用の溝を形成した後、配線用の溝内に例えば銅を主成分とする導電性膜を埋め込むことで、層間絶縁膜ＩＬ２内にプラグＰＧ１およびプラグＰＧ２に接続される配線Ｍ１を形成する。この配線Ｍ１の構造は、所謂ダマシン（Damascene）配線構造と呼ばれる。 First, the interlayer insulating film IL2 made of, for example, a silicon oxide film is formed on the interlayer insulating film IL1 in which the plugs PG1 and PG2 are embedded by, for example, the CVD method. Then, after forming a wiring groove in the interlayer insulating film IL2, a conductive film containing copper as a main component is embedded in the wiring groove to connect to the plugs PG1 and PG2 in the interlayer insulating film IL2. The wiring M1 to be formed is formed. The structure of the wiring M1 is called a so-called damascene wiring structure.

その後、デュアルダマシン（Dual Damascene）法などにより、２層目以降の配線を形成するが、ここではその説明および図示は省略する。また、配線Ｍ１および配線Ｍ１よりも上層の配線は、ダマシン配線構造に限定されず、導電性膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線とすることもできる。 After that, the wiring of the second and subsequent layers is formed by a dual damascene method or the like, but the description and illustration thereof are omitted here. Further, the wiring M1 and the wiring above the wiring M1 are not limited to the damascene wiring structure, and may be formed by patterning a conductive film, for example, a tungsten wiring or an aluminum wiring.

以上のようにして、本実施の形態の半導体装置が製造される。 The semiconductor device of this embodiment is manufactured as described above.

（変形例１）
以下に、実施の形態１の変形例１の半導体装置を、図２２を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２２は、変形例１の半導体装置の平面図を示している。 (Modification 1)
The semiconductor device of the first modification of the first embodiment will be described below with reference to FIG. In the following description, differences from the first embodiment will be mainly described. FIG. 22 is a plan view of the semiconductor device of Modification 1.

図２２に示されるように、変形例１では、ゲート電極Ｇ３上に形成されるプラグＰＧ２が、Ｙ方向において隣接する２つの活性領域ＡＣ３の間に設けられている。 As shown in FIG. 22, in Modification 1, the plug PG2 formed on the gate electrode G3 is provided between two active regions AC3 adjacent in the Y direction.

活性領域ＡＣ３のＹ方向における長さＬ６は、活性領域ＡＣ１および活性領域ＡＣ２に形成されるプラグＰＧ１の形成位置がずれた場合でも、プラグＰＧ１が活性領域ＡＣ３上に位置するような長さに設定されている。このため、必要以上に活性領域ＡＣ３の長さＬ６を長くせず、Ｘ方向において隣接する活性領域ＡＣ１と活性領域ＡＣ２との間に、複数の活性領域ＡＣ３を形成することができる。その場合、Ｙ方向において隣接する２つの活性領域ＡＣ３の間のような、他の素子が配置されない領域が発生するが、変形例１では、このような領域に、プラグＰＧ２を設けることができる。従って、他の素子が配置されない領域を有効活用することができ、プラグＰＧ２に関する設計の自由度を高めることができる。 The length L6 of the active region AC3 in the Y direction is set to a length such that the plug PG1 is located on the active region AC3 even when the formation positions of the plugs PG1 formed in the active regions AC1 and AC2 are deviated. Has been done. Therefore, it is possible to form a plurality of active regions AC3 between the active regions AC1 and AC2 which are adjacent to each other in the X direction without making the length L6 of the active region AC3 longer than necessary. In that case, a region in which other elements are not arranged occurs, such as between two active regions AC3 adjacent in the Y direction, but in Modification 1, the plug PG2 can be provided in such a region. Therefore, it is possible to effectively utilize the region where other elements are not arranged, and it is possible to increase the degree of freedom in designing the plug PG2.

（変形例２）
以下に、実施の形態１の変形例２の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。 (Modification 2)
Below, the semiconductor device of the modification 2 of Embodiment 1 is demonstrated. In the following description, differences from the first embodiment will be mainly described.

実施の形態１では、リーク電流の発生を考慮して、Ｙ方向において、活性領域ＡＣ３は、素子分離部ＳＴＩによって分断されていた。しかし、リーク電流の発生が無い、または、リーク電流の発生があったとしても、その量が製品仕様の許容範囲内である場合には、Ｙ方向において、活性領域ＡＣ３を素子分離部ＳＴＩによって分断せずに、活性領域ＡＣ３の長さＬ６を活性領域ＡＣ１の幅または活性領域ＡＣ２の幅と同程度にしてもよい。そうすることで、アンテナ比の上昇を抑制することができる。すなわち、変形例２では、実施の形態１と比較して、リーク電流に関する信頼性が若干低下する可能性があるが、アンテナ比に関する信頼性を向上させることができる。 In the first embodiment, the active region AC3 is divided by the element isolation portion STI in the Y direction in consideration of the occurrence of leak current. However, if no leak current is generated, or even if a leak current is generated, if the amount is within the allowable range of the product specifications, the active region AC3 is divided by the element isolation portion STI in the Y direction. Alternatively, the length L6 of the active region AC3 may be approximately the same as the width of the active region AC1 or the width of the active region AC2. By doing so, an increase in the antenna ratio can be suppressed. That is, in the second modification, the reliability of the leakage current may be slightly lower than that of the first embodiment, but the reliability of the antenna ratio can be improved.

（実施の形態２）
以下に、実施の形態２の半導体装置を、図２３および図２４を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２３は、実施の形態２の半導体装置の平面図を示しており、図２４は、図２３のＣ−Ｃ線に沿った断面図を示している。なお、図２３のＢ−Ｂ線に沿った断面図は、図４と同じである。 (Embodiment 2)
The semiconductor device according to the second embodiment will be described below with reference to FIGS. 23 and 24. In the following description, differences from the first embodiment will be mainly described. 23 is a plan view of the semiconductor device according to the second embodiment, and FIG. 24 is a sectional view taken along the line CC of FIG. The sectional view taken along the line BB of FIG. 23 is the same as FIG.

図２３および図２４に示されるように、実施の形態２では、実施の形態１の活性領域ＡＣ２の代わりに、活性領域ＡＣ４が設けられている。すなわち、活性領域ＡＣ４は、Ｘ方向において活性領域ＡＣ１に隣接しており、活性領域ＡＣ１と活性領域ＡＣ４との間に、活性領域ＡＣ３が設けられている。 As shown in FIGS. 23 and 24, in the second embodiment, an active region AC4 is provided instead of the active region AC2 of the first embodiment. That is, the active region AC4 is adjacent to the active region AC1 in the X direction, and the active region AC3 is provided between the active regions AC1 and AC4.

活性領域ＡＣ４には、半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＬが形成されている。また、活性領域ＡＣ４においても、半導体層ＳＬ上にエピタキシャル層ＥＰが形成され、エピタキシャル層ＥＰ上にシリサイド層ＳＩが形成され、半導体層ＳＬ内およびエピタキシャル層ＥＰ内に、エクステンション領域ＮＥＸおよび拡散領域ＮＤが形成されている。 A semiconductor substrate SB, an insulating layer BX, and a semiconductor layer SL are formed in the active region AC4. Also in the active region AC4, the epitaxial layer EP is formed on the semiconductor layer SL, the silicide layer SI is formed on the epitaxial layer EP, and the extension region NEX and the diffusion region ND are formed in the semiconductor layer SL and the epitaxial layer EP. Are formed.

しかしながら、活性領域ＡＣ４には、ゲート絶縁膜ＧＦおよびゲート電極は形成されておらず、ＭＩＳＦＥＴ２Ｑのような半導体素子が形成されていない。また、活性領域ＡＣ４にはプラグＰＧ１が形成されていないため、活性領域ＡＣ４は、ＭＩＳＦＥＴ１Ｑなどの半導体素子と電気的に接続されていない。すなわち、活性領域ＡＣ４において、半導体層ＳＬおよびエピタキシャル層ＥＰは、フローティング状態にされている。 However, the gate insulating film GF and the gate electrode are not formed in the active region AC4, and the semiconductor element such as the MISFET 2Q is not formed. Moreover, since the plug PG1 is not formed in the active region AC4, the active region AC4 is not electrically connected to the semiconductor element such as the MISFET 1Q. That is, in the active region AC4, the semiconductor layer SL and the epitaxial layer EP are in a floating state.

実施の形態２において、活性領域ＡＣ４は、主にアンテナ比を抑制するために設けられた領域である。このため、活性領域ＡＣ４は、活性領域ＡＣ３を介して活性領域ＡＣ１に接続し、活性領域ＡＣ４の半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＬは、それぞれ活性領域ＡＣ３および活性領域ＡＣ１の半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＬと一体化している。 In the second embodiment, active region AC4 is a region mainly provided for suppressing the antenna ratio. Therefore, the active region AC4 is connected to the active region AC1 via the active region AC3, and the semiconductor substrate SB of the active region AC4, the insulating layer BX, and the semiconductor layer SL are respectively the active region AC3 and the semiconductor substrate SB of the active region AC1. , The insulating layer BX and the semiconductor layer SL are integrated.

このように、活性領域ＡＣ３に接続される領域は、ＭＩＳＦＥＴ２Ｑのような半導体素子が形成されている活性領域ＡＣ２だけでなく、半導体素子が形成されていない活性領域ＡＣ４であってもよい。実施の形態２でも、Ｘ方向においてプラグＰＧ１と隣接する位置に活性領域ＡＣ４が設けられているため、活性領域ＡＣ１におけるプラグＰＧ１の形成位置ずれに関連して、ＭＩＳＦＥＴ１Ｑが動作不良を起こすような問題を抑制できると共に、アンテナ比を抑制することができる。 As described above, the region connected to the active region AC3 may be not only the active region AC2 having the semiconductor element such as the MISFET 2Q formed therein but also the active region AC4 having no semiconductor element formed therein. Also in the second embodiment, since the active region AC4 is provided at a position adjacent to the plug PG1 in the X direction, the MISFET 1Q may malfunction due to the displacement of the formation position of the plug PG1 in the active region AC1. Can be suppressed and the antenna ratio can be suppressed.

また、活性領域ＡＣ４は、活性領域ＡＣ１だけでなく、他の活性領域にも活性領域ＡＣ３を介して接続される場合もある。その場合、活性領域ＡＣ１と他の活性領域とが電気的に接続されないように、実施の形態１と同様に、活性領域ＡＣ３において、ｎ型以外の半導体領域である分離領域ＩＲが設けられており、ゲート電極Ｇ３には非駆動電圧が印加されている。 Further, the active region AC4 may be connected to not only the active region AC1 but also other active regions via the active region AC3. In that case, in order to prevent the active region AC1 from being electrically connected to other active regions, the isolation region IR which is a semiconductor region other than n-type is provided in the active region AC3 as in the first embodiment. A non-driving voltage is applied to the gate electrode G3.

（変形例３）
以下に、実施の形態２の変形例３の半導体装置を、図２５を用いて説明する。なお、以下の説明では、実施の形態２との相違点を主に説明する。図２５は、変形例３の半導体装置の平面図を示している。 (Modification 3)
The semiconductor device of Modification 3 of Embodiment 2 will be described below with reference to FIG. In the following description, differences from the second embodiment will be mainly described. FIG. 25 shows a plan view of a semiconductor device of Modification 3.

図２５に示されるように、変形例３でも実施の形態２と同様な活性領域ＡＣ４が設けられているが、変形例３における活性領域ＡＣ３は、プラグＰＧ１と隣接する位置に設けられていなくてもよい。このように活性領域ＡＣ３を配置した場合であっても、アンテナ比を抑制させることができる。 As shown in FIG. 25, the modification 3 is also provided with the active region AC4 similar to that of the second embodiment, but the active region AC3 in the modification 3 is not provided in the position adjacent to the plug PG1. Good. Even when the active region AC3 is arranged in this way, the antenna ratio can be suppressed.

（実施の形態３）
以下に、実施の形態３の半導体装置を、図２６を用いて説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。図２６は、実施の形態３の半導体装置の断面図を示している。 (Embodiment 3)
The semiconductor device according to the third embodiment will be described below with reference to FIG. In the following description, differences from the first embodiment will be mainly described. FIG. 26 shows a sectional view of the semiconductor device according to the third embodiment.

図２６に示されるように、実施の形態３では、活性領域ＡＣ３において、半導体層ＳＬおよびエピタキシャル層ＥＰに、ｐ型の不純物領域であるエクステンション領域ＰＥＸおよび拡散領域ＰＤが形成されている。このため、活性領域ＡＣ３において、活性領域ＡＣ１および活性領域ＡＣ２のｎ型の不純物領域と異なる導電型の領域として、分離領域ＩＲだけでなく、エクステンション領域ＰＥＸおよび拡散領域ＰＤも分離領域として機能することになる。従って、活性領域ＡＣ１および活性領域ＡＣ２をより確実に分離することができる。 As shown in FIG. 26, in the third embodiment, in active region AC3, extension region PEX and diffusion region PD, which are p-type impurity regions, are formed in semiconductor layer SL and epitaxial layer EP. Therefore, in the active region AC3, not only the isolation region IR but also the extension region PEX and the diffusion region PD function as isolation regions as regions of a conductivity type different from the n-type impurity regions of the active regions AC1 and AC2. become. Therefore, the active region AC1 and the active region AC2 can be more reliably separated.

また、実施の形態３ではＭＩＳＦＥＴ３Ｑがｐ型のトランジスタとなるので、ゲート電極Ｇ３には、非駆動電圧として正の電圧が印加されていることが好ましい。 Further, since the MISFET 3Q is a p-type transistor in the third embodiment, it is preferable that a positive voltage be applied to the gate electrode G3 as a non-driving voltage.

以下に、エクステンション領域ＰＥＸおよび拡散領域ＰＤの形成工程の一例を説明する。例えば、図１６および図１７の工程において、活性領域ＡＣ３をレジストパターンなどで覆った状態で、エクステンション領域ＮＥＸの形成用のイオン注入を行う。その後、活性領域ＡＣ１および活性領域ＡＣ２をレジストパターンなどで覆った状態で、活性領域ＡＣ３にｐ型の不純物をイオン注入することで、エクステンション領域ＰＥＸが形成される。また、図１８および図１９の工程において、活性領域ＡＣ３をレジストパターンなどで覆った状態で、拡散領域ＮＤの形成用のイオン注入を行う。その後、活性領域ＡＣ１および活性領域ＡＣ２をレジストパターンなどで覆った状態で、活性領域ＡＣ３にｐ型の不純物をイオン注入することで、拡散領域ＰＤが形成される。 Hereinafter, an example of a process of forming the extension region PEX and the diffusion region PD will be described. For example, in the steps of FIGS. 16 and 17, ion implantation for forming the extension region NEX is performed with the active region AC3 covered with a resist pattern or the like. Thereafter, with the active region AC1 and the active region AC2 covered with a resist pattern or the like, p-type impurities are ion-implanted into the active region AC3 to form the extension region PEX. Further, in the process of FIGS. 18 and 19, ion implantation for forming the diffusion region ND is performed with the active region AC3 covered with a resist pattern or the like. Thereafter, with the active region AC1 and the active region AC2 covered with a resist pattern or the like, p-type impurities are ion-implanted into the active region AC3 to form the diffusion region PD.

また、実施の形態３で開示した技術を、実施の形態２に適用することもできる。 Further, the technique disclosed in the third embodiment can be applied to the second embodiment.

（実施の形態４）
以下に、実施の形態４の半導体装置を説明する。なお、以下の説明では、実施の形態１との相違点を主に説明する。 (Embodiment 4)
The semiconductor device according to the fourth embodiment will be described below. In the following description, differences from the first embodiment will be mainly described.

実施の形態４では、ゲート電極Ｇ３の直下に位置する分離領域ＩＲが、活性領域ＡＣ１および活性領域ＡＣ２のｎ型の不純物領域と同じ導電型であり、ｎ型である。このため、活性領域ＡＣ３におけるＭＩＳＦＥＴ３Ｑは、ディプレッション型のトランジスタとなっている。 In the fourth embodiment, isolation region IR located immediately below gate electrode G3 has the same conductivity type as the n-type impurity regions of active region AC1 and active region AC2, and is n-type. Therefore, the MISFET 3Q in the active region AC3 is a depletion type transistor.

実施の形態４では、活性領域ＡＣ１の拡散領域ＮＤから活性領域ＡＣ２の拡散領域ＮＤまでの間の領域が、全てｎ型の不純物領域となっているため、通常であれば、活性領域ＡＣ１および活性領域ＡＣ２は、互いに電気的に接続されてしまう。そこで、実施の形態４では、ゲート電極Ｇ３に実施の形態１よりも低い負電圧を印加することで、ゲート電極Ｇ３の直下の分離領域ＩＲの導電型を反転させている。例えば、ゲート電極Ｇ３には、−６Ｖ以下の電圧が印加されている。このように、分離領域ＩＲの導電型を反転させるような電圧がゲート電極Ｇ３に印加されていることで、活性領域ＡＣ１と活性領域ＡＣ２とを互いに絶縁させることができる。 In the fourth embodiment, the entire region from the diffusion region ND of the active region AC1 to the diffusion region ND of the active region AC2 is an n-type impurity region. The regions AC2 are electrically connected to each other. Therefore, in the fourth embodiment, the conductivity type of the isolation region IR immediately below the gate electrode G3 is inverted by applying a negative voltage lower than that in the first embodiment to the gate electrode G3. For example, a voltage of -6 V or less is applied to the gate electrode G3. In this way, since the voltage that inverts the conductivity type of the isolation region IR is applied to the gate electrode G3, the active region AC1 and the active region AC2 can be insulated from each other.

また、実施の形態４で開示した技術を、実施の形態２に適用することもできる。 Further, the technique disclosed in the fourth embodiment can be applied to the second embodiment.

以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は上述の各実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 Although the invention made by the inventor of the present application has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various modifications can be made without departing from the scope of the invention. Is.

その他、上記実施の形態に記載された内容の一部を以下に記載する。 In addition, a part of the contents described in the above embodiment will be described below.

［付記１］
（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された第１半導体層を有するＳＯＩ基板を準備する工程、
（ｂ）前記ＳＯＩ基板に素子分離部を形成することで、前記ＳＯＩ基板を第１活性領域、第２活性領域および第３活性領域に区画する工程、
（ｃ）前記第３活性領域の前記第１半導体層上および前記素子分離部上に、分離用ゲート電極を形成する工程、
（ｄ）前記第１活性領域の前記第１半導体層上に、第１プラグを形成する工程、
を有し、
平面視における第１方向において、前記第１活性領域は、前記第２活性領域に隣接し、
前記第３活性領域が前記第１活性領域および前記第２活性領域のそれぞれに接続されるように、前記素子分離部および前記第３活性領域は、前記第１活性領域と前記第２活性領域との間に設けられ、
分離用ゲート電極は、平面視において前記第１方向と直交する第２方向に延在し、
前記第１プラグは、前記第１方向において前記第３活性領域に隣接するように設けられ、
前記第２方向において、前記第３活性領域の長さは、前記第１プラグの口径よりも長い、半導体装置の製造方法。 [Appendix 1]
(A) a step of preparing an SOI substrate having a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a first semiconductor layer formed on the insulating layer;
(B) dividing the SOI substrate into a first active region, a second active region and a third active region by forming an element isolation portion on the SOI substrate,
(C) forming an isolation gate electrode on the first semiconductor layer in the third active region and on the element isolation portion,
(D) forming a first plug on the first semiconductor layer in the first active region,
Have
In a first direction in a plan view, the first active region is adjacent to the second active region,
The element isolation portion and the third active region include the first active region and the second active region so that the third active region is connected to the first active region and the second active region, respectively. Is provided between
The separation gate electrode extends in a second direction orthogonal to the first direction in plan view,
The first plug is provided to be adjacent to the third active region in the first direction,
A method of manufacturing a semiconductor device, wherein a length of the third active region is longer than a diameter of the first plug in the second direction.

［付記２］
付記１に記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記第１活性領域、前記第２活性領域および前記第３活性領域の各々の前記第１半導体層上と、前記素子分離部上とに第１導電性膜を形成する工程、
（ｃ２）前記第１導電性膜をパターニングすることで、前記分離用ゲート電極を形成する工程、
を含み、
前記（ｃ２）工程では、前記第１活性領域の前記第１半導体層上に、前記第１導電性膜からなる第１ゲート電極が形成され、前記第２活性領域の前記第１半導体層上に、前記第１導電性膜からなる第２ゲート電極が形成される、半導体装置の製造方法。
［付記３］
付記１に記載の半導体装置の製造方法において、
前記第２方向において、前記第３活性領域の長さは、前記第１プラグの口径の２倍以上である、半導体装置の製造方法。
［付記４］
付記３に記載の半導体装置の製造方法において、
前記第２方向において、前記第３活性領域の長さは、前記第１活性領域の長さおよび前記第２活性領域の長さよりも短い、半導体装置の製造方法。
［付記５］
付記１に記載の半導体装置の製造方法において、
前記第１プラグから前記第１方向における前記第１活性領域の端部までの最短距離は、前記第１プラグから前記第２方向における前記第１活性領域の端部までの最短距離よりも短い、半導体装置の製造方法。 [Appendix 2]
In the method of manufacturing a semiconductor device according to attachment 1,
In the step (c),
(C1) a step of forming a first conductive film on the first semiconductor layer of each of the first active region, the second active region and the third active region, and on the element isolation portion,
(C2) forming the isolation gate electrode by patterning the first conductive film,
Including,
In the step (c2), a first gate electrode made of the first conductive film is formed on the first semiconductor layer in the first active region, and is formed on the first semiconductor layer in the second active region. A method of manufacturing a semiconductor device, wherein a second gate electrode made of the first conductive film is formed.
[Appendix 3]
In the method of manufacturing a semiconductor device according to attachment 1,
A method of manufacturing a semiconductor device, wherein a length of the third active region in the second direction is twice or more a diameter of the first plug.
[Appendix 4]
In the method of manufacturing a semiconductor device according to attachment 3,
A method of manufacturing a semiconductor device, wherein a length of the third active region is shorter than a length of the first active region and a length of the second active region in the second direction.
[Appendix 5]
In the method of manufacturing a semiconductor device according to attachment 1,
The shortest distance from the first plug to the end of the first active region in the first direction is shorter than the shortest distance from the first plug to the end of the first active region in the second direction, Method of manufacturing semiconductor device.

１Ｑ〜３ＱＭＩＳＦＥＴ
ＡＣ１〜ＡＣ４活性領域
ＢＸ絶縁層
Ｃ１〜Ｃ４回路ブロック
ＣＨ１、ＣＨ２コンタクトホール
ＣＨＰ半導体チップ
ＣＰキャップ膜
ＤＮＷウェル領域
ＤＰダミーパターン
ＤＳＷダミーサイドウォールスペーサ
ＥＰエピタキシャル層
ＥＳエッチングストッパ膜
Ｇ１、Ｇ２ゲート電極
Ｇ３ゲート電極（分離用ゲート電極）
ＧＦゲート絶縁膜
ＩＦ絶縁膜
ＩＬ１、ＩＬ２層間絶縁膜
ＩＲ分離領域
Ｍ１配線
ＮＤ拡散領域
ＮＥＸエクステンション領域
ＮＲ不純物領域
ＰＤ拡散領域
ＰＥＸエクステンション領域
ＰＧ１、ＰＧ２プラグ
ＰＷウェル領域
ＳＢ半導体基板
ＳＩシリサイド層
ＳＬ半導体層
ＳＴＩ素子分離部
ＳＷサイドウォールスペーサ 1Q-3Q MISFET
AC1 to AC4 active region BX insulating layers C1 to C4 circuit blocks CH1 and CH2 contact holes CHP semiconductor chip CP cap film DNW well region DP dummy pattern DSW dummy sidewall spacer EP epitaxial layer ES etching stopper films G1 and G2 gate electrode G3 gate electrode (Separation gate electrode)
GF gate insulating film IF insulating films IL1 and IL2 interlayer insulating film IR isolation region M1 wiring ND diffusion region NEX extension region NR impurity region PD diffusion region PEX extension regions PG1 and PG2 plug PW well region SB semiconductor substrate SI silicide layer SL semiconductor layer STI Element isolation part SW Sidewall spacer

Claims

An SOI substrate having a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a first semiconductor layer formed on the insulating layer, and having a first active region, a second active region, and a third active region. When,
A trench penetrating the first semiconductor layer and the insulating layer and reaching the semiconductor substrate, and an element isolation portion having a first insulating film formed in the trench,
Equipped with
In a first direction in a plan view, the first active region is adjacent to the second active region,
The element isolation portion and the third active region include the first active region and the second active region so that the third active region is connected to the first active region and the second active region, respectively. Is provided between
An isolation gate electrode is formed on the first semiconductor layer and the element isolation portion of the third active region so as to extend in a second direction orthogonal to the first direction in a plan view;
A first plug is formed on the first semiconductor layer of the first active region so as to be adjacent to the third active region in the first direction,
A semiconductor device in which the length of the third active region is longer than the diameter of the first plug in the second direction.

The semiconductor device according to claim 1,
A semiconductor device, wherein a second plug is formed on the isolation gate electrode located on the element isolation portion.

The semiconductor device according to claim 2,
A plurality of the third active regions are formed between the first active region and the second active region so as to be separated from each other by the element isolation portion in the second direction,
The semiconductor device, wherein the second plug is formed on the isolation gate electrode on the element isolation portion located between the two third active regions adjacent to each other in the second direction.

The semiconductor device according to claim 1,
A first impurity region of a first conductivity type is formed in the first semiconductor layer of the first active region,
The second impurity region of the first conductivity type is formed in the first semiconductor layer of the second active region,
A semiconductor device in which a conductivity type of the first semiconductor layer in the third active region located immediately below the isolation gate electrode is a conductivity type different from the first conductivity type.

The semiconductor device according to claim 4,
A first MISFET having the first impurity region as a first source region or a first drain region is provided in the first active region,
A semiconductor device, wherein a second MISFET having the second impurity region as a second source region or a second drain region is provided in the second active region.

The semiconductor device according to claim 4,
A first MISFET having the first impurity region as a first source region or a first drain region is provided in the first active region,
No MISFET is provided in the second active region,
The semiconductor device, wherein the first semiconductor layer of the second active region is in a floating state.

The semiconductor device according to claim 4,
A third impurity region of the first conductivity type is formed in a region of the first semiconductor layer of the third active region that is closer to the first active region than the isolation gate electrode;
A semiconductor device, wherein the fourth impurity region of the first conductivity type is formed in a region of the first semiconductor layer of the third active region that is closer to the second active region from the isolation gate electrode.

The semiconductor device according to claim 7,
In the third active region, there is provided a separation MISFET having the separation gate electrode as a gate electrode and the third impurity region and the fourth impurity region as a source region and a drain region, respectively.
A semiconductor device in which a voltage is applied to the isolation gate electrode so that the isolation MISFET is not turned on.

The semiconductor device according to claim 4,
A fifth impurity region of a second conductivity type, which is a conductivity type opposite to the first conductivity type, is a region of the first semiconductor layer of the third active region, which is closer to the first active region than the isolation gate electrode. Formed in
A semiconductor device, wherein the second conductivity type sixth impurity region is formed in a region of the first semiconductor layer of the third active region, which is closer to the second active region than the isolation gate electrode.

The semiconductor device according to claim 9,
In the third active region, an isolation MISFET having the isolation gate electrode as a gate electrode and the fifth impurity region and the sixth impurity region as a source region and a drain region, respectively, is provided.
A semiconductor device in which a voltage is applied to the isolation gate electrode so that the isolation MISFET is not turned on.

The semiconductor device according to claim 1,
A seventh impurity region of the first conductivity type extends from the isolation gate electrode to the first active region in the first semiconductor layer of the first active region and the first semiconductor layer of the third active region. Formed in a close area,
An eighth impurity region of the first conductivity type is formed from the isolation gate electrode to the second active region of the first semiconductor layer of the second active region and the first semiconductor layer of the third active region. Is formed in the region close to
The conductivity type of the first semiconductor layer in the third active region located immediately below the isolation gate electrode is the first conductivity type,
A semiconductor device, wherein a voltage is applied to the isolation gate electrode such that the conductivity type of the first semiconductor layer directly below the isolation gate electrode is inverted.

The semiconductor device according to claim 1,
In the second direction, the semiconductor device has a length of the third active region that is at least twice the diameter of the first plug.

The semiconductor device according to claim 12,
The semiconductor device, wherein the length of the third active region in the second direction is shorter than the length of the first active region and the length of the second active region.

The semiconductor device according to claim 1,
The shortest distance from the first plug to the end of the first active region in the first direction is shorter than the shortest distance from the first plug to the end of the first active region in the second direction, Semiconductor device.

The semiconductor device according to claim 14,
A third plug is formed on the first semiconductor layer of the second active region so as to be adjacent to the third active region in the first direction,
A semiconductor device, wherein a length of the third active region is longer than a diameter of the third plug in the second direction.

The semiconductor device according to claim 15,
The shortest distance from the third plug to the end of the second active region in the first direction is shorter than the shortest distance from the third plug to the end of the second active region in the second direction. Semiconductor device.

An SOI substrate having a semiconductor substrate, an insulating layer formed on the semiconductor substrate, and a first semiconductor layer formed on the insulating layer, and having a first active region, a second active region, and a third active region. When,
A trench penetrating the first semiconductor layer and the insulating layer and reaching the semiconductor substrate, and an element isolation portion having a first insulating film formed in the trench,
Equipped with
In a first direction in a plan view, the first active region is adjacent to the second active region,
The element isolation portion and the third active region include the first active region and the second active region so that the third active region is connected to the first active region and the second active region, respectively. Is provided between
A first impurity region of a first conductivity type is formed in the first semiconductor layer of the first active region,
The second impurity region of the first conductivity type is formed in the first semiconductor layer of the second active region,
A part of the first semiconductor layer of the third active region is an isolation region having a conductivity type different from the first conductivity type,
The isolation region extends from one end of the third active region to the other end thereof in a second direction orthogonal to the first direction in a plan view.

The semiconductor device according to claim 17,
A semiconductor device, wherein an isolation gate electrode is formed on the isolation region and the element isolation portion so as to extend in the second direction.

The semiconductor device according to claim 17,
A first plug is formed on the first semiconductor layer of the first active region so as to be adjacent to the third active region in the first direction,
A semiconductor device in which the length of the third active region is longer than the diameter of the first plug in the second direction.

The semiconductor device according to claim 19,
The semiconductor device, wherein the length of the third active region in the second direction is at least twice the diameter of the first plug.