JP4565847B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に適用して有効な技術に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique effectively applied to a semiconductor device having a capacitor and a method for manufacturing the same.
半導体基板上に、MISFETやキャパシタなどを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。 Various semiconductor devices are manufactured by forming MISFETs, capacitors, and the like on a semiconductor substrate and connecting the elements with wirings.
特開2002−353319号公報には、半導体基板に絶縁性材料からなる素子分離領域を形成し、この素子分離領域上に複数のキャパシタを形成する技術が記載されている(特許文献1参照)。
本発明者の検討によれば、次のような問題があることを見出した。 According to the study of the present inventor, it has been found that there are the following problems.
半導体基板に素子分離領域を形成し、素子分離領域上に複数のキャパシタを形成する技術では、複数のキャパシタの下部電極および容量絶縁膜を形成した後、それらの下部電極を容量絶縁膜を介して覆うように上部電極形成用の導電性材料膜を形成し、この導電性材料膜をパターニングすることで、各キャパシタの下部電極上に容量絶縁膜を介して上部電極を形成することができる。しかしながら、下部電極間の領域では、上部電極形成用の導電性材料膜の上面に段差または窪みが生じるため、上部電極形成用の導電性材料膜上に反射防止膜を形成すると、この窪み部分で反射防止膜の膜厚が相対的に厚くなる。このため、反射防止膜上に形成したフォトレジストパターンをエッチングマスクとして用いて反射防止膜および上部電極形成用の導電性材料膜を順次ドライエッチングしたときに、反射防止膜のドライエッチングの段階で、反射防止膜の膜厚が厚い部分で反射防止膜のエッチング残りが生じやすく、この反射防止膜のエッチング残りがエッチングマスクとして作用して、下部電極間の領域で導電性材料膜のエッチング残りが発生しやすくなる。この導電性材料膜のエッチング残りが異物となり、半導体装置の製造歩留りが低下する可能性があるという問題を、本願発明者は新たに見出した。 In the technology of forming an element isolation region on a semiconductor substrate and forming a plurality of capacitors on the element isolation region, after forming a lower electrode and a capacitor insulating film of the plurality of capacitors, the lower electrode is passed through the capacitor insulating film. By forming a conductive material film for forming the upper electrode so as to cover it and patterning the conductive material film, the upper electrode can be formed on the lower electrode of each capacitor via the capacitive insulating film. However, in the region between the lower electrodes, a step or a depression is generated on the upper surface of the conductive material film for forming the upper electrode. Therefore, when an antireflection film is formed on the conductive material film for forming the upper electrode, The film thickness of the antireflection film becomes relatively thick. Therefore, when the antireflection film and the conductive material film for forming the upper electrode are sequentially dry etched using the photoresist pattern formed on the antireflection film as an etching mask, at the stage of dry etching of the antireflection film, Etching residue of the antireflection film tends to occur at the thick part of the antireflection film, and the etching residue of this antireflection film acts as an etching mask, resulting in etching residue of the conductive material film in the region between the lower electrodes. It becomes easy to do. The inventor of the present application has newly found a problem that the etching residue of the conductive material film becomes a foreign substance, which may reduce the manufacturing yield of the semiconductor device.
本発明の目的は、半導体装置の製造歩留りを向上させることができる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the manufacturing yield of a semiconductor device.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明は、複数のキャパシタの下部電極間に、ダミー電極パターンを形成したものである。 In the present invention, a dummy electrode pattern is formed between lower electrodes of a plurality of capacitors.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
半導体装置の製造歩留りを向上することができる。 The manufacturing yield of the semiconductor device can be improved.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.
(実施の形態1)
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図1〜図6は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
(Embodiment 1)
The semiconductor device of this embodiment and its manufacturing process will be described with reference to the drawings. 1 to 6 are fragmentary cross-sectional views of a semiconductor device according to an embodiment of the present invention during the manufacturing process.
図1に示されるように、例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンなどからなる半導体基板(半導体ウエハ)1を準備する。本実施の形態の半導体装置が形成される半導体基板1は、例えば不揮発性メモリのメモリセルとなるMISFET(Metal Insulator Semiconductor Field Effect Transistor)が形成されるメモリセル形成領域1A、一般的なnチャネル型MISFET(nMISFET)が形成されるnMISFET形成領域1Bおよびキャパシタが形成されるキャパシタ形成領域1Cを有している。そして、半導体基板1の主面に素子分離領域2を形成する。素子分離領域2は酸化シリコンなどからなり、例えばSTI(Shallow Trench Isolation)法またはLOCOS(Local Oxidization of Silicon )法などにより形成される。
As shown in FIG. 1, a semiconductor substrate (semiconductor wafer) 1 made of p-type single crystal silicon having a specific resistance of, for example, about 1 to 10 Ωcm is prepared. A
次に、イオン注入法などを用いてp型半導体領域3、n型半導体領域4およびp型半導体領域5を形成する。p型半導体領域3は、比較的高不純物濃度のp型ウエル領域として機能することができる。また、必要に応じて、p型半導体領域3の表層部分などにイオン注入法によって不純物を導入し、p型半導体領域3に形成されるチャネル領域の不純物濃度を調整することもできる。p型半導体領域5は、p型ウエル領域として機能することができる。
Next, the p-
次に、半導体基板1上に絶縁膜6を形成する。絶縁膜6は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜(ONO膜)などからなる。絶縁膜6のうち、酸化シリコン膜は、例えば酸化処理(熱酸化処理)により形成することができ、窒化シリコン膜は、例えばCVD法により形成することができる。
Next, an
次に、半導体基板1の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜7を形成する。この多結晶シリコン膜7に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜(多結晶シリコン膜7、導電性材料膜)とした後、多結晶シリコン膜7上に絶縁膜8を形成し、絶縁膜8上にキャップ保護膜(絶縁膜)9を形成する。絶縁膜8は、例えば酸化シリコン膜およびその上の窒化シリコン膜の積層膜などからなる。キャップ保護膜9は、例えば酸化シリコン膜などからなる。
Next, for example, a
次に、図2に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜9、絶縁膜8および多結晶シリコン膜7をパターニング(パターン化、加工、選択的に除去)する。これにより、メモリセル形成領域1Aに多結晶シリコン膜7からなるゲート電極10aが形成され、キャパシタ形成領域1Cに多結晶シリコン膜7からなるキャパシタの下部電極11a,11bが形成され、互いに非連続で隣り合うキャパシタの下部電極11aと下部電極11bとの間に多結晶シリコン膜7からなるダミーパターン(ダミー電極パターン)12が形成される。
Next, as shown in FIG. 2, the
次に、熱酸化処理などを行って、パターニングされた多結晶シリコン膜7(すなわちゲート電極10a、下部電極11a,11bおよびダミーパターン12)の露出する側面上に酸化シリコン膜13を形成する。そして、多結晶シリコン膜7などによって覆われずに露出する絶縁膜6を除去する。ゲート電極10aの下には絶縁膜6が残存し、このゲート電極10aの下の絶縁膜6により、ゲート絶縁膜6aが形成される。また、この工程段階で、イオン注入法などを用いて上記p型半導体領域5を形成することもできる。その後、キャップ保護膜9を除去する。
Next, a thermal oxidation process or the like is performed to form a
次に、図3に示されるように、半導体基板1のp型半導体領域3の表面にゲート絶縁膜15を形成し、p型半導体領域5の表面にゲート絶縁膜16を形成する。ゲート絶縁膜15,16は、例えば酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜16の膜厚は、例えば、p型半導体領域5のゲート絶縁膜16をマスク工程で選択的に除去し、半導体基板1を再度酸化する等の方法により、ゲート絶縁膜15の膜厚よりも薄くすることができる。このゲート絶縁膜15,16を形成するための熱酸化工程において、絶縁膜8を構成する窒化シリコン膜の上層部分も酸化されて酸化シリコンになり得る。このため、絶縁膜8は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。
Next, as shown in FIG. 3, a gate
次に、半導体基板1の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜17を形成(堆積)する。この多結晶シリコン膜17に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜(多結晶シリコン膜17、導電性材料膜)とした後、多結晶シリコン膜17上にキャップ保護膜(絶縁膜)18を形成する。キャップ保護膜18は、例えば酸化シリコン膜などの絶縁膜からなる。
Next, for example, a
次に、図4に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜18および多結晶シリコン膜17をパターニングする。これにより、メモリセル形成領域1Aに多結晶シリコン膜17からなるゲート電極10bが形成され、nMISFET形成領域1Bに多結晶シリコン膜17からなるゲート電極10cが形成され、キャパシタ形成領域1Cに多結晶シリコン膜17からなるキャパシタの上部電極21a,21bが形成される。
Next, as shown in FIG. 4, the
次に、図5に示されるように、メモリセル形成領域1Aのゲート電極10a,10bの両側の領域にn型不純物(例えばリン(P)など)をイオン注入することなどによりn型半導体領域31aを形成し、nMISFET形成領域1Bのゲート電極10cの両側の領域にn型不純物(例えばリン(P)など)をイオン注入することなどによりn型半導体領域32aを形成する。その後、半導体基板1上に絶縁膜(例えば酸化シリコン膜)を堆積し、その絶縁膜を異方的にエッチング(エッチバック)することなどにより、その絶縁膜をゲート電極10a,10b,10cの側壁に残し、サイドウォールスペーサ(側壁スペーサ、サイドウォール)33を形成する。また、このサイドウォールスペーサ33形成の際の異方性エッチング工程で、ゲート電極10a上の絶縁膜8と、ゲート電極10b,10c上のキャップ保護膜18と、キャパシタの上部電極21a,21b上のキャップ保護膜18と、上部電極21a,21bで覆われていない領域のキャパシタの下部電極11a,11b上の絶縁膜8とが除去され得る。
Next, as shown in FIG. 5, an n-
サイドウォールスペーサ33の形成後、メモリセル形成領域1Aのゲート電極10a,10bおよびサイドウォールスペーサ33の両側の領域にn型不純物(たとえばリン(P))をイオン注入することなどによりn+型半導体領域31bを形成し、nMISFET形成領域1Bのゲート電極10cおよびサイドウォールスペーサ33の両側の領域にn型不純物(たとえばリン(P))をイオン注入することなどによりn+型半導体領域32bを形成する。n+型半導体領域31bはn型半導体領域31aよりも不純物濃度が高く、n+型半導体領域32bは、n型半導体領域32aよりも不純物濃度が高い。
After the formation of the
このようにして、メモリセル形成領域1Aにおいてはメモリセルを構成するMISFET35aとMISFET35bが形成され、nMISFET形成領域1Bにはnチャネル型MISFET35cが形成され、キャパシタ形成領域1Cには複数のキャパシタ(容量素子)、ここではキャパシタ(容量素子)36aとキャパシタ(容量素子)36bが形成される。MISFET35aは、そのゲート絶縁膜6aが酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜(ONO膜)などからなり、窒化シリコン膜を電荷蓄積層とするMONOS(Metal Oxide Nitride Oxide Semiconductor)構造を有しており、不揮発性メモリ用のトランジスタである。MISFET35bは、MISFET35aのスイッチまたは制御用のトランジスタである。nチャネル型MISFET35cは、例えば周辺回路のトランジスタである。キャパシタ36aの下部電極11aと上部電極21aとの間の絶縁膜8がキャパシタ36aの容量絶縁膜(誘電体膜)として機能し、キャパシタ36bの下部電極11bと上部電極21bとの間の絶縁膜8がキャパシタ36bの容量絶縁膜(誘電体膜)として機能することができる。
Thus, the
次に、図6に示されるように、ゲート電極10a,10b,10c、n+型半導体領域31b、n+型半導体領域32b、下部電極11a,11bおよび上部電極21a,21bの表面を露出させ、例えばコバルト(Co)膜を堆積して熱処理することによって、ゲート電極10a,10b,10c、n+型半導体領域31b、n+型半導体領域32b、下部電極11a,11bおよび上部電極21a,21bの表面に、それぞれシリサイド膜(コバルトシリサイド膜、高融点金属シリサイド膜、例えばCoSi2膜)41を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。
Next, as shown in FIG. 6, the surfaces of the
次に、半導体基板1上に絶縁膜42を形成する。すなわち、ゲート電極10a,10b,10cやキャパシタ36a,36bの下部電極11a,11bおよび上部電極21a,21bを覆うように、シリサイド膜41上を含む半導体基板1上に、絶縁膜42を形成する。絶縁膜42は、例えば相対的に薄い窒化シリコンとその上の相対的に厚い酸化シリコンの積層膜などからなる。絶縁膜42は層間絶縁膜として機能することができる。
Next, an insulating
次に、フォトリソグラフィ法を用いて絶縁膜42上に形成したフォトレジストパターン(図示せず)をエッチングマスクとして、絶縁膜42をドライエッチングすることにより、n+型半導体領域(ソース、ドレイン)31b,32bやキャパシタ36a,36bの下部電極11a,11bおよび上部電極21a,21bの上部などにコンタクトホール(開口部)44を形成する。コンタクトホール44の底部では、半導体基板1の主面の一部、例えばn+型半導体領域31b,32b(の表面上のシリサイド膜41)の一部、ゲート電極10a,10b,10c(の表面上のシリサイド膜41)の一部、キャパシタ36a,36bの下部電極11a,11b(の表面上のシリサイド膜41)の一部またはキャパシタ36a,36bの上部電極21a,21b(の表面上のシリサイド膜41)の一部などが露出される。
Next, by using the photoresist pattern (not shown) formed on the insulating
次に、コンタクトホール44内に、タングステン(W)などからなるプラグ45が形成される。プラグ45は、例えば、コンタクトホール44の内部を含む絶縁膜42上にバリア膜(例えば窒化チタン膜)を形成した後、タングステン膜をCVD(Chemical Vapor Deposition)法などによってバリア膜上にコンタクトホール44を埋めるように形成し、絶縁膜42上の不要なタングステン膜およびバリア膜をCMP(Chemical Mechanical Polishing)法またはエッチバック法などによって除去することにより形成することができる。
Next, a
次に、プラグ45が埋め込まれた絶縁膜42上に、配線(第1配線層)46が形成される。例えば、プラグ45が埋め込まれた絶縁膜42上に、タングステン(W)膜を形成し、フォトリソグラフィ法などを用いてこのタングステン膜をパターニングすることにより、配線46を形成することができる。配線46は、プラグ45を介してn+型半導体領域31b,32b、ゲート電極10a,10b,10c、下部電極11a,11bまたは上部電極21a,21bなどと電気的に接続されている。配線46は、上記のようなタングステン配線に限定されず種々変更可能であり、例えばアルミニウム配線や銅配線(例えばダマシン法で形成した埋込銅配線)とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。
Next, a wiring (first wiring layer) 46 is formed on the insulating
次に、キャパシタ形成領域1Cにおけるキャパシタ36a,36bの形成工程についてより詳細に説明する。
Next, the formation process of the
図7〜図12は、本実施の形態の半導体装置の製造工程中の要部断面図であり、キャパシタ形成領域1Cが示されている。また、図13は、本実施の形態の半導体装置の製造工程中の要部平面図(キャパシタ形成領域1Cの平面レイアウト図)であり、下部電極11a,11b、ダミーパターン12および上部電極21a,21bのレイアウトが示されている。図13では、下部電極11a,11b、ダミーパターン12および上部電極21a,21b以外は図示を省略している。また、図13のA−A線の断面が図11にほぼ対応する。なお、図7〜図12においては、簡略化のために絶縁膜6の図示を省略している。
7 to 12 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the present embodiment, showing the capacitor forming region 1C. FIG. 13 is a plan view of the main part (planar layout diagram of the capacitor forming region 1C) during the manufacturing process of the semiconductor device of the present embodiment, and shows the
図7に示されるように、素子分離領域2を含む半導体基板1上に多結晶シリコン膜7、絶縁膜8およびキャップ保護膜9を形成した後、キャップ保護膜9上に、ハレーション防止のため反射防止膜(BARC膜、BARL膜等)51aを塗布(形成)する。それから、反射防止膜51a上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像処理してフォトレジストパターン51を形成する(すなわち反射防止膜51a上に選択的にフォトレジスト膜(フォトレジストパターン51)を形成する)。その後、このフォトレジストパターン51をエッチングマスクとして反射防止膜51aをドライエッチングしてパターニングし、それからフォトレジストパターン51(およびパターニングされた反射防止膜51a)をエッチングマスクとしてキャップ保護膜9、絶縁膜8および多結晶シリコン膜7を順にドライエッチングすることにより、キャップ保護膜9、絶縁膜8および多結晶シリコン膜7をパターニングする。これにより、キャパシタ形成領域1Cに多結晶シリコン膜7からなる下部電極11a,11b(キャパシタ36aの下部電極11aおよびキャパシタ36bの下部電極11b)が形成され、下部電極11aと下部電極11bとの間にダミーパターン(ダミー電極パターン)12が形成される。なお、この下部電極11a,11b形成工程で、上記のようにメモリセル形成領域1Aには多結晶シリコン膜7からなるゲート電極10aが形成される。従って、多結晶シリコン膜7は、下部電極11a,11b、ダミーパターン12およびゲート電極10a形成用の導電性材料膜である。
As shown in FIG. 7, after a
本実施の形態では、キャパシタ形成領域1Cに複数のキャパシタ(ここではキャパシタ36a,36b)が形成されるが、キャパシタ36a,36bの下部電極11a,11bのパターニング工程において、下部電極11a,11bとともに、互いに非連続で隣り合う下部電極11aと下部電極11bとの間にダミーパターン(ダミー電極パターン)12が形成される。ダミーパターン12は、キャパシタ36a,36bの下部電極11a,11bと同様に、キャップ保護膜9、絶縁膜8および多結晶シリコン膜7のパターニングにより形成されるので、下部電極11a,11bと同様の層、ここでは多結晶シリコン膜7、あるいは多結晶シリコン膜7、絶縁膜8およびキャップ保護膜9の積層構造からなる。
In the present embodiment, a plurality of capacitors (here,
下部電極11a,11bとダミーパターン12とを形成してから、フォトレジストパターン51(および反射防止膜51a)を除去した後、上記のように、熱酸化処理などによって多結晶シリコン膜7の露出する側面上に酸化シリコン膜13が形成され、キャップ保護膜9が除去され、熱酸化法などによって絶縁膜8を構成する窒化シリコン膜の上層部分が酸化される。このため、以降の工程では、絶縁膜8は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。
After the
次に、図8に示されるように、下部電極11a,11bおよびダミーパターン12とそれらの上に形成された絶縁膜8を覆うように、半導体基板1上に多結晶シリコン膜17を形成する。それから、多結晶シリコン膜17上にキャップ保護膜18を形成する。多結晶シリコン膜17は、例えばCVD(Chemical Vapor Deposition)法によって形成することができる。
Next, as shown in FIG. 8, a
本実施の形態では、互いに非連続で隣り合う下部電極11aと下部電極11bとの間にダミーパターン12が存在しており、下部電極11aと下部電極11bとの間の間隔に比べて下部電極11aとダミーパターン12との間隔および下部電極11bとダミーパターン12との間隔を小さくすることができる。このため、半導体基板1上に多結晶シリコン膜17を堆積したときに、多結晶シリコン膜17の上面は、隣り合う下部電極11aと下部電極11bとの間の領域で、段差や窪みを生じにくくほぼ平坦となる。そして、多結晶シリコン膜17上にキャップ保護膜18を形成するが、下部電極11aと下部電極11bとの間の領域では、ほぼ平坦な多結晶シリコン膜17の上面上にキャップ保護膜18が形成されることになるので、キャップ保護膜18の上面は、隣り合う下部電極11aと下部電極11bとの間の領域で、段差や窪みを生じにくくほぼ平坦となる。
In the present embodiment, the
次に、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜18および多結晶シリコン膜17をパターニングしてキャパシタ形成領域1Cに多結晶シリコン膜17からなる上部電極21a,21b(キャパシタ36aの上部電極21aおよびキャパシタ36bの上部電極21b)を形成するが、この工程は次のように(図9〜図11のように)して行われる。すなわち、まず、図9に示されるように、キャップ保護膜18上に、ハレーション防止のため反射防止膜(BARC膜、BARL膜等)52を塗布(形成)する。それから、反射防止膜52上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像処理してフォトレジストパターン53を形成する(すなわち反射防止膜52上に選択的にフォトレジスト膜(フォトレジストパターン53)を形成する)。上記のように、下部電極11aと下部電極11bとの間の領域で多結晶シリコン膜17およびキャップ保護膜18の上面はほぼ平坦なので、反射防止膜52の膜厚は、下部電極11a,11bの上方領域と隣り合う下部電極11a,11b間の領域とでほぼ同じになる。すなわち、図9に示されるように、反射防止膜52の膜厚は、下部電極11aの上方での膜厚T1と、下部電極11bの上方での膜厚T2と、下部電極11aと下部電極11bとの間の領域での膜厚T3とが、ほぼ同じになる(T1=T2=T3)。
Next, the
次に、図10に示されるように、フォトレジストパターン53をエッチングマスクとして用いて反射防止膜52をドライエッチングする。上記のように、下部電極11a,11bの上方領域と下部電極11a,11b間の領域とで反射防止膜52の膜厚がほぼ同じなので、この反射防止膜52のドライエッチング工程で、隣り合う下部電極11aと下部電極11bとの間の領域で反射防止膜52が残存することはない。
Next, as shown in FIG. 10, the
それから、図11に示されるように、フォトレジストパターン53をエッチングマスクとして用いてキャップ保護膜18および多結晶シリコン膜17をドライエッチングする。上記のように、隣り合う下部電極11aと下部電極11bとの間の領域で反射防止膜52が残存していないので、このキャップ保護膜18および多結晶シリコン膜17のドライエッチング工程で、下部電極11aと下部電極11bとの間の領域で多結晶シリコン膜17などが残存することはない。その後、フォトレジストパターン53および反射防止膜52を除去する。これにより、下部電極11a上に容量絶縁膜(誘電体膜)としての絶縁膜8を介して多結晶シリコン膜17からなる上部電極21aが形成されてキャパシタ36aが形成され、下部電極11b上に容量絶縁膜(誘電体膜)としての絶縁膜8を介して多結晶シリコン膜17からなる上部電極21bが形成されてキャパシタ36bが形成される。なお、キャップ保護膜18はその後の工程で除去されるので、図11ではキャップ保護膜18は図示を省略している。また、この上部電極21a,21b形成工程で、上記のようにメモリセル形成領域1AおよびnMISFET形成領域1Bには多結晶シリコン膜17からなるゲート電極10b,10cが形成される。従って、多結晶シリコン膜17は、上部電極21a,21bおよびゲート電極10b,10c形成用の導電性材料膜である。
Then, as shown in FIG. 11, the
その後、図12に示されるように、上部電極21a,21bで覆われていない領域のキャパシタの下部電極11a,11b上の絶縁膜8などを除去した後、サイドウォールスペーサ33を形成する。続いて、露出する下部電極11a,11bおよび上部電極21a,21bの表面に、シリサイド膜(例えばCoSi2膜)41を形成し、半導体基板1上に絶縁膜42を形成する。それから、絶縁膜42に底部で下部電極11a,11bおよび上部電極21a,21b表面のシリサイド膜41を露出するコンタクトホール44を形成し、コンタクトホール44を埋め込むプラグ45を形成し、プラグ45に接続する配線46を形成する。
Thereafter, as shown in FIG. 12, after removing the insulating
本実施の形態においては、ダミーパターン12は容量素子として利用されない導電性材料膜パターンである。すなわち、ダミーパターン12は、浮遊(フローティング)電位とされるか、固定電位(例えば接地電位または他の固定電位)が供給されるか、あるいは下部電極11aおよび下部電極11bのどちらか一方または両方と同電位が供給される導電性材料膜パターンである。
In the present embodiment, the
図14〜図18は、比較例の半導体装置の製造工程中の要部断面図であり、上記図7〜図11に対応する。 14 to 18 are main part cross-sectional views during the manufacturing process of the semiconductor device of the comparative example, and correspond to FIGS. 7 to 11 described above.
比較例の半導体装置の製造工程では、図14に示されるように、キャップ保護膜9上に反射防止膜61aおよびフォトレジストパターン61を形成し、フォトレジストパターン61をエッチングマスクとして反射防止膜61a、キャップ保護膜9、絶縁膜8および多結晶シリコン膜7を順にドライエッチングしてキャップ保護膜9、絶縁膜8および多結晶シリコン膜7をパターニングし、多結晶シリコン膜7からなる下部電極11a,11bを形成するが、本実施の形態とは異なり、下部電極11aと下部電極11bとの間にダミーパターン12は形成していない。
In the manufacturing process of the semiconductor device of the comparative example, as shown in FIG. 14, an antireflection film 61a and a
このため、図15に示されるように、半導体基板1上に多結晶シリコン膜17をCVD法などで堆積したときに、多結晶シリコン膜17の上面は隣り合うキャパシタの下部電極11aと下部電極11bとの間の領域で段差または窪み62を生じてしまう。それから、窪み62を有する多結晶シリコン膜17の上面上にキャップ保護膜18を形成するので、キャップ保護膜18の上面は隣り合うキャパシタの下部電極11aと下部電極11bとの間の領域で段差または窪み63を生じてしまう。そして、図16に示されるように、キャップ保護膜18上に反射防止膜64(本実施の形態の反射防止膜52に対応)およびフォトレジストパターン65(本実施の形態のフォトレジストパターン53に対応)を形成するが、反射防止膜64は窪み63を埋め、反射防止膜64の上面がほぼ平坦になるように形成される。このため、反射防止膜64の膜厚は、下部電極11aの上方での膜厚T4および下部電極11bの上方での膜厚T5よりも下部電極11aと下部電極11bとの間の領域(すなわち窪み63上)での膜厚T6の方が、窪み63の分だけ厚くなる(T6>T4,T6>T5)。それから、図17に示されるように、フォトレジストパターン65をエッチングマスクとして用いて反射防止膜64をドライエッチングすると、上記のように下部電極11a,11bの上方よりも下部電極11a,11b間の領域(すなわち窪み63上)において反射防止膜64の膜厚が厚くなっているので、この反射防止膜64のドライエッチング工程で、キャップ絶縁膜18の上面の窪み63上に反射防止膜64のエッチング残りが生じて反射防止膜64の一部が残存する可能性がある。このような状態で、その後のキャップ保護膜18および多結晶シリコン膜17のドライエッチングを行うと、下部電極11a,11b間の領域でキャップ保護膜18の上面の窪み63上に残存している反射防止膜64(の残渣、エッチング残り)がエッチングマスクとして作用(機能)してしまい、図18に示されるように、下部電極11aと下部電極11bとの間の領域で多結晶シリコン膜17のエッチング残りが生じて多結晶シリコン膜17の一部が残存してしまう可能性がある。下部電極11aと下部電極11bとの間の領域で残存する多結晶シリコン膜17の残渣(エッチング残り)のような異物66は、その後の種々の工程で飛散するなどして、半導体装置の製造歩留りを低下させてしまう。また、半導体装置の信頼性を低下させる可能性もある。
For this reason, as shown in FIG. 15, when the
それに対して、本実施の形態では、上記のように、キャパシタ形成領域1Cに複数のキャパシタ(ここではキャパシタ36a,36b)が形成されるが、それら複数のキャパシタ(キャパシタ36a,36b)の下部電極(下部電極11a,11b)間にダミー電極パターン、ここではダミーパターン12が形成されている。すなわち、本実施の形態では、キャパシタ36a,36bの下部電極11a,11bの形成(パターニング)工程において、多結晶シリコン膜7などにより下部電極11a,11bとともにダミーパターン12が下部電極11a,11b間に形成される。互いに非連続で隣り合う下部電極11aと下部電極11bとの間にダミーパターン12が存在するので、多結晶シリコン膜17およびキャップ保護膜18を形成したときに、多結晶シリコン膜17の上面とキャップ保護膜18の上面とは、隣り合う下部電極11aと下部電極11bとの間の領域で窪みなどを生じにくく、ほぼ平坦となる。このため、下部電極11a,11bの上方領域と下部電極11a,11b間の領域とで反射防止膜52の膜厚がほぼ同じになる。すなわち、図9に示されるように、反射防止膜52の膜厚は、下部電極11aの上方での膜厚T1と、下部電極11bの上方での膜厚T2と、下部電極11aと下部電極11bとの間の領域での膜厚T3とが、ほぼ同じになる。従って、上記比較例のように下部電極11aと下部電極11bとの間の領域で反射防止膜52の膜厚が相対的に厚くなってしまうのを防止することができる。このため、反射防止膜52のドライエッチング工程で、下部電極11aと下部電極11bとの間の領域で反射防止膜52の一部(残渣)が残存するのを防止でき、キャップ保護膜18および多結晶シリコン膜17のドライエッチング工程で、下部電極11aと下部電極11bとの間の領域で多結晶シリコン膜17の一部(残渣)が残存するのを防止できる。これにより、多結晶シリコン膜17のエッチング残り(残渣)のような異物の発生を防止でき、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性を向上できる。また、半導体装置の製造コストを低減できる。また、多結晶シリコン膜17のドライエッチングの条件を調整することなく多結晶シリコン膜17のエッチング残りを防止できるので、上部電極21a,21bなどの加工が容易になり、半導体装置の製造が容易になる。また、多結晶シリコン膜17などのエッチング残りを防止できるので、多結晶シリコン膜17などのエッチング残りを気にせずに、加工や寸法の安定性の観点から多結晶シリコン膜17などのエッチング条件を最適化することができる。また、ダミーパターン12がないと、下部電極11a,11bの間隔に応じて段差または窪み62,63の度合いが変化するため、多結晶シリコン膜17のエッチング残りの発生頻度はキャパシタの間隔に依存するが、本実施の形態のように複数のキャパシタの下部電極間にダミーパターン12を形成することで、多結晶シリコン膜17のエッチング残りの発生を防止し、キャパシタの間隔に対する依存性を阻止することができる。このため、加工の難易とキャパシタ間の距離とを無関係にでき、半導体装置の設計が容易になる。
On the other hand, in the present embodiment, as described above, a plurality of capacitors (here,
また、本発明者の検討によれば、本実施の形態は、隣り合うキャパシタ36a,36bの下部電極11aと下部電極11bとの間の間隔(図7に示される間隔W1に対応)が、0.5μm〜2.5μmの範囲内にある場合に適用すれば、より効果が大きい。隣り合う下部電極11aと下部電極11bとの間の間隔(間隔W1)が、0.5μm〜2.5μmの範囲内の場合は、ダミーパターン12を形成しないと隣り合う下部電極11aと下部電極11bとの間の領域で多結晶シリコン膜17のエッチング残り(異物66)が生じやすいが、このような間隔の下部電極11a,11b間に本実施の形態のようなダミーパターン12を設けることで、下部電極11a,11b間の多結晶シリコン膜17のエッチング残り(異物66)をなくし、半導体装置の製造歩留りや信頼性を的確に向上することができる。
Further, according to the study of the present inventors, the present embodiment,
本実施の形態では、キャパシタ形成領域1Cにキャパシタ36aおよびキャパシタ36bを形成する場合について説明したが、本実施の形態はこれに限定されるものではなく、例えば3つ以上のキャパシタを形成する場合にも適用できる。
In the present embodiment, the case where the
また、本実施の形態では、図13の平面図に示されるようにダミーパターン12は隣り合うキャパシタの下部電極11aと下部電極11bとの間に形成されるが、他の形態として、隣り合う下部電極11aと下部電極11bとの間に形成された部分(パターン領域)を含んでいれば、ダミーパターン12のパターン形状は種々変更可能である。図19は、他の実施の形態の半導体装置の製造工程中の要部平面図(キャパシタ形成領域1Cの平面レイアウト図)であり、図13に対応し、下部電極11a,11b、ダミーパターン(ダミー電極パターン)12aおよび上部電極21a,21bのレイアウトが示されている。図19では、図13のダミーパターン12に対応するダミーパターン12a(ダミーパターン12と同様にして形成されたダミーパターン12a)は、隣り合う下部電極11aと下部電極11bとの間に位置するパターン領域(ダミーパターン12に対応するパターン領域)に、更に下部電極11a,11bの外周部(周辺)に位置するパターン領域を加えたパターン形状を有している。図13と図19とは、ダミーパターン12とダミーパターン12aのパターン形状が異なること以外はほぼ同様である。
In the present embodiment, as shown in the plan view of FIG. 13, the
図19のように下部電極11a,11bの周辺にもダミーパターン12aを設けたことにより、下部電極11a,11bの互いに対向する側の端部以外の端部近傍においても多結晶シリコン膜17のエッチング残り(残渣)を防止できる。これにより、半導体装置の製造歩留りや信頼性をより向上することができる。また、図13のように、隣り合う下部電極11a,11b間にだけダミーパターン12を設けた場合は、平面レイアウトを小さくでき、比較的小さな面積のキャパシタ形成領域1Cに複数のキャパシタを形成することができ、半導体装置の小型化に有利である。
As shown in FIG. 19, the
(実施の形態2)
図20〜図22は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、上記実施の形態1におけるキャパシタ形成領域1Cが示されている。図20は、上記実施の形態1の図9の工程段階に対応し、図21は、上記実施の形態1の図11の工程段階に対応し、図22は、上記実施の形態1の図12の工程段階に対応する。なお、図20〜図22においては、簡略化のために絶縁膜6の図示を省略している。また、図23は、本実施の形態の半導体装置の製造工程中の要部平面図(キャパシタ形成領域1Cの平面レイアウト図)であり、下部電極11a,11b、ダミーパターン12bおよび上部電極21a,21bのレイアウトが示されている。図23では、下部電極11a,11b、ダミーパターン12bおよび上部電極21a,21b以外は図示を省略している。また、図23のB−B線の断面が図21にほぼ対応する。
(Embodiment 2)
20 to 22 are main-portion cross-sectional views during the manufacturing process of the semiconductor device according to another embodiment of the present invention, showing capacitor forming region 1C in the first embodiment. 20 corresponds to the process step of FIG. 9 of the first embodiment, FIG. 21 corresponds to the process step of FIG. 11 of the first embodiment, and FIG. 22 corresponds to FIG. 12 of the first embodiment. Corresponds to the process step. 20 to 22, the illustration of the insulating
上記実施の形態1では、下部電極11a,11bの形成(パターニング)工程でダミーパターン12を形成して、ダミーパターン12を下部電極11a,11bと同層の導電性材料膜(多結晶シリコン膜7)により形成したが、本実施の形態では、上部電極21a,21bの形成(パターニング)工程でダミーパターン12bを形成して、ダミーパターン12bを上部電極21a,21bと同層の導電性材料膜(多結晶シリコン膜17)により形成する。他の工程は、上記実施の形態1とほぼ同様である。
In the first embodiment, the
まず、素子分離領域2を含む半導体基板1上に多結晶シリコン膜7、絶縁膜8およびキャップ保護膜9を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜9、絶縁膜8および多結晶シリコン膜7をパターニングして、キャパシタ形成領域1Cに多結晶シリコン膜7からなる下部電極11a,11bを形成する。なお、この下部電極11a,11b形成工程で、上記実施の形態1と同様に、メモリセル形成領域1Aには多結晶シリコン7からなるゲート電極10aが形成される。しかしながら、本実施の形態では、上記実施の形態1とは異なり、この下部電極11a,11b形成工程において、互いに非連続で隣り合う下部電極11aと下部電極11bとの間にダミーパターン12は形成しない。従って、本実施の形態では、多結晶シリコン膜7は、下部電極11a,11bおよびゲート電極10a形成用の導電性材料膜である。
First, after forming the
それから、熱酸化処理などによって多結晶シリコン膜7の露出する側面上に酸化シリコン膜13が形成され、キャップ保護膜9が除去され、熱酸化法などによって絶縁膜8を構成する窒化シリコン膜の上層部分が酸化される。その後、下部電極11a,11bおよびそれらの上に形成された絶縁膜8を覆うように半導体基板1上に多結晶シリコン膜17を形成し、多結晶シリコン膜17上にキャップ保護膜18を形成する。本実施の形態では、上記比較例(図15)と同様に、互いに非連続で隣り合う下部電極11aと下部電極11bとの間にダミーパターン12が形成されていないので、多結晶シリコン膜17の上面およびキャップ保護膜18の上面は、隣り合う下部電極11aと下部電極11bとの間の領域で段差または窪み62,63を生じ得る。従って、ここまでの工程は上記比較例(図14および図15)とほぼ同様である。
Then, a
次に、図20に示されるように、キャップ保護膜(絶縁膜)18上に反射防止膜71を形成する。この際、反射防止膜71の膜厚は、下部電極11a,11bの上方での膜厚よりも下部電極11aと下部電極11bとの間の領域(すなわち窪み63上)での膜厚の方が、窪み63の分だけ厚くなる。反射防止膜71の形成後、反射防止膜71上にフォトリソグラフィ法を用いてフォトレジストパターン72を形成する(すなわち反射防止膜71上に選択的にフォトレジスト膜(フォトレジストパターン72)を形成する)。この際、本実施の形態では、上部電極21a,21bを形成すべき領域とダミーパターン(ダミー電極パターン)12bを形成すべき領域上にフォトレジストパターン72を形成する。ダミーパターン12bは、後述するように隣り合う下部電極11aと下部電極11bとの間の領域を含むように形成されるので、隣り合う下部電極11aと下部電極11bとの間の領域上にもフォトレジストパターン72が形成されることになる。
Next, as shown in FIG. 20, an
次に、図21に示されるように、フォトレジストパターン72をエッチングマスクとして用いて反射防止膜71をドライエッチングし(反射防止膜71をパターニングし)、更に(フォトレジストパターン72およびパターニングされた反射防止膜71をエッチングマスクとして用いて)キャップ保護膜18をドライエッチングする(キャップ保護膜18をパターニングする)。その後、フォトレジストパターン72および反射防止膜71を除去する。続いて、キャップ保護膜18をマスク(エッチングマスク)として多結晶シリコン膜17をドライエッチングにより除去する(多結晶シリコン膜17をパターニングする)。これにより、下部電極11a上に容量絶縁膜(誘電体膜)としての絶縁膜8を介して多結晶シリコン膜17からなる上部電極21aが形成されてキャパシタ36aが形成され、下部電極11b上に容量絶縁膜(誘電体膜)としての絶縁膜8を介して多結晶シリコン膜17からなる上部電極21bが形成されてキャパシタ36bが形成され、更に多結晶シリコン膜17からなるダミーパターン(ダミー電極パターン)12bが上部電極21aと上部電極21bとの間に下部電極11aと下部電極11bとの間を埋めるように形成される。なお、キャップ保護膜18はその後の工程で除去されるので、図21ではキャップ保護膜18は図示を省略している。また、この上部電極21a,21b形成工程で、上記のようにメモリセル形成領域1AおよびnMISFET形成領域1Bには多結晶シリコン17からなるゲート電極10b,10cが形成される。従って、本実施の形態では、多結晶シリコン膜17は、上部電極21a,21b、ダミーパターン12bおよびゲート電極10b,10c形成用の導電性材料膜である。
Next, as shown in FIG. 21, the
その後、上記実施の形態1と同様に、図22に示されるように、上部電極21a,21bで覆われていない領域のキャパシタの下部電極11a,11b上の絶縁膜8などを除去し、サイドウォールスペーサ33を形成した後に、露出する下部電極11a,11bおよび上部電極21a,21bの表面に、シリサイド膜(例えばCoSi2膜)41を形成し、半導体基板1上に絶縁膜42を形成する。それから、絶縁膜42に底部で下部電極11a,11bおよび上部電極21a,21b表面のシリサイド膜41を露出するコンタクトホール44を形成し、コンタクトホール44を埋め込むプラグ45を形成し、プラグ45に接続する配線46を形成する。
Thereafter, as in the first embodiment, as shown in FIG. 22, the insulating
上部電極21a,21bの形成(パターニング)工程で上部電極21a,21bとともに形成されたダミーパターン12bは、図21や図23などからも分かるように、隣り合う下部電極11aと下部電極11bとの間の領域を含む領域に形成されている。ダミーパターン12bは、キャパシタ36a,36bの上部電極21a,21bと同様に、キャップ保護膜18および多結晶シリコン膜17のパターニングにより形成されるので、上部電極21a,21bと同様の層、ここでは多結晶シリコン膜17、あるいは多結晶シリコン膜17およびキャップ保護膜18の積層構造からなる。また、下部電極11a,11bを構成する多結晶シリコン膜7の側面上には酸化シリコン膜13が形成され、上面上には絶縁膜8が形成されており、それらの絶縁膜(酸化シリコン膜13や絶縁膜8)がダミーパターン12bと下部電極11a,11bとの間に介在している。このため、本実施の形態のように隣り合う下部電極11aと下部電極11bとの間を埋めるようにダミーパターン12bを形成しても、下部電極11aと下部電極11bとの間がダミーパターン12bによって電気的にショート(短絡)することはない。
The
また、上記実施の形態1のダミーパターン12と同様に、本実施の形態のダミーパターン12bは容量素子として利用されない導電性材料膜パターンである。すなわち、ダミーパターン12bは、浮遊(フローティング)電位とされるか、固定電位(例えば接地電位または他の固定電位)が供給されるか、あるいは下部電極11aおよび下部電極11bのどちらか一方または両方と同電位が供給される導電性材料膜パターンである。
Similarly to the
隣り合う下部電極11aと下部電極11bとの間の領域(すなわち窪み63上)では、反射防止膜71の膜厚が相対的に厚く、これは上記実施の形態1の比較例(図14〜図18)のように、隣り合う下部電極11aと下部電極11bとの間の領域での反射防止膜71のエッチング残りやそれに伴う多結晶シリコン膜17のエッチング残り(上記異物66)を発生させる可能性がある。しかしながら、本実施の形態では、キャパシタ36a,36bの上部電極21a,21bの形成(パターニング)工程で、上部電極21a,21bとともに、隣り合う下部電極11aと下部電極11bとの間の領域を含む領域にダミーパターン12bを形成している。下部電極11aと下部電極11bとの間にダミーパターン12bを形成することにより、フォトレジストパターン72をエッチングマスクとした反射防止膜71のドライエッチング工程において、下部電極11aと下部電極11bとの間の領域(すなわち窪み63上)の反射防止膜71の相対的に厚い部分を除去する必要がなくなる。このため、上記実施の形態1の比較例のような下部電極11a,11b間での反射防止膜71のエッチング残りやそれに伴う多結晶シリコン膜17のエッチング残り(異物66)を生じることはない。これにより、多結晶シリコン膜17のエッチング残り(残渣)のような異物の発生を防止でき、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性を向上できる。また、半導体装置の製造コストを低減できる。
In the region between the adjacent
また、本実施の形態においても上記実施の形態1と同様に、隣り合う下部電極11aと下部電極11bとの間に形成された部分を含んでいれば、ダミーパターン12bのパターン形状は種々変更可能である。図24は、他の実施の形態の半導体装置の製造工程中の要部平面図(キャパシタ形成領域1Cの平面レイアウト図)であり、図23に対応し、下部電極11a,11b、ダミーパターン(ダミー電極パターン)12cおよび上部電極21a,21bのレイアウトが示されている。図24では、図23のダミーパターン12bに対応するダミーパターン12c(ダミーパターン12bと同様にして形成されたダミーパターン12c)は、隣り合う下部電極11aと下部電極11bとの間に位置するパターン領域(ダミーパターン12bに対応するパターン領域)に、更に下部電極11a,11bの外周部(周辺)に位置するパターン領域を加えたパターン形状を有している。図24と図23とは、ダミーパターン12cとダミーパターン12bのパターン形状が異なること以外はほぼ同様である。
Also in the present embodiment, as in the first embodiment, the pattern shape of the
図24のように下部電極11a,11bの周辺にもダミーパターン12cを設けたことにより、下部電極11a,11bの互いに対向する側の端部以外の端部近傍においても多結晶シリコン膜17のエッチング残り(残渣)を防止できる。これにより、半導体装置の製造歩留りや信頼性をより向上することができる。また、図23のように、隣り合う下部電極11a,11b間にだけダミーパターン12bを設けた場合は、平面レイアウトを小さくでき、比較的小さな面積のキャパシタ形成領域1Cに複数のキャパシタを形成することができ、半導体装置の小型化に有利である。
Since the
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
前記実施の形態では、MISFETおよびキャパシタを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、キャパシタを有する種々の半導体装置に適用することができる。 In the above embodiment, the semiconductor device having the MISFET and the capacitor has been described. However, the present invention is not limited to this, and can be applied to various semiconductor devices having a capacitor.
本発明は、キャパシタを有する半導体装置およびその製造方法に適用して有効である。 The present invention is effective when applied to a semiconductor device having a capacitor and a manufacturing method thereof.
1 半導体基板
1A メモリセル形成領域
1B nMISFET形成領域
1C キャパシタ形成領域
2 素子分離領域
3 p型半導体領域
4 n型半導体領域
5 p型半導体領域
6 絶縁膜
6a ゲート絶縁膜
7 多結晶シリコン膜
8 絶縁膜
9 キャップ保護膜
10a ゲート電極
10b ゲート電極
10c ゲート電極
11a 下部電極
11b 下部電極
12 ダミーパターン
12a ダミーパターン
12b ダミーパターン
12c ダミーパターン
13 酸化シリコン膜
15 ゲート絶縁膜
16 ゲート絶縁膜
17 多結晶シリコン膜
18 キャップ保護膜
21a 上部電極
21b 上部電極
31a n型半導体領域
31b n+型半導体領域
32a n型半導体領域
32b n+型半導体領域
33 サイドウォールスペーサ
35a MISFET
35b MISFET
35c nチャネル型MISFET
36a キャパシタ
36b キャパシタ
41 シリサイド膜
42 絶縁膜
44 コンタクトホール
45 プラグ
46 配線
51 フォトレジストパターン
51a 反射防止膜
52 反射防止膜
53 フォトレジストパターン
61 フォトレジストパターン
61a 反射防止膜
62 窪み
63 窪み
64 反射防止膜
65 フォトレジストパターン
66 異物
71 反射防止膜
72 フォトレジストパターン
DESCRIPTION OF
35b MISFET
35c n-channel MISFET
Claims (16)
前記半導体基板上に形成された第1キャパシタの第1下部電極と、
前記半導体基板上に形成された第2キャパシタの第2下部電極と、
前記第1下部電極上に形成された前記第1キャパシタの第1容量絶縁膜と、
前記第2下部電極上に形成された前記第2キャパシタの第2容量絶縁膜と、
前記第1下部電極上に前記第1容量絶縁膜を介して形成された前記第1キャパシタの第1上部電極と、
前記第2下部電極上に前記第2容量絶縁膜を介して形成された前記第2キャパシタの第2上部電極と、
前記半導体基板上に、前記第1キャパシタの前記第1下部電極と前記第2キャパシタの前記第2下部電極との間に形成されたダミー電極パターンと、
を有し、
前記ダミー電極パターンは、前記第1下部電極および前記第2下部電極のどちらか一方または両方と同電位が供給されることを特徴とする半導体装置。 A semiconductor substrate;
A first lower electrode of a first capacitor formed on the semiconductor substrate;
A second lower electrode of a second capacitor formed on the semiconductor substrate;
A first capacitance insulating film of the first capacitor formed on the first lower electrode;
A second capacitance insulating film of the second capacitor formed on the second lower electrode;
A first upper electrode of the first capacitor formed on the first lower electrode via the first capacitive insulating film;
A second upper electrode of the second capacitor formed on the second lower electrode through the second capacitive insulating film;
A dummy electrode pattern formed on the semiconductor substrate between the first lower electrode of the first capacitor and the second lower electrode of the second capacitor;
Have
The dummy electrode pattern is supplied with the same potential as one or both of the first lower electrode and the second lower electrode.
前記半導体基板上に形成された第1キャパシタの第1下部電極と、
前記半導体基板上に形成された第2キャパシタの第2下部電極と、
前記第1下部電極上に形成された前記第1キャパシタの第1容量絶縁膜と、
前記第2下部電極上に形成された前記第2キャパシタの第2容量絶縁膜と、
前記第1下部電極上に前記第1容量絶縁膜を介して形成された前記第1キャパシタの第1上部電極と、
前記第2下部電極上に前記第2容量絶縁膜を介して形成された前記第2キャパシタの第2上部電極と、
前記半導体基板上に、前記第1キャパシタの前記第1下部電極と前記第2キャパシタの前記第2下部電極との間に形成されたダミー電極パターンと、
を有し、
前記ダミー電極パターンには、固定電位が供給され、
前記ダミー電極パターンは、前記第1下部電極および前記第2下部電極と同層の導電性材料膜により形成されていることを特徴とする半導体装置。 A semiconductor substrate;
A first lower electrode of a first capacitor formed on the semiconductor substrate;
A second lower electrode of a second capacitor formed on the semiconductor substrate;
A first capacitance insulating film of the first capacitor formed on the first lower electrode;
A second capacitance insulating film of the second capacitor formed on the second lower electrode;
A first upper electrode of the first capacitor formed on the first lower electrode via the first capacitive insulating film;
A second upper electrode of the second capacitor formed on the second lower electrode through the second capacitive insulating film;
A dummy electrode pattern formed on the semiconductor substrate between the first lower electrode of the first capacitor and the second lower electrode of the second capacitor;
Have
The dummy electrode pattern, a fixed potential is supplied,
The dummy electrode pattern, a semiconductor device which is characterized that you have been formed of a conductive material film of the first lower electrode and the second lower electrode in the same layer.
前記固定電位は接地電位であることを特徴とする半導体装置。 The semiconductor device according to claim 2 ,
The semiconductor device according to claim 1, wherein the fixed potential is a ground potential.
前記半導体基板上に形成された第1キャパシタの第1下部電極と、
前記半導体基板上に形成された第2キャパシタの第2下部電極と、
前記第1下部電極上に形成された前記第1キャパシタの第1容量絶縁膜と、
前記第2下部電極上に形成された前記第2キャパシタの第2容量絶縁膜と、
前記第1下部電極上に前記第1容量絶縁膜を介して形成された前記第1キャパシタの第1上部電極と、
前記第2下部電極上に前記第2容量絶縁膜を介して形成された前記第2キャパシタの第2上部電極と、
前記半導体基板上に、前記第1キャパシタの前記第1下部電極と前記第2キャパシタの前記第2下部電極との間に形成されたダミー電極パターンと、
前記半導体基板上に形成されたMISFETと、
を有し、
前記ダミー電極パターンは、前記MISFETのゲート電極、前記第1下部電極および前記第2下部電極と同層の導電性材料膜により形成されていることを特徴とする半導体装置。 A semiconductor substrate;
A first lower electrode of a first capacitor formed on the semiconductor substrate;
A second lower electrode of a second capacitor formed on the semiconductor substrate;
A first capacitance insulating film of the first capacitor formed on the first lower electrode;
A second capacitance insulating film of the second capacitor formed on the second lower electrode;
A first upper electrode of the first capacitor formed on the first lower electrode via the first capacitive insulating film;
A second upper electrode of the second capacitor formed on the second lower electrode through the second capacitive insulating film;
A dummy electrode pattern formed on the semiconductor substrate between the first lower electrode of the first capacitor and the second lower electrode of the second capacitor;
MISFET formed on the semiconductor substrate;
Have
The semiconductor device, wherein the dummy electrode pattern is formed of a conductive material film in the same layer as the gate electrode of the MISFET, the first lower electrode, and the second lower electrode.
前記ダミー電極パターンは、浮遊電位とされることを特徴とする半導体装置。 The semiconductor device according to claim 4 ,
The semiconductor device according to claim 1, wherein the dummy electrode pattern has a floating potential.
前記ダミー電極パターンは、前記第1下部電極および前記第2下部電極のどちらか一方または両方と同電位が供給される導電性材料膜パターンであることを特徴とする半導体装置。 The semiconductor device according to claim 4 ,
The semiconductor device according to claim 1, wherein the dummy electrode pattern is a conductive material film pattern to which the same potential as one or both of the first lower electrode and the second lower electrode is supplied.
前記ダミー電極パターンは、固定電位が供給されることを特徴とする半導体装置。 The semiconductor device according to claim 4 ,
A semiconductor device, wherein the dummy electrode pattern is supplied with a fixed potential.
前記固定電位は接地電位であることを特徴とする半導体装置。 The semiconductor device according to claim 7 ,
The semiconductor device according to claim 1, wherein the fixed potential is a ground potential.
前記半導体基板に形成された絶縁体部分上に前記第1下部電極、前記第2下部電極および前記ダミー電極パターンが形成されていることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 8 ,
The semiconductor device, wherein the first lower electrode, the second lower electrode, and the dummy electrode pattern are formed on an insulator portion formed on the semiconductor substrate.
前記第1キャパシタの前記第1下部電極と前記第2キャパシタの前記第2下部電極との間隔が、0.5〜2.5μmであることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 9 ,
A semiconductor device, wherein a distance between the first lower electrode of the first capacitor and the second lower electrode of the second capacitor is 0.5 to 2.5 μm.
前記ダミー電極パターンは、前記第1下部電極と前記第2下部電極との間に位置するパターン領域と、前記第1下部電極または前記第2下部電極の外周部に位置するパターン領域とを有することを特徴とする半導体装置。 The semiconductor device according to any one of claims 1-10,
The dummy electrode pattern has a pattern region located between the first lower electrode and the second lower electrode, and a pattern region located on the outer periphery of the first lower electrode or the second lower electrode. A semiconductor device characterized by the above.
(a)半導体基板を準備する工程、
(b)前記半導体基板上に第1導電性材料膜を形成する工程、
(c)前記第1導電性材料膜上に第1絶縁膜を形成する工程、
(d)前記第1導電性材料膜および前記第1絶縁膜をパターニングして前記第1導電性材料膜からなる第1キャパシタの第1下部電極と第2キャパシタの第2下部電極と前記第1下部電極および前記第2下部電極の間に位置するダミー電極パターンとを形成する工程、
(e)前記第1下部電極、前記第2下部電極および前記ダミー電極パターンとそれらの上に形成された前記第1絶縁膜を覆うように、第2導電性材料膜を形成する工程、
(f)前記第2導電性材料膜をパターニングして、前記第1下部電極上に前記第1絶縁膜を介して前記第2導電性材料膜からなる前記第1キャパシタの第1上部電極を形成し、前記第2下部電極上に前記第1絶縁膜を介して前記第2導電性材料膜からなる前記第2キャパシタの第2上部電極を形成する工程、
を有することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having first and second capacitors,
(A) a step of preparing a semiconductor substrate;
(B) forming a first conductive material film on the semiconductor substrate;
(C) forming a first insulating film on the first conductive material film;
(D) patterning the first conductive material film and the first insulating film to form a first lower electrode of the first capacitor, a second lower electrode of the second capacitor, and the first capacitor made of the first conductive material film. Forming a dummy electrode pattern located between the lower electrode and the second lower electrode;
(E) forming a second conductive material film so as to cover the first lower electrode, the second lower electrode, the dummy electrode pattern, and the first insulating film formed thereon;
(F) patterning the second conductive material film to form a first upper electrode of the first capacitor made of the second conductive material film on the first lower electrode via the first insulating film. And forming a second upper electrode of the second capacitor made of the second conductive material film on the second lower electrode via the first insulating film,
A method for manufacturing a semiconductor device, comprising:
前記(d)工程では、前記第1導電性材料膜および前記第1絶縁膜をパターニングして前記第1導電性材料膜からなるMISFETのゲート電極が更に形成されることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12 ,
In the step (d), the gate electrode of the MISFET made of the first conductive material film is further formed by patterning the first conductive material film and the first insulating film. Production method.
前記ダミー電極パターンは、浮遊電位とされるか、固定電位が供給されるか、あるいは前記第1下部電極および前記第2下部電極のどちらか一方または両方と同電位が供給される導電性材料膜パターンであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 12 or 13 ,
The dummy electrode pattern has a floating potential, is supplied with a fixed potential, or is a conductive material film supplied with the same potential as one or both of the first lower electrode and the second lower electrode A method of manufacturing a semiconductor device, wherein the method is a pattern.
前記(d)工程における前記パターニングは、前記第1導電性材料膜上に選択的に形成した反射防止膜およびフォトレジスト膜を用いて行うことを特徴とする半導体装置の製造方法。 The method of manufacturing a semiconductor device according to any one of claims 12-14,
The method of manufacturing a semiconductor device, wherein the patterning in the step (d) is performed using an antireflection film and a photoresist film selectively formed on the first conductive material film.
(g)前記(d)工程前に、前記第1絶縁膜上に反射防止膜を形成する工程、
(h)前記反射防止膜上に選択的にフォトレジスト膜を形成する工程、
(i)前記フォトレジスト膜をマスクとして前記反射防止膜をパターニングする工程、
を有し、
前記(i)工程後、前記(d)工程における前記第1導電性材料膜および前記第1絶縁膜の前記パターニングは、前記反射防止膜および前記フォトレジスト膜をマスクにして行われることを特徴とする半導体装置の製造方法。 The method for manufacturing a semiconductor device according to any one of claims 12 to 15 , further comprises:
(G) before the step (d), forming an antireflection film on the first insulating film;
(H) a step of selectively forming a photoresist film on the antireflection film;
(I) patterning the antireflection film using the photoresist film as a mask;
Have
After the step (i), the patterning of the first conductive material film and the first insulating film in the step (d) is performed using the antireflection film and the photoresist film as a mask. A method for manufacturing a semiconductor device.
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