JP5286318B2

JP5286318B2 - Semiconductor device

Info

Publication number: JP5286318B2
Application number: JP2010074035A
Authority: JP
Inventors: 泰弘谷口; 和佳志波
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2010-03-29
Filing date: 2010-03-29
Publication date: 2013-09-11
Anticipated expiration: 2024-01-14
Also published as: JP2010177688A

Description

本発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に適用して有効な技術に関する。 The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a technique effectively applied to a semiconductor device having a capacitor and a method for manufacturing the same.

半導体基板上に、ＭＩＳＦＥＴやキャパシタなどを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。 Various semiconductor devices are manufactured by forming MISFETs, capacitors, and the like on a semiconductor substrate and connecting the elements with wirings.

特開２００２−３５３３１９号公報には、半導体基板に絶縁性材料からなる素子分離領域を形成し、この素子分離領域上に複数のキャパシタを形成する技術が記載されている（特許文献１参照）。 Japanese Patent Application Laid-Open No. 2002-353319 describes a technique of forming an element isolation region made of an insulating material on a semiconductor substrate and forming a plurality of capacitors on the element isolation region (see Patent Document 1).

特開２００２−３５３３１９号公報JP 2002-353319 A

本発明者の検討によれば、次のような問題があることを見出した。 According to the study of the present inventor, it has been found that there are the following problems.

半導体基板に素子分離領域を形成し、素子分離領域上に複数のキャパシタを形成する技術では、複数のキャパシタの下部電極および容量絶縁膜を形成した後、それらの下部電極を容量絶縁膜を介して覆うように上部電極形成用の導電性材料膜を形成し、この導電性材料膜をパターニングすることで、各キャパシタの下部電極上に容量絶縁膜を介して上部電極を形成することができる。しかしながら、下部電極間の領域では、上部電極形成用の導電性材料膜の上面に段差または窪みが生じるため、上部電極形成用の導電性材料膜上に反射防止膜を形成すると、この窪み部分で反射防止膜の膜厚が相対的に厚くなる。このため、反射防止膜上に形成したフォトレジストパターンをエッチングマスクとして用いて反射防止膜および上部電極形成用の導電性材料膜を順次ドライエッチングしたときに、反射防止膜のドライエッチングの段階で、反射防止膜の膜厚が厚い部分で反射防止膜のエッチング残りが生じやすく、この反射防止膜のエッチング残りがエッチングマスクとして作用して、下部電極間の領域で導電性材料膜のエッチング残りが発生しやすくなる。この導電性材料膜のエッチング残りが異物となり、半導体装置の製造歩留りが低下する可能性があるという問題を、本願発明者は新たに見出した。 In the technology of forming an element isolation region on a semiconductor substrate and forming a plurality of capacitors on the element isolation region, after forming a lower electrode and a capacitor insulating film of the plurality of capacitors, the lower electrode is passed through the capacitor insulating film. By forming a conductive material film for forming the upper electrode so as to cover it and patterning the conductive material film, the upper electrode can be formed on the lower electrode of each capacitor via the capacitive insulating film. However, in the region between the lower electrodes, a step or a depression is generated on the upper surface of the conductive material film for forming the upper electrode. Therefore, when an antireflection film is formed on the conductive material film for forming the upper electrode, The film thickness of the antireflection film becomes relatively thick. Therefore, when the antireflection film and the conductive material film for forming the upper electrode are sequentially dry etched using the photoresist pattern formed on the antireflection film as an etching mask, at the stage of dry etching of the antireflection film, Etching residue of the antireflection film tends to occur at the thick part of the antireflection film, and the etching residue of this antireflection film acts as an etching mask, resulting in etching residue of the conductive material film in the region between the lower electrodes. It becomes easy to do. The inventor of the present application has newly found a problem that the etching residue of the conductive material film becomes a foreign substance, which may reduce the manufacturing yield of the semiconductor device.

本発明の目的は、半導体装置の製造歩留りを向上させることができる技術を提供することにある。 An object of the present invention is to provide a technique capable of improving the manufacturing yield of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、複数のキャパシタの下部電極間に、ダミー電極パターンを形成したものである。 In the present invention, a dummy electrode pattern is formed between lower electrodes of a plurality of capacitors.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

半導体装置の製造歩留りを向上することができる。 The manufacturing yield of the semiconductor device can be improved.

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device which is one embodiment of this invention. 図１に続く半導体装置の製造工程中における要部断面図である。FIG. 2 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 1; 図２に続く半導体装置の製造工程中における要部断面図である。FIG. 3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2; 図３に続く半導体装置の製造工程中における要部断面図である。FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3; 図４に続く半導体装置の製造工程中における要部断面図である。FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4; 図５に続く半導体装置の製造工程中における要部断面図である。FIG. 6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5; 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device which is one embodiment of this invention. 図７に続く半導体装置の製造工程中における要部断面図である。FIG. 8 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 7; 図８に続く半導体装置の製造工程中における要部断面図である。FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8; 図９に続く半導体装置の製造工程中における要部断面図である。FIG. 10 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 9; 図１０に続く半導体装置の製造工程中における要部断面図である。FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10; 図１１に続く半導体装置の製造工程中における要部断面図である。FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11; 本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor device which is one embodiment of this invention. 比較例の半導体装置の製造工程中における要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device of a comparative example. 図１４に続く半導体装置の製造工程中における要部断面図である。FIG. 15 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 14; 図１５に続く半導体装置の製造工程中における要部断面図である。FIG. 16 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 15; 図１６に続く半導体装置の製造工程中における要部断面図である。FIG. 17 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 16; 図１７に続く半導体装置の製造工程中における要部断面図である。FIG. 18 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 17; 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。It is principal part sectional drawing in the manufacturing process of the semiconductor device which is other embodiment of this invention. 図２０に続く半導体装置の製造工程中における要部断面図である。FIG. 21 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 20; 図２１に続く半導体装置の製造工程中における要部断面図である。FIG. 22 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 21; 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。It is a principal part top view in the manufacturing process of the semiconductor device which is other embodiment of this invention.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。 In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図６は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 (Embodiment 1)
The semiconductor device of this embodiment and its manufacturing process will be described with reference to the drawings. 1 to 6 are cross-sectional views of a main part during a manufacturing process of a semiconductor device according to an embodiment of the present invention.

図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、例えば不揮発性メモリのメモリセルとなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されるメモリセル形成領域１Ａ、一般的なｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）が形成されるｎＭＩＳＦＥＴ形成領域１Ｂおよびキャパシタが形成されるキャパシタ形成領域１Ｃを有している。そして、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。 As shown in FIG. 1, a semiconductor substrate (semiconductor wafer) 1 made of p-type single crystal silicon having a specific resistance of, for example, about 1 to 10 Ωcm is prepared. A semiconductor substrate 1 on which a semiconductor device according to the present embodiment is formed includes a memory cell formation region 1A in which a MISFET (Metal Insulator Semiconductor Field Effect Transistor) serving as a memory cell of a nonvolatile memory is formed, a general n-channel type, for example. It has an nMISFET formation region 1B where a MISFET (nMISFET) is formed and a capacitor formation region 1C where a capacitor is formed. Then, an element isolation region 2 is formed on the main surface of the semiconductor substrate 1. The element isolation region 2 is made of silicon oxide or the like, and is formed by, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidization of Silicon) method.

次に、イオン注入法などを用いてｐ型半導体領域３、ｎ型半導体領域４およびｐ型半導体領域５を形成する。ｐ型半導体領域３は、比較的高不純物濃度のｐ型ウエル領域として機能することができる。また、必要に応じて、ｐ型半導体領域３の表層部分などにイオン注入法によって不純物を導入し、ｐ型半導体領域３に形成されるチャネル領域の不純物濃度を調整することもできる。ｐ型半導体領域５は、ｐ型ウエル領域として機能することができる。 Next, the p-type semiconductor region 3, the n-type semiconductor region 4, and the p-type semiconductor region 5 are formed using an ion implantation method or the like. The p-type semiconductor region 3 can function as a p-type well region having a relatively high impurity concentration. If necessary, impurities can be introduced into the surface layer portion of the p-type semiconductor region 3 by an ion implantation method to adjust the impurity concentration of the channel region formed in the p-type semiconductor region 3. The p-type semiconductor region 5 can function as a p-type well region.

次に、半導体基板１上に絶縁膜６を形成する。絶縁膜６は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（ＯＮＯ膜）などからなる。絶縁膜６のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）により形成することができ、窒化シリコン膜は、例えばＣＶＤ法により形成することができる。 Next, an insulating film 6 is formed on the semiconductor substrate 1. The insulating film 6 is made of, for example, a silicon oxide film, a silicon nitride film, and a laminated film (ONO film) of a silicon oxide film. Of the insulating film 6, a silicon oxide film can be formed by, for example, oxidation treatment (thermal oxidation treatment), and a silicon nitride film can be formed by, for example, a CVD method.

次に、半導体基板１の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜７を形成する。この多結晶シリコン膜７に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜７、導電性材料膜）とした後、多結晶シリコン膜７上に絶縁膜８を形成し、絶縁膜８上にキャップ保護膜（絶縁膜）９を形成する。絶縁膜８は、例えば酸化シリコン膜およびその上の窒化シリコン膜の積層膜などからなる。キャップ保護膜９は、例えば酸化シリコン膜などからなる。 Next, for example, a polycrystalline silicon film 7 is formed on the entire main surface of the semiconductor substrate 1 as a conductive material film. Impurities are introduced into the polycrystalline silicon film 7 by an ion implantation method as necessary to form a low resistance semiconductor film (polycrystalline silicon film 7, conductive material film), and then an insulating film is formed on the polycrystalline silicon film 7. 8 is formed, and a cap protective film (insulating film) 9 is formed on the insulating film 8. The insulating film 8 is made of, for example, a laminated film of a silicon oxide film and a silicon nitride film thereon. The cap protection film 9 is made of, for example, a silicon oxide film.

次に、図２に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニング（パターン化、加工、選択的に除去）する。これにより、メモリセル形成領域１Ａに多結晶シリコン膜７からなるゲート電極１０ａが形成され、キャパシタ形成領域１Ｃに多結晶シリコン膜７からなるキャパシタの下部電極１１ａ，１１ｂが形成され、互いに非連続で隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間に多結晶シリコン膜７からなるダミーパターン（ダミー電極パターン）１２が形成される。 Next, as shown in FIG. 2, the cap protection film 9, the insulating film 8, and the polycrystalline silicon film 7 are patterned (patterned, processed, selectively removed) by using a photolithography method and a dry etching method. . As a result, the gate electrode 10a made of the polycrystalline silicon film 7 is formed in the memory cell forming region 1A, and the lower electrodes 11a and 11b of the capacitor made of the polycrystalline silicon film 7 are formed in the capacitor forming region 1C. A dummy pattern (dummy electrode pattern) 12 made of the polycrystalline silicon film 7 is formed between the lower electrode 11a and the lower electrode 11b of adjacent capacitors.

次に、熱酸化処理などを行って、パターニングされた多結晶シリコン膜７（すなわちゲート電極１０ａ、下部電極１１ａ，１１ｂおよびダミーパターン１２）の露出する側面上に酸化シリコン膜１３を形成する。そして、多結晶シリコン膜７などによって覆われずに露出する絶縁膜６を除去する。ゲート電極１０ａの下には絶縁膜６が残存し、このゲート電極１０ａの下の絶縁膜６により、ゲート絶縁膜６ａが形成される。また、この工程段階で、イオン注入法などを用いて上記ｐ型半導体領域５を形成することもできる。その後、キャップ保護膜９を除去する。 Next, a thermal oxidation process or the like is performed to form a silicon oxide film 13 on the exposed side surfaces of the patterned polycrystalline silicon film 7 (that is, the gate electrode 10a, the lower electrodes 11a and 11b, and the dummy pattern 12). Then, the insulating film 6 exposed without being covered with the polycrystalline silicon film 7 or the like is removed. The insulating film 6 remains under the gate electrode 10a, and the gate insulating film 6a is formed by the insulating film 6 under the gate electrode 10a. In this process step, the p-type semiconductor region 5 can also be formed using an ion implantation method or the like. Thereafter, the cap protective film 9 is removed.

次に、図３に示されるように、半導体基板１のｐ型半導体領域３の表面にゲート絶縁膜１５を形成し、ｐ型半導体領域５の表面にゲート絶縁膜１６を形成する。ゲート絶縁膜１５，１６は、例えば酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜１６の膜厚は、例えば、ｐ型半導体領域５のゲート絶縁膜１６をマスク工程で選択的に除去し、半導体基板１を再度酸化する等の方法により、ゲート絶縁膜１５の膜厚よりも薄くすることができる。このゲート絶縁膜１５，１６を形成するための熱酸化工程において、絶縁膜８を構成する窒化シリコン膜の上層部分も酸化されて酸化シリコンになり得る。このため、絶縁膜８は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。 Next, as shown in FIG. 3, a gate insulating film 15 is formed on the surface of the p-type semiconductor region 3 of the semiconductor substrate 1, and a gate insulating film 16 is formed on the surface of the p-type semiconductor region 5. The gate insulating films 15 and 16 are made of, for example, a silicon oxide film, and can be formed by, for example, a thermal oxidation method. The film thickness of the gate insulating film 16 is, for example, by selectively removing the gate insulating film 16 in the p-type semiconductor region 5 in a mask process and oxidizing the semiconductor substrate 1 again. Can be made thinner. In the thermal oxidation process for forming the gate insulating films 15 and 16, the upper layer portion of the silicon nitride film constituting the insulating film 8 can be oxidized to become silicon oxide. For this reason, the insulating film 8 is a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film.

次に、半導体基板１の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜１７を形成（堆積）する。この多結晶シリコン膜１７に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜１７、導電性材料膜）とした後、多結晶シリコン膜１７上にキャップ保護膜（絶縁膜）１８を形成する。キャップ保護膜１８は、例えば酸化シリコン膜などの絶縁膜からなる。 Next, for example, a polycrystalline silicon film 17 is formed (deposited) on the entire main surface of the semiconductor substrate 1 as a conductive material film. Impurities are introduced into the polycrystalline silicon film 17 as necessary by ion implantation to form a low-resistance semiconductor film (polycrystalline silicon film 17, conductive material film), and then cap protection is applied to the polycrystalline silicon film 17. A film (insulating film) 18 is formed. The cap protective film 18 is made of an insulating film such as a silicon oxide film.

次に、図４に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜１８および多結晶シリコン膜１７をパターニングする。これにより、メモリセル形成領域１Ａに多結晶シリコン膜１７からなるゲート電極１０ｂが形成され、ｎＭＩＳＦＥＴ形成領域１Ｂに多結晶シリコン膜１７からなるゲート電極１０ｃが形成され、キャパシタ形成領域１Ｃに多結晶シリコン膜１７からなるキャパシタの上部電極２１ａ，２１ｂが形成される。 Next, as shown in FIG. 4, the cap protection film 18 and the polycrystalline silicon film 17 are patterned using a photolithography method and a dry etching method. As a result, the gate electrode 10b made of the polycrystalline silicon film 17 is formed in the memory cell forming region 1A, the gate electrode 10c made of the polycrystalline silicon film 17 is formed in the nMISFET forming region 1B, and the polycrystalline silicon is formed in the capacitor forming region 1C. Upper electrodes 21a and 21b of the capacitor made of the film 17 are formed.

次に、図５に示されるように、メモリセル形成領域１Ａのゲート電極１０ａ，１０ｂの両側の領域にｎ型不純物（例えばリン（Ｐ）など）をイオン注入することなどによりｎ型半導体領域３１ａを形成し、ｎＭＩＳＦＥＴ形成領域１Ｂのゲート電極１０ｃの両側の領域にｎ型不純物（例えばリン（Ｐ）など）をイオン注入することなどによりｎ型半導体領域３２ａを形成する。その後、半導体基板１上に絶縁膜（例えば酸化シリコン膜）を堆積し、その絶縁膜を異方的にエッチング（エッチバック）することなどにより、その絶縁膜をゲート電極１０ａ，１０ｂ，１０ｃの側壁に残し、サイドウォールスペーサ（側壁スペーサ、サイドウォール）３３を形成する。また、このサイドウォールスペーサ３３形成の際の異方性エッチング工程で、ゲート電極１０ａ上の絶縁膜８と、ゲート電極１０ｂ，１０ｃ上のキャップ保護膜１８と、キャパシタの上部電極２１ａ，２１ｂ上のキャップ保護膜１８と、上部電極２１ａ，２１ｂで覆われていない領域のキャパシタの下部電極１１ａ，１１ｂ上の絶縁膜８とが除去され得る。 Next, as shown in FIG. 5, an n-type semiconductor region 31a is formed by ion-implanting n-type impurities (for example, phosphorus (P) or the like) into regions on both sides of the gate electrodes 10a and 10b in the memory cell formation region 1A. The n-type semiconductor region 32a is formed by ion-implanting an n-type impurity (for example, phosphorus (P)) into the regions on both sides of the gate electrode 10c in the nMISFET formation region 1B. After that, an insulating film (for example, a silicon oxide film) is deposited on the semiconductor substrate 1, and the insulating film is anisotropically etched (etched back), so that the insulating film is formed on the side walls of the gate electrodes 10a, 10b, 10c. Then, sidewall spacers (side wall spacers, sidewalls) 33 are formed. Further, in the anisotropic etching process when forming the sidewall spacers 33, the insulating film 8 on the gate electrode 10a, the cap protection film 18 on the gate electrodes 10b and 10c, and the upper electrodes 21a and 21b of the capacitor The cap protection film 18 and the insulating film 8 on the lower electrodes 11a and 11b of the capacitor in the region not covered with the upper electrodes 21a and 21b can be removed.

サイドウォールスペーサ３３の形成後、メモリセル形成領域１Ａのゲート電極１０ａ，１０ｂおよびサイドウォールスペーサ３３の両側の領域にｎ型不純物（たとえばリン（Ｐ））をイオン注入することなどによりｎ^＋型半導体領域３１ｂを形成し、ｎＭＩＳＦＥＴ形成領域１Ｂのゲート電極１０ｃおよびサイドウォールスペーサ３３の両側の領域にｎ型不純物（たとえばリン（Ｐ））をイオン注入することなどによりｎ^＋型半導体領域３２ｂを形成する。ｎ^＋型半導体領域３１ｂはｎ型半導体領域３１ａよりも不純物濃度が高く、ｎ^＋型半導体領域３２ｂは、ｎ型半導体領域３２ａよりも不純物濃度が高い。 After the sidewall spacer 33 is formed, an n ⁺ -type semiconductor is formed by ion-implanting n-type impurities (for example, phosphorus (P)) into the gate electrodes 10a and 10b of the memory cell formation region 1A and the regions on both sides of the sidewall spacer 33. Region 31b is formed, and n ⁺ -type semiconductor region 32b is formed by ion-implanting an n-type impurity (for example, phosphorus (P)) into regions on both sides of gate electrode 10c and sidewall spacer 33 in nMISFET formation region 1B. . The n ⁺ type semiconductor region 31b has a higher impurity concentration than the n type semiconductor region 31a, and the n ⁺ type semiconductor region 32b has a higher impurity concentration than the n type semiconductor region 32a.

このようにして、メモリセル形成領域１Ａにおいてはメモリセルを構成するＭＩＳＦＥＴ３５ａとＭＩＳＦＥＴ３５ｂが形成され、ｎＭＩＳＦＥＴ形成領域１Ｂにはｎチャネル型ＭＩＳＦＥＴ３５ｃが形成され、キャパシタ形成領域１Ｃには複数のキャパシタ（容量素子）、ここではキャパシタ（容量素子）３６ａとキャパシタ（容量素子）３６ｂが形成される。ＭＩＳＦＥＴ３５ａは、そのゲート絶縁膜６ａが酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（ＯＮＯ膜）などからなり、窒化シリコン膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有しており、不揮発性メモリ用のトランジスタである。ＭＩＳＦＥＴ３５ｂは、ＭＩＳＦＥＴ３５ａのスイッチまたは制御用のトランジスタである。ｎチャネル型ＭＩＳＦＥＴ３５ｃは、例えば周辺回路のトランジスタである。キャパシタ３６ａの下部電極１１ａと上部電極２１ａとの間の絶縁膜８がキャパシタ３６ａの容量絶縁膜（誘電体膜）として機能し、キャパシタ３６ｂの下部電極１１ｂと上部電極２１ｂとの間の絶縁膜８がキャパシタ３６ｂの容量絶縁膜（誘電体膜）として機能することができる。 Thus, the MISFET 35a and the MISFET 35b constituting the memory cell are formed in the memory cell formation region 1A, the n-channel MISFET 35c is formed in the nMISFET formation region 1B, and a plurality of capacitors (capacitance elements) are formed in the capacitor formation region 1C. Here, a capacitor (capacitance element) 36a and a capacitor (capacitance element) 36b are formed. The MISFET 35a has a MONOS (Metal Oxide Nitride Oxide Semiconductor) structure in which the gate insulating film 6a is formed of a silicon oxide film, a silicon nitride film and a laminated film (ONO film) of a silicon oxide film, and the like, and the silicon nitride film is a charge storage layer. It is a transistor for a nonvolatile memory. The MISFET 35b is a transistor for switching or controlling the MISFET 35a. The n-channel MISFET 35c is, for example, a peripheral circuit transistor. The insulating film 8 between the lower electrode 11a and the upper electrode 21a of the capacitor 36a functions as a capacitive insulating film (dielectric film) of the capacitor 36a, and the insulating film 8 between the lower electrode 11b and the upper electrode 21b of the capacitor 36b. Can function as a capacitance insulating film (dielectric film) of the capacitor 36b.

次に、図６に示されるように、ゲート電極１０ａ，１０ｂ，１０ｃ、ｎ^＋型半導体領域３１ｂ、ｎ^＋型半導体領域３２ｂ、下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極１０ａ，１０ｂ，１０ｃ、ｎ^＋型半導体領域３１ｂ、ｎ^＋型半導体領域３２ｂ、下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面に、それぞれシリサイド膜（コバルトシリサイド膜、高融点金属シリサイド膜、例えばＣｏＳｉ_２膜）４１を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。 Next, as shown in FIG. 6, the surfaces of the gate electrodes 10a, 10b, 10c, the n ⁺ type semiconductor region 31b, the n ⁺ type semiconductor region 32b, the lower electrodes 11a, 11b, and the upper electrodes 21a, 21b are exposed. For example, by depositing and heat-treating a cobalt (Co) film, the surfaces of the gate electrodes 10a, 10b, 10c, the n ⁺ type semiconductor region 31b, the n ⁺ type semiconductor region 32b, the lower electrodes 11a, 11b, and the upper electrodes 21a, 21b Then, a silicide film (cobalt silicide film, refractory metal silicide film, eg, CoSi ₂ film) 41 is formed respectively. Thereby, diffusion resistance and contact resistance can be reduced. Thereafter, the unreacted cobalt film is removed.

次に、半導体基板１上に絶縁膜４２を形成する。すなわち、ゲート電極１０ａ，１０ｂ，１０ｃやキャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂを覆うように、シリサイド膜４１上を含む半導体基板１上に、絶縁膜４２を形成する。絶縁膜４２は、例えば相対的に薄い窒化シリコンとその上の相対的に厚い酸化シリコンの積層膜などからなる。絶縁膜４２は層間絶縁膜として機能することができる。 Next, an insulating film 42 is formed on the semiconductor substrate 1. That is, the insulating film 42 is formed on the semiconductor substrate 1 including the silicide film 41 so as to cover the gate electrodes 10a, 10b, 10c and the lower electrodes 11a, 11b and the upper electrodes 21a, 21b of the capacitors 36a, 36b. The insulating film 42 is made of, for example, a laminated film of relatively thin silicon nitride and a relatively thick silicon oxide thereon. The insulating film 42 can function as an interlayer insulating film.

次に、フォトリソグラフィ法を用いて絶縁膜４２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４２をドライエッチングすることにより、ｎ^＋型半導体領域（ソース、ドレイン）３１ｂ，３２ｂやキャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの上部などにコンタクトホール（開口部）４４を形成する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域３１ｂ，３２ｂ（の表面上のシリサイド膜４１）の一部、ゲート電極１０ａ，１０ｂ，１０ｃ（の表面上のシリサイド膜４１）の一部、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂ（の表面上のシリサイド膜４１）の一部またはキャパシタ３６ａ，３６ｂの上部電極２１ａ，２１ｂ（の表面上のシリサイド膜４１）の一部などが露出される。 Next, by using the photoresist pattern (not shown) formed on the insulating film 42 by photolithography as an etching mask, the insulating film 42 is dry-etched, thereby forming an n ⁺ type semiconductor region (source, drain) 31b. , 32b and lower electrodes 11a, 11b of capacitors 36a, 36b and upper portions of upper electrodes 21a, 21b, etc., contact holes (openings) 44 are formed. At the bottom of the contact hole 44, a part of the main surface of the semiconductor substrate 1, for example, a part of the n ⁺ type semiconductor regions 31 b and 32 b (silicide film 41 on the surface thereof) and the gate electrodes 10 a, 10 b and 10 c (on the surface) Part of the silicide film 41), part of the lower electrodes 11a, 11b of the capacitors 36a, 36b (silicide film 41 on the surface thereof) or the silicide film 41 on the upper electrodes 21a, 21b (surfaces of the capacitors 36a, 36b). ) Is exposed.

次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ４５が形成される。プラグ４５は、例えば、コンタクトホール４４の内部を含む絶縁膜４２上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法などによってバリア膜上にコンタクトホール４４を埋めるように形成し、絶縁膜４２上の不要なタングステン膜およびバリア膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成することができる。 Next, a plug 45 made of tungsten (W) or the like is formed in the contact hole 44. For example, the plug 45 is formed by forming a barrier film (for example, a titanium nitride film) on the insulating film 42 including the inside of the contact hole 44, and then forming a tungsten film on the barrier film by a CVD (Chemical Vapor Deposition) method or the like. And an unnecessary tungsten film and barrier film on the insulating film 42 are removed by a CMP (Chemical Mechanical Polishing) method, an etch back method, or the like.

次に、プラグ４５が埋め込まれた絶縁膜４２上に、配線（第１配線層）４６が形成される。例えば、プラグ４５が埋め込まれた絶縁膜４２上に、タングステン（Ｗ）膜を形成し、フォトリソグラフィ法などを用いてこのタングステン膜をパターニングすることにより、配線４６を形成することができる。配線４６は、プラグ４５を介してｎ^＋型半導体領域３１ｂ，３２ｂ、ゲート電極１０ａ，１０ｂ，１０ｃ、下部電極１１ａ，１１ｂまたは上部電極２１ａ，２１ｂなどと電気的に接続されている。配線４６は、上記のようなタングステン配線に限定されず種々変更可能であり、例えばアルミニウム配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。 Next, a wiring (first wiring layer) 46 is formed on the insulating film 42 in which the plug 45 is embedded. For example, the wiring 46 can be formed by forming a tungsten (W) film on the insulating film 42 in which the plug 45 is embedded and patterning the tungsten film using a photolithography method or the like. The wiring 46 is electrically connected to the n ⁺ type semiconductor regions 31b and 32b, the gate electrodes 10a, 10b, and 10c, the lower electrodes 11a and 11b, or the upper electrodes 21a and 21b through the plug 45. The wiring 46 is not limited to the tungsten wiring as described above and can be variously changed. For example, the wiring 46 can be an aluminum wiring or a copper wiring (for example, a buried copper wiring formed by a damascene method). Thereafter, an interlayer insulating film, an upper wiring layer, and the like are further formed, but the description thereof is omitted here.

次に、キャパシタ形成領域１Ｃにおけるキャパシタ３６ａ，３６ｂの形成工程についてより詳細に説明する。 Next, the formation process of the capacitors 36a and 36b in the capacitor formation region 1C will be described in more detail.

図７〜図１２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、キャパシタ形成領域１Ｃが示されている。また、図１３は、本実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、下部電極１１ａ，１１ｂ、ダミーパターン１２および上部電極２１ａ，２１ｂのレイアウトが示されている。図１３では、下部電極１１ａ，１１ｂ、ダミーパターン１２および上部電極２１ａ，２１ｂ以外は図示を省略している。また、図１３のＡ−Ａ線の断面が図１１にほぼ対応する。なお、図７〜図１２においては、簡略化のために絶縁膜６の図示を省略している。 7 to 12 are main-portion cross-sectional views during the manufacturing process of the semiconductor device of the present embodiment, showing the capacitor forming region 1C. FIG. 13 is a plan view of the main part (planar layout diagram of the capacitor forming region 1C) during the manufacturing process of the semiconductor device of the present embodiment, and shows the lower electrodes 11a and 11b, the dummy pattern 12, and the upper electrodes 21a and 21b. The layout is shown. In FIG. 13, illustrations are omitted except for the lower electrodes 11a and 11b, the dummy pattern 12, and the upper electrodes 21a and 21b. Further, the cross section taken along the line AA in FIG. 13 substantially corresponds to FIG. 7 to 12, illustration of the insulating film 6 is omitted for simplification.

図７に示されるように、素子分離領域２を含む半導体基板１上に多結晶シリコン膜７、絶縁膜８およびキャップ保護膜９を形成した後、キャップ保護膜９上に、ハレーション防止のため反射防止膜（ＢＡＲＣ膜、ＢＡＲＬ膜等）５１ａを塗布（形成）する。それから、反射防止膜５１ａ上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像処理してフォトレジストパターン５１を形成する（すなわち反射防止膜５１ａ上に選択的にフォトレジスト膜（フォトレジストパターン５１）を形成する）。その後、このフォトレジストパターン５１をエッチングマスクとして反射防止膜５１ａをドライエッチングしてパターニングし、それからフォトレジストパターン５１（およびパターニングされた反射防止膜５１ａ）をエッチングマスクとしてキャップ保護膜９、絶縁膜８および多結晶シリコン膜７を順にドライエッチングすることにより、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニングする。これにより、キャパシタ形成領域１Ｃに多結晶シリコン膜７からなる下部電極１１ａ，１１ｂ（キャパシタ３６ａの下部電極１１ａおよびキャパシタ３６ｂの下部電極１１ｂ）が形成され、下部電極１１ａと下部電極１１ｂとの間にダミーパターン（ダミー電極パターン）１２が形成される。なお、この下部電極１１ａ，１１ｂ形成工程で、上記のようにメモリセル形成領域１Ａには多結晶シリコン膜７からなるゲート電極１０ａが形成される。従って、多結晶シリコン膜７は、下部電極１１ａ，１１ｂ、ダミーパターン１２およびゲート電極１０ａ形成用の導電性材料膜である。 As shown in FIG. 7, after a polycrystalline silicon film 7, an insulating film 8, and a cap protection film 9 are formed on the semiconductor substrate 1 including the element isolation region 2, reflection is performed on the cap protection film 9 to prevent halation. A preventive film (BARC film, BARL film, etc.) 51a is applied (formed). Then, a photoresist film is applied on the antireflection film 51a, and this photoresist film is exposed and developed to form a photoresist pattern 51 (that is, a photoresist film (photoresist) is selectively formed on the antireflection film 51a. Pattern 51) is formed). Thereafter, the antireflection film 51a is dry-etched and patterned using the photoresist pattern 51 as an etching mask, and then the cap protection film 9 and the insulating film 8 are formed using the photoresist pattern 51 (and the patterned antireflection film 51a) as an etching mask. Then, the cap protective film 9, the insulating film 8, and the polycrystalline silicon film 7 are patterned by dry etching the polycrystalline silicon film 7 in order. Thereby, lower electrodes 11a and 11b (lower electrode 11a of capacitor 36a and lower electrode 11b of capacitor 36b) made of polycrystalline silicon film 7 are formed in capacitor forming region 1C, and between lower electrode 11a and lower electrode 11b. A dummy pattern (dummy electrode pattern) 12 is formed. In the lower electrode 11a and 11b formation step, the gate electrode 10a made of the polycrystalline silicon film 7 is formed in the memory cell formation region 1A as described above. Therefore, the polycrystalline silicon film 7 is a conductive material film for forming the lower electrodes 11a and 11b, the dummy pattern 12, and the gate electrode 10a.

本実施の形態では、キャパシタ形成領域１Ｃに複数のキャパシタ（ここではキャパシタ３６ａ，３６ｂ）が形成されるが、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂのパターニング工程において、下部電極１１ａ，１１ｂとともに、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン（ダミー電極パターン）１２が形成される。ダミーパターン１２は、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂと同様に、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７のパターニングにより形成されるので、下部電極１１ａ，１１ｂと同様の層、ここでは多結晶シリコン膜７、あるいは多結晶シリコン膜７、絶縁膜８およびキャップ保護膜９の積層構造からなる。 In the present embodiment, a plurality of capacitors (here, capacitors 36a and 36b) are formed in the capacitor formation region 1C. In the patterning process of the lower electrodes 11a and 11b of the capacitors 36a and 36b, together with the lower electrodes 11a and 11b, A dummy pattern (dummy electrode pattern) 12 is formed between the lower electrode 11a and the lower electrode 11b that are discontinuously adjacent to each other. Since the dummy pattern 12 is formed by patterning the cap protection film 9, the insulating film 8, and the polycrystalline silicon film 7 in the same manner as the lower electrodes 11a and 11b of the capacitors 36a and 36b, the dummy pattern 12 is the same layer as the lower electrodes 11a and 11b. Here, it is made of a polycrystalline silicon film 7 or a laminated structure of the polycrystalline silicon film 7, the insulating film 8 and the cap protective film 9.

下部電極１１ａ，１１ｂとダミーパターン１２とを形成してから、フォトレジストパターン５１（および反射防止膜５１ａ）を除去した後、上記のように、熱酸化処理などによって多結晶シリコン膜７の露出する側面上に酸化シリコン膜１３が形成され、キャップ保護膜９が除去され、熱酸化法などによって絶縁膜８を構成する窒化シリコン膜の上層部分が酸化される。このため、以降の工程では、絶縁膜８は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。 After the lower electrodes 11a and 11b and the dummy pattern 12 are formed, after the photoresist pattern 51 (and the antireflection film 51a) is removed, the polycrystalline silicon film 7 is exposed by thermal oxidation or the like as described above. The silicon oxide film 13 is formed on the side surface, the cap protection film 9 is removed, and the upper layer portion of the silicon nitride film constituting the insulating film 8 is oxidized by a thermal oxidation method or the like. For this reason, in the subsequent steps, the insulating film 8 becomes a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film.

次に、図８に示されるように、下部電極１１ａ，１１ｂおよびダミーパターン１２とそれらの上に形成された絶縁膜８を覆うように、半導体基板１上に多結晶シリコン膜１７を形成する。それから、多結晶シリコン膜１７上にキャップ保護膜１８を形成する。多結晶シリコン膜１７は、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成することができる。 Next, as shown in FIG. 8, a polycrystalline silicon film 17 is formed on the semiconductor substrate 1 so as to cover the lower electrodes 11a and 11b and the dummy pattern 12 and the insulating film 8 formed thereon. Then, a cap protection film 18 is formed on the polycrystalline silicon film 17. The polycrystalline silicon film 17 can be formed by, for example, a CVD (Chemical Vapor Deposition) method.

本実施の形態では、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２が存在しており、下部電極１１ａと下部電極１１ｂとの間の間隔に比べて下部電極１１ａとダミーパターン１２との間隔および下部電極１１ｂとダミーパターン１２との間隔を小さくすることができる。このため、半導体基板１上に多結晶シリコン膜１７を堆積したときに、多結晶シリコン膜１７の上面は、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で、段差や窪みを生じにくくほぼ平坦となる。そして、多結晶シリコン膜１７上にキャップ保護膜１８を形成するが、下部電極１１ａと下部電極１１ｂとの間の領域では、ほぼ平坦な多結晶シリコン膜１７の上面上にキャップ保護膜１８が形成されることになるので、キャップ保護膜１８の上面は、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で、段差や窪みを生じにくくほぼ平坦となる。 In the present embodiment, the dummy pattern 12 exists between the lower electrode 11a and the lower electrode 11b that are discontinuously adjacent to each other, and the lower electrode 11a is smaller than the distance between the lower electrode 11a and the lower electrode 11b. And the distance between the dummy pattern 12 and the distance between the lower electrode 11b and the dummy pattern 12 can be reduced. For this reason, when the polycrystalline silicon film 17 is deposited on the semiconductor substrate 1, the upper surface of the polycrystalline silicon film 17 is unlikely to form a step or a depression in the region between the adjacent lower electrode 11a and the lower electrode 11b. Almost flat. Then, a cap protection film 18 is formed on the polycrystalline silicon film 17. In the region between the lower electrode 11 a and the lower electrode 11 b, the cap protection film 18 is formed on the substantially flat upper surface of the polycrystalline silicon film 17. Therefore, the upper surface of the cap protection film 18 is almost flat in the region between the adjacent lower electrode 11a and the lower electrode 11b, unlikely to cause a step or a depression.

次に、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜１８および多結晶シリコン膜１７をパターニングしてキャパシタ形成領域１Ｃに多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂ（キャパシタ３６ａの上部電極２１ａおよびキャパシタ３６ｂの上部電極２１ｂ）を形成するが、この工程は次のように（図９〜図１１のように）して行われる。すなわち、まず、図９に示されるように、キャップ保護膜１８上に、ハレーション防止のため反射防止膜（ＢＡＲＣ膜、ＢＡＲＬ膜等）５２を塗布（形成）する。それから、反射防止膜５２上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像処理してフォトレジストパターン５３を形成する（すなわち反射防止膜５２上に選択的にフォトレジスト膜（フォトレジストパターン５３）を形成する）。上記のように、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７およびキャップ保護膜１８の上面はほぼ平坦なので、反射防止膜５２の膜厚は、下部電極１１ａ，１１ｂの上方領域と隣り合う下部電極１１ａ，１１ｂ間の領域とでほぼ同じになる。すなわち、図９に示されるように、反射防止膜５２の膜厚は、下部電極１１ａの上方での膜厚Ｔ_１と、下部電極１１ｂの上方での膜厚Ｔ_２と、下部電極１１ａと下部電極１１ｂとの間の領域での膜厚Ｔ_３とが、ほぼ同じになる（Ｔ_１＝Ｔ_２＝Ｔ_３）。 Next, the cap protection film 18 and the polycrystalline silicon film 17 are patterned by using a photolithography method and a dry etching method to form upper electrodes 21a and 21b (upper portion of the capacitor 36a) made of the polycrystalline silicon film 17 in the capacitor formation region 1C. The electrode 21a and the upper electrode 21b of the capacitor 36b are formed. This process is performed as follows (as shown in FIGS. 9 to 11). That is, first, as shown in FIG. 9, an antireflection film (BARC film, BARL film, etc.) 52 is applied (formed) on the cap protection film 18 to prevent halation. Then, a photoresist film is applied on the antireflection film 52, and this photoresist film is exposed and developed to form a photoresist pattern 53 (that is, a photoresist film (photoresist film on the antireflection film 52 is selectively formed). Pattern 53) is formed). As described above, since the upper surfaces of the polycrystalline silicon film 17 and the cap protection film 18 are substantially flat in the region between the lower electrode 11a and the lower electrode 11b, the thickness of the antireflection film 52 is set to be lower than that of the lower electrodes 11a and 11b. The upper region and the region between the lower electrodes 11a and 11b adjacent to each other are almost the same. That is, as shown in FIG. 9, the thickness of the antireflection film 52, the thickness T ₁ of the above the lower electrode 11a, and the thickness T ₂ of the above the lower electrode 11b, the lower electrode 11a and the lower and the thickness _{T 3} in the region between the electrode 11b is approximately the same _{_{_{(T 1 = T 2 = T}}} 3).

次に、図１０に示されるように、フォトレジストパターン５３をエッチングマスクとして用いて反射防止膜５２をドライエッチングする。上記のように、下部電極１１ａ，１１ｂの上方領域と下部電極１１ａ，１１ｂ間の領域とで反射防止膜５２の膜厚がほぼ同じなので、この反射防止膜５２のドライエッチング工程で、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２が残存することはない。 Next, as shown in FIG. 10, the antireflection film 52 is dry-etched using the photoresist pattern 53 as an etching mask. As described above, since the film thickness of the antireflection film 52 is almost the same in the upper region of the lower electrodes 11a and 11b and the region between the lower electrodes 11a and 11b, in the dry etching process of the antireflection film 52, adjacent lower portions The antireflection film 52 does not remain in the region between the electrode 11a and the lower electrode 11b.

それから、図１１に示されるように、フォトレジストパターン５３をエッチングマスクとして用いてキャップ保護膜１８および多結晶シリコン膜１７をドライエッチングする。上記のように、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２が残存していないので、このキャップ保護膜１８および多結晶シリコン膜１７のドライエッチング工程で、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７などが残存することはない。その後、フォトレジストパターン５３および反射防止膜５２を除去する。これにより、下部電極１１ａ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａが形成されてキャパシタ３６ａが形成され、下部電極１１ｂ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ｂが形成されてキャパシタ３６ｂが形成される。なお、キャップ保護膜１８はその後の工程で除去されるので、図１１ではキャップ保護膜１８は図示を省略している。また、この上部電極２１ａ，２１ｂ形成工程で、上記のようにメモリセル形成領域１ＡおよびｎＭＩＳＦＥＴ形成領域１Ｂには多結晶シリコン膜１７からなるゲート電極１０ｂ，１０ｃが形成される。従って、多結晶シリコン膜１７は、上部電極２１ａ，２１ｂおよびゲート電極１０ｂ，１０ｃ形成用の導電性材料膜である。 Then, as shown in FIG. 11, the cap protection film 18 and the polycrystalline silicon film 17 are dry etched using the photoresist pattern 53 as an etching mask. As described above, since the antireflection film 52 does not remain in the region between the adjacent lower electrode 11a and lower electrode 11b, in the dry etching process of the cap protective film 18 and the polycrystalline silicon film 17, the lower electrode The polycrystalline silicon film 17 or the like does not remain in the region between 11a and the lower electrode 11b. Thereafter, the photoresist pattern 53 and the antireflection film 52 are removed. As a result, the upper electrode 21a made of the polycrystalline silicon film 17 is formed on the lower electrode 11a via the insulating film 8 as a capacitive insulating film (dielectric film), and the capacitor 36a is formed. The capacitor 36a is formed on the lower electrode 11b. An upper electrode 21b made of the polycrystalline silicon film 17 is formed through an insulating film 8 as an insulating film (dielectric film), and a capacitor 36b is formed. Since the cap protection film 18 is removed in a subsequent process, the cap protection film 18 is not shown in FIG. Further, in the upper electrode 21a and 21b formation steps, the gate electrodes 10b and 10c made of the polycrystalline silicon film 17 are formed in the memory cell formation region 1A and the nMISFET formation region 1B as described above. Therefore, the polycrystalline silicon film 17 is a conductive material film for forming the upper electrodes 21a and 21b and the gate electrodes 10b and 10c.

その後、図１２に示されるように、上部電極２１ａ，２１ｂで覆われていない領域のキャパシタの下部電極１１ａ，１１ｂ上の絶縁膜８などを除去した後、サイドウォールスペーサ３３を形成する。続いて、露出する下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面に、シリサイド膜（例えばＣｏＳｉ_２膜）４１を形成し、半導体基板１上に絶縁膜４２を形成する。それから、絶縁膜４２に底部で下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂ表面のシリサイド膜４１を露出するコンタクトホール４４を形成し、コンタクトホール４４を埋め込むプラグ４５を形成し、プラグ４５に接続する配線４６を形成する。 Thereafter, as shown in FIG. 12, after removing the insulating film 8 and the like on the lower electrodes 11a and 11b of the capacitor in the region not covered with the upper electrodes 21a and 21b, the sidewall spacers 33 are formed. Subsequently, a silicide film (for example, a CoSi ₂ film) 41 is formed on the exposed surfaces of the lower electrodes 11 a and 11 b and the upper electrodes 21 a and 21 b, and an insulating film 42 is formed on the semiconductor substrate 1. Then, a contact hole 44 that exposes the silicide film 41 on the surface of the lower electrodes 11a and 11b and the upper electrodes 21a and 21b at the bottom is formed in the insulating film 42, and a plug 45 that fills the contact hole 44 is formed and connected to the plug 45. A wiring 46 is formed.

本実施の形態においては、ダミーパターン１２は容量素子として利用されない導電性材料膜パターンである。すなわち、ダミーパターン１２は、浮遊（フローティング）電位とされるか、固定電位（例えば接地電位または他の固定電位）が供給されるか、あるいは下部電極１１ａおよび下部電極１１ｂのどちらか一方または両方と同電位が供給される導電性材料膜パターンである。 In the present embodiment, the dummy pattern 12 is a conductive material film pattern that is not used as a capacitive element. That is, the dummy pattern 12 is set to a floating potential, a fixed potential (for example, a ground potential or another fixed potential) is supplied, or one or both of the lower electrode 11a and the lower electrode 11b It is a conductive material film pattern to which the same potential is supplied.

図１４〜図１８は、比較例の半導体装置の製造工程中の要部断面図であり、上記図７〜図１１に対応する。 14 to 18 are main part cross-sectional views during the manufacturing process of the semiconductor device of the comparative example, and correspond to FIGS. 7 to 11 described above.

比較例の半導体装置の製造工程では、図１４に示されるように、キャップ保護膜９上に反射防止膜６１ａおよびフォトレジストパターン６１を形成し、フォトレジストパターン６１をエッチングマスクとして反射防止膜６１ａ、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７を順にドライエッチングしてキャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニングし、多結晶シリコン膜７からなる下部電極１１ａ，１１ｂを形成するが、本実施の形態とは異なり、下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２は形成していない。 In the manufacturing process of the semiconductor device of the comparative example, as shown in FIG. 14, an antireflection film 61a and a photoresist pattern 61 are formed on the cap protection film 9, and the antireflection film 61a, using the photoresist pattern 61 as an etching mask, The cap protective film 9, the insulating film 8 and the polycrystalline silicon film 7 are sequentially dry etched to pattern the cap protective film 9, the insulating film 8 and the polycrystalline silicon film 7, and the lower electrodes 11a and 11b made of the polycrystalline silicon film 7 are patterned. However, unlike the present embodiment, the dummy pattern 12 is not formed between the lower electrode 11a and the lower electrode 11b.

このため、図１５に示されるように、半導体基板１上に多結晶シリコン膜１７をＣＶＤ法などで堆積したときに、多結晶シリコン膜１７の上面は隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間の領域で段差または窪み６２を生じてしまう。それから、窪み６２を有する多結晶シリコン膜１７の上面上にキャップ保護膜１８を形成するので、キャップ保護膜１８の上面は隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間の領域で段差または窪み６３を生じてしまう。そして、図１６に示されるように、キャップ保護膜１８上に反射防止膜６４（本実施の形態の反射防止膜５２に対応）およびフォトレジストパターン６５（本実施の形態のフォトレジストパターン５３に対応）を形成するが、反射防止膜６４は窪み６３を埋め、反射防止膜６４の上面がほぼ平坦になるように形成される。このため、反射防止膜６４の膜厚は、下部電極１１ａの上方での膜厚Ｔ_４および下部電極１１ｂの上方での膜厚Ｔ_５よりも下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）での膜厚Ｔ_６の方が、窪み６３の分だけ厚くなる（Ｔ_６＞Ｔ_４，Ｔ_６＞Ｔ_５）。それから、図１７に示されるように、フォトレジストパターン６５をエッチングマスクとして用いて反射防止膜６４をドライエッチングすると、上記のように下部電極１１ａ，１１ｂの上方よりも下部電極１１ａ，１１ｂ間の領域（すなわち窪み６３上）において反射防止膜６４の膜厚が厚くなっているので、この反射防止膜６４のドライエッチング工程で、キャップ絶縁膜１８の上面の窪み６３上に反射防止膜６４のエッチング残りが生じて反射防止膜６４の一部が残存する可能性がある。このような状態で、その後のキャップ保護膜１８および多結晶シリコン膜１７のドライエッチングを行うと、下部電極１１ａ，１１ｂ間の領域でキャップ保護膜１８の上面の窪み６３上に残存している反射防止膜６４（の残渣、エッチング残り）がエッチングマスクとして作用（機能）してしまい、図１８に示されるように、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７のエッチング残りが生じて多結晶シリコン膜１７の一部が残存してしまう可能性がある。下部電極１１ａと下部電極１１ｂとの間の領域で残存する多結晶シリコン膜１７の残渣（エッチング残り）のような異物６６は、その後の種々の工程で飛散するなどして、半導体装置の製造歩留りを低下させてしまう。また、半導体装置の信頼性を低下させる可能性もある。 For this reason, as shown in FIG. 15, when the polycrystalline silicon film 17 is deposited on the semiconductor substrate 1 by the CVD method or the like, the upper surfaces of the polycrystalline silicon film 17 are the lower electrode 11a and the lower electrode 11b of the adjacent capacitors. A step or depression 62 is generated in the region between the two. Then, since the cap protection film 18 is formed on the upper surface of the polycrystalline silicon film 17 having the recess 62, the upper surface of the cap protection film 18 has a step or a difference in the region between the lower electrode 11 a and the lower electrode 11 b of the adjacent capacitor. The hollow 63 will be produced. Then, as shown in FIG. 16, an antireflection film 64 (corresponding to the antireflection film 52 of the present embodiment) and a photoresist pattern 65 (corresponding to the photoresist pattern 53 of the present embodiment) are formed on the cap protective film 18. However, the antireflection film 64 is formed so as to fill the recess 63 and to make the upper surface of the antireflection film 64 substantially flat. Therefore, the film thickness of the antireflection film 64, the region between the lower electrode 11a and the lower electrode 11b than the thickness T ₅ of the above thickness T ₄ and the lower electrode 11b of the above the lower electrode 11a ( that person thickness _{T 6} in the depression above 63) becomes thicker by the amount of depression _{_{_{63 (T 6> T 4,}}} T 6> T 5). Then, as shown in FIG. 17, when the antireflection film 64 is dry-etched using the photoresist pattern 65 as an etching mask, the region between the lower electrodes 11a and 11b rather than above the lower electrodes 11a and 11b as described above. Since the thickness of the antireflection film 64 is thick (that is, on the depression 63), the etching residue of the antireflection film 64 is left on the depression 63 on the upper surface of the cap insulating film 18 in the dry etching process of the antireflection film 64. May occur and part of the antireflection film 64 may remain. When the subsequent cap protection film 18 and polycrystalline silicon film 17 are dry etched in such a state, the reflection remaining on the depression 63 on the upper surface of the cap protection film 18 in the region between the lower electrodes 11a and 11b. The prevention film 64 (residue and etching residue) acts (functions) as an etching mask, and as shown in FIG. 18, the polycrystalline silicon film 17 is etched in the region between the lower electrode 11a and the lower electrode 11b. There is a possibility that the remainder will occur and a part of the polycrystalline silicon film 17 will remain. Foreign matter 66 such as the residue (etching residue) of the polycrystalline silicon film 17 remaining in the region between the lower electrode 11a and the lower electrode 11b is scattered in various subsequent processes, and the manufacturing yield of the semiconductor device. Will be reduced. In addition, the reliability of the semiconductor device may be reduced.

それに対して、本実施の形態では、上記のように、キャパシタ形成領域１Ｃに複数のキャパシタ（ここではキャパシタ３６ａ，３６ｂ）が形成されるが、それら複数のキャパシタ（キャパシタ３６ａ，３６ｂ）の下部電極（下部電極１１ａ，１１ｂ）間にダミー電極パターン、ここではダミーパターン１２が形成されている。すなわち、本実施の形態では、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂの形成（パターニング）工程において、多結晶シリコン膜７などにより下部電極１１ａ，１１ｂとともにダミーパターン１２が下部電極１１ａ，１１ｂ間に形成される。互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２が存在するので、多結晶シリコン膜１７およびキャップ保護膜１８を形成したときに、多結晶シリコン膜１７の上面とキャップ保護膜１８の上面とは、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で窪みなどを生じにくく、ほぼ平坦となる。このため、下部電極１１ａ，１１ｂの上方領域と下部電極１１ａ，１１ｂ間の領域とで反射防止膜５２の膜厚がほぼ同じになる。すなわち、図９に示されるように、反射防止膜５２の膜厚は、下部電極１１ａの上方での膜厚Ｔ_１と、下部電極１１ｂの上方での膜厚Ｔ_２と、下部電極１１ａと下部電極１１ｂとの間の領域での膜厚Ｔ_３とが、ほぼ同じになる。従って、上記比較例のように下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２の膜厚が相対的に厚くなってしまうのを防止することができる。このため、反射防止膜５２のドライエッチング工程で、下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２の一部（残渣）が残存するのを防止でき、キャップ保護膜１８および多結晶シリコン膜１７のドライエッチング工程で、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７の一部（残渣）が残存するのを防止できる。これにより、多結晶シリコン膜１７のエッチング残り（残渣）のような異物の発生を防止でき、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性を向上できる。また、半導体装置の製造コストを低減できる。また、多結晶シリコン膜１７のドライエッチングの条件を調整することなく多結晶シリコン膜１７のエッチング残りを防止できるので、上部電極２１ａ，２１ｂなどの加工が容易になり、半導体装置の製造が容易になる。また、多結晶シリコン膜１７などのエッチング残りを防止できるので、多結晶シリコン膜１７などのエッチング残りを気にせずに、加工や寸法の安定性の観点から多結晶シリコン膜１７などのエッチング条件を最適化することができる。また、ダミーパターン１２がないと、下部電極１１ａ，１１ｂの間隔に応じて段差または窪み６２，６３の度合いが変化するため、多結晶シリコン膜１７のエッチング残りの発生頻度はキャパシタの間隔に依存するが、本実施の形態のように複数のキャパシタの下部電極間にダミーパターン１２を形成することで、多結晶シリコン膜１７のエッチング残りの発生を防止し、キャパシタの間隔に対する依存性を阻止することができる。このため、加工の難易とキャパシタ間の距離とを無関係にでき、半導体装置の設計が容易になる。 On the other hand, in the present embodiment, as described above, a plurality of capacitors (here, capacitors 36a and 36b) are formed in the capacitor forming region 1C, but the lower electrodes of these capacitors (capacitors 36a and 36b) are formed. A dummy electrode pattern, here a dummy pattern 12 is formed between (lower electrodes 11a, 11b). That is, in this embodiment, in the formation (patterning) process of the lower electrodes 11a and 11b of the capacitors 36a and 36b, the dummy pattern 12 is formed between the lower electrodes 11a and 11b together with the lower electrodes 11a and 11b by the polycrystalline silicon film 7 or the like. It is formed. Since the dummy pattern 12 exists between the lower electrode 11a and the lower electrode 11b that are discontinuously adjacent to each other, when the polycrystalline silicon film 17 and the cap protection film 18 are formed, the upper surface of the polycrystalline silicon film 17 and the cap The upper surface of the protective film 18 is almost flat with no depression or the like in the region between the adjacent lower electrode 11a and lower electrode 11b. For this reason, the film thickness of the antireflection film 52 is substantially the same between the upper region of the lower electrodes 11a and 11b and the region between the lower electrodes 11a and 11b. That is, as shown in FIG. 9, the thickness of the antireflection film 52, the thickness T ₁ of the above the lower electrode 11a, and the thickness T ₂ of the above the lower electrode 11b, the lower electrode 11a and the lower and the thickness T ₃ in the region between the electrode 11b is approximately the same. Accordingly, it is possible to prevent the antireflection film 52 from becoming relatively thick in the region between the lower electrode 11a and the lower electrode 11b as in the comparative example. Therefore, it is possible to prevent a part (residue) of the antireflection film 52 from remaining in the region between the lower electrode 11a and the lower electrode 11b in the dry etching process of the antireflection film 52. In the dry etching process of the crystalline silicon film 17, it is possible to prevent a part (residue) of the polycrystalline silicon film 17 from remaining in the region between the lower electrode 11a and the lower electrode 11b. Thereby, the generation of foreign matter such as etching residue (residue) of the polycrystalline silicon film 17 can be prevented, and the manufacturing yield of the semiconductor device can be improved. In addition, the reliability of the semiconductor device can be improved. In addition, the manufacturing cost of the semiconductor device can be reduced. Further, since the etching residue of the polycrystalline silicon film 17 can be prevented without adjusting the dry etching conditions of the polycrystalline silicon film 17, the processing of the upper electrodes 21a, 21b, etc. is facilitated, and the manufacture of the semiconductor device is facilitated. Become. Further, since the etching residue of the polycrystalline silicon film 17 and the like can be prevented, the etching conditions of the polycrystalline silicon film 17 and the like can be changed from the viewpoint of processing and dimensional stability without worrying about the etching residue of the polycrystalline silicon film 17 and the like. Can be optimized. Further, if there is no dummy pattern 12, the degree of steps or depressions 62 and 63 changes according to the interval between the lower electrodes 11a and 11b, and therefore the frequency of occurrence of etching residue of the polycrystalline silicon film 17 depends on the interval between capacitors. However, by forming the dummy pattern 12 between the lower electrodes of a plurality of capacitors as in the present embodiment, it is possible to prevent the etching residue of the polycrystalline silicon film 17 from occurring and to prevent the dependency on the capacitor interval. Can do. For this reason, the difficulty of processing and the distance between the capacitors can be made independent, and the design of the semiconductor device is facilitated.

また、本発明者の検討によれば、本実施の形態は、隣り合うキャパシタ３６ａ，３６ｂの下部電極１１ａと下部電極１１ｂとの間の間隔（図７に示される間隔Ｗ_１に対応）が、０．５μｍ〜２．５μｍの範囲内にある場合に適用すれば、より効果が大きい。隣り合う下部電極１１ａと下部電極１１ｂとの間の間隔（間隔Ｗ_１）が、０．５μｍ〜２．５μｍの範囲内の場合は、ダミーパターン１２を形成しないと隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７のエッチング残り（異物６６）が生じやすいが、このような間隔の下部電極１１ａ，１１ｂ間に本実施の形態のようなダミーパターン１２を設けることで、下部電極１１ａ，１１ｂ間の多結晶シリコン膜１７のエッチング残り（異物６６）をなくし、半導体装置の製造歩留りや信頼性を的確に向上することができる。 Further, according to the study of the present inventors, the present embodiment, adjacent capacitor 36a, the distance between the lower electrode 11a and the lower electrode 11b of 36b (corresponding to the distance W ₁ shown in FIG. 7), If applied in the range of 0.5 μm to 2.5 μm, the effect is greater. When the interval (interval W ₁ ) between the adjacent lower electrode 11a and the lower electrode 11b is in the range of 0.5 μm to 2.5 μm, the adjacent lower electrode 11a and the lower electrode are not formed unless the dummy pattern 12 is formed. Etching residue (foreign matter 66) of the polycrystalline silicon film 17 is likely to occur in the region between the lower electrode 11b and the lower electrode 11a, 11b having such a distance. Etching residue (foreign matter 66) of the polycrystalline silicon film 17 between the lower electrodes 11a and 11b can be eliminated, and the manufacturing yield and reliability of the semiconductor device can be improved accurately.

本実施の形態では、キャパシタ形成領域１Ｃにキャパシタ３６ａおよびキャパシタ３６ｂを形成する場合について説明したが、本実施の形態はこれに限定されるものではなく、例えば３つ以上のキャパシタを形成する場合にも適用できる。 In the present embodiment, the case where the capacitor 36a and the capacitor 36b are formed in the capacitor formation region 1C has been described. However, the present embodiment is not limited to this, and for example, when three or more capacitors are formed. Is also applicable.

また、本実施の形態では、図１３の平面図に示されるようにダミーパターン１２は隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間に形成されるが、他の形態として、隣り合う下部電極１１ａと下部電極１１ｂとの間に形成された部分（パターン領域）を含んでいれば、ダミーパターン１２のパターン形状は種々変更可能である。図１９は、他の実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、図１３に対応し、下部電極１１ａ，１１ｂ、ダミーパターン（ダミー電極パターン）１２ａおよび上部電極２１ａ，２１ｂのレイアウトが示されている。図１９では、図１３のダミーパターン１２に対応するダミーパターン１２ａ（ダミーパターン１２と同様にして形成されたダミーパターン１２ａ）は、隣り合う下部電極１１ａと下部電極１１ｂとの間に位置するパターン領域（ダミーパターン１２に対応するパターン領域）に、更に下部電極１１ａ，１１ｂの外周部（周辺）に位置するパターン領域を加えたパターン形状を有している。図１３と図１９とは、ダミーパターン１２とダミーパターン１２ａのパターン形状が異なること以外はほぼ同様である。 In the present embodiment, as shown in the plan view of FIG. 13, the dummy pattern 12 is formed between the lower electrode 11a and the lower electrode 11b of the adjacent capacitor. If the portion (pattern region) formed between the electrode 11a and the lower electrode 11b is included, the pattern shape of the dummy pattern 12 can be variously changed. FIG. 19 is a plan view of a main part (planar layout diagram of the capacitor formation region 1C) during the manufacturing process of the semiconductor device according to another embodiment, and corresponds to FIG. 13 and includes lower electrodes 11a and 11b and a dummy pattern (dummy The layout of the electrode pattern) 12a and the upper electrodes 21a and 21b is shown. In FIG. 19, a dummy pattern 12a corresponding to the dummy pattern 12 in FIG. 13 (a dummy pattern 12a formed in the same manner as the dummy pattern 12) is a pattern region located between the adjacent lower electrode 11a and lower electrode 11b. It has a pattern shape in which a pattern region located on the outer peripheral portion (periphery) of the lower electrodes 11a and 11b is added to the (pattern region corresponding to the dummy pattern 12). 13 and 19 are substantially the same except that the pattern shapes of the dummy pattern 12 and the dummy pattern 12a are different.

図１９のように下部電極１１ａ，１１ｂの周辺にもダミーパターン１２ａを設けたことにより、下部電極１１ａ，１１ｂの互いに対向する側の端部以外の端部近傍においても多結晶シリコン膜１７のエッチング残り（残渣）を防止できる。これにより、半導体装置の製造歩留りや信頼性をより向上することができる。また、図１３のように、隣り合う下部電極１１ａ，１１ｂ間にだけダミーパターン１２を設けた場合は、平面レイアウトを小さくでき、比較的小さな面積のキャパシタ形成領域１Ｃに複数のキャパシタを形成することができ、半導体装置の小型化に有利である。 As shown in FIG. 19, the dummy pattern 12a is also provided around the lower electrodes 11a and 11b, so that the polycrystalline silicon film 17 is etched even in the vicinity of the end portions of the lower electrodes 11a and 11b other than the opposite ends. The rest (residue) can be prevented. Thereby, the manufacturing yield and reliability of the semiconductor device can be further improved. As shown in FIG. 13, when the dummy pattern 12 is provided only between the adjacent lower electrodes 11a and 11b, the planar layout can be reduced, and a plurality of capacitors are formed in the capacitor forming region 1C having a relatively small area. This is advantageous for downsizing of the semiconductor device.

（実施の形態２）
図２０〜図２２は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、上記実施の形態１におけるキャパシタ形成領域１Ｃが示されている。図２０は、上記実施の形態１の図９の工程段階に対応し、図２１は、上記実施の形態１の図１１の工程段階に対応し、図２２は、上記実施の形態１の図１２の工程段階に対応する。なお、図２０〜図２２においては、簡略化のために絶縁膜６の図示を省略している。また、図２３は、本実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、下部電極１１ａ，１１ｂ、ダミーパターン１２ｂおよび上部電極２１ａ，２１ｂのレイアウトが示されている。図２３では、下部電極１１ａ，１１ｂ、ダミーパターン１２ｂおよび上部電極２１ａ，２１ｂ以外は図示を省略している。また、図２３のＢ−Ｂ線の断面が図２１にほぼ対応する。 (Embodiment 2)
20 to 22 are main-portion cross-sectional views during the manufacturing process of the semiconductor device according to another embodiment of the present invention, showing capacitor forming region 1C in the first embodiment. 20 corresponds to the process step of FIG. 9 of the first embodiment, FIG. 21 corresponds to the process step of FIG. 11 of the first embodiment, and FIG. 22 corresponds to FIG. 12 of the first embodiment. Corresponds to the process step. 20 to 22, the illustration of the insulating film 6 is omitted for simplification. FIG. 23 is a plan view of a principal part (planar layout diagram of the capacitor formation region 1C) during the manufacturing process of the semiconductor device of the present embodiment. The lower electrodes 11a and 11b, the dummy pattern 12b, and the upper electrodes 21a and 21b are shown in FIG. The layout is shown. In FIG. 23, illustration is omitted except for the lower electrodes 11a and 11b, the dummy pattern 12b, and the upper electrodes 21a and 21b. A cross section taken along line BB in FIG. 23 substantially corresponds to FIG.

上記実施の形態１では、下部電極１１ａ，１１ｂの形成（パターニング）工程でダミーパターン１２を形成して、ダミーパターン１２を下部電極１１ａ，１１ｂと同層の導電性材料膜（多結晶シリコン膜７）により形成したが、本実施の形態では、上部電極２１ａ，２１ｂの形成（パターニング）工程でダミーパターン１２ｂを形成して、ダミーパターン１２ｂを上部電極２１ａ，２１ｂと同層の導電性材料膜（多結晶シリコン膜１７）により形成する。他の工程は、上記実施の形態１とほぼ同様である。 In the first embodiment, the dummy pattern 12 is formed in the step of forming (patterning) the lower electrodes 11a and 11b, and the dummy pattern 12 is formed in the same conductive material film (polycrystalline silicon film 7 as the lower electrodes 11a and 11b). In this embodiment, the dummy pattern 12b is formed in the formation (patterning) process of the upper electrodes 21a and 21b, and the dummy pattern 12b is formed in the same conductive material film as the upper electrodes 21a and 21b (see FIG. Polycrystalline silicon film 17) is formed. Other steps are almost the same as those in the first embodiment.

まず、素子分離領域２を含む半導体基板１上に多結晶シリコン膜７、絶縁膜８およびキャップ保護膜９を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニングして、キャパシタ形成領域１Ｃに多結晶シリコン膜７からなる下部電極１１ａ，１１ｂを形成する。なお、この下部電極１１ａ，１１ｂ形成工程で、上記実施の形態１と同様に、メモリセル形成領域１Ａには多結晶シリコン７からなるゲート電極１０ａが形成される。しかしながら、本実施の形態では、上記実施の形態１とは異なり、この下部電極１１ａ，１１ｂ形成工程において、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２は形成しない。従って、本実施の形態では、多結晶シリコン膜７は、下部電極１１ａ，１１ｂおよびゲート電極１０ａ形成用の導電性材料膜である。 First, after forming the polycrystalline silicon film 7, the insulating film 8 and the cap protective film 9 on the semiconductor substrate 1 including the element isolation region 2, the cap protective film 9 and the insulating film are formed by using a photolithography method and a dry etching method. 8 and polycrystalline silicon film 7 are patterned to form lower electrodes 11a and 11b made of polycrystalline silicon film 7 in capacitor forming region 1C. In this lower electrode 11a, 11b formation step, a gate electrode 10a made of polycrystalline silicon 7 is formed in the memory cell formation region 1A, as in the first embodiment. However, in the present embodiment, unlike the first embodiment, the dummy pattern 12 is not formed between the lower electrode 11a and the lower electrode 11b that are discontinuously adjacent to each other in the step of forming the lower electrodes 11a and 11b. . Therefore, in the present embodiment, the polycrystalline silicon film 7 is a conductive material film for forming the lower electrodes 11a and 11b and the gate electrode 10a.

それから、熱酸化処理などによって多結晶シリコン膜７の露出する側面上に酸化シリコン膜１３が形成され、キャップ保護膜９が除去され、熱酸化法などによって絶縁膜８を構成する窒化シリコン膜の上層部分が酸化される。その後、下部電極１１ａ，１１ｂおよびそれらの上に形成された絶縁膜８を覆うように半導体基板１上に多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜１８を形成する。本実施の形態では、上記比較例（図１５）と同様に、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２が形成されていないので、多結晶シリコン膜１７の上面およびキャップ保護膜１８の上面は、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で段差または窪み６２，６３を生じ得る。従って、ここまでの工程は上記比較例（図１４および図１５）とほぼ同様である。 Then, a silicon oxide film 13 is formed on the exposed side surface of the polycrystalline silicon film 7 by thermal oxidation or the like, the cap protection film 9 is removed, and an upper layer of the silicon nitride film constituting the insulating film 8 by a thermal oxidation method or the like. Part is oxidized. Thereafter, a polycrystalline silicon film 17 is formed on the semiconductor substrate 1 so as to cover the lower electrodes 11a and 11b and the insulating film 8 formed thereon, and a cap protective film 18 is formed on the polycrystalline silicon film 17. . In the present embodiment, as in the comparative example (FIG. 15), the dummy pattern 12 is not formed between the lower electrode 11a and the lower electrode 11b that are discontinuously adjacent to each other. The upper surface and the upper surface of the cap protection film 18 may generate steps or depressions 62 and 63 in a region between the adjacent lower electrode 11a and lower electrode 11b. Therefore, the steps up to here are substantially the same as those in the comparative example (FIGS. 14 and 15).

次に、図２０に示されるように、キャップ保護膜（絶縁膜）１８上に反射防止膜７１を形成する。この際、反射防止膜７１の膜厚は、下部電極１１ａ，１１ｂの上方での膜厚よりも下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）での膜厚の方が、窪み６３の分だけ厚くなる。反射防止膜７１の形成後、反射防止膜７１上にフォトリソグラフィ法を用いてフォトレジストパターン７２を形成する（すなわち反射防止膜７１上に選択的にフォトレジスト膜（フォトレジストパターン７２）を形成する）。この際、本実施の形態では、上部電極２１ａ，２１ｂを形成すべき領域とダミーパターン（ダミー電極パターン）１２ｂを形成すべき領域上にフォトレジストパターン７２を形成する。ダミーパターン１２ｂは、後述するように隣り合う下部電極１１ａと下部電極１１ｂとの間の領域を含むように形成されるので、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域上にもフォトレジストパターン７２が形成されることになる。 Next, as shown in FIG. 20, an antireflection film 71 is formed on the cap protection film (insulating film) 18. At this time, the film thickness of the antireflection film 71 is larger in the region between the lower electrode 11a and the lower electrode 11b (that is, on the depression 63) than in the film thickness above the lower electrodes 11a and 11b. The thickness is increased by the amount of the depression 63. After the formation of the antireflection film 71, a photoresist pattern 72 is formed on the antireflection film 71 by using a photolithography method (that is, a photoresist film (photoresist pattern 72) is selectively formed on the antireflection film 71). ). At this time, in the present embodiment, a photoresist pattern 72 is formed on a region where the upper electrodes 21a and 21b are to be formed and a region where the dummy pattern (dummy electrode pattern) 12b is to be formed. Since the dummy pattern 12b is formed so as to include a region between the adjacent lower electrode 11a and the lower electrode 11b as will be described later, the dummy pattern 12b is also formed on the region between the adjacent lower electrode 11a and the lower electrode 11b. A resist pattern 72 is formed.

次に、図２１に示されるように、フォトレジストパターン７２をエッチングマスクとして用いて反射防止膜７１をドライエッチングし（反射防止膜７１をパターニングし）、更に（フォトレジストパターン７２およびパターニングされた反射防止膜７１をエッチングマスクとして用いて）キャップ保護膜１８をドライエッチングする（キャップ保護膜１８をパターニングする）。その後、フォトレジストパターン７２および反射防止膜７１を除去する。続いて、キャップ保護膜１８をマスク（エッチングマスク）として多結晶シリコン膜１７をドライエッチングにより除去する（多結晶シリコン膜１７をパターニングする）。これにより、下部電極１１ａ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａが形成されてキャパシタ３６ａが形成され、下部電極１１ｂ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ｂが形成されてキャパシタ３６ｂが形成され、更に多結晶シリコン膜１７からなるダミーパターン（ダミー電極パターン）１２ｂが上部電極２１ａと上部電極２１ｂとの間に下部電極１１ａと下部電極１１ｂとの間を埋めるように形成される。なお、キャップ保護膜１８はその後の工程で除去されるので、図２１ではキャップ保護膜１８は図示を省略している。また、この上部電極２１ａ，２１ｂ形成工程で、上記のようにメモリセル形成領域１ＡおよびｎＭＩＳＦＥＴ形成領域１Ｂには多結晶シリコン１７からなるゲート電極１０ｂ，１０ｃが形成される。従って、本実施の形態では、多結晶シリコン膜１７は、上部電極２１ａ，２１ｂ、ダミーパターン１２ｂおよびゲート電極１０ｂ，１０ｃ形成用の導電性材料膜である。 Next, as shown in FIG. 21, the antireflection film 71 is dry-etched using the photoresist pattern 72 as an etching mask (the antireflection film 71 is patterned), and further (the photoresist pattern 72 and the patterned reflection). The cap protection film 18 is dry-etched (using the prevention film 71 as an etching mask) (cap protection film 18 is patterned). Thereafter, the photoresist pattern 72 and the antireflection film 71 are removed. Subsequently, the polycrystalline silicon film 17 is removed by dry etching using the cap protective film 18 as a mask (etching mask) (the polycrystalline silicon film 17 is patterned). As a result, the upper electrode 21a made of the polycrystalline silicon film 17 is formed on the lower electrode 11a via the insulating film 8 as a capacitive insulating film (dielectric film), and the capacitor 36a is formed. The capacitor 36a is formed on the lower electrode 11b. An upper electrode 21b made of the polycrystalline silicon film 17 is formed through the insulating film 8 as an insulating film (dielectric film) to form a capacitor 36b, and a dummy pattern (dummy electrode pattern) made of the polycrystalline silicon film 17 is formed. 12b is formed between the upper electrode 21a and the upper electrode 21b so as to fill the space between the lower electrode 11a and the lower electrode 11b. Since the cap protection film 18 is removed in a subsequent process, the cap protection film 18 is not shown in FIG. Further, in the upper electrode 21a and 21b formation steps, gate electrodes 10b and 10c made of polycrystalline silicon 17 are formed in the memory cell formation region 1A and the nMISFET formation region 1B as described above. Therefore, in the present embodiment, the polycrystalline silicon film 17 is a conductive material film for forming the upper electrodes 21a and 21b, the dummy pattern 12b, and the gate electrodes 10b and 10c.

その後、上記実施の形態１と同様に、図２２に示されるように、上部電極２１ａ，２１ｂで覆われていない領域のキャパシタの下部電極１１ａ，１１ｂ上の絶縁膜８などを除去し、サイドウォールスペーサ３３を形成した後に、露出する下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面に、シリサイド膜（例えばＣｏＳｉ_２膜）４１を形成し、半導体基板１上に絶縁膜４２を形成する。それから、絶縁膜４２に底部で下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂ表面のシリサイド膜４１を露出するコンタクトホール４４を形成し、コンタクトホール４４を埋め込むプラグ４５を形成し、プラグ４５に接続する配線４６を形成する。 Thereafter, as in the first embodiment, as shown in FIG. 22, the insulating film 8 and the like on the lower electrodes 11a and 11b of the capacitor in the region not covered with the upper electrodes 21a and 21b are removed, and the sidewalls are removed. After forming the spacer 33, a silicide film (for example, a CoSi ₂ film) 41 is formed on the exposed surfaces of the lower electrodes 11 a and 11 b and the upper electrodes 21 a and 21 b, and an insulating film 42 is formed on the semiconductor substrate 1. Then, a contact hole 44 that exposes the silicide film 41 on the surface of the lower electrodes 11a and 11b and the upper electrodes 21a and 21b at the bottom is formed in the insulating film 42, and a plug 45 that fills the contact hole 44 is formed and connected to the plug 45. A wiring 46 is formed.

上部電極２１ａ，２１ｂの形成（パターニング）工程で上部電極２１ａ，２１ｂとともに形成されたダミーパターン１２ｂは、図２１や図２３などからも分かるように、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域を含む領域に形成されている。ダミーパターン１２ｂは、キャパシタ３６ａ，３６ｂの上部電極２１ａ，２１ｂと同様に、キャップ保護膜１８および多結晶シリコン膜１７のパターニングにより形成されるので、上部電極２１ａ，２１ｂと同様の層、ここでは多結晶シリコン膜１７、あるいは多結晶シリコン膜１７およびキャップ保護膜１８の積層構造からなる。また、下部電極１１ａ，１１ｂを構成する多結晶シリコン膜７の側面上には酸化シリコン膜１３が形成され、上面上には絶縁膜８が形成されており、それらの絶縁膜（酸化シリコン膜１３や絶縁膜８）がダミーパターン１２ｂと下部電極１１ａ，１１ｂとの間に介在している。このため、本実施の形態のように隣り合う下部電極１１ａと下部電極１１ｂとの間を埋めるようにダミーパターン１２ｂを形成しても、下部電極１１ａと下部電極１１ｂとの間がダミーパターン１２ｂによって電気的にショート（短絡）することはない。 The dummy pattern 12b formed together with the upper electrodes 21a and 21b in the step of forming (patterning) the upper electrodes 21a and 21b is formed between the adjacent lower electrode 11a and the lower electrode 11b, as can be seen from FIGS. It is formed in the area | region containing this area | region. Since the dummy pattern 12b is formed by patterning the cap protection film 18 and the polycrystalline silicon film 17 in the same manner as the upper electrodes 21a and 21b of the capacitors 36a and 36b, the dummy pattern 12b is formed in the same layer as the upper electrodes 21a and 21b. The crystalline silicon film 17 or a laminated structure of the polycrystalline silicon film 17 and the cap protective film 18 is formed. In addition, a silicon oxide film 13 is formed on the side surface of the polycrystalline silicon film 7 constituting the lower electrodes 11a and 11b, and an insulating film 8 is formed on the upper surface. These insulating films (silicon oxide film 13) are formed. And an insulating film 8) are interposed between the dummy pattern 12b and the lower electrodes 11a and 11b. Therefore, even if the dummy pattern 12b is formed so as to fill the space between the adjacent lower electrode 11a and the lower electrode 11b as in the present embodiment, the space between the lower electrode 11a and the lower electrode 11b is defined by the dummy pattern 12b. There is no electrical short circuit.

また、上記実施の形態１のダミーパターン１２と同様に、本実施の形態のダミーパターン１２ｂは容量素子として利用されない導電性材料膜パターンである。すなわち、ダミーパターン１２ｂは、浮遊（フローティング）電位とされるか、固定電位（例えば接地電位または他の固定電位）が供給されるか、あるいは下部電極１１ａおよび下部電極１１ｂのどちらか一方または両方と同電位が供給される導電性材料膜パターンである。 Similarly to the dummy pattern 12 of the first embodiment, the dummy pattern 12b of the present embodiment is a conductive material film pattern that is not used as a capacitive element. That is, the dummy pattern 12b is set to a floating potential, a fixed potential (for example, a ground potential or another fixed potential) is supplied, or one or both of the lower electrode 11a and the lower electrode 11b. It is a conductive material film pattern to which the same potential is supplied.

隣り合う下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）では、反射防止膜７１の膜厚が相対的に厚く、これは上記実施の形態１の比較例（図１４〜図１８）のように、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域での反射防止膜７１のエッチング残りやそれに伴う多結晶シリコン膜１７のエッチング残り（上記異物６６）を発生させる可能性がある。しかしながら、本実施の形態では、キャパシタ３６ａ，３６ｂの上部電極２１ａ，２１ｂの形成（パターニング）工程で、上部電極２１ａ，２１ｂとともに、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域を含む領域にダミーパターン１２ｂを形成している。下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２ｂを形成することにより、フォトレジストパターン７２をエッチングマスクとした反射防止膜７１のドライエッチング工程において、下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）の反射防止膜７１の相対的に厚い部分を除去する必要がなくなる。このため、上記実施の形態１の比較例のような下部電極１１ａ，１１ｂ間での反射防止膜７１のエッチング残りやそれに伴う多結晶シリコン膜１７のエッチング残り（異物６６）を生じることはない。これにより、多結晶シリコン膜１７のエッチング残り（残渣）のような異物の発生を防止でき、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性を向上できる。また、半導体装置の製造コストを低減できる。 In the region between the adjacent lower electrode 11a and lower electrode 11b (that is, on the depression 63), the antireflection film 71 is relatively thick, which is a comparative example of the first embodiment (FIGS. 14 to FIG. 14). Like 18), there is a possibility of generating an etching residue of the antireflection film 71 in the region between the adjacent lower electrode 11a and the lower electrode 11b and an etching residue (the foreign material 66) of the polycrystalline silicon film 17 associated therewith. There is. However, in the present embodiment, in the formation (patterning) process of the upper electrodes 21a and 21b of the capacitors 36a and 36b, the region including the region between the adjacent lower electrode 11a and the lower electrode 11b together with the upper electrodes 21a and 21b. A dummy pattern 12b is formed. By forming the dummy pattern 12b between the lower electrode 11a and the lower electrode 11b, in the dry etching process of the antireflection film 71 using the photoresist pattern 72 as an etching mask, the gap between the lower electrode 11a and the lower electrode 11b is obtained. It is not necessary to remove a relatively thick portion of the antireflection film 71 in the region (that is, on the depression 63). For this reason, the etching residue of the antireflection film 71 and the etching residue (foreign matter 66) of the polycrystalline silicon film 17 between the lower electrodes 11a and 11b as in the comparative example of the first embodiment are not generated. Thereby, the generation of foreign matter such as etching residue (residue) of the polycrystalline silicon film 17 can be prevented, and the manufacturing yield of the semiconductor device can be improved. In addition, the reliability of the semiconductor device can be improved. In addition, the manufacturing cost of the semiconductor device can be reduced.

また、本実施の形態においても上記実施の形態１と同様に、隣り合う下部電極１１ａと下部電極１１ｂとの間に形成された部分を含んでいれば、ダミーパターン１２ｂのパターン形状は種々変更可能である。図２４は、他の実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、図２３に対応し、下部電極１１ａ，１１ｂ、ダミーパターン（ダミー電極パターン）１２ｃおよび上部電極２１ａ，２１ｂのレイアウトが示されている。図２４では、図２３のダミーパターン１２ｂに対応するダミーパターン１２ｃ（ダミーパターン１２ｂと同様にして形成されたダミーパターン１２ｃ）は、隣り合う下部電極１１ａと下部電極１１ｂとの間に位置するパターン領域（ダミーパターン１２ｂに対応するパターン領域）に、更に下部電極１１ａ，１１ｂの外周部（周辺）に位置するパターン領域を加えたパターン形状を有している。図２４と図２３とは、ダミーパターン１２ｃとダミーパターン１２ｂのパターン形状が異なること以外はほぼ同様である。 Also in the present embodiment, as in the first embodiment, the pattern shape of the dummy pattern 12b can be variously changed as long as it includes a portion formed between the adjacent lower electrode 11a and lower electrode 11b. It is. FIG. 24 is a fragmentary plan view (planar layout diagram of the capacitor formation region 1C) during the manufacturing process of the semiconductor device according to another embodiment, corresponding to FIG. 23, and corresponding to the lower electrodes 11a and 11b and a dummy pattern (dummy The layout of the electrode pattern) 12c and the upper electrodes 21a and 21b is shown. In FIG. 24, a dummy pattern 12c corresponding to the dummy pattern 12b of FIG. 23 (a dummy pattern 12c formed in the same manner as the dummy pattern 12b) is a pattern region located between the adjacent lower electrode 11a and the lower electrode 11b. It has a pattern shape in which a pattern region located on the outer peripheral portion (periphery) of the lower electrodes 11a and 11b is added to the (pattern region corresponding to the dummy pattern 12b). 24 and 23 are substantially the same except that the pattern shapes of the dummy pattern 12c and the dummy pattern 12b are different.

図２４のように下部電極１１ａ，１１ｂの周辺にもダミーパターン１２ｃを設けたことにより、下部電極１１ａ，１１ｂの互いに対向する側の端部以外の端部近傍においても多結晶シリコン膜１７のエッチング残り（残渣）を防止できる。これにより、半導体装置の製造歩留りや信頼性をより向上することができる。また、図２３のように、隣り合う下部電極１１ａ，１１ｂ間にだけダミーパターン１２ｂを設けた場合は、平面レイアウトを小さくでき、比較的小さな面積のキャパシタ形成領域１Ｃに複数のキャパシタを形成することができ、半導体装置の小型化に有利である。 Since the dummy pattern 12c is also provided around the lower electrodes 11a and 11b as shown in FIG. 24, the polycrystalline silicon film 17 is etched even in the vicinity of the end portions other than the opposite ends of the lower electrodes 11a and 11b. The rest (residue) can be prevented. Thereby, the manufacturing yield and reliability of the semiconductor device can be further improved. Further, as shown in FIG. 23, when the dummy pattern 12b is provided only between the adjacent lower electrodes 11a and 11b, the planar layout can be reduced, and a plurality of capacitors are formed in the capacitor formation region 1C having a relatively small area. This is advantageous for downsizing of the semiconductor device.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

前記実施の形態では、ＭＩＳＦＥＴおよびキャパシタを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、キャパシタを有する種々の半導体装置に適用することができる。 In the above embodiment, the semiconductor device having the MISFET and the capacitor has been described. However, the present invention is not limited to this, and can be applied to various semiconductor devices having a capacitor.

本発明は、キャパシタを有する半導体装置およびその製造方法に適用して有効である。 The present invention is effective when applied to a semiconductor device having a capacitor and a manufacturing method thereof.

１半導体基板
１Ａメモリセル形成領域
１ＢｎＭＩＳＦＥＴ形成領域
１Ｃキャパシタ形成領域
２素子分離領域
３ｐ型半導体領域
４ｎ型半導体領域
５ｐ型半導体領域
６絶縁膜
６ａゲート絶縁膜
７多結晶シリコン膜
８絶縁膜
９キャップ保護膜
１０ａゲート電極
１０ｂゲート電極
１０ｃゲート電極
１１ａ下部電極
１１ｂ下部電極
１２ダミーパターン
１２ａダミーパターン
１２ｂダミーパターン
１２ｃダミーパターン
１３酸化シリコン膜
１５ゲート絶縁膜
１６ゲート絶縁膜
１７多結晶シリコン膜
１８キャップ保護膜
２１ａ上部電極
２１ｂ上部電極
３１ａｎ型半導体領域
３１ｂｎ^＋型半導体領域
３２ａｎ型半導体領域
３２ｂｎ^＋型半導体領域
３３サイドウォールスペーサ
３５ａＭＩＳＦＥＴ
３５ｂＭＩＳＦＥＴ
３５ｃｎチャネル型ＭＩＳＦＥＴ
３６ａキャパシタ
３６ｂキャパシタ
４１シリサイド膜
４２絶縁膜
４４コンタクトホール
４５プラグ
４６配線
５１フォトレジストパターン
５１ａ反射防止膜
５２反射防止膜
５３フォトレジストパターン
６１フォトレジストパターン
６１ａ反射防止膜
６２窪み
６３窪み
６４反射防止膜
６５フォトレジストパターン
６６異物
７１反射防止膜
７２フォトレジストパターン DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 1A Memory cell formation area 1B nMISFET formation area 1C Capacitor formation area 2 Element isolation area 3 p-type semiconductor area 4 n-type semiconductor area 5 p-type semiconductor area 6 Insulating film 6a Gate insulating film 7 Polycrystalline silicon film 8 Insulating film 9 cap protective film 10a gate electrode 10b gate electrode 10c gate electrode 11a lower electrode 11b lower electrode 12 dummy pattern 12a dummy pattern 12b dummy pattern 12c dummy pattern 13 silicon oxide film 15 gate insulating film 16 gate insulating film 17 polycrystalline silicon film 18 cap Protective film 21a Upper electrode 21b Upper electrode 31a n-type semiconductor region 31b n ⁺ type semiconductor region 32a n-type semiconductor region 32b n ⁺ -type semiconductor region 33 Side wall spacer 35a MISFET
35b MISFET
35c n-channel MISFET
36a Capacitor 36b Capacitor 41 Silicide film 42 Insulating film 44 Contact hole 45 Plug 46 Wiring 51 Photoresist pattern 51a Antireflection film 52 Antireflection film 53 Photoresist pattern 61 Photoresist pattern 61a Antireflection film 62 Depression 63 Depression 64 Antireflection film 65 Photoresist pattern 66 Foreign material 71 Antireflection film 72 Photoresist pattern

Claims

A semiconductor substrate;
A first lower electrode of a first capacitor formed on the semiconductor substrate;
A second lower electrode of a second capacitor formed on the semiconductor substrate;
A first capacitance insulating film of the first capacitor formed on the first lower electrode;
A second capacitance insulating film of the second capacitor formed on the second lower electrode;
A first upper electrode of the first capacitor formed on the first lower electrode via the first capacitive insulating film;
A second upper electrode of the second capacitor formed on the second lower electrode through the second capacitive insulating film;
A dummy electrode pattern formed on the semiconductor substrate between the first lower electrode of the first capacitor and the second lower electrode of the second capacitor;
Have
The planar shape of the first upper electrode is formed such that its end is inside the end of the first lower electrode,
The planar shape of the second upper electrode is formed such that its end is inside the end of the second lower electrode,
The semiconductor device according to claim 1, wherein the dummy electrode pattern is a conductive material film pattern to which the same potential as one or both of the first lower electrode and the second lower electrode is supplied.

The semiconductor device according to claim 1,
On the first upper electrode, on the second upper electrode, on the first lower electrode not covered by the first upper electrode, on the second lower electrode not covered by the second upper electrode, and A semiconductor device, wherein a silicide film is formed on the dummy electrode pattern.

The semiconductor device according to claim 1 or 2,
The semiconductor device, wherein the dummy electrode pattern is formed of a conductive material in the same layer as the first upper electrode and the second upper electrode.

The semiconductor device according to claim 3.
The semiconductor device further includes a MISFET,
The dummy electrode pattern, a semiconductor device characterized by being formed by the gate electrode, the conductive material of the first upper portion electrode and the second upper portion electrode and the same layer of said MISFET.

A semiconductor substrate;
A first lower electrode of a first capacitor formed on the semiconductor substrate;
A second lower electrode of a second capacitor formed on the semiconductor substrate;
A first capacitance insulating film of the first capacitor formed on the first lower electrode;
A second capacitance insulating film of the second capacitor formed on the second lower electrode;
A first upper electrode of the first capacitor formed on the first lower electrode via the first capacitive insulating film;
A second upper electrode of the second capacitor formed on the second lower electrode through the second capacitive insulating film;
A dummy electrode pattern formed on the semiconductor substrate between the first lower electrode of the first capacitor and the second lower electrode of the second capacitor;
Have
The planar shape of the first upper electrode is formed such that its end is inside the end of the first lower electrode,
The planar shape of the second upper electrode is formed such that its end is inside the end of the second lower electrode,
A part of the end portion of the dummy electrode pattern is formed so as to run over the first and second lower electrodes.

The semiconductor device according to claim 5,
On the first upper electrode, on the second upper electrode, on the first lower electrode not covered with the first upper electrode and the dummy electrode pattern, covered with the second upper electrode and the dummy electrode pattern A semiconductor device, wherein a silicide film is formed on the second lower electrode and on the dummy electrode pattern.

The semiconductor device according to claim 5 or 6,
The semiconductor device, wherein the dummy electrode pattern is formed of a conductive material in the same layer as the first upper electrode and the second upper electrode.

The semiconductor device according to claim 7,
The semiconductor device further includes a MISFET,
The semiconductor device, wherein the dummy electrode pattern is formed of a conductive material in the same layer as the gate electrode of the MISFET, the first upper electrode, and the second upper electrode.

The semiconductor device according to any one of claims 5 to 8,
The semiconductor device according to claim 1, wherein the dummy electrode pattern has a floating potential.

The semiconductor device according to any one of claims 5 to 8,
The semiconductor device according to claim 1, wherein the dummy electrode pattern is a conductive material film pattern to which the same potential as one or both of the first lower electrode and the second lower electrode is supplied.

The semiconductor device according to any one of claims 5 to 8,
A semiconductor device, wherein a fixed potential is supplied to the dummy electrode pattern.

The semiconductor device according to claim 11,
The semiconductor device according to claim 1, wherein the fixed potential is a ground potential.

The semiconductor device according to any one of claims 1 to 12,
In the semiconductor substrate, an element isolation region formed by STI method or LOCOS method is formed,
The semiconductor device, wherein the first capacitor, the second capacitor, and the dummy electrode pattern are formed on the element isolation region.