KR20170014682A

KR20170014682A - 적층형 이미지 센서 및 이를 포함하는 시스템

Info

Publication number: KR20170014682A
Application number: KR1020150108429A
Authority: KR
Inventors: 히로유키 스기하라
Original assignee: 삼성전자주식회사
Priority date: 2015-07-31
Filing date: 2015-07-31
Publication date: 2017-02-08
Also published as: US10199416B2; US20170033141A1; KR102422224B1; CN106409852B; US10629642B2; US20190131337A1; US11362125B2; CN106409852A; US20200219922A1

Abstract

적층형 이미지 센서는 제1 반도체 다이 및 제2 반도체 다이를 포함한다. 상기 제1 반도체 다이는 복수의 픽셀들이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된 픽셀 어레이, 행 방향으로 신장되어 상기 픽셀 어레이의 상변 또는 하변과 인접하여 배치되는 제1 열 층간 연결부 및 대각선 방향으로 신장되어 상기 픽셀 열들과 상기 제1 열 층간 연결부를 연결하는 열 라우팅 배선들을 포함한다. 상기 제2 반도체 다이는 상기 제1 반도체 다이와 함께 적층되고, 상기 제1 열 층간 연결부에 상응하는 위치에 배치되어 상기 제1 열 층간 연결부와 연결되는 제2 열 층간 연결부 및 상기 제2 열 층간 연결부에 연결되는 열 제어 회로를 포함한다. 적층형 이미지 센서는 라우팅 배선들이 대각선 방향으로 신장된 슬라이드 라우팅 구조를 포함하여 감소된 사이즈 및 향상된 동작 특성을 가질 수 있다.

Description

적층형 이미지 센서 및 이를 포함하는 시스템{STACKED IMAGE SENSOR AND SYSTEM INCLUDING THE SAME}

본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 적층형 이미지 센서 및 이를 포함하는 시스템에 관한 것이다.

최근 스마트폰, 태블릿 등과 같은 모바일 기기는 소형화를 위한 집적 기술, 패키징 기술 등을 요구하고 있다. 이러한 모바일 기기의 소형화 추세에 따라서 이미지 센서 패키지에 대한 소형화가 지속적으로 요구되고 있다. 이미지 센서를 소형화하는 것은 물론 제조 공정의 비용을 절감하는 관점에서, 하나의 반도체 다이에는 픽셀 어레이만을 배치하고 다른 하나의 반도체 다이에는 픽셀 어레이 이외의 회로를 배치한 후 상기 두 개의 반도체 다이를 적층하는 구조가 필수적인 구조가 되고 있다. 이러한 적층 구조에서 픽셀 어레이의 집적도 및 해상도가 증가할수록 픽셀 어레이를 구동하기 위한 회로의 설계 마진이 감소하고 설계에 대한 제약이 증가한다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 사이즈를 감소하고 회로 배치의 자유도를 증가할 수 있는 적층형 이미지 센서를 제공하는 것이다.

또한 본 발명의 일 목적은, 사이즈를 감소하고 회로 배치의 자유도를 증가할 수 있는 적층형 이미지 센서를 포함하는 시스템을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 이미지 센서는 제1 반도체 다이 및 제2 반도체 다이를 포함한다. 상기 제1 반도체 다이는 복수의 픽셀들이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된 픽셀 어레이, 행 방향으로 신장되어 상기 픽셀 어레이의 상변 또는 하변과 인접하여 배치되는 제1 열 층간 연결부 및 대각선 방향으로 신장되어 상기 픽셀 열들과 상기 제1 열 층간 연결부를 연결하는 열 라우팅 배선들을 포함한다. 상기 제2 반도체 다이는 상기 제1 반도체 다이와 함께 적층되고, 상기 제1 열 층간 연결부에 상응하는 위치에 배치되어 상기 제1 열 층간 연결부와 연결되는 제2 열 층간 연결부 및 상기 제2 열 층간 연결부에 연결되는 열 제어 회로를 포함한다.

일 실시예에 있어서, 상기 열 라우팅 배선들은 서로 평행할 수 있다.

일 실시예에 있어서, 상기 열 제어 회로는 상기 열 라우팅 배선들, 상기 제1 열 층간 연결부, 상기 제2 열 층간 연결부를 통하여 상기 픽셀 열들과 각각 연결되는 복수의 열 단위 회로들을 포함하고, 상기 픽셀 열들 사이의 피치는 상기 열 단위 회로들 사이의 피치와 동일할 수 있다.

일 실시예에 있어서, 상기 픽셀 어레이의 행 방향의 길이와 상기 제1 열 층간 연결부의 행 방향의 길이는 동일할 수 있다.

일 실시예에 있어서, 상기 제1 열 층간 연결부는 상기 픽셀 어레이에 대해서 행 방향으로 평행이동하여 상기 제1 열 층간 연결부의 행 방향의 중심 위치는 상기 픽셀 어레이의 행 방향의 중심 위치와 상이할 수 있다.

일 실시예에 있어서, 상기 픽셀 어레이의 상기 픽셀 열들과 상기 열 제어 회로 사이의 전도 경로들은 동일한 부하를 가질 수 있다.

일 실시예에 있어서, 상기 제1 반도체 다이는 상기 픽셀들이 형성되는 제1 반도체 기판 및 상기 제1 반도체 기판 위에 형성되고 상기 픽셀들에 연결되는 제1 전도성 경로들이 형성되는 제1 유전층을 포함하고, 상기 제2 반도체 다이는 상기 열 제어 회로가 형성되는 제2 반도체 기판 및 상기 제2 반도체 기판 위에 형성되고 상기 열 제어 회로에 연결되는 제2 전도성 경로들이 형성되는 제2 유전층을 포함할 수 있다.

일 실시예에 있어서, 상기 제1 반도체 다이와 상기 제2 반도체 다이는 상기 제1 유전층의 상면과 상기 제2 유전층의 상면이 서로 접착되도록 적층되고, 상기 제1 반도체 기판의 하면을 통하여 입사광을 수신하는 후방 조사 센서일 수 있다.

일 실시예에 있어서, 상기 제1 열 층간 연결부는, 상기 제1 유전층의 상면에 행 방향으로 배열된 복수의 제1 열 본딩 패드들 및 상기 제1 유전층에 형성된 상기 열 라우팅 배선들과 상기 제1 열 본딩 패드들을 각각 연결하는 복수의 수직 콘택들을 포함할 수 있다.

일 실시예에 있어서, 상기 제2 열 층간 연결부는, 상기 제2 유전층의 상면에 행 방향으로 배열되어 상기 제1 열 본딩 패드들과 각각 연결되는 복수의 제2 열 본딩 패드들 및 상기 제2 반도체 기판에 형성된 상기 열 제어 회로와 상기 제2 열 본딩 패드들을 각각 연결하는 복수의 수직 콘택들을 포함할 수 있다.

일 실시예에 있어서, 상기 제1 반도체 다이와 상기 제2 반도체 다이는 상기 제1 반도체 기판의 하면과 상기 제2 유전층의 상면이 서로 접착되도록 적층되고, 상기 제1 유전층의 상면을 통하여 입사광을 수신하는 전방 조사 센서일 수 있다.

일 실시예에 있어서, 상기 제1 열 층간 연결부는, 상기 제1 유전층의 상면에 행 방향으로 배열된 복수의 제1 열 본딩 패드들 및 상기 제1 유전층에 형성된 상기 열 라우팅 배선들과 상기 제1 열 본딩 패드들을 각각 연결하도록 상기 제1 반도체 기판을 관통하는 복수의 관통-실리콘 비아들을 포함할 수 있다.

일 실시예에 있어서, 상기 제1 반도체 다이는, 열 방향으로 신장되어 상기 픽셀 어레이의 좌변 또는 우변과 인접하여 배치되는 제1 행 층간 연결부 및 대각선 방향으로 신장되어 상기 픽셀 행들과 상기 제1 행 층간 연결부를 연결하는 행 라우팅 배선들을 더 포함하고, 상기 제2 반도체 다이는, 상기 제1 행 층간 연결부에 상응하는 위치에 배치되어 상기 제1 행 층간 연결부와 연결되는 제2 행 층간 연결부 및 상기 제2 행 층간 연결부에 연결되는 행 제어 회로를 더 포함할 수 있다.

일 실시예에 있어서, 상기 행 라우팅 배선들은 서로 평행할 수 있다.

일 실시예에 있어서, 상기 행 제어 회로는 상기 행 라우팅 배선들, 상기 제1 열 층간 연결부, 상기 제2 열 층간 연결부를 통하여 상기 픽셀 행들과 각각 연결되는 복수의 행 단위 회로들을 포함하고, 상기 픽셀 행들 사이의 피치는 상기 행 단위 회로들 사이의 피치와 동일할 수 있다.

일 실시예에 있어서, 상기 픽셀 어레이의 행 방향의 길이와 상기 제1 열 층간 연결부의 행 방향의 길이는 동일하고, 상기 제1 행 층간 연결부는 상기 픽셀 어레이에 대해서 열 방향으로 평행이동하여 상기 제1 행 층간 연결부의 열 방향의 중심 위치는 상기 픽셀 어레이의 열 방향의 중심 위치와 상이할 수 있다.

일 실시예에 있어서, 상기 픽셀 어레이의 상기 픽셀 행들과 상기 행 제어 회로 사이의 전도 경로들은 동일한 부하를 가질 수 있다.

일 실시예에 있어서, 상기 제2 반도체 다이는 타이밍 콘트롤러 및 기준 신호 발생기를 더 포함하고, 상기 타이밍 콘트롤러 및 상기 기준 신호 발생기 중 적어도 하나는 제2 열 층간 연결부와 상기 제2 행 층간 연결부 사이에 상응하는 상기 제2 반도체 다이의 코너 영역에 형성될 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 적층형 이미지 센서는 제1 반도체 다이 및 제2 반도체 다이를 포함한다. 상기 제1 반도체 다이는 복수의 픽셀들이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된 픽셀 어레이, 행 방향으로 신장되어 상기 픽셀 어레이의 상변 또는 하변과 인접하여 배치되는 제1 열 층간 연결부, 열 방향으로 신장되어 상기 픽셀 어레이의 좌변 또는 우변과 인접하여 배치되는 제1 행 층간 연결부, 상기 픽셀 열들과 상기 제1 열 층간 연결부를 연결하는 열 라우팅 배선들 및 상기 픽셀 행들과 상기 제1 행 층간 연결부를 연결하는 행 라우팅 배선들을 포함한다. 상기 제2 반도체 다이는 상기 제1 반도체 다이와 함께 적층되고, 상기 제1 열 층간 연결부에 상응하는 위치에 배치되어 상기 제1 열 층간 연결부와 연결되는 제2 열 층간 연결부, 상기 제1 행 층간 연결부에 상응하는 위치에 배치되어 상기 제1 행 층간 연결부와 연결되는 제2 행 층간 연결부, 상기 제2 열 층간 연결부에 연결되는 열 제어 회로 및 상기 제2 행 층간 연결부에 연결되는 행 제어 회로를 포함한다. 상기 열 라우팅 배선들 및 상기 행 라우팅 배선들 중 적어도 하나는 대각선 방향으로 신장된다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 프로세서 및 상기 프로세서에 의해 제어되는 적층형 이미지 센서를 포함한다. 상기 적층형 이미지 센서는 제1 반도체 다이 및 제2 반도체 다이를 포함한다. 상기 제1 반도체 다이는 복수의 픽셀들이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된 픽셀 어레이, 행 방향으로 신장되어 상기 픽셀 어레이의 상변 또는 하변과 인접하여 배치되는 제1 열 층간 연결부 및 대각선 방향으로 신장되어 상기 픽셀 열들과 상기 제1 열 층간 연결부를 연결하는 열 라우팅 배선들을 포함한다. 상기 제2 반도체 다이는 상기 제1 반도체 다이와 함께 적층되고, 상기 제1 열 층간 연결부에 상응하는 위치에 배치되어 상기 제1 열 층간 연결부와 연결되는 제2 열 층간 연결부 및 상기 제2 열 층간 연결부에 연결되는 열 제어 회로를 포함한다.

본 발명의 실시예들에 따른 적층형 이미지 센서는, 라우팅 배선들이 대각선 방향으로 신장된 슬라이드 라우팅 구조(slide routing structure)를 이용하여 회로 배치에 있어서의 자유도를 증가시키고 적층형 이미지 센서 및 이를 포함하는 시스템의 사이즈를 감소할 수 있다.

또한 본 발명의 실시예들에 따른 적층형 이미지 센서는, 상기 슬라이드 라우팅 구조를 이용하여 픽셀 어레이와 열 제어 회로 사이의 전도 경로의 부하를 모든 열들에 대해 균일하게 구현하거나 픽셀 어레이와 행 제어 회로 사이의 전도 경로의 부하를 모든 행들에 대해 균일하게 구현함으로써 적층형 이미지 센서 및 이를 포함하는 시스템의 동작 특성 및 성능을 향상시킬 수 있다.

도 1은 본 발명의 실시예들에 따른 적층형 이미지 센서를 나타내는 사시도이다.
도 2는 도 1의 적층형 이미지 센서의 반도체 다이들을 분리하여 나타내는 분리 사시도이다.
도 3 및 도 4는 도 1의 적층형 이미지 센서에 적용된 슬라이드 라우팅 구조를 나타내는 도면들이다.
도 5는 본 발명의 실시예들에 따른 적층형 이미지 센서를 나타내는 블록도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 적층형 이미지 센서의 레이아웃을 나타내는 도면들이다.
도 7a 내지 도 7d는 도 5의 적층형 이미지 센서에 포함되는 픽셀들의 실시예들을 나타내는 도면들이다.
도 8은 본 발명의 일 실시예에 따른 적층형 이미지 센서를 나타내는 단면도이다.
도 9는 도 8의 적층형 이미지 센서에 구현된 슬라이드 라우팅 구조를 나타내는 도면이다.
도 10은 본 발명의 일 실시예에 따른 적층형 이미지 센서를 나타내는 단면도이다.
도 11은 도 10의 적층형 이미지 센서에 구현된 슬라이드 라우팅 구조를 나타내는 도면이다.
도 12는 본 발명의 일 실시예에 따른 적층형 이미지 센서를 나타내는 단면도이다.
도 13은 본 발명의 실시예들에 따른 적층형 이미지 센서의 제조 과정을 설명하기 위한 도면이다.
도 14는 본 발명의 실시예들에 따른 적층형 이미지 센서를 포함하는 카메라 시스템을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 적층형 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 16은 도 15의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 적층형 이미지 센서를 나타내는 사시도이고, 도 2는 도 1의 적층형 이미지 센서의 반도체 다이들을 분리하여 나타내는 분리 사시도이다.

도 1 및 도 2를 참조하면, 적층형 이미지 센서(10)는 수직 방향(Z)으로 적층된 제1 반도체 다이(semiconductor die)(100) 및 제2 반도체 다이(200)를 포함한다. 예를 들어, 도 1 및 도 2에 도시된 바와 같이 제2 반도체 다이(200) 위에 제1 반도체 다이(100)가 적층될 수 있다.

제1 반도체 다이(100)는 픽셀 어레이(110), 제1 열 층간 연결부(120), 열 라우팅 배선들(130), 제2 행 층간 연결부(140) 및 행 라우팅 배선들(150)을 포함할 수 있다.

픽셀 어레이(110)에는 도 5에 도시된 바와 같이 복수의 픽셀들(PX)이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된다. 제1 열 층간 연결부(120)는 행 방향(X)으로 신장되어(extended) 픽셀 어레이(110)의 상변 또는 하변과 인접하여 배치된다. 제1 행 층간 연결부(140)는 열 방향(Y)으로 신장되어 픽셀 어레이(110)의 좌변 또는 우변과 인접하여 배치된다. 예를 들어, 도 1 및 도 2에 도시된 바와 같이 제1 열 층간 연결부(120)는 픽셀 어레이(110)의 하변과 인접하여 배치될 수 있고, 제1 행 층간 연결부(120)는 픽셀 어레이(110)의 우변과 인접하여 배치될 수 있다. 열 라우팅 배선들(130)은 픽셀 어레이(110)의 픽셀 열들과 제1 열 층간 연결부(120)를 연결한다. 행 라우팅 배선들(150)은 픽셀 어레이(110)의 픽셀 행들과 제1 행 층간 연결부(140)를 연결한다.

제2 반도체 다이(200)는 제2 열 층간 연결부(220), 열 제어 회로(CCC)(230), 제2 행 층간 연결부(240) 및 행 제어 회로(RCC)(250)를 포함할 수 있다.

제2 열 층간 연결부(220)는 반도체 다이들(100, 200)의 적층시 제1 열 층간 연결부(120)에 연결되도록 제1 열 층간 연결부(120)에 상응하는 위치에서 제2 반도체 다이(200)에 배치된다. 제2 행 층간 연결부(240)는 반도체 다이들(100, 200)의 적층시 제1 행 층간 연결부(140)에 연결되도록 제1 행 층간 연결부(140)에 상응하는 위치에서 제2 반도체 다이(200)에 배치된다. 열 제어 회로(230)는 제2 열 층간 연결부(220)에 연결되고, 행 제어 회로(250)는 제2 행 층간 연결부(240)에 연결된다. 결과적으로, 제2 반도체 다이(200)에 배치된 열 제어 회로(230)는 제1 열 층간 연결부(120) 및 제2 열 층간 연결부(220)를 통하여 제1 반도체 다이(100)에 배치된 픽셀 어레이(110)의 픽셀 열들에 연결될 수 있고, 제2 반도체 다이(200)에 배치된 행 제어 회로(250)는 제1 행 층간 연결부(140) 및 제2 행 층간 연결부(240)를 통하여 제1 반도체 다이(100)에 배치된 픽셀 어레이(110)의 픽셀 행들에 연결될 수 있다.

후술하는 바와 같이, 층간 연결부들(120, 140, 220, 240)의 각각은 반도체 다이의 표면에 형성되는 본딩 패드들, 반도체 다이의 유전층에 형성되는 수직 콘택들, 반도체 다이의 반도체 기판을 관통하는 관통-실리콘 비아들을 포함할 수 있다. 열 제어 회로(230)는 픽셀 어레이(110)의 픽셀 열들로부터 제공되는 아날로그 신호들을 디지털 신호들로 변환하기 위한 비교기들, 카운터들 및 이중 상관 샘플링 회로들을 포함할 수 있다. 행 제어 회로(250)는 픽셀 어레이(110)의 픽셀 행들에 일정한 전압들을 인가하기 위한 구동기들을 포함할 수 있다. 한편 도 2에 도시하지는 않았으나, 제2 반도체 다이(200)에는 타이밍 콘트롤러, 기준 신호 발생기, 디지털 회로 등을 더 포함할 수 있다.

본 발명의 실시예들에 따라서 열 라우팅 배선들(130) 및/또는 행 라우팅 배선들(150)은 대각선 방향으로 신장되는 슬라이드 라우팅 구조를 가질 수 있다. 여기서 대각선 방향(diagonal direction)은 반도체 다이의 상면 및 하면과는 평행하되 행 방향(X)과도 평행하지 않고 열 방향(Y)과도 평행하지 않은 임의의 일 방향일 수 있다. 상기 슬라이드 라우팅 구조를 이용하여 회로 배치에 있어서의 자유도를 증가시키고 적층형 이미지 센서 및 이를 포함하는 시스템의 사이즈를 감소할 수 있다. 또한 상기 슬라이드 라우팅 구조를 이용하여 픽셀 어레이(110)와 열 제어 회로(230) 사이의 전도 경로의 부하를 모든 열들에 대하여 균일하게 구현하거나 픽셀 어레이(110)와 행 제어 회로(250) 사이의 전도 경로의 부하를 모든 행들에 대해 균일하게 구현함으로써 적층형 이미지 센서 및 이를 포함하는 시스템의 동작 특성 및 성능을 향상시킬 수 있다.

도 3 및 도 4는 도 1의 적층형 이미지 센서에 적용된 슬라이드 라우팅 구조를 나타내는 도면들이다.

도 3은 제1 열 층간 연결부(120) 및 열 라우팅 배선들(130)이 슬라이드 라우팅 구조로 구현된 실시예를 나타내고, 도 4는 제1 행 층간 연결부(140) 및 행 라우팅 배선들(150)이 슬라이드 라우팅 구조로 구현된 실시예를 나타낸다.

도 3을 참조하면, 제1 반도체 다이(100)에 형성된 픽셀 어레이(110)의 픽셀 열들은 도 5에 도시된 바와 같이 열 데이터 라인들(CDL)에 각각 연결될 수 있다. 픽셀 열들 사이의 피치(PTX1)는 인접한 두 개의 열 데이터 라인들(CDL) 사이의 간격으로 정의될 수 있다. 제1 열 층간 연결부(120)는 행 방향(X)으로 배열된 복수의 제1 열 본딩 패드들(PAD1)을 포함할 수 있다. 제1 열 본딩 패드들(PAD1)은 도 8에 도시된 바와 같이 제2 반도체 다이(200)와 접착되는 제1 반도체 다이(100)의 표면에 배치될 수 있다. 열 라우팅 배선들(130)은 제1 반도체 다이(100)의 유전층에 형성되고, 따라서 열 라우팅 배선들(130)은 수직 콘택 등을 매개로 하여 제1 반도체 다이(100)의 표면에 형성된 제1 열 본딩 패드들(PAD1)과 연결될 수 있다.

본 발명의 실시예들에 따라서 열 라우팅 배선들(130)은 대각선 방향으로 신장되어 열 데이터 라인들(CDL)과 제1 열 본딩 패드들(PAD1)을 각각 연결할 수 있다. 픽셀 어레이(110)의 행 방향(X)의 길이(LX1)는 제1 열 층간 연결부(120)의 행 방향(X)의 길이와 동일하고 열 라우팅 배선들(130)은 서로 평행할 수 있다. 제1 열 층간 연결부(120)는 픽셀 어레이(110)에 대해서 행 방향(X)으로 평행이동하여 제1 열 층간 연결부(120)의 행 방향(X)의 중심 위치(CX2)는 픽셀 어레이(110)의 행 방향(X)의 중심 위치(CX1)와 상이할 수 있다.

제2 반도체 다이(200)에는 제2 열 층간 연결부(220)가 제1 열 층간 연결부(120)에 상응하는 위치에 배치되어 적층시 제1 열 층간 연결부(120)와 제2 열 층간 연결부(220)가 서로 연결될 수 있다. 즉, 제2 열 층간 연결부(220)는 행 방향(X)으로 배열되어 적층시 제1 열 본딩 패드들(PAD1)과 연결되는 복수의 제2 열 본딩 패드들(PAD2)을 포함할 수 있다. 제2 열 본딩 패드들(PAD2)은 도 8에 도시된 바와 같이 제1 반도체 다이(100)와 접착되는 제2 반도체 다이(200)의 표면에 배치될 수 있다.

열 제어 회로(230)는 열 라우팅 배선들(130), 제1 열 층간 연결부(120) 및 제2 열 층간 연결부(220)를 통하여 픽셀 어레이(110)의 픽셀 열들, 즉 열 데이터 라인들(CDL)과 각각 연결되는 복수의 열 단위 회로들(CU)을 포함할 수 있다. 열 단위 회로들(CU)의 각각은 상응하는 열 데이터 라인(CDL)으로부터의 아날로그 신호를 디지털 신호로 변환하기 위한 비교기, 카운터 등을 포함할 수 있다. 열 단위 회로들(CU)은 제2 열 본딩 패드들(PAD2)과 각각 매칭되도록 행 방향(X)으로 배열될 수 있다. 결과적으로 제1 반도체 다이(100)에 형성된 픽셀 어레이(100)의 픽셀 열들 사이의 피치(PTX1)는 열 단위 회로들(CU) 사이의 피치(PTX2)와 동일할 수 있다. 다만, 제2 열 층간 연결부(220)는 제1 열 층간 연결부(120)와 마찬가지로 픽셀 어레이(110)에 대해서 행 방향(X)으로 평행이동하여 제2 열 층간 연결부(220)의 행 방향(X)의 중심 위치(CX2)는 픽셀 어레이(110)의 행 방향(X)의 중심 위치(CX1)와 상이할 수 있다.

열 단위 회로들(CU) 사이의 피치(PTX2)를 픽셀 열들 사이의 피치(PTX1)보다 작게 구현할 수 있는 경우에는 설계 마진이 확보될 수 있고 회로 배치의 제약이 심하지 않다. 그러나, 픽셀 어레이의 집적도 및 해상도가 증가할수록 픽셀 어레이를 구동하기 위한 회로의 설계 마진이 감소하고 설계에 대한 제약이 증가한다. 픽셀 열들 사이의 피치(PTX1)가 약 1 μm (micrometer)가 되면 열 단위 회로들(CU) 사이의 피치(PTX2)를 픽셀 열들 사이의 피치(PTX1)보다 작게 구현하는 것이 어렵게 된다. 이 경우, 제2 반도체 다이(200)에서 열 제어 회로(230)와 행 제어 회로(250)가 겹치게 되어 불가피하게 이미지 센서의 사이즈를 증가시켜야 한다. 본 발명의 실시예들에 따른 적층형 이미지 센서는, 라우팅 배선들이 대각선 방향으로 신장된 슬라이드 라우팅 구조를 이용하여 회로 배치에 있어서의 자유도를 증가시키고 적층형 이미지 센서 및 이를 포함하는 시스템의 사이즈를 감소할 수 있다.

또한 열 단위 회로들(CU) 사이의 피치(PTX2)를 픽셀 열들 사이의 피치(PTX1)보다 작게 구현하는 스파이더 라우팅 구조(spider routing structure)의 경우에는 열마다 라우팅의 길이가 달라서 신호 경로들의 부하의 차이로 인하여 동작 특성이 저하되는 경향이 있다. 본 발명의 실시예들에 따라서, 열 단위 회로들(CU) 사이의 피치(PTX2)를 픽셀 열들 사이의 피치(PTX1)와 동일하게 하고 열 라우팅 배선들(130)은 서로 평행하게 동일한 길이로서 구현할 수 있다. 상기 슬라이드 라우팅 구조를 이용하여 픽셀 어레이와 열 제어 회로 사이의 전도 경로의 부하를 모든 열들에 대해 균일하게 구현함으로써 적층형 이미지 센서 및 이를 포함하는 시스템의 동작 특성 및 성능을 향상시킬 수 있다.

도 4를 참조하면, 제1 반도체 다이(100)에 형성된 픽셀 어레이(110)의 픽셀 행들은 도 5에 도시된 바와 같이 행 선택 라인들(RSL)에 각각 연결될 수 있다. 픽셀 행들 사이의 피치(PTY1)는 인접한 두 개의 행 선택 라인들(RSL) 사이의 간격으로 정의될 수 있다. 제1 행 층간 연결부(140)는 열 방향(Y)으로 배열된 복수의 제1 행 본딩 패드들(PAD3)을 포함할 수 있다. 제1 행 본딩 패드들(PAD3)은 제2 반도체 다이(200)와 접착되는 제1 반도체 다이(100)의 표면에 배치될 수 있다. 행 라우팅 배선들(150)은 제1 반도체 다이(100)의 유전층에 형성되고, 따라서 행 라우팅 배선들(150)은 수직 콘택 등을 매개로 하여 제1 반도체 다이(100)의 표면에 형성된 제1 행 본딩 패드들(PAD3)과 연결될 수 있다.

본 발명의 실시예들에 따라서 행 라우팅 배선들(150)은 대각선 방향으로 신장되어 행 선택 라인들(RSL)과 제1 행 본딩 패드들(PAD3)을 각각 연결할 수 있다. 픽셀 어레이(110)의 열 방향(Y)의 길이(LY1)는 제1 행 층간 연결부(140)의 열 방향(Y)의 길이와 동일하고 행 라우팅 배선들(150)은 서로 평행할 수 있다. 제1 행 층간 연결부(140)는 픽셀 어레이(110)에 대해서 열 방향(Y)으로 평행이동하여 제1 행 층간 연결부(140)의 열 방향(Y)의 중심 위치(CY2)는 픽셀 어레이(110)의 열 방향(Y)의 중심 위치(CY1)와 상이할 수 있다.

제2 반도체 다이(200)에는 제2 행 층간 연결부(240)가 제1 행 층간 연결부(140)에 상응하는 위치에 배치되어 적층시 제1 행 층간 연결부(140)와 제2 행 층간 연결부(240)가 서로 연결될 수 있다. 즉, 제2 행 층간 연결부(240)는 열 방향(Y)으로 배열되어 적층시 제1 행 본딩 패드들(PAD3)과 연결되는 복수의 제2 행 본딩 패드들(PAD4)을 포함할 수 있다. 제2 행 본딩 패드들(PAD4)은 제1 반도체 다이(100)와 접착되는 제2 반도체 다이(200)의 표면에 배치될 수 있다.

행 제어 회로(250)는 행 라우팅 배선들(150), 제1 행 층간 연결부(140) 및 제2 행 층간 연결부(240)를 통하여 픽셀 어레이(110)의 픽셀 행들, 즉 행 선택 라인들(RSL)과 각각 연결되는 복수의 행 단위 회로들(RU)을 포함할 수 있다. 행 단위 회로들(RU)의 각각은 상응하는 행 선택 라인(RSL)에 일정한 전압을 인가하기 위한 구동기를 포함할 수 있다. 행 단위 회로들(RU)은 제2 행 본딩 패드들(PAD4)과 각각 매칭되도록 열 방향(Y)으로 배열될 수 있다. 결과적으로 제1 반도체 다이(100)에 형성된 픽셀 어레이(100)의 픽셀 행들 사이의 피치(PTY1)는 행 단위 회로들(RU) 사이의 피치(PTY2)와 동일할 수 있다. 다만, 제2 행 층간 연결부(240)는 제1 행 층간 연결부(140)와 마찬가지로 픽셀 어레이(110)에 대해서 열 방향(Y)으로 평행이동하여 제2 행 층간 연결부(240)의 열 방향(Y)의 중심 위치(CY2)는 픽셀 어레이(110)의 열 방향(Y)의 중심 위치(CY1)와 상이할 수 있다.

이와 같이, 본 발명의 실시예들에 따른 적층형 이미지 센서는, 열 라우팅 배선들(130)뿐만 아니라 행 라우팅 배선들(150)을 슬라이드 라우팅 구조로 구현함으로써 회로 배치에 있어서의 자유도를 증가시키고 적층형 이미지 센서 및 이를 포함하는 시스템의 사이즈를 감소할 수 있다.

도 5는 본 발명의 실시예들에 따른 적층형 이미지 센서를 나타내는 블록도이다.

도 5를 참조하면, 적층형 이미지 센서(10)는 제1 반도체 다이(100) 및 제2 반도체 다이(200)를 포함할 수 있다. 전술한 바와 같이, 픽셀 어레이(110)는 제1 반도체 다이(100)에 배치되고 그 밖의 회로들, 즉 열 제어 회로(CCC), 행 제어 회로(RCC)(250), 타이밍 콘트롤러(TMC)(260), 기준 신호 발생기(REF)(270), 디지털 회로(DGT)(280) 등은 제2 반도체 다이(200)에 배치될 수 있다.

픽셀 어레이(110)에는 복수의 픽셀들(PX)이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열될 수 있다. 픽셀들(PX)의 구성 및 동작은 도 7A 내지 7D를 참조하여 후술한다. 동일한 픽셀 행에 속하는 픽셀들(PX)은 각각의 행 선택 라인(RSL)에 공통으로 연결될 수 있고, 동일한 픽셀 열에 속하는 픽셀들(PX)은 각각의 열 데이터 라인(CDL)에 공통으로 연결될 수 있다.

제1 반도체 다이(100)에 배치된 픽셀 어레이(110)의 픽셀 열들을 제2 반도체 다이(200)에 배치된 열 제어 회로(230)에 연결하기 위하여 제1 열 층간 연결부(120) 및 열 라우팅 배선들(130)이 제1 반도체 다이(100)에 형성되고, 제2 열 층간 연결부(220)가 제2 반도체 다이(200)에 형성될 수 있다. 한편, 제1 반도체 다이(100)에 배치된 픽셀 어레이(110)의 픽셀 행들을 제2 반도체 다이(200)에 배치된 행 제어 회로(250)에 연결하기 위하여 제1 행 층간 연결부(140) 및 행 라우팅 배선들(150)이 제1 반도체 다이(100)에 형성되고, 제2 행 층간 연결부(240)가 제2 반도체 다이(200)에 형성될 수 있다. 전술한 바와 같이, 열 라우팅 배선들(130) 및 행 라우팅 배선들(150) 중 적어도 하나는 대각선 방향으로 신장되는 슬라이드 라우팅 구조로 구현될 수 있다.

열 제어 회로(230)는 픽셀 어레이(110)의 픽셀 열들로부터 제공되는 아날로그 신호들을 디지털 신호들로 변환하기 위한 비교기들, 카운터들 및 이중 상관 샘플링 회로들을 포함할 수 있다. 행 제어 회로(250)는 픽셀 어레이(110)의 픽셀 행들에 일정한 전압들을 인가하기 위한 구동기들을 포함할 수 있다. 기준 신호 발생기(270)는 램프 신호와 같은 기준 신호를 발생하여 열 제어 회로(230)에 제공할 수 있다. 디지털 회로(280)는 열 제어 회로(230)로부터 제공되는 디지털 신호들을 처리하기 위한 이미지 신호 프로세서(ISP), 저장 장치, 신호의 입출력을 위한 인터페이스 회로, 전압 공급 회로 등을 포함할 수 있다. 타이밍 콘트롤러(260)는 적층형 이미지 센서(10)의 전반적인 동작을 제어하기 위한 신호들을 발생하여 상응하는 회로들에 각각 제공할 수 있다.

도 6a 및 도 6b는 본 발명의 일 실시예에 따른 적층형 이미지 센서의 레이아웃을 나타내는 도면들이다.

도 6a 및 도 6b를 참조하면, 제1 반도체 다이(100)는 픽셀 어레이(110), 제1 열 층간 연결부(120), 열 라우팅 배선들(130), 제2 행 층간 연결부(140) 및 행 라우팅 배선들(150)을 포함할 수 있다. 제2 반도체 다이(200)는 제2 열 층간 연결부(220), 열 제어 회로(CCC)(230), 제2 행 층간 연결부(240), 행 제어 회로(RCC)(250) 및 디지털 회로(DGT)를 포함할 수 있다.

전술한 바와 같이, 본 발명의 실시예들에 따라서 열 라우팅 배선들(130) 및/또는 행 라우팅 배선들(150)은 대각선 방향으로 신장되는 슬라이드 라우팅 구조를 가질 수 있다. 여기서 대각선 방향(diagonal direction)은 반도체 다이의 상면 및 하면과는 평행하되 행 방향(X)과도 평행하지 않고 열 방향(Y)과도 평행하지 않은 임의의 일 방향일 수 있다. 상기 슬라이드 라우팅 구조를 이용하여 회로 배치에 있어서의 자유도를 증가시키고 적층형 이미지 센서 및 이를 포함하는 시스템의 사이즈를 감소할 수 있다. 또한 상기 슬라이드 라우팅 구조를 이용하여 픽셀 어레이(110)와 열 제어 회로(230) 사이의 전도 경로의 부하를 모든 열들에 대하여 균일하게 구현하거나 픽셀 어레이(110)와 행 제어 회로(250) 사이의 전도 경로의 부하를 모든 행들에 대해 균일하게 구현함으로써 적층형 이미지 센서 및 이를 포함하는 시스템의 동작 특성 및 성능을 향상시킬 수 있다.

도 6A에 도시된 바와 같이, 열 제어 회로(230)는 제2 열 층간 연결부(220)에 인접하여 배치되고 행 제어 회로9250)는 제2 행 층간 연결부(240)에 인접하여 배치된다. 도 3을 참조하여 전술한 바와 같이, 열 제어 회로(230)는 픽셀 열들에 각각 상응하고 제2 열 층간 연결부(220)의 제2 열 본딩 패드들(PAD2)과 각각 매칭되도록 행 방향(X)으로 배열되는 열 단위 회로들(CU)을 포함할 수 있다. 도 4를 참조하여 전술한 바와 같이, 행 제어 회로(250)는 픽셀 행들에 각각 상응하고 제2 행 층간 연결부(240)의 제2 행 본딩 패드들(PAD4)과 각각 매칭되도록 열 방향(Y)으로 배열되는 행 단위 회로들(RU)을 포함할 수 있다.

디지털 회로(280)는 이미지 신호 프로세서(ISP), 저장 장치, 신호의 입출력을 위한 인터페이스 회로, 전압 공급 회로 등의 다양한 회로들을 포함하므로 상대적으로 넓은 면적을 차지할 수 있다. 설계 과정에서 열 제어 회로(230)와 행 제어 회로(250)가 먼저 배치되고 디지털 회로(280)는 그 밖의 영역을 이용하여 배치될 수 있다.

예를 들어, 도 6a 및 도 6b에 도시된 바와 같이, 제1 열 층간 연결부(120) 및 제2 열 층간 연결부(220)는 픽셀 어레이(110)에 대해서 왼쪽으로 평행이동하고, 제1 행 층간 연결부(140) 및 제2 행 층간 연결부(240)는 픽셀 어레이(110)에 대해서 위쪽으로 평행이동할 수 있고, 이 경우 제2 반도체 다이(200)의 우하 부분에 코너 영역(CON)(261)이 확보 될 수 있다. 적층형 이미지 센서의 전반적인 동작을 제어하는 타이밍 콘트롤러 및 열 제어 회로(230)에 기준 신호를 제공하는 기준 신호 발생기 중 적어도 하나는 제2 열 층간 연결부(220)와 제2 행 층간 연결부(240) 사이에 상응하는 제2 반도체 다이(200)의 코너 영역(261)에 형성될 수 있다. 이와 같이, 슬라이드 라우팅 구조를 이용하여 회로들을 효율적으로 배치함으로써 이미지 센서의 사이즈를 더욱 감소할 수 있다.

도 7a 내지 도 7d는 도 5의 적층형 이미지 센서에 포함되는 픽셀들의 실시예들을 나타내는 도면들이다.

도 7a 내지 도 7d에 도시된 단위 픽셀(20a, 20b, 20c, 20d)은 컬러 이미지 정보를 검출하기 위한 컬러 픽셀 또는 거리 정보를 검출하기 위한 깊이 픽셀로 이용될 수 있다.

도 7a를 참조하면, 단위 픽셀(20a)은, 광 감지 소자(Photo Sensitive Device)로서 포토다이오드(PD)를 포함하고, 독출 회로(Readout Circuit)로서 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다.

예를 들어, 포토다이오드(PD)는 p형 기판에 형성되는 n형 영역을 포함할 수 있으며, 상기 n형 영역과 상기 p형 기판이 p-n 접합 포토다이오드일 수 있다. 포토다이오드(PD)는 외부로부터 광(예를 들어, 가시광선 또는 적외선)을 수신하고, 수신된 광에 기초하여 광 전하(Photo Charge)를 생성한다. 실시예에 따라, 단위 픽셀(20a)은 포토다이오드(PD)와 함께, 또는 포토다이오드(PD)를 대신하여 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 등을 포함할 수 있다.

포토다이오드(PD)에서 생성된 광 전하는 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송된다. 예를 들어, 전송 제어 신호(TG)가 제1 레벨(예컨대, 하이 레벨)을 가질 때에 전송 트랜지스터(TX)가 턴온되고, 포토다이오드(PD)에서 생성된 광 전하는 턴온된 전송 트랜지스터(TX)를 통하여 플로팅 디퓨전 노드(FD)로 전송될 수 있다.

드라이브 트랜지스터(DX)는 소스 팔로워 버퍼 증폭기(Source Follower buffer Amplifier) 역할을 하여 플로팅 디퓨전 노드(FD)에 충전된 전하에 대응하는 신호를 증폭할 수 있다. 선택 트랜지스터(SX)는 행 선택 라인(RSL)을 통하여 전달되는 선택 신호(SEL)에 응답하여 상기 증폭된 신호를 아날로그 데이터 신호(DATA)로서 열 데이터 라인(CDL)에 전송할 수 있다. 플로팅 디퓨전 노드(FD)는 리셋 트랜지스터(RX)에 의해 리셋될 수 있다. 예를 들어, 리셋 트랜지스터(RX)는 리셋 신호(RS)에 응답하여 플로팅 디퓨전 영역(FD)에 저장되어 있는 광 전하를 상관 이중 샘플링(CDS: Correlated Double Sampling) 동작을 위한 일정한 주기로 방전시킬 수 있다.

하나의 행 선택 라인(RSL)에는 동일한 행에 속하는 복수의 픽셀들이 공통으로 연결되어 하나의 픽셀 행을 형성할 수 있다. 또한, 하나의 열 데이터 라인(CDL)에는 동일한 열에 속하는 복수의 픽셀들이 공통으로 연결되어 하나의 픽셀 열을 형성할 수 있다.

도 7a에서는 하나의 포토다이오드(PD)와 4개의 트랜지스터들(TX, RX, DX, SX)을 구비하는 단위 픽셀을 예시하고 있지만 본 발명에 따른 실시예가 이에 한정되는 것은 아니다. 단위 픽셀의 다른 실시예가 도 7b 내지 도 7d에 도시된다.

도 7b를 참조하면, 단위 픽셀(20b)은, 광 감지 소자로서 포토다이오드(PD)를 포함하고, 독출 회로로서 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 즉, 단위 픽셀(20b)은 3-트랜지스터 구조를 가질 수 있다.

도 7c를 참조하면, 단위 픽셀(20c)은 광 감지 소자로서 포토다이오드(PD)를 포함하고, 독출 회로로서 전송 트랜지스터(TX), 게이트 트랜지스터(GX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 즉, 단위 픽셀(20c)은 5-트랜지스터 구조를 가질 수 있다. 게이트 트랜지스터(GX)는 선택 신호(SEL)에 응답하여 전송 제어 신호(TG)를 전송 트랜지스터(TX)에 선택적으로 인가할 수 있다.

도 7d를 참조하면, 단위 픽셀(20d)은 광 감지 소자로서 포토다이오드(PD)를 포함하고, 독출 회로로서 포토 트랜지스터(PX)(또는 포토 게이트), 전송 트랜지스터(TX), 리셋 트랜지스터(RX), 드라이브 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 즉, 단위 픽셀(20d)은 5-트랜지스터 구조를 가질 수 있다. 또한, 단위 픽셀(20d)은 게이트 트랜지스터(GX) 또는 바이어스 트랜지스터를 더 포함하는 6-트랜지스터 구조를 가질 수 있다.

포토 트랜지스터(PX)는 포토 게이트 신호(PG)에 응답하여 온/오프될 수 있다. 포토 트랜지스터(PX)가 온 상태일 때, 포토다이오드(PD)는 입사되는 빛을 감지하여 광 전하를 생성할 수 있다. 반면, 포토 트랜지스터(PX)가 오프 상태일 때, 포토다이오드(PD)는 입사되는 빛을 감지하지 않을 수 있다.

도 8은 본 발명의 일 실시예에 따른 적층형 이미지 센서를 나타내는 단면도이고, 도 9는 도 8의 적층형 이미지 센서에 구현된 슬라이드 라우팅 구조를 나타내는 도면이다.

도 8을 참조하면, 적층형 이미지 센서(11)는 수직 방향(Z)으로 적층된 제1 반도체 다이(101) 및 제2 반도체 다이(201)를 포함한다.

제1 반도체 다이(101)는 픽셀들(PX)이 형성되는 제1 반도체 기판(SUB1) 및 제1 반도체 기판(SUB1) 위에 형성되는 제1 유전층(DLY1)을 포함한다. 제1 유전층(DLY1)에는 픽셀들(PX)에 연결되는 제1 전도성 경로들이 형성된다. 도 8에는 제1 전도성 경로들의 예로서 열 데이터 라인(CDL), 열 라우팅 배선(131) 및 수직 콘택들(VC)이 도시되어 있다. 열 데이터 라인(CDL)은 수직 콘택들(VC)을 통하여 픽셀들(PX)에 연결될 수 있다. 수직 콘택들(VC)은 픽셀들(PX)의 액티브 영역들(AR)에 각각 연결될 수 있다. 각 픽셀(PX)의 상부에는 입사광(incident light)을 수신하기 위한 칼라 필터(CF) 및 마이크로 렌즈(ML)가 배치될 수 있다.

제2 반도체 다이(201)는 열 제어 회로, 즉 열 단위 회로들(CU)이 형성되는 제2 반도체 기판(SUB2) 및 제2 반도체 기판(SUB2) 위에 형성되는 제2 유전층(DLY2)을 포함한다. 제2 유전 층(DLY2)에는 열 단위 회로(CU)에 연결되는 제2 전도성 경로들이 형성된다. 도 8에는 제2 전도성 경로들의 예로서 열 데이터 라인(CDL), 금속 패턴(MP) 및 수직 콘택들(VC)이 도시되어 있다. 열 데이터 라인(CDL)은 수직 콘택들(VC) 및 금속 패턴(MP)을 통하여 열 단위 회로(CU)에 연결될 수 있다.

도 8에 도시된 바와 같이, 제1 반도체 다이(101)와 제2 반도체 다이(201)는 제1 유전층(DLY1)의 상면과 제2 유전층(DLY2)의 상면이 서로 접착되도록 적층될 수 있다. 즉 제1 반도체 다이(101)가 뒤집힌 상태로 제2 반도체 다이(201) 위에 적층될 수 있다. 결과적으로, 적층형 이미지 센서(11)는 제1 반도체 기판(SUB1)의 하면을 통하여 입사광을 수신하는 후방 조사 센서(back-side-illuminated sensor)에 해당할 수 있다.

전술한 제1 열 층간 연결부(120)는 제1 유전층(DLY1)의 상면에 행 방향(X)으로 배열된 복수의 제1 열 본딩 패드들(PAD1) 및 제1 유전층(DLY1)에 형성된 열 라우팅 배선들(131)과 제1 열 본딩 패드들(PAD1)을 각각 연결하는 복수의 수직 콘택들(VC)을 포함할 수 있다. 전술한 제2 열 층간 연결부(220)는 제2 유전층(DLY2)의 상면에 행 방향(X)으로 배열되어 제1 열 본딩 패드들(PAD1)과 각각 연결되는 복수의 제2 열 본딩 패드들(PAD2) 및 제2 반도체 기판(201)에 형성된 열 제어 회로(CU)와 제2 열 본딩 패드들(PAD2)을 각각 연결하는 복수의 수직 콘택들(VC)을 포함할 수 있다. 서로 다른 위치의 수직 콘택들(VC)은 금속 패던(MP)을 매개로 하여 상하로 연결될 수 있다.

도 8 및 9에 도시된 바와 같이, 열 데이터 라인들(CDL)과 열 라우팅 배선들(131)은 동일한 금속층에 형성될 수 있다. 이 경우, 열 데이터 라인들(CDL)과 열 라우팅 배선들(131)은 동일한 금속 공정을 통하여 일체적으로 형성될 수 있다. 열 라우팅 배선들(131)은 대각선 방향으로 신장되고 서로 평행할 수 있다. 결과적으로, 열 데이터 라인들(CDL), 열 라우팅 배선들(131), 제1 열 층간 연결부(120) 및 제2 열 층간 연결부(220)는 열마다 동일한 구조로 구현될 수 있다. 이와 같은 슬라이드 라우팅 구조를 이용하여 픽셀 어레이와 열 제어 회로 사이의 전도 경로의 부하를 모든 열들에 대해 균일하게 구현함으로써 적층형 이미지 센서 및 이를 포함하는 시스템의 동작 특성 및 성능을 향상시킬 수 있다.

도 10은 본 발명의 일 실시예에 따른 적층형 이미지 센서를 나타내는 단면도이고, 도 11은 도 10의 적층형 이미지 센서에 구현된 슬라이드 라우팅 구조를 나타내는 도면이다.

도 10을 참조하면, 적층형 이미지 센서(12)는 수직 방향(Z)으로 적층된 제1 반도체 다이(102) 및 제2 반도체 다이(202)를 포함한다.

제1 반도체 다이(102)는 픽셀들(PX)이 형성되는 제1 반도체 기판(SUB1) 및 제1 반도체 기판(SUB1) 위에 형성되는 제1 유전층(DLY1)을 포함한다. 제1 유전층(DLY1)에는 픽셀들(PX)에 연결되는 제1 전도성 경로들이 형성된다. 도 10에는 제1 전도성 경로들의 예로서 열 데이터 라인(CDL), 열 라우팅 배선(132) 및 수직 콘택들(VC)이 도시되어 있다. 열 데이터 라인(CDL)은 수직 콘택들(VC)을 통하여 픽셀들(PX)에 연결될 수 있다. 수직 콘택들(VC)은 픽셀들(PX)의 액티브 영역들(AR)에 각각 연결될 수 있다. 각 픽셀(PX)의 상부에는 입사광을 수신하기 위한 칼라 필터(CF) 및 마이크로 렌즈(ML)가 배치될 수 있다.

제2 반도체 다이(202)는 열 제어 회로, 즉 열 단위 회로들(CU)이 형성되는 제2 반도체 기판(SUB2) 및 제2 반도체 기판(SUB2) 위에 형성되는 제2 유전층(DLY2)을 포함한다. 제2 유전 층(DLY2)에는 열 단위 회로(CU)에 연결되는 제2 전도성 경로들이 형성된다. 도 10에는 제2 전도성 경로들의 예로서 열 데이터 라인(CDL), 금속 패턴(MP) 및 수직 콘택들(VC)이 도시되어 있다. 열 데이터 라인(CDL)은 수직 콘택들(VC) 및 금속 패턴(MP)을 통하여 열 단위 회로(CU)에 연결될 수 있다.

도 10에 도시된 바와 같이, 제1 반도체 다이(102)와 제2 반도체 다이(202)는 제1 유전층(DLY1)의 상면과 제2 유전층(DLY2)의 상면이 서로 접착되도록 적층될 수 있다. 즉 제1 반도체 다이(102)가 뒤집힌 상태로 제2 반도체 다이(202) 위에 적층될 수 있다. 결과적으로, 적층형 이미지 센서(12)는 제1 반도체 기판(SUB1)의 하면을 통하여 입사광을 수신하는 후방 조사 센서에 해당할 수 있다.

전술한 제1 열 층간 연결부(120)는 제1 유전층(DLY1)의 상면에 행 방향(X)으로 배열된 복수의 제1 열 본딩 패드들(PAD1) 및 제1 유전층(DLY1)에 형성된 열 라우팅 배선들(132)과 제1 열 본딩 패드들(PAD1)을 각각 연결하는 복수의 수직 콘택들(VC)을 포함할 수 있다. 전술한 제2 열 층간 연결부(220)는 제2 유전층(DLY2)의 상면에 행 방향(X)으로 배열되어 제1 열 본딩 패드들(PAD1)과 각각 연결되는 복수의 제2 열 본딩 패드들(PAD2) 및 제2 반도체 기판(202)에 형성된 열 제어 회로(CU)와 제2 열 본딩 패드들(PAD2)을 각각 연결하는 복수의 수직 콘택들(VC)을 포함할 수 있다. 서로 다른 위치의 수직 콘택들(VC)은 금속 패던(MP)을 매개로 하여 상하로 연결될 수 있다.

도 10 및 11에 도시된 바와 같이, 열 데이터 라인들(CDL)과 열 라우팅 배선들(132)은 서로 다른 금속층들에 각각 형성될 수 있다. 이 경우, 열 데이터 라인들(CDL)과 열 라우팅 배선들(132)은 서로 다른 금속 공정을 통하여 순차적으로 형성될 수 있고, 열 데이터 라인들(CDL)과 열 라우팅 배선들(132)을 연결하는 수직 콘택들(VC)이 부가적으로 형성될 수 있다. 열 라우팅 배선들(132)은 대각선 방향으로 신장되고 서로 평행할 수 있다. 결과적으로, 열 데이터 라인들(CDL), 열 라우팅 배선들(132), 제1 열 층간 연결부(120) 및 제2 열 층간 연결부(220)는 열마다 동일한 구조로 구현될 수 있다. 이와 같은 슬라이드 라우팅 구조를 이용하여 픽셀 어레이와 열 제어 회로 사이의 전도 경로의 부하를 모든 열들에 대해 균일하게 구현함으로써 적층형 이미지 센서 및 이를 포함하는 시스템의 동작 특성 및 성능을 향상시킬 수 있다.

도 12는 본 발명의 일 실시예에 따른 적층형 이미지 센서를 나타내는 단면도이다.

도 12를 참조하면, 적층형 이미지 센서(13)는 수직 방향(Z)으로 적층된 제1 반도체 다이(103) 및 제2 반도체 다이(203)를 포함한다.

제1 반도체 다이(103)는 픽셀들(PX)이 형성되는 제1 반도체 기판(SUB1) 및 제1 반도체 기판(SUB1) 위에 형성되는 제1 유전층(DLY1)을 포함한다. 제1 유전층(DLY1)에는 픽셀들(PX)에 연결되는 제1 전도성 경로들이 형성된다. 도 12에는 제1 전도성 경로들의 예로서 열 데이터 라인(CDL), 열 라우팅 배선(133), 관통-실리콘 비아(TSV) 및 수직 콘택들(VC)이 도시되어 있다. 열 데이터 라인(CDL)은 수직 콘택들(VC)을 통하여 픽셀들(PX)에 연결될 수 있다. 수직 콘택들(VC)은 픽셀들(PX)의 액티브 영역들(AR)에 각각 연결될 수 있다. 각 픽셀(PX)의 상부에는 입사광을 수신하기 위한 칼라 필터(CF) 및 마이크로 렌즈(ML)가 배치될 수 있다.

제2 반도체 다이(203)는 열 제어 회로, 즉 열 단위 회로들(CU)이 형성되는 제2 반도체 기판(SUB2) 및 제2 반도체 기판(SUB2) 위에 형성되는 제2 유전층(DLY2)을 포함한다. 제2 유전 층(DLY2)에는 열 단위 회로(CU)에 연결되는 제2 전도성 경로들이 형성된다. 도 12에는 제2 전도성 경로들의 예로서 열 데이터 라인(CDL), 금속 패턴(MP) 및 수직 콘택들(VC)이 도시되어 있다. 열 데이터 라인(CDL)은 수직 콘택들(VC) 및 금속 패턴(MP)을 통하여 열 단위 회로(CU)에 연결될 수 있다.

도 12에 도시된 바와 같이, 제1 반도체 다이(102)와 제2 반도체 다이(202)는 제1 반도체 기판(SUB1)의 하면과 제2 유전층(DLY2)의 상면이 서로 접착되도록 적층될 수 있다. 즉 제1 반도체 다이(103)가 뒤집히지 않은 상태로 제2 반도체 다이(203) 위에 적층될 수 있다. 결과적으로, 적층형 이미지 센서(13)는 제1 유전층(DLY1)의 상면을 통하여 입사광을 수신하는 전방 조사 센서(front-side-illuminated sensor)에 해당할 수 있다.

전술한 제1 열 층간 연결부(120)는 제1 유전층(DLY1)의 상면에 행 방향(X)으로 배열된 복수의 제1 열 본딩 패드들(PAD1) 및 제1 유전층(DLY1)에 형성된 열 라우팅 배선들(133)과 제1 열 본딩 패드들(PAD1)을 각각 연결하도록 제1 반도체 기판(SUB1)을 관통하는 복수의 관통-실리콘 비아들(TSV)을 포함할 수 있다. 전술한 제2 열 층간 연결부(220)는 제2 유전층(DLY2)의 상면에 행 방향(X)으로 배열되어 제1 열 본딩 패드들(PAD1)과 각각 연결되는 복수의 제2 열 본딩 패드들(PAD2) 및 제2 반도체 기판(202)에 형성된 열 제어 회로(CU)와 제2 열 본딩 패드들(PAD2)을 각각 연결하는 복수의 수직 콘택들(VC)을 포함할 수 있다. 서로 다른 위치의 수직 콘택들(VC)은 금속 패던(MP)을 매개로 하여 상하로 연결될 수 있다.

열 데이터 라인들(CDL)과 열 라우팅 배선들(133)은 도 8 및 도 9를 참조하여 설명한 바와 같이 동일한 금속층에 형성될 수도 있고, 도 10 및 도 11을 참조하여 설명한 바와 같이 서로 다른 금속층들에 각각 형성될 수 있다. 열 라우팅 배선들(133)은 대각선 방향으로 신장되고 서로 평행할 수 있다. 결과적으로, 열 데이터 라인들(CDL), 열 라우팅 배선들(133), 제1 열 층간 연결부(120) 및 제2 열 층간 연결부(220)는 열마다 동일한 구조로 구현될 수 있다. 이와 같은 슬라이드 라우팅 구조를 이용하여 픽셀 어레이와 열 제어 회로 사이의 전도 경로의 부하를 모든 열들에 대해 균일하게 구현함으로써 적층형 이미지 센서 및 이를 포함하는 시스템의 동작 특성 및 성능을 향상시킬 수 있다.

이상 도 8 내지 도 12를 참조하여 열 라우팅 배선들을 중심으로 설명하였으나 동일한 방식으로 행 라우팅 배선들 역시 슬라이드 라우팅 구조로 구현될 수 있음을 이해할 수 있을 것이다.

도 13은 본 발명의 실시예들에 따른 적층형 이미지 센서의 제조 과정을 설명하기 위한 도면이다.

도 13을 참조하면, 제1 웨이퍼(WF1)에는 픽셀 어레이들이 형성되고 제2 웨이퍼(WF2)에는 그 밖의 회로들이 형성된다. 본 발명의 실시예들에 따라서, 픽셀 어레이들은 슬라이드 라우팅 구조를 이용하여 제2 웨이퍼(WF2)의 회로들과 연결될 수 있다. 픽셀 어레이들 및 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 접착한다. 전술한 제1 열 본딩 패드들(PAD1) 및 제1 행 본딩 패드들(PAD2)은 제1 웨이퍼(WF1)의 하면에 형성되고, 전술한 제2 열 본딩 패드들(PAD2) 및 제2 행 본딩 패드들(PAD4)은 제2 웨이퍼(WF2)의 상면의 상응하는 위치에 형성되어, 웨이퍼들(WF1, WF2)의 접착시 상응하는 패드들이 서로 연결될 수 있다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 전술한 적층형 이미지 센서(10)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 전술한 제1 반도체 다이(100)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 전술한 제2 반도체 다이(200)에 해당한다.

도 14는 본 발명의 실시예들에 따른 적층형 이미지 센서를 포함하는 카메라 시스템을 나타내는 블록도이다.

도 14를 참조하면, 카메라 시스템(800)은 수광 렌즈(810), 촬영 장치(900), 엔진부(840) 및 호스트/어플리케이션(850)을 포함할 수 있다. 촬영 장치(900)는 적층형 이미지 센서 칩(820) 및 광원 모듈(830)을 포함할 수 있다. 적층형 이미지 센서 칩(820)은 본 발명의 실시예들에 따른 슬라이드 라우팅 구조를 포함하여 감소된 사이즈 및 향상된 동작 특성을 가질 수 있다. 실시예에 따라, 센서 칩(820) 및 광원 모듈(830)은 각각 별도의 장치로 구현되거나, 광원 모듈(830) 중 적어도 일부의 구성이 센서 칩(820)에 포함되도록 구현될 수 있다. 또한 수광 렌즈(810)는 촬영 장치(900)의 일부 구성 요소로서 포함될 수도 있다.

수광 렌즈(810)는 센서 칩(820)의 수광 영역(예를 들어, 전술한 픽셀 어레이에 포함된 깊이 픽셀들 및/또는 컬러 픽셀들)으로 입사광을 집광시킬 수 있다. 센서 칩(820)은 수광 렌즈(810)를 통하여 입사된 광에 기초하여 거리 정보 및/또는 컬러 영상 정보를 포함하는 데이터(DATA1)를 생성할 수 있다. 예를 들어, 센서 칩(820)에서 생성되는 데이터(DATA1)는 광원 모듈(830)에서 방출된 적외선 또는 근적외선을 이용하여 생성된 거리 데이터(RZDATA) 및/또는 외부 가시광선을 이용하여 생성된 베이어 패턴의 이차원 데이터(RCDATA)를 포함할 수 있다. 센서 칩(820)은 클록 신호(CLK)에 기초하여 데이터(DATA1)를 엔진부(840)에 제공할 수 있다. 실시예에 따라, 센서 칩(820)은 MIPI(Mobile Industry Processor Interface) 및/또는 CSI(Camera Serial Interface)를 통하여 엔진부(840)와 인터페이싱할 수 있다.

엔진부(840)는 촬영 장치(900)를 제어할 수 있다. 또한, 엔진부(840)는 센서 칩(820)으로부터 수신된 데이터(DATA1)를 처리할 수 있다. 예를 들어, 엔진부(840)는 센서 칩(820)으로부터 수신된 데이터(DATA1)에 기초하여 입체 컬러 데이터를 생성할 수 있다. 다른 예에서, 엔진부(840)는 데이터(DATA1)에 포함된 상기 이차원 데이터(RCDATA)에 기초하여 휘도 성분, 상기 휘도 성분과 청색 성분의 차, 및 휘도 성분과 적색 성분의 차를 포함하는 YUV 데이터를 생성하거나, 압축 데이터, 예를 들어 JPEG(Joint Photography Experts Group) 데이터를 생성할 수 있다. 엔진부(840)는 호스트/어플리케이션(850)에 연결될 수 있으며, 엔진부(840)는 마스터 클록(MCLK)에 기초하여 데이터(DATA2)를 호스트/어플리케이션(850)에 제공할 수 있다. 또한, 엔진부(840)는 SPI(Serial Peripheral Interface) 및/또는 I2C(Inter Integrated Circuit)를 통하여 호스트/어플리케이션(850)과 인터페이싱할 수 있다.

도 15는 본 발명의 실시예들에 따른 적층형 이미지 센서를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.

도 15를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 촬영 장치(900)를 포함할 수 있다. 한편, 도 15에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030), 촬영 장치(900) 및 입출력 장치(1040)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.

촬영 장치(900)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 촬영 장치(900)는 적층형 이미지 센서를 포함할 수 있고, 상기 적층형 이미지 센서는 본 발명의 실시예들에 따른 슬라이드 라우팅 구조를 포함하여 감소된 사이즈 및 향상된 동작 특성을 가질 수 있다. 촬영 장치(900)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.

컴퓨팅 시스템(1000)은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(1000)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 컴퓨팅 시스템(1000)은 본 발명의 실시예들에 따른 동작 인식 방법을 수행하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.

도 16은 도 15의 컴퓨팅 시스템에서 사용되는 인터페이스의 일 예를 나타내는 블록도이다.

도 16을 참조하면, 컴퓨팅 시스템(1100)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 어플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 이미지 센서(1140)는 적층형 이미지 센서로서 본 발명의 실시예들에 따른 슬라이드 라우팅 구조를 포함하여 감소된 사이즈 및 향상된 동작 특성을 가질 수 있다. 어플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 디시리얼라이저(DES)를 포함할 수 있고, CSI 장치(1141)는 시리얼라이저(SER)를 포함할 수 있다. 어플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.

일 실시예에서, DSI 호스트(1111)는 시리얼라이저(SER)를 포함할 수 있고, DSI 장치(1151)는 디시리얼라이저(DES)를 포함할 수 있다. 나아가, 컴퓨팅 시스템(1100)은 어플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와 RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 어플리케이션 프로세서(1110)는 PHY(1161)의 MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다.

한편, 컴퓨팅 시스템(1100)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1100)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1100)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다.

본 발명의 실시예들에 따른 적층형 이미지 센서는 임의의 장치 및 시스템에 유용하게 이용될 있다. 특히 본 발명의 실시예들에 따른 적층형 이미지 센서는 고집적화 및 소형화가 요구되는 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

100, 101, 102, 103: 제1 반도체 다이
200, 201, 202, 203: 제2 반도체 다이
110: 픽셀 어레이
120: 제1 열 층간 연결부
130: 열 라우팅 배선들
140: 제1 행 층간 연결부
150: 행 라우팅 배선들
220: 제2 열 층간 연결부
230: 행 제어 회로
240: 제2 행 층간 연결부
250: 열 제어 회로

Claims

복수의 픽셀들이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된 픽셀 어레이, 행 방향으로 신장되어 상기 픽셀 어레이의 상변 또는 하변과 인접하여 배치되는 제1 열 층간 연결부 및 대각선 방향으로 신장되어 상기 픽셀 열들과 상기 제1 열 층간 연결부를 연결하는 열 라우팅 배선들을 포함하는 제1 반도체 다이(semiconductor die); 및
상기 제1 반도체 다이와 함께 적층되고, 상기 제1 열 층간 연결부에 상응하는 위치에 배치되어 상기 제1 열 층간 연결부와 연결되는 제2 열 층간 연결부 및 상기 제2 열 층간 연결부에 연결되는 열 제어 회로를 포함하는 제2 반도체 다이를 포함하는 적층형 이미지 센서.
제1 항에 있어서,
상기 열 라우팅 배선들은 서로 평행한 것을 특징으로 하는 적층형 이미지 센서.
제1 항에 있어서,
상기 열 제어 회로는 상기 열 라우팅 배선들, 상기 제1 열 층간 연결부, 상기 제2 열 층간 연결부를 통하여 상기 픽셀 열들과 각각 연결되는 복수의 열 단위 회로들을 포함하고,
상기 픽셀 열들 사이의 피치는 상기 열 단위 회로들 사이의 피치와 동일한 것을 특징으로 하는 적층형 이미지 센서.
제1 항에 있어서,
상기 픽셀 어레이의 행 방향의 길이와 상기 제1 열 층간 연결부의 행 방향의 길이는 동일한 것을 특징으로 하는 적층형 이미지 센서.
제4 항에 있어서,
상기 제1 열 층간 연결부는 상기 픽셀 어레이에 대해서 행 방향으로 평행이동하여 상기 제1 열 층간 연결부의 행 방향의 중심 위치는 상기 픽셀 어레이의 행 방향의 중심 위치와 상이한 것을 특징으로 하는 적층형 이미지 센서.
제1 항에 있어서,
상기 픽셀 어레이의 상기 픽셀 열들과 상기 열 제어 회로 사이의 전도 경로들은 동일한 부하를 갖는 것을 특징으로 하는 적층형 이미지 센서.
제1 항에 있어서,
상기 제1 반도체 다이는 상기 픽셀들이 형성되는 제1 반도체 기판 및 상기 제1 반도체 기판 위에 형성되고 상기 픽셀들에 연결되는 제1 전도성 경로들이 형성되는 제1 유전층을 포함하고,
상기 제2 반도체 다이는 상기 열 제어 회로가 형성되는 제2 반도체 기판 및 상기 제2 반도체 기판 위에 형성되고 상기 열 제어 회로에 연결되는 제2 전도성 경로들이 형성되는 제2 유전층을 포함하는 것을 특징으로 하는 적층형 이미지 센서.
제7 항에 있어서,
상기 제1 반도체 다이와 상기 제2 반도체 다이는 상기 제1 유전층의 상면과 상기 제2 유전층의 상면이 서로 접착되도록 적층되고,
상기 제1 반도체 기판의 하면을 통하여 입사광을 수신하는 후방 조사 센서인 것을 특징으로 하는 적층형 이미지 센서.
제7 항에 있어서, 상기 제1 열 층간 연결부는,
상기 제1 유전층의 상면에 행 방향으로 배열된 복수의 제1 열 본딩 패드들; 및
상기 제1 유전층에 형성된 상기 열 라우팅 배선들과 상기 제1 열 본딩 패드들을 각각 연결하는 복수의 수직 콘택들을 포함하는 것을 특징으로 하는 적층형 이미지 센서.
제9 항에 있어서, 상기 제2 열 층간 연결부는,
상기 제2 유전층의 상면에 행 방향으로 배열되어 상기 제1 열 본딩 패드들과 각각 연결되는 복수의 제2 열 본딩 패드들; 및
상기 제2 반도체 기판에 형성된 상기 열 제어 회로와 상기 제2 열 본딩 패드들을 각각 연결하는 복수의 수직 콘택들을 포함하는 것을 특징으로 하는 적층형 이미지 센서.
제7 항에 있어서,
상기 제1 반도체 다이와 상기 제2 반도체 다이는 상기 제1 반도체 기판의 하면과 상기 제2 유전층의 상면이 서로 접착되도록 적층되고,
상기 제1 유전층의 상면을 통하여 입사광을 수신하는 전방 조사 센서인 것을 특징으로 하는 적층형 이미지 센서.
제7 항에 있어서, 상기 제1 열 층간 연결부는,
상기 제1 유전층의 상면에 행 방향으로 배열된 복수의 제1 열 본딩 패드들; 및
상기 제1 유전층에 형성된 상기 열 라우팅 배선들과 상기 제1 열 본딩 패드들을 각각 연결하도록 상기 제1 반도체 기판을 관통하는 복수의 관통-실리콘 비아들을 포함하는 것을 특징으로 하는 적층형 이미지 센서.
제1 항에 있어서,
상기 제1 반도체 다이는, 열 방향으로 신장되어 상기 픽셀 어레이의 좌변 또는 우변과 인접하여 배치되는 제1 행 층간 연결부 및 대각선 방향으로 신장되어 상기 픽셀 행들과 상기 제1 행 층간 연결부를 연결하는 행 라우팅 배선들을 더 포함하고,
상기 제2 반도체 다이는, 상기 제1 행 층간 연결부에 상응하는 위치에 배치되어 상기 제1 행 층간 연결부와 연결되는 제2 행 층간 연결부 및 상기 제2 행 층간 연결부에 연결되는 행 제어 회로를 더 포함하는 것을 특징으로 하는 적층형 이미지 센서.
제13 항에 있어서,
상기 행 라우팅 배선들은 서로 평행한 것을 특징으로 하는 적층형 이미지 센서.
제13 항에 있어서,
상기 행 제어 회로는 상기 행 라우팅 배선들, 상기 제1 열 층간 연결부, 상기 제2 열 층간 연결부를 통하여 상기 픽셀 행들과 각각 연결되는 복수의 행 단위 회로들을 포함하고,
상기 픽셀 행들 사이의 피치는 상기 행 단위 회로들 사이의 피치와 동일한 것을 특징으로 하는 적층형 이미지 센서.
제13 항에 있어서,
상기 픽셀 어레이의 행 방향의 길이와 상기 제1 열 층간 연결부의 행 방향의 길이는 동일하고,
상기 제1 행 층간 연결부는 상기 픽셀 어레이에 대해서 열 방향으로 평행이동하여 상기 제1 행 층간 연결부의 열 방향의 중심 위치는 상기 픽셀 어레이의 열 방향의 중심 위치와 상이한 것을 특징으로 하는 적층형 이미지 센서.
제13 항에 있어서,
상기 픽셀 어레이의 상기 픽셀 행들과 상기 행 제어 회로 사이의 전도 경로들은 동일한 부하를 갖는 것을 특징으로 하는 적층형 이미지 센서.
제13 항에 있어서,
상기 제2 반도체 다이는 타이밍 콘트롤러 및 기준 신호 발생기를 더 포함하고,
상기 타이밍 콘트롤러 및 상기 기준 신호 발생기 중 적어도 하나는 제2 열 층간 연결부와 상기 제2 행 층간 연결부 사이에 상응하는 상기 제2 반도체 다이의 코너 영역에 형성되는 것을 특징으로 하는 적층형 이미지 센서.
복수의 픽셀들이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된 픽셀 어레이, 행 방향으로 신장되어 상기 픽셀 어레이의 상변 또는 하변과 인접하여 배치되는 제1 열 층간 연결부, 열 방향으로 신장되어 상기 픽셀 어레이의 좌변 또는 우변과 인접하여 배치되는 제1 행 층간 연결부, 상기 픽셀 열들과 상기 제1 열 층간 연결부를 연결하는 열 라우팅 배선들 및 상기 픽셀 행들과 상기 제1 행 층간 연결부를 연결하는 행 라우팅 배선들을 포함하는 제1 반도체 다이(semiconductor die); 및
상기 제1 반도체 다이와 함께 적층되고, 상기 제1 열 층간 연결부에 상응하는 위치에 배치되어 상기 제1 열 층간 연결부와 연결되는 제2 열 층간 연결부, 상기 제1 행 층간 연결부에 상응하는 위치에 배치되어 상기 제1 행 층간 연결부와 연결되는 제2 행 층간 연결부, 상기 제2 열 층간 연결부에 연결되는 열 제어 회로 및 상기 제2 행 층간 연결부에 연결되는 행 제어 회로를 포함하는 제2 반도체 다이를 포함하고,
상기 열 라우팅 배선들 및 상기 행 라우팅 배선들 중 적어도 하나는 대각선 방향으로 신장되는 것을 특징으로 하는 적층형 이미지 센서.
프로세서; 및
상기 프로세서에 의해 제어되는 적층형 이미지 센서를 포함하고,
상기 적층형 이미지 센서는,
복수의 픽셀들이 복수의 픽셀 행들과 복수의 픽셀 열들로 배열된 픽셀 어레이, 행 방향으로 신장되어 상기 픽셀 어레이의 상변 또는 하변과 인접하여 배치되는 제1 열 층간 연결부 및 대각선 방향으로 신장되어 상기 픽셀 열들과 상기 제1 열 층간 연결부를 연결하는 열 라우팅 배선들을 포함하는 제1 반도체 다이(semiconductor die); 및
상기 제1 반도체 다이와 함께 적층되고, 상기 제1 열 층간 연결부에 상응하는 위치에 배치되어 상기 제1 열 층간 연결부와 연결되는 제2 열 층간 연결부 및 상기 제2 열 층간 연결부에 연결되는 열 제어 회로를 포함하는 제2 반도체 다이를 포함하는 시스템.