KR20170004725A - 발광 소자 및 발광 모듈 - Google Patents

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Abstract

실시 예에 따른 발광 소자는, 하부에 제1전극 및 제2전극을 갖고 광을 방출하는 발광 칩; 상기 발광 칩의 제1전극 아래에 배치된 제1리드 프레임; 상기 발광 칩의 제2전극 아래에 배치된 제2리드 프레임; 상기 제1 및 제2 리드 프레임 사이에 배치되며, 상기 제1 및 제2전극과 전기적으로 연결된 보호 칩; 및 상기 발광 칩과 상기 제1 및 제2리드 프레임의 둘레에 배치된 반사 부재를 포함한다.

Description

발광 소자 및 발광 모듈{LIGHT EMITTING DEVICE AND LIGHTING MODULE HAVING THEREOF}
실시 예는 발광 소자 및 이를 구비한 발광 모듈에 관한 것이다.
발광 소자, 예컨대 발광 다이오드(Light Emitting Device)는 전기 에너지를 빛으로 변환하는 반도체 소자의 일종으로, 기존의 형광등, 백열등을 대체하여 차세대 광원으로서 각광받고 있다.
발광 다이오드는 반도체 소자를 이용하여 빛을 생성하므로, 텅스텐을 가열하여 빛을 생성하는 백열등이나, 또는 고압 방전을 통해 생성된 자외선을 형광체에 충돌시켜 빛을 생성하는 형광등에 비해 매우 낮은 전력만을 소모한다.
발광 다이오드는 실내 및 실외에서 사용되는 각종 램프, 액정표시장치, 전광판, 가로등, 지시등과 같은 조명 장치의 광원으로서 사용이 증가하고 있다.
실시 예는 새로운 방열 구조를 갖는 발광 소자를 제공한다.
실시 예는 발광 칩과 복수의 리드 프레임 사이에 보호 칩이 배치된 발광 소자를 제공한다.
실시 예는 보호 칩을 발광 칩 아래에 직접 연결한 발광 소자 및 이를 구비한 발광 모듈을 제공한다.
실시 예에 따른 발광 소자는, 하부에 제1전극 및 제2전극을 갖고 광을 방출하는 발광 칩; 상기 발광 칩의 제1전극 아래에 배치된 제1리드 프레임; 상기 발광 칩의 제2전극 아래에 배치된 제2리드 프레임; 상기 제1 및 제2 리드 프레임 사이에 배치되며, 상기 제1 및 제2전극과 전기적으로 연결된 보호 칩; 및 상기 발광 칩과 상기 제1 및 제2리드 프레임의 둘레에 배치된 반사 부재를 포함한다.
실시 예에 따른 발광 모듈은, 상기의 발광 소자; 상기 발광 소자 아래에 제 1및 제2전극 패드를 갖는 회로 기판; 및 상기 회로 기판과 상기 발광 소자 사이에 배치된 접합 부재를 포함하며, 상기 발광 소자의 제1 및 제2리드 프레임은 상기 접합 부재에 의해 상기 회로 기판의 제1 및 제2전극 패드에 연결된다.
실시 예는 플립 형태의 발광 칩 아래에 보호 칩을 갖는 발광 소자를 제공한다.
실시 예는 발광 소자의 너비 및 두께를 줄일 수 있다.
실시 예는 발광 소자의 방열 효율의 저하를 방지할 수 있다.
실시 예는 방열 효율이 개선된 발광 소자를 제공할 수 있다.
실시 예는 발광 소자 및 이를 구비한 발광 모듈의 신뢰성이 개선될 수 있다.
도 1은 제1실시 예에 따른 발광 소자를 나타낸 사시도이다.
도 2는 도 1의 발광 소자의 A-A측 단면도이다.
도 3은 도 1의 발광 소자의 평면도이다.
도 4는 도 1의 발광 소자에서 보호 칩을 나타낸 저면도이다.
도 5는 도 4의 발광 소자에서 캐비티의 다른 예를 나타낸 저면도이다.
도 6은 도 4의 발광 소자에서 캐비티의 다른 예를 나타낸 저면도이다.
도 7은 도 2의 발광 소자의 다른 예이다.
도 8은 도 2의 발광 소자의 다른 예이다.
도 9는 도 8의 발광 소자의 저면도이다.
도 10은 제2실시 예에 따른 발광 소자의 측 단면도이다.
도 11은 제3실시 예에 따른 발광 소자의 측 단면도이다.
도 12는 도 11의 발광 소자의 저면도이다.
도 13은 도 12의 발광 소자의 다른 예를 나타낸 저면도이다.
도 14는 실시 예에 따른 발광 소자를 갖는 발광 모듈의 측 단면도이다.
도 15는 실시 예에 따른 발광 소자의 발광 칩을 나타낸 도면이다.
도 16a 내지 도 18b은 실시 예에 따른 발광 소자 내의 보호 칩의 위치에 따른 열 분포를 나타낸 도면이다.
도 19는 실시 예 및 비교 예에 따른 발광 소자의 보호 칩의 위치에 따른 열 분포를 나타낸 그래프이다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자를 설명한다. 첨부된 도면의 전체에 걸쳐, 동일하거나 대응하는 구성요소는 동일한 도면부호로 지칭되며, 중복되는 설명은 생략한다.
도 1은 제1실시 예에 따른 발광 소자를 나타낸 사시도이고, 도 2는 도 1의 발광 소자의 A-A측 단면도이며, 도 3은 도 1의 발광 소자의 평면도이고, 도 4는 도 1의 발광 소자에서 보호 칩을 나타낸 저면도이다.
도 1 내지 도 4를 참조하면, 발광 소자(10)는 발광 칩(11)과, 상기 발광 칩(11)의 서로 다른 영역 아래에 배치된 복수의 리드 프레임(31,41)과, 상기 발광 칩(11)에 연결되며 상기 복수의 리드 프레임(31,41) 사이에 배치된 보호 칩(51)과, 상기 발광 칩(11) 및 상기 복수의 리드 프레임(31,41)의 둘레에 배치된 반사 부재(71)를 포함한다.
상기 발광 소자(10)는 청색, 녹색, 적색, 또는 백색 광 중 적어도 하나를 방출할 수 있다. 상기 발광 소자(10)는 상기 발광 칩(11)으로부터 발생된 광의 측면 누설을 방지하고 상면을 통해 방출시켜 줄 수 있다.
상기 발광 칩(11)은 가시광선 대역부터 자외선 대역의 범위 중에서 선택적으로 발광할 수 있다. 상기 발광 칩(11)은, 예컨대 UV(Ultraviolet) LED, 적색 LED, 청색 LED, 녹색 LED, 엘로우 그린(yellow green) LED, 또는 백색 LED 중 적어도 하나를 포함할 수 있다.
상기 발광 칩(11)은 칩 내의 두 전극이 서로 인접하게 배치된 수평형 칩 구조, 또는 두 전극이 서로 반대측에 배치된 수직형 칩 구조 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 실시 예에 따른 발광 칩(11)은 플립 칩 방식으로 상기 복수의 리드 프레임(31,41) 상에 배치될 수 있다. 상기 플립 칩 방식의 발광 칩(11)은 하부에 두 전극(21,23)이 평행하게 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 칩(11)의 상면은 광 추출을 위해 요철 구조를 포함할 수 있으며, 이러한 요철 구조는 방출되는 광의 임계각을 변화시켜 줄 수 있다. 또한 상기 요철 구조는 형광체층(61)과의 접착 면적이 개선될 수 있다.
상기 발광 칩(11)은 하부에 복수의 전극 예컨대, 제1전극(21) 및 제2전극(23)을 포함하며, 상기 제1전극(21) 및 제2전극(21,23)은 상기 발광 칩(11)의 하부에서 서로 분리되어 배치될 수 있다. 상기 제1전극(21) 및 제2전극(23)은, 금(Au), 니켈(Ni), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P), 티타늄(Ti), 팔라듐(Pd), 구리(Cu) 중 적어도 하나 또는 이들의 선택적인 합금으로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제1전극(21) 및 제2전극(23) 중 적어도 하나는 암(arm) 패턴을 구비할 수 있으며, 이러한 암 패턴은 전류를 확산시켜 줄 수 있다.
상기 제1전극(21) 및 제2전극(23) 중 적어도 하나의 아래에는 보호 칩(51)이 배치될 수 있다. 상기 보호 칩(51)은 상기 제1 및 제2전극(21,23)과 전기적으로 연결될 수 있다. 상기 보호 칩(51)은 예컨대, 상기 제2전극(23) 아래에 배치되고, 상기 제1전극(21)과 와이어(53)로 연결될 수 있다. 다른 예로서, 상기 보호 칩(51)은 제1전극(21)의 아래에 배치되고 제2전극(23)과 와이어(53)로 연결될 수 있다.
상기 보호 칩(51)은 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression) 소자로 구현될 수 있다. 상기 보호 칩(51)은 상기 발광 칩(11)과 병렬 또는 역 병렬로 연결될 수 있다. 상기 보호 칩(51)은 단 방향 다이오드 또는 양 방향 다이오드일 수 있다. 상기 보호 칩(51)은 상기 발광 칩(11)을 ESD(electro static discharge)로부터 보호하게 된다.
상기 보호 칩(51)의 어느 한 변의 길이는 상기 발광 칩(11)의 어느 한 변의 길이보다 짧을 수 있다. 상기 보호 칩(51)의 두께는 상기 발광 칩(11)의 두께 및 상기 리드 프레임(31,41)의 두께보다 얇을 수 있다.
상기 발광 소자(10)는 형광체층(61)을 포함할 수 있다. 상기 형광체층(61)은 상기 발광 칩(11)의 상면 위에 배치될 수 있다. 상기 형광체층(61)은 상기 발광 칩(11)의 상면 상에 접촉되거나 이격되게 배치될 수 있다. 상기 형광체층(61)은 상기 발광 칩(11)의 상면 및 측면 상에 접촉되거나 이격되게 배치될 수 있다.
도 2 및 도 3과 같이, 상기 형광체층(61)의 너비(D2) 또는 상면 면적은 상기 발광 칩(11)의 너비(D1) 또는 상면 면적과 같거나 더 넓을 수 있다. 이러한 형광체층(61)이 상기 발광 칩(11)의 상면 전체를 커버하는 크기로 배치되므로, 상기 발광 칩(11)으로부터 방출된 광의 파장 변환 효율이 개선될 수 있다.
상기 형광체층(61)은 상기 발광 칩(11)으로부터 방출된 일부 광을 파장 변환하게 된다. 상기 형광체층(61)은 실리콘 또는 에폭시 수지 내에 형광체를 포함하며, 상기 형광체는 적색 형광체, 녹색 형광체, 청색 형광체, 황색 형광체 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체는 예컨대, YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다.
도 3과 같이, 상기 형광체층(61)의 너비(D2)는 상기 발광 칩(11)의 어느 한 변의 너비(D1)보다는 길고 상기 반사 부재(71)의 너비(D3)보다는 좁을 수 있다. 상기 반사 부재(71)의 너비(D3)는 발광 소자의 너비일 수 있다. 상기 형광체층(61)의 상면은 볼록한 면, 오목한 면, 평탄한 면이거나, 또는 러프한 면 중 적어도 하나를 포함할 수 있다.
상기 복수의 리드 프레임(31,41)은 적어도 2개 또는 그 이상을 포함할 수 있으며, 설명의 편의를 위해 2개의 리드 프레임으로 설명하기로 한다. 상기 복수의 리드 프레임(31,41)은 상기 제1전극(21) 아래에 배치된 제1리드 프레임(31)과 상기 제2전극(23) 아래에 배치된 제2리드 프레임(31,41)을 포함한다. 도 4와 같이, 상기 제1 및 제2리드 프레임(31,41) 간의 간격(D7)은 상기 제1 및 제2전극(21,23) 간의 간격(D8)보다 크게 배치되어, 상기 제1 및 제2리드 프레임(31,41) 사이의 갭(Gap) 영역에서 열이 집중되는 것을 방지할 수 있다.
상기 제1 및 제2리드 프레임(31,41)은 티타늄(Ti), 팔라듐(Pd), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적인 합금으로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제1 및 제2리드 프레임(31,41)은 방열을 위해 구리 또는 구리 합금을 포함할 수 있다.
상기 제1리드 프레임(31)은 상기 제1전극(21) 아래에 배치될 수 있다. 상기 제1리드 프레임(31)은 상기 제1전극(21) 아래에 본딩될 수 있다. 도 4와 같이, 상기 제1리드 프레임(31)은 상기 발광 칩(11)의 외 측면보다 외측으로 돌출될 수 있다. 상기 제1리드 프레임(31)은 상기 발광 칩(11)의 외 측면들 중 적어도 세 측면보다 외측으로 돌출될 수 있다. 상기 제1리드 프레임(31)이 상면 또는 하면 면적이 상기 제1전극(21)의 하면 면적보다 크게 배치되어, 방열 효율을 개선시켜 줄 수 있다.
상기 제2리드 프레임(41)은 상기 제2전극(23) 아래에 배치될 수 있다. 상기 제2리드 프레임(41)은 상기 제2전극(23) 아래에 본딩될 수 있다. 도 4와 같이, 상기 제2리드 프레임(41)은 상기 발광 칩(11)의 외 측면보다 외측으로 돌출될 수 있다. 상기 제2리드 프레임(41)은 상기 발광 칩(11)의 외 측면들 중 적어도 세 측면보다 외측으로 돌출될 수 있다. 상기 제2리드 프레임(41)은 상면 또는 하면 면적이 상기 제2전극(23)의 하면 면적보다 크게 배치되어, 방열 효율을 개선시켜 줄 수 있다.
상기 제1리드 프레임(31)은 제1리세스(33) 및 상기 제2리드 프레임(41)은 제2리세스(43)를 포함한다. 상기 제1리세스(33)는 상기 제1 및 제2리드 프레임(31,41) 사이의 갭(gap)으로부터 상기 제1리드 프레임(31) 방향 또는 상기 반사 부재(71)의 제1측면(S1) 방향으로 오목하게 함몰될 수 있다. 상기 제2리세스(43)는 상기 제1 및 제2리드 프레임(31,41) 사이의 갭(gap)으로부터 제2리드 프레임(41) 방향 또는 상기 반사 부재(71)의 제2측면(S2) 방향으로 오목하게 함몰될 수 있다.
도 4와 같이, 상기 제1리세스(33)의 깊이(D5)는 상기 제1리드 프레임(31)의 너비(D4)의 1/2 이하일 수 있다. 만약, 상기 제1리세스(33)의 깊이(D5)가 상기 제1리드 프레임(31)의 너비(D4)의 1/2를 초과하는 경우 제1리드 프레임(31)의 방열 효율 감소와 더블어 센터측 강성에 문제가 발생될 수 있다.
상기 제2리세스(43)의 깊이(D6)는 상기 제2리드 프레임(41)의 너비(예: D4)의 1/2 이하일 수 있다. 만약 상기 제2리세스(43)의 깊이(D6)가 상기 제2리드 프레임(41)의 너비(예: D4)의 1/2를 초과하는 경우 상기 제2리드 프레임(41)의 방열 효율 감소와 더블어 센터측 강성이 약화되는 문제가 발생될 수 있다.
상기 제1리세스(33)는 상기 제1전극(21)과 수직 방향으로 오버랩(overlap)되며, 상기 제2리세스(43)는 상기 제2전극(23)과 수직 방향으로 오버랩될 수 있다.
상기 제2리세스(43)에는 보호 칩(51)이 배치되며, 상기 제1리세스(33)에는 상기 보호 칩(51)에 연결된 와이어(53)의 단부가 배치될 수 있다. 다른 예로서, 상기 보호 칩(51)은 제1리세스(33)에 배치되고, 상기 와이어(53)의 단부는 제2리세스(43)에 배치될 수 있으며, 이에 대해 한정하지는 않는다.
도 4와 같이, 상기 제1리세스(33) 및 제2리세스(43)의 길이(D9)는 상기 보호 칩(51)의 길이보다는 크고 상기 제1 및 제2전극(21,23)의 길이보다는 짧을 수 있다. 상기 보호 칩(51) 및 와이어(53)가 상기 발광 칩(11)의 제1 및 제2전극(21,23)에 연결된 후 상기 제1리세스(33) 및 제2리세스(43) 내에 수납됨으로써, 상기 제1리세스(33) 및 제2리세스(43)의 길이를 상기 보호 칩(51) 및 와이어(53)의 수납 시의 공정 오차를 고려하여 형성할 수 있다.
상기 제1 및 제2리세스(33,43)는 발광 소자(10)의 하면 중심을 지나는 센터 라인(C1) 상에 배치될 수 있으며, 상기 센터 라인(C1) 상에는 상기 보호 칩(51) 및 와이어(53)의 단부 중 적어도 하나 또는 모두가 배치될 수 있다. 상기 보호 칩(51)이 상기 발광 칩(11)의 중심 아래에 배치됨으로써, 상기 발광 칩(11)으로부터 발생된 열 분포를 균일하게 제공할 수 있다.
또한 상기 보호 칩(51) 및 와이어(53)의 구성이 상기 발광 칩(11)의 아래에서 상기 제1 및 제2리드 프레임(31,41) 사이에 배치됨으로써, 상기 발광 칩(11)으로부터 방출된 광의 흡수를 방지할 수 있다. 이에 따라 발광 소자(10)의 광 효율이 저하되는 것을 방지할 수 있다.
도 2와 같이, 상기 제1 및 제2리세스(33,43) 사이의 간격(B1)은 상기 제1 및 제2리드 프레임(31,41)의 최 외측 간의 거리보다 좁고 상기 발광 칩(11)의 너비(D1)보다는 좁을 수 있다. 만약, 상기 제1 및 제2리세스(33,43)의 너비(B1)가 상기 발광 칩(11)의 너비(D1)와 같거나 클 경우, 상기 제1 및 제2리세스(33,43)의 외측에 위치한 리드 프레임(31,41)의 센터 영역에서의 방열 효율이 저하될 수 있다.
상기 제1 및 제2리세스(33,43) 중 적어도 하나 또는 모두의 높이가 상기 제1 및 제2리드 프레임(31,41)의 두께와 동일한 높이로 형성될 수 있다. 이에 따라 상기 와이어(53)와 리드 프레임(31,41) 간의 전기적인 간섭을 방지할 수 있다.
상기 제1 및 제2리드 프레임(31,41)의 두께(T1)는 상기 보호 칩(51)의 두께와 상기 와이어(53)의 저점 높이를 합한 값보다 큰 값으로서, 150㎛ 이상 예컨대, 180㎛ 내지 350㎛ 범위로 형성될 수 있다. 상기 제1 및 제2리드 프레임(31,41)의 두께(T1)가 상기 범위보다 작을 경우 상기 와이어(53)의 저점이 리드 프레임(31,41)의 아래로 노출될 수 있으며, 상기 범위보다 두꺼운 경우 발광 소자(10)의 두께가 두꺼워지는 문제가 있다.
상기 제1 및 제2리드 프레임(31,41)의 하면은 상기 반사 부재(71)의 하면보다 더 아래로 돌출될 수 있으며, 이러한 돌출 구조는 솔더와 같은 접합 부재와의 접착력이 개선될 수 있다.
상기 반사 부재(71)는 상기 발광 칩(11) 및 상기 복수의 리드 프레임(31,41)의 외측 둘레에 배치될 수 있다. 상기 발광 칩(11)의 외 측면은 상기 반사 부재(71)의 양 측면(S1,S2) 또는 모든 측면으로부터 이격될 수 있어, 습기 침투를 억제할 수 있다. 상기 복수의 리드 프레임(31,41)의 외측 면은 상기 반사 부재(71)의 양 측면(S1,S2) 또는 모든 측면으로부터 이격될 수 있다.
상기 반사 부재(71)는 상기 복수의 리드 프레임(31,41)의 하면부터 상기 발광 칩(11)의 상면까지의 둘레에 배치될 수 있다. 상기 반사 부재(71)는 상기 발광 소자(10)가 형광체층(61)을 구비한 경우, 상기 복수의 리드 프레임(31,41)의 하면부터 상기 형광체층(61)의 상면 높이까지의 둘레에 배치될 수 있다. 여기서, 상기 형광체층(61)의 상면은 상기 반사 부재(71)의 상면과 동일한 수평 면 상에 배치되거나 더 높게 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체층(61)은 제거되거나 이격되게 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 반사 부재(71)는 상기 제1 및 제2리드 프레임(31,41) 사이의 갭(gap) 영역과 상기 제1 및 제2리세스(33,43) 영역 내에 배치될 수 있다. 상기 반사 부재(71)는 상기 제1 및 제2전극(21,23) 아래 및 상기 제1 및 제2전극(21,23) 사이의 영역에 배치될 수 있다.
상기 반사 부재(71)의 하면에는 상기 제1 및 제2리드 프레임(31,41)의 하면이 노출될 수 있고, 상기 노출된 상기 제1 및 제2리드 프레임(31,41)의 하면 영역은 솔더와 같은 접착 부재로 접착될 수 있다.
상기 반사 부재(71)는 발광 칩(11) 및 형광체층(61)의 둘레에 배치되어, 상기 발광 칩(11) 및 상기 형광체층(61)으로부터 입사된 광을 반사시켜 주어, 상기 형광체층(61)을 통해 광이 추출되도록 한다.
상기 반사 부재(71)는 비 금속 재질 또는 절연 재질을 포함하며, 예컨대 실리콘 또는 에폭시와 같은 수지 재질로 형성될 수 있다. 상기 반사 부재(71)는 내부에 상기 수지 재질의 굴절률보다 높은 굴절률을 갖는 불순물을 포함할 수 있다. 상기 반사 부재(71)는 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 황화물과 같은 화합물들 중 적어도 하나가 첨가될 수 있다. 상기 반사 부재(71)는 예컨대, TiO2, SiO2, Al2O3중 적어도 하나를 포함할 수 있다.
도 2 및 도 3과 같이, 상기 반사 부재(71)의 두께(T0)는 상기 발광 칩(11), 형광체층(61), 및 리드 프레임(31,41)의 두께의 합과 같거나 더 얇을 수 있다. 이러한 반사 부재(71)의 크기에 따라 상기 발광 소자(10)의 크기가 달라질 수 있어, 이러한 발광 소자(10)의 두께는 얇은 두께로 제공될 수 있다.
도 4와 같이, 상기 제 1 및 제2리세스(33,43)는 바텀 뷰의 형상이 다각형 형상일 수 있으며, 서로 동일하거나 다른 형상일 수 있다. 상기 제1 및 제2리세스(33,43)는 동일한 크기를 가질 수 있다. 다른 예로서, 상기 제1 및 제2리세스(33,43) 중에서 보호 칩(51)이 수납된 리세스(43)의 크기가 더 크고, 와이어(53)의 단부가 수납된 레세스(33)의 크기가 더 작을 수 있다.
도 5와 같이, 상기 제1 및 제2리드 프레임(31,41)의 제1 및 제2리세스(33A,43) 중에서 와이어(53)의 단부가 수납된 리세스(33A)는 외 형상이 반구 형상 또는 곡면을 갖는 형상일 수 있다. 이러한 반구 형상의 리세스(33A)의 외곽선은 와이어(53)의 단부와 동일한 간격을 가질 수 있어, 리세스(33)의 크기를 최소화시켜 줄 수 있다.
도 6과 같이, 상기 제1 및 제2리세스(33,43) 중 적어도 하나 또는 모두는 센터 라인(C1)을 기준으로 서로 반대측 방향으로 어긋나게 배치될 수 있다. 이러한 제1 및 제2리세스(33,43)가 센터 라인(C1)으로부터 틸트(tilt)되어 배치됨으로써, 열 분포를 분산시켜 줄 수 있다. 또한 발광 칩(11)의 하부 센터 영역에 리세스가 아닌 리드 프레임이 배치됨으로써, 센터 측 방열 효율을 개선시켜 줄 수 있다.
상기 제1 및 제2리드 프레임(31,41)의 하면 및 측면 중 적어도 하나에 요철 구조가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예는 제1 및 제2리드 프레임(31,41) 사이의 리세스(33,43) 내에 보호 칩(51) 및 와이어(53)을 배치함으로써, 상기 제1 및 제2리드 프레임(31,41)의 두께(T1)가 증가되는 것을 방지할 수 있다. 또한 발광 소자(10)의 두께 및 크기를 감소시켜 줄 수 있다. 또한 발광 소자(10) 내에 보호 칩(51)을 구비함으로써, 발광 칩(11)을 전기적으로 보호할 수 있다.
도 7은 도 2의 발광 소자의 다른 예이다. 도 7을 설명함에 있어서, 상기의 실시 예와 동일한 구성은 상기의 설명을 참조하기로 한다.
도 7을 참조하면, 발광 소자는 발광 칩(11) 아래에 배치된 제1 및 제2리드 프레임(31,41)의 하면 구조를 변형한 것이다.
상기 제1 및 제2리드 프레임(31,41)의 하면은 요부(R1,R2)를 포함하며, 상기 요부(R1,R2)는 상기 제1 및 제2리드 프레임(31,41)의 하면으로부터 상기 발광 칩(11) 방향으로 볼록하게 함몰된 형상이다. 상기 요부(R1,R2)를 갖는 제1 및 제2리드 프레임(31,41)의 하면은 도 14와 같이 회로 기판(111) 상에 접합 부재(133,143)로 본딩시, 상기 접합 부재(133,143)와의 접착 면적이 증가될 수 있다. 이에 따라 제1,2리드 프레임(31,41)에 의한 열 전달 효율이 개선될 수 있고, 접합 불량을 방지할 수 있다.
도 8은 도 2의 발광 소자의 다른 예이며, 도 9는 도 8의 발광 소자의 저면도이다. 도 8을 설명함에 있어서, 상기의 실시 예와 동일한 구성은 상기의 설명을 참조하기로 한다.
도 8을 참조하면, 발광 소자는 발광 칩(11) 아래에 배치된 제1 및 제2리드 프레임(31,41)의 외 형상을 변경한 것이다. 상기 발광 소자는 제1리드 프레임(31)으로부터 반사 부재(71)의 제1측면(S1)으로 돌출된 제1돌기(35) 및 상기 제2리드 프레임(41)으로부터 반사 부재(71)의 제2측면(S2)으로 돌출된 제2돌기(45)를 포함한다. 상기 반사 부재(71)의 제1측면(S1)과 제2측면(S2)은 서로 반대측 측면이 될 수 있다.
도 9와 같이, 상기 제1돌기(35)는 제1리드 프레임(31)으로부터 복수개가 상기 반사 부재(71)의 제1측면(S1)으로 돌출될 수 있다. 상기 복수의 제1돌기(35)들 사이에는 상기 반사 부재(71)의 제1하부(72)가 배치될 수 있다. 이에 따라 상기 제1리드 프레임(31)은 상기 복수의 제1돌기(35)가 상기 반사 부재(71)의 제1하부(72)에 결합되므로, 반사 부재(71)와의 결합력이 강화될 수 있다.
상기 제2돌기(45)는 제2리드 프레임(41)으로부터 복수개가 상기 반사 부재(71)의 제2측면(S2)으로 돌출될 수 있다. 상기 복수의 제2돌기(45)들 사이에는 상기 반사 부재(71)의 제2하부(73)에 배치될 수 있다. 이에 따라 상기 제2리드 프레임(41)은 복수의 제2돌기(45)가 상기 반사 부재(71)의 제2하부(73)에 결합되므로, 반사 부재(71)와의 결합력이 강화될 수 있다.
또한 제1 및 제2리드 프레임(31,41)은 상기 제1및 제2돌기(35,45)들에 의해 접합 면적 및 방열 면적이 증가될 수 있다.
상기 제1 및 제2돌기(35,45)의 두께(T2)는 상기 제1 및 제2리드 프레임(31,41)의 두께(T1)의 1/2 이하일 수 있다. 만약, 상기 제1 및 제2돌기(35,45의 두께(T2)가 상기 제1 및 제2리드 프레임(31,41)의 두께(T1)의 1/2를 초과할 경우, 상기 반사 부재(71)의 하부(72,73)의 강성이 약화되어, 반사 부재(71)와의 결합력이 개선되지 않을 수 있다.
상기 제1 및 제2돌기(35,45)는 외 측면이 상가 반사부재(71)의 제1 및 제2측면들과 동일 수직 면 상에 배치되거나 더 돌출될 수 있다. 만약, 상기 제1 및 제2돌기(35,45)가 상기 반사 부재(71)의 외 측면보다 더 외측으로 돌출될 경우, 상기 제 1및 제2리드 프레임(31,41)의 방열 면적은 증가될 수 있다.
도 10은 제2실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 10을 참조하면, 발광 소자는 발광 칩(11)과, 상기 발광 칩(11)의 서로 다른 영역 아래에 배치된 복수의 리드 프레임(31,41)과, 상기 발광 칩(11)에 연결되며 상기 복수의 리드 프레임(31,41) 사이에 배치된 보호 칩(51)과, 상기 발광 칩(11) 및 상기 복수의 리드 프레임(31,41)의 둘레를 덮는 반사 부재(71)를 포함한다.
상기 제1리드 프레임(31)은 제1리세스(33) 및 상기 제2리드 프레임(41)은 제2리세스(43)를 포함한다.
상기 제1리세스(33)는 상기 제1리드 프레임(31)의 상부에 형성될 수 있으며, 상기 제2리세스(43)는 상기 제2리드 프레임(41)의 상부에 형성될 수 있다. 상기 제1 및 제2리세스(33,43)는 서로 마주보는 위치에 배치되거나, 도 6과 같이 틸트되게 배치될 수 있으며, 이에 대해 한정하지는 않는다. 또한 제1 및 제2리세스(33,43) 중 어느 하나 또는 모두는 도 5와 같이, 반구형 형상일 수 있으며, 이에 대해 한정하지는 않는다.
상기 보호 칩(51)은 발광 칩(11)의 제1 및 제2전극(21,23) 아래에 배치될 수 있으며, 예컨대 상기 제1 및 제2전극(21,23)에 플립 칩 본딩될 수 있다. 이러한 보호 칩(51)이 플립 칩 본딩됨으로써, 상기 제1 및 제2리세스(33,43) 간의 간격(B2)은 도 2의 구조에 비해 더 좁아질 수 있고, 제1 및 제2리드 프레임(31,41)의 방열 면적은 증가될 수 있다. 즉, 상기 제1 및 제2리드 프레임(31,41)의 하부 방열 면적은 더 증가될 수 있다.
상기 제1 및 제2리세스(33,43)의 높이(B3)는 상기 제1 및 제2리드 프레임(31,41)의 두께(T1) 미만으로 형성되므로, 상기 제1 및 제2리드 프레임(31,41)의 면적 감소를 최소화할 수 있다.
상기 보호 칩(51)은 상기 제1 및 제2리드 프레임(31,41)의 상부 사이의 갭 영역에 배치될 수 있다. 상기 보호 칩(51)에 와이어를 연결하지 않기 때문에, 상기 제1 및 제2리드 프레임(31,41)의 하부는 상기 제1 및 제2리세스(33,43)의 영역 아래로 연장될 수 있다. 이에 따라 제1 및 제2리드 프레임(31,41)의 하면 면적 또는 하면 너비는 도 2의 구조에 비해 증가될 수 있다.
도 11은 제3실시 예에 따른 발광 소자를 나타낸 측 단면도이다.
도 11을 참조하면, 발광 소자는, 발광 칩(11)과, 상기 발광 칩(11)의 서로 다른 영역 아래에 배치된 복수의 리드 프레임(31,41)과, 상기 발광 칩(11)에 연결되며 상기 복수의 리드 프레임(31,41) 사이에 배치된 보호 칩(51)과, 상기 발광 칩(11) 및 상기 복수의 리드 프레임(31,41)의 둘레를 덮는 반사 부재(71)를 포함한다.
상기 제1리드 프레임(31)은 상기 발광 칩(11)의 제1전극(21) 아래에 배치되며, 상기 제2리드 프레임(41)은 상기 발광 칩(11)의 제2전극(23) 아래에 배치된다.
상기 제1리드 프레임(31)은 제1리세스(33) 위로 돌출된 본딩부(32)를 포함한다. 상기 본딩부(32)는 상기 제1전극(21)과 와이어(53)의 단부 사이에 배치될 수 있다. 상기 본딩부(32)는 상기 제1리세스(33) 상에 상기 제1전극(21)과 수직 방향으로 오버랩되게 연장될 수 있다.
상기 보호 칩(51)은 상기 발광 칩(11)의 제2전극(23) 아래에 배치되고, 상기 제1리드 프레임(31)의 본딩부(32)에 와이어(53)로 연결될 수 있다. 이러한 본딩부(32)에 의해 상기 와이어(53) 양단의 높이 차이가 줄어들어, 와이어(53)에 걸리는 인장력은 감소될 수 있다. 이에 따라 보호 칩(51)에 연결된 와이어(53)가 끓어지거나 오픈되는 불량을 방지할 수 있다.
상기 제1리드 프레임(31)은 제1돌기(36)를 포함하며, 상기 제1돌기(36)는 상기 반사 부재(71)의 제1측면(S1)보다 더 외측으로 돌출될 수 있다. 이러한 제1돌기(36)의 돌출된 면적만큼 방열 효율은 개선될 수 있다.
상기 제2리드 프레임(41)은 제2돌기(46)를 포함하며, 상기 제2돌기(46)는 상기 반사 부재(71)의 제2측면(S2)보다 더 외측으로 돌출될 수 있다. 이러한 제2돌기(46)의 돌출된 면적만큼 방열 효율은 개선될 수 있다.
도 12와 같이, 상기 제1돌기(36)는 상기 제1리드 프레임(31)의 길이와 동일한 길이 또는 다른 길이로 돌출될 수 있다. 상기 제2돌기(46)는, 상기 제2리드 프레임(41)의 길이와 동일한 길이 또는 다른 길이로 돌출될 수 있다.
도 13과 같이, 제1돌기(36A)는 복수개를 구비하며, 상기 복수개의 제1돌기(36A)는 상기 제1리드 프레임(31)으로부터 상기 반사 부재(71)의 제1측면(S1)보다 외측으로 돌출될 수 있다. 제2돌기(46A)는, 복수개를 구비하며, 상기 복수개의 제2돌기(46A)는 상기 제2리드 프레임(41)으로부터 반사 부재(71)의 제2측면(S2)보다 외측으로 돌출될 수 있다. 이러한 제1 및 제2돌기(S1,S2)는 솔더와 같은 접합 부재와의 접착 면적이 증가시켜 주고, 방열 효율의 개선과 더블어, 반사 부재(71)와의 결합력을 개선시켜 줄 수 있다.
실시 예에 따른 제 1 및 제2리세스(33,43)의 위치에 따라 발광 소자의 열 분포를 달라질 수 있다. 예를 들면, 도 16a와 같이, 발광 소자의 하부 센터 라인(C1) 상에 제1 및 제2리세스(33,43)와 보호 칩(51)이 정렬(a=0, a/b=0)된 경우, 도 16b와 같이 열 분포는 센터 측 좌우로 분포할 수 있다. 만약, 도 17a 또는 도 18a와 같이, 발광 소자의 하부 센터 라인(C1)을 벗어난 라인(C2, C3)을 따라 제1 및 제2리세스(33,43)와 보호 칩(51)이 정렬(a>0, a/b>0)된 경우, 도 17b 및 도 18b와 같이 열 분포는 센터 측으로부터 벗어난 영역에 분포할 수 있다. 여기서, 상기 a는 센터 라인(C1)을 기준으로 상기 제1 및 제2리세스(33,43)의 센터 또는 보호 칩(51)의 중심까지의 거리 값이다. 상기 b는 상기 센터 라인(C1)으로부터 상기 제1 및 제2리드 프레임(31,41)의 측면 중 가장 먼 측면까지의 직선 거리이다. 도 17a에서 a/b의 비는 50% 정도이고, 도 18a에서 a/b의 비는 70% 정도이다.
도 19와 같이, 비교 예는 리드 프레임의 아래에 보호 칩을 배치한 경우로서 일정한 열 분포를 나타내고 있다. 실시 예는 a/b의 비율이 점차 커짐에 따라 열 저항(Rth) 값이 점차 증가됨을 알 수 있으며, 상기 a 값이 0인 경우 가장 낮은 열 저항을 가지게 됨을 알 수 있다. 또한 제1 및 제2리세스와 보호 칩이 도 16a부터 도 18a와 같이 센터 라인(C1)으로부터 멀어질수록 상기 열 저항 값은 증가함을 알 수 있다. 이는 a/b의 비가 0인 경우 가장 낮은 열 저항을 가지게 됨을 알 수 있다.
도 14는 실시 예에 따른 발광 소자를 갖는 발광 모듈을 나타낸 도면이다.
도 14를 참조하면, 발광 모듈은 발광 소자(10)와, 상기 발광 소자(10) 아래에 회로 기판(111)과, 상기 회로 기판(111)과 상기 발광 소자(10) 사이에 제1 및 제2접합 부재(133,143)를 포함한다.
상기 발광 소자(10)는 실시 예에 개시된 발광 소자를 포함하며, 예컨대 제1 내지 제3실시 예에 개시된 발광 소자를 선택적으로 포함할 수 있다.
상기 발광 소자(10)는 하부에 배치된 제1 및 제2리드 프레임(31,41)이 상기 회로 기판(111)의 제1 및 제2전극 패드(131,141)와 대응되게 배치될 수 있다. 상기 회로 기판(111)은 상기 제1 및 제2전극 패드(131,141)를 갖는 회로 패턴을 포함할 수 있다.
제1접합 부재(133)는 상기 제1리드 프레임(31)과 상기 회로 기판(111)의 제1전극 패드(131) 사이에 배치되어, 상기 제1리드 프레임(31)과 제1전극 패드(131)를 전기적으로 연결시켜 준다.
제2접합 부재(143)는 상기 제2리드 프레임(41)과 상기 회로 기판(111)의 제2전극 패드(141) 사이에 배치되어, 상기 제2리드 프레임(41)과 상기 제2전극 패드(141)를 전기적으로 연결시켜 준다.
상기 제1 및 제2접합 부재(133,143)는 솔더 페이스트 재질을 포함할 수 있다. 상기 솔더 페이스트 재질은 금(Au), 주석(Sn), 납(Pb), 구리(Cu), 비스무트(Bi), 인듐(In), 은(Ag) 중 적어도 하나를 포함한다. 상기 제1 및 제2접합 부재(133,143)는 열 전달을 회로 기판(111)에 직접 전도하기 때문에 열 전도 효율이 개선될 수 있다.
상기 제1 및 제2접합 부재(133,143)는 다른 예로서, 전도성 필름을 포함할 수 있으며, 상기 전도성 필름은 절연성 필름 내에 하나 이상의 도전성 입자를 포함한다. 상기 도전성 입자는 예컨대, 금속이나, 금속 합금, 탄소 중 적어도 하나를 포함할 수 있다. 상기 도전성 입자는 니켈, 은, 금, 알루미늄, 크롬, 구리 및 탄소 중 적어도 하나를 포함할 수 있다. 상기 전도성 필름은 이방성(Anisotropic) 전도 필름 또는 이방성 도전 접착제를 포함할 수 있다.
상기 발광 소자(10)와 상기 회로 기판(111) 사이에는 접착 부재 예컨대, 열전도성 필름을 포함할 수 있다. 상기 열전도성 필름은 폴리에틸렌테레프탈레이트, 폴리부티렌테레프탈레이드, 폴리에틸렌나프탈레이트, 폴리부티렌나프탈레이트 등의 폴리에스터 수지; 폴리이미드 수지; 아크릴 수지; 폴리스티렌 및 아크릴로니트릴-스티렌 등의 스티렌계 수지; 폴리카보네이트 수지; 폴리락트산 수지; 폴리우레탄 수지; 등을 사용할 수 있다. 또한, 폴리에틸렌, 폴리프로필렌, 에틸렌-프로필렌 공중합체와 같은 폴리올레핀 수지; 폴리비닐클로라이드, 폴리비닐리덴클로라이드 등의 비닐 수지; 폴리아미드 수지; 설폰계 수지; 폴리에테르-에테르케톤계 수지; 알릴레이트계 수지; 또는 상기 수지들의 블렌드 중에서 적어도 하나를 포함할 수 있다.
상기 회로 기판(111)은 수지 재질의 PCB, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 중 적어도 하나를 포함할 수도 있으며, 이에 대해 한정하지는 않는다.
상기 발광 소자(11)은 상기 회로 기판(111) 상에 복수개가 적어도 1열로 배치될 수 있으며, 이에 대해 한정하지는 않는다.
도 15는 실시 예에 따른 발광 소자의 발광 칩의 예를 나타낸 도면이다.
도 15를 참조하면, 발광 칩(11)은 발광 구조물(225) 및 복수의 전극(21,23)을 포함한다. 상기 발광 구조물(225)은 II족 내지 VI족 원소의 화합물 반도체층 예컨대, III족-V족 원소의 화합물 반도체층 또는 II족-VI족 원소의 화합물 반도체층으로 형성될 수 있다. 상기 복수의 전극(21,23)은 상기 발광 구조물(225)의 반도체층에 선택적으로 연결되며, 전원을 공급하게 된다.
상기 발광 칩은 기판(221)을 포함할 수 있다. 상기 기판(221)은 상기 발광 구조물(225) 위에 배치된다. 상기 기판(221)은 예컨대, 투광성, 절연성 기판, 또는 전도성 기판일 수 있다. 상기 기판(221)은 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3 중 적어도 하나를 이용할 수 있다. 상기 기판(221)의 탑 면 및 바닥면 중 적어도 하나 또는 모두에는 복수의 볼록부(미도시)가 형성되어, 광 추출 효율을 개선시켜 줄 수 있다. 각 볼록부의 측 단면 형상은 반구형 형상, 반타원 형상, 또는 다각형 형상 중 적어도 하나를 포함할 수 있다. 이러한 기판(221)은 제거될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 칩(11)은 상기 기판(221)과 상기 발광 구조물(225) 사이에 버퍼층(미도시) 및 언도프드 반도체층(미도시) 중 적어도 하나를 포함할 수 있다. 상기 버퍼층은 상기 기판(221)과 반도체층과의 격자 상수 차이를 완화시켜 주기 위한 층으로서, II족 내지 VI족 화합물 반도체 중에서 선택적으로 형성될 수 있다. 상기 버퍼층 아래에는 언도핑된 III족-V족 화합물 반도체층이 더 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 기판(221)은 제거될 수 있다. 상기 기판(221)이 제거된 경우 형광체층(61)은 상기 제1도전형 반도체층(222)의 상면이나 다른 반도체층의 상면에 접촉될 수 있다.
상기 발광 구조물(225)은 상기 기판(221) 아래에 배치될 수 있으며, 제1도전형 반도체층(222), 활성층(223) 및 제2도전형 반도체층(224)을 포함한다. 상기 각 층(222,223,224)의 위 및 아래 중 적어도 하나에는 다른 반도체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(222)은 기판(221) 아래에 배치되며, 제1도전형 도펀트가 도핑된 반도체 예컨대, n형 반도체층으로 구현될 수 있다. 상기 제1도전형 반도체층(222)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함한다. 상기 제1도전형 반도체층(222)은 III족-V족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. 상기 제1도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te 등과 같은 도펀트를 포함한다.
상기 활성층(223)은 제1도전형 반도체층(222) 아래에 배치되고, 단일 양자 우물, 다중 양자 우물(MQW), 양자 선(quantum wire) 구조 또는 양자 점(quantum dot) 구조를 선택적으로 포함하며, 우물층과 장벽층의 주기를 포함한다. 상기 우물층/장벽층의 주기는 예컨대, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaA, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다.
상기 제2도전형 반도체층(224)은 활성층(223) 아래에 배치된다. 상기 제2도전형 반도체층(224)은 제2도전형 도펀트가 도핑된 반도체 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 포함한다. 상기 제2도전형 반도체층(224)은, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP와 같은 화합물 반도체 중 적어도 하나로 이루어질 수 있다. 상기 제2도전형 반도체층(224)이 p형 반도체층이고, 상기 제1도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba을 포함할 수 있다.
상기 발광 구조물(225)은 다른 예로서, 상기 제1도전형 반도체층(222)이 p형 반도체층, 상기 제2도전형 반도체층(224)은 n형 반도체층으로 구현될 수 있다. 상기 제2도전형 반도체층(224) 아래에는 상기 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층이 형성할 수도 있다. 또한 상기 발광 구조물(225)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 발광 칩(11)은 하부에는 제1 및 제2전극(21,23)이 배치된다. 상기 제1전극(21)은 상기 제1도전형 반도체층(222)과 전기적으로 연결되며, 상기 제2전극(23)은 제2도전형 반도체층(224)과 전기적으로 연결된다. 상기 제1 및 제2전극(21,23)은 바닥 형상이 다각형 또는 원 형상일 수 있다.
상기 발광 칩(11)은 제1 및 제2전극층(241,242), 제3전극층(243), 절연층(231,233)을 포함한다. 상기 제1 및 제2전극층(241,242) 각각은 단층 또는 다층으로 형성될 수 있으며, 전류 확산층으로 기능할 수 있다. 상기 제1 및 제2전극층(241,242)은 상기 발광 구조물(225)의 아래에 배치된 제1전극층(241); 및 상기 제1전극층(241) 아래에 배치된 제2전극층(242)을 포함할 수 있다. 상기 제1전극층(241)은 전류를 확산시켜 주게 되며, 상기 제2전극층(241)은 입사되는 광을 반사하게 된다.
상기 제1 및 제2전극층(241,242)은 서로 다른 물질로 형성될 수 있다. 상기 제1전극층(241)은 투광성 재질로 형성될 수 있으며, 예컨대 금속 산화물 또는 금속 질화물로 형성될 수 있다.
상기 제1전극층(241)은 예컨대 ITO(indium tin oxide), ITON(ITO nitride), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide) 중에서 선택적으로 형성될 수 있다.
상기 제2전극층(242)은 상기 제1전극층(241)의 하면과 접촉되며 반사 전극층으로 기능할 수 있다. 상기 제2전극층(242)은 금속 예컨대, Ag, Au 또는 Al를 포함한다. 상기 제2전극층(242)은 상기 제1전극층(241)이 일부 영역이 제거된 경우, 상기 발광 구조물(225)의 하면에 부분적으로 접촉될 수 있다.
다른 예로서, 상기 제1 및 제2전극층(241,242)의 구조는 무지향성 반사(ODR: Omni Directional Reflector layer) 구조로 적층될 수 있다. 상기 무지향성 반사 구조는 낮은 굴절률을 갖는 제1전극층(241)과, 상기 제1전극층(241)과 접촉된 고 반사 재질의 금속 재질인 제2전극층(242)의 적층 구조로 형성될 수 있다. 상기 전극층(241,242)은, 예컨대, ITO/Ag의 적층 구조로 이루어질 수 있다. 이러한 상기 제1전극층(241)과 제2전극층(242) 사이의 계면에서 전 방위 반사각을 개선시켜 줄 수 있다.
다른 예로서, 상기 제2전극층(242)은 제거될 수 있으며, 다른 재질의 반사층으로 형성될 수 있다. 상기 반사층은 분산형 브래그 반사(distributed bragg reflector: DBR) 구조로 형성될 수 있으며, 상기 분산형 브래그 반사 구조는 서로 다른 굴절률을 갖는 두 유전체층이 교대로 배치된 구조를 포함하며, 예컨대, SiO2층, Si3N4층, TiO2층, Al2O3층, 및 MgO층 중 서로 다른 어느 하나를 각각 포함할 수 있다. 다른 예로서, 상기 전극층(241,242)은 분산형 브래그 반사 구조와 무지향성 반사 구조를 모두 포함할 수 있으며, 이 경우 98% 이상의 광 반사율을 갖는 발광 칩을 제공할 수 있다. 상기 플립 방식으로 탑재된 발광 칩은 상기 제2전극층(242)로부터 반사된 광이 기판(221)을 통해 방출하게 되므로, 수직 상 방향으로 대부분의 광을 방출할 수 있다.
상기 발광 칩(11)의 측면으로 방출된 광은 실시 예에 따른 반사 부재에 의해 광 출사 영역으로 반사될 수 있다.
상기 제3전극층(243)은 상기 제2전극층(242)의 아래에 배치되며, 상기 제1 및 제2전극층(241,242)과 전기적으로 절연된다. 상기 제3전극층(243)은 금속 예컨대, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함한다. 상기 제3전극층(243) 아래에는 제1전극(21) 및 제2전극(23)가 배치된다.
상기 절연층(231,233)은 제1 및 제2전극층(241,242), 제3전극층(243), 제1 및 제2전극(21,23), 발광 구조물(225)의 층 간의 불필요한 접촉을 차단하게 된다. 상기 절연층(231,233)은 제1 및 제2절연층(231,233)을 포함한다. 상기 제1절연층(231)은 상기 제3전극층(243)과 제2전극층(242) 사이에 배치된다. 상기 제2절연층(233)은 상기 제3전극층(243)과 제1,2전극(21,23) 사이에 배치된다.
상기 제3전극층(243)은 상기 제1도전형 반도체층(222)과 연결된다. 상기 제3전극층(243)의 연결부(244)는 상기 제1, 2전극층(241, 242) 및 발광 구조물(225)의 하부를 통해 비아 구조로 돌출되며 제1도전형 반도체층(222)과 접촉된다. 상기 연결부(244)는 복수로 배치될 수 있다. 상기 제3전극층(243)의 연결부(244)의 둘레에는 상기 제1절연층(231)의 일부(232)가 연장되어 제3전극층(243)과 상기 제1 및 제2전극층(241,242), 제2도전형 반도체층(224) 및 활성층(223) 간의 전기적인 연결을 차단한다. 상기 발광 구조물(225)의 측면에는 측면 보호를 위해 절연 층이 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2전극(23)은 상기 제2절연층(233) 아래에 배치되고 상기 제2절연층(233)의 오픈 영역을 통해 상기 제1 및 제2전극층(241, 242) 중 적어도 하나와 접촉되거나 연결된다. 상기 제1전극(21)은 상기 제2절연층(233)의 아래에 배치되며 상기 제2절연층(233)의 오픈 영역을 통해 상기 제3전극층(243)과 연결된다. 이에 따라 상기 제2전극(23)의 돌기(248)는 제1,2전극층(241,242)을 통해 제2도전형 반도체층(224)에 전기적으로 연결되며, 제1전극(21)의 돌기(246)는 제3전극층(243)을 통해 제1도전형 반도체층(222)에 전기적으로 연결된다.
이러한 발광 소자 또는 발광 모듈은, 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, TV와 같은 표시 장치에 적용되거나, 3차원 디스플레이, 각종 조명등, 신호등, 차량 전조등, 전광판에 적용될 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 발광 소자 11: 발광 칩
21,23: 전극 31,41: 리드 프레임
33,43: 리세스 51: 보호 칩
53: 와이어 61: 형광체층
71: 반사 부재

Claims (15)

  1. 하부에 제1전극 및 제2전극을 갖고 광을 방출하는 발광 칩;
    상기 발광 칩의 제1전극 아래에 배치된 제1리드 프레임;
    상기 발광 칩의 제2전극 아래에 배치된 제2리드 프레임;
    상기 제1 및 제2 리드 프레임 사이에 배치되며, 상기 제1 및 제2전극과 전기적으로 연결된 보호 칩; 및
    상기 발광 칩과 상기 제1 및 제2리드 프레임의 둘레에 배치된 반사 부재를 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 제1리드 프레임은 상기 제1 및 제2리드 프레임 사이의 갭으로부터 상기 반사 부재의 제1측면 방향으로 오목한 제1리세스를 포함하며,
    상기 제2리드 프레임은 상기 제1 및 제2리드 프레임 사이의 갭으로부터 상기 반사 부재의 제2측면 방향으로 오목한 제2리세스를 포함하며,
    상기 보호 칩은 상기 제1 및 제2리세스 중 어느 하나에 배치되는 발광 소자.
  3. 제2항에 있어서,
    상기 보호 칩은 상기 제2리세스 내에 배치되고 상기 제1리세스 상에 배치된 상기 제1전극과 와이어로 연결되는 발광 소자.
  4. 제1항에 있어서,
    상기 보호 칩은 상기 제1 및 제2전극 아래에 플립 칩 방식으로 연결되는 발광 소자.
  5. 제2항 또는 제3항에 있어서,
    상기 제1 및 제2리세스 중 적어도 하나 또는 모두는 상기 제1리드 프레임의 두께와 동일한 높이를 갖는 발광 소자.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2리드 프레임은 상기 반사 부재의 서로 반대측 측면으로 돌출된 제1 및 제2돌기를 포함하는 발광 소자.
  7. 제6항에 있어서,
    상기 제1 및 제2돌기는 상기 제1 및 제2리드 프레임의 두께보다 얇은 두께를 갖고 상기 반사 부재의 측면보다 더 외측으로 돌출되는 발광 소자.
  8. 제6항에 있어서,
    상기 제1 및 제2돌기 중 적어도 하나는 복수개로 배치된 발광 소자.
  9. 제8항에 있어서,
    상기 반사 부재의 하부는 상기 복수의 제1돌기 및 제2돌기들 사이의 영역으로 돌출되는 발광 소자.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반사 부재는 수지 재질을 포함하는 발광 소자.
  11. 제9항에 있어서,
    상기 발광 칩 상에 형광체층을 포함하는 발광 소자.
  12. 제11항에 있어서,
    상기 반사 부재는 상기 제1 및 제2리드 프레임의 둘레부터 상기 형광체층의 둘레까지 배치되는 발광 소자.
  13. 제3항에 있어서,
    상기 제1리드 프레임은 상기 와이어의 단부와 상기 제1전극 사이에 배치된 본딩부를 포함하는 발광 소자.
  14. 제3항에 있어서,
    상기 제1리세스는 반구형 형상을 갖는 발광 소자.
  15. 청구항 제1항 내지 제4항 중 어느 한 항의 발광 소자;
    상기 발광 소자 아래에 제 1및 제2전극 패드를 갖는 회로 기판; 및
    상기 회로 기판과 상기 발광 소자 사이에 배치된 접합 부재를 포함하며,
    상기 발광 소자의 제1 및 제2리드 프레임은 상기 접합 부재에 의해 상기 회로 기판의 제1 및 제2전극 패드에 연결되는 발광 모듈.
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