KR20160146201A - 레벨 쉬프터, 소스 드라이버 집적회로 및 게이트 드라이버 집적회로 - Google Patents

레벨 쉬프터, 소스 드라이버 집적회로 및 게이트 드라이버 집적회로 Download PDF

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Abstract

본 실시예들은, 소형화 및 고성능을 가능하게 하는 회로 구조를 갖는 진보된 레벨 쉬프터와, 이를 포함하는 소스 드라이버 집적회로, 게이트 드라이버 집적회로 및 표시장치에 관한 것이다.

Description

레벨 쉬프터, 소스 드라이버 집적회로 및 게이트 드라이버 집적회로 {LEVEL SHIFTER, SOURCE DRIVER IC, AND GATE DRIVER IC}
본 실시예들은 레벨 쉬프터, 소스 드라이버 집적회로 및 게이트 드라이버 집적회로에 관한 것이다.
표시장치 등의 전기 기기는 각종 전압 신호의 전압 레벨을 필요한 전압 레벨로 변환하기 위한 레벨 쉬프터(Level Shifter)를 포함할 수 있다.
이러한 레벨 쉬프터는 저전압 레벨의 입력신호를 입력받아 쉬프트 된 고전압 레벨의 출력신호를 출력하기 위해 다수의 트랜지스터를 포함하는 회로로 구성되어 있으며, 종래의 레벨 쉬프터의 경우 입력신호의 전압 레벨을 원하는 수준의 전압 레벨로 변환하고자 할 때, 원하는 수준의 전압 레벨로 신속하게 변환하지 못하는 문제점이 있어왔다.
또한, 종래의 레벨 쉬프터는, 원하는 수준의 전압 레벨로 신속하게 변환하기 위해서는 큰 사이즈의 트랜지스터를 필요하기 때문에 칩 사이즈가 커지며, 라이징 또는 폴링 특성이 좋지 못한 출력신호를 출력하는 문제점도 있어왔다.
본 실시예들의 목적은, 신속한 전압 레벨 변환을 가능하게 하는 진보된 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공하는 데 있다.
본 실시예들의 다른 목적은, 소형화 및 고성능을 가능하게 하는 회로 구조를 갖는 진보된 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공하는 데 있다.
본 실시예들의 또 다른 목적은, 입력신호를 입력받는 트랜지스터를 저전압 트랜지스터로 구현한 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공하는 데 있다.
본 실시예들의 또 다른 목적은, 출력신호의 라이징 타임 및 폴링 타임 간의 편차를 줄여주고 라이징 타임을 단축해줄 수 있는 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공하는 데 있다.
일 실시예는, 저전압 레벨의 입력신호와 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로와, 구동전압을 입력받아 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로와, 저전압 입력 회로의 제1, 제2 N-채널 트랜지스터의 드레인 노드와 고전압 출력 회로에서의 제1, 제2 출력단 사이에 전기적으로 연결되며, 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압 레벨을 제1, 제2 출력단의 전압 레벨보다 낮게 해주는 전압 강하 회로를 포함하는 레벨 쉬프터를 제공할 수 있다.
다른 실시예는, 미리 정해진 전압 레벨의 입력신호를 입력받는 입력 트랜지스터와, 입력신호의 전압 레벨보다 높은 전압 레벨의 출력신호를 출력하는 출력 트랜지스터와, 바이어스 전압에 의해 제어되며 상기 출력 트랜지스터의 게이트 노드와 입력 트랜지스터의 드레인 노드 사이에 전기적으로 연결된 전압 강하 트랜지스터를 포함하는 레벨 쉬프터를 제공할 수 있다.
또 다른 실시예는, 디지털 영상 신호를 저장하는 래치 회로와, 디지털 영상 신호의 전압 레벨을 쉬프트하는 레벨 쉬프터와, 전압 레벨이 쉬프트 된 디지털 영상 신호를 아날로그 영상 신호로 변환하는 디지털 아날로그 컨버터와, 아날로그 영상 신호를 출력하는 출력 버퍼를 포함하는 소스 드라이버 집적회로를 제공할 수 있다.
이러한 소스 드라이버 집적회로에서, 레벨 쉬프터는, 디지털 영상 신호에 해당하는 입력신호와 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로와, 구동전압을 입력받아 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로와, 저전압 입력 회로의 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드와 고전압 출력 회로에서의 제1, 제2 출력단 사이에 전기적으로 연결되며, 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압을 출력신호 또는 반전출력신호보다 낮게 해주는 전압 강하 회로를 포함할 수 있다.
또 다른 실시예는, 다수의 데이터 라인 및 다수의 게이트 라인이 배치되는 표시패널과, 다수의 데이터 라인을 구동하는 데이터 구동부와, 다수의 게이트 라인을 구동하는 게이트 구동부를 포함하는 표시장치를 제공할 수 있다.
이러한 표시장치에서, 데이터 구동부는 입력된 디지털 영상 신호의 전압 레벨을 쉬프트하는 레벨 쉬프터가 포함된 적어도 하나의 소스 드라이버 집적회로를 포함할 수 있다.
각 소스 드라이버 집적회로에 포함된 레벨 쉬프터는, 디지털 영상 신호에 해당하는 입력신호와 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로와, 구동전압을 입력받아 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로와, 저전압 입력 회로의 제1, 제2 N-채널 트랜지스터의 드레인 노드와 고전압 출력 회로에서의 제1, 제2 출력단 사이에 전기적으로 연결되며, 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압을 출력신호 또는 반전출력신호보다 낮게 해주는 전압 강하 회로를 포함할 수 있다.
또 다른 실시예는, 게이트 제어 신호에 근거하여 게이트 라인의 온-오프를 결정하기 위한 로직 신호를 생성하여 출력하는 쉬프트 레지스터와, 쉬프트 레지스터에서 출력된 로직 신호의 전압 레벨을 쉬프트하여 출력하는 레벨 쉬프터와, 레벨 쉬프터에서 출력된 신호를 스캔 신호로서 게이트 라인으로 출력하는 출력 버퍼를 포함하는 게이트 드라이버 집적회로를 제공할 수 있다.
이러한 게이트 드라이버 집적회로에서, 레벨 쉬프터는, 로직 신호에 해당하는 입력신호와 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로와, 구동전압을 입력받아 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로와, 저전압 입력 회로의 제1, 제2 N-채널 트랜지스터의 드레인 노드와 고전압 출력 회로에서의 제1, 제2 출력단 사이에 전기적으로 연결되며, 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압을 상기 출력신호 또는 반전출력신호보다 낮게 해주는 전압 강하 회로를 포함할 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 신속한 전압 레벨 변환을 가능하게 하는 진보된 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공할 수 있다.
또한, 본 실시예들에 의하면, 소형화 및 고성능을 가능하게 하는 회로 구조를 갖는 진보된 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공할 수 있다.
또한, 본 실시예들에 의하면, 입력신호를 입력받는 트랜지스터를 저전압 트랜지스터로 구현한 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공할 수 있다.
또한, 본 실시예들에 의하면, 출력신호의 라이징 타임 및 폴링 타임 간의 편차를 줄여주고 라이징 타임을 단축해줄 수 있는 레벨 쉬프터, 이를 포함하는 소스 드라이버 집적회로 및 게이트 드라이버 집적회로를 제공할 수 있다.
도 1은 본 실시예들에 따른 기본적인 레벨 쉬프터의 회로도이다.
도 2는 본 실시예들에 따른 기본적인 레벨 쉬프터의 출력 신호의 파형을 나타낸 도면이다.
도 3 내지 도 5는 본 실시예들에 따른 진보된 레벨 쉬프터의 회로도들이다.
도 6 및 도 7은 본 실시예들에 따른 진보된 레벨 쉬프터의 동작을 설명하기 위한 도면들이다.
도 8은 본 실시예들에 따른 진보된 레벨 쉬프터의 출력 신호의 파형을 나타낸 도면이다.
도 9는 본 실시예들에 따른 기본적인 레벨 쉬프터 및 진보된 레벨 쉬프터 간의 성능 및 사이즈의 비교 그래프이다.
도 10은 본 실시예들에 따른 표시장치의 시스템 구성도이다.
도 11은 본 실시예들에 따른 표시장치에서, 소스 드라이버 집적회로의 블록 다이어그램이다.
도 12는 본 실시예들에 따른 표시장치에서, 게이트 드라이버 집적회로의 블록 다이어그램이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 실시예들에 따른 기본적인 레벨 쉬프터(LS: Level Shifter)의 회로도이다.
도 1을 참조하면, 본 실시예들에 따른 기본적인 레벨 쉬프터(LS)는, 저전압 입력 회로 및 고전압 출력 회로 등으로 구성된다.
도 1을 참조하면, 저전압 입력 회로는, 저전압 레벨(예: 0V~1.8V)의 입력신호(IN)와 입력신호가 반전된 반전입력신호(INB)를 입력받는 제1, 제2 N-채널 트랜지스터(NT1, NT2)를 포함하여 구성될 수 있다.
도 1을 참조하면, 고전압 출력 회로는, 구동전압(VDD)을 입력받아 구동전압(VDD)의 전압 레벨(예: 18V)과 대응되는 고전압 레벨(예: 0V~18V)의 출력신호(OUT) 및 출력신호가 반전된 반전출력신호(OUTB)를 제1, 제2 출력단(NOUT, NOUTB)으로 출력할 수 있다.
이러한 고전압 출력 회로는, 고전압 레벨(예: 18V)의 구동전압(VDD)이 공급되는 구동전압 공급 노드(NVDD)와 전기적으로 연결된 소스 노드, 제2 출력단(NOUTB)과 전기적으로 연결된 드레인 노드 및 제1 출력단(NOUT)과 전기적으로 연결된 게이트 노드를 갖는 제1 고전압 출력 트랜지스터(PT1)와, 고전압 레벨(예: 18V)의 구동전압(VDD)이 공급되는 구동전압 공급 노드(NVDD)와 전기적으로 연결된 소스 노드, 제1 출력단(NOUT)과 전기적으로 연결된 드레인 노드 및 제2 출력단(NOUTB)과 전기적으로 연결된 게이트 노드를 갖는 제2 고전압 출력 트랜지스터(PT2)를 포함하여 구성될 수 있다.
여기서, 제1 고전압 출력 트랜지스터(PT1)와 제2 고전압 출력 트랜지스터(PT2)는, 일 예로, P-채널 트랜지스터일 수 있다.
도 1에 예시된 기본적인 레벨 쉬프터(LS)를 구성하는 모든 트랜지스터(NT1, NT2, PT1, PT2)는, 드레인 노드(또는 소스 노드)에 미리 정의된 저전압 레벨의 상한치 기준 전압(예: 대략 4V)보다 높은 고전압(HV: High Voltage)이 인가되는 "고전압 트랜지스터(HV-TR)"이다.
도 1에 예시된 기본적인 레벨 쉬프터(LS)에서, 고전압 트랜지스터(HV-TR)에 해당하는 제1, 제2 N-채널 트랜지스터(NT1, NT2)로 인가된 입력신호(IN)의 전압 레벨(예: 1.8V)이 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 턴 온 레벨(예: 18V)보다 매우 낮기 때문에, 제1, 제2 N-채널 트랜지스터(NT1, NT2)는, "풀리 턴 온(fully Trun on)" 되지 못하고 "슬라이틀리 턴 온(slightly Turn on)" 되는 현상이 발생할 수 있다.
따라서, "슬라이틀리 턴 온(slightly Turn on)" 되는 제1, 제2 N-채널 트랜지스터(NT1, NT2)는, "풀리 턴 온(fully Trun on)" 되는 경우에 비해, 전류를 작게 흐르게 한다.
만약, 원하는 수준으로 전류를 흐르게 하려면, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 채널 폭을 크게 설계할 수밖에 없다. 이는, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 사이즈뿐만 아니라 레벨 쉬프터(LS)의 전체 사이즈를 크게 할 수 있다.
또한, "풀리 턴 온(fully Trun on)" 되지 못하고 "슬라이틀리 턴 온(slightly Turn on)" 되고 고전압 트랜지스터(HV-TR)에 해당하는 제1, 제2 N-채널 트랜지스터(NT1, NT2)를 포함하는 기본적인 레벨 쉬프터(LS)는, 공정/전압/온도 등의 변화 조건에서 레벨 쉬프터(LS)가 동작하도록 설계하는 경우, 전형적인 조건(Typical Condition)에서, 도 2에 도시된 바와 같이, 출력신호(OUT) 또는 반전출력신호(OUTB)의 라이징 타임 및 폴링 타임이 길어지고 중첩 구간도 길어질 수 있으며, 또한, 출력신호의 라이징 타임 및 폴링 타임 간의 편차도 크게 발생할 수 있다.
이러한 기본적인 레벨 쉬프터(LS)의 단점을 해결할 수 있는 "진보된 레벨 쉬프터(ALS: Advanced Level Shifter)"에 대하여, 도 3 내지 도 9를 참조하여 설명한다.
도 3 내지 도 5는 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)의 3가지 타입(타입 A, 타입 B, 타입 C)의 구조에 대한 회로도들이다.
도 3 내지 도 5를 참조하면, 타입의 종류에 관계없이, 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)는, 저전압 입력 회로(310), 고전압 출력 회로(320) 및 전압 강하 회로(330) 등으로 구성된다.
먼저, 도 3을 참조하면, 가장 심플한 구조인 타입 A의 구조를 갖는 진보된 레벨 쉬프터(ALS)를 설명한다.
저전압 입력 회로(310)는, 저전압 레벨의 입력신호(IN)와 입력신호가 반전된 반전입력신호(INB)를 입력받는 제1, 제2 N-채널 트랜지스터(NT1, NT2)를 포함할 수 있다.
저전압 입력 회로(310)에서, 제1 N-채널 트랜지스터(NT1)는, 그라운드 전압 등의 기저전압(VSS)이 인가되는 소스 노드, 입력신호(IN)가 인가되는 게이트 노드 및 제2 출력단(NOUTB)과 전기적으로 연결된 드레인 노드(Na1)를 포함한다.
저전압 입력 회로(310)에서, 제2 N-채널 트랜지스터(NT2)는, 기저전압(VSS)이 인가되는 소스 노드, 반전입력신호(INB)가 인가되는 게이트 노드 및 제1 출력단(NOUT)과 전기적으로 연결된 드레인 노드(Na2)를 포함한다.
고전압 출력 회로(320)는, 구동전압(VDD)을 입력받아 구동전압(VDD)의 전압 레벨(예: 18V)과 대응되는 고전압 레벨의 출력신호(OUT) 및 출력신호가 반전된 반전출력신호(OUTB)를 제1, 제2 출력단(NOUT, NOUTB)으로 출력할 수 있다.
고전압 출력 회로(320)는, 일 예로, 제1 고전압 출력 트랜지스터(PT1)와 제2 고전압 출력 트랜지스터(PT2) 등을 포함하여 구성될 수 있다.
제1 고전압 출력 트랜지스터(PT1)는, 고전압 레벨(예: 18V)의 구동전압(VDD)이 공급되는 구동전압 공급 노드(NVDD)와 전기적으로 연결된 소스 노드, 제2 출력단(NOUTB)과 전기적으로 연결된 드레인 노드 및 제1 출력단(NOUT)과 전기적으로 연결된 게이트 노드를 갖는다.
제2 고전압 출력 트랜지스터(PT2)는, 고전압 레벨(예: 18V)의 구동전압(VDD)이 공급되는 구동전압 공급 노드(NVDD)와 전기적으로 연결된 소스 노드, 제1 출력단(NOUT)과 전기적으로 연결된 드레인 노드 및 제2 출력단(NOUTB)과 전기적으로 연결된 게이트 노드를 갖는다.
도 3에 도시된 바와 같이, 고전압 출력 회로(320)를 구성하는 제1 고전압 출력 트랜지스터(PT1)와 제2 고전압 출력 트랜지스터(PT2)는, 일 예로, P-채널 트랜지스터일 수 있다.
전압 강하 회로(330)는, 저전압 입력 회로(310)의 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)와 고전압 출력 회로(320)에서의 제1, 제2 출력단(NOUT, NOUTB) 사이에 전기적으로 연결되며, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)의 전압 레벨(예: 대략 4V 이하)을 제1, 제2 출력단(NOUT, NOUTB)의 전압 레벨(예: 대략 18V)보다 낮게 해줄 수 있다.
이러한 전압 강하 회로(330)는, 일 예로, 제1 전압 강하 트랜지스터(NDT1) 및 제2 전압 강하 트랜지스터(NDT2) 등을 포함하여 구성될 수 있다.
도 3에 도시된 바와 같이, 전압 강하 회로(330)를 구성하는 제1 전압 강하 트랜지스터(NDT1) 및 제2 전압 강하 트랜지스터(NDT2)는, 일 예로, N-채널 트랜지스터일 수 있다.
제1 전압 강하 트랜지스터(NDT1) 및 제2 전압 강하 트랜지스터(NDT2)는, 게이트 노드로 바이어스 전압(N-bias)을 공통으로 인가받고, 게이트 노드로 인가된 바이어스 전압(N-bias)에 의해 항상 온(On)이 되어 있을 수 있다.
제1 전압 강하 트랜지스터(NDT1)는, 바이어스 전압(N-Bias)이 게이트 노드에 인가되며, 제1 N-채널 트랜지스터(NT1)의 드레인 노드(Na1)와 제2 출력단(NOUTB) 사이에 전기적으로 연결될 수 있다.
제2 전압 강하 트랜지스터(NDT2)는, 바이어스 전압(N-Bias)이 게이트 노드에 인가되며, 제2 N-채널 트랜지스터(NT2)의 드레인 노드(Na2)와 제1 출력단(NOUT) 사이에 전기적으로 연결될 수 있다.
한편, 도 3을 참조하면, 고전압 출력 회로(320)에 포함된 제1, 제2 고전압 출력 트랜지스터(PT1, PT2)와 전압 강하 회로(330)에 포함된 제1, 제2 전압 강하 트랜지스터(NDT1, NDT2)는, 드레인 노드에 미리 정의된 저전압 레벨의 상한치 기준 전압(예: 대략 4V)보다 높은 고전압(HV: High Voltage)이 인가되는 "고전압 트랜지스터(HV-TR)"이다.
전술한 바와 같이, 제1 전압 강하 트랜지스터(NDT1) 및 제2 전압 강하 트랜지스터(NDT2)를 고전압 트랜지스터로 설계함으로써, 즉, 제2 출력단(NOUTB)에 연결된 제1 전압 강하 트랜지스터(NDT1)의 드레인 노드(또는 소스 노드)와 제1 출력단(NOUT)에 연결된 제2 전압 강하 트랜지스터(NDT2)의 드레인 노드(또는 소스 노드)에 인가되는 전압이 제1 마진 제어 트랜지스터(MT1)의 드레인 노드(또는 소스 노드, Nb1)와 제2 마진 제어 트랜지스터(MT2)의 드레인 노드(또는 소스 노드, Nb2)에 인가되는 전압보다 높은 전압이 되도록 설계함으로써, 레벨 쉬프터 내 저전압 트랜지스터들(MT1, MT2, NT1, NT2)을 보호해줄 수 있다.
이에 비해, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)는, 드레인 노드(또는 소스 노드)에 미리 정의된 저전압 레벨의 상한치 기준 전압(예: 대략 4V) 이하의 저전압(LV: Low Voltage)이 인가되는 "저전압 트랜지스터(LV-TR)"이다.
이와 관련하여, 전압 강하 회로(330)에 따른 전압 강하에 의해, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)의 전압이 저전압 레벨의 상한치 기준 전압(예: 대략 4V) 이하가 될 수 있다.
즉, 전압 강하 회로(330)에 포함된 제1, 제2 전압 강하 트랜지스터(NDT1, NDT2)에서의 드레인 노드와 소스 노드 간의 전압 강하에 따라, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)의 전압이 저전압 레벨의 상한치 기준 전압(예: 대략 4V) 이하가 되어, 제1, 제2 N-채널 트랜지스터(NT1, NT2)가 "저전압 트랜지스터(LV-TR)"로 동작할 수 있게 된다.
전술한 바와 같이, 전압 강하 회로(330)에 포함된 제1, 제2 전압 강하 트랜지스터(NDT1, NDT2)에 의해, 제1, 제2 N-채널 트랜지스터(NT1, NT2)가 "저전압 트랜지스터(LV-TR)"로 동작하기 때문에, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 채널 폭(Channel Width)을 작게 설계할 수 있다.
이러한 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 사이즈 감소분은, 도 3의 전압 강하 회로(330)의 추가 구성으로 인한 사이즈 증가분보다 크다. 따라서, 타입 A의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type A)의 전체 사이즈도 상당히 줄일 수 있게 된다.
하지만, 공정 오차 등의 이유로, 전압 강하 회로(330)에 포함된 제1, 제2 전압 강하 트랜지스터(NDT1, NDT2)에 의한 전압 강하가 원하는 수준으로 이루어지지 못할 수 있으며, 이에 따라, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)의 전압이 저전압 레벨의 상한치 기준 전압(예: 대략 4V)보다 높아질 수 있다.
이는, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)가 "풀리 턴 온(fully Trun on)" 되지 못하고 "슬라이틀리 턴 온(slightly Turn on)" 되는 현상이 발생할 수 있다.
따라서, 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)는, 공정 오차 등의 이유로, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)의 전압이 원하는 수준으로 낮아지지 못하는 현상을 방지하기 위하여, 전압 마진 확보를 위한 추가적인 회로 구성을 더 포함할 수 있다.
이와 같이, 전압 마진 확보를 위한 회로 구성이 추가된 진보된 레벨 쉬프터(ALS)의 타입을 타입 B라고 한다. 이는 도 4를 참조하여 설명한다.
도 4를 참조하면, 타입 B의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)는, 어떠한 상황에서도, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)의 전압이 원하는 수준으로 낮아질 수 있도록, 전압 강하 회로(330)가 제1 마진 제어 트랜지스터(MT1) 및 제2 마진 제어 트랜지스터(MT2) 등을 더 포함할 수 있다.
도 4에 예시된 타입 B의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)는, 전압 강하 회로(330)가 제1 마진 제어 트랜지스터(MT1) 및 제2 마진 제어 트랜지스터(MT2) 등을 더 포함한다는 점만 제외하면, 나머지 회로 구성들에 있어서는, 타입 A의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)와 동일하다.
따라서, 아래에서, 타입 B의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)를 설명함에 있어서, 타입 A의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)와 차이가 나는 부분, 즉, 전압 마진 확보를 회로 구성(제1 마진 제어 트랜지스터(MT1) 및 제2 마진 제어 트랜지스터(MT2)) 위주로 설명한다.
위에서 언급한 전압 마진 확보를 위한 회로 구성에 해당하는 제1 마진 제어 트랜지스터(MT1) 및 제2 마진 제어 트랜지스터(MT2)는, 일 예로, N-채널 트랜지스터일 수 있다.
도 4를 참조하면, 제1 마진 제어 트랜지스터(MT1)는, 제1 전압 강하 트랜지스터(NDT1)와 제1 N-채널 트랜지스터(NT1)의 드레인 노드(Na1) 사이에 전기적으로 연결될 수 있다.
제2 마진 제어 트랜지스터(MT2)는, 제2 전압 강하 트랜지스터(NDT2)와 제2 N-채널 트랜지스터(NT2)의 드레인 노드(Na2) 사이에 전기적으로 연결될 수 있다.
제1 마진 제어 트랜지스터(MT1) 및 제2 마진 제어 트랜지스터(MT2)는, 게이트 노드로 소정의 게이트 전압(VCC)을 공통으로 인가받을 수 있다.
또한, 제1 마진 제어 트랜지스터(MT1) 및 제2 마진 제어 트랜지스터(MT2)는, 항상 온(On) 되어 있을 수 있다.
도 4를 참조하면, 공정 오차 등의 이유로 인해, 제1, 제2 전압 강하 트랜지스터(NDT1, NDT2)의 드레인 노드(Nb1, Nb2)의 전압이 저전압 레벨의 상한치 기준 전압(예: 대략 4V)보다 높아지더라도, 제1 마진 제어 트랜지스터(MT1) 및 제2 마진 제어 트랜지스터(MT2)에 의한 추가적인 전압 강하가 일어나, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드(Na1, Na2)의 전압이 원하는 수준(저전압 레벨)으로 낮아질 수 있다.
이에 따라, 제1, 제2 N-채널 트랜지스터(NT1, NT2)가 "저전압 트랜지스터(LV-TR)"로 동작할 수 있게 되어, 제1, 제2 N-채널 트랜지스터(NT1, NT2)는 "풀리 턴 온(fully Trun on)" 될 수 있다.
따라서, 출력신호(OUT) 또는 반전출력신호(OUTB)의 라이징 타임(RT: Rising Time) 및 폴링 타임(FT: Falling Time)을 더욱 단축할 수 있으며, 라이징 타임(RT: Rising Time) 및 폴링 타임(FT: Falling Time) 간의 편차(△(RT-FT))도 크게 줄여줄 수 있다.
전술한 바와 같이, 제1, 제2 N-채널 트랜지스터(NT1, NT2)가 "저전압 트랜지스터(LV-TR)"로 동작할 수 있게 됨으로써, 제1, 제2 N-채널 트랜지스터(NT1, NT2)는 "풀리 턴 온(fully Trun on)" 될 수 있을 뿐만 아니라, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 채널 폭(Channel Width)을 작게 설계할 수 있다.
이러한 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 사이즈 감소분은, 도 4의 전압 강하 회로(330)의 추가 구성으로 인한 사이즈 증가분보다 크다. 따라서, 타입 B의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)의 전체 사이즈도 상당히 줄일 수 있게 된다.
한편, 도 4를 참조하면, 고전압 출력 회로(320)에 포함된 제1, 제2 고전압 출력 트랜지스터(PT1, PT2)와 전압 강하 회로(330)에 포함된 제1, 제2 전압 강하 트랜지스터(NDT1, NDT2)는, 드레인 노드에 저전압 레벨의 상한치 기준 전압(예: 대략 4V)보다 높은 고전압(HV: High Voltage)이 인가되는 "고전압 트랜지스터(HV-TR)"이다.
이에 비해, 저전압 입력 회로(310)에 포함된 제1, 제2 N-채널 트랜지스터(NT1, NT2)는, 드레인 노드에 저전압 레벨의 상한치 기준 전압(예: 대략 4V) 이하의 저전압(LV: Low Voltage)이 인가되는 "저전압 트랜지스터(LV-TR)"이다.
또한, 전압 강하 회로(300)에 추가로 포함된 제1, 제2 마진 제어 트랜지스터(MT1, MT2)는, 드레인 노드에 저전압 레벨의 상한치 기준 전압(예: 대략 4V) 이하의 저전압(LV: Low Voltage)이 인가되는 "저전압 트랜지스터(LV-TR)"일 수 있다.
한편, 저전압 레벨의 상한치 기준 전압(예: 대략 4V) 보다는 높은 전압을 고전압(LV) 레벨로 정의하지 않고, 중전압(MV: Middle Voltage) 레벨과 고전압 레벨(HV: High Voltage)로 더욱 세분화할 수 있다.
이러한 경우, 제1, 제2 마진 제어 트랜지스터(MT1, MT2)는, 드레인 노드에 저전압 레벨의 상한치 기준 전압(예: 대략 4V) 보다는 높고 중전압 레벨의 상한치 기준 전압(예: 대략 8~10V) 이하의 중전압(MV)이 인가되는 "중전압 트랜지스터(MV-TR)"일 수도 있다.
한편, 도 3에 예시된 타입 A의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type A), 또는 도 4에 예시된 타입 B의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)에서, 고전압 출력 회로(320)에 포함된 제1 고전압 출력 트랜지스터(PT1)와 제2 고전압 출력 트랜지스터(PT2)로 흐르는 전류가 작아지도록 제어하기 위하여, 고전압 출력 회로(320)에 전류 제어를 위한 회로를 추가로 구성할 수 있다.
아래에서는, 도 4에 예시된 타입 B의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type B)에서 고전압 출력 회로(320)에 전류 제어를 위한 회로가 추가로 구성된 경우에 대하여, 도 5를 참조하여 설명한다.
도 5에 예시된 진보된 레벨 쉬프터(ALS)를 타입 C의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type C)라고 한다.
도 5를 참조하면, 타입 C의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type C)에서, 고전압 출력 회로(320)는, 전류 제어 회로 구성으로서 제1 전류 제어 트랜지스터(PDT1) 및 제2 전류 제어 트랜지스터(PDT2) 등을 더 포함할 수 있다.
도 5를 참조하면, 제1 전류 제어 트랜지스터(PDT1)는, 바이어스 전압(P-Bias)에 의해 제어되며, 구동전압 공급 노드(NVDD)와 제1 고전압 출력 트랜지스터(PT1)의 소스 노드 사이에 연결될 수 있다.
제2 전류 제어 트랜지스터(PDT2)는, 바이어스 전압(P-Bias)에 의해 제어되며, 구동전압 공급 노드(NVDD)와 제2 고전압 출력 트랜지스터(PT2)의 소스 노드 사이에 연결될 수 있다.
이러한 제1 전류 제어 트랜지스터(PDT1) 및 제2 전류 제어 트랜지스터(PDT2)에 의해, 전압 강하가 일어나, 제1 고전압 출력 트랜지스터(PT1)와 제2 고전압 출력 트랜지스터(PT2)의 드레인 노드(Nc1, Nc2)의 전압이 구동전압(VDD)보다 낮아질 수 있다.
이에 따라, 출력신호(OUT) 또는 반전출력신호(OUTB)의 전압은, 고전압 레벨이더라도, 구동전압(VDD)이 아닌 이보다 조금 낮아진 전압일 수 있다.
또한, 제1 전류 제어 트랜지스터(PDT1) 및 제2 전류 제어 트랜지스터(PDT2)는 제1 고전압 출력 트랜지스터(PT1)와 제2 고전압 출력 트랜지스터(PT2)로 흐르는 전류가 작아지도록 제어해줄 수 있다.
도 6 및 도 7은 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)의 동작을 설명하기 위한 도면들이다.
단, 일 예로, 도 5에 예시된 타입 C의 구조를 갖는 진보된 레벨 쉬프터(ALS-Type C)의 동작을 설명한다.
본 실시예들에 따른 진보된 레벨 쉬프터(ALS)의 동작을 설명하기에 앞서, 주요 노드의 전압은 도 6과 같이 예시한다.
도 6을 참조하면, 저전압 입력 회로(310)에 속한 제1, 제2 N-채널 트랜지스터(NT1, NT2)는, 일 예로, 1.8V의 저전압 레벨의 입력신호(IN) 또는 반전입력신호(INB)를 입력받는다.
여기서, 입력신호(IN) 또는 반전입력신호(INB)는, 로직 신호로서, 1.8V의 하이 레벨(HIGH)로 출력되거나 0V의 로우 레벨(LOW)로 제공될 수 있다.
본 실시예들에 따른 진보된 레벨 쉬프터(ALS)는, 1.8V의 저전압 레벨의 입력신호(IN)를 입력받아, 일 예로, 15V 정도의 고전압 레벨의 출력신호(OUT)를 출력한다.
여기서, 출력신호(OUT) 또는 반전출력신호(OUTB)는, 로직 신호로서, 15V의 하이 로직 레벨(HIGH)로 출력되거나 0V의 로우 로직 레벨(LOW)로 출력될 수 있다.
도 7을 참조하면, 제1 N-채널 트랜지스터(NT1)의 게이트 노드로 하이 로직 레벨(HIGH)의 로직 신호에 해당하는 입력신호(IN)가 인가되는 경우, 즉, 제1 N-채널 트랜지스터(NT1)의 게이트 노드로 저전압 레벨의 전압(1.8V)을 갖는 입력신호(IN)가 인가되는 경우, 제1 N-채널 트랜지스터(NT1)는 턴 온 된다.
이에 따라, 제1 N-채널 트랜지스터(NT1)의 드레인 노드는, 기저전압(VSS)에 의해, 로우 로직 레벨(LOW)의 전압 상태가 된다.
제1 마진 제어 트랜지스터(MT1) 및 제1 전압 강하 트랜지스터(NDT1)의 온 상태에 따라, 제2 출력단(NOUTB) 또한, 로우 로직 레벨(LOW)의 전압 상태가 된다. 따라서, 제2 출력단(NOUTB)으로 로우 로직 레벨(LOW)에 해당하는 OV의 반전출력신호(OUTB)가 출력된다. 이러한 반전출력신호(OUTB)도 15V로 출력될 수 있기 때문에 고전압 레벨에 해당한다.
이에 따라, 제2 출력단(NOUTB)과 전기적으로 연결된 제2 고전압 출력 트랜지스터(PT2)의 게이트 노드도, 로우 로직 레벨(LOW)의 전압 상태가 되어, P-채널 트랜지스터에 해당하는 제2 고전압 출력 트랜지스터(PT2)가 턴 온 된다.
제2 전류 제어 트랜지스터(PDT2)가 온 상태이기 때문에, 구동전압(VDD)을 기준으로 전압 강하가 된 전압(대략 15V)이 제1 출력단(NOUT)에 인가된다. 즉, 제1 출력단(NOUT)은 대략 15V의 하이 로직 레벨(HIGW)의 전압 상태가 된다.
이에 따라, 제1출력단(NOUT)으로 하이 로직 레벨(HIGW)에 해당한 15V의 고전압 레벨의 출력신호(OUT)가 출력된다.
제1 출력단(NOUT)이 하이 로직 레벨(HIGW)의 전압 상태가 되기 때문에, P-채널 트랜지스터에 해당하는 제1 고전압 출력 트랜지스터(PT1)는 오프 상태이다.
도 8은 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)의 출력신호 파형을 나타낸 도면이고, 도 9는 본 실시예들에 따른 기본적인 레벨 쉬프터(LS) 및 진보된 레벨 쉬프터(ALS) 간의 성능 및 사이즈의 비교 그래프이다.
도 8을 참조하면, 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)는, 기본적인 레벨 쉬프터(LS)의 출력신호(도 2)에 비해, 라이징 타임(Rising Time) 및 폴링 타임(Falling Time)이 짧아짐을 확인할 수 있다.
이는 도 9를 통해서도 확인할 수 있는데, 도 9를 참조하면, 기본적인 레벨 쉬프터(LS)의 라이징 타임(Rising Time)을 1.00으로 봤을 때, 진보된 레벨 쉬프터(ALS)의 라이징 타임(Rising Time)은 0.30이 되어, 대략 70%만큼 라이징 타임(Rising Time)이 줄어들 수 있다.
또한, 도 9를 참조하면, 기본적인 레벨 쉬프터(LS)의 폴링 타임(Falling Time)을 1.00으로 봤을 때, 진보된 레벨 쉬프터(ALS)의 폴링 타임(Falling Time)은 0.80이 되어, 대략 20% 만큼 폴링 타임(Falling Time)이 줄어들 수 있다.
이러한 라이징 타임(Rising Time) 및 폴링 타임(Falling Time)의 감소뿐만 아니라, 라이징 타임(Rising Time) 및 폴링 타임(Falling Time) 간의 편차(△(RT-FT))도, 기본적인 레벨 쉬프터(LS)의 편차를 1.00으로 봤을 때, 진보된 레벨 쉬프터(ALS)의 편차는 0.01이 되어, 대략 99% 만큼 많이 감소했음을 알 수 있다.
이러한 라이징 타임(Rising Time) 및 폴링 타임(Falling Time)의 감소는 제1, 제2 N-채널 트랜지스터(NT1, NT2)가 저전압 트랜지스터(LV-TR)로 동작하여 "풀리 턴 온(fully Turn on)"될 수 있는 것과도 관련된다.
이와 같이, 제1, 제2 N-채널 트랜지스터(NT1, NT2)가 "풀리 턴 온(fully Turn on)" 되는 경우, "슬라이틀리 턴 온(slightly Turn on)" 되는 것에 비해 전류를 많이 흐르게 하기 때문에 원하는 성능을 내면서도, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 채널 폭을 작게 설계할 수 있다.
따라서, 진보된 레벨 쉬프터(ALS)의 경우, 기본적인 레벨 쉬프터(LS)에 비해 사이즈가 많이 감소할 수 있다.
도 9를 참조하면, 기본적인 레벨 쉬프터(LS)의 사이즈를 1.00으로 봤을 때, 진보된 레벨 쉬프터(ALS)의 사이즈는 0.058이 되어, 대략 42% 만큼 사이즈가 감소했음을 알 수 있다.
아래에서는, 전술한 본 실시예들에 따른 레벨 쉬프터(ALS)를 표시장치에서 사용되는 각종 전압의 전압 레벨을 쉬프트하는 회로로 활용하는 예를 설명한다.
도 10은 본 실시예들에 따른 표시장치(1000)의 시스템 구성도이다.
도 10을 참조하면, 본 실시예들에 따른 표시장치(1000)는, 다수의 데이터 라인(DL) 및 다수의 게이트 라인(GL)이 배치되고, 다수의 서브픽셀(SP: Sub Pixel)이 배치되는 표시패널(1010)과, 다수의 데이터 라인(DL)을 구동하는 데이터 구동부(1020)와, 다수의 게이트 라인(GL)을 구동하는 게이트 구동부(1030)와, 데이터 구동부(1020) 및 게이트 구동부(1030)를 제어하는 타이밍 컨트롤러(1040) 등을 포함할 수 있다.
데이터 구동부(1020)는, 타이밍 컨트롤러(1040)로부터 입력된 디지털 영상 신호(영상 데이터, DATA)를 아날로그 영상 신호에 해당하는 데이터 전압으로 변환하여 다수의 데이터 라인으로 공급함으로써, 다수의 데이터 라인을 구동한다.
게이트 구동부(1030)는, 다수의 게이트 라인으로 스캔 신호를 순차적으로 공급함으로써, 다수의 게이트 라인(GL)을 순차적으로 구동한다.
타이밍 컨트롤러(1040)는, 데이터 구동부(1020) 및 게이트 구동부(1030)로 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동부(1020) 및 게이트 구동부(1030)를 제어한다.
이러한 타이밍 컨트롤러(1040)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부에서 입력되는 영상 데이터를 데이터 구동부(1020)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 영상 데이터에 해당하는 디지털 영상 신호(DATA)를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
게이트 구동부(1030)는, 타이밍 컨트롤러(1040)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 다수의 게이트 라인으로 순차적으로 공급하여 다수의 게이트 라인을 순차적으로 구동한다.
게이트 구동부(1030)는, 구동 방식에 따라서, 도 10에서와 같이, 표시패널(1010)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.
이러한 게이트 구동부(1020)는, 둘 이상의 게이트 드라이버 집적회로(GD-IC: Gate Driver IC)를 포함할 수 있다.
게이트 드라이버 집적회로(GD-IC)는, 쉬프트 레지스터(Shift Register), 레벨 쉬프터(Level Shifter), 출력 버퍼(Output Buffer) 등을 포함할 수 있다.
둘 이상의 게이트 드라이버 집적회로(GD-IC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(1010)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시패널(1010)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(1010)에 집적화되어 배치될 수도 있다.
데이터 구동부(1020)는, 특정 게이트 라인이 열리면, 타이밍 컨트롤러(1040)로부터 수신한 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 데이터 라인들로 공급함으로써, 다수의 데이터 라인을 구동한다.
데이터 구동부(1020)는, 적어도 하나의 소스 드라이버 집적회로(SD-IC: Source Driver Integrated Circuit)를 포함할 수 있다.
각 소스 드라이버 집적회로(SD-IC)는, 쉬프트 레지스터(Shift Register), 래치 회로, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버퍼(Output Buffer) 등을 포함할 수 있다.
또한, 각 소스 드라이버 집적회로(SD-IC)는, 타이밍 컨트롤러(1040)로부터 입력된 로직 신호에 해당하는 디지털 영상 신호(DATA)의 전압 레벨을 원하는 전압 레벨(고전압 레벨)로 쉬프트하는 레벨 쉬프터(Level Shifter)를 더 포함할 수 있다.
각 소스 드라이버 집적회로(SD-IC)는, 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식 또는 칩 온 글래스(COG: Chip On Glass) 방식으로 표시패널(1010)의 본딩 패드(Bonding Pad)에 연결되거나, 표시패널(1010)에 직접 배치될 수도 있으며, 경우에 따라서, 표시패널(1010)에 집적화되어 배치될 수도 있다.
이러한 소스 드라이버 집적회로(SD-IC)는, 칩 온 필름(COF: Chip On Film) 방식으로 구현될 수 있다. 이 경우, 각 소스 드라이버 집적회로(SD-IC)의 일 단은 적어도 하나의 소스 인쇄회로기판(Source Printed Circuit Board, 미도시)에 본딩되고, 타 단은 표시패널(1010)에 본딩될 수 있다.
한편, 타이밍 컨트롤러(1040)는, 입력 영상 데이터와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부(예: 호스트 시스템)로부터 수신한다.
타이밍 컨트롤러(1040)는, 외부로부터 입력된 입력 영상 데이터를 데이터 구동부(1020)에서 사용하는 데이터 신호 형식에 맞게 전환하여 전환된 디지털 영상 신호(DATA)를 출력하는 것 이외에, 데이터 구동부(1020) 및 게이트 구동부(1030)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블(DE) 신호, 클럭 신호 등의 타이밍 신호를 입력받아, 각종 제어 신호들을 생성하여 데이터 구동부(1020) 및 게이트 구동부(1030)로 출력한다.
예를 들어, 타이밍 컨트롤러(1040)는, 게이트 구동부(1030)를 제어하기 위하여, 게이트 스타트 펄스(GSP: Gate Start Pulse), 게이트 쉬프트 클럭(GSC: Gate Shift Clock), 게이트 출력 인에이블 신호(GOE: Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호(GCS: Gate Control Signal)를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 드라이버 집적회로(GD-IC)의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이버 집적회로(GD-IC)에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 게이트 드라이버 집적회로(GD-IC)의 타이밍 정보를 지정하고 있다.
또한, 타이밍 컨트롤러(1040)는, 데이터 구동부(1020)를 제어하기 위하여, 소스 스타트 펄스(SSP: Source Start Pulse), 소스 샘플링 클럭(SSC: Source Sampling Clock), 소스 출력 인에이블 신호(SOE: Souce Output Enable) 등을 포함하는 각종 데이터 제어 신호(DCS: Data Control Signal)를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동부(1020)를 구성하는 소스 드라이버 집적회로(SD-IC)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적회로(SD-IC) 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 소스 드라이버 집적회로(SD-IC)의 데이터 출력 타이밍을 제어한다.
도 10을 참조하면, 타이밍 컨트롤러(1040)는, 소스 드라이버 집적회로(SD-IC)가 본딩된 소스 인쇄회로기판(미도시)과 연성 플랫 케이블(FFC: Flexible Flat Cable) 또는 연성 인쇄 회로(FPC: Flexible Printed Circuit) 등의 연결 매체를 통해 연결된 컨트롤 인쇄회로기판(Control Printed Circuit Board, 미도시)에 배치될 수 있다.
이러한 컨트롤 인쇄회로기판에는, 타이밍 컨트롤러(1040)뿐만 아니라, 표시패널(1010), 데이터 구동부(1020) 및 게이트 구동부(1030) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러(미도시)가 더 배치될 수 있다.
위에서 언급한 소스 인쇄회로기판과 컨트롤 인쇄회로기판은, 하나의 인쇄회로기판으로 되어 있을 수도 있다.
본 실시예들에 따른 표시장치(1000)는, 일 예로, 액정표시장치(Liquid Crystal Display Device), 플라즈마 표시장치(Plasma Display Device), 유기발광표시장치(Organic Light Emitting Display Device) 등 중 하나일 수 있다.
이러한 표시장치(1000)에서 표시패널(1010)에 배치되는 다수의 서브픽셀(SP) 각각은, 하나의 데이터 라인과 하나 이상의 게이트 라인과 연결되는 회로 구성을 갖는다.
각 서브픽셀은, 트랜지스터(Transistor), 커패시터(Capacitor) 등의 회로 소자로 구성될 수 있다.
전술한 바와 같이, 소스 드라이버 집적회로(SD-IC) 및 게이트 드라이버 집적회로(GD-IC) 중 적어도 한 종류의 드라이버 집적회로에 포함될 수 있는 레벨 쉬프터는, 도 3 내지 도 9를 참조하여 설명한 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)일 수 있다.
아래에서는, 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)를 포함하는 소스 드라이버 집적회로(SD-IC)를 도 11을 참조하여 간략하게 설명한다. 이어서, 도 12를 참조하면, 본 실시예들에 따른 진보된 레벨 쉬프터(ALS)를 포함하는 게이트 드라이버 집적회로(GD-IC)에 대하여 간략하게 설명한다.
도 11은 본 실시예들에 따른 표시장치(1000)에서, 소스 드라이버 집적회로(SD-IC)의 블록 다이어그램이다.
도 11을 참조하면, 본 실시예들에 따른 표시장치(1000)에서, 소스 드라이버 집적회로(SD-IC)는, 쉬프트 레지스터(1110), 제1래치(1120) 및 제2래치(1130)를 포함하는 래치 회로, 레벨 쉬프터(1140), 디지털 아날로그 컨버터(1150), 출력 버퍼(1160) 등을 포함한다.
쉬프트 레지스터(1110)는 수평클럭(Hclock) 및 수평동기신호(Hsync)를 입력받아, 수평클럭(Hclock)에 따라 제1래치(1120)의 각 셀을 순차적으로 동작시키는 역할을 한다.
제1래치(1120)는, 입력된 디지털 영상 신호(DATA)를 수평클럭(Hclock)에 동기화 하여 샘플링한다. 따라서, 제1래치(1120)는 열의 개수만큼의 셀로 구성되어 있으며, 각 셀은 디지털 영상 신호(DATA)의 비트 수만큼의 래치 또는 플립-플롭으로 이루어져 있을 수 있다.
제2래치(1130)는, 로드(LOAD)에 의하여 제1래치(1120)에 저장된 모든 디지털 영상 신호를 전달받아 저장한다. 이때, 제1래치(1120)는 다음 행의 디지털 영상 신호를 샘플링하기 시작한다.
레벨 쉬프터(1140)는, 제2래치(1130)로 전달된 디지털 영상 신호의 전압 레벨을 쉬프트한다.
디지털 아날로그 컨버터(1150)는, 입력된 기준감마전압(Reference Gamma Voltage)을 이용하여 전압 레벨이 쉬프트 된 디지털 영상 신호를 아날로그 영상 신호(아날로그 전압)로 변환한다.
출력 버퍼(1160)는 디지털 아날로그 컨버터(1150)에 의해 변환된 아날로그 영상 신호를 증폭하여 출력한다.
도 11을 참조하면, 소스 드라이버 집적회로(SD-IC)에서, 제2래치(1130) 및 디지털 아날로그 컨버터(1150) 사이에 존재하는 레벨 쉬프터(1140)는 도 3 내지 도 9를 참조하여 설명한 진보된 레벨 쉬프터(ALS)일 수 있다.
도 11에서 예시된 레벨 쉬프터(1140)는, 도 5의 진보된 레벨 쉬프터(ALS-Type C)를 예시적으로 나타낸 것이다.
이러한 레벨 쉬프터(1140)는, 도 3, 도 4 및 도 5에 예시된 바와 같이, 전압 강하 회로(330)를 포함하는 진보된 레벨 쉬프터(ALS)이기만 하면 그 어떠한 구조로도 되어 있을 수 있다.
이러한 레벨 쉬프터(1140)는, 디지털 영상 신호에 해당하는 입력신호(IN)와 입력신호가 반전된 반전입력신호(INB)를 입력받는 제1, 제2 N-채널 트랜지스터(NT1, NT2)를 포함하는 저전압 입력 회로(310)와, 구동전압(VDD)을 입력받아 구동전압(VDD)의 전압 레벨과 대응되는 고전압 레벨의 출력신호(OUT) 및 출력신호(OUT)가 반전된 반전출력신호(OUTB)를 제1, 제2 출력단(NOUT, NOUTB)으로 출력하는 고전압 출력 회로(320)와, 저전압 입력 회로(310)의 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드와 고전압 출력 회로(320)에서의 제1, 제2 출력단(NOUT, NOUTB) 사이에 전기적으로 연결되며, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드의 전압을 출력신호(OUT) 또는 반전출력신호(OUTB)보다 낮게 해주는 전압 강하 회로(330) 등을 포함할 수 있다. 여기서, 고전압 레벨의 출력신호(OUT)가 전압 레벨이 쉬프트 된 디지털 영상 신호에 해당한다.
도 12는 본 실시예들에 따른 표시장치(1000)에서, 게이트 드라이버 집적회로(GD-IC)로의 블록 다이어그램이다.
도 12를 참조하면, 본 실시예들에 따른 표시장치(1000)에서, 게이트 드라이버 집적회로(GD-IC)는, 게이트 제어 신호(GCS)에 근거하여 게이트 라인의 온-오프를 결정하기 위한 로직 신호를 생성하여 출력하는 쉬프트 레지스터(1210)와, 쉬프트 레지스터(1210)에서 출력된 로직 신호의 전압 레벨을 쉬프트하여 출력하는 레벨 쉬프터(1220)와, 레벨 쉬프터(1220)에서 출력된 신호를 스캔 신호로서 게이트 라인으로 출력하는 출력 버퍼(1230) 등을 포함할 수 있다.
도 13을 참조하면, 게이트 드라이버 집적회로(GD-IC)에 포함된 레벨 쉬프터(1220)는, 도 3 내지 도 9를 참조하여 설명한 진보된 레벨 쉬프터(ALS)로 구현될 수 있다.
단, 도 13에서는, 게이트 드라이버 집적회로(GD-IC)에 포함된 레벨 쉬프터(1220)가 타입 C의 구조를 갖는 진보된 레벨 쉬프터(ALS)인 것으로 도시되었으나, 타입 A 또는 타입 B의 구조를 갖는 진보된 레벨 쉬프터(ALS) 등은 물론, 제1, 제2 전압 강하 트랜지스터(NDT1, NDT2)를 포함하기만 한다면 그 어떠한 진보된 레벨 쉬프터(ALS)로도 구현될 수 있을 것이다.
도 13을 참조하면, 진보된 레벨 쉬프터(ALS)로 구현된 게이트 드라이버 집적회로(GD-IC)의 레벨 쉬프터(1220)는, 쉬프트 레지스터(1210)에서 출력된 로직 신호에 해당하는 입력신호(IN)와 입력신호(IN)가 반전된 반전입력신호(INB)를 입력받는 제1, 제2 N-채널 트랜지스터(NT1, NT2)를 포함하는 저전압 입력 회로(310)와, 구동전압(VDD)을 입력받아 구동전압(VDD)의 전압 레벨과 대응되는 고전압 레벨의 출력신호(OUT) 및 출력신호가 반전된 반전출력신호(OUTB)를 제1, 제2 출력단(NOUT, NOUTB)으로 출력하는 고전압 출력 회로(320)와, 저전압 입력 회로(310)의 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드와 고전압 출력 회로(320)에서의 제1, 제2 출력단(NOUT, NOUTB) 사이에 전기적으로 연결되며, 제1, 제2 N-채널 트랜지스터(NT1, NT2)의 드레인 노드의 전압을 출력신호(OUT) 또는 반전출력신호(OUTB)보다 낮게 해주는 전압 강하 회로(330) 등을 포함할 수 있다.
본 명세서에서 기재된 트랜지스터들은, 일 예로, 금속 산화막 반도체 전계 효과 트랜지스터(MOS-FET: Metal Oxide Silicon Field Effect Transistor)일 수 있다.
이상에서 설명한 바와 같은 본 실시예들에 의하면, 신속한 전압 레벨 변환을 가능하게 하는 진보된 레벨 쉬프터(ALS), 이를 포함하는 소스 드라이버 집적회로(SD-IC) 및 게이트 드라이버 집적회로(GD-IC)를 제공할 수 있다.
또한, 본 실시예들에 의하면, 소형화를 가능하게 하고, 전압 레벨 쉬프트 성능을 높여줄 수 있는 회로 구조를 갖는 진보된 레벨 쉬프터(ALS), 이를 포함하는 소스 드라이버 집적회로(SD-IC) 및 게이트 드라이버 집적회로(GD-IC)를 제공할 수 있다.
또한, 본 실시예들에 의하면, 입력신호를 입력받는 트랜지스터(NT1, NT2)를 저전압 트랜지스터로 구현한 진보된 레벨 쉬프터(ALS), 이를 포함하는 소스 드라이버 집적회로(SD-IC) 및 게이트 드라이버 집적회로(GD-IC)를 제공할 수 있다.
또한, 본 실시예들에 의하면, 출력신호의 라이징 타임 및 폴링 타임 간의 편차를 줄여주고 라이징 타임을 단축해줄 수 있는 진보된 레벨 쉬프터(ALS), 이를 포함하는 소스 드라이버 집적회로(SD-IC) 및 게이트 드라이버 집적회로(GD-IC)를 제공할 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
310: 저전압 입력 회로
320: 고전압 출력 회로
330: 전압 강하 회로
1000: 표시장치
1010: 표시패널
1020: 데이터 구동부
1030: 게이트 구동부
1040: 타이밍 컨트롤러
SD-IC: Source Driver IC
GD-IC: Gate Driver IC

Claims (10)

  1. 저전압 레벨의 입력신호와 상기 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로;
    구동전압을 입력받아 상기 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 상기 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로; 및
    상기 저전압 입력 회로의 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드와 상기 고전압 출력 회로에서의 상기 제1, 제2 출력단 사이에 전기적으로 연결되며, 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압 레벨을 상기 제1, 제2 출력단의 전압 레벨보다 낮게 해주는 전압 강하 회로를 포함하는 레벨 쉬프터.
  2. 제1항에 있어서,
    상기 저전압 입력 회로에서,
    상기 제1 N-채널 트랜지스터는, 기저전압이 인가되는 소스 노드, 상기 입력신호가 인가되는 게이트 노드 및 상기 제2 출력단과 전기적으로 연결된 드레인 노드를 포함하고,
    상기 제2 N-채널 트랜지스터는, 상기 기저전압이 인가되는 소스 노드, 상기 반전입력신호가 인가되는 게이트 노드 및 상기 제1 출력단과 전기적으로 연결된 드레인 노드를 포함하는 레벨 쉬프터.
  3. 제2항에 있어서,
    상기 고전압 출력 회로는,
    상기 구동전압이 공급되는 구동전압 공급 노드와 전기적으로 연결된 소스 노드, 상기 제2 출력단과 전기적으로 연결된 드레인 노드 및 상기 제1 출력단과 전기적으로 연결된 게이트 노드를 갖는 제1 고전압 출력 트랜지스터; 및
    상기 구동전압 공급 노드와 전기적으로 연결된 소스 노드, 상기 제1 출력단과 전기적으로 연결된 드레인 노드 및 상기 제2 출력단과 전기적으로 연결된 게이트 노드를 갖는 제2 고전압 출력 트랜지스터를 포함하는 레벨 쉬프터.
  4. 제3항에 있어서,
    상기 고전압 출력 회로는,
    바이어스 전압에 의해 제어되며, 상기 구동전압 공급 노드와 상기 제1 고전압 출력 트랜지스터의 소스 노드 사이에 연결되어, 상기 제1 고전압 출력 트랜지스터로 흐르는 전류가 작아지도록 제어하는 제1 전류 제어 트랜지스터; 및
    상기 바이어스 전압에 의해 제어되며, 상기 구동전압 공급 노드와 상기 제2 고전압 출력 트랜지스터의 소스 노드 사이에 연결되어, 상기 제1 고전압 출력 트랜지스터로 흐르는 전류가 작아지도록 제어하는 제2 전류 제어 트랜지스터를 더 포함하는 레벨 쉬프터.
  5. 제3항에 있어서,
    상기 전압 강하 회로는,
    바이어스 전압이 게이트 노드에 인가되며, 상기 제1 N-채널 트랜지스터의 드레인 노드와 상기 제2 출력단 사이에 전기적으로 연결되어, 상기 제1 N-채널 트랜지스터가 저전압 트랜지스터로 동작할 수 있도록 제어하는 제1 전압 강하 트랜지스터; 및
    상기 바이어스 전압이 게이트 노드에 인가되며, 상기 제2 N-채널 트랜지스터의 드레인 노드와 상기 제1 출력단 사이에 전기적으로 연결되어, 상기 제2 N-채널 트랜지스터가 저전압 트랜지스터로 동작할 수 있도록 제어하는 제2 전압 강하 트랜지스터를 포함하는 레벨 쉬프터.
  6. 제5항에 있어서,
    상기 전압 강하 회로는,
    상기 제1 전압 강하 트랜지스터와 상기 제1 N-채널 트랜지스터의 드레인 노드 사이에 전기적으로 연결되어 추가적인 전압 강하를 가능하게 하는 제1 마진 제어 트랜지스터; 및
    상기 제2 전압 강하 트랜지스터와 상기 제2 N-채널 트랜지스터의 드레인 노드 사이에 전기적으로 연결되어 추가적인 전압 강하를 가능하게 하는 제2 마진 제어 트랜지스터를 더 포함하고,
    상기 제1 전압 강하 트랜지스터 및 상기 제2 전압 강하 트랜지스터의 드레인 노드 또는 소스 노드에 인가되는 전압은 상기 제1 마진 제어 트랜지스터 및 상기 제2 마진 제어 트랜지스터의 드레인 노드 또는 소스 노드에 인가되는 전압보다 높은 전압인 레벨 쉬프터.
  7. 미리 정해진 전압 레벨의 입력신호를 입력받는 입력 트랜지스터;
    상기 입력신호의 전압 레벨보다 높은 전압 레벨의 출력신호를 출력하는 출력 트랜지스터; 및
    바이어스 전압에 의해 제어되며 상기 출력 트랜지스터의 게이트 노드와 상기 입력 트랜지스터의 드레인 노드 사이에 전기적으로 연결된 전압 강하 트랜지스터를 포함하는 레벨 쉬프터.
  8. 디지털 영상 신호를 저장하는 래치 회로;
    상기 디지털 영상 신호의 전압 레벨을 쉬프트하는 레벨 쉬프터;
    상기 전압 레벨이 쉬프트 된 디지털 영상 신호를 아날로그 영상 신호로 변환하는 디지털 아날로그 컨버터; 및
    상기 아날로그 영상 신호를 출력하는 출력 버퍼를 포함하고,
    상기 레벨 쉬프터는,
    상기 디지털 영상 신호에 해당하는 입력신호와 상기 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로와,
    구동전압을 입력받아 상기 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 상기 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로와,
    상기 저전압 입력 회로의 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드와 상기 고전압 출력 회로에서의 상기 제1, 제2 출력단 사이에 전기적으로 연결되며, 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압을 상기 출력신호 또는 상기 반전출력신호보다 낮게 해주는 전압 강하 회로를 포함하는 소스 드라이버 집적회로.
  9. 다수의 데이터 라인 및 다수의 게이트 라인이 배치되는 표시패널;
    상기 다수의 데이터 라인을 구동하는 데이터 구동부; 및
    상기 다수의 게이트 라인을 구동하는 게이트 구동부를 포함하고,
    상기 데이터 구동부는 입력된 디지털 영상 신호의 전압 레벨을 쉬프트하는 레벨 쉬프터가 포함된 적어도 하나의 소스 드라이버 집적회로를 포함하되,
    상기 레벨 쉬프터는,
    상기 디지털 영상 신호에 해당하는 입력신호와 상기 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로와,
    구동전압을 입력받아 상기 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 상기 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로와,
    상기 저전압 입력 회로의 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드와 상기 고전압 출력 회로에서의 상기 제1, 제2 출력단 사이에 전기적으로 연결되며, 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압을 상기 출력신호 또는 상기 반전출력신호보다 낮게 해주는 전압 강하 회로를 포함하는 표시장치.
  10. 게이트 제어 신호에 근거하여 게이트 라인의 온-오프를 결정하기 위한 로직 신호를 생성하여 출력하는 쉬프트 레지스터;
    상기 쉬프트 레지스터에서 출력된 로직 신호의 전압 레벨을 쉬프트하여 출력하는 레벨 쉬프터; 및
    상기 레벨 쉬프터에서 출력된 신호를 스캔 신호로서 상기 게이트 라인으로 출력하는 출력 버퍼를 포함하고,
    상기 레벨 쉬프터는,
    상기 로직 신호에 해당하는 입력신호와 상기 입력신호가 반전된 반전입력신호를 입력받는 제1, 제2 N-채널 트랜지스터를 포함하는 저전압 입력 회로와,
    구동전압을 입력받아 상기 구동전압의 전압 레벨과 대응되는 고전압 레벨의 출력신호 및 상기 출력신호가 반전된 반전출력신호를 제1, 제2 출력단으로 출력하는 고전압 출력 회로와,
    상기 저전압 입력 회로의 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드와 상기 고전압 출력 회로에서의 상기 제1, 제2 출력단 사이에 전기적으로 연결되며, 상기 제1, 제2 N-채널 트랜지스터의 드레인 노드의 전압을 상기 출력신호 또는 상기 반전출력신호보다 낮게 해주는 전압 강하 회로를 포함하는 게이트 드라이버 집적회로.
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