KR20090118311A - 전류 제한 방식의 레벨쉬프터 - Google Patents

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Abstract

본 발명은 레벨쉬프터에 관한 것으로, 특히 P모스 풀업(PMOS pull up) 래치회로와 비교기를 구비하여 문턱전압이 높아진 경우에도 신호를 정확하게 전달하며 신호전달시 발생하는 전력을 최소화 할 수 있는 전류 제한 방식의 레벨쉬프터에 관한 것이다.
본 발명에 따른 전류제한 방식의 레벨쉬프터에 의하면 포지티브(positive) 전압 뿐만 아니라 네가티브(negative) 전압회로가 원칩(one chip)화 됨으로써 P형 기판의 전압이 네가티브(negative) 전압에 연결되어 트랜지스터의 문턱전압이 높아진 경우에도 신호를 정확하게 전달할 수 있는 장점이 있다.
레벨쉬프터, 음전하펌프(negative charge pump), boost converter, 문턱전압

Description

전류 제한 방식의 레벨쉬프터{Limited current type Level shifter}
본 발명은 레벨쉬프터에 관한 것으로, 특히 P모스 풀업(PMOS pull up) 래치회로와 비교기를 구비하여 문턱전압이 높아진 경우에도 신호를 정확하게 전달하며 신호전달시 발생하는 전력을 최소화 할 수 있는 전류 제한 방식의 레벨쉬프터에 관한 것이다.
시스템의 전력소모를 줄이기 위해 각각의 소자에 대해 다양한 전압이 사용된다. 따라서 서로 다른 전압 사이에서 신호의 전달을 정확히 하기 위해서는 레벨시프터 회로를 필요로 한다.
도 1은 일반적인 레벨쉬프터(Level shifter) 회로를 나타내는 도면이다. 일반적인 레벨쉬프터(Level shifter) 회로의 구조 및 동작원리를 도 1을 참조하여 설명하면 다음과 같다.
도 1에 도시된 VDD1과 VDD2는 서로 다른 전압 레벨(Level)을 나타내며, 이 경우 VDD1<VDD2 라 가정한다. 회로에 사용되는 입력 신호는 차동(Differential)으로 구성되어 있으며, 원래 신호와 함께 반대 위상을 가진 신호를 사용하게 된다. 또한, 레벨쉬프트(Level shift)를 수행하기 위해 크로스 커플드(cross coupled) 형 태의 두개의 P모스트랜지스터(transistor) 로 이루어진 풀업 래치(Pull up latch) 회로를 사용한다.
동작 원리를 간단히 요약하면 먼저, 입력신호(Vin)와 출력신호(Vout)가 모두 로우(Low) 라고 가정하고, 입력신호(Vin)가 하이(High)로 변할 경우, 제1 N모스트랜지스터(MN1)와 제2 N모스트랜지스터(MN2)의 게이트(gate) 전압은 각각 Low, High 가 되어 제1 N모스 트랜지스터(MN1)는 컷오프 영역(Cut-off region)에서 동작하고, 제2 N모스 트랜지스터(MN2)는 트라이오드 영역(Triode region)에서 동작하게 된다.
따라서 제2 N모스트랜지스터(MN2)에 하이(High) 신호가 인가되어 턴온 되며, 이때 노드(node) B는 접지(ground)와 연결되어 노드(node) B는 로우(Low)로 된다. 상기 노드(node) B의 로우(Low) 신호는 제1 P모스트랜지스터(MP1)에 인가되어 제1 P모스트랜지스터(MP1)를 턴온 시킨다.
이러한 동작으로 인해 노드(node)A의 전압은 VDD2까지 상승하게 되며, 노드(node)B의 신호는 한 개의 반전기(Inverter)를 거쳐 High(VDD2)를 출력하게 된다.
반대로 입력신호(Vin)와 출력신호(Vout)가 High라고 가정하면, 입력신호(Vin)가 Low가 될 경우, 제1 N모스트랜지스터(MN1)와 제2 N모스트랜지스터(MN2)의 게이트(gate) 전압은 각각 High, Low가 되어 MN1 은 트라이오드 영역(Triode region)에서 동작하고, MN2는 컷오프 영역(Cut-off region)에서 동작하게 된다.
이러한 동작으로 인해 노드(node)A는 접지(ground)와 연결되며, 노드(node)B는 VDD2까지 상승하게 된다. 따라서 Vout 전압은 최종적으로 Low를 출력하게 된다.
한편, 상기 입력신호(Vin)가 로우 레벨에서 하이 레벨로 천이하는 시점에, 제2 P모스트랜지스터(MP2)는 턴 온 상태이고 상기 MN2는 턴 오프 상태에서 턴 온 상태로 천이하므로, 짧은 시간이지만 상기 MP2와 MN2는 모두 턴 온 상태를 유지하여 상기 두 트랜지스터(MP2, MN2) 사이에 전류 통로가 형성된다.
반대로, 상기 입력신호(Vin)가 하이 레벨에서 로우 레벨로 천이하는 시점에는 상기 MP1과 상기 MN1이 턴 온 상태를 유지하여 상기 두 트랜지스터(MP1, MN1) 사이에 전류 통로가 형성된다.
최근에는 인쇄회로기판(Printed Circuit Board: 이하 'PCB'라 한다.) 상에 구성되는 부품의 수를 줄여 가볍고 작은 휴대기기를 만들기 위해 다양한 기능의 회로들을 하나의 칩으로 구현하는 것이 일반적인 추세이다.
도 2는 승압변환기(boost converter) 및 음전하펌프(negative charge pump) 회로를 하나의 칩으로 구현한 것을 나타내는 블록다이아그램이다.
이와 같이 인쇄회로기판 상에 구성되는 부품수를 줄이는 것 뿐만 아니라 여러 회로를 하나의 칩을 사용하여 구현함으로써 PCB 면적 또한 효율적으로 사용하는 것이 요구된다. 그러나 도 2와 같이 승압변환기(boost converter) 및 음전하펌프(negative charge pump) 회로를 하나의 칩에 집적화 할 경우 여러 가지 문제점을 가지게 된다.
승압변환기(boost converter) 및 음전하펌프(negative charge pump) 회로를 하나의 칩에 집적화 할 경우 음전하펌프(negative charge pump)의 출력 전압이 P형 기판(P-substrate)과 연결될 수 있다.
이때 P형 기판(P-substrate)에 형성되는 N모스트랜지스터(transistor)의 경우 낮아진 P형 기판(P-substrate)의 바이어스 전압으로 인해 문턱전압(threshold voltage)이 증가하게 된다. 즉, 상기한 N모스트랜지스터(transistor)의 문턱전압(threshold voltage)의 크기는 음전하펌프(negative charge pump) 회로의 출력 전압이 낮아질수록 증가한다.
따라서 승압변환기(boost converter) 및 음전하펌프(negative charge pump) 회로 사이에서 신호 전달을 할 수 있는 회로가 필요하게 된다. 이와 같이 공급 전압이 다른 시스템에서 신호 전달을 하기 위해 일반적으로 레벨쉬프터(Level shifter)가 사용된다.
도 2에 도시된 하나의 칩에 구현된 승압변환기(boost converter) 및 음전하펌프(negative charge pump) 회로 사이에서 신호 전달을 위해 종래의 레벨쉬프터(Level shifter) 회로를 사용할 경우, 높은 문턱전압으로 인해 MN1, MN2 트랜지스터가 동작하지 않는 문제가 있다.
수식적으로 N모스트랜지스터가 턴 온이 되기 위한 조건은 다음과 같다.
Figure 112008033767435-PAT00001
(1)
이때
Figure 112008033767435-PAT00002
는 MN1, MN2의 게이트(gate)와 소스(source) 간의 전압 차이며,
Figure 112008033767435-PAT00003
는 MN1, MN2의 문턱전압(threshold voltage)이다.
따라서 2.5V 공급전압을 가지는 시스템에서 문턱전압(threshold voltage)이 3V가 될 경우, 위 식(1)을 만족하지 못하게 됨으로써 트랜지스터가 동작을 하지 않게 된다.
종래의 일반적인 레벨쉬프터(Level shifter) 회로의 입력 트랜지스터를 N모스에서 P모스로 대체 할 경우, 신호 변환은 할 수 있으나 입출력 신호사이에 큰 지연 시간을 가지게 되며, 신호 변환 과정에서 발생하는 전력 소모로 인해 저전력(low power) 시스템에 적합하지 않게된다.
이는 앞서 살펴본 바와 같이 MN1 트랜지스터가 턴 온(turn on)이 되어 노드(node) A의 전압이 낮아지는 동안 MP1 트랜지스터가 노드(node) B의 느린 동작으로 인해 턴 온 되어 있어 이 구간 동안 동적전류(dynamic current)가 발생하기 때문이다. 반대로 MN2 트랜지스터가 턴 온(turn on) 될 때에도 동일한 특성을 보인다.
또한 크로스 커플(cross couple)된 P모스 트랜지스터(MP1, MP2)의 크기에 따라 신호 변환 크기가 제한되어 신호 변환이 제대로 수행되지 않는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는, 다양한 기능의 회로가 하나의 기판에 원칩(One chip)화 되는 경우 P형 기판의 바이어스 전압이 음의 전압으로 되어 트랜지스터의 문턱전압이 높아진 경우에도 신호를 정확하게 전달하고 전력 소모를 최소화 할 수 있는 전류제한 방식의 레벨쉬프터를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 전류제한 방식의 레벨쉬프터는 수신된 외부입력신호(Vin)와 반대의 위상을 갖는 제1입력신호(VN) 및 상기 외 부입력신호(Vin)와 동일한 위상을 갖는 제2입력신호(VP)를 출력하는 신호입력부, 제1구동전압(VDD1) 또는 제2구동전압(VDD2)을 공급 하는 전원전압부, 상기 제1입력신호(VN) 및 상기 제2입력신호(VP)에 응답하여 제1입력증폭신호(VN1) 및 제2입력증폭신호(VP1)를 출력하는 P모스 풀업 래치회로부 및 상기 제1입력증폭신호(VN1) 및 상기 제2입력증폭신호(VP1)를 이용하여 출력신호(Vout)를 생성하는 비교회로부를 구비하는 것을 특징으로 한다.
본 발명에 따른 전류제한 방식의 레벨쉬프터에 의하면 포지티브(positive) 전압 뿐만 아니라 네가티브(negative) 전압 회로가 원칩(one chip)화 됨으로써 P형 기판의 전압이 네가티브(negative) 전압에 연결되어 트랜지스터의 문턱전압이 높아진 경우에도 신호를 정확하게 전달할 수 있는 장점이 있다.
또한 P모스 풀업 래치회로와 비교기 회로를 구비함으로써 입력신호의 레벨을 크게 하여 전체 입력에 대한 출력 신호전달 시간을 줄일 수 있을 뿐만 아니라 입력 신호의 듀티(duty)를 정확하게 변환할 수 있는 효과가 있다.
본 발명의 핵심적인 아이디어는 P형 기판의 바이어스 전압이 네가티브 전압이 되어 트랜지스터의 문턱전압이 높아진 경우에도 신호를 정확하게 전달하며, 신호 전달 시 발생하는 파워를 최소화 하는데 있다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 3은 본 발명에 따른 전류 제한 방식 레벨쉬프터의 회로도이다.
도 3을 참조하면 본 발명에 따른 전류제한 방식의 레벨쉬프터는 신호입력부(310), 전원전압부(미도시), PMOS 풀업 래치회로부(320) 및 비교회로부(340)를 구비한다.
상기 신호입력부(310)는 수신된 외부입력신호(Vin)와 반대의 위상을 갖는 제1입력신호(VN) 및 상기 외부입력신호(Vin)와 동일한 위상을 갖는 제2입력신호(VP)를 출력한다. 이때 상기 신호입력부는 수신된 외부입력신호(Vin)를 반전시켜 제1입력신호(VN)를 출력하는 제1인버터(311) 및 상기 제1입력신호(VN)를 다시 반전시켜 제2입력신호(VP)를 출력하는 제2인버터(312)를 구비할 수 있다.
상기 전원전압부(미도시)는 제1구동전압(VDD1) 또는 제2구동전압(VDD2)을 공급한다.
상기 P모스 풀업 래치회로부(320)는 상기 제1입력신호(VN) 및 상기 제2입력신호(VP)에 응답하여 제1입력증폭신호(VN1) 및 제2입력증폭신호(VP1)를 출력한다. 또한 상기 P모스 풀업 래치회로부(320)는 상기 외부입력신호(Vin)가 변환될 때 발생하는 누설전류를 감소시키기 위한 전류제어부(321), 상기 제1입력신호(VN) 및 상기 제2입력신호(VP)를 래치하여 증폭시키는 P모스 풀업 래치회로(322) 및 상기 제1입력신호(VN) 및 상기 제2입력신호(VP)에 응답하여 상기 P모스 풀업 래치회로를 동작시키는 스위칭부(323)를 구비한다.
이때 상기 P모스 풀업 래치회로(322)는 소스 단자가 상기 전류제어부에 연결되고 드레인 단자는 제1 P모스트랜지스터(MP1)의 소스단자 및 제1 N모스트랜지스 터(MN1)의 드레인 단자의 공통단자에 연결되는 제3 P모스트랜지스터(MP3) 및 소스 단자가 상기 전류제어부에 연결되고 드레인 단자는 제2 P모스랜지스터(MP2)의 소스 단자 및 제2 N모스트랜지스터(MN2)의 드레인 단자의 공통단자에 연결되는 제4 P모스 트랜지스터(MP4)를 구비하고 상기 제3 P모스 트랜지스터(MP3)의 드레인 단자는 상기 제4 P모스 트랜지스터(MP4)의 게이트 단자에 연결되며 상기 제4 P모스 트랜지스터(MP4)의 드레인 단자는 상기 제3 P모스 트랜지스터(MP3)의 게이트 단자에 연결된다.
상기 스위칭부(323)는 상기 제1입력신호(VN)가 게이트에 인가되고 소스 단자가 접지전압에 연결되어 있는 제1 N모스 트랜지스터(MN1) 및 상기 제2입력신호(VP)가 게이트에 인가되고 드레인 단자가 접지전압에 연결되어 있으며 소스 단자가 상기 제1 N모스 트랜지스터(MN1)의 드레인 단자와 연결되는 제1 P모스 트랜지스터(MP1)로 구성되는 제1스위칭부 및 상기 제2입력신호(VP)가 게이트에 인가되고 소스 단자가 접지전압에 연결되어 있는 제2 N모스 트랜지스터(MN2) 및 상기 제1입력신호(VN)가 게이트에 인가되고 드레인 단자가 접지전압에 연결되어 있으며 소스 단자가 상기 제2 N모스 트랜지스터(MN2)의 드레인 단자와 연결되는 제2 P모스 트랜지스터(MP2)로 구성되는 제2스위칭부를 구비한다.
상기 전류제어부(321)는 바이어스 전압이 게이트에 인가되고 소스 단자가 제2 구동전압(VDD2)에 연결되며 드레인 단자는 상기 제3 P모스 트랜지스터(MP3)의 소스 단자에 연결되는 제5 P모스트랜지스터(MP5) 및 바이어스 전압이 게이트에 인가되고 소스 단자가 제2 구동전압(VDD2)에 연결되며 드레인 단자는 상기 제4 P모스트 랜지스터(MP4)의 소스 단자에 연결되는 제6 P모스트랜지스터(MP6)를 구비한다.
이때 본 발명에 따른 전류제한 방식의 레벨쉬프터는 상기 P모스 풀업 래치회로부(320) 및 상기 비교회로부(340)에 상기 바이어스 전압을 인가하는 바이어스 회로부(370)를 더 구비할 수 있다.
상기 비교회로부(340)는 제1입력증폭신호(VN1) 및 제2입력증폭신호(VP1)를 이용하여 출력신호(Vout)를 생성한다. 이때 상기 비교회로부(340)는 상기 제1입력증폭신호(VN1) 및 상기 제2입력증폭신호(VP1)를 비교하여 비교신호(Vcom)를 출력하는 비교부(350) 및 상기 비교부에서 출력되는 상기 비교신호(Vcom)에 응답하여 상기 출력신호(Vout)를 출력하는 버퍼부(360)를 구비한다.
상기 버퍼부(360)는 상기 비교신호(Vcom)가 게이트 단자에 인가되고 소스 단자에 제2구동전압(VDD2)이 인가되는 제13 P모스트랜지스터(MP13) 및 비교신호(Vcom)가 게이트 단자에 인가되고 소스 단자가 접지되어 있으며 드레인 단자는 상기 제13 P모스트랜지스터(MP13)의 드레인 단자에 연결되어 있는 제7 N모스트랜지스터(MN7)로 구성된 제1버퍼부 및 상기 제1버퍼부의 출력신호가 게이트 단자에 인가되고 소스 단자에 제2구동전압(VDD2)이 인가되는 제14 P모스트랜지스터(MP14) 및 상기 제1버퍼부의 출력신호가 게이트 단자에 인가되고 소스 단자가 접지되어 있으며 드레인 단자는 상기 제14 P모스트랜지스터(MP14)의 드레인 단자에 연결되어 있는 제8 N모스트랜지스터(MN8)로 구성된 제2버퍼부를 구비한다.
도 3을 참조하여 본 발명에 따른 전류제한 방식의 레벨쉬프터의 동작원리를 설명하면 다음과 같다.
도 3에 도시된 신호입력부(310)에서는 제1입력신호(VN) 및 제2입력신호(VP)를 제1인버터(311) 및 제2인버터(312)를 이용하여 발생시키며, PMOS 풀업 래치회로부(320)를 이용하여 이 신호들의 크기를 증폭하여 제1입력증폭신호(VN1) 및 제2입력증폭신호(VP1)를 생성한다.
증폭된 차동(differential) 신호인 제1입력증폭신호(VN1) 및 제2입력증폭신호(VP1)는 차동입력(differential input)을 가진 비교부(350) 및 버퍼부(360)를 통해 최종적으로 신호변환이 되어 출력신호(Vout)가 출력된다.
먼저 입력 신호 Vin이 하이 레벨(VDD1)인 경우, 제1입력신호(VN) 및 제2입력신호(VP)는 각각 Low(0V) 및 High(VDD1)가 되며, 이 신호들은 제2 P모스트랜지스터(MP2)에 흐르는 전류를 제1 P모스트랜지스터(MP1)에 흐르는 전류보다 크게 한다.
이 동작에 의해 노드 B의 전압은 노드 A의 전압보다 커지며, 이들 신호에 의해 비교회로부(340)의 출력은 High(VDD2)가 된다.
입력신호(Vin)가 Low(0V)가 될 경우, 제1입력신호(VN) 및 제2입력신호(VP)는 각각 High(VDD1), Low(0V)가 되며, 이 신호들은 제1 P모스트랜지스터(MP1)에 흐르는 전류를 제2 P모스트랜지스터(MP2)에 흐르는 전류보다 크게 한다. 이 동작에 의해 노드 A의 전압은 노드 B의 전압보다 커지며, 이들 신호로 인해 비교회로부(340)의 출력은 Low(0V)가 된다.
이때 PMOS 풀업 래치회로부(320)에서 신호 변환 시, 발생하는 전력 소모를 줄이기 위해 제5 P모스트랜지스터(MP5) 및 제6 P모스트랜지스터(MP6)가 사용되었다. 이는 제3 P모스트랜지스터(MP3) 및 제4 P모스트랜지스터(MP4)가 신호 변환 시, 느린 동작으로 인해 전류 소모를 발생시킴으로 이 구간에서 발생하는 전류를 제한하기 위한 것이다.
한편 제2구동전압(VDD2)이 낮을 경우, 제1입력신호(VN) 및 제2입력신호(VP)가 입력 되어도 positive loop가 동작하지 않아 신호 변환을 할 수 없는 경우가 발생할 수 있다. 따라서 이러한 문제점을 해결하기 위해 제1 N모스트랜지스터(MN1) 및 제2 N모스트랜지스터(MN2)를 이용하였다.
예로 승압변환기(Boost converter) 회로 및 음전하펌프(negative charge pump) 회로를 원칩(one chip)화하여 P형 기판(P-substrate)을 음전하펌프(negative charge pump) 회로의 출력으로 사용할 경우, 초기에 P형 기판(P-substrate)은 0V이고, 제2구동전압(VDD2)은 제1구동전압(VDD1)보다 낮은 전압을 가진다. 따라서 이러한 조건에서는 제1 N모스트랜지스터(MN1) 및 제2 N모스트랜지스터(MN2)에 의해 신호가 변환되며, 제2구동전압(VDD2)이 상승하여 제1구동전압(VDD1)보다 높아지고, 음전하펌프(negative charge pump) 회로가 동작하여, P형 기판(P-substrate)의 전압이 음의 전압을 가질 경우, 제1 N모스트랜지스터(MN1) 및 제2 N모스트랜지스터(MN2)는 턴 오프 되며, 제1 P모스트랜지스터(MP1) 및 제2 P모스트랜지스터(MP2)에 의해 신호가 변환된다.
간단하게 비교회로부(340)만으로도 신호 변환은 가능하지만 이 경우, 입력 신호의 듀티비(duty ratio)가 다르게 출력 되어 정확한 듀티(duty)를 변환하고자 하는 시스템에서는 적합하지 않다. 따라서 본 발명에서 제시한 회로를 이용할 경우, 정확하게 듀티비(duty ratio)를 가지는 신호로 변환할 수 있다.
도 4 및 도 5는 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter) 회로에 대한 시뮬레이션 결과를 나타내는 도면이다.
도 4는 VDD1=2.5V, VDD2=10V, P_sub=-20V, Vth=6.7V 조건에서 테스트한 결과이며, 도 5는 VDD1=2.5V, VDD2=20V, P_sub=-10V, Vth=4.4V 조건에서 테스트한 결과이다. 결과 파형에서 알 수 있듯이 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter) 회로는 높은 문턱전압(threshold voltage)에서도 정확하게 신호를 변환하였으며, 상승지연(rising delay) 및 하강지연(falling delay)이 일정하여 입력 신호의 듀티(duty)를 정확하게 변환 하였다.
도 6은 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter)의 회로가 사용될 수 있는 응용시스템의 예를 나타내는 도면이다.
도 6을 참조하면 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter) 회로가 사용 될 수 있는 응용 시스템의 한 예로서 입력 전원 보다 더 큰 출력 전압을 발생 시키는 승압용 DC-DC 컨버터 및 음 전압을 발생 시키는 음전하펌프(negative charge pump) 회로가 도시되어 있음을 알 수 있다. 도 6에서는 Current-programmed control 방식의 DC-DC 컨버터를 보여주고 있으나 본 발명은 기타 다른 방식에도 동일하게 적용할 수 있다.
기본 동작 원리는 일정한 주기를 갖는 클락(clock) 신호에 의해 SR-latch 가 셋(set) 되고, 리셋(reset)되는 시간(timing)은 피드백(feedback) 시스템과 비교기(comparator)에 의해 결정된다. 시스템의 출력인 Vout(t)는 두개의 저항 R1, R2에 의해 분배된 후 피드백(feedback) 되어서, 기준전압(reference voltage)인 Vref와 증폭기(error amp)에 의해 비교된다.
만약 피드백(feedback)된 신호가 기준전압(Vref)보다 작으면 증폭기(error amp)의 출력전압은 올라가게 된다. 따라서 비교기(comparator)의 음의 입력 전압이 증가한다. 이 결과 비교기(comparator)의 출력이 하이(high)가 되는 시간(timing)은 늦어지게 되어서 SR-latch가 리셋(reset)되는 시간(timing)도 늦어지며, 이에 따라 스위치 M1을 온/오프 하는 펄스폭변조(Pulse-Width Modulation:PWM)의 펄스의 듀티(duty)가 증가하며, Vout 전압을 올려주는 작용을 한다.
도 6에서 P형 기판(P-substrate)은 음 전압을 발생 시키고 있으므로 트랜지스터는 M1은 상당히 큰 문턱전압(threshold voltage)를 가지게 된다. 따라서 입력 전압만으로는 M1을 동작 시킬 수 없으며, 이를 구동하기 위해 낮은 전압을 높은 전압으로 변환해 주는 레벨쉬프터(Level shifter) 회로 및 동적전류(dynamic current)를 줄이기 위한 데드 타임 버퍼(Dead time buffer) 회로가 필요하게 된다.
도 7은 도 6에 도시된 응용시스템의 칩 테스트 결과를 나타내는 도면이다.
도 7을 참조하면 5.5V의 낮은 전압을 갖는 PWM 신호가 -10V의 음의 전압을 갖는 P형 기판(P-substrate)에서 10V의 높은 전압을 갖는 PWM_shift 신호로 변환된 것을 알 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래의 레벨쉬프터(Level shifter)의 회로도이다.
도 2는 승압변환기(boost converter) 및 네가티브 전하펌프(negative charge pump) 회로를 하나의 칩으로 구현한 것을 나타내는 블록다이아그램이다.
도 3은 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter)의 회로도이다.
도 4는 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter) 회로에 대한 시뮬레이션 결과를 나타내는 도면이다.
도 5는 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter) 회로에 대한 시뮬레이션 결과를 나타내는 또 다른 도면이다.
도 6은 본 발명에 따른 전류 제한 방식의 레벨쉬프터(Level shifter)의 회로가 사용될 수 있는 응용시스템의 예를 나타내는 도면이다.
도 7은 도 6에 도시된 응용시스템의 칩 테스트 결과를 나타내는 도면이다.

Claims (9)

  1. 수신된 외부입력신호(Vin)와 반대의 위상을 갖는 제1입력신호(VN) 및 상기 외부입력신호(Vin)와 동일한 위상을 갖는 제2입력신호(VP)를 출력하는 신호입력부;
    제1구동전압(VDD1) 또는 제2구동전압(VDD2)을 공급하는 전원전압부;
    상기 제1입력신호(VN) 및 상기 제2입력신호(VP)에 응답하여 증폭된 제1입력증폭신호(VN1) 및 제2입력증폭신호(VP1)를 출력하는 P모스 풀업 래치회로부; 및
    상기 제1입력증폭신호(VN1) 및 상기 제2입력증폭신호(VP1)를 이용하여 출력신호(Vout)를 생성하는 비교회로부;를 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  2. 제1항에 있어서, 상기 P모스 풀업 래치회로부는
    상기 제1입력신호(VN) 및 상기 제2입력신호(VP)가 변환될 때 발생하는 누설전류를 감소시키기 위한 전류제어부;
    상기 제1입력신호(VN) 및 상기 제2입력신호(VP)를 래치하여 증폭시키는 P모스 풀업 래치회로; 및
    상기 제1입력신호(VN) 및 상기 제2입력신호(VP)에 응답하여 상기 P모스 풀업 래치회로를 동작시키는 스위칭부;를 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  3. 제2항에 있어서, 상기 스위칭부는
    상기 제1입력신호(VN)가 게이트에 인가되고 소스 단자가 접지전압에 연결되어 있는 제1 N모스 트랜지스터(MN1) 및 상기 제2입력신호(VP)가 게이트에 인가되고 드레인 단자가 접지전압에 연결되어 있으며 소스 단자가 상기 제1 N모스 트랜지스터(MN1)의 드레인 단자와 연결되는 제1 P모스 트랜지스터(MP1)로 구성되는 제1스위칭부; 및
    상기 제2입력신호(VP)가 게이트에 인가되고 소스 단자가 접지전압에 연결되어 있는 제2 N모스 트랜지스터(MN2) 및 상기 제1입력신호(VN)가 게이트에 인가되고 드레인 단자가 접지전압에 연결되어 있으며 소스 단자가 상기 제2 N모스 트랜지스터(MN2)의 드레인 단자와 연결되는 제2 P모스 트랜지스터(MP2)로 구성되는 제2스위칭부; 를 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  4. 제 3항에 있어서, 상기 P모스 풀업 래치회로는
    소스 단자가 상기 전류제어부에 연결되고 드레인 단자는 상기 제1 P모스 트랜지스터(MP1)의 소스단자 및 상기 제1 N모스 트랜지스터(MN1)의 드레인 단자의 공통단자에 연결되는 제3 P모스 트랜지스터(MP3); 및
    소스 단자가 상기 전류제어부에 연결되고 드레인 단자는 상기 제2 P모스 트랜지스터(MP2)의 소스 단자 및 상기 제2 N모스 트랜지스터(MN2)의 드레인 단자의 공통단자에 연결되는 제4 P모스 트랜지스터(MP4); 를 구비하고
    상기 제3 P모스 트랜지스터(MP3)의 드레인 단자는 상기 제4 P모스 트랜지스 터(MP4)의 게이트 단자에 연결되고
    상기 제4 P모스 트랜지스터(MP4)의 드레인 단자는 상기 제3 P모스 트랜지스터(MP3)의 게이트 단자에 연결되는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  5. 제 4항에 있어서, 상기 전류제어부는
    바이어스 전압이 게이트에 인가되고 소스 단자가 제2 구동전압에 연결되며 드레인 단자는 상기 제3 P모스 트랜지스터(MP3)의 소스 단자에 연결되는 제5 P모스트랜지스터(MP5); 및
    바이어스 전압이 게이트에 인가되고 소스 단자가 제2 구동전압에 연결되며 드레인 단자는 상기 제4 P모스트랜지스터(MP4)의 소스 단자에 연결되는 제6 P모스트랜지스터(MP6);를 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  6. 제 5항에 있어서,
    상기 P모스 풀업 래치회로부 및 상기 비교회로부에 상기 바이어스 전압을 인가하는 바이어스 회로부를 더 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  7. 제1항 내지 제6항 중 어느 하나의 항에 있어서, 상기 비교회로부는
    상기 제1입력증폭신호(VN1) 및 상기 제2입력증폭신호(VP1)를 비교하여 비교 신호(Vcom)를 출력하는 비교부; 및
    상기 비교부에서 출력되는 상기 비교신호(Vcom)에 응답하여 상기 출력신호(Vout)를 출력하는 버퍼부;를 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  8. 제7항에 있어서, 상기 버퍼부는
    상기 비교신호가 게이트 단자에 인가되고 소스 단자에 제2구동전압이 인가되는 제13 P모스트랜지스터(MP13) 및 상기 비교신호가 게이트 단자에 인가되고 소스 단자가 접지되어 있으며 드레인 단자는 상기 제13 P모스트랜지스터(MP13)의 드레인 단자에 연결되어 있는 제7 N모스트랜지스터(MN7)로 구성된 제1버퍼부; 및
    상기 제1버퍼부의 출력신호가 게이트 단자에 인가되고 소스 단자에 제2구동전압이 인가되는 제14 P모스트랜지스터(MP14) 및 상기 제1버퍼부의 출력신호가 게이트 단자에 인가되고 소스 단자가 접지되어 있으며 드레인 단자는 상기 제14 P모스트랜지스터(MP14)의 드레인 단자에 연결되어 있는 제8 N모스트랜지스터(MN8)로 구성된 제2버퍼부;를 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
  9. 제7항에 있어서 상기 신호입력부는
    수신된 외부입력신호(Vin)를 반전시켜 제1입력신호(VN)를 출력하는 제1인버터 및 상기 제1입력신호(VN)를 다시 반전시켜 제2입력신호(VP)를 출력하는 제2인버터를 구비하는 것을 특징으로 하는 전류 제한 방식의 레벨쉬프터.
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