KR20160128473A - 그래핀과 유기물이 접합된 트랜지스터 - Google Patents

그래핀과 유기물이 접합된 트랜지스터 Download PDF

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KR20160128473A
KR20160128473A KR1020150051737A KR20150051737A KR20160128473A KR 20160128473 A KR20160128473 A KR 20160128473A KR 1020150051737 A KR1020150051737 A KR 1020150051737A KR 20150051737 A KR20150051737 A KR 20150051737A KR 20160128473 A KR20160128473 A KR 20160128473A
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박배호
오광택
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건국대학교 산학협력단
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Abstract

본 발명은 그래핀과 유기물을 접합한 채널층을 포함하는 트랜지스터에 관한 것으로서, 기판; 상기 기판의 일 영역 상에 위치하는 채널층; 상기 채널층의 제1 영역 상에 위치하는 제1 전극; 상기 채널층의 상기 제1 영역과 이격된 제2 영역 상에 위치하는 제2 전극; 상기 기판의 타 영역 상에 상기 채널층과 이격되어 위치하며 상기 채널층에 전계를 인가하기 위한 게이트 전극; 및 상기 채널층과 상기 게이트 전극의 상부를 덮어 누설 전류를 방지하는 게이트 절연층을 포함하며, 상기 채널층은 그래핀과 유기물이 접합된 것이며, 게이트 절연층은 이온겔 게이트 절연체 인 것을 특징으로 한다.
상기와 같은 본 발명에 따르면, 이온겔을 게이트 절연층으로 사용하며 그래핀과 유기물의 접합을 통해서 그래핀의 단점인 온/오프 비를 획기적으로 향상시킬 수 있는 소자를 제공하는 효과가 있다.

Description

그래핀과 유기물이 접합된 트랜지스터{GRAPHENE-ORGANIC JUNCTION TRANSISTOR}
본 발명은 그래핀과 유기물을 접합한 채널층을 포함하는 트랜지스터에 관한 것으로, 보다 상세하게는 밴드갭이 없는 그래핀을 유기물 반도체와 접합 구조로 제작하여 쇼키장벽을 만들고, 소자에 순방향 또는 역방향의 게이트 전압을 이온겔 절연체를 통해 인가함에 따라 장벽의 높이를 조절하는 접합 트랜지스터 소자에 관한 것이다.
실리콘 기반 반도체 소자 산업에서는 소자의 동작 속도를 높이기 위하여 전자가 움직이는 통로의 폭을 줄이는 미세화 공정이 필수적이다. 그러나 공정이 미세해질수록 전류의 누설이 심해지는 문제점들을 나타내고 있기 때문에, 실리콘 기반 반도체 소자를 대체할 물질이 필요시 되고 있다.
최근 단결정 실리콘보다 100배 이상 전자를 빠르게 이동시킬 수 있고 구리보다 100배 이상 전지가 잘 통하며 늘리거나 구부려도 전기적 성질을 잃지 않는 이차원 원자 결정소재 그래핀이 차세대 소자용 소재로 많은 주목을 받고 있다. 높은 전기 전도도와 투명성, 유연성 등의 특성으로 인해 그래핀을 전극으로 활용하고자 하는 연구들이 수없이 진행되어 왔다. 그러나, 그래핀은 밴드갭이 없는 전자구조의 특이성으로 인하여 온/오프 비(on/off ratio)가 작아 트랜지스터 등의 고속 소자를 직접화 하는 데에 있어 어려움을 보이고 있다. 따라서, 최근 실리콘과의 접합을 통해 소자를 제작하는 방법이 소개되었지만 투명성, 유연성, 양극성 등의 그래핀 고유 특성을 잃어버리는 한계를 보여주었다.
대한민국 특허공개공보 제10-2012-0080060호
본 발명의 목적은, 상술한 종래의 문제점을 개선하기 위한 것으로서, 높은 온/오프 비를 가지고 있으면서도 휘어짐에 따른 특성 변화가 적고 투명하며, 양극성 특성을 갖는 트랜지스터를 제공함에 있다.
상기 목적을 달성하기 위하여, 본 발명은 기판; 상기 기판의 일 영역 상에 위치하는 채널층과 상기 채널층의 제1 영역 상에 위치하는 제1 전극; 상기 채널층의 상기 제1 영역과 이격된 제2 영역 상에 위치하는 제2 전극; 상기 기판의 타 영역 상에 상기 채널층과 이격되어 위치하며 상기 채널층에 전계를 인가하는 게이트 전극; 상기 채널층과 상기 게이트 전극을 덮는 게이트 절연층을 포함하며, 상기 채널층은 그래핀과 유기물을 접합한 채널층을 갖는 트랜지스터 제공한다.
상기 기판은 폴리에틸렌 테레프탈레이트(PET)기판 또는 폴리에틸렌 나프탈레이트(PEN)기판일 수 있다.
상기 제1 전극은 소스 전극일 수 있으며, 상기 소스 전극은 상기 그래핀에 위치할 수 있다.
상기 제2 전극은 드레인 전극일 수 있으며, 상기 드레인 전극은 상기 유기물에 위치할 수 있다.
상기 유기물을 펜타신일 수 있다.
상기 게이트 절연층은 이온겔 절연체일 수 있다.
상기와 같은 본 발명에 따르면, 높은 온/오프 비를 가지고 있으면서도 휘어짐에 따른 특성 변화가 적고 투명하며, 양극성 특성을 보이는 이온겔 게이트 절연체 포함하는 그래핀과 유기물이 접합된 트랜지스터를 제작하여 그래핀 기반 소자 상용화를 구현할 수 있다.
도 1은 본 발명의 일부 실시예에 따른 그래핀과 유기물이 접합된 채널층을 포함하는 트랜지스터의 평면도이다.
도 2는 본 발명의 일부 실시예에 따른 그래핀과 유기물이 접합된 채널층을 포함하는 트랜지스터의 광학현미경 이미지이다.
도 3은 본 발명에 따른 일부 실시예에 따른 그래핀과 유기물이 접합된 채널층을 포함하는 트랜지스터의 변형에 따른 저항변화를 측정한 것이다.
도 4는 그래핀과 유기물의 접합에 따른 전기적 특성 변화를 확인한 그래프이다.
도 6 및 도 7은 그래핀과 유기물의 접합 트랜지스터의 밴드다이어그램이다.
도 8은 게이트 전압의 변화에 따른 전류량 그래프이다.
도 9는 게이트 전압에 따른 전류-전압 그래프이다.
도 10은 그래핀과 유기물 접합의 양극성의 특성을 확인한 그래프이다.
도 11 내지 도 13는 게이트 전압을 조절하여 관찰한 양극성 특성에 대한 밴다이어그램이다.
도 14는 다양한 게이트 전압 하에서 그래핀과 펜타신 접합의 C-2 vs VR을 도시한 것이다.
도 15a는 게이트 전압이 -2.0 V 내지 -1.2 V 사이의 구간에서 전압이 감소함에 따라 전류값이 변화하는 NDR(negative differential resistance) 현상을 보여주는 그래프이다.
도 15b는 이론적인 결과들을 시뮬레이션 하여 도시한 것이다.
도 16은 전압의 변화를 통해 전류의 기울기가 변화하는 것을 나타내는 밴드다이어그램이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하고자 한다. 이들 실시예는 오로지 본 발명을 예시하기 위한 것으로서, 본 발명의 범위가 이들 실시예에 의해 제한되는 것으로 해석되지는 않는 것은 당업계에서 통상의 지식을 가진 자에게 있어서 자명할 것이다.
도 1은 본 발명의 일부 실시예에 따른 그래핀과 유기물이 접합된 채널층을 포함하는 트랜지스터(100)의 평면도이다. 도 1를 참조하면, 트랜지스터(100)는 기판(110), 채널층(120), 제1 전극(130), 제2 전극(140), 게이트 전극(150) 및 게이트 절연층(160)을 포함한다.
기판(110) 상의 일 영역에 채널층(120)이 위치한다. 채널층(120)은 그래핀(121)과 유기물(122)이 접합된 채널층(120)일 수 있으며, 유기물(122)은 펜타신(pentacene)일 수 있다. 채널층(120)은 서로 이격된 제1 영역(123)과 제2 영역(124)을 포함하고, 제1 영역과 제2 영역은 채널층(120)의 양 단부에 각각 위치할 수 있다. 채널층(120)의 제1 영역(123)상에 제1 전극(130)이 위치한다. 제1 전극(130)은 기판(110)상에도 위치하도록 연장될 수 있다. 채널층(120)의 제2 영역(123) 상에 제2 전극(140)이 위치한다. 제 2전극(140)은 기판(110)상에도 위치하도록 연장될 수 있다. 제1 전극(130)과 제2 전극(140)은 채널층(110)을 사이에 두고 서로 이격되어 위치한다.
기판(110)은는 폴리에틸렌 테레프탈레이트(PET)기판 또는 폴리에틸렌 나프탈레이트(PEN)기판 중에서 선택될 수 있다. PET기판 및 PEN기판은 유연성이 높으므로 플레시블 기판을 제작할 수 있다.
채널층(120)은 그래핀(121)과 유기물(122)을 접합한 채널층 일 수 있다. 상기 유기물(122)은 펜타신일 수 있다. 그래핀(121)은 화학 기상 증착법(chemical vapor deposition)에 의하여 형성할 수 있다. 그래핀(121)과 유기물(122)을 접합한 채널층(120)은 그래핀(121)을 금속 섀도우마스크(metal shadow mask)를 이용한 산소 플라즈마(oxygen plasma)에 의하여 에칭한 후, 300 nm 두께의 유기물 필름을 10-6토르(Torr)의 압력 및 0.5 Å/s의 퇴적속도 하에서 열 증착(thermal evaporator)를 이용한 금속 섀도우마스크를 통하여 상기 그래핀(121)의 에칭한 위치에 접합시켜 형성할 수 있다. 상기 유기물 필름은 펜타신(pentacene)일 수 있다.
제1 전극(130)과 제2 전극(140)은 채널층(120)을 통하여 전기적으로 연결될 수 있고, 제1 전극(130)은 소스 전극일 수 있으며, 제2 전극(140)은 드레인 전극일 수 있다. 또한, 제1 전극(130)은 그래핀(121)과 접촉할 수 있으며, 제2 전극(140)은 유기물(122)과 접촉될 수 있다. 제1 전극(130)과 제2 전극(140)은 도전성을 가지는 물질을 포함할 수 있으며, 제1 전극(130)과 제2 전극(140)으로 크롬(Cr)/금(Au) 물질을 사용할 수 있다. 또한, 상기 크롬은 5nm이고, 상기 금은 50nm의 두께를 가질 수 있다. 제1 전극(130)과 제2 전극(140)은 전자빔 증착기(e-beam evaporator)에 의한 금속섀도우마스크를 통해서 형성할 수 있다.
게이트 전극(150)은 기판(110) 상의 타 영역에 채널층(120)과 이격되어 위치할 수 있다. 게이트 전극(150)을 채널층(120)과 이격되어 위치함으로써, 탑 게이트인 경우에 발생할 수 있는 채널층에 가해지는 데미지를 감소시킬 수 있으며, 후술할 절연층(160)의 투명한 기능을 유지할 수 있다.
게이트 전극(150)은 채널층(120)에 전계를 인가하여 그래핀과 유기물이 접합된 채널층에 형성된 쇼키 장벽(Schottky barrier)의 높이를 조절하여 전류가 흐르게 하거나 차단할 수 있다.
게이트 전극(150)은 도전성을 가지는 물질을 포함할 수 있고, 게이트 전극(150)은 크롬(Cr)/금(Au) 물질을 사용할 수 있다. 또한, 상기 크롬은 5nm이고, 상기 금은 50nm의 두께를 가질 수 있다. 게이트 전극(150)은 전자빔 증착기(e-beam evaporator)에 의한 금속섀도우마스크를 통해서 형성할 수 있다.
게이트 절연층(160)은 채널층(120)의 그래핀(121)과 유기물(122), 게이트 전극(150)의 상부를 덮도록 형성될 수 있다. 게이트 절연층(160)의 일 영역이 채널층(120)위치하고, 게이트 절연층(160)의 타 영역이 게이트 전극(150)에 위치할 수 있다. 게이트 절연층(160)의 일 영역은 채널층(120)의 그래핀(121)과 유기물(122)의 접합부의 상부에 위치할 수 있다. 게이트 절연층(160)의 타 영역은 게이트 전극(150)의 상부에 위치할 수 있다. 게이트 절연층(160)은 게이트 전극(150)과 채널층(120)을 전기적으로 연결시킨다. 게이트 절연층(160)은 전하를 축적시키는 전계효과를 유도할 수 있으며, 게이트 누설전류를 결정할 수 있다.
게이트 절연층(160) 물질로는 UV경화타입의 이온겔을 사용할 수 있으며, 이온겔이 높은 유전율을 가지고 있기 때문에 게이트 전극(150)을 탑 게이트 역할이 하는 사이드 게이트로 제작이 가능할 수 있다.
이온겔은 이온성 액체에서 삼중 공중합체의 겔화에 의해 형성될 수 있다. 이온겔은 1-에틸-3-메틸이미다졸륨비스(트리플루오르메틸설포닐)이미드(1-ethyl-3-methylimidazoliumbis(trifluoromethylsulfonyl)imide, [EMIM][TFSI]) 이온성 액체, 폴리(에틸렌글리콜)다이아크릴레이트(poly(ethyleneglycol)diacrylate, PEG-DA, Mw=575) 모노머 및 2-하이드록시-2-메틸프로피오페논(2-hydroxy-2-methylpropiophenone, HOMPP, UV경화 개시제)를 88 : 8 : 4 의 중량비로 포함할 수 있고, 혼합된 용액을 그래핀과 유기물의 접합구조에 떨어뜨려서 퍼뜨린 후 10초 동안 365 nm의 파장과 100 nW/cm2의 단위면적당 에너지를 가지는 UV에 노출시켜 혼합된 용액을 굳힘으로써, 이온겔을 형성할 수 있다.
도 2는 본 발명의 일부 실시예에 따른 그래핀과 유기물이 접합된 채널층을 포함하는 트랜지스터(100)의 광학현미경 이미지이다. 도 2를 참조하면, 제1 전극(130)인 소스 전극과 제2 전극(140)인 드레인 전극 사이에 그래핀(121)과 유기물(122)로 접합된 채널층(120)을 포함할 수 있다.
도 3은 본 발명에 따른 일부 실시예에 따른 그래핀과 유기물이 접합된 채널층을 포함하는 트랜지스터(100)의 변형에 따른 저항변화를 측정한 것이다. 도 3을 참조하면, 도 3에서의 상기 유기물은 펜타신을 이용하였으며, 외부의 기계적 자극에 의하여 0.3V의 reading voltage에서 소스 전극과 드레인 전극 사이의 그래핀과 펜타신이 접합된 채널층의 저항값을 측정하였다. 변형은 PET기판위의 그래핀과 펜타신이 접합된 채널층에 가해지며, 변형값은 하기의 식에 의하여 계산될 수 있다.
Figure pat00001
η=δf/δs, χ=Yf/Ys, 그리고 Rc는 변형 반경이다. δ는 두께, Y는 영율(Young's modulus)이다. 아랫첨자 s와 f는 각각 기판(substrate)와 그래핀 필름을 나타낸다. 4%까지의 변형에도 그래핀과 펜타신이 접합된 채널층 저항값의 변화는 무시할만 할 정도이며, 이는 각각의 순수 그래핀과 순수 펜타신의 채널층의 저항값의 변화와 비슷하다. 따라서, 그래핀과 펜타신이 접합된 트랜지스터는 뛰어난 기계적 유연성을 가지고 있다.
도 4는 그래핀과 유기물의 접합에 따른 전기적 특성 변화를 확인한 그래프이다. 검은색 선은 유기물로만 이루어진 트랜지스터의 전류-전압(ISD-Vbias) 그래프이다. 전압을 +, -로 가해주어도 방향에 관계 없이 일정한 증가 곡선을 가지는 것으로 학인되었다. 붉은색 선은 그래핀과 유기물 접합 구조에서의 전류-전압 그래프이다. 전압을 +로 가해줄 경우는 전류가 잘 흐르지만, -로 가해주게 되면 전류가 억압되는 것을 확인할 수 있다. 이렇게 한쪽 방향으로는 전류가 억압되는 현상은 쇼키 장벽(Schttky barrier)에 의한 것으로 트랜지스터로써 사용될 수 있는 가능성을 보여준다. 소스 전극과 드레인 전극 사이의 그래핀과 펜타신의 접합부에 형성되는 쇼키 장벽(Schttky barrier)을 확인하기 위한 전류-전압(ISD-Vbias) 특성을 측정한 것이다.
도 5 내지 도 8은 그래핀과 유기물 접합 트랜지스터에 사이드(side) 게이트를 통하여 그래핀의 페르미 준위(Ferimi level)를 변화시킨 전기적 특성 자료이다. 그래핀에서 유기물로 다수 캐리어가 침투할 때 그래핀과 유기물 사이에 형성된 장벽이 변화되기 때문이다.
게이트 전압(Vg)에 의하여 그래핀의 페르미 준위(Fermi level, EF)을 정전기적으로 조정시키면, 그래핀과 유기물의 접합부의 쇼키 장벽 높이(Schottky barrier height, φb)를 조정할 수 있다. 그래핀에서 유기물의 다수 캐리어의 주입은 φb의 영향을 받기 때문에, 게이트 전압(Vg)은 직접 ISD의 크기를 조절할 수 있다.
도 5를 참조하면, 그래핀과 유기물의 접합 트랜지스터에 게이트 전압(Vg)을 0.2V 간격으로 -2.0 V 내지 0 V까지 가해주었을 때의 전류-전압 그래프이다. -로 전압을 가해주었을 때 전류가 억압이 되는 것을 알 수 있으며, 게이트 전압을 높여줌에 따라서 +쪽의 전류가 억압되는 것을 확인 할 수 있었다. 이는 일반적으로 그래핀/p-타입 반도체에서 관찰할 수 있다.
도 6과 도 7은 그래핀과 유기물의 접합 트랜지스터의 밴드다이어그램이다. 도 6을 참조하면, 소자에 +의 게이트 전압을 가해주게 되면 그래핀의 페르미 준위(Fermi level)는 상승하게 되며 유기물과의 쇼키 장벽(Schttky barrier)은 더 높아지는 것을 알 수 있다. 이렇게 장벽이 높아짐에 따라서 그래핀의 다수 캐리어가 장벽을 통과해서 유기물 방향으로 넘어가기 힘들어지게 되므로 전류량이 감소하게 된다. 반대로 도 7과 같이 -의 게이트 전압을 가해주게 되면 그래핀의 페르미 준위(Fermi level)가 낮아지게 되며 유기물과의 쇼키 장벽(Schttky barrier)이 낮아지는 것을 알 수 있다. 장벽이 낮아짐에 따라서 그래핀의 다수 캐리어가 장벽을 통과해서 유기물 방향으로 넘어가기 쉬워지게 되므로 전류량이 증가하게 된다.
도 8은 게이트 전압의 변화에 따른 전류량 그래프이다. 게이트 전압의 증가에 따라 전류량이 감소하게 되는 전형적인 p타입의 특성을 보이나 1.5 V이상의 게이트 전압을 가해주면 게이트 전압의 증가에 따라 전류량이 증가하는 n타입의 특성을 보이게 된다. 이는 기존의 그래핀 접합 트랜지스터에서 잃어버렸던 그래핀의 고유 특성인 양극성 특성으로 그래핀과 유기물의 접합 트랜지스터에서 게이트 유전체로 이온겔을 사용함에 따라 양극성 특성을 재현한 것이다. 또한 이렇게 측정한 데이터에서 확인 할 수 있듯이 기존의 그래핀은 온/오피 비가 10 내지 100 사이로 매우 낮지만 104배 까지 온/오프 비가 높아짐에 따라 그래핀을 반도체 소자로써 사용할 수 있는 가능성을 크게 높일 수 있다.
도 9는 게이트 전압에 따른 전류-전압 그래프이다. 게이트 전압이 1.0 V 내지 2.0 V 까지는 게이트 전압이 감소함에 따라 전류량이 증가되는 n-타입의 접합 특성을 보여주며 -2.0 V 내지 0 V 까지의 게이트 전압에서는 게이트 전압이 증가함에 따라 전류가 억압되는 p-타입 특성을 보여준다. 대부분의 유기물은 p-타입의 특성으로 보여주지만 이온겔의 높은 유전율을 이용하여 유기물의 에너지 레벨을 제어하여 n-타입의 특성 또한 구현 할 수 있는 소자를 제작 한 것이다.
도 10은 그래핀과 유기물 접합의 양극성 특성을 확인한 그래프이다. -2.5 V 내지 2.5 V의 게이트 전압 하에 -2.5 V, -2.0 V, -1.5 V, -1.0 V, -0.5 V, 0 V, 0.5 V, 1.0 V, 1.5 V, 2.0 V, 2.5 V의 바이어스 전압(Vbias)에서의 이동특성을 측정하였다. -의 게이트 전압 -2.5 V에서 0 V로 증가함에 따라 전류(ISD)의 절대값이 감소하는 p-타입의 특성을 관찰할 수 있었고, positive 바이어스 전압(Vbias)에서 더 명확하게 관찰할 수 있었다. 1.0 V 이상의 +의 게이트 전압이 1.0 V에서 2.5 V로 증가할수록 전류(ISD)의 절대값이 증가하는 n-타입의 특성을 관찰할 수 있었고, negative 바이어스 전압(Vbias)에서 더 명확하게 관찰할 수 있었다. 이는 게이트 전압을 변화시켜 그래핀 유기물 접합 트랜지스터의 타입을 변화시킬 수 있음을 알 수 있다.
도 11 내지 도 13는 게이트 전압을 조절하여 관찰한 양극성 특성에 대한 밴다이어그램이다. 이하 본 명세서에서의 φb1 과 φb2는 각각 그래핀과 유기물 접합면에 형성된 전자와 정공의 장벽 높이를 나타낸다.
도 11을 참조하면, 도 9에서 게이트 전압이 0 V 보다 작을 때 그래핀과 유기물이 접합된 트랜지스터는 그래핀의 페르미 준위(Fermi level)이 유기물의 HOMO쪽에 가까운 p-타입의 특성을 나타냄을 알 수 있고, 이 경우 φb1 > φb2을 알 수 있다. 따라서, 정공이 전자보다 유기물에 주입되는 것이 쉽기 때문에 정공이 다수 캐리어가 된다.
도 12 및 도 13을 참조하면, 게이트 전압이 증가함에 따라(게이트 전압의 + 일 때, Vg>0) 그래핀의 페르미 준위(Fermi level)이 유기물의 HOMO, LUMO level의 중간(φb1 = φb2)에 위치하게 되면 그래핀과 유기물 사이의 HOMO, LUMO 장벽이 같아지는 구간이 생기게 되며(도 12), 이 보다 도 큰 게이트 전압(Vg>>0)을 가하게 되면 그래핀의 페르미 준위(Fermi level)이 유기물의 LUMO쪽에 가까워 지게되고(φb1 < φb2)(도 13) 전자는 다수 캐리어가 되고 그래핀과 유기물의 접합 트랜지스터는 도9에서와 같이 n-타입의 특성을 나타낸다.
이러한 양극성 거동은 기존의 그래핀 트랜지스터에서는 발견되지 않았다. 본 발명의 그래핀과 유기물 접합 소자는 그래핀의 양극성을 유지하는 그래핀 기반 트랜지스터이다. 이는 이온겔 게이트 절연체의 높은 전기용량(~20 μF/cm2), 펜타신의 작은 밴드갭(~1.9 eV)와 그래핀 및 펜타신의 양극성 특성에 의해 기인하는 것이다.
이온겔 게이트 절연체는 기존의 옥사이드 게이트 절연체의 전기용량(SiO2: ~0.035 μF/cm2)보다 500배의 전기용량을 가지고 있기 때문에, 이온겔 게이트 절연체의 도입으로 그래핀의 페르미 에너지를 넓은 범위에서의 조절이 가능하다.
φb1, φb2의 작은 값은 그래핀의 페르미 에너지의 조절을 통한 φb1과 φb2 사이에 불평등 신호의 손쉬운 조정을 가능하게 하는 펜타신의 작은 밴드갭이 원인이다.
이론적, 실험적 연구에 의하면 펜타신은 양극성 물질이며, 높은 정공과 전자의 이동도를 가지고 있고, 이로 인하여 각각 전자 또는 정공의 축적을 통해 게이트 전압에 의하여 p-타입 또는 n-타입 채널이 될 수 있다.
본 발명의 일부 실시예에서 유기물로 사용되는 펜타신의 양극성 특성을 유지하기 위하여 두 요건이 구비되어야 한다. 첫 번째로는 최소한의 전자 밀도와 정공 트랩을 가지는 적절한 게이트 절연층을 사용하여야 한다. 두 번째로는 펜타신과 전극사이면에 전자와 정공의 주입을 위하여 적합한 소스 및 드레인 전극을 사용하여야 한다.
본 발명의 일부 실시예에 따른 이온겔 게이트 절연체와 소스 전극과 접촉하는 양극성 그래핀을 사용한 그래핀과 유기물의 접합된 소자는 위 두요건을 만족시킨다.
도 14는 다양한 게이트 전압 하에서 그래핀과 펜타신 접합의 C-2 vs VR을 도시한 것이다. 게이트 전압에 의한 그래핀의 페르미 에너지의 조정을 확인하기 위하여 그래핀과 펜타신의 접합 트랜지스터의 전기용량-전압(C-V)를 측정하였으며, 1MHz 및 상온에서 수행하였다. 역방향 바이어스(VR)가 쇼키 장벽에 적용되면, 공핍 지역(depletion region)의 Poisson's equation의 해는 다음과 같다.
Figure pat00002
e, ND 및
Figure pat00003
는 각각 전기소량(elementary charge), 도너(donor, n-타입) 또는 어셉터(acceptor, p-타입)의 도핑 농도 및 반도체의 절연상수를 나타낸다. 빌트인 포텐셜 에너지(The built in potential energy, eVbi)는 금속/반도체 계면에서 반도체 밴드 변형(band bending)이다.
도 14를 참조하면, 위의 패널과 아래 패널은 각각 금속/p-타입과 금속/n-타입 반도체에서 형성되는 쇼키 접합(Schottky juntions)의 C-2와 VR에서 전형적인 선형(linear) 관계를 나타낸다. 데이터에 해당하는 각각 선형 피팅 라인의 x 절편으로부터 특정 게이트 전압 하의 그래핀과 펜타신의 접합소자의 Vbi를 결정할 수 있다. p-타입 영역에서는 각각 -2.0 V 및 -1.0 V의 게이트 전압에서 0.64 eV와 1.46 eV이고, n-타입 영역에서는 각각 1.0 V 및 2.0 V의 게이트 전압에서 -1.40 eV와 -0.64 eV이다.
하기의 식을 이용하여 금속/n-타입 및 금속/p-타입 반도체 접합에서의 φb를 추정할 수 있다.
Figure pat00004
Figure pat00005
n은 다이오드 ideality factor이다. 중성 펜타신의 전도대의 최저점(conduction band minimum)과 페르미 준위(Fermi level)의 차이(EC - EF)는 1.33 eV이며, 중성 반도체의 페르미 준위와 가전자대의 최대점(valance band maximum)의 차이(EF - EV)는 0.57 eV이다. 그러므로 특정 게이트 전압 하에서의 그래핀/펜타신 접합의 φb는 다음과 같다. p-타입 영역에서는 각각 -2.0 V 및 -1.0 V의 게이트 전압에서 0.74 eV와 0.97 eV이고, n-타입 영역에서는 각각 1.0 V 및 2.0 V의 게이트 전압에서 1.71 eV와 1.50 eV이다. p-타입 영역에서는 게이트 전압이 -2.0 V에서 -1.0 V로 증가함에 따라 정공의 장벽높이(φb2)도 증가한다. n-타입 영역에서는 게이트 전압이 1.0 V에서 2.0 V로 증가함에 따라 전자의 장벽높이(φb1)는 감소한다. 이러한 결과는 게이트 전압에 의하여 그래핀의 페르미 에너지가 조절되는 것을 의미한다.
도 15a는 게이트 전압이 -2.0 V 내지 -1.2 V 사이의 구간에서 전압이 감소함에 따라 전류값이 변화하는 NDR(negative differential resistance) 현상을 보여주는 그래프이다. 도 15a를 참조하면, 그래프의 기울기가 변화하는 점이 2개 존재함에 따라 전압이 감소될 때 전류량이 증가하였다가 감소하며 다시 증가하는 것을 알 수 있다. 이는 기존의 그래핀이 p-타입으로 도핑되어 있는 상태지만 드레인 전극에 전압을 가해주며 점점 n-타입인 영역이 형성이 되고 이러한 n-타입 영역과 기존의 p-타입 영역과의 상호관계를 통해 나타나는 것을 기존의 연구되었던 이론적인 결과들을 시뮬레이션 하여 도 15b을 통해 확인 하였다. 이론적인 시뮬레이션 값과 실험으로 얻어진 값이 거의 일치하는 것을 알 수 있으며 기울기가 변화하는 점이 2개 형성되고 이 점들이 전압에 따라 변화하는 것도 일치 하는 것을 확인 할 수 있다.
도 16은 전압의 변화를 통해 전류의 기울기가 변화하는 것을 나타내는 밴드다이어그램이다. p-타입으로 도핑되어진 그래핀은 다수 캐리어의 양이 변하지 않아 저항이 일정하며 전압이 증가함에 따라 전류가 증가하게 된다. 하지만 전압의 증가로 인해 드레인 쪽의 그래핀에 n-타입으로 도핑되는 영역이 형성됨으로 인해 p-타입의 캐리어의 양이 줄어들게 된다. 이러한 현상으로 저항값이 증가하게 되어 전압이 증가함에 따라 전류가 감소하게 되는 전압구간이 형성된다. 전압의 증가에 따라 저항값이 점점 증가하게 되어 p-타입과 n-타입의 영역이 비슷해지는 구간에서 최대점을 갖는다. 이때가 전류량이 가장 낮은 값을 갖게 된다. n-타입인 영역이 p-타입인 영역보다 증가하게 됨에 따라 다시 전압의 증가 할 때 저항이 낮아지게 되는 구간이 나타나게 된다.
이상, 본 발명내용의 특정한 부분을 상세히 기술하였는바, 당업계의 통상의 지식을 가진 자에게 있어서, 이러한 구체적인 기술은 단지 바람직한 실시양태일 뿐이며, 이에 의해 본 발명의 범위가 제한되는 것이 아닌 점은 명백할 것이다. 따라서 본 발명의 실질적인 범위는 첨부된 청구항들과 그것들의 등가물에 의해 정의된다고 할 것이다.
100 : 트랜지스터 110 : 기판
120 : 채널층 130 : 제1 전극
140 : 제2 전극 150 : 게이트 전극
160 : 게이트 절연층

Claims (8)

  1. 기판;
    상기 기판의 일 영역 상에 위치하는 채널층;
    상기 채널층의 제1 영역 상에 위치하는 제1 전극;
    상기 채널층의 상기 제1 영역과 이격된 제2 영역 상에 위치하는 제2 전극;
    상기 기판의 타 영역 상에 상기 채널층과 이격되어 위치하며 상기 채널층에 전계를 인가하는 게이트 전극; 및
    상기 채널층과 상기 게이트 전극을 덮는 게이트 절연층을 포함하며,
    상기 채널층은 그래핀과 유기물을 접합한 채널층인 것을 특징으로 하는 트랜지스터.
  2. 제 1 항에 있어서,
    상기 기판은 폴리에틸렌 테레프탈레이트(PET)기판 또는 폴리에틸렌 나프탈레이트(PEN)기판인 것을 특징으로 하는 트랜지스터.
  3. 제 1 항에 있어서,
    상기 제1 전극은 소스 전극인 것을 특징으로 하는 트랜지스터.
  4. 제 3 항에 있어서,
    상기 소스 전극은 상기 그래핀에 위치하는 것을 특징으로 하는 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제2 전극은 드레인 전극인 것을 특징으로 하는 트랜지스터.
  6. 제 5 항에 있어서,
    상기 드레인 전극은 상기 유기물에 위치하는 것을 특징으로 하는 트랜지스터.
  7. 제 1 항에 있어서,
    상기 유기물은 펜타신인 것을 특징으로 하는 트랜지스터.
  8. 제 1 항에 있어서,
    상기 게이트 절연층은 이온겔 절연체인 것을 특징으로 하는 트랜지스터.
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