KR20160117182A - 반도체 발광소자 및 그 제조 방법 - Google Patents

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KR20160117182A
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마사시 츠키하라
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우시오덴키 가부시키가이샤
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Abstract

[과제]반도체층의 면 상에 요철을 가지고 이루어지는 반도체 발광소자에 있어서, 높은 신뢰성을 확보한다.
[해결 수단]반도체 발광소자는, 기판상에 형성된 질화물 반도체층을 갖는다. 질화물 반도체층은, n형 또는 p형의 제1 반도체층과, 제1 반도체층과는 도전형이 다른 제2 반도체층과, 제1 반도체층과 제2 반도체층의 사이에 배치된 활성층과, 제1 반도체층의 상층에 형성된 초격자층과, 초격자층의 상층에 형성되고, 제1 반도체층과 같은 도전형이며, 초격자층이 접하는 면과는 반대측의 면 상에 요철부를 갖는 제3 반도체층을 갖는다. 초격자층은, Al을 포함하는 질화물 반도체로 이루어지는 제4 반도체층과, 제4 반도체층보다 Al 조성이 높은 질화물 반도체로 이루어지는 제5 반도체층을 갖는다.

Description

반도체 발광소자 및 그 제조 방법{SEMICONDUCTOR LIGHT EMITTING ELEMENT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 발광소자에 관한 것이며, 특히 광취출면에 요철 형상을 갖는 반도체 발광소자에 관한 것이다. 또, 본 발명은, 이 반도체 발광소자의 제조 방법에 관한 것이다.
종래, GaN 등의 질화물 반도체층으로 이루어지는 반도체 발광소자가 알려져 있다. 이러한 반도체 발광소자에서는, 반도체층과 이것을 봉지하는 매체의 굴절률차가 크면 소자 내에서 전반사가 발생하기 쉬워지고, 광취출 효율이 저하한다. 그 때문에, 광취출 효율을 높이기 위해, 광취출면이 되는 반도체층의 표면에 복수의 요철 형상을 구성한 반도체 발광소자가 제안되어 있다(예를 들면 특허 문헌 1 참조).
이 특허 문헌 1에 의하면, 50~90℃의 KOH 용액에 5~120분간 담금으로써, 반도체층을 웨트 에칭하여 요철 형상이 형성되는 취지의 기재가 되어 있다.
일본국 특허공개 2010-62493호 공보
본 발명자는, 동일한 조건으로 복수의 반도체 발광소자를 제조하고, 이들을 구동하면, 단시간의 연속 구동 후에 발광하지 않게 되는 소자가 일정한 비율로 존재하는 것을 확인했다. 본 발명자는, 이 현상이, 광취출 효율을 향상시키기 위해 행해지는 웨트 에칭 공정에 기인하는 것이라고 추측하고 있다.
광취출면이 되는 반도체층에 요철을 형성하는 방법으로서, 드라이 에칭을 이용하는 것도 사실상은 가능하다. 그러나, 드라이 에칭은, 에칭 깊이를 제어하는 것이 어렵고, 또, 리소그래피 공정을 필요로 하기 때문에 제조 코스트가 상승한다는 결점이 있다. 이러한 이유로부터, 반도체층에 요철을 형성하는 방법으로서는, 일반적으로 웨트 에칭이 이용된다. 웨트 에칭은, 웨이퍼를 소정의 약액에 담금으로써 화학반응에 의해 층을 에칭하는 것이며, 염가인 시스템으로 실현을 할 수 있고, 또한, 약액에 담그는 시간에 따라 간편하게 에칭 깊이를 제어할 수 있다.
그러나, 웨트 에칭은, 미세한 에칭 깊이의 제어를 행할 수 없다. 이 결과, 장소에 따라 에칭 깊이가 다른 현상이 생기는 경우가 있다. n형 반도체층이 광취출면을 구성하는 경우를 예로 들면, 이 n형 반도체층에 대한 에칭 깊이가 장소에 따라 다르게 된다. 이때, 잔존하는 n형 반도체층이 다른 것과 비교하여 비교적 얇게 형성되는 개소가 생긴다.
이러한 구성을 갖는 반도체 발광소자를 구동하면, n형 반도체층의 두께가 얇은 개소에 있어서 국소적으로 전류가 집중하고, 충분히 광출력을 얻을 수 없거나, 단시간에 발광하지 않게 되는 등의 현상이 발생한다.
본 발명은, 상기의 과제를 감안하여, 반도체층의 면 상에 요철을 가지고 이루어지는 반도체 발광소자에 있어서, 높은 신뢰성을 확보하는 것을 목적으로 한다.
본 발명에 따른 반도체 발광소자는, 기판 상에 형성된 질화물 반도체층을 가지며,
상기 질화물 반도체층이,
n형 또는 p형의 제1 반도체층과,
상기 제1 반도체층과는 도전형이 다른 제2 반도체층과,
상기 제1 반도체층과 상기 제2 반도체층의 사이에 배치된 활성층과,
상기 제1 반도체층의 상층에 형성된 초격자층과,
상기 초격자층의 상층에 형성되고, 상기 제1 반도체층과 같은 도전형이며, 상기 초격자층이 접하는 면과는 반대측의 면 상에 요철부를 갖는 제3 반도체층을 가지며,
상기 초격자층이, Al을 포함하는 질화물 반도체로 이루어지는 제4 반도체층과, 상기 제4 반도체층보다 Al 조성이 높은 질화물 반도체로 이루어지는 제5 반도체층을 갖는 것을 특징으로 한다.
이 반도체 발광소자에 있어서, 제3 반도체층의 면 중, 요철부가 형성되어 있는 측의 면이 광취출면을 구성한다. 이 요철부는, 웨트 에칭에 의해서 형성될 수 있다.
GaP계나 GaAs계의 반도체 발광소자의 경우, p형 반도체층이나 n형 반도체층을 두껍게 쌓을 수 있다. 이 때문에, 웨트 에칭시에 있어서 만일 국소적으로 에칭이 현저하게 진행했다고 해도, 활성층의 상층에는 충분한 두께의 반도체층이 여전히 형성되어 있다. 즉, 웨트 에칭이 지나치게 진행한 결과, 반도체층의 두께가 얇아짐으로써, 국소적으로 전류가 집중한다는 과제는 일어나기 어렵다.
그러나, GaN계의 질화물 반도체층으로 이루어지는 반도체 발광소자의 경우, 후막화하면 격자 부정합 등에 기인하여 크랙이 발생한다는 문제를 갖고 있다. 이 때문에, 광취출면이 되는 반도체층의 두께 자체를 두껍게 함으로써, 웨트 에칭에 의해 국소적으로 박막화한다는 과제에 대처하는 방책을 채택하는 것이 어렵다.
상기의 구성에 의하면, 제1 반도체층과, 이 제1 반도체층과 같은 도전형의 제3 반도체층의 사이에, 초격자층이 형성되어 있고, 이 초격자층은, Al 조성이 다른 복수의 질화물 반도체로 이루어지는 층을 갖는다. Al은 전기적으로 활성화하기 어려운 성질을 갖고 있기 때문에, Al 조성이 높은 반도체층은, Al 조성이 낮은 반도체층에 비해 상대적으로 에칭되기 어렵다. 즉, Al 조성이 높은 제5 반도체층을 갖는 초격자층은, 웨트 에칭 공정에 있어서의 에칭 스토퍼층을 구성한다.
제3 반도체층에 요철부를 형성하기 위해 웨트 에칭을 행한 경우에 있어서, 만일, 제3 반도체층의 소정의 영역에 대해서, 다른 영역보다 에칭이 현저하게 진행했다고 해도, 제3 반도체층의 하층에 형성된 초격자층에 있어서 에칭 속도가 저하하기 때문에, 초격자층으로부터 활성층측에 위치하는 제1 반도체층까지 에칭이 진행하는 것을 방지할 수 있다. 이 결과, 활성층에 인접하는 제1 반도체층의 두께를 확보할 수 있기 때문에, 구동시에 국소적으로 전류가 집중하는 현상이 억제되고, 소자의 수명 특성이 향상된다.
초격자층은, 제4 반도체층과 제5 반도체층을 한층씩 갖는 구성이어도 되고, 이들이 복수 주기 반복되어 이루어지는 구성이어도 된다. 후자의 경우에는, 제5 반도체층의 두께를 실질적으로 확보할 수 있기 때문에, 초격자층을 보다 확실히 에칭 스토퍼층으로서 기능시킬 수 있다. 또한, 제5 반도체층은, 크랙이 생기지 않는 범위 내의 막두께(임계 막두께) 이하로 구성되는 것이 바람직하다.
상기 반도체 발광소자는, 취출되는 광의 주된 발광 파장이 예를 들면 410㎚ 이하가 되도록 구성된다. 주된 발광 파장이 410㎚ 이하가 되도록 활성층을 구성한 경우, 이 광이 다른 반도체층 내에서 흡수되지 않게 하기 위해서는, 특히 광로 상에 위치하는 각층의 에너지 밴드 갭을 높일 필요가 있고, 예를 들면 상기의 층을 Al을 포함하는 질화물 반도체층로 구성함으로써 실현된다. 그러나, GaN과 AlN에서는 격자 상수에 차이가 있기 때문에, Al을 포함하는 질화물 반도체층의 경우, GaN보다 임계 막두께가 얇아져 버린다. 즉, 광취출면에 형성되는 반도체층의 두께가 더 얇아지는 결과, 상기의 과제가 표면화되기 쉽다.
그러나, 본 구성이라면, 에칭 스토퍼층으로서 기능하는 초격자층을 갖고 있기 때문에, 초격자층보다 활성층측에 형성된 제1 반도체층의 두께가 확보된다. 따라서, 주된 발광 파장이 410㎚ 이하인 발광소자에 있어서도, 국소적인 전류 집중을 억제하는 효과를 얻을 수 있다.
제5 반도체층은, Al 조성이 70% 이상인 것으로 할 수 있다. 제5 반도체층의 Al 조성이 높을수록, 전기적으로 불활성이 되기 쉽기 때문에, 초격자층이 에칭 스토퍼층으로서 기능하기 쉬워진다. 예를 들면 제5 반도체층은, AlN으로 구성할 수도 있고, Al 조성이 70% 이상인 AlGaN이나 AlInGaN으로 구성할 수도 있다. 또한, 후자의 경우, In은 서팩턴트 효과를 노려 혼입시키는 정도의 In 조성으로 하는 것이 바람직하다. 또 다른 일례로서 제5 반도체층은, 두께가 3㎚ 이하인 AlN으로 구성할 수 있다.
제5 반도체층은, Si 도프량이 1×1018/㎤ 이하인 것으로 해도 된다. 본 발명자의 예의 연구에 따라, 제5 반도체층에 대한 Si 도프량이 낮을수록, 초격자층이 에칭 스토퍼층으로서 기능하기 쉬워지는 것을 알아냈다. Al 조성이 높은 제5 반도체층은, 전기적으로 불활성이 되기 쉽지만, 이 층에 Si를 일정 농도 이상으로 도프하면 전기적으로 활성화되기 쉬워진다고 생각된다. 이 결과, 에칭 스토퍼층으로서의 초격자층의 기능이 저하된다고 예상된다. 따라서, 제5 반도체층을 상기의 Si 도프량으로 형성함으로써, 초격자층을 에칭 스토퍼층으로서 확실히 기능시킬 수 있다.
또한, 제5 반도체층을 언도프로 성장시킨 경우라도, 근접하는 도프된 반도체층으로부터 불순물이 어느 정도의 양은 확산되어 버린다. 1×1018/㎤라는 불순물 농도는, 언도프로 형성된 층에 대해서, 근접하는 도프된 반도체층으로부터 확산되어 온 불순물에 유래하는 농도 레벨에 대응한다.
또한, 제3 반도체층은, 제1 반도체층과 동일한 조성으로 구성된 층이어도 되고, 다른 조성으로 구성된 층이어도 된다.
본 발명에 따른 반도체 발광소자의 제조 방법은,
n형 또는 p형의 질화물 반도체로 이루어지는 제1 반도체층을 형성하는 공정과,
질화물 반도체로 이루어지는 활성층을 형성하는 공정과,
상기 제1 반도체층과는 도전형이 다른 질화물 반도체로 이루어지는 제2 반도체층을 형성하는 공정과,
질화물 반도체로 이루어지는 초격자층을 형성하는 공정과,
상기 초격자층의 상면에, 상기 제1 반도체층과 같은 도전형의 질화물 반도체로 이루어지는 제3 반도체층을 형성하는 공정과,
상기 제3 반도체층에 대해서 웨트 에칭을 행하여, 상기 초격자층과는 반대측의 면 상에 요철부를 형성하는 공정을 가지며,
상기 초격자층은, Al을 포함하는 질화물 반도체로 이루어지는 제4 반도체층과, 상기 제4 반도체층보다 Al 조성이 높은 질화물 반도체로 이루어지는 제5 반도체층을 가지며,
임의의 개소에서 상기 초격자층이 노출된 후에 상기 웨트 에칭이 정지되는 것을 특징으로 한다.
상기 방법에 의하면, 웨트 에칭을 행하는 공정의 실행 전에 있어서, 노출되어 있는 제3 반도체층보다, 활성층측에는 초격자층이 형성되어 있다. 이 초격자층은, Al 조성이 높은 제5 반도체층을 갖고 있다. 따라서, 이 초격자층이 에칭 스토퍼층으로서 기능하기 때문에, 만일 국소적으로 제3 반도체층을 깊게 에칭했다고 해도, 활성층에 인접하는 제1 반도체층을 에칭하는 것이 회피된다. 이 때문에, 완성 후의 소자에 있어서도 제1 반도체층의 두께가 확보된다. 따라서, 본 방법에 의해 제조된 반도체 발광소자는, 구동시에 있어서의 국소적인 전류 집중이 억제되고, 소자의 수명 특성이 향상된다.
상기 제조 방법은, 보다 구체적으로는, 예를 들면 이하의 공정을 갖는 것으로 할 수 있다. 즉, 상기 제조 방법은,
성장 기판을 준비하는 공정 (a)와,
상기 성장 기판의 상층에, 상기 제3 반도체층을 형성하는 공정 (b)와,
상기 제3 반도체층의 상층에, 상기 초격자층을 형성하는 공정 (c)와,
상기 초격자층의 상층에, 상기 제1 반도체층을 형성하는 공정 (d)와,
상기 제1 반도체층의 상층에, 상기 활성층을 형성하는 공정 (e)와,
상기 활성층의 상층에, 상기 제2 반도체층을 형성하는 공정 (f)와,
상기 제2 반도체층의 상층에 도전층을 형성하는 공정 (g)와,
상기 도전층의 상층에 지지 기판을 부착한 후에, 상기 성장 기판을 박리하여 상기 제3 반도체층을 노출시키는 공정 (h)와,
상기 제3 반도체층에 대해서 웨트 에칭을 행하여, 상기 초격자층과는 반대측의 면 상에 요철부를 형성하는 공정 (i)를 가질 수 있다.
상기 방법에 있어서, 상기 활성층은, 주된 발광 파장이 410㎚ 이하를 나타내는 재료로 구성되고,
상기 제1 반도체층, 상기 초격자층, 및 상기 제3 반도체층은, 상기 활성층으로부터 발생되는 광을 투과하는 재료로 구성되어 있는 것으로 해도 된다.
상기 제5 반도체층은, Al 조성이 70% 이상인 것으로 해도 된다. 보다 구체적으로는, 상기 제5 반도체층은, 두께가 3㎚ 이하인 AlN으로 이루어지는 것으로 해도 된다. 제5 반도체층의 두께를 3㎚ 이하로 함으로써, 에칭 스토퍼층으로서 기능시킬 수 있다. 또, 제5 반도체층에 크랙이 발생하는 것을 억제할 수 있다.
또, 상기 방법에 있어서, 상기 제5 반도체층은, 도펀트의 원료 가스를 공급하지 않고 형성되는 것으로 해도 된다. 이러한 공정으로 함으로써, 제5 반도체층을 보다 확실히 전기적으로 불활성인 층으로서 형성할 수 있기 때문에, 초격자층을 에칭 스토퍼층으로서 더 기능시키기 쉬워진다.
본 발명에 의하면, 반도체층의 면 상에 요철을 가지고 이루어지고, 신뢰성이 높은 반도체 발광소자가 실현된다.
도 1a는, 반도체 발광소자의 구조의 일례를 나타내는 모식적인 단면도이다.
도 1b는, 초격자층의 구조의 일례를 나타내는 모식적인 단면도이다.
도 2a는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2b는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2c는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2d는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2e는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2f는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2g는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2h는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2i는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2j는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2k는, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2l은, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2m은, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 2n은, 반도체 발광소자의 제조 방법에 있어서의 일 공정을 나타내는 모식적인 단면도이다.
도 3은, 검증 2의 결과를 나타내는 표이다.
본 발명의 반도체 발광소자의 제조 방법 및 제조 시스템에 관한 것이며, 도면을 참조하여 설명한다. 또한, 각 도면에 있어서 도면의 치수비와 실제의 치수비는 반드시 일치하는 것은 아니다.
또, 이하에 있어서, AlGaN이라는 기술은, AlmGa1 -mN(0＜m＜1)이라는 기술과 같은 의미이며, Al과 Ga의 조성비의 기술을 간단히 생략하여 기재한 것으로서, Al과 Ga의 조성비가 1:1인 경우로 한정하는 취지는 아니다. InGaN 등이라는 기술에 대해서도 같은 의미이다.
［구조］
반도체 발광소자의 구조의 일례에 대해, 도 1a 및 도 1b에 나타내는 모식적인 단면도를 참조하여 설명한다.
도 1a는, 반도체 발광소자(1)의 구조의 일례를 나타내는 모식적인 단면도이다. 반도체 발광소자(1)는, 기판(11) 상에 질화물 반도체층(20)을 가지고 구성된다. 질화물 반도체층(20)은, 제1 반도체층(31), 제2 반도체층(32), 활성층(30), 초격자층(40), 및 제3 반도체층(33)을 갖는다. 제3 반도체층(33)은, 초격자층(40)의 상층에 형성됨과 더불어, 초격자층(40)이 접하는 면과는 반대측의 면 상에 요철부(36)을 갖는다.
도 1b는, 초격자층(40)의 구조의 일례를 나타내는 모식적인 단면도이다. 이 예에서는, 초격자층(40)은, 제4 반도체층(34)과 제5 반도체층(35)이 복수 주기 반복됨으로써 구성되어 있다.
또한, 초격자층(40)은, 제4 반도체층(34)과 제5 반도체층(35)이 일층씩 적층됨으로써 구성되어 있어도 된다. 또, 초격자층(40)이 제4 반도체층(34)과 제5 반도체층(35)이 복수 주기 반복되는 구성에 있어서, 최상층과 최하층이 동일한 층으로 구성되어 있어도 되고, 각 주기에 있어서, 제4 반도체층(34)들, 또는 제5 반도체층(35)들의 막두께가 달라도 된다.
이하, 도 1a 및 도 1b에 나타내는 반도체 발광소자(1)의 구조에 대해서, 상세하게 설명한다.
(기판(11))
기판(11)은, 예를 들면 CuW, W, Mo 등의 도전성 기판, 또는 Si 등의 반도체 기판으로 구성된다.
(도전층(16))
기판(11)의 상층에는 도전층(16)이 형성되어 있다. 도 1a에 나타내는 예에서는, 도전층(16)은, 보호층(14), 땜납층(15), 보호층(17), 및 반사 전극(21)을 갖고 있다.
땜납층(15)은, 예를 들면 Au-Sn, Au-In, Au-Cu-Sn, Cu-Sn, Pd-Sn, Sn 등으로 구성된다. 보호층(14, 17)은, 예를 들면 Pt계의 금속(Ti와 Pt의 합금), W, Mo, Ni 등으로 구성된다. 이 보호층(14, 17)은, 땜납층(15)의 구성 재료가 확산되는 것을 방지하는 기능을 갖고 있다.
반사 전극(21)은, 예를 들면 Ag(Ag 합금을 포함한다), Al, Rh 등으로 구성된다. 반도체 발광소자(1)는, 활성층(30)으로부터 방사된 광을, 도 1의 제3 반도체층(33)측으로 취출하는 것을 상정하고 있고, 반사 전극(21)은, 활성층(33)으로부터 기판(11)측을 향해 방사된 광을 반사시키는 기능을 가지며, 광취출 효율을 높이는 기능을 하고 있다.
(절연층(19))
도 1a에 나타내는 예에서는, 반도체 발광소자(1)는 절연층(19)을 갖고 있다. 이 절연층(19)은, 소자 분리(후술하는 단계 S15)를 행할 때에 에칭 스토퍼층으로서의 기능을 갖는다.
(제2 반도체층(32))
도 1a에 나타내는 예에서는, 반사 전극(21)의 상면에 제2 반도체층(32)이 형성되어 있다. 이 제2 반도체층(32)은 질화물 반도체로 구성되고, 예를 들면 p형 불순물이 도프되어 있다. 보다 구체적으로는, GaN, AlGaN, AlInGaN 또는 AlN으로 구성되고, Mg, Be, Zn, 또는 C 등의 p형 불순물이 도프되어 있다.
(활성층(30))
도 1a에 나타내는 바와 같이, 제2 반도체층(32)의 상층에는 활성층(30)이 형성되어 있다. 이 활성층(30)은, 소정의 질화물 반도체로 이루어지는 발광층과, 다른 질화물 반도체로 이루어지는 장벽층을 갖는다. 보다 구체적인 예로서는, 활성층(30)을, InGaN으로 이루어지는 발광층과 AlGaN으로 이루어지는 장벽층이 반복되어 이루어지는 구조로 구성해도 되고, AlGaN으로 이루어지는 발광층과, AlN 또는 발광층보다 Ga 조성이 낮은 AlGaN으로 이루어지는 장벽층이 반복되어 이루어지는 구조로 구성해도 된다. 활성층(30)은, 얻고 싶은 광의 파장에 따라 적절히 재료가 선택된다.
또한, 활성층(30)을 구성하는 반도체층은, 언도프여도 되고, n형 불순물 또는 p형 불순물이 도프되어 있어도 된다.
(제1 반도체층(31))
도 1a에 나타내는 바와 같이, 활성층(30)의 상층에는 제1 반도체층(31)이 형성되어 있다. 이 제1 반도체층(31)은 질화물 반도체로 구성되고, 제2 반도체층(32)와는 다른 도전형으로 도프되어 있다. 여기에서는, 제1 반도체층(31)이 n형 불순물이 도프되어 있는 것으로서 설명한다. 보다 구체적으로는, 제1 반도체층(31)은 GaN, AlGaN, AlInGaN 또는 AlN으로 구성되고, Si, Ge, S, Se, Sn, 또는 Te 등의 n형 불순물이 도프되어 있다.
즉, 활성층(30)은, 서로 다른 도전형으로 도프되어 있는 반도체층(31, 32) 사이에 끼워지도록 배치된다.
(초격자층(40))
도 1a에 나타내는 바와 같이, 제1 반도체층(31)의 상층에는 초격자층(40)이 형성되어 있다. 도 1b를 참조하여 상술한 바와 같이, 이 초격자층(40)은, 제4 반도체층(34)과 제5 반도체층(35)을 갖는다. 여기에서는, 초격자층(40)이, 제4 반도체층(34)과 제5 반도체층(35)이 복수 주기 적층되어 구성되어 있는 것으로서 설명한다.
제4 반도체층(34)은, 질화물 반도체로 구성된다. 일례로서 GaN, AlGaN 또는 AlInGaN으로 구성되고, n형 불순물이 도프되어 있다. 제5 반도체층(35)은, 제4 반도체층(34)보다 Al 조성이 높은 질화물 반도체로 구성된다. 일례로서 제5 반도체층(35)은 AlN, AlGaN 또는 AlInGaN으로 구성된다.
제5 반도체층(35)은, n형 불순물이 도프되어 있어도, 언도프여도 상관없지만, 제5 반도체층(35)을 언도프로 함으로써, 보다 소자의 신뢰성을 높일 수 있는 것이 확인되었다. 이 점은, 실시예를 참조하여 후술된다.
(제3 반도체층(33))
도 1a에 나타내는 바와 같이, 초격자층(40)의 상층에는 제3 반도체층(33)이 형성되어 있다. 이 제3 반도체층(33)은 질화물 반도체로 구성되고, 제1 반도체층(31)과 같은 도전형으로 도프되어 있다. 여기에서는, 제3 반도체층(33)은 n형 불순물이 도프되어 있는 것으로서 설명한다. 보다 구체적으로는, 제3 반도체층(33)은 GaN, AlGaN, AlInGaN 또는 AlN으로 구성되고, Si, Ge, S, Se, Sn, 또는 Te 등의 n형 불순물이 도프되어 있다. 제3 반도체층(33)은, 제1 반도체층(31)과 같은 조성의 재료로 구성되어 있어도 된다.
도 1a에 나타내는 바와 같이, 제3 반도체층(33)은, 표면에 요철부(36)를 갖고 있다. 이 요철부(36)는, 활성층(30)으로부터 진행되어 온 광을 효율적으로 외부로 취출하기 위해 설치되어 있다. 요철부(36)는, 후술하는 바와 같이 웨트 에칭에 의해 형성된 것이다.
또한, 도 1a에 나타내는 바와 같이, 웨트 에칭의 진행의 정도에 따라서는, 초격자층(40)의 상면이 노출되어 있는 영역이 있어도 된다(영역 37).
(전극(50))
도 1a에 나타내는 예에서는, 제3 반도체층(33)의 소정 개소의 상면에, 전극(50)이 설치되어 있다. 이 전극은, 예를 들면 Cr-Au로 구성된다. 전극(50)과 반사 전극(21)의 사이에 전압이 인가됨으로써, 활성층(30)에 의해 광이 생성되고, 제3 반도체층(33)측으로부터 외부로 이 광이 방출된다.
［제조 방법］
이어서, 반도체 발광소자(1)의 제조 방법의 일례를 설명한다. 그 후, 이 반도체 발광소자(1)에 의하면 종래보다 신뢰성이 향상되는 점에 대해, 실시예를 참조하여 설명한다. 또한, 이하에서 설명하는 제조 조건이나 막두께 등의 치수는, 어디까지나 일례이며, 이들 수치로 한정되는 것은 아니다.
반도체 발광소자(1)의 제조 방법의 일례에 대해, 도 2a~도 2n에 나타내는 공정 단면도를 참조하여 설명한다.
(단계 S1)
도 2a에 나타내는 바와 같이, 성장 기판(61)을 준비한다. 구체적인 일례로서는, 예를 들면 MOC VD(Metal Organic Chemical Vapor Deposition: 유기 금속 화학 기상 증착) 장치의 처리로내에, 성장 기판(61)을 구성하는 c면 사파이어 기판을 배치하고, 처리로내에 소정의 유량의 수소 가스를 흐르게 하면서, 노내 온도를 소정의 온도(예를 들면 1150℃)로 승온함으로써 행해진다.
이 단계 S1이 공정 (a)에 대응한다.
(단계 S2)
도 2b에 나타내는 바와 같이, 성장 기판(61) 상에 언도프층(38)을 형성한다. 언도프층(38)은 저온 버퍼층 및 하지층을 포함한다. 언도프층(38)은, 예를 들면 이하의 순서에 따라 형성된다.
우선, MOCVD 장치의 노내 압력을 소정의 압력(예를 들면 100kPa), 노내 온도를 소정 온도(예를 들면 480℃)로 설정한 상태에서, 처리로내에 캐리어 가스로서 소정의 유량의 질소 가스 및 수소 가스를 흐르게 하면서, 원료 가스로서 소정의 유량의 트리메틸갈륨(TMG) 및 암모니아를 처리로내에 공급한다. 이로 인해, 성장 기판(61)의 표면에 GaN으로 이루어지는 저온 버퍼층이 형성된다. 이어서, MOCVD 장치의 노내 온도를 승온하고(예를 들면 1150℃), 같은 캐리어 가스 및 원료 가스를 소정의 유량으로 공급한다. 이로 인해, 저온 버퍼층의 표면에 GaN으로 이루어지는 하지층이 형성된다.
(단계 S3)
이어서, 도 2c에 나타내는 바와 같이, 언도프층(38)의 상면에 제3 반도체층(33)을 형성한다. 구체적인 형성 방법의 일례는, 계속해서 노내 온도를 소정의 온도(예를 들면 1150℃)로 한 상태에서, 같은 캐리어 가스를 흐르게 하면서, 원료 가스로서 소정의 유량의 TMG, 트리메틸알루미늄(TMA), 암모니아 및 n형화하기 위한 테트라에틸실란을 처리로내에 공급하는 것이다. 이로 인해, 예를 들면 Al 조성 7%의 AlGaN으로 이루어지고, 두께가 1㎛인 제3 반도체층(33)이 언도프층(38)의 상층에 형성된다.
또한, n형 도펀트로서는, Si 이외에 Ge, S, Se, Sn 또는 Te를 이용할 수도 있고, 도펀트에 따른 원료 가스가 공급되는 것으로 해도 된다. 이하에 있어서도 마찬가지이다.
이 단계 S3이 공정 (b)에 대응한다.
(단계 S4)
이어서, 도 2d에 나타내는 바와 같이, 제3 반도체층(33)의 상면에 초격자층(40)을 형성한다. 구체적인 형성 방법의 일례는, 계속해서 노내 온도를 소정의 온도(예를 들면 1150℃)로 한 상태에서, 같은 캐리어 가스를 흐르게 하면서, 원료 가스로서 소정의 유량의 TMG, TMA, 암모니아 및 n형화하기 위한 테트라에틸실란을 처리로내에 공급하는 단계와, 원료 가스로서 소정의 유량의 TMA 및 암모니아를 처리로내에 공급하는 단계를 반복하는 것이다. 이로 인해, 도 1b를 참조하여 상술한 바와 같이, n형 AlGaN으로 이루어지는 제4 반도체층(34)과, 언도프의 AlN으로 이루어지는 제5 반도체층(35)이 복수 주기 적층되어 이루어지는 초격자층(40)이 형성된다.
일례로서는, 제4 반도체층(34)을, Al 조성 7%, 막두께 10㎚의 n형 AlGaN으로 구성하고, 제5 반도체층(35)을, 막두께 1.5㎚의 언도프 AlN으로 구성할 수 있다.
이 단계 S4가, 공정 (c)에 대응한다.
(단계 S5)
이어서, 도 2e에 나타내는 바와 같이, 초격자층(40)의 상면에 제1 반도체층(31)을 형성한다. 구체적인 형성 방법의 일례는, 계속해서 노내 온도를 소정의 온도(예를 들면 1150℃)로 한 상태에서, 같은 캐리어 가스를 흐르게 하면서, 원료 가스로서 소정의 유량의 TMG, TMA, 암모니아 및 n형화하기 위한 테트라에틸실란을 처리로내에 공급하는 것이다. 이로 인해, 예를 들면 Al 조성 7%의 AlGaN으로 이루어지고, 두께가 1.5㎛인 제1 반도체층(31)이 초격자층(40) 상층에 형성된다.
또한, 이 n형 AlGaN의 상면에 박막의 n형 GaN을 형성해도 된다. 이 경우는, AlGaN과 박막인 GaN의 적층 구조에 의해 제1 반도체층(31)이 형성되게 된다.
본 단계 S5가 공정 (d)에 대응한다.
(단계 S6)
이어서, 도 2e에 나타내는 바와 같이, 제1 반도체층(31)의 상층에 활성층(30)을 형성한다. 구체적인 형성 방법의 일례는, MOCVD 장치의 노내 온도를 소정의 온도(예를 들면 830℃)로 한 상태에서, 같은 캐리어 가스를 흐르게 하면서, 원료 가스로서 소정의 유량의 TMG, 트리메틸인듐(TMI) 및 암모니아를 처리로내에 공급하는 단계와, 소정의 유량의 TMG, TMA, 테트라에틸실란 및 암모니아를 처리로내에 공급하는 단계를 반복하는 것이다. 이로 인해, InGaN으로 이루어지는 발광층 및 n형 AlGaN으로 이루어지는 장벽층이 다주기 반복된 구조를 갖는 활성층(30)이, 제1 반도체층(31)의 상층에 형성된다.
또한, 활성층(30)을 구성함에 있어서는, 발광층 및 장벽층을 구성하는 각각의 재료에 따라, 원료 가스의 종류 또는 유량이 적절히 변경되는 것으로 해도 된다.
본 단계 S6이 공정 (e)에 대응한다.
(단계 S7)
이어서, 도 2e에 나타내는 바와 같이, 활성층(30)의 상층에 제2 반도체층(32)을 형성한다. 구체적인 형성 방법의 일례는 이하의 순서에 따른다. 우선, MOCVD 장치의 처리로내에, 같은 캐리어 가스를 흐르게 하면서, 노내 온도를 승온 한다(예를 들면 1025℃까지). 그 후, 원료 가스로서 소정의 유량의 TMG, TMA, 암모니아 및 p형 불순물을 도프하기 위한 비스시클로펜타디에닐마그네슘(Cp2Mg)을 처리로내에 공급한다. 이로 인해, p형 AlGaN으로 이루어지는 제2 반도체층(32)이 활성층(30)의 상면에 형성된다. 또한, p형 도펀트로서는, Mg 이외에 Be, Zn, 또는 C 등을 이용할 수도 있다.
이 단계 S7이, 공정 (f)에 대응한다.
(단계 S8)
이어서, 단계 S7까지에서 얻어진 웨이퍼에 대해서 활성화 처리를 행한다. 보다 구체적으로는, RTA(Rapid Thermal Anneal: 급속 가열) 장치를 이용하여, 질소 분위기하에서 소정의 온도(예를 들면 650℃)에서 활성화 처리를 행한다.
(단계 S9)
이어서, 도 2f에 나타내는 바와 같이, 제2 반도체층(32)의 상면의 소정 개소에 절연층(19)을 형성한다. 구체적으로는, 스퍼터링 장치에 의해서, Al2O3를 소정의 막두께 성막함으로써, 절연층(19)을 형성할 수 있다. 또한, 성막하는 재료는 절연성 재료이면 되고, 예를 들면 SiN, SiO2여도 된다. 이 절연층(19)은, 나중의 단계 S15에 있어서의 소자 분리 공정시, 에칭 스토퍼층으로서 기능한다.
(단계 S10)
이어서, 도 2g에 나타내는 바와 같이, 제2 반도체층(32)의 상면의 다른 소정 개소에 반사 전극(21)을 형성한다. 구체적으로는, 예를 들면 스퍼터링 장치에 의해서, Ni/Ag를 소정의 막두께만큼 성막함으로써 반사 전극(21)이 형성된다. 또한, 반사 전극(21)의 재료로서는, 활성층(30)으로부터의 사출광에 대한 반사율이 높고, 또한 도전성을 나타내는 재료이면 되고, 예를 들면 APC(Ag-Pd-Cu 합금) 등을 이용해도 된다.
이 반사 전극(21)을 형성 후, RTA 장치를 이용하여 드라이 에어 분위기 중에서 콘택트 어닐링을 행하는 것으로 해도 된다.
(단계 S11)
이어서, 도 2h에 나타내는 바와 같이, 절연층(19) 및 반사 전극(21)의 상면에, 보호층(17) 및 땜납층(15)을 순서대로 형성한다. 구체적인 일례로서는, 절연층(19) 및 반사 전극(21)의 상면에, 전자선 증착 장치에 의해서 Ti/Pt의 다층 구조로 이루어지는 보호층(17)을 소정의 막두께로 형성한다. 그 후, 보호층(17)의 상면에, 전자선 증착 장치에 의해 Au-Sn 땜납으로 이루어지는 땜납층(15)을 소정의 막두께로 형성한다. 또한, 보호층(17)은, 땜납층(15)의 재료가 확산됨으로써 반사 전극(19)에서의 반사율이 저하하는 것을 막는 목적으로 설치되는 것이지만, 꼭 설치하지않아도 된다.
단계 S10 및 S11를 거쳐 제2 반도체층(32)의 상층에 도전층(15, 17, 21)이 형성된다. 이들 단계가 공정 (g)에 대응한다.
(단계 S12)
또한, 성장 기판(61)과는 다른 기판(지지 기판(11))의 상면에, 보호층(14), 및 땜납층(15)을 순서대로 형성한다. 그 후, 도 2i에 나타내는 바와 같이, 단계 S11까지에서 형성된 웨이퍼에 대해서, 보호층(14) 및 땜납층(15)이 상면에 형성된 지지 기판(11)을, 성장 기판(61)과는 반대측의 면으로부터 부착한다. 기판(11)은, 예를 들면 CuW, W, Mo 등의 도전성 기판, Si 등의 반도체 기판, 또는 절연성 기판 상에 배선 패턴이 실시된 것 등으로 구성된다. 구체적으로는, 부착 장치에 의해, 소정의 온도, 소정의 압력하에서 가압함으로써, 성장 기판(61)과 지지 기판(11)이 부착된다. 또한, 보호층(14)은, 땜납층(15)이 지지 기판(11)측으로 확산되는 것을 방지하는 목적으로 설치되는 것이지만, 꼭 설치하지 않아도 된다.
(단계 S13)
이어서, 도 2j에 나타내는 바와 같이, 웨이퍼에 대해서 성장 기판(61)측으로부터 레이저광을 조사한다. 여기에서는, 성장 기판(61)을 구성하는 재료(여기에서는 사파이어)를 투과하고, 언도프층(38)을 구성하는 재료(여기에서는 GaN)에 흡수되는 파장의 레이저광이 이용되고, 일례로서 KrF 엑시머 레이저광으로 할 수 있다. 이러한 레이저광이 조사됨으로써, 언도프층(38)에 있어서 상기 레이저광이 흡수되어 고온화되고, 언도프층(38)의 구성 재료(여기에서는 GaN)가 분해된다. 이로 인해서 성장 기판(61)이 박리된다. 이 공정은, 레이저 리프트 오프(LLO) 장치를 이용하여 행해질 수 있다.
(단계 S14)
이어서, 웨이퍼 상에 잔존하고 있는 언도프층(38)을, 염산 등을 이용한 웨트 에칭, 또는 ICP 장치를 이용한 드라이 에칭에 의해 제거하고, 도 2k에 나타내는 바와 같이 제3 반도체층(33)을 노출시킨다.
단계 S12~S14가 공정 (h)에 대응한다.
(단계 S15)
이어서, 도 2l에 나타내는 바와 같이, 인접하는 소자들을 분리한다. 구체적으로는, 인접 소자와의 경계 영역에 대해, ICP 장치를 이용하여 절연층(19)의 상면이 노출될 때까지 질화물 반도체층(20)을 에칭(메사에칭)한다. 절연층(19)은 에칭 스토퍼로서의 기능을 한다. 이 공정에 의해, 인접하는 소자들이 분리된다.
(단계 S16)
이어서, 도 2m에 나타내는 바와 같이, 노출되어 있는 제3 반도체층(33)의 표면에 요철부(36)를 형성한다. 구체적으로는, 웨이퍼를 KOH 등의 알칼리 용액에 담금으로써 요철부(36)를 형성할 수 있다. 본 단계 S16이 공정 (i)에 대응한다.
여기서, 「발명을 해결하고자 하는 과제」의 항에서 상술한 바와 같이, 웨트 에칭은 미세한 에칭 깊이의 제어를 행할 수 없기 때문에, 장소에 따라 에칭 깊이가 다른 현상이 생기는 경우가 있다. 즉, 장소에 따라서는, 예를 들면 제3 반도체층(33)을 완전히 에칭해 버리고, 그 하층인 초격자층(40)의 면이 노출되는 경우가 상정된다(영역 37).
여기서, 상술한 바와 같이, 초격자층(40)은, Al 조성이 높은 제5 반도체층(35)을 갖는 구성이다. Al 조성이 높은 질화물 반도체층은, 전기적으로 불활성이 되기 쉽기 때문에, 화학적인 에칭인 웨트 에칭에 있어서는, 제3 반도체층(33)과 비교하여 에칭 속도가 저하된다. 또한, 본 실시 형태에서는, 단계 S16의 실행 전에 있어서, 이러한 Al 조성이 높은 제5 반도체층(35)을 복수층 구비한 초격자층(40)이 제3 반도체층(33)의 하층에 형성되어 있다. 이것은, 제3 반도체층(33)의 하층에, 실질적으로 후막의 제5 반도체층(35)이 형성되어 있게 된다.
이 결과, 만일 임의의 영역에서 다른 영역과 비교하여 에칭이 크게 진행했다고 해도, 초격자층(40)에 구비된 제5 반도체층(35)이 에칭 스토퍼층으로서 기능하기 때문에, 초격자층(40)보다 더 하층에 형성된 제1 반도체층(31)이 에칭됨으로써 막두께가 저하된다는 사태가 회피된다. 즉, 광취출면을 구성하는 제3 반도체층(33)의 면 상에 요철부(36)를 형성하면서도, 활성층(30)에 인접하는 제1 반도체층(31)의 두께를 충분히 확보할 수 있다. 따라서, 반도체 발광소자(1)의 구동시에 국소적으로 전류가 집중한다는 사태는 회피된다.
(그 후의 단계)
이어서, 도 2n에 나타내는 바와 같이, 제3 반도체층(33)의 상면에 전극(50)을 형성한다. 구체적으로는, 전자선 증착 장치에 의해서 예를 들면 Ni/Al/Ni/Ti/Au로 이루어지는 전극(50)을 제3 반도체층(33)의 상면에 형성한다. 전극(50)으로서는, Cr/Au 등, 여러 가지의 재료를 이용할 수 있다.
그 후, 기판(11)을 예를 들면 레이저 스크라이브 장치를 이용하여 소자마다 분할한다. 이로 인해, 도 1a에 나타내어지는 반도체 발광소자(1)를 얻을 수 있다. 또한, 그 후에, 기판(11)의 이면을 예를 들면 Ag 페이스트로 패키지와 접합하고, 전극(50)에 대해서 와이어 본딩을 행하는 공정을 포함해도 된다.
［실시예］
이하, 실시예를 참조하여 반도체 발광소자(1)의 성능을 평가한다.
＜검증 1＞
우선, 제1 검증에 대해 설명한다.
(실시예 1)
상기 단계 S1~S16을 거쳐 제조된 반도체 발광소자(1)를 실시예 1로 했다. 실시예 1에 있어서, 제3 반도체층(33)은, 두께가 1㎛, Al 조성 7%의 AlGaN으로 구성되어 있다. 또, 초격자층(40)은, Al 조성 7%, 막두께 10㎚의 n형 AlGaN과 막두께 1.5㎚의 언도프 AlN의 적층체가 30주기 반복되어 구성되어 있다. 또, 제1 반도체층(31)은, 두께가 1.5㎛, Al 조성 7%의 AlGaN으로 구성되어 있다.
(비교예 1)
제3 반도체층(33) 및 초격자층(40)을 구비하지 않는 이외는, 실시예 1과 공통의 조건으로 제작된 소자를 비교예 1로 했다.
(검증 방법)
실시예 1과 동일 조건으로 제작된 소자 50개, 및 비교예 1과 동일 조건으로 제작된 소자 50개에 대해, 각각 500mA의 전류를 1000시간 연속으로 공급한 후에 있어서의 조도를 측정하고, 초기시의 조도에 대한 비율(조도 유지율)을 산정했다.
(결과 분석)
실시예 1에서는, 소자 50개의 평균 조도 유지율이 96%이며, 1000시간 경과 후에 있어서의 부점등 소자는 존재하지 않았다. 한편, 비교예 1에서는, 소자 50개의 평균 조도 유지율이 95%이며, 1000시간 경과 후에 있어서의 부점등 소자는 2개였다. 또한, 이 부점등 소자를 조사한 바, 단락이 발생한 것이 확인되었다.
이 결과에 기초하여, 조도 유지율에 대해서는 실시예 1과 비교예 1에서 큰 차이를 볼 수 없는 반면, 비교예 1에서는 1000시간 경과 시점에 있어서 4%의 소자가 부점등으로 되어 있다. LED는 램프 등에 비해 장수명인 것을 우위성으로서 들 수 있는 바, 4%의 부점등률을 나타내고 있는 비교예 1의 소자는, 특성이 좋지 않다는 것이 결론지어졌다.
이 이유에 대해서는, 비교예 1의 소자에서는, 웨트 에칭시에 있어서 제1 반도체층(31)이 지나치게 에칭된 영역이 존재한 결과, 제1 반도체층(31)의 두께가 국소적으로 얇아지고, 이 개소에서 전류가 집중함으로써 PN 접합의 파괴 등이 생겼을 가능성을 생각할 수 있다.
실시예 1의 소자에서는, 제1 반도체층(31)의 상층에 초격자층(40)을 개재하여 제3 반도체층(33)이 형성되어 있기 때문에, 초격자층(40)이 에칭 스토퍼층으로서 기능한 결과, 초격자층(40)보다 하층에 위치하는 제1 반도체층(31)이 에칭되지 않았다고 생각할 수 있다. 즉, 실시예 1의 소자에서는, 영역 전체에 걸쳐, 제1 반도체층(31)에 대해서 충분한 막두께가 확보됨으로써, 국소적으로 전류가 집중한다하는 현상이 억제된 것이라고 추측된다.
그러나, 비교예 1의 소자에 있어서도, 제1 반도체층(31)을 충분히 후막화함으로써, 국소적으로 얇은 막두께의 개소를 출현시키지 않게 할 수 있다고도 생각된다. 그러나, 질화물 반도체층에 있어서는, 후막화하면 격자 부정합 등에 기인하여 크랙이 발생한다는 문제를 갖고 있기 때문에, 후막화하는 데도 한계가 있다. 실시예 1에서는, 제1 반도체층(31)의 상층에, 초격자층(40)을 개재하여 제3 반도체층(33)을 형성함으로써, 만일 제3 반도체층(33)이 완전히 에칭되는 개소가 생겨도, 그것보다 하층에 형성된 제1 반도체층(31)에 대해서는 에칭을 진행시키지 않는 수단을 강구할 수 있게 되어 있다.
＜검증 2＞
이어서, 제2 검증에 대해 설명한다.
초격자층(40)의 구성을 여러 가지 변경하여, 상기 검증 1과 같은 검증을 행했다.
(실시예 2)
실시예 2의 소자에 있어서, 초격자층(40)은, Al 조성 7%, 막두께 10㎚의 n형 AlGaN과 막두께 1㎚의 언도프 AlN의 적층체가 20주기 반복되어 구성되어 있다. 또한, 초격자층(40)의 상층에 형성된 제3 반도체층(33)은, Al 조성 7%, 막두께 0.5㎛의 n형 AlGaN으로 구성되어 있다.
(실시예 3)
실시예 3의 소자에 있어서, 초격자층(40)은, Al 조성 7%, 막두께 10㎚의 n형 AlGaN과 막두께 1㎚의 n형 AlN의 적층체가 20주기 반복되어 구성되어 있다. 이 외는 실시예 2와 공통된다.
(실시예 4)
실시예 4의 소자에 있어서, 초격자층(40)은, Al 조성 7%, 막두께 10㎚의 n형 AlGaN과 막두께 3㎚의 언도프 AlN의 적층체가 20주기 반복되어 구성되어 있다. 이 외는 실시예 2와 공통된다.
(실시예 5)
실시예 5의 소자에 있어서, 초격자층(40)은, Al 조성 7%, 막두께 10㎚의 n형 AlGaN과 막두께 3㎚의 n형 AlN의 적층체가 20주기 반복되어 구성되어 있다. 이 외는 실시예 2와 공통된다.
(비교예 2)
비교예 2의 소자에 있어서, 제1 반도체층(31)의 상층에, Al 조성 7%, 막두께 200㎚의 n형 AlGaN을 형성하고, 그 상층에, Al 조성 7%, 막두께 0.5㎛의 n형 AlGaN으로 이루어지는 제3 반도체층(33)을 형성했다. 즉, 비교예 2의 소자는 실시예 2의 소자와 비교하여 초격자층(40)을 구비하지 않고, 이 초격자층(40) 대신에 단층의 n형 AlGaN을 구비하고 있는 점이 다르다.
(비교예 3)
비교예 3의 소자에 있어서, 초격자층(40)은, Al 조성 7%, 막두께 10㎚의 n형 AlGaN과 막두께 10㎚의 언도프 AlN의 적층체가 20주기 반복되어 구성되어 있다. 이 외는 실시예 2와 공통된다.
(비교예 4)
비교예 4의 소자에 있어서, 초격자층(40)은, Al 조성 7%, 막두께 10㎚의 n형 AlGaN과 막두께 10㎚의 n형 AlN의 적층체가 20주기 반복되어 구성되어 있다. 이 외는 실시예 2와 공통된다.
(검증 방법)
검증 방법은 제1의 검증과 같다.
(검증 분석)
이 검증 결과를 도 3의 표에 나타낸다. 도 3에 있어서, 실시예 2와 3을 비교하면, 초격자층(40)을 구성하는 층 중, Al 조성이 높은 층(제5 반도체층(35))에 대해서는, 언도프로 형성한 쪽이, 장시간의 연속 구동 후에 있어서의 부점등수를 적게 할 수 있다는 것을 알 수 있다. 실시예 4와 5를 비교해도 같은 결과가 나타내어져 있다.
또한, 실시예 3과 비교예 2를 비교하면, 제5 반도체층(35)이 n형 반도체층으로 구성되어 있는 경우라도, 초격자층(40)을 구비하는 쪽이 장시간의 연속 구동 후에 있어서의 부점등수를 줄일 수 있는 것을 알 수 있다.
실시예 2와 비교예 2의 대비 결과는, 검증 1과 같이 분석할 수 있다. 즉, 실시예 2에 의하면, 전기적으로 불활성인 제5 반도체층(35)을 포함하는 초격자층(40)을 구비함으로써, 이 초격자층(40)이 에칭 스토퍼층으로서 기능한 결과, 영역 전체에 걸쳐, 제1 반도체층(31)에 대해서 충분한 막두께가 확보되고, 국소적으로 전류가 집중한다는 현상이 억제된 것이라고 추측된다.
그러나, 실시예 2와 실시예 3을 대비하면, 실시예 3에서는 50개의 소자 중 1개가 부점등을 나타냈다. 이것은, 제5 반도체층(35)을 n형으로 구성함으로써, 전기적으로 조금 활성화된 결과, 실시예 2와 비교하면, 에칭 스토퍼층으로서의 기능이 저하함에 따른 것이라고 생각할 수 있다. 그러나, 실시예 3은, 비교예 2나 비교예 3과 대비하면, 부점등수는 적기 때문에, 제5 반도체층(35)을 포함하는 초격자층(40)을 구비한 효과는 어느 정도 발현되어 있는 것이라고 생각된다.
또한, 실시예 2와 실시예 3을 대비하면, 500mA의 전류 주입시에 있어서의 동작 전압은 같았다. 반도체층에 대해서 불순물을 주입하면 저항이 저하하는 한편, 불순물을 주입하지 않으면 저항이 상승하기 때문에, 불순물의 유무에 의해 동작 전압은 변화할 것으로도 생각된다. 그러나, 본 검증과 같이, 대상으로 하고 있는 반도체층(여기에서는 제5 반도체층(35))은 매우 얇은 막두께로 구성되어 있기 때문에, 불순물의 유무에 따라 저항값이 좌우되지 않고, 이 결과, 실시예 2와 실시예 3에서는 동작 전압에 차이가 생기지 않은 것으로 생각된다.
또한, 비교예 3 및 비교예 4에 있어서는, 크랙이 발생했기 때문에, 500mA의 전류 주입시에 있어서의 동작 전압, 광출력 등에 대한 평가를 할 수 없었다. 이것은, Al 조성이 높은 제5 반도체층(35)을 AlN으로 구성한 경우에는, 적어도 10㎚ 이상 단막으로 성막하면 임계 막두께를 넘어 크랙이 발생하는 것을 시사하는 것이다. 이로부터, 특히 제5 반도체층(35)을 AlN으로 구성하는 경우에 있어서는, 10㎚ 미만의 막두께로 성막하는 것이 바람직한 것을 알 수 있다. 또, 실시예 1~5와 같이, 다주기의 구조로 함으로써, 크랙을 발생시키지 않고, 실질적으로 제5 반도체층(35)을 후막화하는 것이 가능하다.
［다른 실시 형태］
이하, 다른 실시 형태에 대해 설명한다.
〈1〉상기의 실시 형태에서는, 성장 기판(61)의 상층에, 언도프층(38)을 개재하여, 제3 반도체층(33)을 형성하고, 다음에 초격자층(40)을 형성하고, 다음에 제1 반도체층(31)을 형성하고, 다음에 활성층(30)을 형성하고, 다음에 제2 반도체층(32)을 형성함으로써, 질화물 반도체층(20)을 형성했다. 그러나, 웨트 에칭 공정(단계 S16)의 직전 단계에서, 최상층에 제3 반도체층(33)이 형성되고, 그 하층에 초격자층(40)이 형성되고, 그 하층에 제1 반도체층(31)이 형성되고, 그 하층에 활성층(30)이 형성되고, 그 하층에 제2 반도체층(32)이 형성되어 있으면, 제조 방법의 공정순서는, 상기의 방법으로 한정되지 않는다.
〈2〉반도체 발광소자(1)는, 소자 분리시의 에칭 스토퍼층(19), 또는 땜납 확산 방지를 위한 보호층(14, 17)에 대해서는, 꼭 구비하지 않아도 된다.
〈3〉상기의 실시 형태에서는, 광취출면측에 형성되는 반도체층(제3 반도체층(33), 제1 반도체층(31))을 n형으로 하고, 반대측(반사 전극(21)측)에 형성되는 반도체층(제2 반도체층(32))을 p형으로서 설명했지만, n형과 p형을 반전시켜도 된다.
〈4〉실시예 1~5에 있어서, 제5 반도체층(35)을 AlN으로 구성했지만, 상기의 분석에 기초하면, 높은 Al 조성의 AlGaN이나 AlInGaN으로 구성해도 같은 효과를 얻을 수 있는 것을 알 수 있다. 또한, 제5 반도체층(35)의 Al 조성은 70% 이상인 것이 바람직하고, 90% 이상인 것이 보다 바람직하다.
〈5〉상술한 반도체 발광소자(1)는, 광취출 효율을 높이는 관점에서 반사 전극(21)을 구비하고 있었지만, 반사 기능을 갖지 않는 재료로 구성된 전극을 구비하는 구성이어도 된다.
1: 반도체 발광소자 11: 기판(지지 기판)
14: 보호층 15: 땜납층
16: 도전층 17: 보호층
19: 절연층 20: 질화물 반도체층
21: 반사 전극 30: 활성층
31: 제1 반도체층 32: 제2 반도체층
33: 제3 반도체층 34: 제4 반도체층
35: 제5 반도체층 36: 요철부
37: 초격자층이 노출되어 있는 영역
38: 언도프층 40: 초격자층
50: 전극 61: 성장 기판

Claims (11)

  1. 기판 상에 형성된 질화물 반도체층을 가지고 이루어지는 반도체 발광소자로서,
    상기 질화물 반도체층은,
    n형 또는 p형의 제1 반도체층과,
    상기 제1 반도체층과는 도전형이 다른 제2 반도체층과,
    상기 제1 반도체층과 상기 제2 반도체층의 사이에 배치된 활성층과,
    상기 제1 반도체층의 상층에 형성된 초격자층과,
    상기 초격자층의 상층에 형성되고, 상기 제1 반도체층과 같은 도전형이며, 상기 초격자층이 접하는 면과는 반대측의 면 상에 요철부를 갖는 제3 반도체층을 가지며,
    상기 초격자층은, Al을 포함하는 질화물 반도체로 이루어지는 제4 반도체층과, 상기 제4 반도체층보다 Al 조성이 높은 질화물 반도체로 이루어지는 제5 반도체층을 갖는 것을 특징으로 하는 반도체 발광소자.
  2. 청구항 1에 있어서,
    취출되는 광의 주된 파장이 410㎚ 이하인 것을 특징으로 하는 반도체 발광소자.
  3. 청구항 2에 있어서,
    상기 제5 반도체층은, Al 조성이 70% 이상인 것을 특징으로 하는 반도체 발광소자.
  4. 청구항 3에 있어서,
    상기 제5 반도체층은, AlN으로 이루어지며, 두께가 3㎚ 이하인 것을 특징으로 하는 반도체 발광소자.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 제5 반도체층은, Si 도프량이 1×1018/㎤ 이하인 것을 특징으로 하는 반도체 발광소자.
  6. n형 또는 p형의 질화물 반도체로 이루어지는 제1 반도체층을 형성하는 공정과,
    질화물 반도체로 이루어지는 활성층을 형성하는 공정과,
    상기 제1 반도체층과는 도전형이 다른 질화물 반도체로 이루어지는 제2 반도체층을 형성하는 공정과,
    질화물 반도체로 이루어지는 초격자층을 형성하는 공정과,
    상기 초격자층의 상면에, 상기 제1 반도체층과 같은 도전형의 질화물 반도체로 이루어지는 제3 반도체층을 형성하는 공정과,
    상기 제3 반도체층에 대해서 웨트 에칭을 행하여, 상기 초격자층과는 반대측의 면 상에 요철부를 형성하는 공정을 가지며,
    상기 초격자층은, Al을 포함하는 질화물 반도체로 이루어지는 제4 반도체층과, 상기 제4 반도체층보다 Al 조성이 높은 질화물 반도체로 이루어지는 제5 반도체층을 가지며,
    임의의 개소에서 상기 초격자층이 노출된 후에 상기 웨트 에칭이 정지되는 것을 특징으로 하는 반도체 발광소자의 제조 방법.
  7. 청구항 6에 있어서,
    성장 기판을 준비하는 공정 (a)와,
    상기 성장 기판의 상층에, 상기 제3 반도체층을 형성하는 공정 (b)와,
    상기 제3 반도체층의 상층에, 상기 초격자층을 형성하는 공정 (c)와,
    상기 초격자층의 상층에, 상기 제1 반도체층을 형성하는 공정 (d)와,
    상기 제1 반도체층의 상층에, 상기 활성층을 형성하는 공정 (e)와,
    상기 활성층의 상층에, 상기 제2 반도체층을 형성하는 공정 (f)와,
    상기 제2 반도체층의 상층에 도전층을 형성하는 공정 (g)와,
    상기 도전층의 상층에 지지 기판을 부착한 후에, 상기 성장 기판을 박리하여 상기 제3 반도체층을 노출시키는 공정 (h)와,
    상기 제3 반도체층에 대해서 웨트 에칭을 행하여, 상기 초격자층과는 반대측의 면 상에 요철부를 형성하는 공정 (i)를 갖는 것을 특징으로 하는 반도체 발광소자의 제조 방법.
  8. 청구항 6 또는 청구항 7에 있어서,
    상기 활성층은, 주된 발광 파장이 410㎚ 이하를 나타내는 재료로 구성되고,
    상기 제1 반도체층, 상기 초격자층, 및 상기 제3 반도체층은, 상기 활성층으로부터 발생되는 광을 투과하는 재료로 구성되어 있는 것을 특징으로 하는 반도체 발광소자의 제조 방법.
  9. 청구항 8에 있어서,
    상기 제5 반도체층은, Al 조성이 70% 이상인 것을 특징으로 하는 반도체 발광소자의 제조 방법.
  10. 청구항 9에 있어서,
    상기 제5 반도체층은, AlN으로 이루어지며, 두께가 3㎚ 이하인 것을 특징으로 하는 반도체 발광소자의 제조 방법.
  11. 청구항 9 또는 청구항 10에 있어서,
    상기 제5 반도체층은, 도펀트의 원료 가스를 공급하지 않고 형성되는 것을 특징으로 하는 반도체 발광소자의 제조 방법.
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