KR20160116484A - 인쇄회로기판 - Google Patents

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Abstract

본 발명은 인쇄회로기판에 관한 것으로, 반도체 칩이 매립되는 매립 기판; 및 상기 매립 기판의 일면에 배치되며, 상기 반도체 칩과 연결되는 제1 소자가 배치되는 제1 캐비티를 포함하는 캐비티 기판;을 포함한다.

Description

인쇄회로기판{PRINTED CIRCUIT BOARD}
본 발명의 실시예는 인쇄회로기판에 관한 것이다.
인쇄회로기판은 여러 종류의 소자를 평판 위에 밀집 탑재시키기 위하여 각 소자의 장착 위치를 확정하고 소자를 연결하는 회로패턴을 평판 표면에 인쇄하여 고정하는 구조로 구성하거나, 인쇄회로기판의 내부에 소자가 매립되는 형태의 임베디드(embedded) 구조로 구성된다.
최근에는 전자 부품의 소형화 및 다기능을 실현하기 위하여, 인쇄회로기판을 고밀도 집적화가 가능한 다층의 구조로 사용되고 있다.
그러나, 종래에는 인쇄회로기판 상에 이미지 또는 광 센서 등의 소자의 실장을 위한 캐비티(cavity)의 형성 시에, 소자의 고정을 위한 레진이 실장 패드 상에 도포되어 소자의 실장 시의 신뢰성에 문제가 발생하였다.
또한, 인쇄회로기판의 적층시에 압력의 불균일로 인하여 불량이 발생하였으며, 그 두께로 인하여 소자 및 각 층의 적층 조건의 최적화 기술이 필요한 실정이다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 반도체 칩이 매립된 매립 기판 상에 소자를 실장하는 구조를 통해, 두께를 보다 감소시키고 소자 및 각 층의 적층의 최적화가 이루어진 매립(embedded) 및 캐비티(cavity) 복합 구조의 인쇄회로기판을 제공하고자 한다.
또한, 본 발명은 캐비티(cavity)가 형성된 인쇄회로기판을 통해 종래의 인쇄회로기판의 EMC 몰드를 대체하여, 원가를 절감하고자 한다.
전술한 문제를 해결하기 위한 본 실시예에 따른 인쇄회로기판은 반도체 칩이 매립되는 매립 기판; 및 상기 매립 기판의 일면에 배치되며, 상기 반도체 칩과 연결되는 제1 소자가 배치되는 제1 캐비티를 포함하는 캐비티 기판;을 포함한다.
본 발명의 다른 일실시예에 따르면, 상기 제1 소자의 단자와 상기 반도체 칩의 단자는, 와이어 배선에 의해 접속될 수 있다.
본 발명의 다른 일실시예에 따르면 상기 제1 소자의 단자는 상기 반도체 칩의 단자와 직접 접속될 수 있다.
본 발명의 다른 일실시예에 따르면 상기 캐비티 기판은 상기 제2 소자가 배치되는 제2 캐비티를 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면 상기 제1 소자와 상기 제2 소자를 분리하는 격벽부;을 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면 상기 제1 소자는 광 다이오드(Photo Diode)이고, 상기 제2 소자는 LED(Light Emitting Diode)일 수 있다.
본 발명의 실시예에 따르면 반도체 칩이 매립된 매립 기판 상에 소자를 실장하는 구조를 통해, 두께를 보다 감소시키고 소자 및 각 층의 적층의 최적화가 이루어진 매립(embedded) 및 캐비티(cavity) 복합 구조의 인쇄회로기판을 제공할 수 있다.
또한, 본 발명은 캐비티(cavity)가 형성된 인쇄회로기판을 통해 종래의 인쇄회로기판의 EMC 몰드를 대체하여, 원가를 절감할 수 있다.
도 1 내지 도 14는 본 발명의 일실시예에 따른 인쇄회로기판 및 그 제조 방법을 설명하기 위한 도면이다.
도 15는 본 발명의 다른 일실시예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
도 16은 본 발명의 다른 일실시예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
도 17은 본 발명의 다른 일실시예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1 내지 도 14는 본 발명의 일실시예에 따른 인쇄회로기판 및 그 제조 방법을 설명하기 위한 도면이다.
도 1 내지 도 14를 참조하여 본 발명의 일실시예에 따른 인쇄회로기판 및 그 제조 방법을 설명하기로 한다.
도 1에 도시된 바와 같이 캐리어 기판(100)의 양면에는 동박층(101)이 형성되고, 도 2에 도시된 바와 같이 상기 캐리어 기판(100)의 일면에 접착 필름층(102)을 부착한다.
이때, 상기 접착 필름층(102)은 비전도성 폴리머 재료로 형성될 수 있다.
이후, 도 3에 도시된 바와 같이 상기 접착 필름층(102) 상에 반도체 칩(120)을 배치하고, 도 4에 도시된 바와 같이 그 상부에 매립 기판(110)을 적층한다.
이때, 상기 접착 필름층(102) 상에 반도체 칩(120)의 배치 시에는 히트 블록(Heat Block: 105)을 통해 열을 가할 수 있다.
이후에 도 5에 도시된 바와 같이 상기 캐리어 기판(100)을 분리하면, 접착 필름층(102) 상에 동박층(101)이 남는다.
이후, 도 6에 도시된 바와 같이 상기 매립 기판(110)에 반도체 칩(120)의 단자(121)를 노출하는 비아홀(122)과 관통홀(103)을 형성하며, 상기 비아홀(122)과 관통홀(103)의 형성 시에는 레이저 및 CNC 드릴(drill) 작업을 실시할 수 있다.
이후에는 도 7에 도시된 바와 같이 구리 도금(101)을 실시하여, 반도체 칩(120)의 단자(121)와 연결되는 비아(123)와 관통홀(103) 내에 도전부(104)를 형성할 수 있다.
또한, 도 8에 도시된 바와 같이 구리 도금(101)을 패터닝하여 회로 패턴(106)을 형성할 수 있다.
이후에는 도 9에 도시된 바와 같이 보호층(107)을 형성하고, 도 10에 도시된 바와 같이 상기 비아(123)와 회로 패턴(106) 상에 표면처리를 실시하여 표면 처리층(125)을 형성한다.
이후, 도 11에 도시된 바와 같이 캐비티 기판(150)을 적층한다.
상기 캐비티 기판(150)에는 소자를 배치하기 위한 제1 캐비티(155)와 제2 캐비티(156)가 형성되며, 상기 제1 캐비티(155)와 제2 캐비티(156)는 격벽부(151)에 의하여 분리될 수 있다.
보다 상세하게 설명하면, 종래 기술에서의 격벽이 별도의 EMC 몰드 등에 의해 형성되는 것과는 달리, 본 발명의 일실시예에 따른 격벽부(151)는 캐비티 기판(150) 상에서 상기 제1 캐비티(155)와 상기 제2 캐비티(156)를 생성함에 따라 형성되는 구조물이다. 즉, 본 발명의 일실시예에 따른 격벽부(151)는 별도의 공정에 의해 생성되는 것이 아니라, 제1 캐비티(155)와 상기 제2 캐비티(156)에 의한 결과물로서 생성되므로, 본 발명의 일실시예에 따르면 별도의 격벽부(151)를 생성하기 위한 공정을 생략하여 인쇄회로기판의 제조 비용을 절감할 수 있다.
이후에는, 도 12에 도시된 바와 같이 제1 캐비티(155)와 제2 캐비티(156) 내에 비전도성 층(158, 159)을 형성한다.
이후, 도 13에 도시된 바와 같이 상기 제1 캐비티(155) 내의 비전도성 층(158) 상에 제1 소자(160)를 배치하고, 상기 제2 캐비티(156) 내의 비전도성 층(159) 상에 제2 소자(161)를 배치하며, 이때 상기 제1 소자(160)는 광 다이오드(Photo Diode)이고, 상기 제2 소자(161)는 LED(Light Emitting Diode) 일 수 있다.
상기 제1 소자(160)의 단자와 반도체 칩(120)의 단자(121)는 와이어 배선(170)과 비아(123)에 의해 접속될 수 있으며, 상기 와이어 배선(170)과 비아(123)는 표면 처리층(125)에 의해 보다 안정적으로 접속될 수 있다.
마찬가지로, 상기 제2 소자(161)의 단자는 와이어 배선(171)에 의해 회로 패턴(106)과 접속될 수 있으며, 상기 와이어 배선(171)과 회로 패턴(106)은 표면 처리층(125)에 의해 보다 안정적으로 접속될 수 있다.
이후, 도 14에 도시된 바와 같이 상기 제1 캐비티(155)를 덮는 제1 몰드(152)와 상기 제2 캐비티(156)를 덮는 제2 몰드(153)를 형성한다.
이후부터는 도 14를 참조하여 본 발명의 일실시예에 따른 인쇄회로기판의 구성을 설명하기로 한다.
도 14에 도시된 바와 같이, 본 발명의 일실시예에 따른 인쇄회로기판은 매립 기판(130) 및 캐비티 기판(150)을 포함한다.
상기 매립 기판(130)에는 반도체 칩(120)이 매립된다.
또한, 캐비티 기판(150)은 상기 매립 기판(130)의 일면에 배치되며, 캐비티 기판(150)에는 제1 캐비티(155)과 형성되어, 상기 제1 캐비티(155) 내에는 제1 소자(160)가 배치되고, 상기 제1 소자(160)는 반도체 칩(120)과 연결된다. 이때, 상기 제1 소자(160)는 비전도성 층(158) 상에 배치될 수 있다.
또한, 상기 캐비티 기판(150)은 제2 캐비티(156)가 형성되어, 상기 제2 캐비티(156) 내에는 제2 소자(161)가 배치되고, 상기 제2 소자(161)는 회로 패턴(106)과 연결된다. 이때, 상기 제2 소자(161)는 비전도성 층(159) 상에 배치될 수 있다.
보다 상세하게 설명하면, 매립 기판(130)에 매립된 반도체 칩(120)의 단자(121)와 비아(123)가 연결되고, 상기 비아(120)의 표면에는 표면 처리층(125)이 형성된다.
상기 제1 소자(160)의 단자와 반도체 칩(120)의 단자(121)는 와이어 배선(170)과 비아(123)에 의해 접속될 수 있으며, 상기 와이어 배선(170)과 비아(123)는 표면 처리층(125)에 의해 보다 안정적으로 접속될 수 있다.
마찬가지로 상기 제2 소자(161)의 단자는 와이어 배선(171)에 의해 회로 패턴(106)과 접속될 수 있으며, 상기 와이어 배선(171)과 회로 패턴(106)은 표면 처리층(125)에 의해 보다 안정적으로 접속될 수 있다.
상기 제1 캐비티(155) 내에 배치된 제1 소자(160)와 상기 제2 캐비티(161) 내에 배치된 제2 소자(161)는 격벽부(151)에 의해 분리될 수 있다.
보다 상세하게 설명하면, 종래 기술에서의 격벽이 별도의 EMC 몰드 등에 의해 형성되는 것과는 달리, 본 발명의 일실시예에 따른 격벽부(151)는 캐비티 기판(150) 상에서 상기 제1 캐비티(155)와 상기 제2 캐비티(156)를 생성함에 따라 형성되는 구조물이다. 즉, 본 발명의 일실시예에 따른 격벽부(151)는 별도의 공정에 의해 생성되는 것이 아니라, 제1 캐비티(155)와 상기 제2 캐비티(156)에 의한 결과물로서 생성되므로, 본 발명의 일실시예에 따르면 별도의 격벽부(151)를 생성하기 위한 공정을 생략하여 인쇄회로기판의 제조 비용을 절감할 수 있다.
또한, 제1 몰드(152)는 상기 제1 소자(160)가 배치된 제1 캐비티(155)를 덮도록 형성되고, 제2 몰드(153)는 상기 제2 소자(161)가 배치된 제2 캐비티(156)를 덮도록 형성된다.
한편, 도 14의 실시예에서는 상기 제1 소자(160)는 광 다이오드(Photo Diode) 일 수 있으며, 상기 제2 소자(161)는 LED(Light Emitting Diode)일 수 있다.
도 15는 본 발명의 다른 일실시예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
본 발명의 다른 일실시예에 따른 인쇄회로기판은 도 15에 도시된 바와 같이 제2 캐비티(156) 내에 복수개의 소자(161, 162)가 배치될 수 있다.
즉, 도 15의 일실시예에서는 제1 캐비티(155) 내에 제1 소자(160)가 배치되고, 제2 캐비티(156) 내에는 제2 소자(161)와 제3 소자(162)가 배치될 수 있다.
또한, 도 14의 일실시예와 마찬가지로 도 15의 일실시예에서도 상기 제1 캐비티(155) 내에 배치된 제1 소자(160)는 상기 제2 캐비티(161) 내에 배치된 제2 소자(161) 및 제3 소자(162)와 격벽부(151)에 의해 분리될 수 있으며, 상기 제1 캐비티(155)와 상기 제2 캐비티(156)에는 각각 제1 소자(160)를 덮는 제1 몰드(152), 그리고 제2 소자(161)와 제3 소자(162)를 덮는 제2 몰드(153)가 형성될 수 있다.
도 16은 본 발명의 다른 일실시예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
본 발명의 다른 일실시예에 따른 인쇄회로기판은 도 16에 도시된 바와 같이 제1 소자(160)의 단자(165)가 비아(123)를 통해 반도체 칩(120)의 단자(121)와 직접 접속될 수 있다.
즉, 도 16의 실시예에서는 제1 소자(160)와 반도체 칩(120)이 와이어 배선을 통해 연결되지 않고, 제1 소자(160)의 단자(165)가 비아(120)를 통해 반도체 칩(120)의 단자(121)와 플립칩 본딩(flip chip bonding)이 될 수 있다.
상기 제1 캐비티(155)와 상기 제2 캐비티(156)에는 각각 제1 소자(160)를 덮는 제1 몰드(152)와 제2 소자(161)를 덮는 제2 몰드(153)가 형성될 수 있다.
도 17은 본 발명의 다른 일실시예에 따른 인쇄회로기판을 설명하기 위한 도면이다.
본 발명의 다른 일실시예에 따른 인쇄회로기판은 도 17에 도시된 바와 같이 제1 캐비티(155)의 제1 소자(160)의 단자(165)가 반도체 칩(120)의 단자(121)와 직접 접속되고, 제2 캐비티(156) 내에 복수개의 소자(161, 162)가 배치될 수 있다.
즉, 도 17의 일실시예에서는 제1 소자(160)의 단자(165)가 비아(125)를 통해 반도체 칩(120)의 단자(121)와 플립칩 본딩(flip chip bonding)이 되고, 제2 캐비티(156) 내에는 제2 소자(161)와 제3 소자(162)가 배치될 수 있다.
상기 제1 캐비티(155)와 상기 제2 캐비티(156)에는 각각 제1 소자(160)를 덮는 제1 몰드(152), 그리고 제2 소자(161)와 제3 소자(162)를 덮는 제2 몰드(153)가 형성될 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
106: 회로 패턴
120: 반도체 칩
121: 반도체 칩 단자
123: 비아
125: 표면 처리층
130: 매립 기판
150: 캐비티 기판
151: 격벽부
152, 153: 몰드
155: 제1 캐비티
156: 제2 캐비티
158, 159: 비전도성 층
160: 제1 소자
161: 제2 소자
170, 171: 와이어 배선

Claims (6)

  1. 반도체 칩이 매립되는 매립 기판; 및
    상기 매립 기판의 일면에 배치되며, 상기 반도체 칩과 연결되는 제1 소자가 배치되는 제1 캐비티를 포함하는 캐비티 기판;
    을 포함하는 인쇄회로기판.
  2. 청구항 1에 있어서,
    상기 제1 소자의 단자와 상기 반도체 칩의 단자는,
    와이어 배선에 의해 상호 접속되는 인쇄회로기판.
  3. 청구항 1에 있어서,
    상기 제1 소자의 단자는,
    상기 반도체 칩의 단자와 직접 접속되는 인쇄회로기판.
  4. 청구항 1에 있어서,
    상기 캐비티 기판은,
    상기 제2 소자가 배치되는 제2 캐비티를 더 포함하는 인쇄회로기판.
  5. 청구항 4에 있어서,
    상기 제1 소자와 상기 제2 소자를 분리하는 격벽부;
    을 더 포함하는 인쇄회로기판.
  6. 청구항 1에 있어서,
    상기 제1 소자는 광 다이오드(Photo Diode)이고, 상기 제2 소자는 LED(Light Emitting Diode)인 인쇄회로기판.
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