KR20160113791A - 발광 소자 - Google Patents

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KR20160113791A KR1020150039884A KR20150039884A KR20160113791A KR 20160113791 A KR20160113791 A KR 20160113791A KR 1020150039884 A KR1020150039884 A KR 1020150039884A KR 20150039884 A KR20150039884 A KR 20150039884A KR 20160113791 A KR20160113791 A KR 20160113791A
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Abstract

실시 예에 따른 발광 소자는 제1 도전형의 제1 반도체층, 제1 활성층, 제2 도전형의 반도체층, 제2 활성층, 제1 도전형의 제2 반도체층을 포함하는 발광 구조물; 상기 제1 도전형의 제2 반도체층 상에 배치되는 제1 전극; 상기 발광 구조물 아래에 배치되는 반사층; 상기 반사층 아래에 배치되고, 상기 반사층, 상기 제1 도전형의 제1 반도체층, 및 상기 제1 활성층을 통과하여 상기 제2 도전형의 반도체층과 접하는 제2 전극; 및 상기 반사층과 상기 제2 전극 사이, 상기 제1 도전형의 제1 반도체층과 상기 제2 전극 사이, 상기 제1 활성층과 상기 제2 전극 사이에 배치되는 제1 절연층을 포함한다.

Description

발광 소자{A LIGHT EMITTING DEVICE}
실시 예는 발광 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
실시 예는 내부 양자 효율 및 발광 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 제1 도전형의 제1 반도체층, 제1 활성층, 제2 도전형의 반도체층, 제2 활성층, 제1 도전형의 제2 반도체층을 포함하는 발광 구조물; 상기 제1 도전형의 제2 반도체층 상에 배치되는 제1 전극; 상기 발광 구조물 아래에 배치되는 반사층; 상기 반사층 아래에 배치되고, 상기 반사층, 상기 제1 도전형의 제1 반도체층, 및 상기 제1 활성층을 통과하여 상기 제2 도전형의 반도체층과 접하는 제2 전극; 및 상기 반사층과 상기 제2 전극 사이, 상기 제1 도전형의 제1 반도체층과 상기 제2 전극 사이, 상기 제1 활성층과 상기 제2 전극 사이에 배치되는 제1 절연층을 포함한다.
상기 발광 소자는 상기 반사층과 접촉하는 제3 전극을 더 포함할 수 있다.
상기 제1 절연층의 일부는 상기 제2 전극과 상기 제3 전극 사이에 배치될 수 있다.
상기 발광 소자는 상기 반사층과 상기 발광 구조물 사이에 배치되는 오믹층을 더 포함하고, 상기 제2 전극은 상기 오믹층을 통과할 수 있다.
상기 제2 전극은 상기 반사층 아래에 배치되는 제1 하부 전극층; 및 상기 제1 하부 전극층에서 수직 방향으로 확장되고, 상기 반사층, 상기 제1 도전형의 제1 반도체층, 및 상기 제1 활성층을 통과하여 상기 제2 도전형의 반도체층과 접하는 적어도 하나의 제1 접촉 전극을 포함할 수 있다.
상기 제1 절연층의 다른 일부는 상기 반사층과 상기 제3 전극 사이에 배치되고, 상기 제3 전극은 상기 제1 절연층의 다른 일부 아래에 배치되는 제2 하부 전극층; 및 상기 제2 하부 전극층에서 수직 방향으로 확장되고, 상기 제1 절연층의 다른 일부를 관통하여 상기 반사층의 하면에 접촉하는 적어도 하나의 제2 접촉 전극을 포함할 수 있다.
상기 적어도 하나의 제1 접촉 전극의 상단은 상기 제1 활성층의 상면 위에 위치하고, 상기 제2 활성층의 하면 아래에 위치할 수 있다.
상기 제1 접촉 전극의 수는 복수 개이고, 복수의 제1 접촉 전극들은 서로 이격하며, 상기 수직 방향으로 상기 제1 전극과 중첩되지 않을 수 있다.
상기 제2 접촉 전극의 수는 복수 개이고, 제1 방향 또는 제2 방향으로 상기 제1 접촉 전극들과 상기 제2 접촉 전극들은 서로 교번하여 배치될 수 있다.
상기 발광 소자는 상기 발광 소자의 측면, 및 상기 반사층의 측면에 배치되고, 상기 제1 전극과 상기 제3 전극을 연결하는 연결 전극; 및 상기 연결 전극과 상기 발광 구조물 사이, 및 상기 연결 전극과 상기 반사층 사이에 배치되는 제2 절연층을 더 포함할 수 있다.
실시 예는 내부 양자 효율 및 발광 효율을 향상시킬 수 있다.
도 1은 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AB 방향의 단면도를 나타낸다.
도 3은 다른 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 4는 도 3에 도시된 발광 소자의 AB 방향의 단면도를 나타낸다.
도 5는 다른 실시 예에 따른 발광 소자의 평면도를 나타sosek.
도 6은 도 5에 도시된 발광 소자의 CD 방향의 단면도를 나타낸다.
도 7은 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 8은 실시 예에 따른 발광 모듈의 단면도를 나타낸다.
도 9는 다른 실시 예에 따른 발광 모듈의 단면도를 나타낸다.
도 10은 실시 예에 따른 발광 소자 패키지의 단면도를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)의 AB 방향의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 제1 도전형의 제1 반도체층(110), 제1 활성층(120), 제2 도전형의 반도체층(130), 제2 활성층(140), 및 제1 도전형의 제2 반도체층(150)을 포함하는 발광 구조물(205), 및 제1 도전형의 제2 반도체층(150)에 제1 전원(예컨대, 음(-) 전원)을 공급하는 제1 전극(160), 제2 도전형의 반도체층(130)에 제2 전원(예컨대, 양(+) 전원)을 공급하는 제2 전극(180), 및 제1 도전형의 제1 반도체층(110)에 제1 전원을 공급하는 제3 전극(170)을 포함한다.
발광 구조물(205)은 제1 도전형의 제1 반도체층(110), 제1 활성층(120), 제2 도전형의 반도체층(130), 제2 활성층(140), 및 제1 도전형의 제2 반도체층(150)이 순차적으로 적층되는 구조일 수 있다.
예컨대, 제2 도전형 반도체층(130)은 제1 도전형의 제1 반도체층(110) 상에 배치될 수 있고, 제1 도전형의 제2 반도체층(150)은 제2 도전형 반도체층(130) 상에 배치될 수 있고, 제1 활성층(120)은 제1 도전형의 제1 반도체층(110)과 제2 도전형 반도체층(130) 사이에 배치될 수 있고, 제2 활성층(140)은 제2 도전형 반도체층(130)과 제1 도전형 제2 반도체층(150) 사이에 배치될 수 있다.
제1 도전형의 제1 반도체층(110), 제1 활성층(120), 제2 도전형의 제2 반도체층(130)은 제1 발광부(201)를 형성할 수 있다. 또한 제2 도전형의 제2 반도체층(130), 제2 활성층(140), 및 제1 도전형의 제2 반도체층(150)은 제2 발광부(202)를 형성할 수 있다.
제1 도전형의 제1 반도체층(110) 및 제1 도전형의 제2 반도체층(150) 각각은 3족-5족, 2족-6족 등의 화합물 반도체일 수 있고, 제1 도전형 도펀트가 도핑될 수 있다.
예컨대, 제1 도전형의 제1 반도체층(110) 및 제1 도전형의 제2 반도체층(150) 각각은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Se, Te 등)를 포함할 수 있다.
제1 도전형의 제1 반도체층(110) 및 제1 도전형의 제2 반도체층(150)은 동일한 조성 및 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 제1 도전형의 제1 반도체층(110) 및 제1 도전형의 제2 반도체층(150)은 서로 다른 조성 및 두께를 가질 수 있다.
제1 도전형의 제2 반도체층(150)의 상면에는 광 추출 효율을 위해 러프니스(roughness) 또는 요철이 형성될 수 있다.
제1 및 제2 활성층들(120, 140) 각각은 3족-5족, 2족-6족 등의 반도체 화합물일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot), 또는 양자 디스크(Quantum Disk) 구조를 가질 수 있다.
예컨대, 제1 및 제2 활성층들(120, 140) 각각은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 제1 및 제2 활성층들(120, 140) 각각이 양자우물구조인 경우, 제1 및 제2 활성층들(120, 140) 각각은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 InaAlbGa1 -a- bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.
제1 및 제2 활성층들(120, 140) 각각의 우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 낮을 수 있다. 우물층 및 장벽층은 적어도 1회 이상 교대로 적층될 수 있다.
제1 활성층(120) 및 제2 활성층(140)은 동일한 조성 및 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 제1 활성층(120), 및 제2 활성층(140)은 서로 다른 조성 및 두께를 가질 수 있다.
제2 도전형의 반도체층(130)은 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
예컨대, 제2 도전형의 반도체층(130)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
제1 전극(160)은 발광 구조물(205) 상에 배치될 수 있다. 예컨대, 제1 전극(160)은 제1 도전형의 제2 반도체층(150) 상에 배치될 수 있고, 제1 도전형의 제2 반도체층(150)의 상부면과 접할 수 있다.
제1 전극(160)은 제1 패드(162a)와 제2 패드(162b)를 포함하는 패드부, 및 패드부로부터 확장되는 가지 전극(finger electrode)을 포함할 수 있다.
가지 전극은 제1 도전형의 제2 반도체층(150)의 상면 가장 자리를 따라 배치되는 외부 전극(164a 내지 164d)과, 외부 전극(164a 내지 164d)의 내부에 배치되고 외부 전극(164a 내지 164d)과 연결되는 내부 전극(166a, 166b)을 포함할 수 있다. 제1 전극(160)은 전류 분산을 위하여 다양한 패턴 형상으로 구현될 수 있다.
제1 패드(162a)와 제2 패드(162b) 각각은 이웃하는 2개의 외부 전극들이 만나는 곳에 위치할 수 있다. 제1 패드(162a)는 외부 전극들(164a 내지 164d) 중 어느 하나(164d)의 일단과 접할 수 있고, 제2 패드(162b)는 상기 어느 하나(164d)의 타단과 접할 수 있다.
제2 전극(180)은 발광 구조물(205) 아래에 배치될 수 있다. 제2 전극(180)은 발광 구조물(205)의 일부를 통과하여 제2 도전형의 반도체층(130)과 전기적으로 연결될 수 있다.
예컨대, 제2 전극(180)은 제1 도전형의 제1 반도체층(110), 및 제1 활성층(120)을 통과하여 제2 도전형의 반도체층(130)과 접할 수 있다.
제3 전극(170)은 발광 구조물 아래에 배치될 수 있다. 제3 전극(170)은 절연층(190)을 통과하여 제1 도전형의 제1 반도체층(110)과 전기적으로 연결될 수 있다.
제2 전극(180)과 제3 전극(170) 사이에는 절연층(190)이 배치될 수 있고, 절연층(190)에 의하여 제2 전극(180)과 제3 전극(170)은 전기적으로 절연될 수 있다.
발광 소자(100)는 발광 구조물(205)과 제2 전극(180) 사이에 배치되며, 발광 구조물(205)의 제1 도전형의 제1 반도체층(110)과 제2 전극(180) 사이, 및 제1 활성층(120)과 제2 전극(180) 사이를 전기적으로 절연시키는 절연층(190)을 더 포함할 수 있다.
예컨대, 절연층(190)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 중 적어도 하나를 포함할 수 있다.
발광 소자(100)는 발광 구조물(205) 아래에 배치되는 오믹층(ohmic layer, 101)을 더 포함할 수 있다.
오믹층(101)은 제1 도전형의 제1 반도체층(110)의 하면과 접촉하며, 제1 도전형의 제1 반도체층(110)과의 접촉 저항을 낮춤으로써 제2 전극(180)으로부터 발광 구조물(205)로 전원을 원활하게 공급하는 역할을 할 수 있다.
예컨대, 오믹층(101)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
또한 발광 소자(100)는 오믹층(101) 아래에 배치되는 반사층(102)을 더 포함할 수 있다. 예컨대, 반사층(102)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들의 선택적인 조합으로 구성된 금속 물질로 형성되거나, 상기 금속 물질과 IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다.
다른 실시 예에서 오믹층(101)은 생략될 수 있고, 반사층(102)을 제1 도전형의 제1 반도체층(110)과의 하면과 접촉하고, 오믹 특성을 갖도록 할 수 있다.
발광 소자(100)가 오믹층(101)과 반사층(102)을 더 구비할 때, 실시 예에 따른 제2 전극(180) 및 제3 전극(170)은 반사층(102) 아래에 배치될 수 있다. 또한 제2 전극(180)은 반사층(102), 오믹층(101), 제1 도전형의 제1 반도체층(110), 및 제1 활성층(120)을 통과하여 제2 도전형 반도체층(130)과 접촉할 수 있다.
절연층(190)의 일부는 반사층(102) 아래에 배치될 수 있고, 제2 전극(180)과 반사층(102) 사이, 제3 전극(170)과 반사층(102) 사이, 및 제2 전극(180)과 제3 전극(170) 사이에 배치될 수 있다.
제2 전극(180)은 반사층(102) 아래에 배치되는 제1 하부 전극층(180a), 및 제1 하부 전극층(180a)으로부터 수직 방향으로 확장되고, 반사층(102), 오믹층(101), 제1 도전형의 제1 반도체층(110), 및 제1 활성층(120)을 관통하여 제2 도전형 반도체층(130)에 접촉하는 적어도 하나의 제1 접촉 전극(180b1,180b2)을 포함할 수 있다.
제1 하부 전극층(180a)은 반사층(102)의 하면과 수평일 수 있다. 제1 접촉 전극(180b1,180b2)의 수는 1개 이상일 수 있다. 도 1 및 도 2에 도시된 바와 같이 제1 접촉 전극(180b1,180b2)의 수가 복수일 때, 복수의 제1 접촉 전극들은 서로 이격하여 배치될 수 있다.
적어도 하나의 제1 접촉 전극(180b1,180b2)의 상단 또는 상면은 제1 활성층(120)의 상면 위에 위치하고, 제2 활성층(140)의 하면 아래에 위치할 수 있다.
예컨대, 적어도 하나의 제1 접촉 전극(180b1,180b2)의 상단은 제2 도전형 반도체층(130) 내부에 배치될 수 있다. 적어도 하나의 제1 접촉 전극(180b1,180b2)의 상면은 제2 도전형 반도체층(130) 간의 경계면에는 전류가 용이하게 흐를 수 있도록 제1 오믹 영역(181)이 마련될 수 있다. 또한 도 2에는 도시하지 않았지만, 제1 접촉 전극(180b1,180b2)과 제2 도전형 반도체층(130) 간의 접착력 향상 및 저항 감소를 위하여, 적어도 하나의 제1 접촉 전극(180b1,180b2)의 상면에는 요철(미도시)이 마련될 수 있다.
반사층(102)과 제2 전극(180)의 제1 하부 전극층(180a) 사이에는 절연층(190)의 일부가 배치될 수 있다.
제3 전극(170)은 반사층(102) 아래에 배치되는 제2 하부 전극층(170a), 및 제2 하부 전극층(170a)으로부터 수직 방향으로 확장되고, 절연층(190)을 관통하여 반사층(102)의 하면에 접촉하는 적어도 하나의 제2 접촉 전극(170b)을 포함할 수 있다.
제2 하부 전극층(170a)은 반사층(102)의 하면과 수평일 수 있다. 제2 접촉 전극(170b)의 수는 1개 이상일 수 있다. 제2 접촉 전극(170b)의 수가 복수일 때, 복수의 제2 접촉 전극들은 서로 이격하여 배치될 수 있다.
제1 하부 전극층(180a)과 제2 하부 전극층(170a)이 서로 이격하여 배치될 수 있고, 양자의 사이에는 절연층(190)이 배치될 수 있다.
전류 분산 또는 확산을 향상시키기 위하여 제2 전극(180)의 제1 접촉 전극(180b1,180b2)은 수직 방향으로 제1 전극(160)과 오버랩(overlap) 또는 중첩되지 않을 수 있다. 여기서 수직 방향은 제1 도전형 제1 반도체층(110)에서 제1 도전형 제2 반도체층(150)으로 향하는 방향일 수 있다.
제3 전극(180)의 제2 접촉 전극(170b)은 수직 방향으로 제1 전극(160)의 전극 패드(162a, 162b)와 오버랩될 수 있으나, 이에 한정되는 것은 아니다.
실시 예에 따른 발광 구조물(205)은 npn의 반도체층 구조를 가지며, 제2 도전형 반도체층(130)을 기준으로 제1 발광부(201)와 제2 발광부(202)가 병렬 연결되는 구조를 가지기 때문에, 전자 차단층(Electron Blocking Layer)이 없이도 내부 양자 효율 및 발광 효율을 향상시킬 수 있다.
도 3은 다른 실시 예에 따른 발광 소자(200)의 평면도를 나타내고, 도 4는 도 3에 도시된 발광 소자(100)의 AB 방향의 단면도를 나타낸다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 3 및 도 4를 참조하면, 발광 소자(200)는 도 1에 도시된 실시 예에 연결 전극(175)을 더 포함한다. 연결 전극(175)은 제1 전극(160)과 제3 전극(170)을 전기적으로 연결할 수 있다.
예컨대, 연결 전극(175)은 발광 구조물(205)의 측면, 오믹층(101)의 측면, 및 반사층(102)의 측면 상에 배치될 수 있다.
또한 연결 전극(175)의 일단은 제1 도전형 제2 반도체층(150)의 상면의 상에도 배치될 수 있으며, 제1 전극(160)과 접촉할 수 있다.
또한 연결 전극(175)의 타단은 제3 전극(170)의 제2 하부 전극층(170a)과 접촉할 수 있다.
연결 전극(175)은 제1 전극(160) 및 제3 전극(170)과 동일한 재질로 이루어질 수 있다.
절연층(190a)은 연결 전극(175)과 발광 구조물(205) 사이에 배치될 수 있으며, 연결 전극(175)과 발광 구조물(205)을 전기적으로 절연시킬 수 있다. 또한 절연층(190a)은 연결 전극(175)과 오믹층(101) 사이, 및 연결 전극(175)과 반사층(102) 사이에도 배치될 수 있다.
실시 예(200)는 npn의 반도체층 구조를 가지며, 제2 도전형 반도체층(130)을 기준으로 제1 발광부(201)와 제2 발광부(202)가 병렬 연결되는 구조를 가지기 때문에, 전자 차단층(Electron Blocking Layer)이 없이도 내부 양자 효율 및 발광 효율을 향상시킬 수 있다.
도 5는 다른 실시 예에 따른 발광 소자(300)의 평면도를 나타내고, 도 6은 도 5에 도시된 발광 소자(300)의 CD 방향의 단면도를 나타낸다. 도 1 및 도 2와 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 5 및 도 6을 참조하면, 발광 소자(300)는 발광 구조물(205), 제1 전극(260), 오믹층(101), 반사층(102), 제2 전극(280a, 280b1,280b2), 제3 전극(270a, 270b1, 270b2), 및 절연층(190)을 포함할 수 있다.
제1 전극(260)은 제1 패드(262a)와 제2 패드(262b)를 포함하는 패드부, 및 외부 전극(264a 내지 264d)과 내부 전극(266a, 266b)을 포함하는 가지 전극을 포함할 수 있다.
제1 패드(262a)와 제2 패드(262b) 각각은 이웃하는 2개의 외부 전극들이 만나는 곳에 위치할 수 있다. 또한 제1 패드(262a) 및 제2 패드(262b)는 발광 구조물의 상부면의 대각선 방향으로 서로 마주보도록 배치될 수 있다.
발광 소자(300)의 제2 전극은 반사층(102) 아래에 배치되는 제1 하부 전극층(280a), 및 제1 하부 전극층(280a)으로부터 수직 방향으로 확장되고 반사층(102), 오믹층(101), 제1 도전형의 제1 반도체층(110), 및 제1 활성층(120)을 관통하여 제2 도전형 반도체층(130)에 접촉하는 복수의 제1 접촉 전극들(280b1, 280b2)을 포함할 수 있다. 복수의 제1 접촉 전극들(280b1, 280b2)은 서로 이격하여 배치될 수 있다. 복수의 제1 접촉 전극들(280b1, 280b2)은 수직 방향으로 제1 전극(260)과 오버랩 또는 중첩되지 않을 수 있다.
발광 소자(300)의 제3 전극은 반사층(102) 아래에 배치되는 제2 하부 전극층(270a), 및 제2 하부 전극층(270a)으로부터 수직 방향으로 확장되고, 절연층(190)을 관통하여 반사층(102)의 하면에 접촉하는 복수의 제2 접촉 전극들(270b1,270b2)을 포함할 수 있다. 복수의 제2 접촉 전극들(270b1, 270b2)은 수직 방향으로 제1 전극(260)과 오버랩 또는 중첩되지 않을 수 있다.
복수의 제2 접촉 전극들(270b1, 270b2) 각각은 복수의 제1 접촉 전극들(280b1, 280b2)과 이격하여 위치할 수 있다.
복수의 제2 접촉 전극들(270b1, 270b2) 중 적어도 하나는 이웃하는 2개의 제1 접촉 전극들 사이에 배치될 수 있다. 예컨대, 제1 방향 또는 제2 방향으로 제1 접촉 전극들과 제2 접촉 전극들은 서로 교번하여 배치될 수 있다. 제1 방향은 수직 방향과 수직인 방향일 수 있고, 제2 방향은 제1 방향과 수직인 방향일 수 있다. 예컨대, xyz 좌표계에서 수직 방향을 z축 방향이라고 할 때, 제1 방향은 x축 방향일 수 있고, 제2 방향은 y축 방향일 수 있다.
제2 도전형 반도체층(130)이 접촉하는 제1 접촉 전극(280b1, 280b2)의 상단의 면적은 반사층(102)이 접촉하는 제2 접촉 전극(270b1, 270b2)의 상단의 면적보다 클 수 있으나, 이에 한정되는 것은 아니다.
도 5 및 도 6에 도시된 실시 예(300)에서는, 제1 접촉 전극들(280b1,280b2)과 제2 접촉 전극들(270a,270b)이 교번하여 배치되기 때문에, 전류 분산을 향상시켜 발광 효율을 향상시킬 수 있다.
도 7은 다른 실시 예에 따른 발광 소자(400)의 단면도를 나타낸다. 도 6과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 7을 참조하면, 발광 소자(400)는 도 6에 도시된 실시 예(300)에 연결 전극(175a)을 더 포함할 수 있다. 연결 전극(175a)은 제1 전극(260)과 제3 전극(270)을 전기적으로 연결할 수 있다.
예컨대, 연결 전극(175a)은 발광 구조물(205)의 측면, 오믹층(101)의 측면, 및 반사층(102)의 측면 상에 배치될 수 있다. 또한 연결 전극(175a)의 일단은 제1 도전형 제2 반도체층(150)의 상면의 상에도 배치될 수 있으며, 제1 전극(160)과 접촉할 수 있다. 또한 연결 전극(175a)의 타단은 제3 전극(170)의 제2 하부 전극층(270a)과 접촉할 수 있다.
절연층(190b)은 연결 전극(175a)과 발광 구조물(205) 사이에 배치될 수 있으며, 연결 전극(175a)과 발광 구조물(205)을 전기적으로 절연시킬 수 있다. 또한 절연층(190b)은 연결 전극(175a)과 오믹층(101) 사이, 및 연결 전극(175a)과 반사층(102) 사이에도 배치될 수 있다.
도 8은 실시 예에 따른 발광 모듈(500)의 단면도를 나타낸다.
도 8을 참조하면, 발광 모듈(500)은 기판(310), 제1 내지 제3 도전층들(312,314,316), 실시 예에 따른 발광 소자(100), 및 와이어(509)를 포함할 수 있다.
기판(310)은 인쇄회로기판(Printed Circuit Board), 금속 기판, 또는 세라믹 기판 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 도전층들(312,314,316)은 기판(310) 상에 배치될 수 있다.
제2 도전층(314)은 제1 및 제3 도전층들(312,316)과 이격할 수 있으며, 전기적으로 분리 또는 격리될 수 있다. 제1 도전층(312)과 제3 도전층(316)은 전기적으로 연결될 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 전기적으로 분리될 수도 있다.
발광 소자(100)는 기판(310) 상에 배치되며, 제1 내지 제3 도전층들(312 내지 316)과 전기적으로 연결된다. 도 8에서는 1개의 발광 소자를 도시하지만, 이에 한정되는 것은 아니며, 기판(310) 상에 배치된 발광 소자의 수는 1개 이상일 수 있다.
예컨대, 와이어(509)를 통하여 발광 소자(100)의 제1 전극(160)의 전극 패드(예컨대, 162a)는 제1 도전층(312)과 전기적으로 연결될 수 있다.
또한 발광 소자(100)의 제2 전극(180)은 제2 도전층(314)과 전기적으로 연결될 수 있고, 발광 소자(100)의 제3 전극(170)은 제3 도전층(316)과 전기적으로 연결될 수 있다. 예컨대, 다이 본딩을 통하여 제2 전극(180)은 제2 도전층(314)에 본딩될 수 있고, 제3 전극(170)은 제3 도전층(316)에 본딩될 수 있다.
제1 및 제3 도전층들(132,136)을 통하여 제1 전원이 제1 및 제3 전극들(160, 170)에 제공될 수 있고, 제2 도전층(134)을 통하여 제2 전원이 제2 전극(180)에 제공될 수 있다.
도 8에서는 도 1에 도시된 실시 예를 도시하였지만, 다른 실시 예에 따른 발광 모듈은 도 5에 도시된 발광 소자(300)를 포함할 수도 있다.
도 9는 다른 실시 예에 따른 발광 모듈(600)의 단면도를 나타낸다. 도 8과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 9를 참조하면, 발광 모듈(600)은 기판(310), 제2 및 제3 도전층들(312,314,316), 및 발광 소자(200)를 포함할 수 있다.
발광 소자(200)는 연결 전극(175)을 통하여 제1 전극(160)의 전극 패드(162a)와 제3 전극(170)이 전기적으로 연결되기 때문에, 도 8의 와이어(509), 및 제1 도전층(314)이 필요하지 않다. 제3 전극(170)이 제3 도전층(316)과 본딩됨으로써, 제3 도전층(316)을 통하여 제3 전극(170) 및 제1 전극(160)에 제1 전원이 제공될 수 있다. 발광 소자(200)가 포함하는 발광 소자의 수는 1개 이상일 수 있다.
도 10은 실시 예에 따른 발광 소자 패키지(700)의 단면도를 나타낸다.
도 10을 참조하면, 발광 소자 패키지(700)는 패키지 몸체(510), 제1 리드 프레임(lead frame, 512), 제2 리드 프레임(514), 발광 소자(520), 와이어(509), 및 수지층(540)을 포함한다.
패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
패키지 몸체(510)는 측면 및 바닥으로 이루어지는 캐비티(cavity)를 상부면의 일 영역에 가질 수 있다. 이때 패키지 몸체의 캐비티의 측면은 경사지게 형성될 수 있다.
제1 및 제2 리드 프레임들(512, 514)은 열 배출이나 발광 소자(520)의 배치를 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)에 배치된다.
발광 소자(520)는 제1 및 제2 리드 프레임들(512, 514)과 전기적으로 연결될 수 있다. 이때 발광 소자(520)는 실시 예들(100,300) 중 어느 하나일 수 있다.
또한 다른 실시 예에서 발광 소자(520)는 실시 예들(200,400) 중 어느 하나일 수 있고, 와이어(509)가 생략될 수 있다.
발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티의 측면에는 반사 부재(미도시)가 배치될 수 있다.
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어질 수 있다. 수지층(540)은 형광체, 또는 광 확산제를 포함할 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이될 수 있고, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또한, 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 장치로 구현될 수 있다.
여기서, 표시 장치는 바텀 커버와, 바텀 커버 상에 배치되는 반사판과, 광을 방출하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
또한, 조명 장치는 기판과 실시 예에 따른 발광 소자 패키지를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열체, 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 예를 들어, 조명 장치는, 램프, 해드 램프, 또는 가로등을 포함할 수 있다.
해드 램프는 기판 상에 배치되는 발광 소자 패키지들을 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
101: 오믹층 102: 반사층
110: 제1 도전형의 제1 반도체층 120: 제1 활성층
130: 제2 도전형의 반도체층 140: 제2 활성층
150: 제1 도전형의 제2 반도체층 160: 제1 전극
170: 제3 전극 180: 제2 전극
190: 절연층 201: 발광 구조물.
310: 기판 312 내지 316: 제1 내지 제3 도전층들

Claims (10)

  1. 제1 도전형의 제1 반도체층, 제1 활성층, 제2 도전형의 반도체층, 제2 활성층, 제1 도전형의 제2 반도체층을 포함하는 발광 구조물;
    상기 제1 도전형의 제2 반도체층 상에 배치되는 제1 전극;
    상기 발광 구조물 아래에 배치되는 반사층;
    상기 반사층 아래에 배치되고, 상기 반사층, 상기 제1 도전형의 제1 반도체층, 및 상기 제1 활성층을 통과하여 상기 제2 도전형의 반도체층과 접하는 제2 전극; 및
    상기 반사층과 상기 제2 전극 사이, 상기 제1 도전형의 제1 반도체층과 상기 제2 전극 사이, 상기 제1 활성층과 상기 제2 전극 사이에 배치되는 제1 절연층을 포함하는 발광 소자.
  2. 제1항에 있어서,
    상기 반사층과 접촉하는 제3 전극을 더 포함하는 발광 소자.
  3. 제2항에 있어서,
    상기 제1 절연층의 일부는 상기 제2 전극과 상기 제3 전극 사이에 배치되는 발광 소자.
  4. 제1항에 있어서,
    상기 반사층과 상기 발광 구조물 사이에 배치되는 오믹층을 더 포함하고,
    상기 제2 전극은 상기 오믹층을 통과하는 발광 소자.
  5. 제2항에 있어서, 상기 제2 전극은,
    상기 반사층 아래에 배치되는 제1 하부 전극층; 및
    상기 제1 하부 전극층에서 수직 방향으로 확장되고, 상기 반사층, 상기 제1 도전형의 제1 반도체층, 및 상기 제1 활성층을 통과하여 상기 제2 도전형의 반도체층과 접하는 적어도 하나의 제1 접촉 전극을 포함하는 발광 소자.
  6. 제2항에 있어서,
    상기 제1 절연층의 다른 일부는 상기 반사층과 상기 제3 전극 사이에 배치되고,
    상기 제3 전극은,
    상기 제1 절연층의 다른 일부 아래에 배치되는 제2 하부 전극층; 및
    상기 제2 하부 전극층에서 수직 방향으로 확장되고, 상기 제1 절연층의 다른 일부를 관통하여 상기 반사층의 하면에 접촉하는 적어도 하나의 제2 접촉 전극을 포함하는 발광 소자.
  7. 제5항에 있어서,
    상기 적어도 하나의 제1 접촉 전극의 상단은 상기 제1 활성층의 상면 위에 위치하고, 상기 제2 활성층의 하면 아래에 위치하는 발광 소자.
  8. 제6항에 있어서,
    상기 제1 접촉 전극의 수는 복수 개이고, 복수의 제1 접촉 전극들은 서로 이격하며, 상기 수직 방향으로 상기 제1 전극과 중첩되지 않는 발광 소자.
  9. 제8항에 있어서,
    상기 제2 접촉 전극의 수는 복수 개이고, 제1 방향 또는 제2 방향으로 상기 제1 접촉 전극들과 상기 제2 접촉 전극들은 서로 교번하여 배치되는 발광 소자.
  10. 제2항에 있어서,
    상기 발광 소자의 측면, 및 상기 반사층의 측면에 배치되고, 상기 제1 전극과 상기 제3 전극을 연결하는 연결 전극; 및
    상기 연결 전극과 상기 발광 구조물 사이, 및 상기 연결 전극과 상기 반사층 사이에 배치되는 제2 절연층을 더 포함하는 발광 소자.
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