KR20160113030A - 전류 검출 회로 - Google Patents

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Abstract

[과제]NBTI에 의한 차동 증폭기의 비반전 입력 단자측의 PMOS 트랜지스터의 특성의 변화를 억제하여, 전류 검출 회로의 출력 전압이 반전하는 역치가 변화하지 않는 전류 검출 회로를 제공하는 것.
[해결 수단]차동 증폭기의 비반전 입력 단자와 반전 입력 단자측의 PMOS 트랜지스터의 소스의 사이에, 전압강하를 제한하는 전압 제한 회로를 구비했다.

Description

전류 검출 회로{CURRENT DETECTION CIRCUIT}
본 발명은, 전류를 감시하는 전류 검출 회로에 관한 것이며, 보다 자세히는, 전원 라인에 삽입된 저항의 양단의 전압을 차동 증폭기에 의해 측정한 결과를 출력하는 회로에 관한 것이다.
전원 라인의 전류를 감시하는 것은, 전원 라인과 그랜드 라인에의 쇼트나, 전원 라인에 접속되어 있던 부품이 빠지는 등의, 이상을 검출하는 수단으로서 중요하다.
도 3에, 종래의 전류 검출 회로의 회로도를 나타낸다. 종래의 전류 검출 회로는, 전원 라인(300)에 흐르고 있는 전류를 전압으로 변환하기 위한 저항(301)과, 저항(301)의 양단의 차전압을 증폭하기 위한 차동 증폭기(320)를 구비한다. 차동 증폭기(320)는, 저항(306, 307), PMOS 트랜지스터(308, 309), 전류원(310, 311)과, 비반전 입력 단자(303)와, 반전 입력 단자(302)와, 출력 단자(304)로 구성되어 있다.
상술한 바와 같은 전류 검출 회로는, 이하와 같이 동작하여 전류를 감시하는 기능을 갖는다.
저항(301)에 화살표 방향의 전류가 흐르고 있는 경우(IS=＋전류), 반전 입력 단자(302)보다 비반전 입력 단자(303)가 높은 전압으로 되어 있고, PMOS 트랜지스터(308)의 소스-게이트간 전압보다, PMOS 트랜지스터(309)의 소스-게이트간 전압의 쪽이 큰 전압으로 되기 때문에, 출력 단자(304)의 전압은 상승하고, ＋전류가 흐르고 있는 것을 나타낸다.
저항(301)에 화살표와 반대 방향으로 전류가 흐르고 있는 경우(IS=－전류), 비반전 입력 단자(303)보다 반전 입력 단자(302)가 높은 전압으로 되어 있고, PMOS 트랜지스터(308)의 소스-게이트간 전압보다, PMOS 트랜지스터(309)의 소스-게이트간 전압의 쪽이 작은 전압으로 되기 때문에, 출력 단자(304)의 전압은 하강하고, －전류가 흐르고 있는 것을 나타낸다.
저항(306과 307)의 저항값이 동일하고, PMOS 트랜지스터(308과 309)의 특성이 동일하고, 전류원(310과 311)의 전류값이 동일한 경우, 출력 단자(304)의 전압이 반전하는 역치는, 저항(301)에 전류가 흐르지 않는 조건(IS=0mA)이 된다.
미국 특허제 5969574호 명세서
그러나, 이 회로에 있어서, NBTI에 의해 PMOS 트랜지스터(309)의 특성이 변화해 버리고, 따라서, 전류 검출 회로의 출력 단자(304)의 전압이 반전하는 역치가 변화해 버린다는 문제점을 가지고 있었다. 이하에 그 동작을 설명한다.
NBTI란, 트랜지스터의 기판에 대해서 게이트에 마이너스, 즉 게이트에 대해서 기판을 플러스의 전압을 계속 인가하면 트랜지스터의 역치 전압이 변화해 버리는 현상이다. 전압차가 클수록 역치 전압의 변화는 커지기 때문에, 이 현상을 방지하는 하나의 수단으로서는, 전압차를 작게 하는 것을 생각할 수 있다.
도 4에, 비반전 입력 단자(303)의 전압을 일정 전압으로 하고, 저항(301)의 저항값을 RS로 하고, 저항(301)에 흐르는 전류를 IS로 하고, IS 전류를 변화시킨 경우에 있어서의 동작 파형을 나타낸다. 저항(306과 307)의 저항값이 동일하고 R, PMOS 트랜지스터(308과 309)의 특성이 동일하고, 전류원(310과 311)의 전류값이 동일하고 I, 비반전 입력 단자(303)의 전압을 VIN＋로 한 경우, PMOS 트랜지스터(309)의 소스 전압(VS3)은,
VS3=(VIN＋)-(I×R)
이 된다. 또, 전류(IS)가 변화했을 때의 PMOS 트랜지스터(308과 309)의 게이트 전압(VG3)은, PMOS 트랜지스터(308)의 소스-게이트간 전압을 VSG31로 하면,
VG3=(VIN＋)-(IS×RS)-(I×R)-(VSG31)
이 된다. 이상으로 부터, PMOS 트랜지스터(309)의 소스-게이트간 전압(VSG32)은,
VSG32=(VS3)-(VG3)=(IS×RS)＋(VSG31)
이 된다. 따라서 VSG32는, IS의 증가에 비례하여 전압이 커져 버린다. 이 때문에, NBTI에 의해 PMOS 트랜지스터(309)의 특성이 변화해 버리고, 전류 검출 회로의 반전하는 역치가 변화해 버린다는 과제를 갖고 있다.
본 발명은, 상기 과제를 해결한 전류 검출 회로를 제공하는 것이다.
종래의 과제를 해결하기 위해서, 본 발명의 전류 검출 회로는 이하와 같은 구성으로 했다.
전원 라인에 설치된 센스 저항과, 센스 저항의 양단의 전압에 의해 상기 전원 라인에 흐르는 전류를 검출하는 차동 증폭기를 구비한 전류 검출 회로로서, 차동 증폭기는, 제1 저항과 제1 PMOS 트랜지스터와 제1 전류원이 반전 입력 단자와 GND의 사이에 직렬로 접속되고, 제2 저항과 제2 PMOS 트랜지스터와 제2 전류원이 비반전 입력 단자와 GND의 사이에 직렬로 접속되고, 제1 PMOS 트랜지스터는, 게이트와 드레인이 제2 PMOS 트랜지스터의 게이트와 접속되고, 제2 PMOS 트랜지스터는, 드레인이 차동 증폭기의 출력 단자와 접속되고, 비반전 입력 단자와 제1 PMOS 트랜지스터의 소스의 사이에 전압강하를 제한하는 전압 제한 회로를 구비한 전류 검출 회로.
본 발명의 전류 검출 회로에 의하면, 비반전 입력 단자의 전압에 따라 PMOS 트랜지스터의 게이트의 전압강하를 제한시킬 수 있기 때문에, NBTI에 의한 차동 증폭기의 비반전 입력 단자측의 PMOS 트랜지스터의 특성의 변화를 억제하여, 전류 검출 회로의 반전하는 역치가 변화하지 않는다는 효과가 있다.
도 1은, 제1 실시 형태의 전류 검출 회로의 회로도이다.
도 2는, 제2 실시 형태의 전류 검출 회로의 회로도이다.
도 3은, 종래의 전류 검출 회로의 회로도이다.
도 4는, 전류 검출 회로의 동작을 나타내는 파형이다.
이하, 본 실시 형태에 대해서, 도면을 참조하여 설명한다.
［제1 실시 형태］
도 1은, 제1 실시 형태의 전류 검출 회로의 회로도이다.
제1 실시 형태의 전류 검출 회로는, 센스 저항인 저항(101)과, 차동 증폭기(120)를 구비하고 있다. 차동 증폭기(120)는, 저항(106, 107)과, PMOS 트랜지스터(108, 109)와, 전류원(110, 111)과, NMOS 트랜지스터(112)를 구비하고 있다.
저항(101)은, 전원 라인(100)에 흐르는 전류를 전압으로 변환한다. 차동 증폭기(120)는, 저항(101)에 발생한 전압을 검출한다.
저항(101)은, 양단을 차동 증폭기(120)의 비반전 입력 단자(103)와 반전 입력 단자(102)에 접속된다.
저항(106)은, 한쪽의 단자가 반전 입력 단자(102)와 접속되고, 다른쪽의 단자는 PMOS 트랜지스터(108)의 소스에 접속된다. 저항(107)은, 한쪽의 단자가 비반전 입력 단자(103)와 접속되고, 다른쪽의 단자는 PMOS 트랜지스터(109)의 소스에 접속된다. PMOS 트랜지스터(108)는, 게이트와 드레인이 전류원(110)의 한쪽의 단자와 트랜지스터(109)의 게이트에 접속된다. PMOS 트랜지스터(109)는, 드레인이 전류원(111)의 한쪽의 단자와 출력 단자(104)에 접속된다. NMOS 트랜지스터(112)는, 게이트와 드레인이 비반전 입력 단자(103)에 접속되고, 소스가 PMOS 트랜지스터(108)의 소스에 접속되고, 기판은 GND에 접속된다.
도 4에, 비반전 입력 단자(103)의 전압을 일정 전압으로 하고, 저항(101)의 저항값을 RS로 하고, 저항(101)에 흐르는 전류를 IS로 하고, 전류(IS)를 변화시킨 경우에 있어서의 동작 파형을 나타낸다. 저항(106과 107)의 저항값이 동일하고 R, PMOS 트랜지스터(108과 109)의 특성이 동일하고, 전류원(110과 111)의 전류값이 동일하고 I, 비반전 입력 단자(103)의 전압을 VIN＋로 한 경우, PMOS 트랜지스터(109)의 소스 전압(VS1)은,
VS1=(VIN＋)-I×R
이 된다. 또, 전류(IS)가 변화했을 때의 PMOS 트랜지스터(108)와 PMOS 트랜지스터(109)의 게이트 전압(VG1)은, PMOS 트랜지스터(108)의 소스-게이트간 전압을 VSG11로 하면,
VG1=(VIN＋)-IS×RS-I×R-VSG11
이 된다. 이상으로 부터, PMOS 트랜지스터(109)의 소스-게이트간 전압(VSG12)은,
VSG12=VS1-VG1=IS×RS＋VSG11
이 된다. 전류(IS)가 ＋로 증가하면, 게이트 전압(VG1)이 강하하고, 소스-게이트간 전압(VSG12)이 커지는 것을 알 수 있다.
여기서, NMOS 트랜지스터(112)가 접속되어 있기 때문에, 게이트 전압(VG1)의 전압강하는 제한된다. NMOS 트랜지스터(112)는, 충분한 전류를 흐르게 하는 트랜지스터 특성을 갖고 있고, 역치 전압을 Vth로 하면,
VG1＇=(VIN＋)-Vth-VSG11
이 되고, 이 전압으로 제한된다. 이상으로 부터, PMOS 트랜지스터(109)의 소스-게이트간 전압(VSG12)은,
VSG12＇=VS1-VG1＇=Vth＋VSG11-I×R
이 된다. 따라서, 소스-게이트간 전압(VSG12)은, 전류(IS)가 ＋로 증가한 경우라도, 전류(IS)에 관계없이, 일정치 이하의 전압이 되는 것을 방지한다.
따라서, NBTI에 의한 차동 증폭기의 PMOS 트랜지스터(109)의 특성의 변화를 억제하므로, 전류 검출 회로는 출력 전압이 반전하는 역치가 변화하지 않는다. 한편, 전류(IS)가 -로 증가한 경우는, 전류 검출 회로의 동작에 영향을 주지 않는다.
도 2는, 제2 실시 형태의 전류 검출 회로의 회로도이다. 제1 실시 형태의 전류 검출 회로와의 차이는, NMOS 트랜지스터(112) 대신에, PMOS 트랜지스터(212)를 구비한 것이다. PMOS 트랜지스터(212)는, 소스가 비반전 입력 단자(103)에 접속되고, 게이트와 드레인이 PMOS 트랜지스터(108)의 소스에 접속되고, 기판이 회로 내의 제일 높은 전원에 접속된다.
PMOS 트랜지스터(212)가 접속되어 있기 때문에, PMOS 트랜지스터(108)와 PMOS 트랜지스터(109)의 게이트 전압(VG1)의 전압강하는 제한된다. PMOS 트랜지스터(212)는, 충분한 전류를 흐르게 하는 트랜지스터 특성을 갖고 있고, 역치 전압을｜Vth｜로 하면,
VG1＇=(VIN＋)-｜Vth｜-VSG11
이 되고, 이 전압으로 제한된다. 이상으로 부터, PMOS 트랜지스터(109)의 소스-게이트간 전압(VSG12)은,
VSG12＇=VS1-VG1＇=｜Vth｜＋VSG11-I×R
이 된다. 따라서, PMOS 트랜지스터(109)의 소스-게이트간 전압(VSG12)은, 전류(IS)가 ＋로 증가한 경우라도, 전류(IS)에 관계없이, 일정치 이하의 전압이 되는 것을 방지한다.
따라서, NBTI에 의한 차동 증폭기의 PMOS 트랜지스터(109)의 특성의 변화를 억제하므로, 전류 검출 회로는 출력 전압이 반전하는 역치가 변화하지 않는다. 한편, 전류(IS)가 -로 증가한 경우는, 회로 동작에 영향을 주지 않는다.
이상으로 설명한 바와 같이, 본 실시 형태의 전류 검출 회로에 의하면, 비반전 입력 단자의 전압에 따라 PMOS 트랜지스터의 게이트의 전압강하를 제한할 수 있기 때문에, NBTI에 의한 차동 증폭기의 비반전 입력 단자측의 PMOS 트랜지스터의 특성의 변화를 억제하므로, 전류 검출 회로의 출력 전압이 반전하는 역치가 변화하지 않는다는 효과가 있다.
120, 220: 차동 증폭기

Claims (3)

  1. 전원 라인에 설치된 센스 저항과, 상기 센스 저항의 양단의 전압에 의해 상기 전원 라인에 흐르는 전류를 검출하는 차동 증폭기를 구비한 전류 검출 회로로서,
    상기 센스 저항은, 양단이 상기 차동 증폭기의 반전 입력 단자와 비반전 입력 단자에 접속되고,
    상기 차동 증폭기는,
    제1 저항과 제1 PMOS 트랜지스터와 제1 전류원이 상기 반전 입력 단자와 GND의 사이에 직렬로 접속되고,
    제2 저항과 제2 PMOS 트랜지스터와 제2 전류원이 상기 비반전 입력 단자와 GND의 사이에 직렬로 접속되고,
    상기 제1 PMOS 트랜지스터는, 게이트와 드레인이 상기 제2 PMOS 트랜지스터의 게이트와 접속되고,
    상기 제2 PMOS 트랜지스터는, 드레인이 상기 차동 증폭기의 출력 단자와 접속되고,
    상기 비반전 입력 단자와 상기 제1 PMOS 트랜지스터의 소스의 사이에 전압강하를 제한하는 전압 제한 회로를 구비한 것을 특징으로 하는 전류 검출 회로.
  2. 청구항 1에 있어서,
    상기 전압 제한 회로는,
    게이트와 드레인이 상기 비반전 입력 단자에 접속되고, 소스가 상기 제1 PMOS 트랜지스터의 소스에 접속된, NMOS 트랜지스터인 것을 특징으로 하는 전류 검출 회로.
  3. 청구항 1에 있어서,
    상기 전압 제한 회로는,
    소스가 상기 비반전 입력 단자에 접속되고, 게이트와 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속된, 제３ PMOS 트랜지스터인 것을 특징으로 하는 전류 검출 회로.
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