KR20160111383A - 측방향으로 구조화된 인광체 층의 제조 방법 및 상기 인광체 층을 포함하는 광전자 소자 - Google Patents

측방향으로 구조화된 인광체 층의 제조 방법 및 상기 인광체 층을 포함하는 광전자 소자 Download PDF

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브리타 괴외츠
이온 스톨
알렉산더 에프. 포이퍼
도미니크 숄츠
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

하기 단계를 포함하는, 측방향으로 구조화된 층, 더 특히 인광체 층(1)을 제조하는 방법이 제공된다: - 캐리어 상면(20)에 제1 전기 전도성 층(21)을 갖는 캐리어(2)를 제공하는 단계, - 제1 전기 전도성 층(21)에 절연층(23)을, 그리고 절연층(23)에 제2 전기 전도성 층(22)을 적층하는 단계, - 제2 전기 전도성 층(22)에 에칭 마스크(3)를 적층하고, 상기 에칭 마스크를 구조화하는 단계, - 제2 전기 전도성 층(22) 및 절연층(23)을 에칭하고, 여기서 제1 전기 전도성 층(21)은 연속적인 층으로서 유지되는 것인 단계, - 제1 전기 전도성 층(21)에 전압을 인가하고, 제1 전기 전도성 층(21)을 제1 물질(4)로 전기영동 코팅하는 단계, 및 - 제2 전기 전도성 층(22)에 전압을 인가하고, 제2 전기 전도성 층(22)을 제2 물질(5)로 전기영동 코팅하는 단계.

Description

측방향으로 구조화된 인광체 층의 제조 방법 및 상기 인광체 층을 포함하는 광전자 소자{METHOD FOR PRODUCING A LATERALLY STRUCTURED PHOSPHOR LAYER AND OPTOELECTRONIC COMPONENT COMPRISING SUCH A PHOSPHOR LAYER}
측방향으로 패턴화된 층, 특히 발광 물질 플레이트를 제조하는 방법이 제공된다. 상기 층을 갖는 광전자 반도체 소자가 추가로 제공된다.
달성되어야 할 목적은 측방향으로 패턴화된 층을 효율적으로 제조할 수 있는 방법을 제공하는 것이다.
이러한 목적은 특히 독립 청구항의 양태를 갖는 방법 및 광전자 반도체 소자에 의해 달성된다. 바람직한 추가의 개선점은 종속 청구항의 청구대상을 구성한다.
하나 이상의 실시양태에 따라, 측방향으로 패턴화된 층이 방법에 의해 제조된다. "측방향으로 패턴화된"이란, 특히 층이, 평면도에서 주요면에 대해 관찰 시, 그의 특성부와 관련하여 상이한 복수의 서브-영역들(sub-area)을 가짐을 의미한다. 특히, 서브-영역들은 물질 조성 및/또는 그의 광학적 성질에 있어서 서로 상이하다. 물질은, 주요면에 대해 수직인 방향으로, 서브-영역에 균일하게 또는 불균일하게 분포될 수 있다.
하나 이상의 실시양태에 따라, 방법은 캐리어를 제공하는 단계를 포함한다. 캐리어는 제조 방법 동안에만 존재하는 임시 캐리어일 수 있다. 캐리어는 바람직하게는 제조될 층의 기계적 하중-지지 및 지탱 요소를 구성하도록 기계적으로 안정하다.
하나 이상의 실시양태에 따라, 캐리어는 캐리어 상면(top) 상에 제1 전기 전도성 층을 포함한다. 제1 전기 전도성 층은 캐리어의 필수 요소일 수 있거나 캐리어 상면 상에 적층될 수도 있다.
하나 이상의 실시양태에 따라, 방법은 전기 절연층을 제1 전기 전도성 층 상에 적층하는 단계를 포함한다. 절연층은 바람직하게는 제1 전기 전도성 층의 전체 표면 상에 균일하게 일정한 층 두께로 적층된다. 제1 전기 전도성 층은 여기서 또한 제작 허용오차의 한계 내에서 일정한 두께를 갖는 연속적인 패턴화되지 않은 층일 수 있다.
하나 이상의 실시양태에 따라, 제2 전기 전도성 층이 절연층 상에 적층된다. 제2 전기 전도성 층은 바람직하게는, 제1 전기 전도성 층의 경우에서와 마찬가지로, 패턴화되지 않은 채로 적층된다. 제1 및 제2 전기 전도성 층은 절연층에 의해 서로 전기적으로 절연된다.
제1 전기 전도성 층, 절연층 및 제2 전기 전도성 층은 바람직하게는 각 경우에 단일한 층으로 형성된다. 대안적으로, 이들 층을 위해 복수의 서브층들(sublayer)의 조합이 사용될 수 있다. 캐리어로부터 멀어지는 방향으로, 절연층은 바람직하게는 제1 전기 전도성 층 바로 뒤에 위치하고 제2 전기 전도성 층은 바람직하게는 절연층 바로 뒤에 위치한다.
하나 이상의 실시양태에 따라, 에칭 마스크가 캐리어로부터 멀리 떨어진 제2 전기 전도성 층의 한 면 상에 적층된다. 에칭 마스크는 바람직하게는 포토리소그래피에 의해 패턴화된다. 에칭 마스크는, 예를 들어, 포토레지스트 층으로부터 형성된다.
하나 이상의 실시양태에 따라, 제2 전기 전도성 층 및 절연층은 에칭된다. 에칭은 패턴화된 방식으로 수행되고, 이때 패터닝은 에칭 마스크에 의해 미리 결정된다. 특히, 에칭 후에 제1 전기 전도성 층이 제자리에서 노출되도록, 제2 전기 전도성 층 및 절연층은 에칭 동안에 제자리에서 제1 전기 전도성 층으로부터 완전히 제거된다.
하나 이상의 실시양태에 따르면, 제1 전기 전도성 층은 에칭 동안에 손상 또는 제거되지 않거나 현저하게 손상 또는 제거되지 않는다. 특히, 제1 전기 전도성 층은, 연속적인, 패턴화되지 않은 또는 실질적으로 패턴화되지 않은 층으로서 유지된다.
하나 이상의 실시양태에 따라, 전압이 일정 시간 동안 제1 전기 전도성 층에 인가된다. 그래서, 제1 전기 전도성 층은 전기영동에 의해 제1 물질로 코팅된다. 제1 전기 전도성 층은 바람직하게는 절연층에 의해 덮어지지 않은 모든 영역에서 제1 물질로 코팅된다.
하나 이상의 실시양태에 따라, 전압이 제2 전기 전도성 층에 인가되고 제2 물질이 전기영동에 의해 제2 전기 전도성 층 상에 침착된다. 제2 전기 전도성 층은 여기서 바람직하게는 제1 물질을 포함하지 않는다. 달리 말하자면, 그래서, 제1 물질은 제1 전기 전도성 층 상에 선택적으로 침착되고 제2 물질은 바람직하게는 제2 전기 전도성 층 상에 선택적으로 침착된다.
하나 이상의 실시양태에서, 방법은 측방향으로 패턴화된 층, 특히 발광 물질 플레이트를 제조하도록 설계된다. 방법은 적어도 하기 단계를 포함한다:
- 캐리어 상면 상에 제1 전기 전도성 층을 갖는 캐리어를 제공하는 단계,
- 제1 전기 전도성 층 상에 절연층을, 그리고 절연층 상에 제2 전기 전도성 층을 적층하는 단계,
- 제2 전기 전도성 층 상에 에칭 마스크를 적층하고 패터닝하는 단계,
- 제2 전기 전도성 층 및 절연층을 에칭하고, 여기서 제1 전기 전도성 층은 연속적인 층으로서 유지되는 것인 단계,
- 제1 전기 전도성 층에 전압을 인가하고, 제1 전기 전도성 층을 제1 물질로 전기영동 코팅하는 단계, 및
- 제2 전기 전도성 층에 전압을 인가하고, 제2 전기 전도성 층을 제2 물질로 전기영동 코팅하는 단계.
하나 이상의 실시양태에 따라, 본원에서 기술되는 방법의 방법 단계는 명시된 순서로 수행된다. 대안적으로, 제1 및 제2 물질로의 코팅은 반대 순서로 수행될 수 있다.
특히 픽셀화된 발광 다이오드 칩의 경우에, 파장 변환을 위한 발광 물질이 의도적으로 패턴화된 방식으로 개별 또는 복수의 픽셀 상에 적용되어야 한다. 여기서 또한 종종 인접 픽셀들은 인접 픽셀들 사이에서의 광학적 누화(optical crosstalk)를 회피하기 위해 서로 광학적으로 단리될 필요가 있다. 이러한 서로간의 광학적 단리는, 예를 들어 점멸하는 인접 픽셀들 사이에서, 높은 콘트라스트를 가능하게 한다.
이러한 픽셀화된 발광 다이오드 칩은 예를 들어 비교적 작은 패턴 크기를 달성할 수 있도록 포토리소그래피에 의해 패턴화된다. 따라서 또한 광학적 단리를 위해 발광 다이오드 칩 물질 상에 적재된 발광 물질에 비교적 작은 패턴 크기를 동일한 방식으로 제공할 수 있어야 한다. 본원에 기술되는 방법을 통해, 포토리소그래피에 의해 제조된 마스크를 사용하여, 요구되는 정확도를 갖고서, 측방향으로 패턴화된 광학적 특징부, 예를 들어 발광 물질 영역 및 방사선-불투과성 영역을 갖는 층을 제조할 수 있다. 제1 전기 전도성 층 및 제2 전기 전도성 층은 따로따로 전기적으로 어드레싱가능(addressable)하기 때문에, 특히 제1 물질 및 제2 물질은 캐리어 상의 특정한 구역에 선택적으로 침착될 수 있다.
하나 이상의 실시양태에 따라, 측방향으로 패턴화된 층은 발광 물질 플레이트이다. 달리 말하자면, 그래서, 층은 하나 이상의 발광 물질을 포함한다. 발광 물질 플레이트는 발광 다이오드 칩과 같은 광전자 반도체 칩 상에 적층되도록 설계된다. 특히, 측방향으로 패턴화된 층은 픽-앤드-플레이스(pick-and-place) 공정에 의해 취급되도록 설계되고 충분히 기계적으로 안정하다.
하나 이상의 실시양태에 따라, 제1 물질은 발광 물질 또는 발광 물질 혼합물이거나 발광 물질 또는 발광 물질 혼합물을 포함한다. 하기 물질이 예를 들어 발광 물질로서 사용될 수 있다: 희토류 금속-도핑된 가넷(garnet), 희토류 금속-도핑된 알칼리토금속 황화물, 희토류 금속-도핑된 티오갈레이트, 희토류 금속-도핑된 알루민산염, 희토류 금속-도핑된 규산염, 희토류 금속-도핑된 오르토규산염, 희토류 금속-도핑된 염화규산염, 희토류 금속-도핑된 알칼리토금속 규소 질화물, 희토류 금속-도핑된 산질화물, 희토류 금속-도핑된 알루미늄 산질화물, 희토류 금속-도핑된 질화규소 또는 희토류 금속-도핑된 SiAlON 물질 및/또는 희토류 금속-도핑된 SiON 물질. Ce3+-도핑된 가넷, 예를 들어 YAG:Ce 및 LuAG:Ce가 발광 물질로서 특히 적합하다. Eu2+-도핑된 질화물, 예컨대 CaAlSiN3:Eu2+, (Ba,Sr)2Si5N8:Eu2+; Eu2+-도핑된 황화물, SiAlON:Eu2+, 오르토규산염, 예컨대 예를 들어 (Ba,Sr)2SiO4:Eu2+, 바륨 마그네슘 알루미네이트:Eu2+ 및/또는 할로인산염이 특히 또한 발광 물질로서 적합하다.
하나 이상의 실시양태에 따라, 제2 물질은 가시광을 반사 또는 흡수하는 물질이다. 특히, 반사 작용은 제2 물질을 둘러싸는 물질에 대한 굴절률 차와 연관되게 일어날 수 있다. 제2 물질은 예를 들어 하기 물질 중 하나를 포함하거나 하기 물질 중 하나이다: SiO2, Al2O3, TiO2, ZrO2, HfO2, 흑연, 카본블랙 또는 탄소 나노튜브. 대안적으로 또는 부가적으로, 제2 물질은 전이 금속 또는 희토류의 산화물, 황화물 및/또는 시안화물을, 특히 특정한 색을 설정하기 위한 무기 안료로서 포함한다.
하나 이상의 실시양태에 따라, 평면도에서 관찰 시, 에칭 단계 후에 제2 전기 전도성 층은 격자 형태를 취한다. 특히, 그래서, 제2 전기 전도성 층은 단일한 전기적 연접(contiguous) 패턴이다.
하나 이상의 실시양태에 따라, 제1 및 제2 물질로의 코팅 단계 전에 및 에칭 단계 후에, 제1 전기 전도성 층은 각 경우에 제2 전기 전도성 층에 의해 프레임(frame) 방식으로 둘러싸인 복수의 섬(island)-유사 구역에 의해 형성된다. 달리 말하자면, 평면도에서 관찰 시, 제1 전기 전도성 층은 제2 전기 전도성 층에 의해 형성된 격자의 망(mesh) 내에 위치한다. 제1 전기 전도성 층 및 제2 전기 전도성 층은 여기서 바람직하게는 캐리어 상면에 대해 평행한 두 개의 상이한 평면에 위치한다.
하나 이상의 실시양태에 따라, 제1 물질 및/또는 제2 물질은 입자의 형태로 침착된다. 입자는 각 경우에 균일한 물질에 의해 형성될 수 있다. 마찬가지로 입자는, 예를 들어, 이산화티타늄의 코어를 갖고 산화알루미늄 및/또는 산화규소의 코팅을 갖는 복합 입자일 수 있다.
하나 이상의 실시양태에 따라, 제1 물질의 입자의 평균 입자 직경은 제2 물질의 입자의 평균 입자 직경을 적어도 2 또는 3 또는 5 또는 10 배 초과한다. 달리 말하자면, 그래서, 제2 물질의 입자는 제1 물질의 입자보다 훨씬 더 작다.
하나 이상의 실시양태에 따라, 평면도에서 관찰 시, 제1 및 제2 전기 전도성 층은 함께, 에칭 단계 후에 및 코팅 단계 전에, 캐리어 상면을 완전히 덮는다. 달리 말하자면, 그래서, 평면도에서 관찰 시, 제1 및 제2 전기 전도성 층은 바로 이웃할 수 있다. 특히 절연층 때문에, 그래서, 평면도에서 관찰 시, 제1 전기 전도성 층과 제2 전기 전도성 층 사이에는 비전도성 중간 구역이 존재하지 않거나 많이 존재하지 않는다.
하나 이상의 실시양태에 따라, 제2 전기 전도성 층은 절연층과 함께, 제1 전기 전도성 층에 대해, 선택적으로 에칭가능하고, 특히 선택적으로 습식 화학적으로 또는 건식 화학적으로 에칭가능하다. "선택적으로 에칭가능한"이란 층 내에 존재하는 물질의 에칭률이 적어도 5 또는 10 또는 50 또는 100 배 서로 상이함을 의미할 수 있다.
하나 이상의 실시양태에 따라, 제1 및/또는 제2 물질로의 코팅 후에, 매트릭스 물질이 캐리어 상면 상에 적층된다. 매트릭스 물질은, 특히 단일한 연접 플레이트 형태의 연접한, 측방향으로 패턴화된 층을 제조할 수 있게 한다. 달리 말하자면, 그래서, 매트릭스 물질은 제1 물질과 제2 물질 사이의, 특히 각각의 입자들 사이의, 결합제를 구성한다. 매트릭스 물질 덕분에 틈새가 없는 연속적인 층이 달성가능하다. 매트릭스 물질은 예를 들어 가압 또는 이송 성형, 스핀-코팅 또는 분배에 의해 적층된다.
하나 이상의 실시양태에 따라, 매트릭스 물질은 스펙트럼의 가시광 범위에서 방사선-투과성이다. 매트릭스 물질은 마찬가지로 바람직하게는 내노화성을 갖는다. 매트릭스 물질은, 예를 들어, 실리콘, 실리콘 하이브리드 물질, 예컨대 실리콘/에폭시 하이브리드 물질, 폴리실라잔, 페릴렌 또는 저-융점 유리이다.
하나 이상의 실시양태에 따라, 매트릭스 물질은 제3 물질을 포함하거나 제3 물질이 매트릭스에 첨가된다. 제3 물질은 예를 들어 미립자 형태를 취한다. 매트릭스 물질의 입자의 직경은 예를 들어 제1 물질 및/또는 제2 물질의 입자의 직경과 동일한 크기 범위 내에 있다. 제3 물질은 추가의 발광 물질 또는 발광 물질 혼합물일 수 있다.
방법의 하나 이상의 실시양태에 따라, 캐리어를 제공하는 단계는 제1 전기 전도성 층을 캐리어 상면 상에 침착시킴을 포함한다. 캐리어는 여기서 바람직하게는 전기 절연성 물질로부터 형성된다. 제1 전기 전도성 층의 침착은 예를 들어, 제2 전기 전도성 층의 경우와 마찬가지로, 증기 침착, 기상 침착 또는 스퍼터링에 의해 수행된다.
하나 이상의 실시양태에 따라, 제1 전기 전도성 층은 투명한 전도성 산화물, 예컨대 ZnO 또는 인듐-주석 산화물, 약어로 ITO로부터 형성된다. 대안적으로, 제1 전기 전도성 층은 또한 금속 또는 복수의 금속을 포함할 수 있다.
하나 이상의 실시양태에 따라, 제1 전기 전도성 층은 최소 50㎚ 또는 75㎚ 또는 100㎚의 두께를 갖는다. 대안적으로 또는 부가적으로, 제1 전기 전도성 층의 이러한 두께는 최대 2㎛ 또는 1㎛ 또는 400㎚이다.
하나 이상의 실시양태에 따라, 절연층은 전기 절연성 산화물 또는 질화물 또는 산질화물로부터, 특히 산화규소 또는 질화규소 또는 산화알루미늄 또는 질화알루미늄으로부터 형성된다.
하나 이상의 실시양태에 따라, 절연층은 최소 100㎚ 또는 150㎚ 또는 200㎚ 및/또는 최대 1.5㎛ 또는 800㎚ 또는 500㎚의 두께를 갖는다.
하나 이상의 실시양태에 따라, 제2 전기 전도성 층은 하나 이상의 금속성 층을 포함한다. 예를 들어, 제2 전기 전도성 층은 티타늄, 텅스텐, 알루미늄 및/또는 칼슘을 함유한다. 대안적으로 또는 부가적으로, 제2 전기 전도성 층은 반도체 물질, 예컨대 규소 또는 갈륨 질화물을 포함할 수 있거나 그러한 물질로 이루어질 수 있다. 제2 전기 전도성 층은 투명한 전도성 산화물, 예컨대 산화아연으로부터 형성될 수도 있다. 제2 전기 전도성 층이 반도체 물질로부터 형성된 경우에, 도핑이 부가적으로 존재할 수 있다.
하나 이상의 실시양태에 따라, 제1 물질은 최소 2㎛ 또는 7㎛ 및/또는 최대 25㎛ 또는 13㎛의 평균 입자 직경을 갖는다. 대안적으로 또는 부가적으로, 제2 물질의 입자의 평균 직경은 최소 50㎚ 또는 100㎚ 또는 150㎚ 및/또는 최대 5㎛ 또는 1㎛ 또는 500㎚이다. d50 값이 특히 평균 입자 직경으로서 사용된다.
하나 이상의 실시양태에 따라, 완성된 측방향으로 패턴화된 층은 최소 10㎛ 또는 20㎛ 또는 30㎛의 두께를 갖는다. 대안적으로 또는 부가적으로, 이러한 두께는 최대 250㎛ 또는 150㎛ 또는 90㎛이다. 여기서 층의 두께는 일정한 두께일 수 있다. 대안적으로, 평면도에서 관찰 시, 층의 두께 부분은, 예를 들어 제2 전기 전도성 층과 동일한 방식으로, 의도적으로 패턴화될 수 있다.
하나 이상의 실시양태에 따라, 제1 및 제2 물질로 코팅한 후에 및 바람직하게는 매트릭스 물질을 적층한 후에, 제조된 측방향으로 패턴화된 층으로부터 캐리어를 제거한다. 예를 들어, 캐리어를 습식 화학적으로 탈거한다. 대안적으로, 캐리어를 광화학적으로 탈거할 수도 있다.
하나 이상의 실시양태에 따라, 캐리어의 탈거 후에, 제1 전기 전도성 층, 제2 전기 전도성 층 및/또는 절연층은 전기적으로 패턴화된 층 상에 부분적으로 또는 완전히 잔류한다. 특히, 제2 전기 전도성 층은 측방향으로 패턴화된 층 내에, 따라서 특히 발광 물질 플레이트 내에 존재할 수 있다. 특히 제2 전기 전도성 층의 이러한 잔류 구역이 의미하는 바는, 완성된 제품으로부터 그 방법을 또한 명백히 알 수 있다는 것이다.
광전자 반도체 소자가 추가로 제공된다. 반도체 소자는 상기 실시양태 중 하나 이상에 따른 방법에 의해 제조된 하나 이상의 발광 물질 플레이트를 포함한다. 그러므로 또한 방법의 양태는 반도체 소자에 대해 개시되며 그 반대도 성립된다.
하나 이상의 실시양태에서, 광전자 반도체 소자는 하나 이상의 광전자 반도체 칩, 특히 가시광을 생성하기 위한 하나 이상의 발광 다이오드 칩을 포함한다. 발광 다이오드 칩은 바람직하게는 청색광을 방출한다. 반도체 소자는 추가로 하나 이상의 발광 물질 플레이트를 함유한다. 발광 물질 플레이트는 발광 다이오드 칩 상에, 특히 주요 방사면 상에 적재된다. 발광 다이오드 칩은 여기서 복수의 개별 픽셀로 패턴화된다. 개별 픽셀 또는 개별 픽셀들의 군은 바람직하게는 따로따로 및 서로 독립적으로 전기적으로 구동될 수 있다.
하나 이상의 실시양태에 따라, 발광 다이오드 칩의 픽셀의 패터닝은 제1 물질을 갖는 구역 및 제2 물질을 갖는 구역에서의 발광 물질 플레이트의 패터닝에 상응한다. 예를 들어, 제1 물질만을 갖는 구역은 각 경우에 발광 픽셀 상에 위치한다. 광학적 단리를 위해 제2 물질만을 포함하는 발광 물질 플레이트의 서브-영역은 바람직하게는 인접 픽셀들 사이의 중간 구역 상에 위치한다. 이러한 방식으로, 제1 물질을 갖는 구역과 픽셀 사이에 1:1 할당이 달성될 수 있다. 따라서 방사선-불투과성 제2 물질은 인접 픽셀들 사이에서의 광학적 누화를 방지하기 위한 광학적 단리를 제공한다.
하나 이상의 실시양태에 따라, 평면도에서 관찰 시, 인접 픽셀들 사이의 평균 간격은 최소 1㎛ 또는 2㎛ 또는 3㎛ 또는 5㎛이다. 대안적으로 또는 부가적으로, 픽셀 간격은 최대 30㎛ 또는 15㎛ 또는 12㎛이다.
하나 이상의 실시양태에 따라, 평면도에서 관찰 시, 발광 물질 플레이트의 제2 물질을 갖는 구역은, 최대 3 또는 2 또는 1.5 또는 1.25 배의 허용오차로, 픽셀 간격과 동일한 폭을 갖는다. 달리 말하자면, 평면도에서 관찰 시, 제2 물질을 갖는 구역은 발광 다이오드 칩의 인접 픽셀들 사이의 간극과 동일한 정도로 연장될 수 있다.
하나 이상의 실시양태에 따라, 발광 다이오드 칩은 단일한 반도체 층 연속체(sequence)로부터 제조된다. 반도체 층 연속체는 특히 개질되지 않은 조성 및 동일한 층을 갖고서 전체 발광 다이오드 칩 상에서 연장된다. 여기서 바람직하게는 반도체 층 연속체는 정확히 하나의 성장 방향을 따라 연접 성장한다. 그래서, 발광 다이오드 칩 및 그의 픽셀은 예를 들어 반도체 층 연속체의 포토리소그래피에 의한 패터닝에 의해 제조되고, 여기서 반도체 층 연속체의 물질이 선택적으로 제거된 후에는 개별 픽셀은 더 이상 서로에 대해 움직이지 않는다. 달리 말하자면, 그래서, 픽셀은 재배열 공정 또는 재배치에 의해서가 아닌 오로지 연접 반도체 층 연속체의 에칭에 의해서만 제조되고 배치된다.
본원에서 기술되는 방법 및 본원에서 기술되는 광전자 반도체 소자는 도면과 관련하여 예시적인 실시양태의 도움을 받아 하기에 더 상세하게 설명될 것이다. 개별 도면에서 동일한 요소들은 동일한 도면부호로서 나타내어진다. 요소들 사이의 관계는 축척대로 도시되어 있지는 않지만, 오히려 개별 요소는 이해를 돕기 위해 과도하게 크게 도시되어 있다.
도면에서,
도 1은 본원에서 기술되는 방법의 방법 단계의 개략적인 단면도이고,
도 2는 본원에서 기술되는 방법을 위한 패턴화된 전기 전도성 층의 개략적인 평면도이고,
도 3은 본원에서 기술되는 광전자 반도체 소자의 개략적인 단면도이다.
도 1은 측방향으로 패턴화된 층을 위한 제조 방법을 도시한다. 마무리 가공된 측방향으로 패턴화된 층은 특히 바람직하게는 발광 물질 플레이트(1)이다.
도 1a에 따라, 캐리어(2)에는 캐리어 상면(20)이 제공된다. 캐리어(2)는, 예를 들어, 사파이어 웨이퍼이다. 그러나, 다른 전기 절연성 물질이 마찬가지로 사용될 수 있다. 제1 전기 전도성 층(21)이, 예를 들어 스퍼터링 또는 기상 침착에 의해, 캐리어 상면(20) 상에 적층된다. 제1 전기 전도성 층(21)은 예를 들어 ZnO로부터 형성되고 약 150㎚의 두께를 갖는다.
대안적으로, 전기 전도성 기판(2)을 또한 사용할 수 있다. 이러한 경우에, 제1 전기 전도성 층(21)은 캐리어(2) 및 캐리어 상면(20)의 일부이다.
도 1b는 절연층(23)이 제1 전기 전도성 층(21) 상에 침착된 것을 도시한다. 절연층(23)은 전기 절연성이다. 예를 들어, 절연층(23)은 Si3N4로부터 형성된다. 절연층(23)의 두께는 예를 들어 약 350㎚이다.
도 1c는 제2 전기 전도성 층(22)이 절연층(23) 상에 연속적으로 침착된 것을 도시한다. 예를 들어, 제2 전기 전도성 층(22)은 Ti/TiW:N으로부터 형성된다. 제2 전기 전도성 층(22)의 두께는 예를 들어 약 300㎚이다.
층(21, 23 및 22)은 연속적으로 서로의 바로 뒤에 위치한다. 층(21, 23 및 22)의 총 두께는 특히 최대 2㎛ 또는 1.5㎛ 또는 1㎛이다. 층(21, 23 및/또는 22)은 대안적으로 또는 부가적으로 레이저 가공 또는 기계적 스크라이빙(scribing)에 의해 패턴화될 수 있다.
도 1d에 도시된 바와 같이, 포토레지스트 층(30)이 층(21, 23 및 22) 상에 적층된다. 포토레지스트 층(30)은 층(21, 23 및 22)을 부분적으로 덮는 마스크(3)가 수득되는 방식으로 포토리소그래피에 의해 패턴화된다. 마스크(3)는 도 1e에 개략적으로 도시되어 있다.
도 1f는 절연층(23) 및 제2 전기 전도성 층(22)이 마스크(3)의 도움을 받아 에칭에 의해 패터닝된 것을 도시한다. 그 결과로서의 층(22 및 23)의 패턴은 여기서 바람직하게는 마스크(3)의 패턴에 상응한다. 에칭은 예를 들어 완충된 플루오린화수소산, 약어로 BOE를 사용하는 습식 화학적 에칭, 또는 예를 들어 플루오린 플라즈마를 사용하는 건식 화학적 에칭이다. 층(22 및 23)은 여기서 바람직하게는 제1 전기 전도성 층(21)에 대해 선택적으로 에칭가능하다.
캐리어 상면(20)에 대해 평행한 방향으로의 층(22 및 23)의 크기는 여기서 바람직하게는 층(22 및 23)의 총 두께보다 적어도 5 또는 10 또는 50 배 더 크다. 제1 전도성 층(21)의 노출된 구역의 평균 크기는, 캐리어 상면(20)에 대해 평행한 방향으로, 바람직하게는 최소 20㎛ 또는 50㎛ 또는 100㎛이다. 제1 전기 전도성 층(21)의 노출된 구역의 평균 크기는 특히 층(22 및 23)의 잔류 구역의 평균 크기를 적어도 5 또는 10 배 초과한다.
도 1f의 결과로서의 전기 전도성 층(21 및 22)의 패턴은 도 2에 따른 개략적인 평면도에 도시되어 있다. 제2 전기 전도성 층(22)은, 제1 전기 전도성 층(21)의 섬-유사, 예를 들어, 직사각형의 구역이 노출되어 있는 격자를 형성한다. 전기 전도성 층(21 및 22) 둘 다는 바람직하게는 각 경우에 연접하고/하거나 일체를 이룬 층이다.
임의로 제1 전기 전도성 층(21)의 일부 노출된 구역들 사이에 더 큰 간격이 제공될 수 있다. 측방향으로 패턴화된 코팅을 개별 발광 물질 플레이트(1)로 세분하기 위한 분리선(S)이 이러한 구역에 제공될 수 있다.
도 1g에 따라, 전압(U)이 제1 전기 전도성 층(21)에 인가된다. 제1 물질(4)의 입자가, 전기영동에 의해, 특히 전기영동 침지욕에서, 제1 전기 전도성 층(21)의 노출 구역 상에 침착된다. 제1 물질(4)은 바람직하게는 발광 물질 입자이다.
도면에서와는 달리, 발광 물질 입자(4)의 평균 직경은 바람직하게는 절연층(23)과 제2 전기 전도성 층(22)의 높이보다 확실히 더 크다. 캐리어 상면(20)에 평행한 방향으로의, 절연층(23) 및 제2 전기 전도성 층(22)의 잔류 영역의 측방향 크기는 바람직하게는 마찬가지로 발광 물질 입자(4)의 평균 직경보다 크거나 동일하다.
도 1h에 따라, 이어서 전압(U)이 제2 전기 전도성 층(22)에 인가되고 제2 물질(5)이 제2 전기 전도성 층(22) 상에 선택적으로 침착된다. 제2 물질(5)은 예를 들어 이산화티타늄 입자이다. 제2 물질(5)의 입자는 바람직하게는 제1 물질(4)의 입자보다 더 작은 직경을 갖는다.
도면에서와는 달리, 제2 물질(5)은 제1 물질(4)이 침착되기 전에 침착될 수도 있다. 추가로 임의로 제2 물질(5)의 얇은 연속적인 층이 캐리어(2)로부터 멀리 떨어진 제1 물질(4)의 한 면 상에 침착될 수 있다.
도 1i에 따라, 매트릭스 물질(6)이 제1 물질(4) 상에 및 제2 물질(5) 상에 적층된다. 제1 및 제2 물질(4 및 5)을 갖는 구역은 도 1i에서 점선에 의해 서로 개략적으로 분할되어 있다. 도면에서와는 달리, 캐리어(2)로부터 멀리 떨어진 발광 물질 플레이트(1)의 한 면은 패터닝되고 매끄러운 상면을 갖지 않을 수 있다.
도 1j에서, 캐리어(2)는 발광 물질 플레이트(1)로부터 제거되었다. 도면에서와는 달리, 제1 전기 전도성 층(21)은 바람직하게는 또한 물질(4 및 5)을 갖는 매트릭스 물질(6)로부터 완전히 제거되었다.
그러나, 임의로, 절연층(23) 및/또는 제2 전기 전도성 층(22)은 발광 물질 플레이트(1) 상에 부분적으로 또는 완전히 잔류할 수도 있는데, 도 1j를 참조하도록 한다. 그러나, 바람직하게는 층(22 및 23)의 물질은 발광 물질 플레이트(1)로부터 제거된다. 이러한 제거는, 예를 들어, 선택적 에칭에 의해 수행된다. 층(22 및 23)이 제거되는 경우에, 격자 패턴이 발광 물질 플레이트(1)의 저부 상에 잔류할 수 있다. 그래서, 이러한 격자 패턴은, 도 2에 도시된 바와 같이, 격자 패턴의 음각(negative)에 상응한다.
도 3은 광전자 반도체 소자(10)를 도시한다. 반도체 소자(10)는, 특히 도 1과 관련하여 제조된 바와 같은, 발광 물질 플레이트(1)를 포함한다. 도시를 단순화하기 위해, 층(22 및 23)의 제거로 인한 발광 물질 플레이트(1) 상의 격자-유사 패턴은 도시되어 있지 않다.
반도체 소자(10)는 추가로 발광 다이오드 칩(7)을 포함한다. 발광 다이오드 칩(7)은, 예를 들어 에칭에 의해, 개별 픽셀(70)로 패턴화된 반도체 층 연속체(71)를 포함한다. 픽셀(70)은, 바람직하게는 또한 픽셀들(70)의 전기 접속부를 함유하는 공통의 칩 캐리어(72) 상에 위치한다. 발광 다이오드 칩(7)은, 예를 들어, 문헌 US 2011/0241031 A1 또는 DE 10 2012 109 460 A1과 관련하여 기술된 바와 같은 칩이다. 이들 문헌의 개시 내용은 본원에 참조로 포함된다.
인접 픽셀들(70) 사이의 간격(D)은 예를 들어 약 5㎛이고 제2 물질(5)을 갖는 발광 물질 플레이트(1)의 구역의 폭에 상응한다. 중간층(23)이 바람직하게는 인접 픽셀들(70) 사이에 위치한다. 픽셀은 반도체 층 연속체(71) 내에서 중간층(23)에 의해 서로 광학적으로 단리될 수 있다.
발광 물질 플레이트(1)는, 예를 들어 접착제 층(8)에 의해, 반도체 층 연속체(21) 상에 적재된다. 접착제 층(8)은 바람직하게는 얇고, 바람직하게는 최대 5㎛ 또는 최대 1㎛의 두께를 갖는다. 접착제 층(8)은 바람직하게는 하나 이상의 투명한 방사선-투과성 물질로 이루어진다. 대안으로서, 발광 물질 플레이트(1)는, 예를 들어 부분적으로 가교된 상태로, 반도체 층 연속체(21) 상에 직접 적층될 수 있고, 후속적으로 결합을 형성하도록 완전 가교된다.
제1 물질(4)을 갖는 구역은 특히 반도체 층 연속체(71)로부터의 방사선을 상이한 추가의 파장의 방사선으로 부분적으로 파장 변환시킨다. 픽셀(70)은, 적어도 발광 물질 플레이트(1) 내에서 인접 픽셀들 사이에서의 광학적 누화가 크게 저감되거나 방지되도록, 제2 물질(5)을 갖는 구역에 의해 서로 광학적으로 단리된다.
본원에서 기술된 발명은 예시적인 실시양태와 관련하여 주어진 설명에 의해 제한되지 않는다. 오히려, 본 발명은, 특히 청구항의 양태들의 임의의 조합을 포함하여, 임의의 신규한 양태 및 양태들의 임의의 조합을, 심지어는 이러한 양태 또는 이러한 조합 그 자체가 청구항 또는 예시적인 실시양태에서 명확하게 명시되지 않더라도, 포함한다.
본 특허 출원은 독일 특허 출원 10 2014 100 542.2로부터 우선권을 주장하며, 상기 출원의 개시 내용은 본원에 참조로 포함된다.

Claims (13)

  1. - 캐리어 상면(20) 상에 제1 전기 전도성 층(21)을 갖는 캐리어(2)를 제공하는 단계,
    - 상기 제1 전기 전도성 층(21) 상에 절연층(23)을, 그리고 상기 절연층(23) 상에 제2 전기 전도성 층(22)을 적층하는 단계,
    - 상기 제2 전기 전도성 층(22) 상에 에칭 마스크(3)를 적층하고 패터닝하는 단계,
    - 상기 제2 전기 전도성 층(22) 및 상기 절연층(23)을 에칭하는 단계로서, 상기 제1 전기 전도성 층(21)은 연속적인 층으로서 유지되는, 에칭 단계,
    - 상기 제1 전기 전도성 층(21)에 전압을 인가하고, 상기 제1 전기 전도성 층(21)을 제1 물질(4)로 전기영동 코팅하는 단계, 및
    - 상기 제2 전기 전도성 층(22)에 전압을 인가하고, 상기 제2 전기 전도성 층(22)을 제2 물질(5)로 전기영동 코팅하는 단계를 포함하는, 측방향으로 패턴화된 층, 특히 발광 물질 플레이트(1)를 제조하는, 방법.
  2. 제1항에 있어서, - 상기 발광 물질 플레이트(1)가 상기 측방향으로 패턴화된 층으로서 제조되고,
    - 상기 제1 물질(4)이 발광 물질 또는 발광 물질 혼합물이고,
    - 상기 제2 물질(5)이 가시광을 반사 또는 흡수하는 물질을 함유하거나 그러한 물질이고,
    - 에칭 후에, 평면도에서 관찰 시, 상기 제1 전기 전도성 층(21)이 프레임 방식으로 둘러싸인 복수의 구역으로 세분되도록, 평면도에서 관찰 시 상기 제2 전기 전도성 층(22)이 격자를 형성하는, 방법.
  3. 제1항 또는 제2항에 있어서, 상기 제1 및 제2 물질(4, 5)이 각 경우에 입자로서 침착되고, 상기 제2 물질(5)의 입자의 평균 입자 직경이 상기 제1 물질(4)의 입자의 평균 입자 직경보다 적어도 3 배 작은, 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 에칭 후에, 평면도에서 관찰 시, 상기 제1 및 제2 전기 전도성 층(21, 22)이 함께 상기 캐리어 상면(20)을 완전히 덮는 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 전기 전도성 층(22) 및 상기 절연층(23)이 상기 제1 전기 전도성 층(21)에 대해 선택적으로 습식 화학적으로 에칭가능한, 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 측방향으로 패턴화된 층이 단일한 연접 플레이트(1)이도록, 코팅 후에, 상기 제1 및 제2 물질(4, 5) 상에 매트릭스 물질(6)을 배치하고, 상기 매트릭스 물질(6)은 실리콘, 실리콘/에폭시 하이브리드 물질, 폴리실라잔 및/또는 페릴렌을 함유하거나 이들로 이루어진, 방법.
  7. 제6항에 있어서, 상기 매트릭스 물질(6)에 입자 형태의 제3 물질(60)이 첨가되고, 상기 제3 물질(60)은 발광 물질 또는 발광 물질 혼합물인, 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 캐리어(2)를 제공하는 단계가 상기 캐리어 상면(20) 상에 제1 전기 전도성 층(21)을 침착시키는 단계를 포함하고, 상기 캐리어(2)는 전기 절연성인, 방법.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    - 상기 제1 전기 전도성 층(21)이 투명한 전도성 산화물을 포함하고, 50㎚ 내지 400㎚의 두께를 가지며,
    - 상기 절연층(23)이 산화규소 또는 질화규소로부터 형성되고, 150㎚ 내지 800㎚의 두께를 가지며,
    - 상기 제2 전기 전도성 층(21)이 Ti, W, Al 및/또는 Ca를 갖는 금속성 층을 포함하고, 50㎚ 내지 500㎚의 두께를 가지며,
    - 상기 제1 물질(4)이 발광 물질이고, 7㎛ 내지 13㎛의 평균 입자 직경을 가지며,
    - 상기 제2 물질(5)이 100㎚ 내지 500㎚의 평균 입자 직경을 가지며, 산화티타늄, 산화규소, 산화알루미늄, 카본블랙 또는 흑연이고,
    - 마무리 가공된 상기 발광 물질 플레이트(1)의 두께가 20㎛ 내지 150㎛인, 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 제1항에서 명시된 방법의 단계들을 명시된 순서로 수행하는, 방법.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 제1 및 제2 물질(4, 5)로 코팅한 후에, 제조된 측방향으로 패턴화된 층(1)으로부터 상기 캐리어(2)를 제거하고, 상기 제1 전기 전도성 층(21), 상기 제2 전기 전도성 층(22) 및/또는 상기 절연층(23)이 상기 측방향으로 패턴화된 층(1) 상에 부분적으로 또는 완전히 잔류하는, 방법.
  12. - 하나 이상의 발광 다이오드 칩(7),
    - 상기 발광 다이오드 칩(7) 상에 적층된, 제1항 내지 제11항 중 어느 한 항에 따른 방법에 의해 제조된 하나 이상의 발광 물질 플레이트(1)를 포함하고,
    상기 발광 다이오드 칩(7)은 복수의 개별 픽셀(70)을 포함하는, 광전자 반도체 소자(10).
  13. 제12항에 있어서, - 각 픽셀(70)마다 상기 제1 물질(4)을 갖는 정확히 하나의 구역이 연관되도록, 그리고 상기 제2 물질(5)이 인접 픽셀들(70) 사이에서의 광학적 누화(crosstalk)를 저감시키거나 방지하도록, 상기 발광 다이오드 칩(7)의 픽셀(70)의 패터닝이 상기 제1 및 제2 물질(4, 5)을 갖는 구역에서의 발광 물질 플레이트(1)의 패터닝에 상응하고,
    - 평면도에서 관찰 시, 인접 픽셀들(70) 사이의 픽셀 간격(D)이 2㎛ 내지 30㎛이고, 상기 제2 물질(5)을 갖는 구역의 폭은, 최대 2배의 허용오차를 갖는 픽셀 간격(D)과 동일하고,
    - 상기 발광 다이오드 칩(7)이, 단일하고 연접 성장된 반도체 층 연속체(71)로부터 제조된, 광전자 반도체 소자(10).
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