KR20160110511A - 3 소스 피연산자 부동 소수점 가산 프로세서, 방법, 시스템, 및 명령어 - Google Patents
3 소스 피연산자 부동 소수점 가산 프로세서, 방법, 시스템, 및 명령어 Download PDFInfo
- Publication number
- KR20160110511A KR20160110511A KR1020167023156A KR20167023156A KR20160110511A KR 20160110511 A KR20160110511 A KR 20160110511A KR 1020167023156 A KR1020167023156 A KR 1020167023156A KR 20167023156 A KR20167023156 A KR 20167023156A KR 20160110511 A KR20160110511 A KR 20160110511A
- Authority
- KR
- South Korea
- Prior art keywords
- floating
- point
- source
- instruction
- data element
- Prior art date
Links
- 238000007667 floating Methods 0.000 title claims abstract description 141
- 238000000034 method Methods 0.000 title claims description 63
- 230000004044 response Effects 0.000 claims abstract description 26
- VOXZDWNPVJITMN-ZBRFXRBCSA-N 17β-estradiol Chemical compound OC1=CC=C2[C@H]3CC[C@](C)([C@H](CC4)O)[C@@H]4[C@@H]3CCC2=C1 VOXZDWNPVJITMN-ZBRFXRBCSA-N 0.000 claims description 88
- 239000000654 additive Substances 0.000 claims description 22
- 230000000996 additive effect Effects 0.000 claims description 22
- 239000000872 buffer Substances 0.000 claims description 18
- 238000012545 processing Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 230000015654 memory Effects 0.000 description 134
- 238000007792 addition Methods 0.000 description 114
- 238000010586 diagram Methods 0.000 description 61
- 238000006073 displacement reaction Methods 0.000 description 40
- 230000000873 masking effect Effects 0.000 description 27
- 239000013642 negative control Substances 0.000 description 14
- 238000006243 chemical reaction Methods 0.000 description 13
- 238000004891 communication Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 8
- 230000001629 suppression Effects 0.000 description 8
- 239000003795 chemical substances by application Substances 0.000 description 7
- 230000007246 mechanism Effects 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 238000013519 translation Methods 0.000 description 6
- 230000006835 compression Effects 0.000 description 5
- 238000007906 compression Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 4
- 238000013500 data storage Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 230000002123 temporal effect Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 3
- 238000004590 computer program Methods 0.000 description 3
- 238000013501 data transformation Methods 0.000 description 3
- 101000974356 Homo sapiens Nuclear receptor coactivator 3 Proteins 0.000 description 2
- 101000912503 Homo sapiens Tyrosine-protein kinase Fgr Proteins 0.000 description 2
- 102100037226 Nuclear receptor coactivator 2 Human genes 0.000 description 2
- 102100022883 Nuclear receptor coactivator 3 Human genes 0.000 description 2
- 238000013459 approach Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000003416 augmentation Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 230000000644 propagated effect Effects 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000010367 cloning Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 238000013507 mapping Methods 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 229910052754 neon Inorganic materials 0.000 description 1
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 1
- 238000010606 normalization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000011232 storage material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
- G06F7/485—Adding; Subtracting
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/3012—Organisation of register space, e.g. banked or distributed register file
- G06F9/3013—Organisation of register space, e.g. banked or distributed register file according to data content, e.g. floating-point registers, address registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
- G06F9/3016—Decoding the operand specifier, e.g. specifier format
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30185—Instruction operation extension or modification according to one or more bits in the instruction, e.g. prefix, sub-opcode
Abstract
일 양태의 프로세서는 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자, 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자, 및 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시하는 3 소스 부동 소수점 가산 명령어를 디코딩하는 디코드 유닛을 포함한다. 실행 유닛이 상기 디코드 유닛과 연결된다. 상기 실행 유닛은, 상기 명령어에 응답하여, 상기 명령어에 의해 지시되는 목적지 피연산자에 결과를 저장한다. 상기 결과는 제1 부동 소수점 반올림 합계를 포함하는 결과 부동 소수점 데이터 요소를 포함한다. 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타낸다. 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타낸다.
Description
본 명세서에 기술된 실시예들은 일반적으로 프로세서에 관한 것이다. 특히, 본 명세서에 기술된 실시예들은 일반적으로 명령어에 응답하여 부동 소수점 숫자들을 가산하는 프로세서에 관한 것이다.
부동 소수점 숫자들은 프로세서, 컴퓨터 시스템, 및 다른 전자 디바이스에서 흔히 사용된다. 부동 소수점 숫자들의 한 가지 이점은 그것들이 광범위의 수치 값들이 비교적 콤팩트한 수치 포맷 및/또는 비트 수로 표현되는 것을 가능하게 한다는 점이다. 부동 소수점 숫자들은 부동 소수점 숫자의 부호부(sign), 가수부(significand), 및 지수부(exponent)로 알려진 몇몇 구성 필드들에 배분된 비트들을 가질 수 있다. 이 부호부, 가수부, 밑수(base), 및 지수부는 다음과 같이 관련될 수 있다:
A = (-1)부호부 * 가수부 * 밑수지수부
표현 "(-l)부호부"는 마이너스 1을 부호부의 거듭제곱으로 제곱한 것을 나타낸다. 이 표현은 부동 소수점 숫자가 플러스(+)인지 마이너스(-)인지를 평가한다. 예를 들어, 부호부가 정수 0일 때 부동 소수점 숫자는 플러스이고, 또는 부호부가 정수 1일 때 부동 소수점 숫자는 마이너스이다. 가수부는 부동 소수점 숫자의 정밀도를 주로 결정하는 길이의 숫자열을 포함한다. 가수부는 때때로 유효 숫자(significant digits), 계수(coefficient), 분수(fraction), 또는 가수(mantissa)로도 언급된다. 기숫점(radix point)(예를 들어, 10진수 포맷에 대한 10진 소수점(decimal point) 또는 2진수 포맷에 대한 2진 소수점(binary point)은 흔히 함축적으로 고정 위치에(예를 들어, 일부 경우에 함축적일 수 있는, 가수부의 가장 왼쪽 또는 가장 유의미한 숫자의 바로 오른쪽에) 존재하는 것으로 가정된다. 2진수에서 예시적인 가수부는 "1.10010010000111111011011"일 수 있다. 기숫점의 오른쪽의 가수부의 숫자들(예를 들어, "10010010000111111011011")은 분수 비트들을 나타낼 수 있다. 표현 "밑수지수부"는 밑수를 지수부의 거듭제곱으로 제곱한 것을 나타낼 수 있다. 밑수는 흔히 밑수 2(2진수의 경우), 밑수 10(10진수의 경우), 또는 밑수 16(16진수의 경우)이다. 밑수는 때때로 기수(radix)로 언급된다. 지수부는 지수(characteristic) 또는 스케일(scale)로도 언급된다. 밑수를 지수부의 거듭제곱으로 제곱하면 기숫점이 (예를 들어, 함축적인 또는 가정된 출발 위치로부터) 지수부 개수의 숫자만큼 이동한다. 기숫점은 지수부가 플러스이면 오른쪽으로 이동되고, 또는 지수부가 마이너스이면 왼쪽으로 이동된다.
IEEE(Institute of Electrical and Electronics Engineers)는 표준 IEEE 754에서 몇 개의 상이한 부동 소수점 포맷을 표준화하였다. 대표적으로, 단정밀도 부동 소수점 포맷은 32 비트를 가지며 비트 [22:0]에서 23 비트 가수부, 비트 [30:23]에서 8 비트 지수부, 및 비트 [31]에서 1 비트 부호부를 포함한다. 배정밀도(배정밀도) 부동 소수점 포맷은 64 비트를 가지며 비트 [51:0]에서 52 비트 가수부, 비트 [62:52]에서 11 비트 지수부, 및 비트 [63]에서 1 비트 부호부를 포함한다. 예를 들어, 반정밀도(half precision) 부동 소수점, 확장 배정밀도(extended 배정밀도) 부동 소수점, 및 4배정밀도(quadruple precision) 부동 소수점 포맷들과 같은, 다른 부동 소수점 포맷들도 공지되어 있다. 부동 소수점 숫자들 및 포맷들에 대한 추가 세부 사항들은, 원한다면, IEEE 754에서 입수할 수 있다.
본 발명은 실시예들을 예시하는 데 사용되는 첨부 도면들 및 이하의 설명을 참조하여 최상으로 이해될 수 있다. 도면에서:
도 1은 3 소스 부동 소수점 가산 명령어의 일 실시예를 수행하도록 동작 가능한 프로세서의 일 실시예의 블록도이다.
도 2는 3 소스 부동 소수점 가산 명령어의 일 실시예를 수행하는 방법의 일 실시예의 블록 흐름도이다.
도 3은 패킹된(packed) 3 소스 부동 소수점 선택적으로 마스킹되는 가산 연산의 일 실시예의 블록도이다.
도 4는 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 가산 연산의 일 실시예의 블록도이다.
도 5는 패킹된 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는(부정 제어되는) 가산 연산의 일 실시예의 블록도이다.
도 6은 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는 가산 연산의 일 실시예의 블록도이다.
도 7은 3 소스 부동 소수점 가산기의 일 실시예의 블록도이다.
도 8은 직렬로 함께 연결된 2 소스 부동 소수점 가산기들의 쌍의 일 실시예의 블록도이다.
도 9는 출력을 입력과 연결하는 재순환 경로를 가진 2 소스 부동 소수점 가산기의 일 실시예의 블록도이다.
도 10은 3 소스 부동 소수점 가산 명령어에 대한 적합한 명령어 포맷의 일 실시예의 블록도이다.
도 11은 패킹된 데이터 레지스터들의 적합한 세트의 일 실시예의 블록도이다.
도 12는 마스크 비트의 수가 패킹된 데이터 폭 및 데이터 요소 폭에 의존하는 것을 보여주는 표이다.
도 13은 연산 마스크 레지스터들의 적합한 세트의 일 실시예의 블록도이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그 명령어 템플릿들을 도시하는 블록도들이다.
도 15a는 본 발명의 실시예들에 따른, 예시적인 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다.
도 15b는 본 발명의 일 실시예에 따른, 전체 오피코드 필드(full opcode field)를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 15c는 본 발명의 일 실시예에 따른, 레지스터 인덱스 필드를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 15d는 본 발명의 일 실시예에 따른, 증대(augmentation) 연산 필드를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 16은 레지스터 아키텍처의 일 실시예의 블록도이다.
도 17a는 순차 파이프라인의 일 실시예 및 레지스터 리네이밍 비순차 발행/실행 파이프라인(register renaming out-of-order issue/execution pipeline)의 일 실시예를 도시하는 블록도이다.
도 17b는 실행 엔진 유닛에 연결된 프런트 엔드 유닛 - 이들 양자는 메모리 유닛에 연결됨 - 을 포함하는 프로세서 코어의 일 실시예의 블록도이다.
도 18a는 단일 프로세서 코어의 일 실시예를, 온-다이(on-die) 인터커넥트 네트워크로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시하는 블록도이다.
도 18b는 도 18a의 프로세서 코어의 일부의 확대도의 일 실시예의 블록도이다.
도 19는 하나보다 많은 코어를 가질 수 있고, 통합된 메모리 컨트롤러를 가질 수 있으며, 통합된 그래픽스를 가질 수 있는 프로세서의 일 실시예의 블록도이다.
도 20은 컴퓨터 아키텍처의 제1 실시예의 블록도이다.
도 21은 컴퓨터 아키텍처의 제2 실시예의 블록도이다.
도 22는 컴퓨터 아키텍처의 제3 실시예의 블록도이다.
도 23은 컴퓨터 아키텍처의 제4 실시예의 블록도이다.
도 24는 본 발명의 실시예들에 따른, 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 이용의 블록도이다.
도 1은 3 소스 부동 소수점 가산 명령어의 일 실시예를 수행하도록 동작 가능한 프로세서의 일 실시예의 블록도이다.
도 2는 3 소스 부동 소수점 가산 명령어의 일 실시예를 수행하는 방법의 일 실시예의 블록 흐름도이다.
도 3은 패킹된(packed) 3 소스 부동 소수점 선택적으로 마스킹되는 가산 연산의 일 실시예의 블록도이다.
도 4는 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 가산 연산의 일 실시예의 블록도이다.
도 5는 패킹된 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는(부정 제어되는) 가산 연산의 일 실시예의 블록도이다.
도 6은 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는 가산 연산의 일 실시예의 블록도이다.
도 7은 3 소스 부동 소수점 가산기의 일 실시예의 블록도이다.
도 8은 직렬로 함께 연결된 2 소스 부동 소수점 가산기들의 쌍의 일 실시예의 블록도이다.
도 9는 출력을 입력과 연결하는 재순환 경로를 가진 2 소스 부동 소수점 가산기의 일 실시예의 블록도이다.
도 10은 3 소스 부동 소수점 가산 명령어에 대한 적합한 명령어 포맷의 일 실시예의 블록도이다.
도 11은 패킹된 데이터 레지스터들의 적합한 세트의 일 실시예의 블록도이다.
도 12는 마스크 비트의 수가 패킹된 데이터 폭 및 데이터 요소 폭에 의존하는 것을 보여주는 표이다.
도 13은 연산 마스크 레지스터들의 적합한 세트의 일 실시예의 블록도이다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른, 일반 벡터 친화형 명령어 포맷 및 그 명령어 템플릿들을 도시하는 블록도들이다.
도 15a는 본 발명의 실시예들에 따른, 예시적인 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다.
도 15b는 본 발명의 일 실시예에 따른, 전체 오피코드 필드(full opcode field)를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 15c는 본 발명의 일 실시예에 따른, 레지스터 인덱스 필드를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 15d는 본 발명의 일 실시예에 따른, 증대(augmentation) 연산 필드를 구성하는 특정 벡터 친화형 명령어 포맷의 필드들을 도시하는 블록도이다.
도 16은 레지스터 아키텍처의 일 실시예의 블록도이다.
도 17a는 순차 파이프라인의 일 실시예 및 레지스터 리네이밍 비순차 발행/실행 파이프라인(register renaming out-of-order issue/execution pipeline)의 일 실시예를 도시하는 블록도이다.
도 17b는 실행 엔진 유닛에 연결된 프런트 엔드 유닛 - 이들 양자는 메모리 유닛에 연결됨 - 을 포함하는 프로세서 코어의 일 실시예의 블록도이다.
도 18a는 단일 프로세서 코어의 일 실시예를, 온-다이(on-die) 인터커넥트 네트워크로의 그것의 접속 및 레벨 2(L2) 캐시의 그것의 로컬 서브세트와 함께 도시하는 블록도이다.
도 18b는 도 18a의 프로세서 코어의 일부의 확대도의 일 실시예의 블록도이다.
도 19는 하나보다 많은 코어를 가질 수 있고, 통합된 메모리 컨트롤러를 가질 수 있으며, 통합된 그래픽스를 가질 수 있는 프로세서의 일 실시예의 블록도이다.
도 20은 컴퓨터 아키텍처의 제1 실시예의 블록도이다.
도 21은 컴퓨터 아키텍처의 제2 실시예의 블록도이다.
도 22는 컴퓨터 아키텍처의 제3 실시예의 블록도이다.
도 23은 컴퓨터 아키텍처의 제4 실시예의 블록도이다.
도 24는 본 발명의 실시예들에 따른, 소스 명령어 세트에서의 바이너리 명령어들을 타깃 명령어 세트에서의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 이용의 블록도이다.
본 명세서에는 3 소스 피연산자 부동 소수점 가산 명령어들, 이러한 명령어들을 실행하는 프로세서들, 이러한 명령어들을 처리하거나 또는 실행할 때 프로세서들에 의해 수행되는 방법들 및 이러한 명령어들을 처리하거나 또는 실행하기 위해 하나 이상의 프로세서들을 통합하는 시스템들이 개시된다. 이하의 설명에서는, 많은 특정 세부 사항들이 제시된다(예를 들어, 특정 명령어 연산들, 데이터 포맷들, 프로세서 구성들, 마이크로아키텍처의 세부 사항들, 연산들의 시퀀스들 등). 그러나, 실시예들은 이러한 특정 세부 사항들 없이도 실시될 수 있다. 다른 경우들에서, 본 설명의 이해를 불명료하게 하는 것을 방지하기 위해서 잘 알려진 회로들, 구조들, 및 기술들은 상세하게 제시되지 않았다.
도 1은 3 소스 부동 소수점 가산 명령어(102)의 일 실시예를 수행하도록 동작 가능한 프로세서(100)의 일 실시예의 블록도이다. 일부 실시예들에서, 프로세서는 (예를 들어, 데스크톱, 랩톱 또는 다른 컴퓨터들에 자주 사용되는 타입의) 범용 프로세서일 수 있다. 대안적으로, 프로세서는 특수 목적 프로세서일 수 있다. 적합한 특수 목적 프로세서들의 예들은, 그래픽 프로세서들, 네트워크 프로세서들, 통신 프로세서들, 암호화 프로세서들, 코프로세서들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들) 및 컨트롤러들(예를 들어, 마이크로컨트롤러들)을 포함하지만, 이에 한정되지는 않는다. 프로세서는 다양한 CISC(complex instruction set computing) 프로세서들, 다양한 RISC(reduced instruction set computing) 프로세서들, 다양한 VLIW(very long instruction word) 프로세서들, 이들의 다양한 하이브리드들, 또는 다른 타입들의 프로세서들 중 임의의 것일 수 있다.
동작 동안, 프로세서(100)는 3 소스 부동 소수점 가산 명령어(102)의 실시예를 수신할 수 있다. 예를 들어, 3 소스 부동 소수점 가산 명령어는 명령어 페치 유닛, 명령어 큐, 또는 그와 유사한 것으로부터 수신될 수 있다. 3 소스 부동 소수점 가산 명령어는 매크로명령어, 어셈블리 언어 명령어, 머신 코드 명령어 또는 프로세서의 명령어 세트의 명령어 또는 제어 신호를 나타낼 수 있다. 일부 실시예들에서, 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자(112)를 명시적으로 특정하거나(예를 들어, 하나 이상의 필드 또는 비트들의 세트를 통하여), 또는 다르게 지시(예를 들어, 암시적으로 지시하는, 에뮬레이션 레지스터 매핑을 통하여 그 레지스터에 매핑되는, 등등)할 수 있고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자(114)를 특정하거나 또는 다르게 지시할 수 있고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자(116)를 특정하거나 또는 다르게 지시할 수 있고, 결과(118)가 저장될 목적지 피연산자(예를 들어, 목적지 스토리지 위치)를 특정하거나 또는 다르게 지시할 수 있다.
다시 도 1을 참조하면, 프로세서는 디코드 유닛 또는 디코더(104)를 포함한다. 디코드 유닛은 3 소스 부동 소수점 가산 명령어(102)를 수신하고 디코딩할 수 있다. 디코드 유닛은 3 소스 부동 소수점 가산 명령어를 반영하고, 나타내고, 그리고/또는 3 소스 부동 소수점 가산 명령어로부터 유도되는 하나 이상의 마이크로명령어들, 마이크로연산들, 마이크로코드 엔트리 포인트들, 디코딩된 명령어들 또는 제어 신호들, 또는 다른 상대적으로 하위 레벨의 명령어들 또는 제어 신호들을 출력할 수 있다. 하나 이상의 하위 레벨의 명령어들 또는 제어 신호들은 하나 이상의 하위 레벨(예를 들어, 회로 레벨 또는 하드웨어 레벨) 연산을 통해 상위 레벨 3 소스 부동 소수점 가산 명령어를 구현할 수 있다. 일부 실시예들에서, 디코드 유닛은, 명령어를 수신하는 하나 이상의 입력 구조들(예를 들어, 포트(들), 인터커넥트(들), 인터페이스), 입력 구조들과 연결되어 명령어를 수신하고, 인식하고, 하나 이상의 대응하는 하위 레벨의 명령어들 또는 제어 신호들로 디코딩하는 명령어 인식 및 디코드 로직, 및 명령어 인식 및 디코드 로직과 연결되어 하나 이상의 대응하는 하위 레벨의 명령어들 또는 제어 신호들을 출력하는 하나 이상의 출력 구조들(예를 들어, 포트(들), 인터커넥트(들), 인터페이스)을 포함할 수 있다. 디코드 유닛은, 마이크로코드 판독 전용 메모리들(ROM들), 룩업 테이블들, 하드웨어 구현들, 프로그램 가능 로직 어레이들(PLA들), 및 관련 기술분야에 공지된 다른 메커니즘들을 포함하지만 이에 한정되지는 않는 다양한 상이한 메커니즘들을 이용하여 구현될 수 있다.
일부 실시예들에서, 3 소스 부동 소수점 가산 명령어가 디코드 유닛에 직접 제공되는 것 대신에, 명령어 에뮬레이터, 번역기, 모퍼(morpher), 해석기 또는 다른 명령어 변환 모듈이 선택적으로 이용될 수 있다. 다양한 상이한 타입의 명령어 변환 모듈들이 관련 기술분야에 공지되어 있으며, 소프트웨어, 하드웨어, 펌웨어 또는 이들의 조합으로 구현될 수 있다. 일부 실시예들에서, 명령어 변환 모듈은 (예를 들어, 정적, 동적 또는 실행 시간 명령어 에뮬레이션 모듈로서) 프로세서 외부에, 예를 들어 별개의 다이 상에 그리고/또는 메모리 내에 위치될 수 있다. 예로서, 명령어 변환 모듈은, 제1 명령어 세트의 것일 수 있는 3 소스 부동 소수점 가산 명령어를 수신할 수 있고, 이 3 소스 부동 소수점 가산 명령어를, 제2 상이한 명령어 세트의 것일 수 있는 하나 이상의 대응하는 또는 유도되는 중간 명령어들 또는 제어 신호들로, 에뮬레이트하거나, 번역하거나, 모프(morph)하거나, 해석하거나 또는 다르게 변환할 수 있다. 제2 명령어 세트의 하나 이상의 중간 명령어들 또는 제어 신호들은 디코드 유닛에 제공될 수 있고, 디코드 유닛은 수신된 제2 명령어 세트의 하나 이상의 명령어들 또는 제어 신호들을 프로세서의 네이티브 하드웨어(예를 들어, 하나 이상의 실행 유닛들)에 의해 실행될 수 있는 하나 이상의 하위 레벨의 명령어들 또는 제어 신호들로 디코딩할 수 있다.
프로세서는 또한 레지스터들의 세트(110)를 포함한다. 레지스터들 각각은 부동 소수점 데이터를 저장하도록 동작 가능한 온-다이 스토리지 위치를 나타낼 수 있다. 예로서, 레지스터는 부동 소수점 데이터 요소들을 저장하도록 동작 가능한 부동 소수점 레지스터들, 패킹된 또는 스칼라 부동 소수점 데이터 요소들을 저장하도록 동작 가능한 패킹된 데이터 레지스터들, 또는 그와 유사한 것일 수 있다. 레지스터들은 소프트웨어 및/또는 프로그래머에게 보이는 그리고/또는 피연산자들을 식별하기 위해 프로세서의 명령어 세트의 명령어들에 의해 지시된 레지스터들인 아키텍처 또는 아키텍처-가시적(architecturally-visible) 레지스터들(예를 들어, 아키텍처 레지스터 파일)을 나타낼 수 있다. 이들 레지스터들은 주어진 마이크로아키텍처에서의 다른 비아키텍처(non-architectural) 또는 비아키텍처 가시적 레지스터들(non-architecturally visible registers)(예를 들어, 임시 레지스터들, 재정렬 버퍼들, 리타이어먼트 레지스터들, 등)에 대조된다. 레지스터들은 공지된 기술들을 이용하여 상이한 마이크로아키텍처들로 상이한 방식들로 구현될 수 있고, 임의의 특별한 타입의 회로에 한정되지 않는다. 적합한 타입의 레지스터들의 예들은 전용 물리 레지스터들, 레지스터 리네이밍을 이용하는 동적으로 할당된 물리 레지스터들, 및 이들의 조합들을 포함하지만, 이에 한정되지는 않는다.
일부 실시예들에서, 제1 소스 피연산자(112)는 선택적으로 세트의 제1 레지스터에 저장될 수 있고, 제2 소스 피연산자(114)는 선택적으로 세트의 제2 레지스터에 저장될 수 있고, 제3 소스 피연산자(116)는 선택적으로 세트의 제3 레지스터에 저장될 수 있고, 목적지 피연산자는 선택적으로 세트의 제4 레지스터에 저장될 수 있다. 일부 경우에, 목적지 피연산자를 위해 이용되는 레지스터는 제1, 제2, 및 제3 소스 피연산자들을 위해 이용되는 레지스터들과 상이할 수 있다. 다른 경우에, 소스 피연산자들 중 하나를 위해 이용되는 레지스터는 목적지 피연산자를 위해 재사용될 수 있다(예를 들어, 결과는 소스 피연산자들 중 하나 위에 덮어쓰기될 수 있다). 대안적으로, 이들 피연산자들 중 하나 이상을 위해 메모리 위치들 또는 다른 스토리지 위치들이 선택적으로 이용될 수 있다.
다시 도 1을 참조하면, 실행 유닛(106)은 디코드 유닛(104) 및 레지스터들의 세트(110)와 연결된다. 일부 실시예들에서, 아래에서 더 기술되는 바와 같이, 실행 유닛은 또한 선택적 패킹된 데이터 연산 마스크 레지스터(120) 및/또는 선택적 패킹된 데이터 연산 마스크(122)와 연결될 수 있는데, 이것이 필수는 아니다. 실행 유닛은 3 소스 부동 소수점 가산 명령어를 나타내는 그리고/또는 3 소스 부동 소수점 가산 명령어로부터 유도되는 하나 이상의 디코딩된 또는 다르게 변환된 명령어들 또는 제어 신호들을 수신할 수 있다. 실행 유닛은 또한 적어도 제1 부동 소수점 데이터 요소를 가진 제1 소스 피연산자(112), 적어도 제2 부동 소수점 데이터 요소를 가진 제2 소스 피연산자(114), 및 적어도 제3 부동 소수점 데이터 요소를 가진 제3 소스 피연산자(116)를 수신할 수 있다. 실행 유닛은 3 소스 부동 소수점 가산 명령어에 응답하여 그리고/또는 3 소스 부동 소수점 가산 명령어의 결과로서(예를 들어, 그 명령어로부터 직접적으로 또는 간접적으로(예를 들어, 에뮬레이션을 통하여) 디코딩된 하나 이상의 명령어 또는 제어 신호에 응답하여) 그 명령어에 의해 지시된 목적지 피연산자에 결과(118)를 저장하도록 동작 가능하다. 일부 실시예들에서, 결과는 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함할 수 있다. 일부 실시예들에서, 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 적어도 포함할 수 있다. 제1 부동 소수점 반올림 합계는 부동 소수점 숫자이고 적절한 경우 부동 소수점 반올림을 이용하여 반올림되었다. 일부 실시예들에서, 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 제3 부동 소수점 데이터 요소의 가산적 결합(additive combination)을 나타낼 수 있다. 일부 실시예들에서, 제2 부동 소수점 반올림 합계는 제1 부동 소수점 데이터 요소와 제2 부동 소수점 데이터 요소의 가산적 결합을 나타낼 수 있다. 일부 실시예들에서, 결과는 도 3-6 중 임의의 도면에 대하여 도시되고 기술된 것들 중 임의의 것일 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다.
명확성을 위해, 본 명세서에서 사용될 때, 제1 값과 제2 값의 "가산적 결합"이라는 용어는 제1 및 제2 값들 중 어느 것도 부정(negate)되지 않게 하거나, 그 중 어느 하나가 부정되게 하거나, 둘 다가 부정되게 하는 합계를 언급하기 위해 사용된다. 예를 들어, 제2 부동 소수점 반올림 합계와 제3 부동 소수점 데이터 요소의 가산적 결합은 제2 부동 소수점 반올림 합계에 제3 부동 소수점 데이터 요소를 더한 합계, 또는 제3 부동 소수점 데이터 요소의 부정에 제2 부동 소수점 반올림 합계를 더한 합계를 포함할 수 있다. 마찬가지로, 제1 및 제2 부동 소수점 데이터 요소들의 가산적 결합은 제2 부동 소수점 데이터 요소에 제1 부동 소수점 데이터 요소를 더한 합계, 제2 부동 소수점 데이터 요소의 부정에 제1 부동 소수점 데이터 요소를 더한 합계, 제2 부동 소수점 데이터 요소의 부정에 제1 부동 소수점 데이터 요소의 부정을 더한 합계, 또는 제2 부동 소수점 데이터 요소에 제1 부동 소수점 데이터 요소의 부정을 더한 합계를 포함할 수 있다. 아래에 더 설명되는 바와 같이, 전부는 아니지만 일부 실시예들은 선택적으로 데이터 요소들 중 어느 하나, 2개, 또는 전부가 가산 에 앞서 선택적으로 부정되게 할 수 있지만, 이것이 필수는 아니다(예를 들어, 또 다른 실시예는 그러한 부정에 대한 능력을 허용하지 않는다).
유리하게는, 3 소스 부동 소수점 가산 명령어는 단일 명령어(예를 들어, 매크로명령어, 명령어 세트의 명령어, 등)의 실행의 범위(confines) 내에서 2개의 가산 을 수행할 수 있다. 전통적으로는, 2개의 상이한 명령어가 요구될 것이다. 하나의 명령어로 양쪽 모두의 가산을 수행하는 능력은 특정 성능 및/또는 전력 이점들을 제공하는 경향이 있을 수 있다. 한편으로는, 양쪽 모두의 가산은, 2개의 개별 명령어를 디코딩하는 대신에, 단일 명령어를 디코딩하는 것을 통하여 수행될 수 있다. 이것은 또 다른 명령어를 위해 디코딩 슬롯을 자유롭게 함으로써 명령어 디코딩 스루풋을 증가시키는 데 도움이 될 수 있다. 이것은 또한 2개의 가산 을 달성하기 위해 하나 적은 명령어가 디코딩되므로 전력 소비의 양을 감소시키는 데 도움이 될 수 있다. 또한 2개의 가산 중 하나의 중간 합계를 아키텍처 레지스터에 기입하고 그 후 제2 가산 을 수행하기 위해 아키텍처 레지스터로부터 그 중간 합계를 판독하는 것을 방지함으로써 성능 향상이 달성될 수 있다. 아키텍처 레지스터로부터의 이러한 기입들 및 판독들은 일반적으로 추가적인 시간 또는 대기 시간(예를 들어, 대략 수 개의 클록 사이클)을 초래할 것이다. 이것은 또한 아키텍처 레지스터를 구속하는 것을 방지하는 데 도움이 되고 레지스터 리네이밍 연산들의 수를 감소시키는 데 도움이 될 수 있다. 판독, 기입, 및 레지스터 리네이밍 연산들을 제거하는 것은 또한 전력 소비를 감소시키는 데 도움이 될 수 있다. 특정 프로세서들에 대해, 전력 소비 자체를 감소시키는 것이 성능 증가로 이어질 수 있는데, 그 이유는 특정 프로세서들(예를 들어, 특히 고성능 계산에 사용되는 것들)은 이용 가능한 전력 소비 엔벨로프에 의해 제한되는 성능을 가지는 경향이 있을 수 있기 때문이다. 따라서, 전력 소비를 감소시키는 것도 성능 증가로 이어질 수 있다.
부동 소수점 연산(예를 들어, 부동 소수점 가산)의 정확한 결과가 가수부에 있는 숫자들보다 더 많은 숫자들을 필요로 할 때 부동 소수점 반올림이 이용될 수 있다. 일부 실시예들에서, 결과는, 단일 부동 소수점 반올림 연산 대신에, 2개의 상이한 부동 소수점 반올림 연산을 반영할 수 있다. 구체적으로, 제1 및 제2 부동 소수점 데이터 요소들을 수반하는 합계에 대해 제1 초기 부동 소수점 반올림 연산을 수행하여 제1 반올림 합계를 생성할 수 있고, 그 후 제3 부동 소수점 데이터 요소와 제1 반올림 합계의 합계에 대해 제2의 후속 부동 소수점 반올림 연산을 수행할 수 있다. 아래에 더 설명되는 바와 같이, 이 2개의 부동 소수점 반올림 연산은 명령어의 마이크로아키텍처 구현을 반영할 수 있다. 예를 들어, 일부 실시예들에서, 명령어를 구현하기 위해 이용되는 마이크로아키텍처는 3개의 부동 소수점 값들의 동시 가산이 가능하지 않은 로직을 이용할 수 있다. 한 예로서, 아래에 더 설명되는 바와 같이, 2개의 부동 소수점 가산기가 직렬로 이용될 수 있고, 각각은 단지 2개의 부동 소수점 값들의 동시 가산 을 수행한다. 예를 들어, 제1 가산기에서 2개의 부동 소수점 값들의 합계가 수행될 수 있고, 그 후 그 합계에 대해 제1 부동 소수점 반올림 연산이 수행될 수 있고, 그 후 제2 가산기에서 제3 부동 소수점 값과 반올림 합계의 합계가 수행될 수 있고, 그 후 제2 가산기의 합계 출력에 대해 제2 반올림 연산이 수행될 수 있다.
또 다른 예로서, 아래에 더 설명되는 바와 같이, 단일 부동 소수점 가산기가 재순환으로 이용될 수 있고, 그 가산기를 통한 각각의 사이클 또는 패스 동안에 단지 2개의 부동 소수점 값들의 동시 가산이 수행될 수 있다. 예를 들어, 하나의 패스에서 2개의 부동 소수점 값들의 합계가 수행될 수 있고, 그 후 그 합계에 대해 제1 부동 소수점 반올림 연산이 수행될 수 있고, 그 후 제2 패스에서 제3 부동 소수점 값과 제1 패스로부터의 반올림 합계의 합계가 수행될 수 있고, 그 후 제2 패스에서의 가산기의 출력에 대해 제2 반올림 연산이 수행될 수 있다. 아래 더 상세히 설명되는 바와 같이, 이러한 마이크로아키텍처 구현들에는, 예를 들어, 3개의 부동 소수점 값들의 동시 가산 을 수행하기 위해 특수 목적 및/또는 일반적으로 큰 또는 복잡한 로직을 포함시킬 필요를 방지하는 것과 같은 이점들이 존재한다. 2개의 부동 소수점 반올림 연산들을 수반하는 결과들은 단일 반올림 연산이 수행되는 경우와는 약간 상이하고, 그러한 마이크로아키텍처 구현들을 반영할 수 있다.
일부 실시예들에서, 반올림의 양쪽 모두의 발생에 대해 동일한 타입의 반올림 연산 또는 반올림 모드가 이용될 수 있다. 상이한 타입의 반올림 연산들 또는 반올림 모드들이 다양한 실시예들에 적합하다. 적합한 반올림 모드들의 예들은 다음과 같은 것들을 포함하지만, 이들에 한정되지는 않는다: (1) 가장 가까운 값으로 반올림하고, 가장 가까운 값이 2개인 경우 짝수로 반올림(round to nearest with ties to even); (2) 마이너스 무한대 방향으로 반올림 내림 처리(round down toward negative infinity); (3) 플러스 무한대 방향으로 반올림 올림 처리(round up toward positive infinity); 및 (4) 끝은 잘라내고 0의 방향으로 반올림(round toward zero with truncate).
일부 실시예들에서, 3 소스 부동 소수점 가산 명령어는 명령어 자체 내에 임베드된 반올림 모드 제어에 대한 지원을 가질 수 있지만, 이것이 필수는 아니다. 전통적으로는, 반올림 모드 제어는 일반적으로 부동 소수점 제어 및 상태 레지스터(예를 들어, MXCSR)에서 특정된다. 일부 명령어들은 즉치 피연산자(immediate operand) 내의 인코딩 필드들을 통해 명령어별 반올림 오버라이드(per-instruction rounding override)를 제공할 수 있다. 일부 실시예들에서, 명령어별 반올림 모드 오버라이드 제어는 명령어의 인코딩을 통하여 그리고 즉치(immediate)의 밖에서 제공될 수 있다. 예로서, 일부 실시예들에서, 반올림 모드 제어는 정적인 또는 명령어별 반올림 모드 오버라이드 제어로서 프리픽스(예를 들어, EVEX 프리픽스)에 임베드될 수 있다. 이것은 프로그래머가 부동 소수점 제어 및 상태 레지스터(예를 들어, MXCSR) 내의 반올림 모드를 오버라이드할 수 있는 특정 반올림 모드를 정적으로 적용하는 것을 가능하게 할 수 있다. 일부 실시예들에서, 명령어 인코딩을 통하여 그러한 반올림 모드 제어가 제공될 때 모든 부동 소수점 예외들의 보고의 억제가 선택적으로 암시될 수 있다. 모든 부동 소수점 예외들의 보고의 억제는 부동 소수점 제어 및 상태 레지스터(예를 들어, MXCSR) 내의 대응하는 부동 소수점 예외들의 보고를 억제하거나 억제하지 않기 위한 임의의 특정 마스크 비트들에 관계없이 또는 상관없이 발생할 수 있다. 이러한 모든 부동 소수점 예외들의 보고의 억제는 부동 소수점 제어 및 상태 레지스터(예를 들어, MXCSR) 내의 비트들 또는 플래그들이 그러한 부동 소수점 예외들이 발생할 때 업데이트되지 않을 수 있음(예를 들어, 그것들이 보고되지 않을 수 있음)을 의미할 수 있다.
다시 도 1을 참조하면, 실행 유닛(106) 및/또는 프로세서(100)는 3 소스 부동 소수점 가산 명령어를 수행하도록 그리고/또는 3 소스 부동 소수점 가산 명령어에 응답하여 그리고/또는 3 소스 부동 소수점 가산 명령어의 결과로서(예를 들어, 3 소스 부동 소수점 가산 명령어로부터 디코딩된 또는 다르게 유도된 하나 이상의 명령어 또는 제어 신호에 응답하여) 그 결과를 저장하도록 동작 가능한 특수 또는 특정 로직(예를 들어, 펌웨어(예를 들어, 비휘발성 메모리에 저장된 명령어들) 및/또는 소프트웨어와 잠재적으로 결합되는 트랜지스터들, 집적 회로, 또는 다른 하드웨어)를 포함할 수 있다. 실행 유닛은 부동 소수점 가산 로직(108)을 포함할 수 있다. 예로서, 실행 유닛 및/또는 부동 소수점 가산 로직은 부동 소수점 가산기, 부동 소수점 융합 승산기-가산기(부동 소수점 융합 승산기-가산기)(FMA), 부동 소수점 산술 유닛, 부동 소수점 산술 로직 유닛, 또는 그와 유사한 것을 포함할 수 있다. 일부 실시예들에서, 실행 유닛은, 소스 피연산자들을 수신하는 하나 이상의 입력 구조들(예를 들어, 포트(들), 인터커넥트(들), 인터페이스, 등), 입력 구조(들)와 연결되고 소스 피연산자들을 수신 및 처리하여 결과를 생성하는 부동 소수점 가산 회로 또는 로직, 부동 소수점 가산 회로 또는 로직과 연결되고 결과를 출력하는 하나 이상의 출력 구조들(예를 들어, 포트(들), 인터커넥트(들), 인터페이스, 등)을 포함할 수 있다. 일부 실시예들에서, 실행 유닛은, 적합한 마이크로아키텍처 배열들의 예시적인 예들인, 도 7-9 중 어느 하나 이상의 도면에 대하여 도시되고 기술된 회로 또는 로직을 포함할 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다.
본 설명을 불명료하게 하는 것을 방지하기 위해서, 비교적 단순한 프로세서(100)가 도시되었고 설명되었다. 다른 실시예들에서, 프로세서는 다른 공지된 프로세서 컴포넌트들을 선택적으로 포함할 수 있다. 그러한 컴포넌트들의 가능한 예들은, 명령어 페치 유닛, 명령어 및 데이터 캐시들, 제2 또는 이보다 높은 레벨의 캐시들, 비순차적 실행 로직, 명령어 스케줄링 유닛, 레지스터 리네이밍 유닛, 리타이어먼트 유닛, 버스 인터페이스 유닛, 명령어 및 데이터 변환 색인 버퍼들, 프리페치(prefetch) 버퍼들, 마이크로명령어 큐들, 마이크로명령어 시퀀서들, 프로세서들에 포함되는 다른 컴포넌트들, 및 이들의 다양한 조합들을 포함하지만, 이에 한정되지 않는다. 이러한 컴포넌트들의 다수의 상이한 조합들 및 구성들도 적합하다. 실시예들은 임의의 공지된 조합 또는 구성에 한정되지는 않는다. 또한, 실시예들은 다수의 코어를 가진 프로세서들, 논리 프로세서들, 또는 실행 엔진들에 포함될 수 있고 그 중 적어도 하나가 3 소스 부동 소수점 가산 명령어의 실시예를 수행하기 위해 디코드 유닛과 실행 유닛을 갖는다.
도 2는 3 소스 부동 소수점 가산 명령어의 일 실시예를 수행하는 방법(225)의 일 실시예의 블록 흐름도이다. 다양한 실시예들에서, 본 방법은 프로세서, 명령어 처리 장치, 또는 다른 디지털 로직 디바이스에 의해 수행될 수 있다. 일부 실시예들에서, 도 2의 동작들 및/또는 방법은 도 1의 프로세서에 의해 그리고/또는 그 안에서 수행될 수 있다. 도 1의 프로세서에 대해 본 명세서에서 기술되는 컴포넌트들, 특징들, 및 특정 선택적 세부 사항들은 또한 도 2의 동작들 및/또는 방법에 선택적으로 적용된다. 대안적으로, 도 2의 동작들 및/또는 방법은 유사한 또는 상이한 프로세서 또는 장치에 의해 그리고/또는 그 안에서 수행될 수 있다. 또한, 도 1의 프로세서는 도 2와 동일한, 또는 그와 유사한, 또는 그와 상이한 동작들 및/또는 방법을 수행할 수 있다.
이 방법은 블록 226에서, 3 소스 부동 소수점 가산 명령어를 수신하는 것을 포함한다. 다양한 양태들에서, 명령어는 프로세서, 명령어 처리 장치, 또는 그 일부(예를 들어, 명령어 페치 유닛, 디코드 유닛, 버스 인터페이스 유닛 등)에서 수신될 수 있다. 다양한 양태들에서, 명령어는 오프-다이 소스로부터(예를 들어, 메모리, 인터커넥트 등으로부터), 또는 온-다이 소스로부터(예를 들어, 명령어 캐시, 명령어 큐 등으로부터) 수신될 수 있다. 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가진 제1 소스 피연산자를 특정하거나 또는 다르게 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가진 제2 소스 피연산자를 특정하거나 또는 다르게 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가진 제3 소스 피연산자를 특정하거나 또는 다르게 지시할 수 있다.
블록 227에서, 3 소스 부동 소수점 가산 명령어에 응답하여 그리고/또는 3 소스 부동 소수점 가산 명령어의 결과로서 결과가 목적지 피연산자에 저장된다. 목적지 피연산자는 3 소스 부동 소수점 가산 명령어에 의해 특정되거나 또는 다르게 지시될 수 있다. 대표적으로, 실행 유닛, 명령어 처리 장치 또는 프로세서가 명령어를 수행하고 결과를 저장할 수 있다. 결과는 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응할 결과 부동 소수점 데이터 요소를 적어도 포함할 수 있다. 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함할 수 있다. 일부 실시예들에서, 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 제3 부동 소수점 데이터 요소의 가산적 결합을 나타낼 수 있다. 일부 실시예들에서, 제2 부동 소수점 반올림 합계는 제1 부동 소수점 데이터 요소와 제2 부동 소수점 데이터 요소의 가산적 결합을 나타낼 수 있다. 일부 실시예들에서, 결과는 도 3-6 중 임의의 도면에 대하여 도시되고 기술된 것들 중 임의의 것일 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다.
도시된 방법은 아키텍처 연산들(예를 들어, 소프트웨어 관점에서 보일 수 있는 것들)을 수반한다. 다른 실시예들에서, 본 방법은 선택적으로 하나 이상의 마이크로아키텍처 연산들을 포함할 수 있다. 예로서, 명령어는 페치되고, 디코딩될 수 있고, 소스 피연산자들이 액세스될 수 있고, 실행 유닛이 명령어를 구현하기 위해 마이크로아키텍처 연산들을 수행할 수 있고, 기타 등등이다. 일부 실시예들에서, 명령어를 구현하는 마이크로아키텍처 연산들은 선택적으로 도 3-6 또는 7-9 중 임의의 도면에 대하여 도시되고 기술된 것들 중 임의의 것을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제2 부동 소수점 반올림 합계는 선택적으로 제1 부동 소수점 가산기로부터 제2 부동 소수점 가산기로 제공될 수 있다. 또 다른 예로서, 일부 실시예들에서, 제2 부동 소수점 반올림 합계는 선택적으로 부동 소수점 가산기의 출력으로부터 부동 소수점 가산기의 입력으로 재순환될 수 있다.
도 3은 패킹된 3 소스 부동 소수점 선택적으로 마스킹되는 가산 명령어의 일 실시예에 응답하여 수행될 수 있는 패킹된 3 소스 부동 소수점 선택적으로 마스킹되는 가산 연산(330)의 일 실시예를 예시하는 블록도이다. 이 명령어는 제1 소스 패킹된 데이터 피연산자(312), 제2 소스 패킹된 데이터 피연산자(314), 및 제3 소스 패킹된 데이터 피연산자(316)를 특정(예를 들어, 명시적으로 특정)하거나 또는 다르게 지시(예를 들어, 암시적으로 지시)할 수 있다. 제1 소스 패킹된 데이터 피연산자는 복수의 패킹된 부동 소수점 데이터 요소들 A1-AN을 가질 수 있다. 제2 소스 패킹된 데이터 피연산자는 복수의 패킹된 부동 소수점 데이터 요소들 B1-BN을 가질 수 있다. 제3 소스 패킹된 데이터 피연산자는 복수의 패킹된 부동 소수점 데이터 요소들 C1-CN을 가질 수 있다. 피연산자들 내의 대응하는 상대적 위치에서, 제1 소스 패킹된 데이터 피연산자 내의 각 데이터 요소는 제2 소스 패킹된 데이터 피연산자 내의 상이한 데이터 요소에, 그리고 제3 소스 패킹된 데이터 피연산자 내의 상이한 데이터 요소에 대응할 수 있다. 예를 들어, A1, B1, 및 C1이 서로 대응할 수 있고, AN, BN, 및 CN이 서로 대응할 수 있고, 기타 등등이다.
보통, 각 소스 패킹된 데이터 피연산자에서 부동 소수점 데이터 요소들의 수는 각 소스 패킹된 데이터 피연산자의 비트 사이즈를 각 부동 소수점 데이터 요소의 비트 사이즈로 나눈 것과 같을 수 있다. 다양한 실시예들에서, 소스 패킹된 데이터 피연산자들 각각의 폭은 64 비트, 128 비트, 256 비트, 512 비트, 또는 1024 비트일 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다. 다양한 실시예들에서, 각 부동 소수점 데이터 요소는 16 비트 반정밀도 부동 소수점 데이터 요소, 32 비트 단정밀도 부동 소수점 데이터 요소, 64 비트 배정밀도 부동 소수점 데이터 요소, 80비트 확장 배정밀도 포맷, 또는 128 비트 4배정밀도 부동 소수점 포맷일 수 있다. 일부 실시예들에서, 32 비트 단정밀도 또는 64 비트 배정밀도 포맷들이 현재 널리 사용되기 때문에 지원될 수 있다. 다른 패킹된 데이터 피연산자 사이즈들 및 데이터 요소 폭들도 적합할 수 있다. 다양한 실시예들에서, 각 소스 패킹된 데이터 피연산자에는 적어도 2개, 적어도 4개, 적어도 8개, 또는 8개보다 많은 부동 소수점 데이터 요소들이 있을 수 있다.
다시 도 3을 참조하면, 도시된 바와 같이, 일부 실시예들에서, 명령어는 또한 선택적으로 소스 패킹된 데이터 연산 마스크(322)를 특정하거나 또는 다르게 지시할 수 있지만, 이것이 필수는 아니다. 패킹된 데이터 연산 마스크는 본 명세서에서 단순히 연산 마스크, 프리디케이트(predicate) 마스크 또는 마스크로 언급될 수도 있다. 소스 패킹된 데이터 연산 마스크는 복수의 마스크 요소 M1-MN을 가질 수 있다. 각 마스크 요소는 피연산자들 내의 대응하는 상대적 위치에서 소스 데이터 요소 및/또는 결과 데이터 요소에 대응할 수 있다. 예를 들어, M1이 A1, B1, 및 C1에 대응할 수 있다.
소스 패킹된 데이터 연산 마스크는 대응하는 패킹된 데이터 연산들이 수행되어야 하는지 여부 및/또는 대응하는 결과가 저장되어야 하는지 여부를 프리디케이트하거나, 조건부로 제어하거나, 마스킹하기 위해 이용될 수 있는 마스크 피연산자, 프리디케이트 피연산자, 또는 조건부 제어 피연산자를 나타낼 수 있다. 일부 실시예들에서, 마스킹 또는 프리디케이션은 데이터 요소별 세분성(per-data element granularity)으로 있을 수 있어, 3개의 대응하는 데이터 요소들의 상이한 세트들에 대한 연산들이 개별적으로 그리고/또는 다른 것들에 독립적으로 프리디케이트되거나 또는 조건부 제어될 수 있다. 마스크는 다수의 마스크 요소, 프리디케이트 요소, 또는 조건부 제어 요소를 포함할 수 있다. 일 양태에서, 마스크 요소들은 3개의 소스 데이터 요소들의 대응하는 세트들 및/또는 대응하는 결과 데이터 요소들과 일-대-일 대응 관계로 포함될 수 있다. 도시된 바와 같이, 일부 실시예들에서, 각 마스크 요소는 단일 마스크 비트일 수 있다. 그러한 경우, 마스크는 제1 소스 패킹된 데이터 피연산자 내의 각 데이터 요소 및/또는 결과 패킹된 데이터(318) 내의 각 결과 데이터 요소에 대한 비트를 가질 수 있다. 각 마스크 비트의 값은 대응하는 패킹된 데이터 연산이 수행되어야 하는지 여부 및/또는 대응하는 결과 데이터 요소가 저장되어야 하는지 여부를 제어할 수 있다. 각각의 마스크 비트는, 이러한 연산이 3개의 소스 데이터 요소들의 대응하는 세트에 대해 수행되는 것을 허용하고 대응하는 결과 데이터 요소가 결과 패킹된 데이터에 저장되는 것을 허용하도록 제1 값을 가질 수 있거나, 또는 이러한 연산이 3개의 소스 데이터 요소들의 대응하는 세트에 대해 수행되는 것을 허용하지 않고/않거나 대응하는 결과 데이터 요소가 결과 패킹된 데이터에 저장되는 것을 허용하지 않도록 제2의 상이한 값을 가질 수 있다. 하나의 가능한 규칙(convention)에 따르면, 예시에 도시된 바와 같이, 2진수 0(즉, 0)로 클리어된 마스크 비트는 마스킹된 연산(masked out operation)을 나타낼 수 있고, 이 경우 연산의 결과 대신에 마스킹된 값이 대응하는 결과 데이터 요소에 저장된다. 그에 반해서, 2진수 1(즉, 1)로 세트된 마스크 비트는 마스킹되지 않은 연산(unmasked operation)을 나타낼 수 있고, 이 경우 연산의 결과가 대응하는 결과 데이터 요소에 저장될 수 있다. 다른 실시예들에서, 반대 규칙이 이용될 수 있거나, 또는 각 마스크 요소에 대해 2개 이상의 비트가 선택적으로 이용될 수 있다(예를 들어, 각 마스크 요소는 각 대응하는 소스 데이터 요소와 동일한 수의 비트를 가질 수 있고 하나 이상의 최상위 또는 최하위 비트가 프리디케이션을 위해 이용될 수 있다).
연산(330)의 실시예는 명령어의 실시예에 응답하여 그리고/또는 명령어의 실시예의 결과로서 수행될 수 있다. 패킹된 데이터 연산 마스크(322)가 선택적으로 이용되는 실시예들에서, 연산은 선택적인 소스 패킹된 데이터 연산 마스크의 마스킹, 프리디케이션, 또는 조건부 제어의 대상으로 수행될 수 있다. 명령어에 응답하여 결과 패킹된 데이터(318)가 생성되고(예를 들어, 실행 유닛에 의해) 목적지 스토리지 위치에 저장될 수 있다. 목적지 스토리지 위치는 명령어에 의해 특정되거나 또는 다르게 지시될 수 있다. 다양한 실시예들에서, 목적지 스토리지 위치는 패킹된 데이터 레지스터, 메모리 위치 또는 다른 스토리지 위치일 수 있다. 결과 패킹된 데이터는 3개의 소스 데이터 요소들의 상이한 세트에 그리고 상이한 대응하는 마스크 요소에 각각 대응하는 복수의 데이터 요소를 포함할 수 있다.
선택적인 패킹된 데이터 연산 마스크가 이용되는 실시예들에서, 마스킹되지 않은 마스크 요소들에 대응하는 결과 데이터 요소들은 3개의 소스 부동 소수점 데이터 요소들의 대응하는 세트에 대해 수행되는 연산에 의존하는 값들을 가질 수 있다. 도시된 예에서, 가장 오른쪽 결과 데이터 요소는 마스킹되지 않은 연산에 대응하고 제1, 제2, 및 제3 소스 패킹된 데이터 피연산자들로부터의 3개의 소스 부동 소수점 데이터 요소들의 대응하는 세트에 대해 수행되는 대응하는 패킹된 데이터 연산에 의존하는 값을 저장한다. 구체적으로, 일부 실시예들에서, 가장 오른쪽 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계(예를 들어, RND1(C1 + RND2(A1 + B1))를 저장할 수 있다. 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계(예를 들어, RND2(A1 + B1))와 제3 부동 소수점 데이터 요소(예를 들어 C1)의 가산적 결합을 나타낼 수 있다. 제2 부동 소수점 반올림 합계(예를 들어, RND2(A1 + B1))는 제1 부동 소수점 데이터 요소(예를 들어, A1)와 제2 부동 소수점 데이터 요소(예를 들어, B1)의 가산적 결합을 나타낼 수 있다. 이 가산적 결합들은 소스 데이터 요소들(예를 들어, A1, B1, 및/또는 C1 중 어느 하나 이상)이 선택적으로 또는 잠재적으로 부정되는 것을 허용한다. 이 예에서, RND1 및 RND2는 2개의 개별적인 순차적으로 이용되는 부동 소수점 반올림 연산들을 지정하기 위해 이용된다(예를 들어, RND2가 RND1 전에 수행된다).
그에 반해서, 선택적인 패킹된 데이터 연산 마스크(322)가 이용되는 실시예들에서, 마스킹된 마스크 요소들에 대응하는 결과 데이터 요소들은 소스 데이터 요소들의 대응하는 쌍에 대해 수행되는 연산에 의존하지 않는 값들을 가질 수 있다. 오히려, 이 결과 데이터 요소들은 마스킹된 값들(예를 들어, 고정된 또는 미리 정해진 값들)을 가질 수 있다. 예를 들어, 대응하는 연산이 수행될 필요가 없거나, 또는 대응하는 연산이 수행된다면 대응하는 결과가 결과 패킹된 데이터에 저장될 필요가 없다. 오히려, 마스킹된 값(예를 들어, 고정된 또는 미리 정해진 값)이 대응하는 결과 데이터 요소에 저장될 수 있다.
도시된 예에서는, 제N 마스크 요소 MN이 마스킹된 값(예를 들어, 이 경우 2진수 0)을 가진다. 그 결과, 대응하는 가장 왼쪽 결과 데이터 요소는 마스킹된 값을 가진다. 특정 마스킹된 값은 특정 구현에 대해 이용되는 마스킹의 타입에 의존할 수 있다. 일부 실시예들에서는, 제로화 마스킹(zeroing masking)이 이용될 수 있다. 제로화 마스킹에서, 마스킹된 결과 데이터 요소들은 제로화될 수 있다(예를 들어, 강제로 0의 값을 갖게 될 수 있다). 다른 실시예들에서는, 병합 마스킹(merging masking)이 이용될 수 있다. 병합 마스킹에서, 마스킹된 결과 데이터 요소들은 대응하는 소스 데이터 요소들 중 하나의 값을 가질 수 있다(예를 들어, 대응하는 소스 데이터 요소는 마스킹된 결과 데이터 요소로 통과될 수 있다). 예를 들어, 가장 왼쪽 결과 데이터 요소는 AN, BN, 또는 CN 중 하나의 값을 가질 수 있다. 다른 실시예들에서는, 다른 결과 데이터 요소들이 마스킹되거나 마스킹되지 않을 수 있다.
도 4는 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 가산 명령어의 일 실시예에 응답하여 수행될 수 있는 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 가산 연산(432)의 일 실시예를 예시하는 블록도이다. 도 4의 스칼라 연산은 도 3의 패킹된 연산과 특정 유사성들을 가진다. 설명을 모호하게 하는 것을 방지하기 위해, 도 3의 패킹된 연산에 비해 선택적으로 유사하거나 공통인 특징들 및 세부 사항들 모두를 반복하지는 않고, 도 4의 스칼라 연산에 대해 상이한 그리고/또는 추가적인 특징들이 주로 기재될 것이다. 그러나, 다르게 진술되거나 또는 다르게 분명히 명백하지 않다면, 앞서 기술된 도 3의 패킹된 연산의 특징들 및 세부 사항들은, 각 피연산자에 복수의 데이터 요소가 있는 것과 관련된 양태들을 제외하고, 도 4의 스칼라 연산에도 선택적으로 적용될 수 있다는 것을 이해해야 한다.
명령어는 제1 소스 피연산자(412), 제2 소스 피연산자(414), 및 제3 소스 피연산자(416)를 특정(예를 들어, 명시적으로 특정)하거나 또는 다르게 지시(예를 들어, 암시적으로 지시)할 수 있다. 제1 소스 피연산자는 제1 부동 소수점 데이터 요소 A를 가질 수 있다. 제2 소스 피연산자는 제2 부동 소수점 데이터 요소 B를 가질 수 있다. 제3 소스 피연산자는 제3 부동 소수점 데이터 요소 C를 가질 수 있다. 이 데이터 요소들 A, B, 및 C는 서로 대응할 수 있다. 도 3에 대하여 위에 언급한 부동 소수점 데이터 요소들의 앞서 언급한 타입들이 적합하다.
일부 실시예들에서, 데이터 요소들 A, B, 및 C는 각자의 패킹된 데이터 레지스터들에 스칼라 포맷들로 저장될 수 있다. 패킹된 데이터 레지스터들은 부동 소수점 데이터 요소들 A, B, 및 C보다 더 큰 비트 폭을 가질 수 있다. 예를 들어, 다양한 실시예들에서, 패킹된 데이터 레지스터들 각각의 폭들은 64 비트, 128 비트, 256 비트, 512 비트, 또는 1024 비트일 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다. 하나의 특정 예에서, 128 비트의 패킹된 데이터 레지스터들이 이용될 수 있지만, 이것이 필수는 아니다. 패킹된 데이터 레지스터들은 스칼라 부동 소수점 데이터 요소들 A, B, 및 C에 더하여 패킹된 데이터를 저장할 수 있다.
다시 도 4를 참조하면, 도시된 바와 같이, 일부 실시예들에서, 명령어는 또한 선택적으로 소스 연산 마스크(422)를 특정하거나 또는 다르게 지시할 수 있지만, 이것이 필수는 아니다. 소스 연산 마스크는 마스크 요소 M을 가질 수 있다. 마스크 요소 M은 소스 데이터 요소들 A, B, 및 C에 대응할 수 있다. 마스크 요소 M은 또한 결과(418)에서 동일한 상대적 위치에 있는 결과 데이터 요소에 대응할 수 있다. 소스 연산 마스크는 도 3의 소스 패킹된 데이터 연산 마스크에 대하여 앞서 기술된 것과 유사한 속성들 및 변형들을 가질 수 있는데, 주된 예외는 복수 대신에 단일 마스크 요소가 있다는 것이다. 이 예시적인 실시예에서, 마스크 요소는 마스킹되지 않는다(예를 들어, M=l). 일부 실시예들에서, 이 소스 연산 마스크는 대응하는 스칼라 요소들의 단일 세트만이 있더라도 이용될 수 있다.
연산(432)의 실시예는 명령어의 실시예에 응답하여 그리고/또는 명령어의 실시예의 결과로서 수행될 수 있다. 연산 마스크(422)가 선택적으로 이용되는 실시예들에서, 연산은 선택적인 소스 연산 마스크의 마스킹, 프리디케이션, 또는 조건부 제어의 대상으로 수행될 수 있다. 명령어에 응답하여 결과(418)가 생성되고(예를 들어, 실행 유닛에 의해) 목적지 스토리지 위치에 저장될 수 있다. 목적지 스토리지 위치는 명령어에 의해 특정되거나 또는 다르게 지시될 수 있다. 다양한 실시예들에서, 목적지 스토리지 위치는 레지스터, 메모리 위치 또는 다른 스토리지 위치일 수 있다. 결과는 소스 부동 소수점 데이터 요소들 A, B, 및 C, 및 마스크 요소 M에 대응하는 결과 부동 소수점 데이터 요소를 포함할 수 있다.
도시된 예에서는, 마스크 요소가 마스킹되지 않기 때문에(예를 들어, M=l), 결과 데이터 요소들은 소스 부동 소수점 데이터 요소들 A, B, 및 C의 대응하는 세트에 대해 수행되는 연산에 의존하는 값을 저장한다. 구체적으로, 일부 실시예들에서, 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계(예를 들어, RND1(C + RND2(A + B))를 저장할 수 있다. 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계(예를 들어, RND2(A + B))와 제3 부동 소수점 데이터 요소(예를 들어 C)의 가산적 결합을 나타낼 수 있다. 제2 부동 소수점 반올림 합계(예를 들어, RND2(A + B))는 제1 부동 소수점 데이터 요소(예를 들어, A)와 제2 부동 소수점 데이터 요소(예를 들어, B)의 가산적 결합을 나타낼 수 있다. 이 가산적 결합들은 A, B, 및 C 중 어느 하나 이상이 선택적으로 또는 잠재적으로 부정되는 것을 허용한다. RND1 및 RND2는 2개의 개별적인 순차적으로 이용되는 부동 소수점 반올림 연산들을 지정하기 위해 이용된다.
대안적인 예에서, 마스크 요소가 마스킹된다면(예를 들어, M=0), 결과 데이터 요소는 마스킹된 값(예를 들어, 고정된 또는 미리 정해진 값)을 대신 저장할 수 있다. 도 3에 대하여 언급된 앞서 기술된 마스킹된 값들이 적합하다(예를 들어, 제로화 마스킹의 경우에 0 또는 병합 마스킹의 경우에 A, B, 또는 C 중 어느 하나).
도 5는 패킹된 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는 가산 명령어에 응답하여 수행될 수 있는 패킹된 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는 가산 연산(534)의 일 실시예를 예시하는 블록도이다. 도 5의 선택적으로 부정 제어되는 연산은 도 3의 연산과 특정 유사성들을 가진다. 설명을 모호하게 하는 것을 방지하기 위해, 도 3의 연산에 비해 선택적으로 유사하거나 공통인 특징들 및 세부 사항들 모두를 반복하지는 않고, 도 5의 선택적으로 부정 제어되는 연산에 대해 상이한 그리고/또는 추가적인 특징들이 주로 기재될 것이다. 그러나, 다르게 진술되거나 또는 다르게 분명히 명백하지 않다면, 앞서 기술된 도 3의 특징들 및 세부 사항들은 도 5의 선택적으로 부정 제어되는 연산에도 선택적으로 적용될 수 있다는 것을 이해해야 한다.
명령어는 부동 소수점 데이터 요소들 A1-AN을 가진 제1 소스 패킹된 데이터 피연산자(512), 부동 소수점 데이터 요소들 B1-BN을 가진 제2 소스 패킹된 데이터 피연산자(514), 및 부동 소수점 데이터 요소들 C1-CN을 가진 제3 소스 패킹된 데이터 피연산자(516)를 특정하거나 또는 다르게 지시할 수 있다. 소스 패킹된 데이터 피연산자들 및 데이터 요소들은 앞서(예를 들어, 도 3에 대하여) 기술된 바와 같은 특징들 및 변형들을 가질 수 있다.
일부 실시예들에서, 명령어는 또한 선택적으로 소스 패킹된 데이터 연산 마스크(522)를 특정하거나 또는 다르게 지시할 수 있지만, 이것이 필수는 아니다. 소스 패킹된 데이터 연산 마스크는 마스크 요소들 M1-MN을 가질 수 있다. 소스 패킹된 데이터 연산 마스크 및 마스크 요소들은 앞서(예를 들어, 도 3에 대하여) 기술된 바와 같은 특징들 및 변형들을 가질 수 있다. 도시된 예에서, 마스크 요소 M1과 MN은 이 둘 다 마스킹되지 않는다(예를 들어, M1=l 및 MN=1).
일부 실시예들에서, 명령어는 선택적으로 부정 제어의 하나 이상의 비트를 가질 수 있지만, 이것이 필수는 아니다. 부정 제어의 하나 이상의 비트는 소프트웨어 및/또는 프로그래머가 소스 피연산자들 중 어느 하나 이상, 또는 전부의 부정을 제어하는 것을 가능하게 할 수 있다. 일부 실시예들에서, 명령어는 제1 소스 피연산자(512)의 모든 패킹된 부동 소수점 데이터 요소들(예를 들어, A1-AN)이 부정되어야 하는지를 특정하기 위해 제1 소스 피연산자에 대응하는 하나 이상의 비트의 제1 세트(536)를 가질 수 있다. 일부 실시예들에서, 명령어는 또한 또는 대안적으로 제2 소스 피연산자(514)의 모든 패킹된 부동 소수점 데이터 요소들(예를 들어, B1-BN)이 부정되어야 하는지를 특정하기 위해 제2 소스 피연산자에 대응하는 하나 이상의 비트의 제2 세트(538)를 가질 수 있다. 일부 실시예들에서, 명령어는 또한 또는 대안적으로 제3 소스 피연산자(522)의 모든 패킹된 부동 소수점 데이터 요소들(예를 들어, C1-CN)이 부정되어야 하는지를 특정하기 위해 제3 소스 피연산자에 대응하는 하나 이상의 비트의 제3 세트(540)를 가질 수 있다.
일부 실시예들에서, 단일 비트가 각각의 각자의 소스 패킹된 데이터 피연산자에 대응할 수 있고 해당 패킹된 데이터 피연산자에 대한 부정 제어를 제공하는 데 이용될 수 있다. 하나의 가능한 규칙에 따르면, 부정 제어의 각 단일 비트는 대응하는 소스 패킹된 데이터의 모든 데이터 요소들이 부정되어야 하는 것을 특정하기 위해 2진수 1(즉, 1)로 세트될 수 있거나, 또는 대신에 대응하는 소스 패킹된 데이터 피연산자의 모든 데이터 요소들이 부정되지 않아야 하는 것을 특정하기 위해 2진수 0(즉, 0)으로 클리어될 수 있다. 예를 들어, 제1 비트(536)는 제1 소스 피연산자의 모든 데이터 요소들(예를 들어, A1-AN)이 부정되어야 하는 것을 특정하기 위해 세트되거나, 또는 그것들이 부정되지 않아야 하는 것을 지시하기 위해 클리어될 수 있다. 유사하게, 제2 비트(538)는 제2 소스 피연산자의 모든 데이터 요소들(예를 들어, B1-BN)이 부정되어야 하는 것을 특정하기 위해 세트되거나, 또는 그것들이 부정되지 않아야 하는 것을 지시하기 위해 클리어될 수 있다. 마찬가지로, 제3 비트(540)는 제3 소스 피연산자의 모든 데이터 요소들(예를 들어, C1-CN)이 부정되어야 하는 것을 특정하기 위해 세트되거나, 그것들이 부정되지 않아야 하는 것을 지시하기 위해 클리어될 수 있다.
일부 실시예들에서 제1, 제2, 및 제3 소스 패킹된 데이터 중 임의의 것에 대응하고 그에 대한 부정 제어를 제공할 수 있는 부정 제어의 하나 이상의 비트의 단일 세트가 있을 수 있다. 다른 실시예들에서는, 제1, 제2, 및 제3 소스 패킹된 데이터 중 임의의 2개에 대응하고 그에 대한 부정 제어를 제공할 수 있는 각각 부정 제어의 하나 이상의 비트의 2개의 세트가 있을 수 있다. 대안적으로, 제1, 제2, 및 제3 소스 패킹된 데이터의 3개 전부에 대응하고 그에 대한 부정 제어를 제공할 수 있는 각각 부정 제어의 하나 이상의 비트의 3개의 세트가 있을 수 있다.
일부 실시예들에서, 부정 제어의 비트(들)는 선택적으로 명령어의 즉치(542)에 의해 제공될 수 있다. 예를 들어, 하나의 특정한 예시적인 실시예에서, 8 비트 즉치가 선택적으로 이용될 수 있고, 제1 소스 패킹된 데이터에 대응하는 단일 비트(536)가 비트 imm8[0]에 의해 제공될 수 있고, 제2 소스 패킹된 데이터에 대응하는 단일 비트(538)가 비트 imm8[1]에 의해 제공될 수 있고, 제3 소스 패킹된 데이터에 대응하는 단일 비트(540)가 비트 imm8[2]에 의해 제공될 수 있다. 다른 실시예들에서는, 예를 들어, 2 비트 즉치들, 4 비트 즉치들, 6 비트 즉치들, 등과 같은 다른 사이즈의 즉치들이 선택적으로 이용될 수 있다. 다른 실시예들에서는, 이러한 즉치들의 다른 비트들이 선택적으로 이용될 수 있고/있거나 소스 패킹된 데이터와 상이한 방식으로 대응할 수 있다. 또 다른 선택 사항으로서, 즉치를 이용하는 대신에, 부정 제어 비트(들)는 명령어에 의해 다르게 제공될 수 있다(예를 들어, 오피코드의 일부로서, 명령어의 또 다른 필드로서, 등등).
다시 도 5를 참조하면, 도시된 예에서, 소스 패킹된 데이터의 각각에 대응하여 부정 제어의 단일 비트가 이용된다. 또한, 비트는 부정을 특정하기 위해 세트되거나 부정 없음을 특정하기 위해 클리어된다. 도시된 예에서, 제1 소스 패킹된 데이터에 대응하는 비트는 클리어되고 제3 소스 패킹된 데이터에 대응하는 비트는 클리어된다. 따라서, 제1(예를 들어, A1-AN) 및 제3 소스 패킹된 데이터(예를 들어, C1-CN)의 데이터 요소들은 부정되지 않을 것이다. 그에 반해서, 제2 소스 패킹된 데이터에 대응하는 비트는 세트되고, 따라서 제2 소스 패킹된 데이터(예를 들어, B1-BN)의 데이터 요소들은 부정될 것이다.
연산(534)의 실시예는 명령어의 실시예에 응답하여 그리고/또는 명령어의 실시예의 결과로서 수행될 수 있다. 명령어에 응답하여 결과 패킹된 데이터(518)가 생성되고(예를 들어, 실행 유닛에 의해) 목적지 스토리지 위치에 저장될 수 있다. 결과 패킹된 데이터는 복수의 결과 데이터 요소를 포함할 수 있다. 도시된 예시적인 실시예에서, 가장 오른쪽 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계(예를 들어, RND1(C1 + RND2(A1 + (-B1)))를 저장할 수 있고, 가장 왼쪽 결과 부동 소수점 데이터 요소는 제N 부동 소수점 반올림 합계(예를 들어, RND1(CN + RND2(AN + (-BN)))를 저장할 수 있다. 데이터 요소들 B1 내지 BN은 제2 비트(538)에 의해 제공되는 반올림 제어에 기초하여 부정된다는 점에 주목한다. 제1 및 제N 부동 소수점 반올림 합계들은 각각 또 다른 각자의 부동 소수점 반올림 합계(예를 들어, RND2(A1 + (-B1)) 또는 RND2(AN + (-BN)))와 제3 소스 패킹된 데이터로부터의 대응하는 부동 소수점 데이터 요소(예를 들어, C1 또는 CN)의 가산적 결합을 나타낼 수 있다. 이 가산적 결합들은 소스 데이터 요소들, 이 경우 B1-BN이, 선택적으로 또는 잠재적으로 부정되는 것을 허용한다.
유리하게는, 명령어가 부정 제어를 특정하는 능력은 선택적으로 명령어의 융통성을 증가시키기 위해 이용될 수 있다(예를 들어, 하나 이상의 소스가 감산되는 것을 허용함으로써). 대안적으로, 부정은 선택적으로 패킹된 3 소스 부동 소수점 가산 명령어의 실행의 범위 밖에서(예를 들어, 하나 이상의 다른 명령어들에 의해) 수행될 수 있다.
표 1은 VADD3PD라고 명명되는, 패킹된 3 소스 배정밀도 부동 소수점 마스킹되고 부정 제어되는 가산 명령어의 특정한 예시적인 실시예의 설명을 제공한다. 일부 실시예들에서, 명령어는 VADD3PD zmm1 {k1} {z}, zmm2, zmm3/m512, imm8{er}의 포맷을 가질 수 있다. 일부 실시예들에서, 이 명령어는 EVEX에 EVEX.U1.NDS.512.F3.0F3A.W1 68 /r /is4로서 인코딩될 수 있다.
아래 기재한 것은 VADD3PD 명령어에 대한 의사 코드이다. DEST는 제1 소스 피연산자 및 목적지 피연산자이다. SRC2는 제2 소스 피연산자이다. SRC3은 제3 소스 피연산자이다. VL은 비트 단위의 벡터 길이이고 이 경우 512 비트이다. KL은 비트 단위의 마스크 길이이고 이 경우 8 비트이다. EVEX.b 비트는 예외들의 억제 및 임베드된 반올림 제어를 위해 이용된다. k1은 소스 연산 마스크이다. IMM8은 8 비트 즉치이다. "i" 및 "j"는 카운터들이다. 다른 실시예들에서는, 레지스터들이 메모리 또는 다른 스토리지 위치들로 대체될 수 있다.
표 2는 VADD3PS라고 명명되는, 패킹된 3 소스 단정밀도 부동 소수점 마스킹되고 부정 제어되는 가산 명령어의 특정한 예시적인 실시예의 설명을 제공한다.
64 비트 대신 32 비트 데이터 요소들이 이용되고, 폭이 2배인 연산 마스크들이 이용되는 것을 제외하고는, VADD3PS 명령어에 대한 의사 코드는 위에 기재된 VADD3PD 명령어에 대한 의사 코드와 유사하다. 다른 실시예들에서는, 레지스터들이 메모리 또는 다른 스토리지 위치들로 대체될 수 있다.
이것들은 명령어들의 적합한 실시예들의 예시적인 예들에 불과하다. 다른 실시예들은 폭이 더 좁은 또는 더 넓은 소스 패킹된 데이터 피연산자들을 이용할 수 있고/있거나 상이한 사이즈의 부동 소수점 데이터 요소들을 이용할 수 있다. 다른 실시예들은 마스킹/프리디케이션을 이용하지 않을 수 있다. 다른 실시예들은 부정 제어를 이용하지 않을 수 있다. 다른 실시예들은 소스 및/또는 목적지 피연산자들을 상이하게 특정하거나 지시할 수 있다.
도 6은 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는 가산 명령어의 일 실시예에 응답하여 수행될 수 있는 스칼라 3 소스 부동 소수점 선택적으로 마스킹되는 선택적으로 부정 제어되는 가산 연산(644)의 일 실시예를 예시하는 블록도이다. 도 6의 스칼라 선택적으로 부정 제어되는 연산은 도 4의 스칼라 연산과 특정 유사성들을 갖지만 도 5의 패킹된 연산과 유사한 선택적인 부정 제어를 통합한다. 설명을 모호하게 하는 것을 방지하기 위해, 도 4-5의 연산에 비해 선택적으로 유사하거나 공통인 특징들 및 세부 사항들 모두를 반복하지는 않고, 도 6의 간단한 설명이 제공될 것이다. 그러나, 다르게 진술되거나 또는 다르게 분명히 명백하지 않다면, 앞서 기술된 도 4의 스칼라 연산의 특징들 및 세부 사항들 및 도 5의 연산의 선택적인 부정 제어 양태들은 도 6의 연산에도 선택적으로 적용될 수 있다는 것을 이해해야 한다.
도 4의 스칼라 연산과 마찬가지로, 명령어는 데이터 요소 A를 가진 제1 소스 피연산자(612), 데이터 요소 B를 가진 제2 소스 피연산자(614), 및 데이터 요소 C를 가진 제3 소스 피연산자(616)를 특정하거나 또는 다르게 지시할 수 있다. 소스 피연산자들 및 데이터 요소들은 앞서(예를 들어, 도 4에 대하여) 기술된 특징들 및 변형들을 가질 수 있다.
일부 실시예들에서, 명령어는 또한 선택적으로 소스 연산 마스크(622)를 특정하거나 또는 다르게 지시할 수 있지만, 이것이 필수는 아니다. 소스 연산 마스크 및 마스크 요소는 앞서(예를 들어, 도 4에 대하여) 기술된 특징들 및 변형들을 가질 수 있다. 도시된 예에서, 마스크 요소 M은 마스킹되지 않는다(예를 들어, M=l).
일부 실시예들에서, 명령어는 선택적으로 부정 제어의 하나 이상의 비트를 가질 수 있지만, 이것이 필수는 아니다. 예를 들어, 도시된 실시예에서, 명령어는 제1 비트(636), 제2 비트(638), 및 제3 비트(640)를 갖지만, 본 발명의 범위는 그렇게 한정되지 않는다. 이 비트들은 선택적으로 즉치(642)에 있을 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다. 다른 실시예들에서, 명령어는 도 5의 연산에 대하여 앞서 기술된 특징들, 특성들, 및 변형들 중 임의의 것을 가진 부정 제어를 가질 수 있지만, 이 부정 제어는 이 스칼라 실시예에서는 소스 연산들에서 단일 스칼라 데이터 요소들에 적용된다는 점이 다르다. 도시된 예시적인 실시예에서, 제1 비트(636)는 데이터 요소 A의 부정을 제어하기 위해 세트되고, 제2 비트(638)는 데이터 요소 B의 부정 없음을 제어하기 위해 클리어되고, 제3 비트(640)는 데이터 요소 C의 부정을 제어하기 위해 세트된다. 따라서, 이 예에서, 결과는 단일 결과 데이터 요소로서 제1 부동 소수점 반올림 합계(예를 들어, RND1((-C1) + RND2((-A) + (B)))를 저장할 수 있다. 어느 특정한 소스 피연산자들이 부정되는지는 단지 예시를 위한 것이고 다른 실시예들에서는 소스 피연산자들이 상이하게 부정되거나 부정되지 않을 수 있다는 것을 이해해야 한다.
표 3은 VADD3SD라고 명명되는, 스칼라 3 소스 배정밀도 부동 소수점 마스킹되고 부정 제어되는 가산 명령어의 특정한 예시적인 실시예의 설명을 제공한다. 일부 실시예들에서, 명령어는 VADD3SD xmm1 {k1} {z}, xmm2, xmm3/m645, imm8{er}의 포맷을 가질 수 있다. 일부 실시예들에서, 이 명령어는 EVEX에 EVEX.U1.NDS.128.F3.0F3A.W1 69 /r /is4로서 인코딩될 수 있다.
아래 기재한 것은 VADD3SD 명령어에 대한 의사 코드이다. DEST는 제1 소스 피연산자 및 목적지 피연산자이다. SRC2는 제2 소스 피연산자이다. SRC3은 제3 소스 피연산자이다. EVEX.b 비트는 예외들의 억제 및 임베드된 반올림 제어를 위해 이용된다. k1은 소스 연산 마스크이다. IMM8은 8 비트 즉치이다. 다른 실시예들에서는, 레지스터들이 메모리 또는 다른 스토리지 위치들로 대체될 수 있다.
표 4는 VADD3SS라고 명명되는, 스칼라 3 소스 단정밀도 부동 소수점 마스킹되고 부정 제어되는 가산 명령어의 특정한 예시적인 실시예의 설명을 제공한다.
64 비트 대신 32 비트 데이터 요소들이 이용되는 것을 제외하고는, VADD3SS 명령어에 대한 의사 코드는 위에 기재된 VADD3SD 명령어에 대한 의사 코드와 유사하다. 다른 실시예들에서는, 레지스터들이 메모리 또는 다른 스토리지 위치들로 대체될 수 있다.
이것들은 명령어들의 적합한 실시예들의 예시적인 예들에 불과하다. 다른 실시예들은 상이한 사이즈의 부동 소수점 데이터 요소들을 이용할 수 있다. 다른 실시예들은 마스킹/프리디케이션을 이용하지 않을 수 있다. 다른 실시예들은 부정 제어를 이용하지 않을 수 있다. 다른 실시예들은 소스 및/또는 목적지 피연산자들을 상이하게 특정하거나 지시할 수 있다.
도 7은 3개의 소스 부동 소수점 피연산자를 가산하는 3 소스 부동 소수점 가산기(707)의 일 실시예의 블록도이다. 이 실시예에서, 3 소스 부동 소수점 가산기는 제1 소스 부동 소수점 피연산자(712), 제2 소스 부동 소수점 피연산자(714), 및 제3 소스 부동 소수점 피연산자(716)를 동시에 수신하고 가산하여, 잠재적으로 반올림된 결과(750)를 생성할 수 있다. 이 가산기는 3개의 소스 피연산자를 동시에 수신하는 입력들을 가지며 이들을 일반적으로 하나의 동시 가산 연산에서 가산할 수 있다. 이러한 실시예들에서는, 즉시 반올림 및 정규화 연산이 일반적으로 요구되지 않고 수행되지 않는다. 그러나, 이러한 3 소스 부동 소수점 가산기들에서의 하나의 잠재적인 단점은 이들이 종종 비교적 더 복잡한 설계를 갖는 경향이 있고, 종종 커지는 경향이 있고, 종종 비교적 더 많은 전력을 소비하는 경향이 있고, 종종 다소 전문화되는 경향이 있다는 점이다.
많은 프로세서들은 각각이 2개의 소스 부동 소수점 피연산자들을 동시에 함께 가산할 수 있지만, 3개의 소스 부동 소수점 피연산자들을 동시에 함께 가산할 수는 없는 하나 이상의 2 소스 부동 소수점 가산기를 이미 가지고 있거나, 쉽게 가질 수 있다. 그러한 가산기들의 예들은 정규 부동 소수점 가산기들, 융합 승산기-가산기들, 및 그와 유사한 것을 포함한다. 일부 실시예들에서는, 그러한 기존의 2 소스 부동 소수점 가산기들을 이용하여 본 명세서에 개시된 3 소스 부동 소수점 가산 명령어들/연산들을 구현하여 도 7의 것과 같은 전문화된 3 소스 부동 소수점 가산기를 포함할 필요를 방지할 수 있다.
도 8은 3개의 소스 부동 소수점 피연산자들을 가산하기 위해 직렬로 함께 연결된 2 소스 부동 소수점 가산기들(808A, 808B)의 쌍의 일 실시예의 블록도이다. 예로서, 이 가산기들은 부동 소수점 가산기들, 부동 소수점 융합 승산기-가산기들, 또는 그와 유사한 것을 포함할 수 있다. 제1 2 소스 피연산자 부동 소수점 가산기(808A)는 제1 부동 소수점 피연산자(812)와 제2 부동 소수점 피연산자(814)를 수신하도록 연결된 입력들을 가진다. 이 제1 2 소스 피연산자 부동 소수점 가산기는 또한 3 소스 부동 소수점 가산 명령어에 대응하는 그리고/또는 3 소스 부동 소수점 가산 명령어로부터 유도되는 제어 신호(802)를 수신하도록 연결된 입력을 가진다. 예를 들어, 제어 신호는 예약 스테이션(도시되지 않음)으로부터 수신될 수 있다. 일부 실시예들에서, 제어 신호, 또는 선택적으로 그의 단순화된 버전은 또한 선택적으로 선택적인 버퍼(854)에 제공될 수 있다. 제1 2 소스 피연산자 부동 소수점 가산기는 제1 및 제2 부동 소수점 피연산자들을 가산하여 제1 및 제2 피연산자들을 수반하는 제1 반올림 합계(852)를 생성할 수 있다. 제1 반올림 합계는 적절한 경우 부동 소수점 반올림 모드에 따라 반올림된다. 제1 2 소스 피연산자 부동 소수점 가산기는 제1 반올림 합계를 제공하는 출력을 가진다. 제2 2 소스 부동 소수점 가산기(808B)는 제1 반올림 합계를 수신하기 위해 제1 가산기의 출력과 연결된 입력을 가진다. 제2 2 소스 부동 소수점 가산기는 또한 제3 부동 소수점 피연산자(816)를 수신하도록 연결된 입력을 가진다. 제2 2 소스 부동 소수점 가산기는 또한 제어 신호(802), 또는 그의 단순화된 버전을 수신하기 위해 버퍼(854)의 출력과 연결된 입력을 가진다. 제어 신호는 제1 가산기에 의해 제1 반올림 합계가 생성되는 동안 일정 기간 동안 버퍼에 저장될 수 있고 그 후 제어 신호는 제1 반올림 합계와 함께 제2 가산기에 제공될 수 있다. 제2 2 소스 피연산자 부동 소수점 가산기는 제3 부동 소수점 피연산자와 제1 반올림 합계를 가산하여 3개의 모든 소스 부동 소수점 피연산자를 수반하는 제2 반올림 합계(818)를 생성할 수 있다. 제2 2 소스 피연산자 부동 소수점 가산기는 제2 반올림 합계를 제공하는 출력을 가진다. 유리하게는, 이 실시예에서, 3 소스 부동 소수점 가산기를 포함할 필요 없이 3개의 소스 부동 소수점 피연산자를 함께 가산할 수 있으며, 이는 설계의 복잡성, 사이즈, 및/또는 전력 소비를 감소시키는 데 도움이 될 수 있다.
도 9는 가산기의 출력을 가산기의 입력과 연결하는 재순환 경로(956)를 가진 2 소스 부동 소수점 가산기(908)의 일 실시예의 블록도이다. 예로서, 이 가산기는 부동 소수점 가산기, 부동 소수점 융합 승산기-가산기, 또는 그와 유사한 것을 포함할 수 있다. 이 2 소스 피연산자 부동 소수점 가산기는 제1 부동 소수점 피연산자(912)와 제2 부동 소수점 피연산자(914)를 수신하도록 연결된 제1 및 제2 입력들을 가진다. 이 2 소스 피연산자 부동 소수점 가산기는 또한 3 소스 부동 소수점 가산 명령어에 대응하는 그리고/또는 3 소스 부동 소수점 가산 명령어로부터 유도되는 제어 신호(902)를 수신하도록 연결된 입력을 가진다. 예를 들어, 제어 신호는 예약 스테이션(도시되지 않음)으로부터 수신될 수 있다. 이 2 소스 피연산자 부동 소수점 가산기는 제1 및 제2 부동 소수점 피연산자들을 가산하여 제1 및 제2 소스 피연산자들을 수반하는 제1 반올림 합계(952)를 생성할 수 있다. 제1 반올림 합계는 적절한 경우 부동 소수점 반올림 모드에 따라 반올림된다. 이 2 소스 피연산자 부동 소수점 가산기는 재순환 경로(956)와 연결된 출력을 가진다. 재순환 경로는 가산기의 출력으로부터의 제1 반올림 합계를 가산기의 입력에 연결하거나 전달할 수 있다. 재순환 경로는 가산기의 출력으로부터의 제1 반올림 합계를 다시 가산기의 입력에 연결하기 위한, 회로, 예를 들어 라인들, 와이어들, 인터커넥트들, 도전성 경로들, 또는 그와 유사한 것을 포함할 수 있다. 이 2 소스 부동 소수점 가산기는 또한 제3 부동 소수점 피연산자(916)를 수신하도록 연결된 입력을 가진다. 이 2 소스 부동 소수점 가산기는 또한 제어 신호(902)를 수신하기 위해 버퍼(954)의 출력과 연결된 입력을 가진다. 제어 신호는 가산기에 의해 제1 반올림 합계가 생성되는 동안 일정 기간 동안 버퍼에 저장될 수 있고 그 후 제어 신호는 제1 반올림 합계 및 제3 소스 피연산자와 함께 가산기에 제공될 수 있다. 이 2 소스 피연산자 부동 소수점 가산기는 제3 부동 소수점 피연산자와 제1 반올림 합계를 가산하여 3개의 모든 소스 부동 소수점 피연산자를 수반하는 제2 반올림 합계(918)를 생성할 수 있다. 2개의 모든 순차적인 부동 소수점 가산 연산을 위해 동일한 2 소스 부동 소수점 가산기가 이용된다는 점에 주목한다. 이 2 소스 피연산자 부동 소수점 가산기는 제2 반올림 합계(918)를 제공하는 출력을 가진다. 유리하게는, 이 실시예에서, 3 소스 부동 소수점 가산기를 포함할 필요 없이 3개의 소스 부동 소수점 피연산자를 함께 가산할 수 있으며, 이는 설계의 복잡성, 사이즈, 및/또는 전력 소비를 감소시키는 데 도움이 될 수 있다.
도 10은 3 소스 부동 소수점 가산 명령어(1002)에 대한 적합한 명령어 포맷의 일 실시예의 블록도이다. 이 명령어 포맷은 연산 코드 또는 오피코드(1060)를 포함한다. 이 오피코드는 명령어 및/또는 수행될 연산(예를 들어, 3 소스 부동 소수점 가산)을 식별하도록 동작 가능한 복수의 비트 또는 하나 이상의 필드를 나타낼 수 있다.
이 명령어 포맷은 또한 선택적으로 제1 소스 피연산자를 특정하는 제1 소스 지정자(1061), 제2 소스 피연산자를 특정하는 제2 소스 지정자(1062), 제3 소스 피연산자를 특정하는 제3 소스 지정자(1063), 및 결과가 저장될 수 있는 목적지 피연산자를 특정하는 목적지 지정자(1064)를 포함할 수 있다. 예로서, 이러한 지정자들 각각은 관련된 피연산자에 대한 레지스터의 어드레스, 메모리 위치 또는 기타 스토리지 위치를 특정하는 비트들 또는 하나 이상의 필드들을 포함할 수 있다. 대안적으로, 또 다른 실시예에서, 이 지정자들 중 하나 이상은, 명시적으로 특정되는 것이 아니라, 선택적으로 명령어에 암시적일 수 있다. 예를 들어, 일부 실시예들에서, 목적지 지정자 대신에, 소스 피연산자들 중 하나를 위해 이용되는 동일한 스토리지 위치가 선택적으로 목적지 피연산자로서 암시적으로 이용될 수 있다. 예로서, 소스/목적지 레지스터가 처음에는 소스 데이터를 가질 수 있고 나중에 소스 데이터는 결과로 덮어쓰기될 수 있다. 대안적으로, 또 다른 실시예에서, 명시적 지정자들 중 어느 하나 이상이 암시적 피연산자로 대체될 수 있다.
일부 실시예들에서, 명령어 포맷은 연산 마스크(예를 들어, 마스크 레지스터)를 명시적으로 특정하는 선택적인 연산 마스크 지정자(1065)를 포함할 수 있다. 대안적으로, 패킹된 데이터 연산 마스크는 암시적으로 지시될 수 있다. 일부 실시예들에서, 명령어 포맷은 또한 마스킹 연산의 타입을 특정하는 선택적인 마스킹 연산 타입 지정자(1066)를 포함할 수 있다. 예로서, 마스킹 연산 타입 지정자는 병합 마스킹이 수행되어야 하는지 제로화 마스킹이 수행되어야 하는지를 특정하는 단일 비트를 포함할 수 있다. 대안적으로, 마스킹 연산 타입은 암시적으로 지시되거나(예를 들어, 오피코드에 의해) 또는 다르게 특정될 수 있다(예를 들어, 제어 레지스터에서). 다른 실시예들은 마스킹을 수행하지 않을 수 있고 마스크 지정자 또는 마스킹 타입 지정자에 대한 필요가 없을 수 있다.
일부 실시예들에서, 명령어 포맷은 본 명세서에 개시된 연산들에서 이용될 부동 소수점 반올림 모드를 특정하는 선택적인 부동 소수점 반올림 모드 지정자(1067)를 포함할 수 있다. 일부 실시예들에서, 부동 소수점 반올림 모드는 부동 소수점 제어 레지스터 내의 모드를 오버라이드할 수 있다. 본 명세서에 언급된 다양한 반올림 모드들, 또는 본 기술분야에 공지된 다른 것들 중 어느 것이든 적합하다. 부동 소수점 반올림 모드 지정자는 필수가 아니라 선택적이다. 일부 실시예들에서, 반올림 모드 지정자는 모든 부동 소수점 예외들을 억제하는 것을 암시할 수 있지만, 이것이 필수는 아니다.
일부 실시예들에서, 명령어 포맷은 부정 제어를 특정하는 선택적인 부정 제어 지정자(1068)를 포함할 수 있다. 일부 실시예들에서, 부정 제어 지정자는 즉치의 비트들을 포함할 수 있다. 대안적으로, 명령어 인코딩의 다른 부분들 내의 비트들이 이용될 수 있다. 부정 제어 지정자는 필수가 아니라 선택적이다.
이는 하나의 예시적인 예에 불과하다는 것을 이해해야 한다. 대안 실시예들은 지정자들의 서브세트를 포함할 수 있고, 추가적인 지정자들 또는 필드들을 추가할 수 있고, 특정 지정자들 또는 필드들과 겹칠 수 있고, 기타 등등이다. 또한, 도시된 필드들의 순서/배열은 필수가 아니고, 오히려 필드들은 재배열되거나, 겹칠 수 있고, 필드들은 연속하는 비트들의 시퀀스들을 포함할 필요가 없고, 오히려 불연속하는 또는 분리된 비트들을 포함할 수 있고, 기타 등등이다. 일부 실시예들에서, 명령어 포맷은, 본 명세서의 다른 곳에서 기술된 특징들을 가질 수 있는, VEX 또는 EVEX 인코딩 또는 명령어 포맷을 가질 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다. 일부 실시예들에서, EVEX 인코딩에서, 제3 소스 피연산자는 reg_field에 인코딩될 수 있고, 제1 소스 피연산자 VEX.vvvv에 인코딩될 수 있고, 제2 소스 피연산자는 8 비트 즉치의 일부와 rm_field 중 하나를 이용하여 인코딩될 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다. EVEX 인코딩의 경우에, 레지스터 대 레지스터 형태의 명령어들에 대해 EVEX.b 비트를 1로 설정하는 것에 의해 명령어의 인코딩에서 정적인 반올림 모드 제어 및 모든 예외의 암시된 억제가 가능하게 될 수 있다.
도 11은 패킹된 데이터 레지스터들(1110)의 적합한 세트의 예시적인 실시예의 블록도이다. 패킹된 데이터 레지스터들은 ZMM0 내지 ZMM31로 표시된 32개의 512 비트 패킹된 데이터 레지스터들을 포함한다. 도시된 실시예에서, 하위 16개 레지스터들, 즉 ZMM0-ZMM15의 하위 256 비트는 YMM0-YMM15로 표시되는 각자의 256 비트 패킹된 데이터 레지스터들에 대해 에일리어싱되거나(aliased) 또는 오버레이되지만(overlaid), 이것이 필수는 아니다. 마찬가지로, 도시된 실시예에서, 레지스터들 YMM0-YMM15의 하위 128 비트는 XMM0-XMM15로 표시된 각자의 128 비트 패킹된 데이터 레지스터들에 대해 에일리어싱되거나 또는 오버레이되지만, 이것도 필수는 아니다. 512 비트 레지스터들 ZMM0 내지 ZMM31은 512 비트 패킹된 데이터, 256 비트 패킹된 데이터 또는 128 비트 패킹된 데이터를 유지하도록 동작 가능하다. 256 비트 레지스터들 YMM0-YMM15는 256 비트 패킹된 데이터 또는 128 비트 패킹된 데이터를 유지하도록 동작 가능하다. 128 비트 레지스터들 XMM0-XMM15는 128 비트 패킹된 데이터를 유지하도록 동작 가능하다. 일부 실시예들에서, 레지스터들 각각은 패킹된 부동 소수점 데이터 또는 패킹된 정수 데이터를 저장하는 데 사용될 수 있다. 적어도 8 비트 바이트 데이터, 16 비트 워드 데이터, 32 비트 더블워드, 32 비트 단정밀도 부동 소수점 데이터, 64 비트 쿼드워드 및 64 비트 배정밀도 부동 소수점 데이터를 포함하는 상이한 데이터 요소 사이즈들이 지원된다. 대안 실시예들에서는, 상이한 개수들의 레지스터들 및/또는 상이한 사이즈들의 레지스터들이 사용될 수 있다. 또 다른 실시예들에서, 레지스터들은 보다 작은 레지스터들에 대한 보다 큰 레지스터들의 에일리어싱을 사용하거나 사용하지 않을 수 있고 및/또는 부동 소수점 데이터를 저장하는 데 사용되거나 또는 사용되지 않을 수 있다.
도 12는 패킹된 데이터 연산 마스크 비트들의 수가 패킹된 데이터 폭 및 패킹된 데이터 요소 폭에 의존하는 것을 예시하는 표(1270)이다. 128 비트, 256 비트 및 512 비트의 패킹된 데이터 폭들이 도시되어 있지만, 다른 폭들도 가능하다. 16 비트 반정밀도, 32 비트 단정밀도, 및 64 비트 배정밀도 부동 소수점 포맷들의 패킹된 데이터 요소 폭들이 도시되어 있지만, 다른 폭들도 가능하다. 하나의 예로서, 패킹된 데이터 폭이 128 비트일 때, 4 비트(예를 들어, 레지스터의 최하위 4 비트)가 패킹된 데이터 요소 폭이 32 비트일 때 마스킹을 위해 사용될 수 있다.
도 13은 연산 마스크 레지스터들(1320)의 적절한 세트의 예시적인 실시예의 블록도이다. 패킹된 데이터 연산 마스크 레지스터들 각각은 패킹된 데이터 연산 마스크를 저장하는 데 이용될 수 있다. 도시된 실시예에서, 이러한 세트는 k0 내지 k7로 표시된 8개의 레지스터를 포함한다. 대안 실시예들은 8개보다 적은 레지스터(예를 들어, 2개, 4개, 6개 등) 또는 8개보다 많은 레지스터(예를 들어, 16개, 32개 등)를 포함할 수 있다. 도시된 실시예에서, 레지스터들 각각은 64 비트이다. 대안 실시예들에서, 레지스터들의 폭들은 64 비트보다 더 넓거나(예를 들어, 80 비트, 128 비트 등), 64 비트보다 더 좁을 수 있다(예를 들어, 8 비트, 16 비트, 32 비트 등). 레지스터들은 공지된 기술들을 이용하여 상이한 방식들로 구현될 수 있고 임의의 공지된 특정한 회로 타입으로 한정되지 않는다. 적합한 레지스터들의 예들은, 이것으로 한정되는 것은 아니지만, 전용 물리 레지스터들, 레지스터 리네이밍을 사용하는 동적으로 할당되는 물리 레지스터들 및 이들의 조합들을 포함한다.
일부 실시예들에서, 패킹된 데이터 연산 마스크 레지스터들(1320)은 아키텍처 레지스터들의 개별적인, 전용의 세트일 수 있다. 일부 실시예들에서, 명령어들은 다른 타입의 레지스터들(예를 들어, 패킹된 데이터 레지스터들)를 인코딩하거나 특정하는 데 사용된 것들과는 상이한 비트들 또는 하나 이상의 상이한 필드들의 명령어 포맷으로 패킹된 데이터 연산 마스크 레지스터들을 인코딩하거나 특정할 수 있다. 예로서, 명령어는 3 비트(예를 들어, 3 비트 필드)를 이용하여, 8개의 패킹된 데이터 연산 마스크 레지스터 k0 내지 k7 중 어느 하나를 인코딩하거나 특정할 수 있다. 대안 실시예들에서, 더 적거나 더 많은 패킹된 데이터 연산 마스크 레지스터들이 존재할 때, 각각, 더 적거나 더 많은 비트가 이용될 수 있다. 하나의 특정한 구현에서, 패킹된 데이터 연산 마스크 레지스터들 k1 내지 k7만이 (k0는 아님) 마스킹된 패킹된 데이터 연산을 프리디케이트하는 프리디케이트 피연산자로서 어드레싱될 수 있다. 레지스터 k0는 정규 소스 또는 목적지로서 이용될 수 있지만, 프리디케이트 피연산자로서 인코딩되지 않을 수 있다(예를 들어, k0가 특정되면 그것은 "마스크 없음(no mask)" 인코딩을 가진다). 그러나, 이것은 필수가 아니고 선택적이다.
명령어 세트는 하나 이상의 명령어 포맷을 포함한다. 주어진 명령어 포맷은, 무엇보다도, 수행될 연산(오피코드), 및 그 연산이 수행되어야 하는 피연산자(들)를 특정하기 위한 다양한 필드들(비트 수, 비트들의 위치)을 정의한다. 일부 명령어 포맷들은 명령어 템플릿들(또는 서브포맷들)의 정의를 통해 추가로 분해된다. 예를 들어, 주어진 명령어 포맷의 명령어 템플릿들은 명령어 포맷의 필드들의 상이한 서브세트들을 갖도록 정의될 수 있으며(포함된 필드들은 통상적으로 동일한 순서로 되어 있지만, 적어도 일부는 더 적은 필드들이 포함되기 때문에 상이한 비트 위치들을 가짐), 그리고/또는 상이하게 해석되는 소정의 필드를 갖도록 정의될 수 있다. 따라서, ISA의 각각의 명령어는, 주어진 명령어 포맷을 이용하여 (그리고 정의된다면, 그 명령어 포맷의 명령어 템플릿들 중 소정의 것에서) 표현되고, 연산, 및 피연산자들을 특정하기 위한 필드들을 포함한다. 예를 들어, 예시적인 ADD 명령어는 특정 오피코드, 및 그 오피코드를 특정하는 오피코드 필드 및 피연산자들(소스1/목적지 및 소스2)을 선택하는 피연산자 필드들을 포함하는 명령어 포맷을 갖고; 명령어 스트림에서의 이러한 ADD 명령어의 출현은 특정 피연산자들을 선택하는 피연산자 필드들에서 특정 내용을 가질 것이다. AVX(Advanced Vector Extensions)(AVX1 및 AVX2)라 하고 VEX(Vector Extensions) 코딩 스킴을 사용하는 SIMD 확장들의 세트가 발표 및/또는 공개되었다(예를 들어, "Intel® 64 and IA-32 Architectures Software Developers Manual, October 2011" 참조; 및 "Intel® Advanced Vector Extensions Programming Reference, June 2011" 참조).
예시적인 명령어 포맷들
본 명세서에 설명되는 명령어(들)의 실시예들은 상이한 포맷들로 구현될 수 있다. 부가적으로, 예시적인 시스템들, 아키텍처들, 및 파이프라인들이 아래에 상세하게 설명된다. 명령어(들)의 실시예들은 그러한 시스템들, 아키텍처들, 및 파이프라인들 상에서 실행될 수 있지만, 상세하게 설명되는 것들에 한정되지는 않는다.
일반 벡터 친화형 명령어 포맷
벡터 친화형 명령어 포맷은 벡터 명령어들에 적합한 명령어 포맷이다(예를 들어, 벡터 연산들에 특정적인 특정 필드들이 존재함). 벡터 및 스칼라 연산들 양쪽 모두가 벡터 친화형 명령어 포맷을 통해 지원되는 실시예들이 설명되지만, 대안 실시예들은 벡터 친화형 명령어 포맷의 벡터 연산들만을 이용한다.
도 14a 및 도 14b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 명령어 템플릿들을 도시하는 블록도들이다. 도 14a는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 A 명령어 템플릿들을 도시하는 블록도이고; 한편 도 14b는 본 발명의 실시예들에 따른 일반 벡터 친화형 명령어 포맷 및 그것의 클래스 B 명령어 템플릿들을 도시하는 블록도이다. 구체적으로는, 일반 벡터 친화형 명령어 포맷(1400)에 대하여 클래스 A 및 클래스 B 명령어 템플릿들이 정의되고, 양쪽 모두는 메모리 액세스 없음(1405) 명령어 템플릿들 및 메모리 액세스(1420) 명령어 템플릿들을 포함한다. 벡터 친화형 명령어 포맷의 컨텍스트에서 일반(generic)이라는 용어는 임의의 특정 명령어 세트에 얽매이지 않는 명령어 포맷을 언급한다.
벡터 친화형 명령어 포맷이 다음의 것들을 지원하는 본 발명의 실시예들이 설명될 것이다: 데이터 요소 폭들(또는 사이즈들)이 32 비트(4 바이트) 또는 64 비트(8 바이트)인 64 바이트 벡터 피연산자 길이(또는 사이즈)(따라서, 64 바이트 벡터는 16개의 더블워드 사이즈의 요소들 또는 대안적으로 8개의 쿼드워드 사이즈의 요소들로 구성됨); 데이터 요소 폭들(또는 사이즈들)이 16 비트(2 바이트) 또는 8 비트(1 바이트)인 64 바이트 벡터 피연산자 길이(또는 사이즈); 데이터 요소 폭들(또는 사이즈들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 32 바이트 벡터 피연산자 길이(또는 사이즈); 및 데이터 요소 폭들(또는 사이즈들)이 32 비트(4 바이트), 64 비트(8 바이트), 16 비트(2 바이트) 또는 8 비트(1 바이트)인 16 바이트 벡터 피연산자 길이(또는 사이즈); 대안 실시예들은, 더 큰, 더 작은 또는 상이한 데이터 요소 폭들(예를 들어, 128 비트(16 바이트)의 데이터 요소 폭들)을 갖는 더 큰, 더 작은 그리고/또는 상이한 벡터 피연산자 사이즈들(예를 들어, 256 바이트 벡터 피연산자들)을 지원할 수 있다.
도 14a의 클래스 A 명령어 템플릿들은 다음과 같은 것을 포함한다: 1) 메모리 액세스 없음(1405) 명령어 템플릿들 내에, 메모리 액세스 없음, 전체 반올림 제어 타입 연산(no memory access, full round control type operation)(1410) 명령어 템플릿, 및 메모리 액세스 없음, 데이터 변환 타입 연산(no memory access, data transform type operation)(1415) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1420) 명령어 템플릿들 내에, 메모리 액세스, 임시(memory access, temporal)(1425) 명령어 템플릿, 및 메모리 액세스, 비임시(memory access, non-temporal)(1430) 명령어 템플릿이 도시되어 있다. 도 14b의 클래스 B 명령어 템플릿들은 다음과 같은 것을 포함한다: 1) 메모리 액세스 없음(1405) 명령어 템플릿들 내에, 메모리 액세스 없음, 기입 마스크 제어, 부분 반올림 제어 타입 연산(no memory access, write mask control, partial round control type operation)(1412) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, vsize 타입 연산(1417) 명령어 템플릿이 도시되어 있고; 2) 메모리 액세스(1420) 명령어 템플릿들 내에, 메모리 액세스, 기입 마스크 제어(1427) 명령어 템플릿이 도시되어 있다.
일반 벡터 친화형 명령어 포맷(1400)은 도 14a 및 도 14b에 도시된 순서로 아래에 열거되는 다음과 같은 필드들을 포함한다.
포맷 필드(1440) - 이 필드에서의 특정 값(명령어 포맷 식별자 값)은 벡터 친화형 명령어 포맷, 및 그에 따라 명령어 스트림들에서의 벡터 친화형 명령어 포맷의 명령어들의 출현들을 고유하게 식별한다. 이와 같이, 이 필드는, 이것이 일반 벡터 친화형 명령어 포맷만을 갖는 명령어 세트를 필요로 하지 않는다는 점에서 선택적이다.
베이스 연산 필드(base operation field)(1442) - 그것의 내용은 상이한 베이스 연산들을 구분한다.
레지스터 인덱스 필드(1444) - 그것의 내용은, 직접적으로 또는 어드레스 생성을 통해, 소스 및 목적지 피연산자들의 위치들을 특정한다(그것들이 레지스터들에 있든 메모리에 있든). 이들은 PxQ(예를 들어, 32x512, 16x128, 32x1024, 64x1024) 레지스터 파일로부터 N개의 레지스터들을 선택하기에 충분한 비트 수를 포함한다. 일 실시예에서 N은 최대 3개의 소스 및 1개의 목적지 레지스터일 수 있지만, 대안 실시예들은 더 많거나 더 적은 소스들 및 목적지 레지스터들을 지원할 수 있다(예를 들어, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 2개의 소스들까지 지원할 수 있고, 이러한 소스들 중 하나가 또한 목적지의 역할을 하는 경우에 최대 3개의 소스들을 지원할 수 있고, 최대 2개의 소스들 및 1개의 목적지까지를 지원할 수 있다).
한정자 필드(modifier field)(1446) - 그것의 내용은 메모리 액세스를 특정하는 일반 벡터 명령어 포맷의 명령어들의 출현을 그렇지 않은 명령어들과 구분하는데; 즉, 메모리 액세스 없음(1405) 명령어 템플릿들과 메모리 액세스(1420) 명령어 템플릿들을 구분한다. 메모리 액세스 연산들은(일부 경우에 레지스터들의 값들을 이용하여 소스 및/또는 목적지 어드레스들을 특정하는) 메모리 계층구조에 대해 판독 및/또는 기입하는 반면에, 메모리 액세스 없음 연산들은 그렇게 하지 않는다(예를 들어, 소스, 및 목적지들은 레지스터들임). 일 실시예에서 이 필드는 메모리 어드레스 계산들을 수행하는 세 가지 상이한 방식들 사이에서 또한 선택하지만, 대안 실시예들은 메모리 어드레스 계산들을 수행하는 더 많은, 더 적은 또는 상이한 방식들을 지원할 수 있다.
증대 연산 필드(augmentation operation field)(1450) - 그것의 내용은 각종 상이한 연산들 중 어느 연산이 베이스 연산에 부가하여 수행되어야 하는지를 구분한다. 이 필드는 컨텍스트 특정적(context specific)이다. 본 발명의 일 실시예에서, 이 필드는 클래스 필드(1468), 알파 필드(1452) 및 베타 필드(1454)로 분할된다. 증대 연산 필드(1450)는 공통 그룹의 연산들이 2개, 3개 또는 4개의 명령어들보다는 단일의 명령어에서 수행되는 것을 허용한다.
스케일 필드(scale field)(1460) - 그것의 내용은 메모리 어드레스 생성을 위해 인덱스 필드의 내용의 스케일링을 허용한다(예를 들어, 2scale * index + base를 이용하는 어드레스 생성을 위해).
변위 필드(Displacement Field)(1462A) - 그것의 내용은 메모리 어드레스 생성의 일부로서 이용된다(예를 들어, 2scale * index + base + displacement를 이용하는 어드레스 생성을 위해).
변위 인자 필드(Displacement Factor Field)(1462B)(변위 인자 필드(1462B) 바로 위의 변위 필드(1462A)의 병치(juxtaposition)는 둘 중 어느 한쪽이 이용되는 것을 나타낸다는 점에 유의한다) - 그것의 내용은 어드레스 생성의 일부로서 이용되고; 그것은 메모리 액세스의 사이즈(N)에 의해 스케일링되는 변위 인자를 특정하는데, 여기서 N은 메모리 액세스에서의 바이트 수이다(예를 들어, 2scale * index + base + scaled displacement를 이용하는 어드레스 생성을 위해). 잉여 하위 비트들(redundant low-order bits)은 무시되고, 따라서, 변위 인자 필드의 내용은 유효 어드레스를 계산하는 데 이용될 최종 변위를 생성하기 위하여 메모리 피연산자 총 사이즈(N)와 곱해진다. N의 값은 (본 명세서에서 나중에 설명되는) 전체 오피코드 필드(full opcode field)(1474) 및 데이터 조작 필드(1454C)에 기초하여 실행 시간에 프로세서 하드웨어에 의해 결정된다. 변위 필드(1462A) 및 변위 인자 필드(1462B)는, 이들이 메모리 액세스 없음(1405) 명령어 템플릿들에 대해 이용되지 않고/않거나, 상이한 실시예들이 둘 중 하나만을 구현하거나 어떠한 것도 구현하지 않을 수 있다는 점에서 선택적이다.
데이터 요소 폭 필드(1464) - 그것의 내용은 (일부 실시예들에서는 모든 명령어들에 대해서; 다른 실시예들에서는 명령어들 중 일부에 대해서만) 다수의 데이터 요소 폭들 중 어느 것이 이용되어야 하는지를 구분한다. 이 필드는, 단 하나의 데이터 요소 폭만 지원되고/되거나 데이터 요소 폭들이 오피코드들의 일부 양태를 이용하여 지원되는 경우에 필요하지 않는다는 점에서 선택적이다.
기입 마스크 필드(1470) - 그것의 내용은, 데이터 요소 위치별로, 목적지 벡터 피연산자에서의 그 데이터 요소 위치가 베이스 연산 및 증대 연산의 결과를 반영하는지 여부를 제어한다. 클래스 A 명령어 템플릿들은 병합-기입마스킹(merging-writemasking)을 지원하는 반면에, 클래스 B 명령어 템플릿들은 병합-기입마스킹 및 제로화-기입마스킹(zeroing-writemasking) 양쪽 모두를 지원한다. 병합할 때에, 벡터 마스크들은, 목적지에서의 임의의 세트의 요소들이 (베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 업데이트들로부터 보호될 수 있게 해주고; 다른 일 실시예에서는, 대응하는 마스크 비트가 0을 갖는 경우에 목적지의 각각의 요소의 이전의 값을 보존할 수 있게 해준다. 이에 반해, 제로화할 때에, 벡터 마스크들은 목적지에서의 임의의 세트의 요소들이(베이스 연산 및 증대 연산에 의해 특정된) 임의의 연산의 실행 동안 제로화될 수 있게 하고; 일 실시예에서는, 목적지의 요소는 대응하는 마스크 비트가 0 값을 가질 때에 0으로 설정된다. 이러한 기능성의 서브세트는 수행되는 연산의 벡터 길이를 제어하는 능력이지만(즉, 요소들의 범위(span)는 첫 번째 것으로부터 마지막 것까지 수정됨); 수정되는 요소들이 연속적인 것은 필요하지 않다. 따라서, 기입 마스크 필드(1470)는 로드, 저장, 산술, 논리 등을 포함하는, 부분 벡터 연산들을 허용한다. 기입 마스크 필드(1470)의 내용이 이용될 기입 마스크를 포함하는 다수의 기입 마스크 레지스터 중 하나를 선택하는 (그리고 따라서 기입 마스크 필드(1470)의 내용이 실행될 해당 마스킹을 간접적으로 식별하는) 본 발명의 실시예들이 기술되었지만, 대안 실시예들은 그 대신에 또는 추가적으로 마스크 기입 필드(1470)의 내용이 실행될 마스킹을 직접적으로 특정하는 것을 허용한다.
즉치 필드(immediate field)(1472) - 그것의 내용은 즉치의 지정을 허용한다. 이 필드는, 이것이 즉치를 지원하지 않는 일반 벡터 친화형 포맷의 구현에 존재하지 않으며, 즉치를 이용하지 않는 명령어들에 존재하지 않는다는 점에서 선택적이다.
클래스 필드(1468) - 그것의 내용은 명령어들의 상이한 클래스들을 구분한다. 도 14a 및 도 14b를 참조하면, 이 필드의 내용은 클래스 A 명령어들과 클래스 B 명령어들 사이에서 선택한다. 도 14a 및 도 14b에서, 필드에 특정 값이 존재함을 지시하기 위해서 둥근 코너의 사각형들이 이용된다(예를 들어, 도 14a 및 도 14b 각각에서의 클래스 필드(1468)에 대한 클래스 A(1468A) 및 클래스 B(1468B)).
클래스 A의 명령어 템플릿들
클래스 A의 메모리 액세스 없음(1405) 명령어 템플릿들의 경우에, 알파 필드(1452)는 RS 필드(1452A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하고(예를 들어, 반올림(1452A.1) 및 데이터 변환(1452A.2)은 메모리 액세스 없음, 반올림 타입 연산(1410) 및 메모리 액세스 없음, 데이터 변환 타입 연산(1415) 명령어 템플릿들에 대해 각각 특정됨), 한편 베타 필드(1454)는 특정 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(1405) 명령어 템플릿들에서, 스케일 필드(1460), 변위 필드(1462A) 및 변위 스케일 필드(1462B)는 존재하지 않는다.
메모리 액세스 없음 명령어 템플릿들 - 전체 반올림 제어 타입 연산
메모리 액세스 없음 전체 반올림 제어 타입 연산(1410) 명령어 템플릿에서, 베타 필드(1454)는 반올림 제어 필드(1454A)로서 해석되고, 그것의 내용(들)은 정적 반올림을 제공한다. 본 발명의 설명된 실시예들에서 반올림 제어 필드(1454A)는 모든 부동 소수점 예외 억제(suppress all floating point exceptions)(SAE) 필드(1456) 및 반올림 연산 제어 필드(1458)를 포함하지만, 대안 실시예들은 이들 개념들 양쪽 모두를 동일한 필드로 인코딩하거나, 또는 이들 개념들/필드들 중 어느 한쪽만을 가질 수 있다(예를 들어, 반올림 연산 제어 필드(1458)만을 가질 수 있다).
SAE 필드(1456) - 그것의 내용은 예외 이벤트 보고를 디스에이블할지 여부를 구분하고; 억제가 인에이블됨을 SAE 필드(1456)의 내용이 지시하는 경우, 주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 발생시키지 않는다.
반올림 연산 제어 필드(1458) - 그것의 내용은 한 그룹의 반올림 연산들 중 어느 것을 실행할지를 구분한다(예컨대, 반올림 올림 처리(Round-up), 반올림 내림 처리(Round-down), 0의 방향으로 반올림(Round-towards-zero) 및 가장 가까운 값으로 반올림(Round-to-nearest)). 따라서, 반올림 연산 제어 필드(1458)는 명령어별로 반올림 모드의 변경을 허용한다. 프로세서가 반올림 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 반올림 연산 제어 필드(1450)의 내용은 그 레지스터 값을 오버라이드한다.
메모리 액세스 없음 명령어 템플릿들 - 데이터 변환 타입 연산
메모리 액세스 없음 데이터 변환 타입 연산(1415) 명령어 템플릿에서, 베타 필드(1454)는 데이터 변환 필드(1454B)로서 해석되고, 그것의 내용은 다수의 데이터 변환들 중 어느 것이 수행되어야 하는지를 구분한다(예를 들어, 데이터 변환 없음, 스위즐(swizzle), 브로드캐스트).
클래스 A의 메모리 액세스(1420) 명령어 템플릿의 경우에, 알파 필드(1452)는 제거 힌트 필드(eviction hint field)(1452B)로서 해석되고, 그것의 내용은 제거 힌트들 중 어느 것이 이용되어야 하는지를 구분하고(도 14a에서, 메모리 액세스, 임시(1425) 명령어 템플릿 및 메모리 액세스, 비임시(1430) 명령어 템플릿에 대해 임시(1452B.1) 및 비임시(1452B.2)가 각각 특정됨), 한편 베타 필드(1454)는 데이터 조작 필드(1454C)로서 해석되고, 그것의 내용은 (프리미티브(primitives)로도 알려진) 다수의 데이터 조작 연산들 중 어느 연산이 수행되어야 하는지를 구분한다(예를 들어, 조작 없음; 브로드캐스트; 소스의 상향 변환; 및 목적지의 하향 변환). 메모리 액세스(1420) 명령어 템플릿들은 스케일 필드(1460), 및 선택적으로 변위 필드(1462A) 또는 변위 스케일 필드(1462B)를 포함한다.
벡터 메모리 명령어들은 변환의 지원으로 메모리로부터의 벡터 로드들 및 메모리로의 벡터 저장들을 수행한다. 정규 벡터 명령어들에서와 같이, 벡터 메모리 명령어들은 데이터 요소-관련 방식으로 메모리로부터/로 데이터를 전달하고, 실제로 전달되는 요소들은 기입 마스크로서 선택되는 벡터 마스크의 내용에 의해 지시된다.
메모리 액세스 명령어 템플릿들 - 임시
임시 데이터는 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 있는 데이터이다. 그러나, 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 그것을 구현할 수 있다.
메모리 액세스 명령어 템플릿들 - 비임시
비임시 데이터는 제1 레벨 캐시에서의 캐싱으로부터 이익을 얻을 정도로 빨리 재이용될 가능성이 없는 데이터이고, 되찾기에 대한 우선순위가 주어져야 한다. 그러나, 이것은 힌트이고, 상이한 프로세서들은 힌트를 완전히 무시하는 것을 포함하는 상이한 방식들로 그것을 구현할 수 있다.
클래스 B의 명령어 템플릿들
클래스 B의 명령어 템플릿들의 경우에, 알파 필드(1452)는 기입 마스크 제어(Z) 필드(1452C)로서 해석되고, 그것의 내용은 기입 마스크 필드(1470)에 의해 제어되는 기입 마스킹이 병합이어야 하는지 또는 제로화여야 하는지를 구분한다.
클래스 B의 메모리 액세스 없음(1405) 명령어 템플릿들의 경우에, 베타 필드(1454)의 일부는 RL 필드(1457A)로서 해석되고, 그것의 내용은 상이한 증대 연산 타입들 중 어느 것이 수행되어야 하는지를 구분하고(예를 들어, 메모리 액세스 없음, 기입 마스크 제어, 부분 반올림 제어 타입 연산(1412) 명령어 템플릿, 및 메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(1417) 명령어 템플릿에 대해 각각 반올림(1457A.1) 및 벡터 길이(VSIZE)(1457A.2)가 특정됨), 한편 베타 필드(1454)의 나머지는 특정된 타입의 연산들 중 어느 연산이 수행되어야 하는지를 구분한다. 메모리 액세스 없음(1405) 명령어 템플릿들에서, 스케일 필드(1460), 변위 필드(1462A) 및 변위 스케일 필드(1462B)는 존재하지 않는다.
메모리 액세스 없음, 기입 마스크 제어, 부분 반올림 제어 타입 연산(1410) 명령어 템플릿에서, 베타 필드(1454)의 나머지는 반올림 연산 필드(1459A)로서 해석되고, 예외 이벤트 보고가 디스에이블된다(주어진 명령어는 어떠한 종류의 부동 소수점 예외 플래그도 보고하지 않고, 어떠한 부동 소수점 예외 핸들러도 발생시키지 않는다).
반올림 연산 제어 필드(1459A) - 반올림 연산 제어 필드(1458)처럼, 그것의 내용은 반올림 연산들의 그룹 중 어느 것을 수행할지를 구분한다(예를 들어, 반올림 올림 처리, 반올림 내림 처리, 0의 방향으로 반올림 및 가장 가까운 값으로 반올림). 따라서, 반올림 연산 제어 필드(1459A)는 명령어별로 반올림 모드의 변경을 허용한다. 프로세서가 반올림 모드들을 특정하기 위한 제어 레지스터를 포함하는 본 발명의 일 실시예에서, 반올림 연산 제어 필드(1450)의 내용은 그 레지스터 값을 오버라이드한다.
메모리 액세스 없음, 기입 마스크 제어, VSIZE 타입 연산(1417) 명령어 템플릿에서, 베타 필드(1454)의 나머지는 벡터 길이 필드(1459B)로서 해석되고, 그것의 내용은 다수의 데이터 벡터 길이 중 어느 것에 대해 수행되어야 하는지를 구분한다(예를 들어, 128, 256 또는 512 바이트).
클래스 B의 메모리 액세스(1420) 명령어 템플릿의 경우에, 베타 필드(1454)의 일부는 브로드캐스트 필드(1457B)로서 해석되고, 그것의 내용은 브로드캐스트 타입 데이터 조작 연산이 수행되어야 하는지 여부를 구분하고, 한편 베타 필드(1454)의 나머지는 벡터 길이 필드(1459B)로서 해석된다. 메모리 액세스(1420) 명령어 템플릿들은 스케일 필드(1460), 및 선택적으로 변위 필드(1462A) 또는 변위 스케일 필드(1462B)를 포함한다.
일반 벡터 친화형 명령어 포맷(1400)과 관련하여, 포맷 필드(1440), 베이스 연산 필드(1442) 및 데이터 요소 폭 필드(1464)를 포함하는 전체 오피코드 필드(1474)가 도시되어 있다. 전체 오피코드 필드(1474)가 이들 필드들 모두를 포함하는 일 실시예가 도시되어 있지만, 이들 모두를 지원하지는 않는 실시예들에서, 전체 오피코드 필드(1474)는 이들 필드들 모두보다 적은 필드들을 포함한다. 전체 오피코드 필드(1474)는 연산 코드(오피코드)를 제공한다.
증대 연산 필드(1450), 데이터 요소 폭 필드(1464) 및 기입 마스크 필드(1470)는, 이들 피처들이 명령어별로 일반 벡터 친화형 명령어 포맷으로 특정되는 것을 허용한다.
기입 마스크 필드와 데이터 요소 폭 필드의 조합은, 마스크가 상이한 데이터 요소 폭들에 기초하여 적용되는 것을 그것들이 허용한다는 점에서 타입화된 명령어들(typed instructions)을 발생한다.
클래스 A 및 클래스 B 내에서 발견되는 다양한 명령어 템플릿들은 상이한 상황들에서 이롭다. 본 발명의 일부 실시예들에서, 상이한 프로세서들 또는 프로세서 내의 상이한 코어들은 클래스 A만을, 클래스 B만을, 또는 양자의 클래스들을 지원할 수 있다. 예를 들어, 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차 코어는 클래스 B만을 지원할 수 있고, 주로 그래픽스 및/또는 과학(스루풋) 컴퓨팅을 위해 의도된 코어는 클래스 A만을 지원할 수 있고, 양쪽 모두를 위해 의도된 코어는 양쪽 모두를 지원할 수 있다(물론, 양자의 클래스들로부터의 명령어들 및 템플릿들의 일부 혼합을 갖지만 양자의 클래스들로부터의 명령어들 및 템플릿들 전부를 갖지는 않는 코어는 본 발명의 범위 내에 있다). 또한, 단일 프로세서가 복수의 코어를 포함할 수 있는데, 이들 모두는 동일한 클래스를 지원하거나 또는 상이한 코어들이 상이한 클래스를 지원한다. 예를 들어, 별개의 그래픽스 및 범용 코어들을 갖는 프로세서에서, 주로 그래픽스 및/또는 과학 컴퓨팅에 대해 의도된 그래픽스 코어들 중 하나는 클래스 A만을 지원할 수 있는 반면에, 범용 코어들 중 하나 이상은, 클래스 B만을 지원하는, 범용 컴퓨팅에 대해 의도된 비순차적 실행 및 레지스터 리네이밍을 갖는 고성능 범용 코어들일 수 있다. 별개의 그래픽스 코어를 갖지 않는 다른 프로세서는 클래스 A 및 클래스 B 양쪽 모두를 지원하는 하나 이상의 범용 순차적 또는 비순차적 코어를 포함할 수 있다. 물론, 하나의 클래스로부터의 피처들은 본 발명의 상이한 실시예들에 있어서 다른 클래스에서 또한 구현될 수 있다. 고급 언어로 작성된 프로그램은 다음을 포함하는, 각종 상이한 실행가능형태들로 표현될 것이다(예를 들어, 저스트 인 타임 방식으로(just in time) 컴파일되거나 또는 정적으로 컴파일됨): 1) 실행을 위해 타겟 프로세서에 의해서 지원되는 클래스(들)의 명령어들만을 갖는 형태; 또는 2) 모든 클래스의 명령어들의 상이한 조합들을 이용하여 작성된 대안 루틴들을 갖고 코드를 현재 실행중인 프로세서에 의해 지원되는 명령어들에 기초하여 실행할 루틴을 선택하는 제어 흐름 코드를 가지고 있는 형태.
예시적인 특정 벡터 친화형 명령어 포맷
도 15는 본 발명의 실시예들에 따른 예시적인 특정 벡터 친화형 명령어 포맷을 도시하는 블록도이다. 도 15는 필드들의 위치, 사이즈, 해석 및 순서뿐만 아니라, 이들 필드들 중 일부에 대한 값들을 특정한다는 점에서 특정적인 특정 벡터 친화형 명령어 포맷(1500)을 도시한다. 특정 벡터 친화형 명령어 포맷(1500)은 x86 명령어 세트를 확장하는 데 이용될 수 있고, 따라서 필드들 중 일부는 기존의 x86 명령어 세트 및 그 확장(예를 들어, AVX)에서 이용되는 것들과 유사하거나 동일하다. 이 포맷은 확장들을 갖는 기존의 x86 명령어 세트의 프리픽스 인코딩 필드, 실제 오피코드 바이트 필드(real opcode byte field), MOD R/M 필드, SIB 필드, 변위 필드 및 즉치 필드들과 일관되게 유지된다. 도 15로부터의 필드들이 맵핑되는 도 14로부터의 필드들이 예시되어 있다.
본 발명의 실시예들은 예시의 목적으로 일반 벡터 친화형 명령어 포맷(1400)의 컨텍스트에서 특정 벡터 친화형 명령어 포맷(1500)을 참조하여 설명되지만, 본 발명은 청구되는 경우를 제외하고는 특정 벡터 친화형 명령어 포맷(1500)으로 한정되지는 않는다는 것이 이해되어야 한다. 예를 들어, 일반 벡터 친화형 명령어 포맷(1400)은 다양한 필드들에 대한 각종 가능한 사이즈를 고려하는 한편, 특정 벡터 친화형 명령어 포맷(1500)은 특정 사이즈의 필드들을 갖는 것으로 도시되어 있다. 특정 예로서, 데이터 요소 폭 필드(1464)는 특정 벡터 친화형 명령어 포맷(1500)에서는 1 비트 필드로서 예시되어 있지만, 본 발명은 이에 한정되지는 않는다(즉, 일반 벡터 친화형 명령어 포맷(1400)은 데이터 요소 폭 필드(1464)의 다른 사이즈들을 고려한다).
일반 벡터 친화형 명령어 포맷(1400)은 도 15a에 도시된 순서로 아래에 열거되는 다음의 필드들을 포함한다.
EVEX 프리픽스(바이트 0-3)(1502) - 4 바이트 형태로 인코딩된다.
포맷 필드(1440)(EVEX 바이트 0, 비트 [7:0]) - 제1 바이트(EVEX 바이트 0)는 포맷 필드(1440)이고, 그것은 0x62(본 발명의 일 실시예에서 벡터 친화형 명령어 포맷을 구분하기 위해 이용되는 고유한 값)를 포함한다.
제2 내지 제4 바이트(EVEX 바이트 1-3)는 특정 능력을 제공하는 다수의 비트 필드들을 포함한다.
REX 필드(1505)(EVEX 바이트 1, [7-5]) - EVEX.R 비트 필드(EVEX 바이트 1, 비트 [7] - R), EVEX.X 비트 필드(EVEX 바이트 1, 비트 [6] - X), 및 1457BEX 바이트 1, 비트[5] - B)로 구성된다. EVEX.R, EVEX.X 및 EVEX.B 비트 필드들은 대응하는 VEX 비트 필드들과 동일 기능을 제공하며, 1의 보수 형태로 인코딩된다(즉, ZMM0는 1111B로서 인코딩되고, ZMM15는 0000B로서 인코딩된다). 명령어들의 다른 필드들은 관련 기술분야에 공지되어 있는 레지스터 인덱스들의 하위 3 비트를 인코딩하여(rrr, xxx, 및 bbb), EVEX.R, EVEX.X 및 EVEX.B를 추가함으로써 Rrrr, Xxxx, 및 Bbbb가 형성될 수 있다.
REX' 필드(1410) - 이것은 REX' 필드(1410)의 제1 부분이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 이용되는 EVEX.R' 비트 필드(EVEX 바이트 1, 비트 [4] - R')이다. 본 발명의 일 실시예에서, 이 비트는, 아래에 지시된 바와 같은 다른 것들과 함께, (잘 알려진 x86 32 비트 모드에서) BOUND 명령어와 구분하기 위해 비트 반전된 포맷으로 저장되고, 그것의 실제 오피코드 바이트는 62이지만, (후술되는) MOD R/M 필드에서 MOD 필드의 11의 값을 수락하지 않으며; 본 발명의 대안 실시예들은 반전된 포맷으로 이것 및 아래에 지시된 다른 비트들을 저장하지 않는다. 하위 16개 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말해서, R'Rrrr는 다른 필드들로부터의 EVEX.R', EVEX.R, 및 다른 RRR를 결합시킴으로써 형성된다.
오피코드 맵 필드(1515)(EVEX 바이트 1, 비트 [3:0] - mmmm) - 그것의 내용은 암시적인 선단 오피코드 바이트(implied leading opcode byte)(0F, 0F 38 또는 0F 3)를 인코딩한다.
데이터 요소 폭 필드(1464)(EVEX 바이트 2, 비트 [7] - W) - 표기법 EVEX.W에 의해 표현된다. EVEX.W는 데이터타입의 세분성(사이즈)(32 비트 데이터 요소 또는 64 비트 데이터 요소)을 정의하는 데 사용된다.
EVEX.vvvv(1520)(EVEX 바이트 2, 비트 [6:3]-vvvv)- EVEX. vvvv의 역할은 다음을 포함할 수 있다: 1) EVEX.vvvv는 반전된(1의 보수) 형태로 특정된 제1 소스 레지스터 피연산자를 인코딩하고 또한 2개 이상의 소스 피연산자를 갖는 명령어들에 대해 유효하다; 2) EVEX.vvvv는 특정 벡터 시프트들에 대해 1의 보수 형태로 특정된 목적지 레지스터 피연산자를 인코딩한다; 또는 3) EVEX.vvvv는 어떤 피연산자도 인코딩하지 않으며, 이 필드는 예약되고 1111b를 포함해야 한다. 따라서, EVEX.vvvv 필드(1520)는 반전된(1의 보수) 형태로 저장되는 제1 소스 레지스터 지정자의 하위 4 비트를 인코딩한다. 이 명령어에 따라, 추가의 상이한 EVEX 비트 필드가 지정자 사이즈를 32개 레지스터로 확장하기 위해 이용된다.
EVEX.U(1468) 클래스 필드(EVEX 바이트 2, 비트 [2]-U) - EVEX.U = 0이라면, 이는 클래스 A 또는 EVEX.U0을 지시하고; EVEX.U = 1이라면, 이는 클래스 B 또는 EVEX.U1을 지시한다.
프리픽스 인코딩 필드(1525)(EVEX 바이트 2, 비트 [1:0]-pp) - 베이스 연산 필드에 대한 부가적인 비트들을 제공한다. EVEX 프리픽스 포맷의 레거시 SSE 명령어들에 대한 지원을 제공하는 것에 부가하여, 이것은 또한 SIMD 프리픽스를 콤팩트화하는 이득을 갖는다(SIMD 프리픽스를 표현하기 위해 바이트를 요구하는 것이 아니라, EVEX 프리픽스는 2 비트만을 요구함). 일 실시예에서, 레거시 포맷으로 그리고 EVEX 프리픽스 포맷으로 양쪽 모두에서 SIMD 프리픽스(66H, F2H, F3H)를 이용하는 레거시 SSE 명령어들을 지원하기 위하여, 이들 레거시 SIMD 프리픽스들은 SIMD 프리픽스 인코딩 필드가 되도록 인코딩되고; 실행 시간에 디코더의 PLA에 제공되기 전에 레거시 SIMD 프리픽스 내로 확장된다(그래서 PLA는 변경 없이 이들 레거시 명령어들의 레거시 및 EVEX 포맷 모두를 실행할 수 있다). 더 새로운 명령어들이 오피코드 확장으로서 직접 EVEX 프리픽스 인코딩 필드의 내용을 이용할 수 있지만, 특정 실시예들은 일관성에 대해 유사한 방식으로 확장되고, 상이한 의미들이 이들 레거시 SIMD 프리픽스들에 의해 특정되는 것을 허용한다. 대안 실시예는 2 비트 SIMD 프리픽스 인코딩들을 지원하도록 PLA를 재설계할 수 있고, 따라서 확장을 요구하지 않는다.
알파 필드(1452)(EVEX 바이트 3, 비트 [7] - EH; EVEX.EH, EVEX.rs, EVEX.RL, EVEX.기입 마스크 제어, 및 EVEX.N이라고도 알려짐; 또한 α로 예시됨) - 앞서 기술된 바와 같이, 이 필드는 컨텍스트 특정적이다.
베타 필드(1454)(EVEX 바이트 3, 비트들 [6:4]-SSS, EVEX.s2-0, EVEX.r2-0, EVEX.rr1, EVEX.LL0, EVEX.LLB라고도 함; 또한 βββ로 예시되어 있음) - 앞서 기술된 바와 같이, 이 필드는 컨텍스트 특정적이다.
REX' 필드(1410) - 이것은 REX' 필드의 나머지이고, 확장된 32 레지스터 세트의 상위 16 또는 하위 16 중 어느 하나를 인코딩하는 데 이용될 수 있는 EVEX.V' 비트 필드(EVEX 바이트 3, 비트 [3] - V')이다. 이 비트는 비트 반전된 포맷으로 저장된다. 하위 16개의 레지스터를 인코딩하는 데 1의 값이 이용된다. 다시 말하면, V'VVVV는 EVEX.V', EVEX.vvvv를 결합함으로써 형성된다.
기입 마스크 필드(1470)(EVEX 바이트 3, 비트 [2:0] - kkk) - 그것의 내용은 이전에 설명된 바와 같이 기입 마스크 레지스터들에서의 레지스터의 인덱스를 특정한다. 본 발명의 일 실시예에서, 특정 값 EVEX.kkk=000은 특정 명령어에 대해 어떠한 기입 마스크도 이용되지 않음을 암시하는 특수 거동을 갖는다(이것은 모두 1로 하드와이어드 기입 마스크(hardwired write mask) 또는 마스킹 하드웨어를 바이패스하는 하드웨어의 이용을 포함하는 각종 방식들로 구현될 수 있음).
실제 오피코드 필드(1530)(바이트 4)는 오피코드 바이트로서 또한 공지된다. 오피코드의 일부는 이 필드에서 특정된다.
MOD R/M 필드(1540)(바이트 5)는 MOD 필드(1542), Reg 필드(1544) 및 R/M 필드(1546)를 포함한다. 이전에 설명된 바와 같이, MOD 필드(1542)의 내용은 메모리 액세스 연산들과 메모리 액세스 없음 연산들을 구분한다. Reg 필드(1544)의 역할은 2개의 상황으로 요약될 수 있다: 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하거나, 또는 오피코드 확장으로 취급되고 어떠한 명령어 피연산자도 암호화하는 데 사용되지 않는 것. R/M 필드(1546)의 역할은 다음을 포함할 수 있다: 메모리 어드레스를 참조하는 명령어 피연산자를 인코딩하는 것, 또는 목적지 레지스터 피연산자 또는 소스 레지스터 피연산자를 인코딩하는 것.
SIB(Scale, Index, Base) 바이트(바이트 6) - 이전에 설명된 바와 같이, 스케일 필드(1450)의 내용은 메모리 어드레스 생성을 위해 이용된다. SIB.xxx(1554) 및 SIB.bbb(1556) - 이들 필드들의 내용은 이전에 레지스터 인덱스들 Xxxx 및 Bbbb와 관련하여 언급되었다.
변위 필드(1462A)(바이트 7-10) - MOD 필드(1542)가 10을 포함할 때, 바이트 7-10은 변위 필드(1462A)이고, 이것은 레거시 32 비트 변위(disp32)와 동일하게 작용하며, 바이트 세분성으로 작용한다.
변위 인자 필드(1462B)(바이트 7) - MOD 필드(1542)가 01을 포함할 때, 바이트 7은 변위 인자 필드(1462B)이다. 이 필드의 위치는 바이트 세분성으로 작용하는 레거시 x86 명령어 세트 8 비트 변위(disp8)의 위치와 동일하다. disp8이 부호부 확장되기(sign extended) 때문에, 이것은 단지 -128과 127 바이트 오프셋들 사이를 어드레싱할 수 있고; 64 바이트 캐시 라인들에 관하여, disp8은 4개의 실제 유용한 값들인 -128, - 64, 0, 및 64로만 설정될 수 있는 8 비트를 이용하며; 더 큰 범위가 종종 필요하기 때문에, disp32가 이용되지만; disp32는 4 바이트를 요구한다. disp8 및 disp32에 반해, 변위 인자 필드(1462B)는 disp8의 재해석(reinterpretation)이고; 변위 인자 필드(1462B)를 이용할 때, 변위 인자 필드의 내용과 메모리 피연산자 액세스의 사이즈(N)를 승산하는 것에 의해 실제 변위가 결정된다. 이러한 타입의 변위는 disp8*N으로 언급된다. 이것은 평균 명령어 길이를 감소시킨다(훨씬 더 큰 범위를 갖는 변위에 대해 단일의 바이트가 이용됨). 이러한 압축된 변위는, 유효 변위가 메모리 액세스의 세분성의 배수이고, 그에 따라 어드레스 오프셋의 잉여 하위 비트들이 인코딩될 필요가 없다는 가정에 기초한다. 다시 말하면, 변위 인자 필드(1462B)는 레거시 x86 명령어 세트 8 비트 변위를 대체한다. 따라서, 변위 인자 필드(1462B)는 x86 명령어 세트 8 비트 변위와 동일한 방식으로 인코딩되고(따라서, ModRM/SIB 인코딩 규칙들에서의 변화 없음), 유일한 예외는 disp8이 disp8*N으로 오버로드된다는 것이다. 다시 말하면, 인코딩 규칙들 또는 인코딩 길이들에 있어서 어떤 변경도 존재하지 않지만, (바이트-관련 어드레스 오프셋(byte-wise address offset)을 획득하기 위해 메모리 피연산자의 사이즈에 의해 변위를 스케일링할 필요가 있는) 하드웨어에 의한 변위 값의 해석에서만 변경이 존재한다.
즉치 필드(1472)는 이전에 설명된 바와 같이 동작한다.
전체 오피코드 필드
도 15b는 본 발명의 일 실시예에 따른 전체 오피코드 필드(1474)를 구성하는 특정 벡터 친화형 명령어 포맷(1500)의 필드들을 도시하는 블록도이다. 구체적으로, 전체 오피코드 필드(1474)는 포맷 필드(1440), 베이스 연산 필드(1442) 및 데이터 요소 폭(W) 필드(1464)를 포함한다. 베이스 연산 필드(1442)는 프리픽스 인코딩 필드(1525), 오피코드 맵 필드(1515) 및 실제 오피코드 필드(1530)를 포함한다.
레지스터 인덱스 필드
도 15c는 본 발명의 일 실시예에 따른 레지스터 인덱스 필드(1444)를 구성하는 특정 벡터 친화형 명령어 포맷(1500)의 필드들을 도시하는 블록도이다. 구체적으로, 레지스터 인덱스 필드(1444)는 REX 필드(1505), REX' 필드(1510), MODR/M.reg 필드(1544), MODR/M.r/m 필드(1546), VVVV 필드(1520), xxx 필드(1554) 및 bbb 필드(1556)를 포함한다.
증대 연산 필드
도 15d는 본 발명의 일 실시예에 따른 증대 연산 필드(1450)를 구성하는 특정 벡터 친화형 명령어 포맷(1500)의 필드들을 도시하는 블록도이다. 클래스(U) 필드(1468)가 0을 포함할 때에는, 이것은 EVEX.U0(클래스 A(1468A))을 나타내고; 1을 포함할 때에는, 이것은 EVEX.U1(클래스 B(1468B))을 나타낸다. U=0이고, MOD 필드(1542)가 11을 포함할 때(메모리 액세스 없음 연산을 나타냄), 알파 필드(1452)(EVEX 바이트 3, 비트 [7] - EH)는 rs 필드(1452A)로서 해석된다. rs 필드(1452A)가 1을 포함할 때(반올림(1452A.1)), 베타 필드(1454)(EVEX 바이트 3, 비트 [6:4] - SSS)는 반올림 제어 필드(1454A)로서 해석된다. 반올림 제어 필드(1454A)는 1 비트 SAE 필드(1456) 및 2 비트 반올림 연산 필드(1458)를 포함한다. rs 필드(1452A)가 0을 포함할 때(데이터 변환(1452A.2)), 베타 필드(1454)(EVEX 바이트 3, 비트 [6:4] - SSS)는 3 비트 데이터 변환 필드(1454B)로서 해석된다. U=0이고 MOD 필드(1542)가 00, 01 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 알파 필드(1452)(EVEX 바이트 3, 비트 [7] - EH) 제거 힌트(EH) 필드(1452B)로서 해석되고, 베타 필드(1454)(EVEX 바이트 3, 비트 [6:4] - SSS)는 3 비트 데이터 조작 필드(1454C)로서 해석된다.
U=1일 때, 알파 필드(1452)(EVEX 바이트 3, 비트 [7] - EH)는 기입 마스크 제어(Z) 필드(1452C)로서 해석된다. U=1이고 MOD 필드(1542)가 11을 포함할 때(메모리 액세스 없음 연산을 나타냄), 베타 필드(1454)의 일부(EVEX 바이트 3, 비트 [4]- S0)는 RL 필드(1457A)로서 해석되고; 그것이 1을 포함할 때(반올림(1457A.1)) 베타 필드(1454)의 나머지(EVEX 바이트 3, 비트 [6-5]- S2- 1)는 반올림 연산 필드(1459A)로서 해석되고, 한편 RL 필드(1457A)가 0을 포함할 때(VSIZE(1457.A2)) 베타 필드(1454)의 나머지(EVEX 바이트 3, 비트 [6-5]- S2- 1)는 벡터 길이 필드(1459B)(EVEX 바이트 3, 비트 [6-5]- L1- 0)로서 해석된다. U=1이고, MOD 필드(1542)가 00, 01 또는 10을 포함할 때(메모리 액세스 연산을 나타냄), 베타 필드(1454)(EVEX 바이트 3, 비트 [6:4] - SSS)는 벡터 길이 필드(1459B)(EVEX 바이트 3, 비트 [6-5] - L1-0) 및 브로드캐스트 필드(1457B)(EVEX 바이트 3, 비트 [4] - B)로서 해석된다.
예시적인 레지스터 아키텍처
도 16은 본 발명의 일 실시예에 따른 레지스터 아키텍처(1600)의 실시예의 블록도이다. 도시된 실시예에서, 폭이 512 비트인 32개의 벡터 레지스터들(1610)이 존재하고; 이들 레지스터들은 zmm0 내지 zmm31로서 참조된다. 하위 16개의 zmm 레지스터들의 하위 256 비트는 레지스터들 ymm0-16에 오버레이된다. 하위 16개의 zmm 레지스터들의 하위 128 비트(ymm 레지스터들의 하위 128 비트)는 레지스터들 xmm0-15에 오버레이된다. 특정 벡터 친화형 명령어 포맷(1500)은 아래의 표에 도시된 바와 같이 이들 오버레이된 레지스터 파일에 대해 작용한다.
다시 말하면, 벡터 길이 필드(1459B)는 최대 길이와 하나 이상의 다른 더 짧은 길이들 사이에서 선택하는데, 여기서 각각의 이러한 더 짧은 길이는 선행 길이의 1/2 길이이며; 벡터 길이 필드(1459B)를 갖지 않는 명령어 템플릿들은 최대 벡터 길이에 대해 작용한다. 또한, 한 실시예에서, 특정 벡터 친화형 명령어 포맷(1500)의 클래스 B 명령어 템플릿들은 패킹된 또는 스칼라의 단정밀도/배정밀도 부동 소수점 데이터와 패킹된 또는 스칼라의 정수 데이터에 대해 작용한다. 스칼라 연산들은 zmm/ymm/xmm 레지스터에서의 최하위 데이터 요소 위치에서 수행되는 연산들이고; 상위 데이터 요소 위치들은 실시예에 따라 명령어 이전에 이들이 있었던 것과 동일하게 남겨지거나 또는 제로화된다.
기입 마스크 레지스터들(1615) - 도시된 실시예에서, 각각 사이즈가 64 비트인 8개의 기입 마스크 레지스터(k0 내지 k7)가 존재한다. 대안 실시예에서, 기입 마스크 레지스터들(1615)은 사이즈가 16 비트이다. 이전에 설명된 바와 같이, 본 발명의 일 실시예에서, 벡터 마스크 레지스터 k0은 기입 마스크로서 이용될 수 없고; 통상적으로 k0을 나타내는 인코딩이 기입 마스크에 이용될 때, 이것은 0xFFFF의 하드와이어드 기입 마스크를 선택하여, 그 명령어에 대한 기입 마스킹을 효과적으로 디스에이블한다.
범용 레지스터들(1625) - 도시된 실시예에서, 메모리 피연산자들을 어드레싱하기 위해 기존의 x86 어드레싱 모드들과 함께 사용되는 16개의 64 비트 범용 레지스터들이 존재한다. 이들 레지스터들은 RAX, RBX, RCX, RDX, RBP, RSI, RDI, RSP 및 R8 내지 R15라는 이름들로 참조된다.
MMX 패킹된 정수 플랫 레지스터 파일(1650)이 에일리어싱된(aliased) 스칼라 부동 소수점 스택 레지스터 파일(x87 스택)(1645) - 도시된 실시예에서, x87 스택은 x87 명령어 세트 확장을 이용하여 32/64/80 비트 부동 소수점 데이터에 대해 스칼라 부동 소수점 연산들을 수행하기 위해 이용되는 8-요소 스택이고; 한편 MMX 레지스터들은 MMX 레지스터들과 XMM 레지스터들 사이에 수행되는 일부 연산들을 위한 피연산자들을 유지할 뿐만 아니라 64 비트 패킹된 정수 데이터에 대해 연산들을 수행하기 위해 이용된다.
본 발명의 대안 실시예들은 더 넓거나 더 좁은 레지스터들을 이용할 수 있다. 부가적으로, 본 발명의 대안 실시예들은 더 많거나, 더 적거나 또는 상이한 레지스터 파일들 및 레지스터들을 이용할 수 있다.
예시적인 코어 아키텍처들, 프로세서들, 및 컴퓨터 아키텍처들
프로세서 코어들은 상이한 방식들로, 상이한 목적들을 위해, 상이한 프로세서들에서 구현될 수 있다. 예를 들어, 그러한 코어들의 구현들은 다음을 포함할 수 있다: 1) 범용 컴퓨팅을 위해 의도된 범용 순차적 코어; 2) 범용 컴퓨팅을 위해 의도된 고성능 범용 비순차적 코어; 3) 그래픽 및/또는 과학적 (스루풋) 컴퓨팅을 위해 주로 의도된 특수 목적 코어. 상이한 프로세서의 구현은 다음을 포함할 수 있다: 1) 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 순차적 코어들 및/또는 범용 컴퓨팅을 위해 의도된 하나 이상의 범용 비순차적 코어들을 포함하는 CPU; 및 2) 그래픽 및/또는 과학적 (스루풋) 컴퓨팅을 위해 주로 의도된 하나 이상의 특수 목적 코어들을 포함하는 코프로세서. 이러한 상이한 프로세서들은 상이한 컴퓨터 시스템 아키텍처들을 초래하고, 이들 컴퓨터 시스템 아키텍처들은 다음을 포함할 수 있다: 1) CPU와는 별개의 칩 상의 코프로세서; 2) CPU와 동일한 패키지에서의 별개의 다이 상의 코프로세서; 3) CPU와 동일한 다이 상의 코프로세서(이 경우, 이러한 코프로세서는 때때로 통합된 그래픽 및/또는 과학적 (스루풋) 로직과 같은 특수 목적 로직 또는 특수 목적 코어로 언급됨); 및 4) 부가적인 기능성, 전술한 코프로세서 및 전술한 CPU(때때로 애플리케이션 코어(들) 또는 애플리케이션 프로세서(들)로 언급됨)와 동일한 다이 상에 포함될 수 있는 시스템 온 칩. 예시적인 코어 아키텍처들이 다음에 설명되고, 그 다음에 예시적인 프로세서들 및 컴퓨터 아키텍처들이 설명된다.
예시적인 코어 아키텍처들
순차적 및 비순차적 코어 블록도
도 17a는 본 발명의 실시예들에 따라 예시적인 순차적 파이프라인과 예시적인 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 양쪽 모두를 나타낸 블록도이다. 도 17b는 본 발명의 실시예들에 따라 프로세서에 포함되는 예시적인 실시예의 순차적 아키텍처 코어와 예시적인 레지스터 리네이밍, 비순차적 발행/실행 아키텍처 코어 양쪽 모두를 나타낸 블록도이다. 도 17a 및 도 17b에서의 실선 박스들은 순차적 파이프라인 및 순차적 코어를 도시하고, 한편 점선 박스들의 선택적인 추가는 레지스터 리네이밍, 비순차적 발행/실행 파이프라인 및 코어를 도시한다. 순차적 양태가 비순차적 양태의 서브세트라는 점을 고려하여, 비순차적 양태가 설명될 것이다.
도 17a에서, 프로세서 파이프라인(1700)은, 페치 스테이지(1702), 길이 디코드 스테이지(1704), 디코드 스테이지(1706), 할당 스테이지(1708), 리네이밍 스테이지(1710), (디스패치 또는 발행이라고도 알려진) 스케줄링 스테이지(1712), 레지스터 판독/메모리 판독 스테이지(1714), 실행 스테이지(1716), 라이트 백(write back)/메모리 기입 스테이지(1718), 예외 처리 스테이지(1722), 및 커밋 스테이지(1724)를 포함한다.
도 17b는 실행 엔진 유닛(1750)에 연결되는 프런트 엔드 유닛(1730) - 이들 양자는 메모리 유닛(1770)에 연결됨 - 을 포함하는 프로세서 코어(1790)를 나타낸다. 코어(1790)는 RISC(reduced instruction set computing) 코어, CISC(complex instruction set computing) 코어, VLIW(very long instruction word) 코어, 또는 하이브리드 또는 대안적인 코어 타입일 수 있다. 또 다른 선택 사항으로서, 코어(1790)는, 예를 들어, 네트워크 또는 통신 코어, 압축 엔진, 코프로세서 코어, GPGPU(general purpose computing graphics processing unit) 코어, 그래픽 코어 등과 같은 특수 목적 코어일 수 있다.
프런트 엔드 유닛(1730)은, 디코드 유닛(1740)에 연결되는 명령어 페치 유닛(1738)에 연결되는 명령어 TLB(translation lookaside buffer)(1736)에 연결되는 명령어 캐시 유닛(1734)에 연결되는 분기 예측 유닛(1732)을 포함한다. 디코드 유닛(1740)(또는 디코더)은 명령어들을 디코딩할 수 있으며, 오리지널 명령어들로부터 디코딩되거나, 또는 그렇지 않으면 이들을 반영하거나, 또는 이들로부터 유도되는, 하나 이상의 마이크로-연산들, 마이크로-코드 엔트리 포인트들, 마이크로명령어들, 다른 명령어들 또는 다른 제어 신호들을 출력으로서 생성할 수 있다. 디코드 유닛(1740)은 다양한 상이한 메커니즘들을 사용하여 구현될 수 있다. 적합한 메커니즘들의 예들은 룩업 테이블들, 하드웨어 구현들, 프로그램 가능 로직 어레이들(PLA들), 마이크로코드 판독 전용 메모리들(ROM들), 등등을 포함하지만, 이에 한정되지 않는다. 일 실시예에서, 코어(1790)는 (예를 들어, 디코드 유닛(1740)에 또는 다르게는 프런트 엔드 유닛(1730) 내에) 특정 매크로명령어들에 대한 마이크로코드를 저장하는 마이크로코드 ROM 또는 다른 매체를 포함한다. 디코드 유닛(1740)은 실행 엔진 유닛(1750)에서의 리네이밍/할당기 유닛(1752)에 연결된다.
실행 엔진 유닛(1750)은, 리타이어먼트 유닛(1754) 및 하나 이상의 스케줄러 유닛(들)(1756)의 세트에 연결되는 리네이밍/할당기 유닛(1752)을 포함한다. 스케줄러 유닛(들)(1756)은, 예약 스테이션들, 중앙 명령어 윈도, 기타 등등을 포함하는, 임의의 수의 상이한 스케줄러들을 나타낸다. 스케줄러 유닛(들)(1756)은 물리 레지스터 파일(들) 유닛(들)(1758)에 연결된다. 물리 레지스터 파일(들) 유닛들(1758) 각각은 하나 이상의 물리 레지스터 파일들을 나타내고, 이들 중 상이한 것들은 스칼라 정수, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점과 같은 하나 이상의 상이한 데이터 타입들, 상태(예를 들어, 실행될 다음 명령어의 어드레스인 명령어 포인터) 등을 저장한다. 일 실시예에서, 물리 레지스터 파일(들) 유닛(1758)은 벡터 레지스터들 유닛, 기입 마스크 레지스터들 유닛, 및 스칼라 레지스터들 유닛을 포함한다. 이러한 레지스터 유닛들은 아키텍처의 벡터 레지스터들, 벡터 마스크 레지스터들, 및 범용 레지스터들을 제공할 수 있다. 레지스터 리네이밍 및 비순차적 실행이 구현될 수 있는 다양한 방식들(예를 들어, 재정렬 버퍼(들) 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 장래 파일(future file)(들), 이력 버퍼(history buffer)(들) 및 리타이어먼트 레지스터 파일(들)을 사용하는 것; 레지스터 맵들 및 레지스터들의 풀(pool)을 사용하는 것 등)을 도시하기 위해, 물리 레지스터 파일(들) 유닛(들)(1758)은 리타이어먼트 유닛(1754)에 의해 중첩된다. 리타이어먼트 유닛(1754) 및 물리 레지스터 파일(들) 유닛(들)(1758)은 실행 클러스터(들)(1760)에 연결된다. 실행 클러스터(들)(1760)는 하나 이상의 실행 유닛들(1762)의 세트, 및 하나 이상의 메모리 액세스 유닛들(1764)의 세트를 포함한다. 실행 유닛들(1762)은 다양한 타입의 데이터(예를 들어, 스칼라 부동 소수점, 패킹된 정수, 패킹된 부동 소수점, 벡터 정수, 벡터 부동 소수점)에 대해 다양한 연산들(예를 들어, 시프트, 가산, 감산, 승산)을 수행할 수 있다. 일부 실시예들은 특정 기능들이나 기능들의 세트들에 전용되는 다수의 실행 유닛들을 포함할 수 있지만, 다른 실시예들은 단 하나의 실행 유닛, 또는 모두가 모든 기능들을 수행하는 다수의 실행 유닛을 포함할 수 있다. 스케줄러 유닛(들)(1756), 물리 레지스터 파일(들) 유닛(들)(1758) 및 실행 클러스터(들)(1760)는 아마 복수인 것으로 도시되는데, 그 이유는 특정 실시예들이 특정 타입들의 데이터/동작들에 대해 개별 파이프라인들(예를 들어, 각각 자신의 스케줄러 유닛, 물리 레지스터 파일(들) 유닛 및/또는 실행 클러스터를 갖는 스칼라 정수 파이프라인, 스칼라 부동 소수점/패킹된 정수/패킹된 부동 소수점/벡터 정수/벡터 부동 소수점 파이프라인 및/또는 메모리 액세스 파이프라인 - 및 개별 메모리 액세스 파이프라인의 경우, 이러한 파이프라인의 실행 클러스터만이 메모리 액세스 유닛(들)(1764)을 갖는 특정 실시예들이 구현됨)을 생성하기 때문이다. 개별 파이프라인들이 사용되는 경우, 이들 파이프라인들 중 하나 이상은 비순차적 발행/실행일 수 있고, 나머지는 순차적일 수 있다는 점도 이해해야 한다.
메모리 액세스 유닛들(1764)의 세트는 메모리 유닛(1770)에 연결되고, 이는 레벨 2(L2) 캐시 유닛(1776)에 연결되는 데이터 캐시 유닛(1774)에 연결되는 데이터 TLB 유닛(1772)을 포함한다. 하나의 예시적인 실시예에서, 메모리 액세스 유닛들(1764)은, 로드 유닛, 저장 어드레스 유닛 및 저장 데이터 유닛을 포함할 수 있고, 이들 각각은 메모리 유닛(1770)에서의 데이터 TLB 유닛(1772)에 연결된다. 명령어 캐시 유닛(1734)은 메모리 유닛(1770)에서의 레벨 2(L2) 캐시 유닛(1776)에 또한 연결된다. L2 캐시 유닛(1776)은 하나 이상의 다른 레벨의 캐시에 연결되어 궁극적으로 메인 메모리에 연결된다.
예로서, 예시적인 레지스터 리네이밍, 비순차적 발행/실행 코어 아키텍처는 다음과 같이 파이프라인(1700)을 구현할 수 있다: 1) 명령어 페치(1738)는 페치 및 길이 디코드 스테이지(1702 및 1704)를 수행하고; 2) 디코드 유닛(1740)은 디코드 스테이지(1706)를 수행하고; 3) 리네임/할당기 유닛(1752)은 할당 스테이지(1708) 및 리네이밍 스테이지(1710)를 수행하고; 4) 스케줄러 유닛(들)(1756)은 스케줄 스테이지(1712)를 수행하고; 5) 물리 레지스터 파일(들) 유닛(들)(1758) 및 메모리 유닛(1770)은 레지스터 판독/메모리 판독 스테이지(1714)를 수행하고; 실행 클러스터(1760)은 실행 스테이지(1716)를 수행하고; 6) 메모리 유닛(1770) 및 물리 레지스터 파일(들) 유닛(들)(1758)은 라이트 백/메모리 기입 스테이지(1718)를 수행하고; 7) 다양한 유닛들이 예외 처리 스테이지(1722)에 포함될 수 있으며; 그리고 8) 리타이어먼트 유닛(1754) 및 물리 레지스터 파일(들) 유닛(들)(1758)은 커밋(commit) 스테이지(1724)를 수행한다.
코어(1790)는 본 명세서에 설명되는 명령어(들)를 포함하여 하나 이상의 명령어들 세트들(예를 들어, (보다 새로운 버전들이 추가된 일부 확장들을 갖는) x86 명령어 세트; 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트; 캘리포니아주 서니베일의 ARM Holdings의 (NEON 과 같은 선택적인 부가의 확장들을 갖는) ARM 명령어 세트)을 지원할 수 있다. 일 실시예에서, 코어(1790)는 패킹된 데이터 명령어 세트 확장(예컨대, AVX1, AVX2)을 지원하는 로직을 포함하고, 이에 의해 많은 멀티미디어 애플리케이션들에 의해 사용되는 연산들이 패킹된 데이터를 사용하여 수행될 수 있게 한다.
코어는(연산들 또는 스레드들의 두 개 이상의 병렬 세트들을 실행하는) 멀티스레딩을 지원할 수 있고, 시분할 멀티스레딩(time sliced multithreading), (단일의 물리적 코어가, 그 물리적 코어가 동시에 멀티스레딩하는 스레드들 각각에 대해 논리적 코어를 제공하는) 동시 멀티스레딩(simultaneous multithreading), 또는 이들의 조합(예를 들어, Intel® Hyperthreading 기술에서와 같이 시분할 페칭 및 디코딩과 그 이후의 동시 멀티스레딩)을 포함하는 다양한 방식으로 멀티스레딩을 지원할 수 있다는 점을 이해해야 한다.
레지스터 리네이밍이 비순차적 실행의 컨텍스트에서 설명되었지만, 레지스터 리네이밍은 순차적 아키텍처에서 사용될 수도 있다는 점을 이해해야 한다. 프로세서의 도시된 실시예는 또한 개별 명령어 및 데이터 캐시 유닛들(1734/1774) 및 공유된 L2 캐시 유닛(1776)을 포함하지만, 대안 실시예들은, 예를 들어, 레벨 1(L1) 내부 캐시와 같은 명령어들 및 데이터 양자 모두에 대해 단일의 내부 캐시, 또는 다수 레벨들의 내부 캐시를 가질 수 있다. 일부 실시예들에서, 시스템은 내부 캐시와, 코어 및/또는 프로세서에 대해 외부에 있는 외부 캐시의 조합을 포함할 수 있다. 대안적으로, 모든 캐시는 코어 및/또는 프로세서에 대해 외부에 있을 수 있다.
구체적인 예시적인 순차적 코어 아키텍처
도 18a 및 도 18b는 보다 구체적인 예시적인 순차적 코어 아키텍처의 블록도를 도시하며, 이러한 코어는 칩 내의 (동일 타입 및/또는 상이한 타입들의 다른 코어들을 포함하는) 여러 로직 블록들 중 하나일 수 있다. 로직 블록들은 응용에 따라서, 일부 고정된 기능 로직, 메모리 I/O 인터페이스들, 및 다른 필요한 I/O 로직을 이용해 고대역폭 인터커텍트 네트워크(예를 들어, 링 네트워크)를 통해 통신한다.
도 18a는, 본 발명의 실시예들에 따른, 단일 프로세서 코어를, 온-다이 인터커넥트 네트워크(1802)로의 그의 연결 및 레벨 2(L2) 캐시의 그의 로컬 서브세트(1804)와 함께, 나타낸 블록도이다. 실시예에서, 명령어 디코더(1800)는 패킹된 데이터 명령어 세트 확장을 갖는 x86 명령어 세트를 지원한다. L1 캐시(1806)는 스칼라 및 벡터 유닛들 내로 캐시 메모리에 대한 낮은 대기 시간 액세스를 가능하게 한다. (설계를 간략화하기 위해) 일 실시예에서, 스칼라 유닛(1808) 및 벡터 유닛(1810)은 개별 레지스터 세트들(각각, 스칼라 레지스터들(1812) 및 벡터 레지스터들(1814))을 사용하고, 이들 사이에 전송되는 데이터는 메모리에 기입되고 나서 레벨 1(L1) 캐시(1806)로부터 다시 판독(read back)되지만, 본 발명의 대안 실시예들은 상이한 접근방식을 사용할 수 있다(예를 들어, 단일 레지스터 세트를 사용하거나, 또는 기입 및 다시 판독되지 않고 데이터가 2개의 레지스터 파일들 사이에서 전송되게 하는 통신 경로를 포함함).
L2 캐시(1804)의 로컬 서브세트는 프로세서 코어당 하나씩 개별 로컬 서브세트들로 분할되는 글로벌 L2 캐시의 일부이다. 각각의 프로세서 코어는 L2 캐시(1804)의 자기 자신의 로컬 서브세트로의 직접 액세스 경로를 갖는다. 프로세서 코어에 의해 판독된 데이터는 자신의 L2 캐시 서브세트(1804)에 저장되며, 다른 프로세서 코어들이 그들 자신의 로컬 L2 캐시 서브세트들에 액세스하는 것과 병렬로 빠르게 액세스될 수 있다. 프로세서 코어에 의해 기입되는 데이터는, 자기 자신의 L2 캐시 서브세트(1804)에 저장되고, 필요하다면 다른 서브세트들로부터 플러싱된다. 링 네트워크는 공유 데이터에 대한 일관성(coherency)를 보장한다. 링 네트워크는 양방향성이어서, 프로세서 코어들, L2 캐시들 및 다른 논리 블록들 등의 에이전트들이 칩 내에서 상호 통신하는 것을 허용한다. 각각의 링 데이터-경로는 방향당 1012 비트 폭이다.
도 18b는 본 발명의 실시예에 따른 도 18a에서의 프로세서 코어의 일부의 확대도이다. 도 18b는 L1 캐시(1804)의 L1 데이터 캐시(1806A) 부분뿐만 아니라, 벡터 유닛(1810) 및 벡터 레지스터들(1814)에 관한 더 많은 세부 사항을 포함한다. 구체적으로, 벡터 유닛(1810)은 정수, 단정밀도 부동 및 배정밀도 부동 명령어들 중 하나 이상을 실행하는, 16-와이드 VPU(vector processing unit)(16-와이드 ALU(1828) 참조)이다. 이 VPU는 스위즐 유닛(1820)에 의한 레지스터 입력들의 스위즐링(swizzling), 수치 변환 유닛(1822A-B)에 의한 수치 변환, 및 메모리 입력에 대한 복제 유닛(1824)에 의한 복제를 지원한다. 기입 마스크 레지스터들(1826)은 결과적인 벡터 기입들을 프리디케이트하는 것을 허용한다.
통합된 메모리 컨트롤러 및 그래픽을 가진 프로세서
도 19는, 본 발명의 실시예들에 따라, 둘 이상의 코어를 가질 수 있고, 통합 메모리 컨트롤러를 가질 수 있고, 및 통합 그래픽을 가질 수 있는 프로세서(1900)의 블록도이다. 도 19의 실선 박스들은 단일 코어(1902A), 시스템 에이전트(1910), 하나 이상의 버스 컨트롤러 유닛들(1916)의 세트를 갖는 프로세서(1900)를 도시하고, 한편, 점선 박스들의 선택적인 추가는 다수의 코어들(1902A-N), 시스템 에이전트 유닛(1910) 내의 하나 이상의 통합 메모리 컨트롤러 유닛(들)(1914)의 세트, 및 특수 목적 로직(1908)을 갖는 대안적인 프로세서(1900)를 도시한다.
따라서, 프로세서(1900)의 상이한 구현들은 다음을 포함할 수 있다: 1) (하나 이상의 코어들을 포함할 수 있는) 통합 그래픽 및/또는 과학적 (스루풋) 로직인 특수 목적 로직(1908), 및 하나 이상의 범용 코어들인 코어들(1902A-N)(예를 들어, 범용 순차적 코어들, 범용 비순차적 코어들, 이 둘의 조합)을 갖는 CPU; 2) 그래픽 및/또는 과학적 (스루풋)을 위해 주로 의도된 다수의 특수 목적 코어들인 코어들(1902A-N)을 갖는 코프로세서; 및 3) 다수의 범용 순차적 코어들인 코어들(1902A-N)을 갖는 코프로세서. 따라서, 프로세서(1900)는 범용 프로세서, 코프로세서 또는 특수 목적 프로세서, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽스 프로세서, GPGPU(general purpose graphics processing unit), 하이 스루풋 MIC(many integrated core) 코프로세서(30개 이상의 코어를 포함함), 임베디드 프로세서, 또는 그와 유사한 것일 수 있다. 프로세서는 하나 이상의 칩 상에 구현될 수 있다. 프로세서(1900)는, 예를 들어, BiCMOS, CMOS, 또는 NMOS와 같은 다수의 프로세스 기술 중 임의의 것을 이용하여 하나 이상의 기판 상에 구현될 수 있고/있거나 그 일부일 수 있다.
메모리 계층구조는 코어들 내의 하나 이상의 레벨들의 캐시, 세트 또는 하나 이상의 공유 캐시 유닛들(1906), 및 통합 메모리 컨트롤러 유닛들(1914)의 세트에 연결되는 외부 메모리(도시되지 않음)를 포함한다. 공유 캐시 유닛들(1906)의 세트는 레벨 2(L2), 레벨 3(L3), 레벨 4(L4), 또는 기타 레벨들의 캐시와 같은 하나 이상의 중간 레벨 캐시들, LLC(last level cache), 및/또는 이들의 조합을 포함할 수 있다. 일 실시예에서 링 기반 인터커넥트 유닛(1912)은 통합 그래픽 로직(1908), 공유 캐시 유닛들(1906)의 세트, 및 시스템 에이전트 유닛(1910)/통합 메모리 컨트롤러 유닛(들)(1914)을 상호 연결하지만, 대안 실시예들은 이러한 유닛들을 상호 연결하기 위한 임의의 수의 공지된 기술을 사용할 수 있다. 일 실시예에서는, 하나 이상의 캐시 유닛들(1906)과 코어들(1902-A-N) 사이에 일관성이 유지된다.
일부 실시예들에서, 코어들(1902A-N) 중 하나 이상은 멀티스레딩을 할 수 있다. 시스템 에이전트(1910)는 코어들(1902A-N)을 조정하고 동작시키는 컴포넌트들을 포함한다. 시스템 에이전트 유닛(1910)은 예를 들어 PCU(power control unit) 및 디스플레이 유닛을 포함할 수 있다. PCU는 코어들(1902A-N) 및 통합 그래픽 로직(1908)의 전원 상태를 조절하기 위해 필요한 로직과 컴포넌트들일 수 있거나 이들을 포함할 수 있다. 디스플레이 유닛은 하나 이상의 외부 연결되는 디스플레이들을 구동하기 위한 것이다.
코어들(1902A-N)은 아키텍처 명령어 세트와 관련하여 동종 또는 이종일 수 있다; 즉, 코어들(1902A-N) 중 둘 이상은 동일 명령어 세트를 실행할 수 있는 반면, 다른 것들은 그 명령어 세트의 서브세트 또는 상이한 명령어 세트만을 실행할 수 있다.
예시적인 컴퓨터 아키텍처
도 20 내지 도 23은 예시적인 컴퓨터 아키텍처의 블록도들이다. 랩톱들, 데스크톱들, 핸드헬드 PC들, 퍼스널 디지털 어시스턴트들, 엔지니어링 워크스테이션들, 서버들, 네트워크 디바이스들, 네트워크 허브들, 스위치들, 임베디드 프로세서들, 디지털 신호 프로세서들(DSP들), 그래픽 디바이스들, 비디오 게임 디바이스들, 셋톱박스들, 마이크로 컨트롤러들, 휴대 전화들, 휴대용 미디어 플레이어들, 핸드헬드 디바이스들, 및 다양한 다른 전자 디바이스들을 위해 이 기술분야에 공지된 다른 시스템 설계들 및 구성들도 적합하다. 일반적으로, 본 명세서에 개시된 바와 같은 프로세서 및/또는 다른 실행 로직을 통합할 수 있는 매우 다양한 시스템들 또는 전자 디바이스들이 일반적으로 적합하다.
이하 도 20을 참조하면, 본 발명의 일 실시예에 따른 시스템(2000)의 블록도가 도시되어 있다. 시스템(2000)은 하나 이상 프로세서(2010, 2015)을 포함할 수 있고, 이들은 컨트롤러 허브(2020)에 연결된다. 일 실시예에서, 컨트롤러 허브(2020)는, GMCH(graphics memory controller hub)(2090) 및 IOH(Input/Output Hub)(2050)(개별 칩들 상에 있을 수 있음)를 포함하고; GMCH(2090)는 메모리 및 메모리(2040)와 코프로세서(2045)에 연결되는 메모리 및 그래픽 컨트롤러들을 포함하고; IOH(2050)는 GMCH(2090)에 입출력(I/O) 디바이스들(2060)을 연결한다. 대안적으로, 메모리 및 그래픽 컨트롤러들 중 하나 또는 양자 모두는 (본 명세서에서 설명되는 바와 같이) 프로세서 내에 통합되고, 메모리(2040) 및 코프로세서(2045)는 프로세서(2010) 및 IOH(2050)와 단일 칩에 있는 컨트롤러 허브(2020)에 직접 연결된다.
추가 프로세서들(2015)의 선택적 속성은 도 20에서 파선으로 도시되어 있다. 각각의 프로세서(2010, 2015)는 본 명세서에 기술된 처리 코어들 중 하나 이상을 포함할 수 있고 프로세서(1900)의 일부 버전일 수 있다.
메모리(2040)는, 예를 들어, DRAM(dynamic random access memory), PCM(phase change memory), 또는 이 둘의 조합일 수 있다. 적어도 하나의 실시예에 대해, 컨트롤러 허브(2020)는, FSB(frontside bus)와 같은 멀티-드롭 버스, QPI(QuickPath Interconnect)와 같은 포인트-대-포인트(point-to-point) 인터페이스, 또는 유사한 접속(2095)을 통해 프로세서(들)(2010, 2015)과 통신한다.
일 실시예에서, 코프로세서(2045)는, 예를 들어, 하이 스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서 등과 같은 특수 목적 프로세서이다. 일 실시예에서, 컨트롤러 허브(2020)는 통합된 그래픽 가속기를 포함할 수 있다.
아키텍처 특성, 마이크로아키텍처 특성, 열적 특성, 전력 소비 특성 등을 포함하는 다양한 가치 척도들에 관련하여 물리적 리소스들(2010, 2015) 사이에는 다양한 차이들 존재할 수 있다.
일 실시예에서, 프로세서(2010)는 일반적인 타입의 데이터 처리 연산들을 제어하는 명령어들을 실행한다. 명령어들 내에는 코프로세서 명령어들이 임베드될 수 있다. 프로세서(2010)는 이러한 코프로세서 명령어들을 부속된 코프로세서(2045)에 의해 실행되어야 하는 타입의 것으로 인식한다. 따라서, 프로세서(2010)는 이러한 코프로세서 명령어들(또는 코프로세서 명령어들을 나타내는 제어 신호들)을 코프로세서 버스 또는 다른 인터커넥트 상에서 코프로세서(2045)에 발행한다. 코프로세서(들)(2045)는 수신된 코프로세서 명령어들을 수락 및 실행한다.
이하 도 21을 참조하면, 본 발명의 실시예에 따른 제1의 보다 구체적인 예시적인 시스템(2100)의 블록도가 도시되어 있다. 도 21에 도시된 바와 같이, 멀티프로세서 시스템(2100)은 포인트-대-포인트 인터커넥트 시스템이고, 포인트-대-포인트 인터커넥트(2150)을 통해 연결되는 제1 프로세서(2170) 및 제2 프로세서(2180)를 포함한다. 프로세서들(2170 및 2180) 각각은 프로세서(1900)의 일부 버전일 수 있다. 본 발명의 일 실시예에서, 프로세서들(2170 및 2180)은 각각 프로세서들(2010 및 2015)이고, 한편 코프로세서(2138)은 코프로세서(2045)이다. 다른 실시예에서, 프로세서들(2170 및 2180)은 각각 프로세서(2010) 및 코프로세서(2045)이다.
프로세서들(2170 및 2180)은 각각 IMC(integrated memory controller) 유닛들(2172 및 2182)을 포함하는 것으로 도시된다. 프로세서(2170)는 또한 자신의 버스 컨트롤러 유닛들의 일부로서 P-P(point-to-point) 인터페이스들(2176, 2178)을 포함하고; 유사하게, 제2 프로세서(2180)는 P-P 인터페이스들(2186, 2188)을 포함한다. 프로세서들(2170, 2180)은 P-P 인터페이스 회로들(2178, 2188)을 사용하는 P-P(point-to-point) 인터페이스(2150)를 통해 정보를 교환할 수 있다. 도 21에 도시된 바와 같이, IMC들(2172 및 2182)은 프로세서들을 각각의 메모리, 즉 메모리(2132) 및 메모리(2134)에 연결하며, 이는 각 프로세서들에 로컬로 부속되는 메인 메모리의 일부들일 수 있다.
프로세서들(2170, 2180)은 포인트 대 포인트 인터페이스 회로들(2176, 2194, 2186, 2198)을 사용하는 개별 P-P 인터페이스들(2152, 2154)를 통해 칩셋(2190)과 정보를 각각 교환할 수 있다. 칩셋(2190)은 선택적으로 고성능 인터페이스(2139)를 통해 코프로세서(2138)와 정보를 교환할 수 있다. 일 실시예에서, 코프로세서(2138)는, 예를 들어, 하이 스루풋 MIC 프로세서, 네트워크 또는 통신 프로세서, 압축 엔진, 그래픽 프로세서, GPGPU, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서이다.
공유된 캐시(도시되지 않음)는 어느 한 프로세서에 포함되거나, 둘 모두의 프로세서의 외부이지만 여전히 P-P 인터커넥트를 통해 프로세서들과 접속될 수 있어서, 프로세서가 저전력 모드에 놓이는 경우 어느 한쪽 또는 둘 모두의 프로세서의 로컬 캐시 정보가 공유된 캐시에 저장될 수 있다.
칩셋(2190)은 인터페이스(2196)를 통해 제1 버스(2116)에 연결될 수 있다. 일 실시예에서, 제1 버스(2116)는 주변 컴포넌트 인터커넥트(PCI) 버스, 또는 PCI 익스프레스 버스 또는 다른 3세대 I/O 인터커넥트 버스와 같은 버스일 수 있지만, 본 발명의 범위는 이에 한정되지 않는다.
도 21에 도시된 바와 같이, 다양한 I/O 디바이스(2114)이 제1 버스(2116)를 제2 버스(2120)에 결합하는 버스 브리지(2118)와 함께 제1 버스(2116)에 연결될 수 있다. 일 실시예에서, 코프로세서, 하이 스루풋 MIC 프로세서, GPGPU, (예를 들어, 그래픽 가속기 또는 디지털 신호 처리(DSP) 유닛과 같은) 가속기, 필드 프로그램 가능 게이트 어레이 또는 임의의 다른 프로세서와 같은 하나 이상의 부가적인 프로세서(들)(2115)가 제1 버스(2116)에 연결된다. 일 실시예에서, 제2 버스(2120)는 로우 핀 카운트(LPC) 버스일 수 있다. 일 실시예에서는, 예를 들어, 키보드 및/또는 마우스(2122), 통신 디바이스들(2127) 및 명령어들/코드 및 데이터(2130)를 포함할 수 있는 디스크 드라이브 또는 기타 대용량 저장 디바이스와 같은 스토리지 유닛(2128)을 포함하는 다양한 디바이스들이 제2 버스(2120)에 연결될 수 있다. 또한, 오디오 I/O(2124)가 제2 버스(2120)에 연결될 수 있다. 다른 구조들도 가능하다는 점에 유의한다. 예를 들어, 도 21의 포인트-대-포인트 구조 대신에, 시스템은 멀티 드롭 버스 또는 다른 그러한 구조를 구현할 수 있다.
도 22를 이제 참조하면, 본 발명의 한 실시예에 따른 제2의 더 구체적인 예시적인 시스템(2200)의 블록도가 도시된다. 도 21 및 22에서 동일한 요소들은 동일한 참조 번호들을 가지며, 도 21의 특정 양태들은 도 22의 다른 양태들을 불명료하게 하는 것을 방지하기 위해 도 22로부터 생략되었다.
도 22는, 프로세서들(2170, 2180)이 통합 메모리 및 I/O 제어 로직("CL")(2172 및 2182)를 각각 포함할 수 있다는 점을 도시한다. 따라서, CL(2172, 2182)는 통합 메모리 컨트롤러 유닛들 및 I/O 제어 로직을 포함한다. 도 22는, CL(2172, 2182)에 메모리들(2132, 2134)만이 연결되는 것이 아니라, 제어 로직(2172, 2182)에는 I/O 디바이스들(2214)도 연결된다는 점을 도시한다. 레거시 I/O 디바이스들(2215)은 칩셋(2190)에 연결된다.
이제 도 23을 참조하면, 본 발명의 일 실시예에 따른 SoC(2300)의 블록도가 도시된다. 도 19에서의 유사한 요소들은 동일한 참조 번호를 갖는다. 또한, 점선 박스는 더욱 향상된 SoC들에 관한 선택적 특징들이다. 도 23에서, 인터커넥트 유닛(들)(2302)은: 하나 이상의 코어들(202A-N)의 세트 및 공유 캐시 유닛(들)(1906)을 포함하는 애플리케이션 프로세서(2310); 시스템 에이전트 유닛(1910); 버스 컨트롤러 유닛(들)(1916); 통합 메모리 컨트롤러 유닛(들)(1914); 통합 그래픽 로직, 이미지 프로세서, 오디오 프로세서, 및 비디오 프로세서를 포함할 수 있는 하나 이상의 코프로세서들(2320) 또는 그 세트; SRAM(static random access memory) 유닛(2330); DMA(direct memory access) 유닛(2332); 및 하나 이상의 외부 디스플레이들에 연결하기 위한 디스플레이 유닛(2340)에 연결된다. 일 실시예에서, 코프로세서(들)(2320)는, 예를 들어, 네트워크 또는 통신 프로세서, 압축 엔진, GPGPU, 하이 스루풋 MIC 프로세서, 임베디드 프로세서, 또는 그와 유사한 것과 같은 특수 목적 프로세서를 포함한다.
여기에 설명된 메커니즘들의 실시예들은 하드웨어, 소프트웨어, 펌웨어 또는 이러한 구현 접근법들의 조합으로 구현될 수 있다. 본 발명의 실시예들은 적어도 하나의 프로세서, 저장 시스템(휘발성 및 불휘발성 메모리 및/또는 저장 요소들을 포함함), 적어도 하나의 입력 장치, 및 적어도 하나의 출력 장치를 포함하는 프로그램 가능한 시스템들에서 실행하는 컴퓨터 프로그램들 또는 프로그램 코드로서 구현될 수 있다.
도 21에 도시된 코드(2130)와 같은 프로그램 코드를 입력 명령어들에 적용하여 본 명세서에 설명된 기능들을 수행하고 출력 정보를 생성할 수 있다. 출력 정보는 공지된 방식으로 하나 이상의 출력 디바이스에 적용될 수 있다. 본 출원의 목적으로, 처리 시스템은 예를 들어 디지털 신호 프로세서(DSP), 마이크로컨트롤러, 주문형 집적 회로(ASIC) 또는 마이크로프로세서와 같은 프로세서를 갖는 임의의 시스템을 포함한다.
프로그램 코드는 프로세싱 시스템과 통신하기 위해 하이 레벨 절차 또는 객체 지향 프로그래밍 언어로 구현될 수 있다. 프로그램 코드는, 또한, 요구되는 경우, 어셈블리, 또는 머신 언어로 구현될 수 있다. 사실상, 본 명세서에 설명된 메커니즘들은 임의의 특정 프로그래밍 언어로 범위가 한정되지 않는다. 어느 경우에나, 언어는 컴파일되거나 해석되는 언어일 수 있다.
적어도 일 실시예의 하나 이상의 양태는 머신에 의해 판독될 때 머신으로 하여금 본 명세서에서 설명되는 기술들을 수행하기 위한 논리를 제조하게 하는, 프로세서 내의 다양한 논리를 표현하는, 머신 판독가능 매체 상에 저장된 대표적인 명령어들에 의해 구현될 수 있다. "IP 코어들"로서 알려진 그러한 표현들은 유형의(tangible) 머신 판독가능 매체 상에 저장될 수 있으며, 다양한 고객들 또는 제조 설비에 제공되어, 논리 또는 프로세서를 실제로 제조하는 제조 머신들 내에 로딩될 수 있다.
이러한 머신 판독가능 저장 매체는 하드 디스크와, 플로피 디스크, 광 디스크, CD-ROM(compact disk read-only memory), CD-RW(compact disk rewritable) 및 광자기 디스크를 포함하는 임의의 다른 타입의 디스크, DRAM(dynamic random access memory), SRAM(static random access memory)과 같은 RAM(random access memory), EPROM(erasable programmable read-only memory), 플래시 메모리, EEPROM(electrically erasable programmable read-only memory)과 같은 ROM(read-only memory), RAM(random access memory), PCM(phase change memory)과 같은 반도체 디바이스, 자기 또는 광 카드, 또는 전자 명령어들을 저장하는 데 적합한 임의의 다른 타입의 매체와 같은 저장 매체를 포함하는, 머신 또는 디바이스에 의해 제조 또는 형성되는 물품들의 비일시적, 유형의 구성들을 포함할 수 있지만, 이들로 한정되지 않는다.
따라서, 본 발명의 실시예들은 또한, 명령어들을 포함하거나, 또는 본 명세서에 기술되는 구조들, 회로들, 장치들, 프로세서들 및/또는 시스템 특징들을 정의하는, HDL(Hardware Description Language) 등의 설계 데이터를 포함하는 비-일시적이고 유형의 머신 판독가능 매체를 포함한다. 이러한 실시예들은 프로그램 제품들로도 언급될 수 있다.
에뮬레이션(바이너리 변환, 코드 모핑 등을 포함함)
일부 경우들에는, 명령어 변환기가 소스 명령어 세트로부터 타겟 명령어 세트로 명령어를 변환하는 데 사용될 수 있다. 예를 들어, 명령어 변환기는 코어에 의해 처리될 하나 이상의 다른 명령어들로 명령어를 (예를 들어, 정적 바이너리 변환, 동적 컴필레이션을 포함하는 동적 바이너리 변환을 이용하여) 변환하거나, 모프하거나, 에뮬레이트하거나, 또는 다르게 변환할 수 있다. 명령어 변환기는 소프트웨어, 하드웨어, 펌웨어, 또는 그의 조합으로 구현될 수 있다. 명령어 변환기는 온 프로세서(on processor)에, 오프 프로세서(off processor)에, 또는 일부는 온 프로세서에 일부는 오프 프로세서에 있을 수 있다.
도 24는 본 발명의 실시예들에 따라 소스 명령어 세트 내의 바이너리 명령어들을 타겟 명령어 세트 내의 바이너리 명령어들로 변환하는 소프트웨어 명령어 변환기의 사용을 대조하는 블록도이다. 도시된 실시예에서, 명령어 변환기는 소프트웨어 명령어 변환기이지만, 명령어 변환기는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 다양한 조합들로 구현될 수 있다. 도 24는 하이 레벨 언어(2402)의 프로그램을 x86 컴파일러(2404)를 사용하여 컴파일하여, 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2416)에 의해 원시적으로 실행될 수 있는 x86 바이너리 코드(2406)를 생성할 수 있다는 것을 도시한다. 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2416)는, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 결과를 달성하기 위해서, (1) 인텔 x86 명령어 세트 코어의 명령어 세트의 상당 부분 또는 (2) 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서 상에서 실행되도록 되어 있는 오브젝트 코드 버전의 애플리케이션들 또는 다른 소프트웨어를 호환 가능하게 실행하거나 또는 다르게 처리함으로써, 적어도 하나의 x86 명령어 세트 코어를 갖는 인텔 프로세서와 실질적으로 동일한 기능들을 수행할 수 있는 임의의 프로세서를 나타낸다. x86 컴파일러(2404)는 추가적인 링크 처리 유무와 무관하게 적어도 하나의 x86 명령어 세트 코어를 갖는 프로세서(2416)에서 실행될 수 있는 x86 바이너리 코드(2406)(예를 들어, 오브젝트 코드)를 생성하도록 동작 가능한 컴파일러를 나타낸다. 유사하게, 도 24는, 하이 레벨 언어(2402)에서의 프로그램이 대안적인 명령어 세트 컴파일러(2408)를 사용하여 컴파일되어, 적어도 하나의 x86 명령어 세트 코어가 없는 프로세서(2414)(예를 들어, 캘리포니아주 서니베일의 MIPS Technologies의 MIPS 명령어 세트를 실행하는 및/또는 캘리포니아주 서니베일의 ARM Holdings의 ARM 명령어 세트를 실행하는 코어들이 있는 프로세서)에 의해 원시적으로 실행될 수 있는 대안적인 명령어 세트 바이너리 코드(2410)을 생성할 수 있다는 점을 보여준다. 명령어 변환기(2412)는 x86 바이너리 코드(2406)를 x86 명령어 세트 코어가 없는 프로세서(2414)에 의해 원시적으로 실행될 수 있는 코드로 변환하는 데 사용된다. 이러한 변환된 코드는 대안적인 명령어 세트 바이너리 코드(2410)와 동일할 가능성이 없는데, 그 이유는 이를 행할 수 있는 명령어 변환기를 제조하기 어렵기 때문이다; 그러나, 변환된 코드는 일반적인 연산을 달성할 것이며, 대안적인 명령어 세트로부터의 명령어들로 이루어질 것이다. 따라서, 명령어 변환기(2412)는 에뮬레이션, 시뮬레이션, 또는 임의의 다른 처리를 통해 x86 명령어 세트 프로세서 또는 코어가 없는 프로세서 또는 다른 전자 디바이스로 하여금 x86 바이너리 코드(2406)를 실행하도록 허용하는 소프트웨어, 펌웨어, 하드웨어, 또는 이들의 조합을 나타낸다.
도 3 내지 도 13 중 임의의 것에 대해 설명된 컴포넌트들, 특징들 및 세부 사항들은 도 1 및 도 2 중 임의의 것에서 또한 선택적으로 이용될 수 있다. 또한, 본 명세서에 설명된 장치들 중 임의의 것에 대해 설명된 컴포넌트들, 특징들 및 세부 사항들은, 실시예들에서 이러한 장치에 의해 그리고/또는 이러한 장치를 이용하여 수행될 수 있는 본 명세서에 설명된 방법들 중 임의의 것에서 선택적으로 이용되고/되거나 이것에 적용될 수 있다. 본 명세서에 설명된 프로세서들 중 임의의 것은 본 명세서에 개시된 컴퓨터 시스템들 또는 다른 시스템들 중 임의의 것에 포함될 수 있다. 일부 실시예들에서, 명령어들은 본 명세서에 개시된 명령어 포맷들(예를 들어, VEX, EVEX, 등등)에 대해 기술된 특징들 및 세부 사항들을 이용하여 인코딩될 수 있지만, 본 발명의 범위는 그렇게 한정되지 않는다.
본 설명 및 청구항들에서, "연결된(coupled)" 및/또는 "접속된(connected)"이라는 용어들이 그 파생어들과 함께 이용되었을 수 있다. 이들 용어들은 서로에 대한 동의어로서 의도되지는 않는다. 오히려, 실시예들에서, "접속된"은, 2개 이상의 요소들이 서로 직접 물리적으로 그리고/또는 전기적으로 접촉하는 것을 나타내는 데 이용될 수 있다. "연결된"은, 2개 이상의 요소들이 서로 직접 물리적으로 그리고/또는 전기적으로 접촉하는 것을 의미할 수 있다. 그러나, "연결된"은 또한 2개 이상의 요소들이 서로 직접 접촉하고 있지 않을 수 있지만, 여전히 서로 협력 또는 상호작용할 수 있음을 의미할 수 있다. 예를 들어, 실행 유닛은 하나 이상의 중간 컴포넌트들을 통해 레지스터 및/또는 디코드 유닛과 연결될 수 있다. 도면들에서, 화살표들은 접속들 및 연결들을 보여주는 데 사용된다.
"및/또는(and/or)"이란 용어가 사용되었을 수 있다. 본 명세서에서 사용되는 바와 같이, "및/또는"이란 용어는 하나 또는 다른 하나 또는 양자 모두를 의미한다(예를 들어, A 및/또는 B는 A 또는 B 또는 A와 B 양자 모두를 의미한다).
위의 설명에서는, 본 발명의 실시예들의 충분한 이해를 제공하기 위해 구체적 세부 사항들이 제시되었다. 그러나, 기타 실시예들이 이들 구체적 세부 사항의 일부 없이 실시될 수 있다. 본 발명의 범위는 위에서 제공되는 특정 예들에 의해서가 아니라 아래의 청구항들에 의해서만 결정되어야 한다. 다른 경우들에서, 잘 알려진 회로들, 구조들, 디바이스들, 및 동작들은 설명의 이해를 불명료하게 하는 것을 방지하기 위해 블록도 형태로 및/또는 상세사항 없이 도시되었다. 적절한 것으로 고려되는 경우, 참조 번호들 또는 참조 번호들의 종단 부분들은, 달리 특정되거나 명백하게 분명하지 않는 한, 대안적으로 유사하거나 동일한 특성들을 가질 수 있는 대응하는 또는 유사한 요소들을 나타내기 위해서 도면들 사이에서 반복되었다. 다양한 동작들 및 방법들이 설명되었다. 방법들 중 일부는 흐름도에서 비교적 기본적인 형태로 설명되었지만, 동작들이 선택적으로 방법들에 추가될 수 있거나 및/또는 방법들에서 제거될 수 있다.
특정 동작들은 하드웨어 컴포넌트들에 의해 수행될 수 있거나, 또는 명령어들로 프로그램된 머신, 회로, 또는 하드웨어 컴포넌트(예를 들어, 프로세서, 프로세서의 일부, 회로 등)가 동작들을 수행하는 것을 야기하고/하거나 그러한 결과를 초래하는 데 이용될 수 있는 머신 실행가능 또는 회로 실행가능 명령어들로 구현될 수 있다. 동작들은 선택적으로 하드웨어와 소프트웨어의 결합에 의해 수행될 수도 있다. 프로세서, 머신, 회로 또는 하드웨어는, 명령어를 실행 및/또는 처리하고, 명령어에 응답하여 결과를 저장하도록 동작 가능한 특정 또는 특별 회로 또는 다른 로직(예를 들어, 펌웨어 및/또는 소프트웨어와 잠재적으로 결합되는 하드웨어)을 포함할 수 있다.
일부 실시예들은 머신 판독가능 매체를 포함하는 제조물(예를 들어, 컴퓨터 프로그램 제품)을 포함한다. 매체는 머신에 의해 판독가능한 형태로 정보를 제공, 예를 들어 저장하는 메커니즘을 포함할 수 있다. 머신 판독가능 매체는, 머신에 의해 실행될 때 및/또는 실행되는 경우 본 명세서에 개시된 동작들, 방법들 또는 기법들 중 하나를 머신이 수행하게 하는/하거나 머신이 수행하는 결과를 초래하는, 명령어 또는 명령어들의 시퀀스를 제공하거나 그것에 저장하고 있을 수 있다. 머신 판독가능 매체는 본 명세서에 개시된 명령어들의 실시예들 중 하나 이상을 저장하거나 또는 다르게 제공할 수 있다.
일부 실시예들에서, 머신 판독가능 매체는 유형의 그리고/또는 비일시적인 머신 판독가능 저장 매체를 포함할 수 있다. 예를 들어, 유형의 그리고/또는 비일시적인 머신 판독가능 저장 매체는 플로피 디스켓, 광학 저장 매체, 광학 디스크, 광학 데이터 저장 디바이스, CD-ROM, 자기 디스크, 광자기 디스크, ROM(read only memory), PROM(programmable ROM), EPROM(erasable-and-programmable ROM), EEPROM(electrically-erasable-and-programmable ROM), RAM(random access memory), 정적 RAM(SRAM), 동적 RAM(DRAM), 플래시 메모리, 상변화 메모리, 상변화 데이터 저장 재료, 비휘발성 메모리, 비휘발성 데이터 저장 디바이스, 비일시적인 메모리, 비일시적인 데이터 저장 디바이스 등을 포함할 수 있다. 비일시적 머신 판독가능 저장 매체는 일시적 전파되는 신호로 이루어지지 않는다. 다른 실시예에서, 머신 판독가능 매체는 일시적인 머신 판독가능 통신 매체, 예를 들어 전기, 광학, 음향 또는 다른 형태의 전파 신호들, 예컨대 반송파들, 적외선 신호들, 디지털 신호들, 또는 그와 유사한 것을 포함할 수 있다.
적절한 머신들의 예들은 범용 프로세서, 특수 목적 프로세서, 명령어 처리 장치, 디지털 로직 회로, 집적 회로, 또는 이와 유사한 것을 포함하지만, 이에 한정되지 않는다. 적절한 머신들의 또 다른 예들은 컴퓨팅 디바이스 또는 프로세서, 명령어 처리 장치, 디지털 로직 회로 또는 집적 회로를 포함하는 다른 전자 디바이스를 포함한다. 이러한 컴퓨팅 디바이스들 및 전자 디바이스들의 예들은 데스크톱 컴퓨터들, 랩톱 컴퓨터들, 노트북 컴퓨터들, 태블릿 컴퓨터들, 넷북들, 스마트폰들, 휴대 전화들, 서버들, 네트워크 디바이스들(예를 들어, 라우터들 및 스위치들), MID(Mobile Internet device)들, 미디어 플레이어들, 스마트 텔레비전들, 넷톱들, 셋톱 박스들 및 비디오 게임 제어기들을 포함하지만, 이에 한정되지는 않는다.
본 명세서 전반에 걸쳐서 예를 들어, "일 실시예", "실시예", "하나 이상의 실시예들", "일부 실시예들"에 대한 언급은, 예를 들어, 특정한 특징이 본 발명의 실시에 포함될 수 있지만 반드시 그럴 필요는 없다는 것을 나타낸다. 유사하게, 본 개시 내용을 간소화하고 다양한 본 발명의 양태들의 이해를 도울 목적으로, 설명에서는 다양한 특징들이 때때로 단일 실시예에서, 도면, 또는 그의 설명에서 함께 그룹화된다. 그러나, 이러한 개시의 방법은 본 발명이 각 청구항에 명백하게 기재된 것보다 많은 특징들을 요구하는 의도를 반영하는 것으로서 해석되어서는 안 된다. 오히려, 이하 청구항들이 반영하는 바에 따라, 본 발명의 양태들은 단일 개시된 실시예의 모든 특징들보다 적은 것에 있다. 따라서, 상세한 설명을 뒤따르는 청구항들은 이로써 이 상세한 설명 내에 명백하게 통합되고, 각 청구항은 본 발명의 별개의 실시예로서 자립한다.
예시적인 실시예들
후속하는 예들은 추가 실시예들에 관련된다. 이 예들에서의 세부 사항들은 하나 이상의 실시예에서 어디에서든 이용될 수 있다.
예 1은 복수의 레지스터, 및 3 소스 부동 소수점 가산 명령어를 디코딩하는 디코드 유닛을 포함하는 프로세서이다. 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시한다. 실행 유닛이 상기 복수의 레지스터 및 상기 디코드 유닛과 연결된다. 상기 실행 유닛은, 상기 3 소스 부동 소수점 가산 명령어에 응답하여, 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되는 목적지 피연산자에 결과를 저장한다. 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함한다. 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함한다. 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타낸다. 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타낸다.
예 2는 예 1의 상기 프로세서를 포함하고, 상기 디코드 유닛은 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정(negate)될 지 여부를 특정하는 제1 비트; 상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제2 비트; 및 상기 제3 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제3 비트를 가지는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다.
예 3은 예 2의 상기 프로세서를 포함하고, 상기 제1, 제2, 및 제3 비트들은 상기 3 소스 부동 소수점 가산 명령어의 즉치(immediate)의 비트들을 포함한다.
예 4는 예 1의 상기 프로세서를 포함하고, 상기 디코드 유닛은 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다.
예 5는 예 4의 상기 프로세서를 포함하고, 상기 디코드 유닛은 상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다.
예 6은 예 5의 상기 프로세서를 포함하고, 상기 디코드 유닛은 상기 제3 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다.
예 7은 예 1 내지 예 6 중 어느 하나의 상기 프로세서를 포함하고, 상기 디코드 유닛은 패킹된 데이터를 상이한 시간들에서 저장할 수도 있는 각각의 패킹된 데이터 레지스터에 각각 저장되는 스칼라 데이터 요소들로서 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들을 각각 가지는 상기 제1, 제2, 및 제3 소스 피연산자들을 지시하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다. 또한, 상기 3 소스 부동 소수점 가산 명령어는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는, 그리고 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대한 상기 3 소스 부동 소수점 가산 명령어의 연산을 프리디케이트(predicate)하는 마스크 요소를 가지는 소스 프리디케이트 마스크를 지시한다.
예 8은 예 1 내지 예 6 중 어느 하나의 상기 프로세서를 포함하고, 상기 디코드 유닛은 상기 제1 부동 소수점 데이터 요소를 포함하는 제1 복수의 패킹된 데이터 요소, 상기 제2 부동 소수점 데이터 요소를 포함하는 제2 복수의 패킹된 데이터 요소, 및 상기 제3 부동 소수점 데이터 요소를 포함하는 제3 복수의 패킹된 데이터 요소를 각각 가지는 상기 제1, 제2, 및 제3 소스 피연산자들을 지시하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다.
예 9는 예 8의 상기 프로세서를 포함하고, 상기 디코드 유닛은 복수의 마스크 요소를 가지는 소스 패킹된 데이터 연산 마스크를 지시하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다. 상기 마스크 요소들 각각은 상기 제1, 제2, 및 제3 소스 피연산자들의 대응하는 부동 소수점 데이터 요소들에 대응하고, 상기 대응하는 부동 소수점 데이터 요소들에 대한 상기 3 소스 부동 소수점 가산 명령어의 패킹된 데이터 연산을 프리디케이트한다.
예 10은 예 1 내지 예 6 중 어느 하나의 상기 프로세서를 포함하고, 상기 실행 유닛은: (1) 가장 가까운 값으로 반올림하고, 가장 가까운 값이 2개인 경우 짝수로 반올림(round to nearest with ties to even); (2) 마이너스 무한대 방향으로 내림(round down toward negative infinity); (3) 플러스 무한대 방향으로 올림(round up toward positive infinity); 및 (4) 끝은 잘라내고 0의 방향으로 반올림(round toward zero with truncate) 중 하나인, 상기 제1 및 제2 부동 소수점 반올림 합계들에 대한 반올림 모드를 이용한다. 상기 디코드 유닛은 또한 선택적으로 상기 반올림 모드를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다. 또한, 상기 명령어에 의해 특정되는 상기 반올림 모드는 선택적으로 상기 프로세서의 부동 소수점 제어 레지스터 내의 반올림 모드를 오버라이드한다.
예 11은 예 1 내지 예 6 중 어느 하나의 상기 프로세서를 포함하고, 상기 실행 유닛은 상기 제1 및 제2 부동 소수점 데이터 요소들을 수신하고 상기 제2 부동 소수점 반올림 합계를 출력하도록 연결된 제1 부동 소수점 가산기를 포함한다. 상기 실행 유닛은 또한 상기 제3 부동 소수점 데이터 요소와 상기 제2 부동 소수점 반올림 합계를 수신하도록 연결된 제2 부동 소수점 가산기를 포함하고, 상기 제2 부동 소수점 가산기는 상기 제1 부동 소수점 반올림 합계를 출력한다.
예 12는 예 11의 상기 프로세서를 포함하고, 예약 스테이션, 및 상기 예약 스테이션과 연결된 버퍼를 더 포함한다. 상기 버퍼는 상기 예약 스테이션으로부터 상기 3 소스 부동 소수점 가산 명령어에 대응하는 제어 신호를 수신하고 상기 제1 부동 소수점 가산기가 상기 제2 부동 소수점 반올림 합계를 생성하는 동안의 일정 기간 동안 상기 제어 신호를 저장한다. 상기 버퍼는 상기 일정 기간 후에 상기 제2 부동 소수점 가산기에 상기 제어 신호를 제공하도록 상기 제2 부동 소수점 가산기와 연결된다.
예 13은 예 1 내지 예 6 중 어느 하나의 상기 프로세서를 포함하고, 상기 실행 유닛은 출력, 입력, 및 상기 출력을 상기 입력과 연결하는 회로를 포함한다.
예 14는 예 1 내지 예 6 중 어느 하나의 상기 프로세서를 포함하고, 상기 디코드 유닛은, 상기 제3 소스 피연산자가 reg_field에 인코딩되는 EVEX 인코딩을 가지는 상기 3 소스 부동 소수점 가산 명령어를 디코딩한다. 또한 선택적으로 상기 제1 소스 피연산자는 VEX.vvvv에 인코딩된다. 또한 선택적으로 상기 제2 소스 피연산자는 rm_field 및 8 비트 즉치의 일부 중 하나를 이용하여 인코딩된다.
예 15는 프로세서에서의 방법이고, 이 방법은 3 소스 부동 소수점 가산 명령어를 수신하는 단계를 포함한다. 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시한다. 상기 방법은 또한 상기 3 소스 부동 소수점 가산 명령어에 응답하여 목적지 피연산자에 결과를 저장하는 단계를 포함한다. 상기 목적지 피연산자는 상기 3 소스 부동 소수점 가산 명령어에 의해 지시된다. 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함한다. 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함한다. 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타낸다. 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타낸다.
예 16은 예 15의 상기 방법을 포함하고, 수신하는 단계는 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 수신하는 단계를 포함한다. 선택적으로 상기 명령어는 또한 상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정한다.
예 17은 예 15의 상기 방법을 포함하고, 수신하는 단계는 상기 제1 및 제2 부동 소수점 반올림 합계들에 대해 사용되는 반올림 모드를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 수신하는 단계를 포함한다.
예 18은 예 15의 상기 방법을 포함하고, 수신하는 단계는 각각의 패킹된 데이터 레지스터에 각각 저장되는 스칼라 데이터 요소들로서 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들을 각각 가지는 상기 제1, 제2, 및 제3 소스 피연산자들을 지시하는 상기 3 소스 부동 소수점 가산 명령어를 수신하는 단계를 포함한다. 상기 3 소스 부동 소수점 가산 명령어는 또한 선택적으로 소스 프리디케이트 마스크를 지시할 수 있다.
예 19는 인터커넥트, 및 상기 인터커넥트와 연결된 프로세서를 포함하는, 명령어들을 처리하는 시스템이다. 상기 프로세서는 3 소스 부동 소수점 가산 명령어를 수신한다. 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시한다. 상기 프로세서는, 상기 3 소스 부동 소수점 가산 명령어에 응답하여, 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되는 목적지 피연산자에 결과를 저장한다. 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함한다. 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함한다. 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타낸다. 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타낸다. 상기 시스템은 또한 선택적으로 상기 인터커넥트와 연결된 다이내믹 랜덤 액세스 메모리(DRAM)를 포함한다.
예 20은 예 19의 상기 시스템을 포함하고, 상기 3 소스 부동 소수점 가산 명령어는 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정한다.
예 21은 선택적으로 비일시적 머신 판독가능 저장 매체일 수 있는, 머신 판독가능 매체를 포함하는 제조물을 포함한다. 상기 매체는 3 소스 부동 소수점 가산 명령어를 저장한다. 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시한다. 상기 3 소스 부동 소수점 가산 명령어는 머신에 의해 실행되면 상기 머신으로 하여금 상기 3 소스 부동 소수점 가산 명령어에 응답하여 목적지 피연산자에 결과를 저장하는 것을 포함하는 동작들을 수행하게 한다. 상기 목적지 피연산자는 상기 3 소스 부동 소수점 가산 명령어에 의해 지시된다. 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함한다. 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함하고, 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타낸다. 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타낸다.
예 22는 예 21의 상기 제조물을 포함하고, 상기 3 소스 부동 소수점 가산 명령어는 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 것이다.
예 23은 복수의 레지스터, 및 3 소스 부동 소수점 가산 명령어를 디코딩하는 디코드 유닛을 포함하는 프로세서이다. 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시한다. 상기 명령어는 또한 선택적으로 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제1 비트를 가지고/가지거나 상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제2 비트를 가진다. 실행 유닛이 상기 복수의 레지스터 및 상기 디코드 유닛과 연결된다. 상기 실행 유닛은, 상기 3 소스 부동 소수점 가산 명령어에 응답하여, 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되는 목적지 피연산자에 결과를 저장한다. 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함한다. 상기 결과 부동 소수점 데이터 요소는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들의 가산적 결합을 나타내는 부동 소수점 반올림 합계를 포함한다.
예 24는 예 23의 상기 프로세서를 포함하고, 상기 부동 소수점 반올림 합계는 또 다른 부동 소수점 반올림 합계의 가산적 결합을 나타낸다.
예 25는 예 15 내지 예 18 중 어느 하나의 상기 방법을 수행하도록 동작 가능한 프로세서 또는 다른 장치를 포함한다.
예 26은 예 15 내지 예 18 중 어느 하나의 상기 방법을 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.
예 27은 예 15 내지 예 18 중 어느 하나의 상기 방법을 수행하는, 모듈들, 유닛들, 로직, 회로, 수단, 또는 이들의 임의의 조합을 포함하는 프로세서를 포함한다.
예 28은 인터커넥트, 이 인터커넥트와 연결된 프로세서, 및 DRAM, 그래픽 칩, 무선 통신 칩, 상 변화 메모리, 및 비디오 카메라로부터 선택되는 상기 인터커넥트와 연결된 적어도 하나의 컴포넌트를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스를 포함하고, 상기 컴퓨터 시스템 또는 다른 전자 디바이스는 예 15 내지 예 18 중 어느 하나의 방법을 수행한다.
예 29는 프로세서, 컴퓨터 시스템, 또는 다른 머신에 의해 실행되면 그리고/또는 실행될 때 상기 머신으로 하여금 예 15-18 중 어느 하나의 방법을 수행하게 하도록 동작 가능한 명령어를 선택적으로 저장하거나 또는 다르게 제공하는, 선택적으로 비일시적 머신 판독가능 저장 매체인, 머신 판독가능 매체를 포함한다.
예 30은 실질적으로 본 명세서에 기술된 바와 같은 하나 이상의 동작 또는 임의의 방법을 수행하도록 동작 가능한 프로세서 또는 다른 장치를 포함한다.
예 31은 실질적으로 본 명세서에 기술된 바와 같은 하나 이상의 동작 또는 임의의 방법을 실질적으로 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.
예 32는 실질적으로 본 명세서에 기술된 바와 같은 명령어들 중 임의의 것을 수행하도록 동작 가능한 프로세서 또는 다른 장치를 포함한다.
예 33은 실질적으로 본 명세서에 기술된 바와 같은 명령어들 중 임의의 것을 수행하는 수단을 포함하는 프로세서 또는 다른 장치를 포함한다.
예 34는 실질적으로 본 명세서에 개시된 바와 같은 명령어들 중 임의의 것일 수 있는, 그리고 제1 명령어 세트에 속하는, 제1 명령어를 제2 명령어 세트의 하나 이상의 명령어로 변환하는 단계를 포함하는 방법을 포함한다. 이 방법은 또한 프로세서에서 상기 제2 명령어 세트의 상기 하나 이상의 명령어를 디코딩하고 실행하는 단계를 포함한다. 상기 실행하는 단계는 목적지에 결과를 저장하는 단계를 포함한다. 상기 결과는 상기 제1 명령어에 대해 실질적으로 본 명세서에 개시된 바와 같은 결과들 중 임의의 것을 포함할 수 있다.
예 35는 제1 명령어 세트의 명령어들을 디코딩하도록 동작 가능한 디코드 유닛을 포함하는 프로세서 또는 다른 장치를 포함한다. 상기 디코드 유닛은, 실질적으로 본 명세서에 개시된 바와 같은 명령어들 중 임의의 것일 수 있는, 그리고 제2 명령어 세트에 속하는, 제1 명령어를 에뮬레이트하는 하나 이상의 명령어를 수신한다. 상기 프로세서 또는 다른 장치는 또한 제1 명령어 세트의 상기 하나 이상의 명령어를 실행하기 위해 상기 디코드 유닛과 연결된 하나 이상의 실행 유닛을 포함한다. 상기 하나 이상의 실행 유닛은 상기 제1 명령어 세트의 상기 하나 이상의 명령어에 응답하여 목적지에 결과를 저장하도록 동작 가능하다. 상기 결과는 상기 제1 명령어에 대해 실질적으로 본 명세서에 개시된 바와 같은 결과들 중 임의의 것을 포함할 수 있다.
예 36은 제1 명령어 세트의 명령어들을 디코딩하도록 동작 가능한 디코드 유닛을 가지는, 그리고 하나 이상의 실행 유닛을 가지는 프로세서를 포함하는 컴퓨터 시스템 또는 다른 전자 디바이스를 포함한다. 상기 컴퓨터 시스템은 또한 상기 프로세서에 연결된 저장 디바이스를 포함한다. 상기 저장 디바이스는 실질적으로 본 명세서에 개시된 바와 같은 명령어들 중 임의의 것일 수 있는, 그리고 제2 명령어 세트에 속하는, 제1 명령어를 저장한다. 상기 저장 디바이스는 또한 상기 제1 명령어를 상기 제1 명령어 세트의 하나 이상의 명령어로 변환하는 명령어들을 저장한다. 상기 제1 명령어 세트의 상기 하나 이상의 명령어는, 상기 프로세서에 의해 실행될 때, 상기 프로세서로 하여금 목적지에 결과를 저장하게 하도록 동작 가능하다. 상기 결과는 상기 제1 명령어에 대해 실질적으로 본 명세서에 개시된 바와 같은 결과들 중 임의의 것을 포함할 수 있다.
Claims (25)
- 프로세서로서,
복수의 레지스터;
3 소스 부동 소수점 가산 명령어(three source floating point addition instruction)를 디코딩하는 디코드 유닛 - 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시함 -; 및
상기 복수의 레지스터 및 상기 디코드 유닛과 연결된 실행 유닛
을 포함하고, 상기 실행 유닛은, 상기 3 소스 부동 소수점 가산 명령어에 응답하여, 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되는 목적지 피연산자에 결과를 저장하고, 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함하고, 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계(floating point rounded sum)를 포함하고, 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타내고, 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타내는, 프로세서. - 제1항에 있어서,
상기 디코드 유닛은:
상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정(negate)될 지 여부를 특정하는 제1 비트;
상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제2 비트; 및
상기 제3 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제3 비트를 가지는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하는, 프로세서. - 제2항에 있어서,
상기 제1, 제2, 및 제3 비트들은 상기 3 소스 부동 소수점 가산 명령어의 즉치(immediate)의 비트들을 포함하는, 프로세서. - 제1항에 있어서,
상기 디코드 유닛은 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하는, 프로세서. - 제4항에 있어서,
상기 디코드 유닛은 상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하는, 프로세서. - 제5항에 있어서,
상기 디코드 유닛은 상기 제3 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하는, 프로세서. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 디코드 유닛은 패킹된 데이터를 상이한 시간들에서 저장할 수도 있는 각각의 패킹된 데이터 레지스터에 각각 저장되는 스칼라 데이터 요소들로서 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들을 각각 가지는 상기 제1, 제2, 및 제3 소스 피연산자들을 지시하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하고, 상기 3 소스 부동 소수점 가산 명령어는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하고, 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대한 상기 3 소스 부동 소수점 가산 명령어의 연산을 프리디케이트(predicate)하는 마스크 요소를 가지는 소스 프리디케이트 마스크를 지시하는, 프로세서. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 디코드 유닛은 상기 제1 부동 소수점 데이터 요소를 포함하는 제1 복수의 패킹된 데이터 요소, 상기 제2 부동 소수점 데이터 요소를 포함하는 제2 복수의 패킹된 데이터 요소, 및 상기 제3 부동 소수점 데이터 요소를 포함하는 제3 복수의 패킹된 데이터 요소를 각각 가지는 상기 제1, 제2, 및 제3 소스 피연산자들을 지시하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하는, 프로세서. - 제8항에 있어서,
상기 디코드 유닛은 복수의 마스크 요소를 가지는 소스 패킹된 데이터 연산 마스크를 지시하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하고, 상기 마스크 요소들 각각은 상기 제1, 제2, 및 제3 소스 피연산자들의 대응하는 부동 소수점 데이터 요소들에 대응하고, 상기 대응하는 부동 소수점 데이터 요소들에 대한 상기 3 소스 부동 소수점 가산 명령어의 패킹된 데이터 연산을 프리디케이트하는, 프로세서. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 실행 유닛은: (1) 가장 가까운 값으로 반올림하고, 가장 가까운 값이 2개인 경우 짝수로 반올림(round to nearest with ties to even); (2) 마이너스 무한대 방향으로 내림(round down toward negative infinity); (3) 플러스 무한대 방향으로 올림(round up toward positive infinity); 및 (4) 끝은 잘라내고 0의 방향으로 반올림(round toward zero with truncate) 중 하나인, 상기 제1 및 제2 부동 소수점 반올림 합계들에 대한 반올림 모드를 이용하고, 상기 디코드 유닛은 상기 반올림 모드를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하고, 상기 명령어에 의해 특정되는 상기 반올림 모드는 상기 프로세서의 부동 소수점 제어 레지스터 내의 반올림 모드를 오버라이드하는, 프로세서. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 실행 유닛은:
상기 제1 및 제2 부동 소수점 데이터 요소들을 수신하고 상기 제2 부동 소수점 반올림 합계를 출력하도록 연결된 제1 부동 소수점 가산기; 및
상기 제3 부동 소수점 데이터 요소와 상기 제2 부동 소수점 반올림 합계를 수신하도록 연결된 제2 부동 소수점 가산기를 포함하고, 상기 제2 부동 소수점 가산기는 상기 제1 부동 소수점 반올림 합계를 출력하는, 프로세서. - 제11항에 있어서,
예약 스테이션; 및
상기 예약 스테이션과 연결된 버퍼를 더 포함하고, 상기 버퍼는 상기 예약 스테이션으로부터 상기 3 소스 부동 소수점 가산 명령어에 대응하는 제어 신호를 수신하고 상기 제1 부동 소수점 가산기가 상기 제2 부동 소수점 반올림 합계를 생성하는 동안의 일정 기간 동안 상기 제어 신호를 저장하고, 상기 버퍼는 상기 일정 기간 후에 상기 제2 부동 소수점 가산기에 상기 제어 신호를 제공하도록 상기 제2 부동 소수점 가산기와 연결되는, 프로세서. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 실행 유닛은 출력, 입력, 및 상기 출력을 상기 입력과 연결하는 회로를 포함하는, 프로세서. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 디코드 유닛은, 상기 제3 소스 피연산자는 reg_field에 인코딩되고, 상기 제1 소스 피연산자는 VEX.vvvv에 인코딩되고, 상기 제2 소스 피연산자는 rm_field 및 8 비트 즉치의 일부 중 하나를 이용하여 인코딩되는, EVEX 인코딩을 가지는 상기 3 소스 부동 소수점 가산 명령어를 디코딩하는, 프로세서. - 프로세서에서의 방법으로서,
3 소스 부동 소수점 가산 명령어를 수신하는 단계 - 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시함 -; 및
상기 3 소스 부동 소수점 가산 명령어에 응답하여 목적지 피연산자에 결과를 저장하는 단계
를 포함하고, 상기 목적지 피연산자는 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되고, 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함하고, 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함하고, 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타내고, 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타내는, 방법. - 제15항에 있어서,
수신하는 단계는 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하고, 상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 수신하는 단계를 포함하는, 방법. - 제15항에 있어서,
수신하는 단계는 상기 제1 및 제2 부동 소수점 반올림 합계들에 대해 사용되는 반올림 모드를 특정하는 상기 3 소스 부동 소수점 가산 명령어를 수신하는 단계를 포함하는, 방법. - 제15항에 있어서,
수신하는 단계는 각각의 패킹된 데이터 레지스터에 각각 저장되는 스칼라 데이터 요소들로서 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들을 각각 가지는 상기 제1, 제2, 및 제3 소스 피연산자들을 지시하는 상기 3 소스 부동 소수점 가산 명령어를 수신하는 단계를 포함하고, 상기 3 소스 부동 소수점 가산 명령어는 소스 프리디케이트 마스크를 지시하는, 방법. - 명령어들을 처리하는 시스템으로서,
인터커넥트;
상기 인터커넥트와 연결된 프로세서 - 상기 프로세서는 3 소스 부동 소수점 가산 명령어를 수신하고, 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시하고, 상기 프로세서는, 상기 3 소스 부동 소수점 가산 명령어에 응답하여, 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되는 목적지 피연산자에 결과를 저장하고, 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함하고, 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함하고, 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타내고, 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타냄 -; 및
상기 인터커넥트와 연결된 다이내믹 랜덤 액세스 메모리(DRAM)
를 포함하는, 시스템. - 제19항에 있어서,
상기 3 소스 부동 소수점 가산 명령어는 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는, 시스템. - 비일시적 머신 판독가능 저장 매체를 포함하는 제조물로서,
상기 비일시적 머신 판독가능 저장 매체는 3 소스 부동 소수점 가산 명령어를 저장하고,
상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시하고, 상기 3 소스 부동 소수점 가산 명령어는 머신에 의해 실행되면 상기 머신으로 하여금 상기 3 소스 부동 소수점 가산 명령어에 응답하여 목적지 피연산자에 결과를 저장하는 것을 포함하는 동작들을 수행하게 하고, 상기 목적지 피연산자는 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되고, 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함하고, 상기 결과 부동 소수점 데이터 요소는 제1 부동 소수점 반올림 합계를 포함하고, 상기 제1 부동 소수점 반올림 합계는 제2 부동 소수점 반올림 합계와 상기 제3 부동 소수점 데이터 요소의 가산적 결합을 나타내고, 상기 제2 부동 소수점 반올림 합계는 상기 제1 부동 소수점 데이터 요소와 상기 제2 부동 소수점 데이터 요소의 가산적 결합을 나타내는, 제조물. - 제21항에 있어서,
상기 3 소스 부동 소수점 가산 명령어는 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는, 제조물. - 프로세서로서,
복수의 레지스터;
3 소스 부동 소수점 가산 명령어를 디코딩하는 디코드 유닛 - 상기 3 소스 부동 소수점 가산 명령어는 적어도 제1 부동 소수점 데이터 요소를 가지는 제1 소스 피연산자를 지시하고, 적어도 제2 부동 소수점 데이터 요소를 가지는 제2 소스 피연산자를 지시하고, 적어도 제3 부동 소수점 데이터 요소를 가지는 제3 소스 피연산자를 지시하고, 상기 제1 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제1 비트를 가지고, 상기 제2 소스 피연산자의 하나 이상의 부동 소수점 데이터 요소 전부가 부정될 지 여부를 특정하는 제2 비트를 가짐 -; 및
상기 복수의 레지스터 및 상기 디코드 유닛과 연결된 실행 유닛을 포함하고, 상기 실행 유닛은, 상기 3 소스 부동 소수점 가산 명령어에 응답하여, 상기 3 소스 부동 소수점 가산 명령어에 의해 지시되는 목적지 피연산자에 결과를 저장하고, 상기 결과는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들에 대응하는 결과 부동 소수점 데이터 요소를 적어도 포함하고, 상기 결과 부동 소수점 데이터 요소는 상기 제1, 제2, 및 제3 부동 소수점 데이터 요소들의 가산적 결합을 나타내는 부동 소수점 반올림 합계를 포함하는, 프로세서. - 제23항에 있어서,
상기 부동 소수점 반올림 합계는 또 다른 부동 소수점 반올림 합계의 가산적 결합을 나타내는, 프로세서. - 제15항 내지 제18항 중 어느 한 항의 방법을 수행하는 수단을 포함하는 프로세서.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP14382106.4 | 2014-03-26 | ||
| EP14382106 | 2014-03-26 | ||
| PCT/US2014/039600 WO2015147895A1 (en) | 2014-03-26 | 2014-05-27 | Three source operand floating point addition processors, methods, systems, and instructions |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160110511A true KR20160110511A (ko) | 2016-09-21 |
| KR101893814B1 KR101893814B1 (ko) | 2018-10-04 |
Family
ID=50473243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020167023156A KR101893814B1 (ko) | 2014-03-26 | 2014-05-27 | 3 소스 피연산자 부동 소수점 가산 프로세서, 방법, 시스템, 및 명령어 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US9785433B2 (ko) |
| JP (1) | JP6371855B2 (ko) |
| KR (1) | KR101893814B1 (ko) |
| CN (1) | CN106030510A (ko) |
| DE (1) | DE112014006508T5 (ko) |
| RU (1) | RU2656730C2 (ko) |
| TW (1) | TWI575448B (ko) |
| WO (1) | WO2015147895A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220100891A (ko) * | 2019-11-26 | 2022-07-18 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 산술 논리 장치 레지스터 시퀀싱 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101893814B1 (ko) | 2014-03-26 | 2018-10-04 | 인텔 코포레이션 | 3 소스 피연산자 부동 소수점 가산 프로세서, 방법, 시스템, 및 명령어 |
| US20160188341A1 (en) * | 2014-12-24 | 2016-06-30 | Elmoustapha Ould-Ahmed-Vall | Apparatus and method for fused add-add instructions |
| US9817662B2 (en) * | 2015-10-24 | 2017-11-14 | Alan A Jorgensen | Apparatus for calculating and retaining a bound on error during floating point operations and methods thereof |
| EP3971711A1 (en) * | 2016-10-20 | 2022-03-23 | INTEL Corporation | Systems, apparatuses, and methods for fused multiply add |
| US20180173527A1 (en) * | 2016-12-15 | 2018-06-21 | Optimum Semiconductor Technologies, Inc. | Floating point instruction format with embedded rounding rule |
| US10474458B2 (en) * | 2017-04-28 | 2019-11-12 | Intel Corporation | Instructions and logic to perform floating-point and integer operations for machine learning |
| US10379851B2 (en) | 2017-06-23 | 2019-08-13 | International Business Machines Corporation | Fine-grained management of exception enablement of floating point controls |
| US10481908B2 (en) | 2017-06-23 | 2019-11-19 | International Business Machines Corporation | Predicted null updated |
| US10725739B2 (en) | 2017-06-23 | 2020-07-28 | International Business Machines Corporation | Compiler controls for program language constructs |
| US10684852B2 (en) | 2017-06-23 | 2020-06-16 | International Business Machines Corporation | Employing prefixes to control floating point operations |
| US10740067B2 (en) | 2017-06-23 | 2020-08-11 | International Business Machines Corporation | Selective updating of floating point controls |
| US10514913B2 (en) | 2017-06-23 | 2019-12-24 | International Business Machines Corporation | Compiler controls for program regions |
| US10310814B2 (en) | 2017-06-23 | 2019-06-04 | International Business Machines Corporation | Read and set floating point control register instruction |
| US10592422B2 (en) | 2017-12-15 | 2020-03-17 | International Business Machines Corporation | Data-less history buffer with banked restore ports in a register mapper |
| CN111078281B (zh) * | 2018-10-19 | 2021-02-12 | 中科寒武纪科技股份有限公司 | 运算方法、系统及相关产品 |
| US11372643B2 (en) * | 2018-11-09 | 2022-06-28 | Intel Corporation | Systems and methods for performing instructions to convert to 16-bit floating-point format |
| US11366663B2 (en) * | 2018-11-09 | 2022-06-21 | Intel Corporation | Systems and methods for performing 16-bit floating-point vector dot product instructions |
| US11099853B2 (en) * | 2019-02-15 | 2021-08-24 | International Business Machines Corporation | Digit validation check control in instruction execution |
| US20200409764A1 (en) * | 2019-06-29 | 2020-12-31 | Intel Corporation | Core-to-core "snoop" instruction variants |
| US11372711B2 (en) | 2019-06-29 | 2022-06-28 | Intel Corporation | Apparatus and method for fault handling of an offload transaction |
| US11188299B2 (en) | 2019-07-31 | 2021-11-30 | International Business Machines Corporation | Repurposed hexadecimal floating point data path |
| JP7391774B2 (ja) | 2020-06-11 | 2023-12-05 | 株式会社東芝 | 演算処理装置、情報処理装置及び演算処理方法 |
| US11256987B1 (en) | 2021-06-02 | 2022-02-22 | SambaNova Systems, Inc. | Memory efficient dropout, with reordering of dropout mask elements |
| US11328209B1 (en) | 2021-06-02 | 2022-05-10 | SambaNova Systems, Inc. | Dual cycle tensor dropout in a neural network |
| CN115098165B (zh) * | 2022-06-13 | 2023-09-08 | 昆仑芯(北京)科技有限公司 | 数据处理方法、装置、芯片、设备及介质 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU1056182A1 (ru) * | 1982-04-16 | 1983-11-23 | Таганрогский радиотехнический институт им.В.Д.Калмыкова | Суммирующее устройство с плавающей зап той |
| JPH0644270B2 (ja) * | 1984-06-13 | 1994-06-08 | 富士通株式会社 | ベクトルプロセッサの制御処理方式 |
| SU1290300A1 (ru) * | 1985-03-26 | 1987-02-15 | Специальное Проектно-Конструкторское Бюро "Дискрет" При Одесском Политехническом Институте | Устройство дл суммировани двух чисел с плавающей зап той |
| WO1995031767A1 (en) * | 1994-05-11 | 1995-11-23 | Vlsi Technology, Inc. | Floating-point processor with apparent-precision based selection of execution-precision |
| CN100465874C (zh) * | 1995-08-31 | 2009-03-04 | 英特尔公司 | 根据指令对数据执行运算的方法、处理器和系统 |
| DE69734399D1 (de) * | 1996-01-24 | 2006-03-02 | Sun Microsystems Inc | Verfahren und vorrichtung zur stapel-cachespeicherung |
| JP2747267B2 (ja) * | 1996-01-29 | 1998-05-06 | 甲府日本電気株式会社 | ３入力浮動小数点加算装置 |
| JP2919386B2 (ja) * | 1996-09-19 | 1999-07-12 | 甲府日本電気株式会社 | 浮動小数点数検出装置および浮動小数点数検出回路 |
| US5880984A (en) * | 1997-01-13 | 1999-03-09 | International Business Machines Corporation | Method and apparatus for performing high-precision multiply-add calculations using independent multiply and add instruments |
| US6029243A (en) * | 1997-09-19 | 2000-02-22 | Vlsi Technology, Inc. | Floating-point processor with operand-format precision greater than execution precision |
| US6094668A (en) * | 1997-10-23 | 2000-07-25 | Advanced Micro Devices, Inc. | Floating point arithmetic unit including an efficient close data path |
| US6288723B1 (en) * | 1998-04-01 | 2001-09-11 | Intel Corporation | Method and apparatus for converting data format to a graphics card |
| US5995122A (en) * | 1998-04-30 | 1999-11-30 | Intel Corporation | Method and apparatus for parallel conversion of color values from a single precision floating point format to an integer format |
| US6542916B1 (en) * | 1999-07-28 | 2003-04-01 | Arm Limited | Data processing apparatus and method for applying floating-point operations to first, second and third operands |
| JP2001092633A (ja) * | 1999-09-22 | 2001-04-06 | Toshiba Corp | 複数の結果を出力する命令を有する演算装置 |
| US6857061B1 (en) * | 2000-04-07 | 2005-02-15 | Nintendo Co., Ltd. | Method and apparatus for obtaining a scalar value directly from a vector register |
| US6912557B1 (en) * | 2000-06-09 | 2005-06-28 | Cirrus Logic, Inc. | Math coprocessor |
| JP2002215384A (ja) * | 2001-01-16 | 2002-08-02 | Toshiba Corp | 多入力加減算回路 |
| US20030055859A1 (en) * | 2001-05-04 | 2003-03-20 | Southern Methodist University | Fast IEEE floating-point adder |
| US6889241B2 (en) | 2001-06-04 | 2005-05-03 | Intel Corporation | Floating point adder |
| US6779013B2 (en) | 2001-06-04 | 2004-08-17 | Intel Corporation | Floating point overflow and sign detection |
| US20030167460A1 (en) * | 2002-02-26 | 2003-09-04 | Desai Vipul Anil | Processor instruction set simulation power estimation method |
| US7293056B2 (en) | 2002-12-18 | 2007-11-06 | Intel Corporation | Variable width, at least six-way addition/accumulation instructions |
| US7139900B2 (en) * | 2003-06-23 | 2006-11-21 | Intel Corporation | Data packet arithmetic logic devices and methods |
| US20060218381A1 (en) * | 2005-03-24 | 2006-09-28 | Stexar Corporation | Rounding correction for add-shift-round instruction with dual-use source operand for DSP |
| US8069200B2 (en) * | 2005-04-28 | 2011-11-29 | Qsigma, Inc. | Apparatus and method for implementing floating point additive and shift operations |
| US8589663B2 (en) * | 2006-06-27 | 2013-11-19 | Intel Corporation | Technique to perform three-source operations |
| JP4388543B2 (ja) * | 2006-12-14 | 2009-12-24 | 株式会社日立製作所 | ３項入力の浮動小数点加減算器 |
| US8239439B2 (en) * | 2007-12-13 | 2012-08-07 | International Business Machines Corporation | Method and apparatus implementing a minimal area consumption multiple addend floating point summation function in a vector microprocessor |
| US8549264B2 (en) * | 2009-12-22 | 2013-10-01 | Intel Corporation | Add instructions to add three source operands |
| WO2013095648A1 (en) * | 2011-12-23 | 2013-06-27 | Intel Corporation | Three input operand vector add instruction that does not raise arithmetic flags for cryptographic applications |
| US9335993B2 (en) * | 2011-12-29 | 2016-05-10 | International Business Machines Corporation | Convert from zoned format to decimal floating point format |
| KR101893814B1 (ko) | 2014-03-26 | 2018-10-04 | 인텔 코포레이션 | 3 소스 피연산자 부동 소수점 가산 프로세서, 방법, 시스템, 및 명령어 |
-
2014
- 2014-05-27 KR KR1020167023156A patent/KR101893814B1/ko active IP Right Grant
- 2014-05-27 DE DE112014006508.0T patent/DE112014006508T5/de not_active Ceased
- 2014-05-27 RU RU2016135016A patent/RU2656730C2/ru not_active IP Right Cessation
- 2014-05-27 JP JP2016552599A patent/JP6371855B2/ja not_active Expired - Fee Related
- 2014-05-27 WO PCT/US2014/039600 patent/WO2015147895A1/en active Application Filing
- 2014-05-27 CN CN201480076474.2A patent/CN106030510A/zh active Pending
-
2015
- 2015-02-26 TW TW104106247A patent/TWI575448B/zh not_active IP Right Cessation
- 2015-03-12 US US14/645,836 patent/US9785433B2/en not_active Expired - Fee Related
-
2017
- 2017-10-09 US US15/728,324 patent/US20180032332A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220100891A (ko) * | 2019-11-26 | 2022-07-18 | 어드밴스드 마이크로 디바이시즈, 인코포레이티드 | 산술 논리 장치 레지스터 시퀀싱 |
Also Published As
| Publication number | Publication date |
|---|---|
| RU2656730C2 (ru) | 2018-06-06 |
| DE112014006508T5 (de) | 2017-01-05 |
| TW201604776A (zh) | 2016-02-01 |
| US20150286482A1 (en) | 2015-10-08 |
| JP2017515177A (ja) | 2017-06-08 |
| WO2015147895A1 (en) | 2015-10-01 |
| US20180032332A1 (en) | 2018-02-01 |
| CN106030510A (zh) | 2016-10-12 |
| TWI575448B (zh) | 2017-03-21 |
| US9785433B2 (en) | 2017-10-10 |
| JP6371855B2 (ja) | 2018-08-08 |
| KR101893814B1 (ko) | 2018-10-04 |
| RU2016135016A (ru) | 2018-03-01 |
| RU2016135016A3 (ko) | 2018-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101893814B1 (ko) | 3 소스 피연산자 부동 소수점 가산 프로세서, 방법, 시스템, 및 명령어 | |
| US20210357217A1 (en) | Systems and methods for executing a fused multiply-add instruction for complex numbers | |
| US10275216B2 (en) | Floating point scaling processors, methods, systems, and instructions | |
| KR101748538B1 (ko) | 벡터 인덱싱 메모리 액세스 플러스 산술 및/또는 논리 연산 프로세서들, 방법들, 시스템들 및 명령어들 | |
| KR101854520B1 (ko) | 타이트하게 커플링된 이종 컴퓨팅을 위한 하드웨어 프로세서스들 및 방법들 | |
| US10073695B2 (en) | Floating point round-off amount determination processors, methods, systems, and instructions | |
| US10209986B2 (en) | Floating point rounding processors, methods, systems, and instructions | |
| US20180004517A1 (en) | Apparatus and method for propagating conditionally evaluated values in simd/vector execution using an input mask register | |
| KR20170097018A (ko) | 벡터 브로드캐스트 및 xorand 로직 명령어를 위한 장치 및 방법 | |
| US9733935B2 (en) | Super multiply add (super madd) instruction | |
| WO2017117423A1 (en) | Systems, apparatuses, and methods for aggregate gather and stride | |
| WO2013095669A1 (en) | Multi-register scatter instruction | |
| EP2798480A1 (en) | Vector frequency compress instruction | |
| US11500630B2 (en) | Apparatus and method for converting a floating-point value from half precision to single precision | |
| KR20170099873A (ko) | 벡터 비트 셔플을 수행하기 위한 방법 및 장치 | |
| WO2013101218A1 (en) | Vector frequency expand instruction | |
| KR20170098806A (ko) | 벡터 비트 수집을 수행하기 위한 방법 및 장치 | |
| KR20170097613A (ko) | 벡터 수평 로직 명령어를 위한 장치 및 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |