KR20160107132A - 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 239000010409 thin film Substances 0.000 claims abstract description 76
- 238000000034 method Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims description 71
- 239000010410 layer Substances 0.000 description 131
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 16
- 239000011347 resin Substances 0.000 description 13
- 229920005989 resin Polymers 0.000 description 13
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 12
- 238000001514 detection method Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 8
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 7
- 229910018182 Al—Cu Inorganic materials 0.000 description 5
- 229910052779 Neodymium Inorganic materials 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 230000035945 sensitivity Effects 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000004205 dimethyl polysiloxane Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 230000005283 ground state Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000435 poly(dimethylsiloxane) Polymers 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910052725 zinc Inorganic materials 0.000 description 2
- 206010047571 Visual impairment Diseases 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001125 extrusion Methods 0.000 description 1
- 238000007641 inkjet printing Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- -1 polydimethylsiloxane Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
- G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
- G01T1/02—Dosimeters
- G01T1/026—Semiconductor dose-rate meters
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- G01T—MEASUREMENT OF NUCLEAR OR X-RADIATION
- G01T1/00—Measuring X-radiation, gamma radiation, corpuscular radiation, or cosmic radiation
- G01T1/16—Measuring radiation intensity
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법에 관한 것으로, 본 발명의 일 실시예에 따른 엑스레이 검출 장치용 엑스레이 검출 패널은, 기판; 상기 기판 상에 배치된 게이트 라인, 게이트 리셋 라인 및 데이터 라인; 상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제1 박막트랜지스터; 상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제2 박막트랜지스터; 및 일 측이 상기 제1 박막트랜지스터의 소스 전극과 연결되는 포토다이오드; 및 상기 포토다이오드의 타 측과 연결된 바이어스 라인을 포함하고, 상기 제1 박막트랜지스터는 상기 포토다이오드의 출력 값을 처리하며, 드레인 전극이 상기 데이터 라인에 연결되고, 게이트 전극이 상기 게이트 라인에 연결되며, 상기 제2 박막트랜지스터는 게이트 전극이 상기 게이트 리셋 라인에 연결될 수 있다.
Description
본 발명은 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 가시광선에 의해 포토다이오드가 여기되어 출력하는 전기적 신호의 감도와 해상력을 높일 수 있는 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법에 관한 것이다.
엑스레이(x-ray)를 검출하기 위해 엑스레이 검출 장치를 사용한다. 이러한 엑스레이 검출 장치는 엑스레이를 직접 검출하는 직접 방식과 엑스레이를 가시광선 영역의 광으로 변환한 다음 변환된 가시광선 영역의 광을 이용하여 엑스레이를 검출하는 간접 방식이 있다.
본 발명은 엑스레이를 가시광선으로 변환하여 검출하는 간접 방식에 따른 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법에 관한 것이다. 통상의 간접 방식의 엑스레이 검출 장치는 엑스레이를 가시광선 영역으로 변환하는 구성, 가시광선 영역의 광을 전자 신호로 변환하는 구성 및 전자 신호를 영상 신호로 변환하는 구성이 포함된다.
상기와 같은, 엑스레이 검출 장치에 포함된 엑스레이 검출 패널은 엑스레이를 전기 신호로 변환하기 위한 수많은 영상 픽셀(pixel)을 포함한다(예컨대, 430mm x 430mm 크기의 검출 패널에 약 900만개 이상의 픽셀이 포함).
이러한 각 픽셀은 수동형 픽셀 센서로, 하나의 박막트랜지스터와 하나의 포토다이오드를 포함하여 구성된다. 포토다이오드가 여기되어 발생된 신호를 박막트랜지스터에서 전기 신호로 처리하는데, 박막트랜지스터와 포토다이오드는 각각 내부의 잔류 전류 성분이 있어 그로 인해 완전한 기저상태로 상태 밀도(density of states)가 낮아지지 못하는 문제가 있다. 그 결과, 엑스레이 검출 패널에서 출력되는 신호는 감도가 낮고, 잡음(noise)이 높으며, 영상이 처지는 현상(lag) 및 영상의 잔상(ghost)이 발생할 수 있다. 그에 따라 낮은 신호 대비 잡음비(SNR, signal to noise rtio), 높은 랙(lag)과 잔상(ghost)으로 인해 엑스레이 검출 장치의 저선량 응용 및 동영상 구현이 어려운 문제가 있다.
본 발명이 해결하고자 하는 과제는, 낮은 신호 대비 잡음비, 영상 랙 및 영상의 잔상을 줄여 고 품질의 영상을 제공할 수 있는 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 엑스레이 검출 장치용 엑스레이 검출 패널은, 기판; 상기 기판 상에 배치된 게이트 라인, 게이트 리셋 라인 및 데이터 라인; 상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제1 박막트랜지스터; 상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제2 박막트랜지스터; 및 일 측이 상기 제1 박막트랜지스터의 소스 전극과 연결되는 포토다이오드; 및 상기 포토다이오드의 타 측과 연결된 바이어스 라인을 포함하고, 상기 제1 박막트랜지스터는 상기 포토다이오드의 출력 값을 처리하며, 드레인 전극이 상기 데이터 라인에 연결되고, 게이트 전극이 상기 게이트 라인에 연결되며, 상기 제2 박막트랜지스터는 게이트 전극이 상기 게이트 리셋 라인에 연결될 수 있다.
이때, 상기 제1 박막트랜지스터의 소스 전극은 상기 제2 박막트랜지스터의 드레인 전극과 포토다이오드에 연결될 수 있다.
그리고 상기 제2 박막트랜지스터의 소스 전극은 VDD 라인에 연결될 수 있다.
또한, 상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제3 박막트랜지스터를 더 포함하고, 상기 제3 박막트랜지스터는 상기 포토다이오드의 출력 값을 증폭하며, 게이트 전극이 상기 포토다이오드의 일 측과 상기 제1 박막트랜지스터의 소스 전극에 연결될 수 있다.
그리고 상기 제3 박막트랜지스터는 드레인 전극이 상기 제1 박막트랜지스터의 소스 전극에 연결되고, 소스 전극이 제2 박막트랜지스터의 드레인 단자와 VDD 라인에 연결될 수 있다.
그리고 상기 포토다이오드는 광전자 효율을 개선하기 위해 상기 포토다이오드에 형성된 마이크로 렌즈를 더 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법은, 기판 상에 제1 및 제2 게이트 전극을 형성하는 단계; 상기 제1 및 제2 게이트 전극을 덮도록 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제1 및 제2 반도체 활성층을 형성하는 단계; 상기 제1 및 제2 반도체 활성층 상에 드레인 전극, 연결 전극 및 소스 전극을 형성하는 단계; 상기 드레인 전극, 연결 전극 및 소스 전극 상에 제1 비아홀을 포함하는 제2 절연층을 형성하는 단계; 상기 제1 비아홀을 통해 상기 연결 전극과 전기적으로 연결되도록 상기 제2 절연층 상에 하부 전극, 포토다이오드 및 투명 전극을 형성하는 단계; 상기 투명 전극 상에 제2 및 제3 비아홀을 포함하는 제3 절연층을 형성하는 단계; 및 상기 제2 비아홀을 통해 상기 드레인 전극과 전기적으로 연결되는 데이터 라인과 상기 제3 비아홀을 통해 상기 투명 전극과 전기적으로 연결되는 바이어스 라인을 형성하는 단계를 포함할 수 있다.
이때, 상기 연결 전극은 상기 제1 및 제2 반도체 활성층을 전기적으로 연결할 수 있다.
그리고 상기 드레인 전극은 상기 제1 반도체 활성층과 전기적으로 연결되고, 상기 소스 전극은 상기 제2 반도체 활성층과 전기적으로 연결될 수 있다.
또 한편, 본 발명의 일 실시예에 따른 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법은, 기판 상에 제1 내지 제3 게이트 전극을 형성하는 단계; 상기 제1 내지 제3 게이트 전극을 덮도록 제1 절연층을 형성하는 단계; 상기 제1 절연층 상에 제1 내지 제3 반도체 활성층을 형성하는 단계; 상기 제1 절연층에 상기 제3 게이트 전극의 일부가 노출되도록 제1 비아홀을 형성하는 단계; 상기 제1 내지 제3 반도체 활성층 상에 드레인 전극, 제1 연결 전극, 제2 연결 전극 및 소스 전극을 형성하는 단계; 상기 드레인 전극, 제1 연결 전극, 제2 연결 전극 및 소스 전극 상에 제2 비아홀을 포함하는 제2 절연층을 형성하는 단계; 상기 제2 비아홀을 통해 상기 제2 연결 전극과 전기적으로 연결되도록 상기 제2 절연층 상에 하부 전극을 형성하는 단계; 상기 하부 전극 상에 포토다이오드 및 투명 전극을 형성하는 단계; 상기 투명 전극 상에 제3 및 제4 비아홀을 포함하는 제3 절연층을 형성하는 단계; 및 상기 제3 비아홀을 통해 상기 드레인 전극과 전기적으로 연결되는 데이터 라인과 상기 제4 비아홀을 통해 상기 투명 전극과 전기적으로 연결되는 바이어스 라인을 형성하는 단계를 포함하고, 상기 제2 연결 전극은 상기 제1 비아홀을 통해 상기 제3 게이트 전극과 전기적으로 연결될 수 있다.
이때, 상기 드레인 전극은 상기 제1 반도체 활성층과 전기적으로 연결되고, 상기 소스 전극은 상기 제2 반도체 활성층 및 상기 제3 반도체 활성층과 전기적으로 연결될 수 있다.
그리고 상기 제1 연결 전극은 상기 제1 및 제3 반도체 활성층을 전기적으로 연결하고, 상기 제2 연결 전극은 상기 제3 게이트 전극과 상기 제2 반도체 활성층을 전기적으로 연결할 수 있다.
본 발명에 의하면, 두 개의 박막트랜지스터를 이용하여 하나의 박막트랜지스터가 포토다이오드에서 가시광선을 여기하여 생성된 전기 신호를 처리하면, 다른 하나의 박막트랜지스터는 전기 신호를 처리한 박막트랜지스터와 포토다이오드에 축적된 잔류 전류 성분을 제거함으로써, 실질적인 감도와 신호 대비 잡음비(SNR)를 개선하는 역할을 한다. 그에 따라 엑스레이 검출 장치용 엑스레이 검출 패널에서 출력되는 영상의 품질을 높일 수 있는 효과가 있다.
또한, 세 개의 박막트랜지스터를 이용하여, 세 번째 박막트랜지스터는 포토다이오드에서 출력된 명암에 대한 전류를 증폭하여, 엑스레이 검출 패널에서 출력되는 영상의 품질을 높이는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 액티브 픽셀 센서를 도시한 회로도이다.
도 2는 본 발명의 일 실시예에 따른 액티브 픽셀 센서를 도시한 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 액티브 픽셀 센서의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 액티브 픽셀 센서를 도시한 회로도이다.
도 14 내지 도 24는 본 발명의 다른 실시예에 따른 액티브 픽셀 센서의 제조 방법을 설명하기 위한 도면이다.
도 25는 본 발명에 따른 포토다이오드에 렌즈를 형성하는 방법을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 액티브 픽셀 센서를 도시한 단면도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 액티브 픽셀 센서의 제조 방법을 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 액티브 픽셀 센서를 도시한 회로도이다.
도 14 내지 도 24는 본 발명의 다른 실시예에 따른 액티브 픽셀 센서의 제조 방법을 설명하기 위한 도면이다.
도 25는 본 발명에 따른 포토다이오드에 렌즈를 형성하는 방법을 설명하기 위한 도면이다.
본 발명의 바람직한 실시예에 대하여 첨부된 도면을 참조하여 더 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 따른 액티브 픽셀 센서를 도시한 회로도이다.
도 1을 참조하여, 본 실시예에 따른 액티브 픽셀 센서(100)에 대해 설명한다. 액티브 픽셀 센서(100)는 엑스레이 검출 장치의 엑스레이 검출 패널에 포함되며, 엑스레이 검출 패널에 포함된 영상 픽셀 내에 포함되는 센서이다. 도 1 및 도 2에 도시된 하나의 액티브 픽셀 센서(100)는 하나의 영상 픽셀 내에 위치하여, 엑스레이를 감지하여 신호를 출력할 수 있다.
본 실시예에서, 하나의 액티브 픽셀 센서(100)는 두 개의 박막트랜지스터(TFT1, TFT2)를 포함한다. 이때, 제1 박막트랜지스터(TFT1)는 포토다이오드(37)가 가시광선에 의해 여기되어 출력된 신호를 처리한다. 그리고 제2 박막트랜지스터(TFT2)는 제1 박막트랜지스터(TFT1)와 포토다이오드(37)에 축적된 잔류 전류 성분을 제거하는 역할을 한다.
이를 위해, 제1 박막트랜지스터(TFT1)는 픽셀의 출력 값을 처리하고, 소스 단자가 제2 박막트랜지스터(TFT2)의 드레인 단자와 연결되고, 드레인 단자가 데이터 라인(43)을 통해 리드아웃 소자와 연결될 수 있다. 그리고 제1 박막트랜지스터(TFT1)의 게이트 단자는 게이트 라인과 연결될 수 있다.
제2 박막트랜지스터(TFT2)는 제1 박막트랜지스터(TFT1)와 포토다이오드(37)에 축적된 잔류 전류 성분을 제거하여 기저 상태로 낮춤으로써, 실질적인 감도 및 신호대잡음비를 개선하는 역할을 한다. 이를 위해, 제2 박막트랜지스터(TFT2)의 소스 단자는 VDD 라인과 연결되고, 드레인 단자는 포토다이오드(37)와 제1 박막트랜지스터(TFT1)의 소스 단자에 동시에 연결된다. 그리고 제2 박막트랜지스터(TFT2)의 게이트는 게이트 리셋 라인과 연결될 수 있다.
그리고 포토다이오드(37)는 앞서 설명한 바와 같이, 일 측이 제2 박막트랜지스터(TFT2)의 드레인 단자에 연결되고, 타 측이 바이어스 라인(45)에 연결될 수 있다.
도 2는 본 발명의 일 실시예에 따른 액티브 픽셀 센서를 도시한 단면도이고, 도 3 내지 도 12는 본 발명의 일 실시예에 따른 액티브 픽셀 센서의 제조 방법을 설명하기 위한 도면이다.
도 3 내지 도 12를 참조하여, 본 발명의 일 실시예에 따른 액티브 픽셀 센서(100)의 구성 및 액티브 픽셀 센서(100)의 제조 방법에 대해 설명하되, 도 2를 함께 참조하여 설명한다.
액티브 픽셀 센서(100)는 기판(21), 제1 게이트 전극(23a), 제2 게이트 전극(23b), 제1 절연층(25), 제1 반도체 활성층(27a), 제2 반도체 활성층(27b), 드레인 전극(29), 연결 전극(30), 소스 전극(31), 제2 절연층(33), 하부 전극(35), 포토다이오드(37), 투명 전극(39), 제3 절연층(41), 데이터 라인(43), 바이어스 라인(45) 및 보호층(47)을 포함한다.
도 2 및 도 3을 참조하면, 하부에 기판(21)이 배치되고, 기판(21) 상에 각 구성이 적층될 수 있다. 도 3에 도시된 바와 같이, 먼저, 기판(21) 상에 제1 및 제2 게이트 전극(23b)이 배치된다. 제1 및 제2 게이트 전극(23a, 23b)은 서로 이격된 상태에서 기판(21)의 가로질러 배치될 수 있다. 제1 게이트 전극(23a)은 길이 방향에 수직한 방향으로 일부 연장된 형상을 가질 수 있으며, 제1 게이트 전극(23a)에서 연장된 형상은 제2 게이트 전극(23b)을 향해 연장될 수 있다. 제2 게이트 전극(23b)도 길이 방향에 수직한 방향으로 일부 연장된 형상을 가질 수 있고, 제2 게이트 전극(23b)에서 연장된 형상은 제1 게이트 전극(23a)을 향해 연장될 수 있다. 이때, 제1 게이트 전극(23a)에서 연장된 형상과 제2 게이트 전극(23b)에서 연장된 형상은 서로 일정 거리 이상 이격된 상태로 배치될 수 있다.
또한, 제1 및 제2 게이트 전극(23a, 23b)은 각각 Al, Al-Nd, Al-Cu, Mo, Ti, Ta 및 Cr 중 어느 하나 이상을 포함하는 단종 또는 합금일 수 있으며, 또한, 단일층 또는 다중층일 수 있다.
여기서, 제1 게이트 전극(23a)은 게이트 라인으로 연장되며, 제2 게이트 전극(23b)은 게이트 리셋 라인으로 연장된다.
그리고 제1 및 제2 게이트 전극(23a, 23b)의 상부를 덮도록 제1 절연층(25)이 형성될 수 있다. 제1 절연층(25)은 도 2에 도시된 바와 같이, 제1 및 제2 게이트 전극(23a, 23b)과 함께 기판(21) 전체를 덮도록 형성될 수 있다. 제1 절연층(25)은 제1 및 제2 게이트 전극(23a, 23b)이 다른 전극들과 전기적으로 절연시키며, SiO2 등을 포함할 수 있다.
상기와 같이, 제1 절연층(25)이 형성된 상태에서, 제1 절연층(25)의 상부에 제1 및 제2 반도체 활성층(27a, 27b)이 형성된다. 제1 및 제2 반도체 활성층(27a, 27b)은 도 4에 도시된 바와 같이, 각각 제1 절연층(25)의 상부 중 제1 및 제2 게이트 전극(23a, 23b) 상에 동시에 배치될 수 있다. 여기서, 제1 및 제2 반도체 활성층(27a, 27b) 각각은 제1 및 제2 게이트 전극(23a, 23b)의 전체와 중첩되게 배치되지 않아도 무방하며, 도 4에 도시된 바와 같이, 일부가 중첩되도록 배치될 수 있다.
본 실시예에서, 제1 및 제2 반도체 활성층(27a, 27b)은 각각 비정질 실리콘, 저온 다결정 실리콘 및 산화물 반도체 중 어느 하나 이상을 포함할 수 있다. 이때, 산화물 반도체는, In, GaN, Zn 및 O 중 둘 이상의 화합물일 수 있다. 그리고 제1 및 제2 반도체 활성층(27a, 27b)은 제1 절연층(25) 상부 중 일부에 증착된 다음, 패터닝되어 형성될 수 있다.
그리고 도 5에 도시된 바와 같이, 제1 및 제2 반도체 활성층(27a, 27b)을 덮도록 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)이 형성된다. 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)은 서로 동일한 소재를 포함하고, 각각 제1 및 제2 반도체 활성층(27a, 27b)과 전기적으로 연결될 수 있다. 즉, 드레인 전극(29)은 제1 반도체 활성층(27a)의 일부를 덮도록 배치되고, 소스 전극(31)은 제2 반도체 활성층(27b)의 일부를 덮도록 배치된다. 그리고 연결 전극(30)은 제1 반도체 활성층(27a)과 제2 반도체 활성층(27b)의 일부를 각각 덮도록 배치될 수 있다.
여기서, 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)은 하나의 전극부재를 이용하여 형성할 수 있다. 즉, 전극부재를 제1 및 제2 게이트 전극(23a, 23b)과 수직한 방향으로 형성하고, 전극부재의 길이 방향에서 수직한 방향으로 연장하여, 제1 및 제2 반도체 활성층(27a, 27b)을 각각 덮도록 형성한다. 그리고 제1 및 제2 반도체 활성층(27a, 27b) 상부에 배치된 전극부재를 에칭하여, 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)으로 각각 분리한다. 그에 따라 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)을 서로 전기적으로 절연될 수 있다. 이와 같이, 에칭에 의해 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)을 형성함에 따라 제1 및 제2 반도체 활성층(27a, 27b) 상에 소정의 홈이 형성될 수 있다.
드레인 전극(29), 연결 전극(30) 및 소스 전극(31)은 각각 Al, Al-Nd, Al-Cu, Mo, Ti, Ta 및 Cr 중 어느 하나 이상을 포함하는 단종 또는 합금일 수 있고, 또한, 단일층 또는 다중층일 수 있다. 여기서, 소스 전극(31)은 VDD 라인으로 연장될 수 있다.
상기와 같이, 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)이 형성되면, 도 2 및 도 6에 도시된 바와 같이, 드레인 전극(29), 연결 전극(30) 및 소스 전극(31)을 덮도록 제2 절연층(33)이 형성될 수 있다. 제2 절연층(33)은 제1 절연층(25)과 동일하거나 작은 크기를 가질 수 있고, 제2 절연층(33)은 제1 절연층(25)과 동일한 소재를 포함할 수 있다. 즉, 제2 절연층(33)은 기판(21) 전체를 덮도록 형성될 수 있다.
그리고 도 6에 도시된 바와 같이, 제2 절연층(33)에 제1 비아홀(H1)을 형성할 수 있다. 제1 비아홀(H1)은 연결 전극(30)의 상부에 위치하고, 제1 비아홀(H1)에 의해 연결 전극(30)의 일부가 노출될 수 있다.
도 7을 참조하면, 제1 비아홀(H1)을 포함하는 제2 절연층(33) 상에 하부 전극(35)이 형성된다. 하부 전극(35)은 제1 비아홀(H1)을 채우면서 제2 절연층(33)의 상부에 형성되며, 제1 비아홀(H1)을 통해 연결 전극(30)과 전기적으로 연결된다. 그리고 하부 전극(35)은 드레인 전극(29)이 형성된 위치에 소정의 홈이 형성될 수 있다. 그에 따라 하부 전극(35)에 형성된 홈에 의해 제2 절연층(33)이 노출될 수 있다. 이는 이후의 공정에 필요하며, 이에 대해서는 후술한다.
하부 전극(35)은 Au, Ag, Al, Al-Nd, Al-Cu, Mo, Ti, Ta 및 Cr 중 어느 하나 이상을 포함하는 단종 또는 합금일 수 있으며, 또한, 단일층 또는 다중층일 수 있다.
상기와 같이, 하부 전극(35)이 형성되면, 도 8에 도시된 바와 같이, 하부 전극(35) 상에 포토다이오드(37)가 형성될 수 있다. 포토다이오드(37)는 하부 전극(35)의 전체를 덮도록 형성될 수 있다. 그리고 포토다이오드(37)는 하부 전극(35)과 같이, 드레인 전극(29)이 형성된 위치에 소정의 홈이 형성될 수 있으며, 하부 전극(35)의 크기와 동일하거나 작게 형성될 수 있다.
포토다이오드(37)는 PIN 다이오드, APD 다이오드 등이 이용될 수 있으며, 포토다이오드로 조사된 광에 의해 전기신호를 생성할 수 있다.
그리고 도 9에 도시된 바와 같이, 포토다이오드(37) 상에 투명 전극(39)이 형성된다. 투명 전극(39)은 하부 전극(35) 및 포토다이오드(37) 같이, 드레인 전극(29)이 형성된 위치에 소정의 홈이 형성될 수 있으며, 포토다이오드(37)의 크기와 동일하거나 작게 형성될 수 있다.
또한, 하부 전극(35)과 투명 전극(39)은 각각 진공증착법, 포토리소그래프법, 습식 또는 건식 식각법의 공정을 통해 형성할 수 있다.
투명 전극(39) 상에 제3 절연층(41)을 형성할 수 있다. 제3 절연층(41)은 투명 전극(39)과 함께 포토다이오드(37) 및 하부 전극(35) 전체를 덮도록 형성할 수 있고, 또는, 도 10에 도시된 바와 같이, 기판(21) 전체를 덮도록 형성할 수 있다. 그리고 다른 절연층들과 동일한 소재를 포함할 수 있다. 이때, 제3 절연층(41)은 하부 전극(35), 포토다이오드(37) 및 투명 전극(39)에 형성된 홈을 메우면서 형성될 수 있다. 그에 따라 제3 절연층(41)은 도 2에 도시된 바와 같이, 홈에 의해 노출된 제2 절연층(33)과 접촉될 수 있다.
상기와 같이, 제3 절연층(41)이 형성된 상태에서, 제2 및 제3 비아홀(H2, H3)을 형성할 수 있다. 제2 비아홀(H2)은 제2 및 제3 절연층(33, 41)을 관통하여 제2 절연층(33) 하부에 형성된 드레인 전극(29)의 일부를 노출시킬 수 있고, 제3 비아홀(H3)은 제3 절연층(41)을 관통하여 하부 전극(39)의 일부를 노출시킬 수 있다.
그리고 도 10에 도시된 바와 같이, 제3 비아홀(H3)은 소스 전극(31)이 형성된 위치에서 일정 거리 이격된 위치에 형성될 수 있다.
도 11에 도시된 바와 같이, 제2 비아홀(H2)이 형성된 위치에 데이터 라인(43)을 형성하고, 제3 비아홀(H3)이 형성된 위치에 바이어스 라인(45)을 형성할 수 있다. 데이터 라인(43) 및 바이어스 라인(45)은 각각 소스 전극(31)의 VDD라인과 평행한 방향으로 형성할 수 있다.
상기와 같이, 데이터 라인(43)은 제2 비아홀(H2)이 형성된 위치에 제2 비아홀(H2)을 채우도록 형성됨에 따라 제2 비아홀(H2)에 의해 노출된 드레인 전극(29)과 전기적으로 연결될 수 있다.
그리고 바이어스 라인(45)은 제3 비아홀(H3)이 형성된 위치에 제3 비아홀(H3)을 채우도록 형성됨에 따라 제3 비아홀(H3)에 의해 노출된 투명 전극(39)과 전기적으로 연결될 수 있다.
상기와 같이, 데이터 라인(43) 및 바이어스 라인(45)을 형성한 다음, 데이터 라인(43)과 바이어스 라인(45)을 덮도록 상부에 보호층(47)을 형성한다. 보호층(47)은 도 12에 도시된 바와 같이, 데이터 라인(43) 및 바이어스 라인(45)을 포함하여 기판(21) 전체를 덮도록 형성될 수 있다. 제1 내지 제3 절연층(25, 33, 41)과 동일한 소재를 포함할 수 있다.
상기와 같은 과정을 통해 도 12에 도시된 바와 같은, 액티브 픽셀 센서(100)의 제조를 완성할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 액티브 픽셀 센서를 도시한 회로도이다.
도 13을 참조하면, 본 실시예에 따른 액티브 픽셀 센서(100)는 세 개의 박막트랜지스터를 포함한다. 이때, 제1 박막트랜지스터(TFT1)는 포토다이오드(37)가 가시광선에 의해 여기되어 출력된 신호를 처리한다. 그리고 제2 박막트랜지스터(TFT2)는 제1 박막트랜지스터(TFT1)와 포토다이오드에 축적된 자류 전류 성분을 제거하는 역할을 하고, 제3 박막트랜지스터(TFT3)는 포토다이오드(37)에서 출력된 명암(dark and bright)에 대한 신호를 증폭하는 역할을 한다.
이를 위해, 제1 박막트랜지스터(TFT1)는 픽셀의 출력 값을 처리하고, 소스 단자가 제3 박막트랜지스터(TFT3)의 드레인 단자와 연결되고, 드레인 단자가 데이터 라인(43)을 통해 리드아웃 소자와 연결될 수 있다. 그리고 제1 박막트랜지스터(TFT1)의 게이트 단자는 게이트 라인과 연결될 수 있다.
제2 박막트랜지스터(TFT2)는 제1 박막트랜지스터(TFT1)와 포토다이오드(37)에 축적된 잔류 전류 성분을 제거하여 기저 상태로 낮춤으로써, 실질적인 감도 및 신호대잡음비를 개선하는 역할을 한다. 이를 위해, 제2 박막트랜지스터(TFT2)의 소스 단자는 포토다이오드와 제3 박막트랜지스터(TFT3)의 게이트 단자와 동시에 연결되고, 드레인 단자는 VDD 라인과 연결된다. 그리고 제2 박막트랜지스터(TFT2)의 게이트 단자는 게이트 리셋 라인과 연결될 수 있다.
또한, 제3 박막트랜지스터(TFT3)는 포토다이오드(37)에서 출력된 명암(dark and bright)에 대한 신호를 증폭하고, 증폭된 신호를 제1 박막트랜지스터(TFT1)로 전송하는 역할을 한다. 이를 위해, 제3 박막트랜지스터(TFT3)는 소스 단자가 VDD 라인과 제1 박막트랜지스터(TFT1)의 드레인 단자에 동시에 연결되고, 드레인 단자가 제1 박막트랜지스터(TFT1)의 소스 단자와 연결될 수 있다. 그리고 제3 박막트랜지스터(TFT3)의 게이트 단자는 포토다이오드(37)와 제2 박막트랜지스터(TFT2)의 소스 단자에 동시에 연결될 수 있다.
도 14 내지 도 24는 본 발명의 다른 실시예에 따른 액티브 픽셀 센서의 제조 방법을 설명하기 위한 도면이다.
도 14 내지 도 24를 참조하여, 본 발명의 다른 실시예에 따른 액티브 픽셀 센서(100)의 구성 및 액티브 픽셀 센서(100)의 제조 방법에 대해 설명하되, 도 13를 함께 참조하여 설명한다.
액티브 픽셀 센서(100)는 기판(21), 제1 게이트 전극(23a), 제2 게이트 전극(23b), 제1 절연층(25), 제1 반도체 활성층(27a), 제2 반도체 활성층(27b), 드레인 전극(29), 연결 전극(30), 소스 전극(31), 제2 절연층(33), 하부 전극(35), 포토다이오드(37), 투명 전극(39), 제3 절연층(41), 데이터 라인(43), 바이어스 라인(45) 및 보호층(47)을 포함한다.
도 14를 참조하면, 하부에 기판(21)이 배치되고, 기판(21) 상에 각 구성이 적층될 수 있다. 기판(21) 상에 제1 내지 제3 게이트 전극(23a, 23b, 23c)이 배치된다. 제1 및 제2 게이트 전극(23a, 23b)은 일 실시예에서와 동일하게 형성되고, 제3 게이트 전극(23c)은 제2 게이트 전극(23b)을 기준으로 제1 게이트 전극(23a)이 형성되지 않은 측에 형성될 수 있다. 이때, 제3 게이트 전극(23c)은 일 방향의 길이를 가지도록 형성될 수 있으며, 제1 및 제2 게이트 전극(23a, 23b)과 일정 거리 이상 이격된 상태로 배치될 수 있다.
또한, 제1 내지 제3 게이트 전극(23a, 23b, 23c)은 각각 Al, Al-Nd, Al-Cu, Mo, Ti, Ta 및 Cr 중 어느 하나 이상을 포함하는 단종 또는 합금일 수 있으며, 또한, 단일층 또는 다중층일 수 있다.
그리고 제1 내지 제3 게이트 전극(23a, 23b, 23c)의 상부를 덮도록 제1 절연층(25)이 형성될 수 있다. 제1 절연층(25)은 제1 내지 제3 게이트 전극(23a, 23b, 23c)과 함께 기판(21) 전체를 덮도록 형성될 수 있다. 이때, 제1 절연층(25)은 제1 내지 제3 게이트 전극(23a, 23b, 23c)이 다른 전극들과 전기적으로 절연시키고, SiO2 등을 포함할 수 있다.
상기와 같이, 제1 절연층(25)이 형성된 상태에서, 도 15에 도시된 바와 같이, 제1 절연층(25)의 상부에 제1 내지 제3 반도체 활성층(27a, 27b, 27c)이 형성된다. 제1 내지 제3 반도체 활성층(27a, 27b, 27c)은 각각 제1 절연층(25) 상부 중 제1 내지 제3 게이트 전극(23a, 23b, 23c) 상에 동시에 배치될 수 있다. 즉, 제1 게이트 전극(23a) 상부에 제1 반도체 활성층(27a)이 배치되고, 제2 게이트 전극(23b) 상부에 제2 반도체 활성층(27b)이 배치되며, 제3 게이트 전극(23c) 상부에 제3 반도체 활성층(27c)이 배치될 수 있다.
여기서, 제1 내지 제3 반도체 활성층(27a, 27b, 27c)은 각각 제1 내지 제3 게이트 전극(23a, 23b, 23c)의 전체와 중첩되지 않아도 무방하여, 일부만 중접되도록 배치될 수 있다.
또한, 본 실시예에서도, 일 실시예에서와 같이, 제1 내지 제3 반도체 활성층(27a, 27b, 27c)은, 각각 비정질 실리콘, 저온 다결정 실리콘 및 산화물 반도체 중 어느 하나 이상을 포함할 수 있다. 이때, 산화물 반도체는, In, GaN, Zn 및 O 중 둘 이상의 화합물일 수 있다.
그리고 도 16에 도시된 바와 같이, 제1 내지 제3 반도체 활성층(27a, 27b, 27c)이 형성된 다음, 제3 반도체 활성층(27c)이 덮이지 않은 제3 게이트 전극(23c) 상에 위치한 제1 절연층(25)에 제1 비아홀(H1)이 형성될 수 있다.
제1 비아홀(H1)은 제3 게이트 전극(23c) 상에 형성될 수 있으며, 제1 비아홀(H1)에 의해 제3 게이트 전극(23c)의 일부가 노출될 수 있다. 그에 따라, 제1 비아홀(H1)은 제3 게이트 전극(23c)의 일부를 노출시킬 수 있다.
도 17을 참조하면, 제2 절연층(33)의 상부에 드레인 전극(29), 제1 연결 전극(30a), 제2 연결 전극(30b) 및 소스 전극(31)이 형성된다. 드레인 전극(29), 제1 연결 전극(30a), 제2 연결 전극(30b) 및 소스 전극(31)은 서로 동일한 소재를 포함하고, 각각 제1 내지 제3 반도체 활성층(27a, 27b, 27c)과 전기적으로 연결될 수 있다.
즉, 제1 반도체 활성층(27a)은 드레인 전극(29)과 제1 연결 전극(30a)이 전기적으로 연결되며, 이를 위해 제1 반도체 활성층(27a)에 드레인 전극(29)과 제1 연결 전극(30a)의 일부가 중첩되게 배치될 수 있다. 그리고 제2 반도체 활성층(27b)은 제2 연결 전극(30b)과 소스 전극(31)이 전기적으로 연결되고, 이를 위해 제2 반도체 활성층(27b)에 제2 연결 전극(30b)과 소스 전극(31)의 일부가 중첩되게 배치될 수 있다. 또한, 제3 반도체 활성층(27c)은 제1 연결 전극(30a)과 소스 전극(31)이 전기적으로 연결되며, 이를 위해 제3 반도체 활성층(27c)에 제1 연결 전극(30a)과 소스 전극(31)의 일부가 중첩되게 배치될 수 있다. 이때, 제2 반도체 활성층(27b)과 제3 반도체 활성층(27c)에 연결된 각각 소스 전극(31)은 서로 전기적으로 연결된다.
드레인 전극(29), 제1 연결 전극(30a), 제2 연결 전극(30b) 및 소스 전극(31)을 기준으로 다시 설명하면, 드레인 전극(29)은 제1 반도체 활성층(27a)과 전기적으로 연결되고, 제1 연결 전극(30a)은 각각 제1 및 제3 반도체 활성층(27a, 27b, 27c)과 전기적으로 연결된다. 그리고 제2 연결 전극(30b)은 제3 게이트 전극(23c)과 제2 반도체 활성층(27b)에 각각 전기적으로 연결되며, 소스 전극(31)은 제2 및 제3 반도체 활성층(27b, 27c)과 각각 전기적으로 연결된다.
여기서, 제2 연결 전극(30b)은 제3 게이트 전극(23c)에 제1 비아홀(H1)을 통해 전기적으로 연결될 수 있다. 즉, 제2 연결 전극(30b)이 형성되면서 제1 비아홀(H1)을 채워 제1 비아홀(H1)에 의해 노출된 제3 게이트 전극(23c)과 전기적으로 연결될 수 있다.
상기와 같이, 드레인 전극(29), 제1 연결 전극(30a), 제2 연결 전극(30b) 및 소스 전극(31)은 일 실시예에서와 같이, 동시에 하나의 전극부재에 의해 형성될 수 있다. 그에 따라 자세한 설명은 생략한다. 여기서, 소스 전극(31)은 VDD 라인으로 연장될 수 있다.
상기와 같이, 드레인 전극(29), 제1 연결 전극(30a), 제2 연결 전극(30b) 및 소스 전극(31)이 형성되면, 드레인 전극(29), 제1 연결 전극(30a), 제2 연결 전극(30b) 및 소스 전극(31)을 덮도록 제2 절연층(33)이 형성될 수 있다. 제2 절연층(33)은 제1 절연층(25)과 동일하거나 작은 크기를 가질 수 있으며, 제2 절연층(33)은 제1 절연층(25)과 동일한 소재를 포함할 수 있다.
그리고 도 18에 도시된 바와 같이, 제2 절연층(33)은 제2 비아홀(H2)을 포함할 수 있다. 제2 비아홀(H2)은 제2 연결 전극(30b) 상에 위치하여, 제2 연결 전극(30b)의 일부를 노출시킬 수 있다. 여기서, 본 실시예에서 제2 비아홀(H2)이 제1 비아홀(H1)의 상부에 형성되도록 도면에 도시하였지만, 제2 비아홀(H2)의 위치는 필요에 따라 달라질 수 있으며, 제2 연결 전극(30b)의 일부를 노출시킬 수 있는 위치에 형성되면 된다.
도 19를 참조하면, 제2 비아홀(H2)을 포함하는 제2 절연층(33) 상에 하부 전극(35)이 형성된다. 하부 전극(35)은 제2 비아홀(H2)을 채우면서 제2 절연층(33) 상부에 형성되고, 제2 비아홀(H2)을 통해 제2 연결 전극(30b)과 전기적으로 연결된다. 그리고 본 실시예에서 하부 전극(35)은 일 실시예에서와 마찬가지로, 드레인 전극(29)이 형성된 위치에 소정의 홈이 형성될 수 있다.
또한, 하부 전극(39)은 Au, Ag, Al, Al-Nd, Al-Cu, Mo, Ti, Ta 및 Cr 중 어느 하나 이상을 포함하는 단종 또는 합금일 수 있으며, 또한, 단일층 또는 다중층일 수 있다.
그리고 상기와 같이, 하부 전극(35)이 형성되면, 도 20에 도시된 바와 같이, 하부 전극(35) 상에 포토다이오드(37)가 형성될 수 있다. 포토다이오드(37)는 하부 전극(35)의 전체를 덮도록 형성될 수 있다. 포토다이오드(37)는 하부 전극(35)의 크기와 같거나 작게 형성될 수 있다.
도 21을 참조하면, 포토다이오드(37) 상에 투명 전극(39)이 형성된다. 투명 전극(39)은 포토다이오드(37)의 크기와 작게 형성될 수 있다.
또한, 하부 전극(35)과 투명 전극(39)은 각각 진공증착법, 포토리소그래프법, 습식 또는 건식 식각법의 공정을 통해 형성할 수 있다.
투명 전극(39) 상에 제3 절연층(41)을 형성할 수 있다. 제3 절연층(41)은 투명 전극(39) 전체를 덮도록 형성할 수 있고, 또는, 도 22에 도시된 바와 같이, 기판 전체를 덮도록 형성할 수 있다. 그리고 다른 절연층들과 동일한 소재를 포함할 수 있다.
상기와 같이, 제3 절연층(41)이 형성된 상태에서, 제3 및 제4 비아홀(H3, H4)을 형성할 수 있다. 제3 비아홀(H3)은 제2 및 제3 절연층(33, 41)을 관통하여 제2 절연층(33) 하부에 형성된 드레인 전극(29)의 일부를 노출시킬 수 있고, 제4 비아홀(H4)은 제3 절연층(41)을 관통하여 투명 전극(39)의 일부를 노출시킬 수 있다.
또한, 도 22에 도시된 바와 같이, 제4 비아홀(H4)은 소스 전극(31)이 형성된 위치에서 일정 거리 이격된 위치에 형성될 수 있다.
도 23을 참조하면, 제3 비아홀(H3)이 형성된 위치에 데이터 라인(43)을 형성하고, 제4 비아홀(H4)이 형성된 위치에 바이어스 라인(45)을 형성할 수 있다. 이때, 데이터 라인(43) 및 바이어스 라인(45)은 각각 소스 전극(31)의 VDD 라인과 평행한 방향으로 형성될 수 있다.
그리고 데이터 라인(43)은 제3 비아홀(H3)이 형성된 위치에 제3 비아홀(H3)을 채우도록 형성되어 제3 비아홀(H3)에 의해 노출된 드레인 전극(29)과 전기적으로 연결될 수 있다.
또한, 바이어스 라인(45)은 제4 비아홀(H4)이 형성된 위치에 제4 비아홀(H4)을 채우도록 형성되어 제4 비아홀(H4)에 의해 노출된 투명 전극(39)과 전기적으로 연결될 수 있다.
상기와 같이, 데이터 라인(43) 및 바이어스 라인(45)을 형성한 다음, 데이터 라인(43)과 바이어스 라인(45)을 덮도록 상부에 보호층(47)을 형성한다. 또는, 도 24에 도시된 바와 같이, 데이터 라인(43) 및 바이어스 라인(45)을 포함하여 기판 전체를 덮도록 형성할 수 있다. 그리고 보호층(47)은 제1 내지 제3 절연층(25, 33, 41)과 동일한 소재를 포함할 수 있다.
도 25는 본 발명에 따른 포토다이오드에 렌즈를 형성하는 방법을 설명하기 위한 도면이다.
상기와 같이, 본 발명의 일 실시예 또는 다른 실시예에 따라 액티브 픽셀 센서(100)를 제조할 수 있다. 본 발명의 실시예에 포함된 포토다이오드(37)는 앞서 설명한 바와 같이, 엑스레이로부터 변환된 가시광선이 입사되는데, 이때, 포토다이오드(37)에 입사되는 광전자의 효율을 개선하기 위해 포토다이오드(37)에 마이크로 렌즈(L)를 형성할 수 있다. 포토다이오드(37)에 마이크로 렌즈(L)를 형성하는 공정은 도 25에 도시된 바와 같으며, 포토다이오드(37)에 형성된 마이크로 렌즈(L)의 형상은 도 25의 (e)에 도시된 바와 같다.
도 25의 (a)에 도시된 바와 같이, 포토다이오드(37)가 배치된다. 이때, 포토다이오드(37)의 하부에는 하부 전극(35)이 배치되고, 상부에는 투명 전극(39)이 배치된다. 이 상태에서, 도 25의 (b)에 도시된 바와 같이, 투명 전극(35) 상부에 소정의 두께를 가지는 레진(R)을 형성한다. 이때, 레진(R)은 BCB(benzocyclobutene), PDMS(polydimethylsiloxane), SU-8/2, 포토리시스트(photoresists), PMMA(poly methyl methacrylate), 유기 레진(organic resins) 등이 이용될 수 있다. 그리고 포토다이오드 상부에 형성되는 레진(R)은 스핀코팅, 사출성형(extrusion) 또는 잉크젯 인쇄법 등으로 형성될 수 있으며, 1um 내지 10um 두께로 형성될 수 있다.
그리고 상기와 같이, 형성된 레진(R)을 약 80℃ 내지 200℃의 온도에서 컨벡션 오브, 진공오븐, 질소분위기의 열처리 오븐 또는 핫플레이트에서 베이킹 열처리를 통해 형성할 수 있다.
열처리를 통해 경화된 레진(R)의 상부에 포토 마스크(M) 처리를 한 다음, 도 25의 (c)에 도시된 바와 같이 자외선을 조사하여 레진(R)의 형상을 패터닝할 수 있는데, 이를 통해 도 25의 (d)에 도시된 바와 같이, 레진(R)의 테두리를 제거할 수 있다. 이렇게 레진(R)의 테두리를 제거하는 것은 이후, 레진(R)을 마이크로 렌즈(L) 형상으로 리플로우 형성하기 위함이다. 이때 제거되는 레진(R)의 폭은 약 0.5um 내지 5um일 수 있다.
그리고 레진(R)이 형성된 포토다이오드(37)를 약 80℃ 내지 250℃의 온도에서 열처리를 하면, 도 25의 (e)에 도시된 바와 같이, 레진(R)이 제거된 테두리의 공간을 이용하여 반구형상과 유사한 형상의 마이크로 렌즈(L)가 형성될 수 있다.
위에서 설명한 바와 같이 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시예에 의해서 이루어졌지만, 상술한 실시예는 본 발명의 바람직한 예를 들어 설명하였을 뿐이므로, 본 발명이 상기 실시예에만 국한되는 것으로 이해돼서는 안 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 등가개념으로 이해되어야 할 것이다.
100: 액티브 픽셀 센서
21: 기판 23a: 제1 게이트 전극
23b: 제2 게이트 전극 23c: 제3 게이트 전극
25: 제1 절연층 27a: 제1 반도체 활성층
27b: 제2 반도체 활성층 27c: 제3 반도체 활성층
29: 드레인 전극 30: 연결 전극
30a: 제1 연결 전극 30b: 제2 연결 전극
31: 소스 전극 33: 제2 절연층
35: 하부 전극 37: 포토다이오드
39: 투명 전극 41: 제3 절연층
43: 데이터 라인 45: 바이어스 라인
47: 보호층
H1 ~ H4: 제1 내지 제4 비아홀
R: 레진 L: 마이크로 렌즈
TFT1 ~ TFT3: 제1 내지 제3 박막트랜지스터
21: 기판 23a: 제1 게이트 전극
23b: 제2 게이트 전극 23c: 제3 게이트 전극
25: 제1 절연층 27a: 제1 반도체 활성층
27b: 제2 반도체 활성층 27c: 제3 반도체 활성층
29: 드레인 전극 30: 연결 전극
30a: 제1 연결 전극 30b: 제2 연결 전극
31: 소스 전극 33: 제2 절연층
35: 하부 전극 37: 포토다이오드
39: 투명 전극 41: 제3 절연층
43: 데이터 라인 45: 바이어스 라인
47: 보호층
H1 ~ H4: 제1 내지 제4 비아홀
R: 레진 L: 마이크로 렌즈
TFT1 ~ TFT3: 제1 내지 제3 박막트랜지스터
Claims (12)
- 기판;
상기 기판 상에 배치된 게이트 라인, 게이트 리셋 라인 및 데이터 라인;
상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제1 박막트랜지스터;
상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제2 박막트랜지스터; 및
일 측이 상기 제1 박막트랜지스터의 소스 전극과 연결되는 포토다이오드; 및
상기 포토다이오드의 타 측과 연결된 바이어스 라인을 포함하고,
상기 제1 박막트랜지스터는 상기 포토다이오드의 출력 값을 처리하며, 드레인 전극이 상기 데이터 라인에 연결되고, 게이트 전극이 상기 게이트 라인에 연결되며,
상기 제2 박막트랜지스터는 게이트 전극이 상기 게이트 리셋 라인에 연결된 엑스레이 검출 장치용 엑스레이 검출 패널. - 청구항 1에 있어서,
상기 제1 박막트랜지스터의 소스 전극은 상기 제2 박막트랜지스터의 드레인 전극과 포토다이오드에 연결된 엑스레이 검출 장치용 엑스레이 검출 패널. - 청구항 1에 있어서,
상기 제2 박막트랜지스터의 소스 전극은 VDD 라인에 연결된 엑스레이 검출 장치용 엑스레이 검출 패널. - 청구항 1에 있어서,
상기 게이트 라인, 게이트 리셋 라인 및 데이터 라인이 형성된 영역에 배치되며, 게이트 전극, 소스 전극 및 드레인 전극을 포함하는 제3 박막트랜지스터를 더 포함하고,
상기 제3 박막트랜지스터는 상기 포토다이오드의 출력 값을 증폭하며, 게이트 전극이 상기 포토다이오드의 일 측과 상기 제1 박막트랜지스터의 소스 전극에 연결된 엑스레이 검출 장치용 엑스레이 검출 패널. - 청구항 4에 있어서,
상기 제3 박막트랜지스터는 드레인 전극이 상기 제1 박막트랜지스터의 소스 전극에 연결되고, 소스 전극이 제2 박막트랜지스터의 드레인 단자와 VDD 라인에 연결된 엑스레이 검출 장치용 엑스레이 검출 패널. - 청구항 1에 있어서,
상기 포토다이오드는 광전자 효율을 개선하기 위해 상기 포토다이오드에 형성된 마이크로 렌즈를 더 포함하는 엑스레이 검출 장치용 엑스레이 검출 패널. - 기판 상에 제1 및 제2 게이트 전극을 형성하는 단계;
상기 제1 및 제2 게이트 전극을 덮도록 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 제1 및 제2 반도체 활성층을 형성하는 단계;
상기 제1 및 제2 반도체 활성층 상에 드레인 전극, 연결 전극 및 소스 전극을 형성하는 단계;
상기 드레인 전극, 연결 전극 및 소스 전극 상에 제1 비아홀을 포함하는 제2 절연층을 형성하는 단계;
상기 제1 비아홀을 통해 상기 연결 전극과 전기적으로 연결되도록 상기 제2 절연층 상에 하부 전극, 포토다이오드 및 투명 전극을 형성하는 단계;
상기 투명 전극 상에 제2 및 제3 비아홀을 포함하는 제3 절연층을 형성하는 단계; 및
상기 제2 비아홀을 통해 상기 드레인 전극과 전기적으로 연결되는 데이터 라인과 상기 제3 비아홀을 통해 상기 투명 전극과 전기적으로 연결되는 바이어스 라인을 형성하는 단계를 포함하는 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법. - 청구항 7에 있어서,
상기 연결 전극은 상기 제1 및 제2 반도체 활성층을 전기적으로 연결하는 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법. - 청구항 7에 있어서,
상기 드레인 전극은 상기 제1 반도체 활성층과 전기적으로 연결되고,
상기 소스 전극은 상기 제2 반도체 활성층과 전기적으로 연결된 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법. - 기판 상에 제1 내지 제3 게이트 전극을 형성하는 단계;
상기 제1 내지 제3 게이트 전극을 덮도록 제1 절연층을 형성하는 단계;
상기 제1 절연층 상에 제1 내지 제3 반도체 활성층을 형성하는 단계;
상기 제1 절연층에 상기 제3 게이트 전극의 일부가 노출되도록 제1 비아홀을 형성하는 단계;
상기 제1 내지 제3 반도체 활성층 상에 드레인 전극, 제1 연결 전극, 제2 연결 전극 및 소스 전극을 형성하는 단계;
상기 드레인 전극, 제1 연결 전극, 제2 연결 전극 및 소스 전극 상에 제2 비아홀을 포함하는 제2 절연층을 형성하는 단계;
상기 제2 비아홀을 통해 상기 제2 연결 전극과 전기적으로 연결되도록 상기 제2 절연층 상에 하부 전극을 형성하는 단계;
상기 하부 전극 상에 포토다이오드 및 투명 전극을 형성하는 단계;
상기 투명 전극 상에 제3 및 제4 비아홀을 포함하는 제3 절연층을 형성하는 단계; 및
상기 제3 비아홀을 통해 상기 드레인 전극과 전기적으로 연결되는 데이터 라인과 상기 제4 비아홀을 통해 상기 투명 전극과 전기적으로 연결되는 바이어스 라인을 형성하는 단계를 포함하고,
상기 제2 연결 전극은 상기 제1 비아홀을 통해 상기 제3 게이트 전극과 전기적으로 연결된 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법. - 청구항 10에 있어서,
상기 드레인 전극은 상기 제1 반도체 활성층과 전기적으로 연결되고,
상기 소스 전극은 상기 제2 반도체 활성층 및 상기 제3 반도체 활성층과 전기적으로 연결된 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법. - 청구항 12에 있어서,
상기 제1 연결 전극은 상기 제1 및 제3 반도체 활성층을 전기적으로 연결하고,
상기 제2 연결 전극은 상기 제3 게이트 전극과 상기 제2 반도체 활성층을 전기적으로 연결하는 엑스레이 검출 장치용 엑스레이 검출 패널 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020160087237A KR101782429B1 (ko) | 2016-07-11 | 2016-07-11 | 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
| KR20160107132A true KR20160107132A (ko) | 2016-09-13 |
| KR101782429B1 KR101782429B1 (ko) | 2017-10-23 |
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ID=56946606
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| KR1020160087237A KR101782429B1 (ko) | 2016-07-11 | 2016-07-11 | 엑스레이 검출 장치용 엑스레이 검출 패널 및 그의 제조 방법 |
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| Country | Link |
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| KR (1) | KR101782429B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9935150B2 (en) | 2016-08-30 | 2018-04-03 | Seung Ik Jun | X-ray detection panel of X-ray detector and method of manufacturing the same |
| KR20200076328A (ko) * | 2018-12-19 | 2020-06-29 | 엘지디스플레이 주식회사 | 디지털 엑스레이 검출장치 및 그의 구동방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230135994A (ko) | 2022-03-17 | 2023-09-26 | 주식회사 이노메트리 | 엑스레이 검출 장치를 이용한 객체 검사 방법 |
| KR20230135993A (ko) | 2022-03-17 | 2023-09-26 | 주식회사 이노메트리 | 엑스레이 검출 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101628604B1 (ko) | 2015-01-29 | 2016-06-09 | 하이디스 테크놀로지 주식회사 | 디지털 엑스레이 디텍터 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3624165B2 (ja) * | 2000-03-31 | 2005-03-02 | キヤノン株式会社 | 電磁波検出装置 |
| JP2001308306A (ja) * | 2000-04-21 | 2001-11-02 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその駆動方法 |
| JP2003168794A (ja) | 2001-11-30 | 2003-06-13 | Canon Inc | 放射線検出素子、放射線撮像装置、放射線検出方法、及び放射線撮像方法 |
| JP5127937B2 (ja) * | 2011-01-13 | 2013-01-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
2016
- 2016-07-11 KR KR1020160087237A patent/KR101782429B1/ko active IP Right Grant
Patent Citations (1)
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| US9935150B2 (en) | 2016-08-30 | 2018-04-03 | Seung Ik Jun | X-ray detection panel of X-ray detector and method of manufacturing the same |
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