KR20160104721A - 전계 효과 트랜지스터 구조 및 메모리 어레이 - Google Patents

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카말 엠. 카르다
찬드라 모울리
거티 에스. 샌더
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마이크론 테크놀로지, 인크
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Abstract

일부 실시예에서, 트랜지스터는 하측 소스/드레인 영역, 제 1 절연 물질, 전도 게이트, 제 2 절연 물질, 및 상측 소스/드레인 영역을 가진 스택을 포함한다. 상기 스택은 수직 측벽을 갖고, 상기 수직 측벽은 상기 하측 소스/드레인 영역을 따라 하측부와, 상기 전도 게이트를 따라 중간부와, 상기 상측 소스/드레인 영역을 따라 상측부를 가진다. 상기 수직 측벽의 중간부를 따라 제 3 절연 물질이 위치한다. 제 3 절연 물질을 따라 채널 영역 물질이 위치한다. 채널 영역 물질은 상기 수직 측벽의 상측부 및 하측부에 맞닿는다. 채널 영역 물질은 3A 보다 크고 10IθA보다 작거나 같은 범위 내의 두께, 및/또는, 모노층 1개 내지 모노층 7개의 두께를 가진다.

Description

전계 효과 트랜지스터 구조 및 메모리 어레이{FIELD EFFECT TRANSISTOR CONSTRUCTIONS AND MEMORY ARRAYS}
관련 특허 데이터
본 출원은 2014년 1월 10일 출원된 미국특허출원 제14/152,664호의 연속분할출원이다.
기술분야
여기서 개시되는 실시예는 전계 효과 트랜지스터 구조와, 복수의 전계 효과 트랜지스터를 가진 메모리 어레이에 관한 것이다.
메모리는 일 유형의 집적 회로이고, 데이터 저장을 위해 컴퓨터 시스템에 사용된다. 메모리는 개별 메모리 셀들의 하나 이상의 어레이로 제조될 수 있다. 메모리 셀은 디지트 라인(비트 라인, 데이터 라인, 감지 라인, 또는 데이터/감지 라인으로도 불릴 수 있음) 및 액세스 라인(워드 라인으로도 불릴 수 있음)을 이용하여 기록 또는 판독될 수 있다. 디지트 라인은 어레이의 칼럼을 따라 메모리 셀들을 전도성 상호연결할 수 있고, 액세스 라인은 어레이의 로우를 따라 메모리 셀들을 전도성 상호연결할 수 있다. 각각의 메모리 셀은 디지트 라인 및 액세스 라인의 조합을 통해 독자적으로 어드레싱될 수 있다.
메모리 셀은 휘발성 또는 비휘발성일 수 있다. 비휘발성 메모리 셀은, 많은 경우에 컴퓨터가 턴-오프될 때를 포함한, 연장된 시간 주기 동안 데이터를 저장할 수 있다. 휘발성 메모리는 사라지며, 따라서, 많은 경우에 초당 여러 회의, 리프레싱/재기록을 요한다. 이에 관계없이, 메모리 셀은 서로 다른 적어도 2개의 선택가능한 상태로 메모리를 보유 또는 저장하도록 구성된다. 이진 시스템에서, 상태는 "0" 또는 "1"로 간주된다. 다른 시스템에서, 적어도 일부 개별 메모리 셀들은 2개보다 많은 레벨 또는 상태의 정보를 저장하도록 구성될 수 있다.
전계 효과 트랜지스터는 메모리 셀에 사용될 수 있는 일 유형의 전자적 구성요소다. 이러한 트랜지스터들은 사이에 반도성 채널 영역을 가진 한 쌍의 전도 소스/드레인 영역을 포함한다. 전도성 게이트가 채널 영역에 인접하여 위치하고, 얇은 게이트 유전체에 의해 여기로부터 분리된다. 게이트에 적절한 전압을 인가하면 전류가 소스/드레인 영역 중 하나로부터 채널 영역을 통해 다른 하나로 흐르게 된다. 전압이 게이트로부터 제거될 때, 전류가 대부분 채널 영역을 통해 흐르지 못하게 된다. 전계 효과 트랜지스터는 게이트 구조의 일부분으로, 추가적인 구조물, 예를 들어, 가역적으로 프로그래밍가능한 전하 저장 영역을 또한 포함할 수 있다. 이상적인 경우에, 채널 영역의 길이는 "온" 상태에서 트랜지스터의 작동 속도를 최대화시키도록 그리고 회로 밀도를 최대화시키도록 가능한 짧게 만들어진다. 그러나, 짧은 물리적 채널 길이는 "오프" 상태에서 양호하지 않으며, 왜냐하면, 소스/드레인 영역 간의 누설 전류(Ioff)가 긴 채널 디바이스의 경우보다 짧은 채널 디바이스의 경우에 더 높기 때문이다. 집적 레벨을 증가시킴과 함께 점점 더 작은 풋프린트로 스케일링될 수 있는 수직-배향 전계 효과 트랜지스터를 개발하는 것이 또한 요망된다.
도 1은 발명의 일 실시예에 따른 전계 효과 트랜지스터를 포함하는 기판 조각의 도식적 단면도다.
도 2는 발명의 일 실시예에 따른 전계 효과 트랜지스터를 포함하는 기판 조각의 도식적 단면도다.
도 3은 발명의 일 실시예에 따른 전계 효과 트랜지스터를 포함하는 기판 조각의 도식적 단면도다.
도 4는 발명의 일 실시예에 따른 전계 효과 트랜지스터를 포함하는 기판 조각의 도식적 단면도다.
도 5는 도 4의 라인 5-5을 따라 취한 단면도다.
도 6은 도 4의 라인 6-6을 따라 취한 단면도다.
도 7은 도 4의 라인 7-7을 따라 취한 단면도다.
도 8은 발명의 일 실시예에 따른 메모리 어레이의 일부분을 포함하는 기판 조각의 도식적 단면도다.
도 9는 도 8의 라인 9-9를 따라 취한 단면도다.
도 10은 도 8의 라인 10-10을 따라 취한 단면도다.
도 11은 발명의 일 실시예에 따른 메모리 어레이의 일부분을 포함하는 기판 조각의 도식적 단면도다.
도 12는 도 11의 라인 12-12를 따라 취한 단면도다.
도 13은 도 11의 라인 13-13을 따라 취한 단면도다.
도 14는 도 11의 라인 14-14를 따라 취한 단면도다.
도 15는 발명의 일 실시예에 따른 메모리 어레이의 일부분을 포함하는 기판 조각의 도식적 단면도다.
도 16-20은 다른 예시적 실시예에 따른 수직 트랜지스터 구조의 개략적 단면도다.
도 21-29는 예시 실시예 트랜지스터를 포함하는 집적 회로 제조에 사용될 수 있는 예시 실시예 프로세스 스테이지들의 도식적 단면도다.
도 30은 복수 레벨의 집적 회로의 예시 실시예 적층 배열의 도식적 단면도다.
발명의 일 실시예에 따른 일례의 전계 효과 트랜지스터 구조물이 도 1을 참조하여 처음에 설명된다. 일례의 기판 조각(10)은 전계 효과 트랜지스터 구조물(14)을 포함하는, 위에 형성된 다양한 물질을 가진, 유전 물질(즉, 절연 물질)(12)을 포함한다. 일례의 유전 물질(12)은 도핑된 실리콘 다이옥사이드, 도핑되지 않은 실리콘 다이옥사이드, 및 실리콘 나이트라이드다. 집적 회로의 다른 부분 또는 전체 제조 구성요소가 물질(12)의 일부분으로 형성될 수 있고, 또는 물질(12)의 높이방향 내측에 놓일 수 있다. 기판 조각(10)은 반도체 기판을 포함할 수 있다. 본 문서의 범주에서, "반도체 기판" 또는 "반도성 기판"이라는 용어는 반도성 웨이퍼와 같은 벌크 반도성 물질(단독으로, 또는, 그 위에 다른 물질을 포함하는 조립체로)과, 반도성 물질층(단독으로 또는 다른 물질을 포함하는 조립체로)을 포함한, 그러나 이에 제한되지 않는, 반도성 물질을 포함하는 임의의 구조물을 의미하도록 규정된다. 용어 "기판"은 위에 설명된 반도성 기판을 포함하는, 그러나 이에 제한되지 않는 임의의 지지 구조를 의미한다. 일부 실시예에서, 물질(12)은 "기판" 또는 "기저부"의 예로 사용될 수 있다.
여기서 설명되는 물질 및/또는 구조는 균질 또는 비-균질일 수 있고, 이에 관계없이, 위에 놓이는 임의의 물질 위에서 연속적 또는 불연속적일 수 있다. 여기서 사용되는 "서로 다른 조성"은 예를 들어, 이러한 물질들이 균질이지 않을 경우, 서로 맞닿을 수 있는 2개의 거명된 물질의 해당 부분들이 화학적으로 및/또는 물리적으로 다를 것만을 요구한다. 2개의 거명된 물질이 서로 맞닿지 않은 경우, "서로 다른 조성"은, 이러한 물질들이 균질이지 않을 경우, 서로 가장 가까운 두 거명된 물질들의 해당 부분들이 화학적으로 및/또는 물리적으로 서로 다를 것만을 요구한다. 본 문서에서, 거명되는 물질 또는 구조들의 (서로에 대한) 적어도 소정의 물리적으로 만나는 접촉이 있을 때, 물질 또는 구조가 서로 맞닿는다. 이에 반해, "직접"이 선행되지 않는 "위에", "상에", 및 "~에 대하는"의 표현은, 사이에 낀 물질 또는 구조물로 인해 거명되는 물질 또는 구조들이 (서로에 대해) 물리적으로 만나는 접촉이 없는 구조물과, "맞닿는"을 포함한다. 더욱이, 달리 명시되지 않을 경우, 각각의 물질은 임의의 적절한 기존의, 또는 차후 개발될 기술을 이용하여 형성될 수 있고, 원자층 증착, 화학 기상 증착, 물리 기상 증착, 에피택셜 성장, 확산 도핑, 및 이온 주입이 그 예다.
트랜지스터 구조물(14)은 2개의 소스/드레인 영역(16, 18)과, 그 사이의 채널 영역(20)을 포함한다. 채널 영역(20)은 모노층 1개 내지 모노층 7개의 두께를 가진 채널 물질(22)(채널 영역 물질이라고도 불림)을 포함하고, 소스/드레인 영역(16, 18) 사이의 물리적 길이(가령, 괄호부(20)로 도시되는 길이)를 가진다. 본 문서에서, "두께"는 서로 다른 조성의 바로 인접한 물질의 가장 가까운 표면으로부터 수직으로, 주어진 물질을 통과하는 평균 직선 거리로 규정된다. 채널 물질(22)은 임의의 적절한 조성 또는 조성들의 조합을 포함할 수 있다. 일부 실시예에서, 채널 물질(22)은 전이 금속 칼코게나이드를 포함하거나, 전이 금속 칼코게나이드를 주종으로 구성되거나, 전이 금속 칼코게나이드로 구성될 수 있고, 따라서, 전이 금속 칼코게나이드 물질로 불릴 수 있다. 전이 금속 칼코게나이드는 예를 들어, 전이 금속 디칼코게나이드(예를 들어, MoS2, WS2, InS2, InSe2, MoSe2, WSe2, 등) 및/또는 전이 금속 트리칼코게나이드(예를 들어, MoS3, WS3, InS3, InSe3, MoSe3, WSe3, 등)을 포함하거나, 이러한 물질을 주종으로 하여 구성되거나, 이러한 물질로 구성될 수 있다. 일 실시예에서, 전이 금속 칼코게나이드 물질(22)은 모노층 4개 두께보다 크지 않고, 일 실시예에서, 모노층 2개 두께보다 크지 않다.
일 실시예에서, 도시되는 바와 같이, 소스/드레인 영역(16, 18)은 모노층 1개 내지 모노층 7개의 두께를 가진 전이 금속 칼코게나이드 물질(22)(가령, 물질(22)의 연장부(19))을 또한 포함한다. 소스/드레인 영역(16, 18)은 칼코게나이드 물질(22)과 직접 맞닿는 전도성(즉, 전기 전도성) 물질(30)을 포함하는 것으로 도시된다. 전도 물질(30)은 전도성-도핑된 반도성 물질, 하나 이상의 원소 금속, 원소 금속들의 합금, 및 전도 금속 화합물 중 하나 이상일 수 있다. 전도 물질(30)은 대안으로서, 물질(12, 30) 사이에 전이 금속 칼코게나이드 물질(22)이 없을 때 유전 물질(12)로 연장될 수 있다. 더욱이, 칼코게나이드 물질(22)이 물질(12, 30) 사이에 있을 때, 각자의 소스/드레인 영역은 물질(30)과 맞닿는 구성 물질(22)로 간주될 수 있고, 물질(30)은 그 자체로는 트랜지스터 구조물(14)의 2개의 소스/드레인 영역의 일부분으로 간주됨에 반해, 물질(22)에 대한 전도 접촉부로 간주된다.
일 실시예에서, 채널 영역(20)은 전도도 향상 불순물이 전혀 없고, 일 실시예에서, 검출가능한 전도도 향상 불순물이 전혀 없다. 본 문서에서, "전도도 향상 불순물이 전혀 없는"은 1 x 1014 원자/cm3 이하임을 의미한다 일 실시예에서, 소스/드레인 영역(16, 18)은 전도도 향상 불순물이 전혀 없고, 일 실시예에서, 검출가능한 전도도 향상 불순물이 전혀 없다. 일 실시예에서, 전이 금속 칼코게나이드 물질(22)이 각자의 소스/드레인 영역의 적어도 일부분을 포함하는 경우에, 이러한 물질(22)은 전도도 향상 불순물이 전혀 없고, 일 실시예에서, 검출가능한 전도도 향상 불순물이 전혀 없다.
트랜지스터 구조물(14)은 물리적 길이와 관련하여 채널 영역(20)의 중간부(26) 인근에서 미드-게이트(24)를 포함한다. 일 실시예에서, 도시되는 바와 같이, 중간부(26)는 채널 영역(20)의 중앙에 놓인다. 미드-게이트(24)는 대향된 측부(28, 29)들을 갖는 것으로 간주될 수 있다. 한 쌍의 게이트(32, 33)는 각자 채널 영역(20)의 서로 다른 부분(34, 35)에 인접하여 위치하고, 부분(34, 35) 각각은 부분(26)과 다르다. 게이트(32)는 도시되는 예에서, 측부(28) 상에서 미드-게이트(24)로부터 이격 및 전기적으로 분리되며, 게이트(33)는 측부(29) 상의 미드-게이트(24)로부터 이격 및 전기적으로 분리된다. 이러한 전기적 분리는 전도 구성요소(30, 32, 24, 33, 30)의 바로 인접하여 횡방향으로 사이에 놓인 유전 물질(36)에 의해 나타나는 것으로 도시된다. 예시의 유전 물질(36)은 물질(12)의 경우와 동일하다. 구조(30, 32, 24, 33)의 전도 물질 사이의 유전 물질(36)의 일례의 횡방향 두께는 약 1나노미터 내지 15나노미터다. 추가적으로, 게이트 유전체(38)가 채널 영역(20)과, 미드-게이트(24), 게이트(32), 및 게이트(33) 각각 사이에 위치한다. 게이트 유전체(38)의 예시 두께는 약 1나노미터 내지 30나노미터다.
일 실시예에서, 게이트(32, 33)는, 예를 들어, 상호연결 라인(39)을 통해 도식적으로 도시되는 바와 같이, 함께 전기적으로 연결된다. 일 실시예에서, 미드-게이트(24)는 게이트(32, 33) 중 적어도 하나의 일함수와는 다른 일함수를 가진다. 게이트(32, 33)는 서로 동일한 일함수를 가질 수 있고, 또는, 서로 다른 일함수를 가질 수 있다. 본 문서의 범주에서, 동일한 일함수는 0 내지 0.1eV 이하의 일 함수 차이를 의미하고, 서로 다른 일함수는 적어도 0.2eV의 일함수 차이를 의미한다. 일 실시예에서, 미드-게이트(24), 게이트(32), 및 게이트(33)는 동일한 일함수를 가진다. 일 실시예에서, 게이트(32, 33)는, 동일 조성의 게이트다. 일 실시예에서, 미드-게이트(24), 게이트(32), 및 게이트(33)는 모두 동일한 조성을 가진다. 일 실시예에서, 미드-게이트(24), 게이트(32), 및 게이트(33)는 n-형의 전도성-도핑 반도성 물질을 포함한다. 이러한 일 실시예에서, 미드-게이트(24)의 일함수는 (적어도 0.2eV 만큼) 게이트(32, 33)의 일함수보다 크다. 일 실시예에서, 미드-게이트(24), 게이트(32), 및 게이트(33)는 p-형의 전도성-도핑 반도성 물질을 포함한다. 이러한 일 실시예에서, 미드-게이트(24)의 일함수는 (적어도 0.2eV 만큼) 게이트(32, 33)의 일함수보다 작다. 게이트(24, 32, 33)의 물질의 일부 예로, n+ 도핑 폴리실리콘, p+ 도핑 폴리실리콘(즉, 각각은 적어도 1 X 1020 원자/cm3로 도핑됨)은 각자 약 4.0eV 및 5.1eV의 일함수를 가진다. TiN은 약 4.65eV의 일함수를 갖고, W 및 WN은 약 4.3eV 및 4.6eV 사이의 범위에 있는 일함수를 가진다.
도 2는 발명의 대안의 실시예에 따른 기판 조각(10a)과 관련하여 형성되는 전계 효과 트랜지스터 구조물(14a)을 도시한다. 위 설명된 실시예에서와 유사한 번호들이 적절한 경우 사용되고 있으며, 일부 구조 상의 차이는 첨자 "a"와 함께 표시된다. 게이트(32, 24, 33)는 각자 대향 측부(40, 41)를 포함하는 것으로 간주될 수 있고, 미드-게이트(24)의 이러한 측부들은 대향된 미드-게이트 측부(28, 29)와는 다르다. 채널 영역(20a)은 미드-게이트(24) 및 한 쌍의 게이트(32, 33)의 대향 측부(40, 41) 각각 상에 모노층 1개 내지 7개의 두께를 가진 전이 금속 칼코게나이드 물질(22)을 포함한다. 게이트 유전체(38)는 전이 금속 칼코게나이드 물질(22)과, 미드-게이트(24) 및 한 쌍의 게이트(32, 33)의 대향 측부(40, 41) 각각 사이에 위치한다. 일 실시예에서, 도시되는 바와 같이, 소스/드레인 영역(16a, 18a)은 전이 금속 칼코게나이드 물질(22)의 2개의 이격된 부분(19)을 개별적으로 포함한다. 전도 물질(30)은 소스/드레인 영역(16a, 18a) 모두 내의 부분(19)들을 사이에서 전기적으로 연결한다. 다시 말하자면, 물질(30)은 칼코게나이드 물질(22)의 일부분(19)으로 간주되는 소스/드레인 영역 사이의 전도성 상호연결부로, 또는, 아마도 그 조성에 좌우되는, 소스/드레인 영역(16a, 18a)의 일부분으로, 간주될 수 있다. 도 1을 참조하여 앞서 설명된 것과 유사한 대안의 구조물로서, 물질(30)과 물질(12) 사이에(도시되지 않음), 그리고, 물질(30)과 물질(36) 사이에(도시되지 않음), 어떤 전이 금속 칼코게나이드 물질(22)도 존재하지 않는다.
발명의 일 실시예에 따른 일례의 전계 효과 트랜지스터 구조물은 임의의 요망 배향을 가질 수 있다. 도 1 및 도 2는 수평으로 배향되는 구조물(14, 14a)을 도시한다. 대안의 실시예에서, 전계 효과 트랜지스터 구조물은 수직으로 배향될 수 있고, 또는, 수직 또는 수평과는 다르게 배향될 수 있다. 본 문서에서, 수직은 수평에 대체로 직교하는 방향이며, 수평은 제조 중 기판 처리와 관련된 주 표면을 따르는 일반적 방향을 말한다. 더욱이, 여기서 사용되는 수직 및 수평은 3차원 공간에서 기판의 배향에 독립적인, 서로에 대해 대체로 수직인 방향이다. 추가적으로, 높이방향, 위, 및 아래는 수직 방향과 관련된다. 더욱이, 본 문서의 범주에서, 수직 배향 트랜지스터는 수직 방향으로 채널 영역을 통해 지배적인 전류 흐름을 특징으로 한다. 더욱이, 본 문서의 범주에서, 수평 배향 트랜지스터는 수평 방향으로 채널을 통해 지배적인 전류 흐름을 특징으로 한다.
한 예로서, 수직 배향 전계 효과 트랜지스터 구조물(14b)은 도 3의 기판(10b)과 관련하여 도시된다. 위 설명된 실시예에서와 유사한 도면부호들이 적절한 경우 사용되고 있으며, 일부 구조 상의 차이는 첨자 "b"와 함께, 또는, 다른 도면부호로, 표시된다. 도 3의 구조물은 도 2의 구조물과 유사하지만, 도 1과 유사한 구조 또는 다른 구조가 사용될 수 있다. 도 3은 수직 배향 전계 효과 트랜지스터 구조물(14b)을 도시하며, 게이트(33)는, 미드-게이트(24)의 물질 위로 이격되어 이로부터 전기적으로 분리된 외측 게이트 물질을 포함한다. 게이트(32)는, 미드-게이트(24)의 물질 아래로 이격되어 이로부터 전기적으로 분리된 내측 게이트 물질을 포함한다. 소스/드레인 영역(18a)은 높이방향 외측 소스/드레인 영역으로 간주될 수 있고, 소스/드레인 영역(16a)은 높이방향 내측 소스/드레인 영역으로 간주될 수 있다. 외측 소스/드레인 영역(18a) 및 내측 소스/드레인 영역(16a)은 각자의 횡방향 외측 측벽(44)을 포함하는 것으로 간주될 수 있다. 일 실시예에서, 전도 접촉부(45)가 외측 소스/드레인 영역(18a)의 전이 금속 칼코게아니드 물질(22)의 횡방향 외측 측벽(44)에 맞닿는다. 일 실시예에서, 전도 접촉부(46)가 내측 소스/드레인 영역(16a)의 전이 금속 칼코게아니드 물질(22)의 횡방향 외측 측벽(44)에 맞닿는다. 전도 접촉부(45, 46)는 각각의 소스/드레인 영역의 전이 금속 칼코게아니드 물질(22)의 하나의 횡방향 외측 측벽에만 접촉하는 것으로 각각 도시된다. 대안으로서 또는 추가적으로, 전도 접촉부는 소스/드레인 영역 중 하나 또는 둘 모두와 관련하여 전이 금속 칼코게나이드 물질(22)의 다른 횡방향 외측 측벽과 맞닿을 수 있다(도시되지 않음).
대안의 실시예의 수직 전계 효과 트랜지스터 구조물(14c)은 기판(10c)을 도시하는 도 4-7을 참조하여 다음에서 설명된다. 위 설명된 실시예에서와 유사한 도면부호들이 적절한 경우 사용되고 있으며, 일부 구조 상의 차이는 첨자 "c"와 함께, 또는, 다른 도면부호로, 표시된다. 수직 트랜지스터 구조물(14c)은 분리 코어(48)(즉, 전기적 분리)를 포함한다. 분리 코어(48) 물질은 유전체일 수 있고, 예를 들어, 물질(12, 36)의 조성과 관련하여 앞서 설명한 물질 중 임의의 물질을 포함할 수 있다. 분리 코어(48) 물질은 반도성 또는 전도성일 수 있고, 예를 들어, 접지 전위로 또는 그외 다른 전위로 유지 중인 수직 트랜지스터 구조물(14c) 위 및/또는 아래의 회로 구성요소들(도시되지 않음)에 대한 전기적 분리 기능을 제공할 수 있다.
전이 금속 칼코게나이드 물질(22c)은 분리 코어(48)를 에워싸고, 모노층 1개 내지 7개의 횡방향 벽체 두께를 가진다. 게이트 유전체(38c)가 전이 금속 칼코게나이드 물질(22c)을 에워싼다. 일 실시예에서, 분리 코어(48), 전이 금속 칼코게나이드 물질(22c), 및 게이트 유전체(38c) 각각은 원형의 수평 단면을 가진 각자의 둘레를 가진다.
전도 미드-게이트(24c)는 전이 금속 칼코게나이드 물질(22c)의 높이방향 중간부에서 게이트 유전체(38c)를 에워싼다. 전도 외측 게이트 물질(33c)은 전이 금속 칼코게나이드 물질(22c)의 높이방향 외측부(35c)에서 게이트 유전체(38c)를 에워싼다. 외측 게이트 물질(33c)은 높이방향으로 이격되고, 예를 들어, 유전체(36c)에 의해, 미드-게이트 물질(24c)로부터 전기적으로 분리된다. 전도 내측 게이트 물질(32c)은 전이 금속 칼코게나이드 물질(22c)의 높이방향 내측부(34c)에서 게이트 유전체(38c)를 에워싼다. 내측 게이트 물질(32c)은 높이방향으로 이격되고, 예를 들어, 유전체(36c)에 의해, 미드-게이트 물질(24c)로부터 전기적으로 분리된다. 단면도가 단순화를 위해 내측 게이트 물질(32c)과 관련하여 도시되지 않는다. 이러한 단면도는 도 6의 단면도와 동일하게 나타나지만, 대신에 도면부호(32c)가 도면부호(33c)로 대체된다.
높이방향 외측 소스/드레인 영역(18c)은 분리 코어(48)를 에워싸고, 외측 게이트 물질(33c)의 높이방향 외측으로 이격되어, 전기적으로 분리된다. 높이방향 내측 소스/드레인 영역(16c)은 분리 코어(48)를 에워싸고, 내측 게이트 물질(32c)의 높이방향 내측으로 이격되어, 전기적으로 분리된다. 일 실시예에서, 도시되는 바와 같이, 외측 및 내측 소스/드레인 영역(18c, 16c)은 각자, 모노층 1개 내지 모노층 7개의 횡방향 벽체 두께를 가진 전이 금속 칼코게나이드 물질(22c)을 포함한다. 일 실시예에서, 전도 접촉부가 외측 소스/드레인 영역(18c) 및 내측 소스/드레인 영역(16c) 중 적어도 하나의 횡방향 외측 측벽에 맞닿으며, 예시의 전도 접촉부(45c, 46c)가 도시된다. 단면도가 단순화를 위해 내측 소스/드레인 영역(16c)과 관련하여 도시되지 않는다. 이러한 단면도는 도 7의 단면도와 동일하게 나타나지만, 대신에 도면부호(16c, 46c)가 각각 도면부호(18c, 45c)로 대체된다. 도 1-3의 실시예와 관련하여 앞서 설명된 그외 다른 또는 추가의 속성이, 도 4-7를 참조하여 설명된 실시예에 대해 적용될 수 있다.
앞서 설명된 트랜지스터는 기존의, 또는 차후 개발될, 집적 회로의 일부분으로 사용될 수 있다. 더욱이, 한 예로서, 위 설명된 복수의 전계 효과 트랜지스터가 메모리 어레이와 같은, 어레이 내에 포함될 수 있다. 어레이와 관련한 여기서의 구조 설명에 대하여, 서브-어레이(즉, 전체 어레이의 일부분)가 어레이로 또한 고려될 수 있다. 일 실시예에서, 발명에 따른 메모리 어레이는 개별적으로 수직 전계 효과 트랜지스터를 포함하는 복수의 메모리 셀을 포함한다. 개별 트랜지스터는 높이방향 외측 소스/드레인 영역, 높이방향 내측 소스/드레인 영역, 및 외측 및 내측 소스/드레인 영역의 높이방향으로 사이에 놓인 채널 영역을 포함한다. 채널 영역은 모노층 1개 내지 7개의 횡방향 두께를 가진 전이 금속 칼코게나이드 물질을 포함하고, 소스/드레인 영역의 높이방향 사이의 물리적 길이를 가진다. 일 실시예에서, 높이방향 외측 및 내측 소스/드레인 영역은 모노층 1개 내지 모노층 7개의 횡방향 벽체 두께를 가진 전이 금속 칼코게나이드 물질을 포함한다. 이와 관계없이, 미드-게이트가 채널 영역의 높이방향 중간부에 횡방향으로 인접하여 위치한다. 외측 게이트는 미드-게이트 위에서, 채널 영역의 높이방향 외측부에 횡방향으로 인접하여 위치한다. 외측 게이트는 미드-게이트로부터 높이방향으로 이격되고, 전기적으로 분리된다. 내측 게이트는 미드-게이트 아래에서, 채널 영역의 높이방향 내측부에 횡방향으로 인접하여 위치한다. 내측 게이트는 미드-게이트로부터 높이방향으로 이격되고, 전기적으로 분리된다. 게이트 유전체는 a) 채널 영역과, b), 미드-게이트, 외측 게이트, 및 내측 게이트의 횡방향으로 사이에 위치한다. 이상적인 경우에, 트랜지스터 구조물은 메모리 어레이 전체에 걸쳐 동일하지만, 꼭 그럴 필요는 없다. 단지 예시로서, 도 3의 트랜지스터 구조물(14b) 및 도 4-7의 트랜지스터 구조물(14c)은 발명에 따른 메모리 및/또는 트랜지스터 어레이에 사용가능한 2개의 예시적인 수직 전계 효과 트랜지스터 구조물에 지나지 않는다.
이에 관계없이, 다음 중 적어도 하나가 성립한다: a) 외측 게이트가 어레이 내에서 서로에게 전기적으로 연결되고, b) 내측 게이트가 어레이 내에서 서로에게 전기적으로 연결된다. 일 실시예에서, 외측 게이트가 어레이 내에서 서로에게 전기적으로 연결되고, 내측 게이트가 어레이 내에서 서로에게 전기적으로 연결된다. 일 실시예에서, 모든 내측 게이트가 어레이 내에서 모든 외측 게이트와 전기적으로 연결된다. 도 1-7의 실시예와 관련하여 앞서 설명된 그외 다른 또는 추가의 속성이 사용될 수 있다.
발명의 일 실시예에 따른 이러한 예시 메모리 어레이(60)의 일부분이 도 8-10의 기판 (10d)에 대해 도시되며, 도 4-7의 경우와 유사한 복수의 전계 효과 트랜지스터 구조물을 포함한다. 위 설명된 실시예에서와 유사한 도면부호들이 적절한 경우 사용되고 있으며, 일부 구조 상의 차이는 첨자 "d"와 함께, 또는, 다른 도면부호로, 표시된다. 예시 어레이(60)는 적절한 유전 물질(64)에 의해 서로로부터 분리된, 로우 또는 칼럼(62) 내의 복수의 트랜지스터(14d) 간에 상호연결된(즉, 전기적으로 연결된) 미드-게이트(24d)를 가진다. 다음 중 적어도 하나가 성립한다: a) 외측 게이트(33d)가 어레이 내에서 서로에게 전기적으로 연결되고, b) 내측 게이트(32d)가 어레이 내에서 서로에게 전기적으로 연결된다. 외측 게이트(33d)는, 예를 들어, 판상형으로, 어레이(60) 전체에 걸쳐 전기적으로 연결되는 것으로 도시된다. 내측 게이트(32d)는, 예를 들어, 판상형으로, 어레이(60) 전체에 걸쳐 전기적으로 연결되는 것으로 도시된다. 게이트(33d, 32d)는 서로에게 전기적으로 연결될 수 있다. 유전 물질(36d, 64)은 다양한 구성요소들을 분리시키는 것으로 도시된다. 도 1-7의 실시예와 관련하여 앞서 설명된 그외 다른 또는 추가의 속성이 사용될 수 있다. 미드-게이트(24)는 액세스 라인으로 기능하도록 로우 또는 칼럼으로 어레이 내에서 상호연결될 수 있다. 비트 라인(도시되지 않음)은 데이터/감지 라인으로 기능할 로우 또는 칼럼 중 다른 하나 내의 복수의 외측 소스/드레인(18d) 또는 복수의 내측 소스/드레인(18e) 중 하나를 상호연결시킬 수 있다. 전하 저장 디바이스(도시되지 않음))(가령, 커패시터)는 복수의 외측 소스/드레인(18d) 또는 복수의 내측 소스/드레인(18e) 중 다른 하나에 전기적으로 연결될 수 있다.
대안의 실시예의 메모리 어레이(60e)는 도 11-14의 기판 (10e)에 대해 도시되며, 도 3의 경우와 유사한 복수의 전계 효과 트랜지스터 구조물을 포함한다. 위 설명된 실시예에서와 유사한 도면부호들이 적절한 경우 사용되고 있으며, 일부 구조 상의 차이는 첨자 "e"와 함께, 또는, 다른 도면부호로, 표시된다. 예시 어레이(60e)는 유전 물질(64e)에 의해 서로로부터 분리된, 로우 또는 칼럼(62e) 내의 복수의 트랜지스터(14e) 간에 상호연결된 미드-게이트(24e)를 가진다. 다음 중 적어도 하나가 성립한다: a) 외측 게이트(33e)가 어레이 내에서 서로에게 전기적으로 연결되고, b) 내측 게이트(32e)가 어레이 내에서 서로에게 전기적으로 연결된다. 외측 게이트(33e)는 상호연결 라인(39)(도 13)을 통해 서로에 대해 전기적으로 연결되는 것으로 도식적으로 도시되며, 모든 이러한 외측 게이트(33e)는 어레이 전체에 걸쳐 서로에게 전기적으로 연결될 수 있다. 내측 게이트(32e) 역시 마찬가지로 이와 같이 연결될 수 있고, 게이트(33e, 32e)는 어레이 전체에 걸쳐 서로에게 전기적으로 연결될 수 있다. 유전 물질(64e)은 다양한 구성요소들을 분리시킨다. 도 1-10의 실시예와 관련하여 앞서 설명된 그외 다른 또는 추가의 속성이 사용될 수 있다.
대안의 실시예의 메모리 어레이(60f)는 도 15의 기판 (10f)와 관련하여 도시 및 설명되고, 도 3의 경우와 유사한 복수의 전계 효과 트랜지스터 구조물을 포함하며, 따라서, 도 11-14의 어레이(60e)와 유사하다. 위 설명된 실시예에서와 유사한 도면부호들이 적절한 경우 사용되고 있으며, 일부 구조 상의 차이는 첨자 "f"와 함께, 또는, 다른 도면부호로, 표시된다. 트랜지스터 구조물(14f)은 서로로부터 수평으로 이격되고, 어레이(60f)는 수평으로 바로 인접한 트랜지스터 구조물(14f) 사이에서 유전 물질(64f) 내의 백 바이어스 게이트(back bias gates)(75)를 포함한다. 백 바이어스 게이트(75)는 도시되는 바와 같이 각각 높이방향 외측 게이트, 높이방향 내측 게이트, 및 미드-게이트(33e, 32e, 24e)를 따라 높이방향으로 연장될 수 있다. 개별 백 바이어스 게이트(75)는, 물질(24e, 33e)이 도 12 및 도 13에 도시되는 바와 같이, 물질(24e, 33e)의 라인들 사이에서 평행한 라인으로 길이 방향으로 또한 연장될 수 있다. 일 실시예에서, 어레이 내의 모든 백 바이어스 게이트가 서로에게 전기적으로 연결된다. 도 1-14의 실시예와 관련하여 앞서 설명된 그외 다른 또는 추가의 속성이 사용될 수 있다.
추가적인 회로(도시되지 않음)가 어레이 내의 메모리 셀에 액세스(가령, 판독 및/또는 기록)을 위해 당 업자에 의해 제공될 수 있다. 이러한 회로는 복수의 분리된 서브-어레이로 더 큰 메모리 어레이의 형성을 포함할 수 있다. 본 문서의 끝까지 이 단락에서 사용되는 "서브-어레이"는 연속 영역 내에 있는 전체 메모리 어레이 셀들의 서브세트로서, 내부의 전체 메모리 어레이 셀들 중 나머지들을 가진 다른 서브-어레이에 독립적으로 작동될 수 있는, 상기 서브세트로 규정된다. 서브-어레이는 독립적으로, 나란하게, 또는 그렇지 않을 경우 서로에 대해 상대적으로, 제조 및 작동될 수 있다. 이에 관계없이, 발명의 실시예에 따른 트랜지스터 및 메모리 어레이가 임의의 방식으로 작동될 수 있다. 이상적인 경우에, 발명에 따른 트랜지스터의 유효 채널 길이가 정전적으로 형성되어 동적으로 변경될 수 있다. 트랜지스터 및/또는 메모리 어레이와 관련한 한 예로서, 게이트(33d/33e/33f)가 모든 주어진 서브-어레이에 걸쳐, 서로에게, 그리고, 각각 어레이(60, 60e, 60f) 내 게이트(32d/32e/32f)에 전기적으로 연결될 수 있다. 서브-어레이의 "비활성", "스탠바이", 또는 "오프" 상태에서, 이러한 게이트는 바로 인접한 반도성 전이 금속 칼코게나이드 물질(22)에 캐리어가 고갈되어, 개별 트랜지스터의 유효 채널 길이를 길어지게 한다(가령, 누설 전류가 작아진다). 본 개시문의 범주에서, "캐리어 고갈"은 1 x 1015 캐리어/cm3보다 작거나 같음을 의미한다(가령, 전자 또는 정공). 미드-게이트(24d/24e/24f)는 비활성, 스탠바이, 또는 오프 상태에서 0볼트 또는 약간 음의 값으로 제공될 수 있다. 모든 "비활성" 서브-어레이는 예를 들어, 게이트를 이와 같이 바이어스시킬 수 있다. 이러한 구조 및 작동은 비활성, 스탠바이, 또는 오프 상태에서 전력 소모를 절감할 수 있다.
"활성" 서브-어레이의 경우에, 판독 및/또는 기록이 소정 시간 주기 동안 해당 서브-어레이 내 메모리 셀에 대해 나타날 때, 게이트(32, 33)는 바로 인접한 전이 금속 칼코게나이드 물질 내 높은 캐리어 밀도를 유도하도록 바이어스될 수 있고, 따라서, 개별 트랜지스터의 유효 채널 길이를 짧게 만들 수 있다. 본 문서의 범주에서, "높은 캐리어 밀도"는 적어도 1 x 1018 캐리어/cm3를 의미한다. 활성 서브-어레이 내 미드-게이트(24d/24e/24f)는 "온" 상태(가령, 0이 아닌 전압 값)에서 정상적으로 작동할 수 있어서, 실질적으로 더 짧은 트랜지스터 채널을 통해 전류를 흐르게 하고, 또는, "오프" 상태(가령, 0 전압)에서 (누설의 경우) 이러한 전류 흐름을 배제한다. 대안의 작동 방식이 물론 사용될 수 있다.
일부 실시예에서, 트랜지스터의 "온" 상태에서 전도층 두께와 대략 동일한 두께의 채널 물질을 가진 수직 전계 효과 트랜지스터를 제조하는 것에 장점이 있음이 인식된다. 구체적으로, 기존 트랜지스터 디바이스들은 종종 채널 영역 간에 비교적 두꺼운 반도체 물질을 이용하며, 대부분의 반도체 물질은 넘쳐난다. 게이트에 인접한 채널 물질의 일부분만이 "온" 상태에서 전류를 실제로 운반한다. 잉여의 채널 물질은 버려지는 공간으로 간주될 수 있고, 디바이스의 확장/축소성을 감소시킨다. 이에 반해, 여기서 설명되는 실시예에 사용되는 얇은 채널 물질(22)은 잉여 물질의 포함없이, "온" 상태에서 요망되는 전류 전도에 충분한 두께로 형성될 수 있다. 일부 실시예에서, 채널 물질은 약 3Å 내지 약 10Å의 두께로 형성될 수 있고, 및/또는, 모노층 1개 내지 7개의 두께로 형성될 수 있다.
도 16-20은 예시 실시예의 수직 트랜지스터 구조물(10g-k)을 도시한다.
도 16을 참조하면, 트랜지스터 구조물은 올림차순으로, 하측 소스/드레인 영역(16), 제 1 절연 물질(67), 게이트 물질(24)(전도 게이트(25)에 사용됨), 제 2 절연 물질(68), 상측 소스/드레인 영역(18)을 포함하는 수직-배향 스택(66)을 포함한다. 절연 물질(67, 68)은 서로 동일한 조성을 포함할 수 있고 또는 서로 다른 조성을 포함할 수 있으며, 일부 실시예에서는 절연 물질(36)에 대해 앞서 설명한 바와 동일한 조성을 포함할 수 있다.
스택(66)은 절연 물질(12)에 대응하는 기저부에 의해 지지된다. 도시되는 실시예에서, 스택은, 스택과 기저부 사이에 하나 이상의 개입 물질이 존재할 수있음을 표시하도록 기저부로부터 갭에 의해 분리된다.
스택은 서로 대향된 관계의 수직 측벽(70, 72)을 가진다. 수직 측벽은 하측 소스/드레인 영역(16)을 따라 하측부(73), 전도 게이트(25)를 따라 중간부(75), 및 상측 소스/드레인 영역(18)을 따라 상측부(77)를 가진다.
(절연 물질로 불릴 수 있는, 그리고 일부 실시예에서는 제 1 및 제 2 절연 물질(67, 68)과의 구분을 위해 제 3 절연 물질이라 불릴 수 있는) 게이트 유전체(38)는 수직 측벽(70/72)의 중간부(75) 전체를 따라 놓인다. 게이트 유전체(38)는 또한, 도 18-20에 예시되는 바와 같이, 절연 영역(67, 68) 중 하나 또는 둘 모두와 수직으로 겹쳐질 수 있다.
채널 영역 물질(22)은 게이트 유전체(38)를 따라 놓이며, 게이트 유전체(38)에 의해 전도 게이트(25)로부터 이격된다. 채널 영역 물질은 측벽(70/72)의 하측부(73)의 적어도 일부분에 맞닿고, 측벽(70/72)의 상측부(77)의 적어도 일부분에 또한 맞닿는다. 여기서 설명되는 수직 트랜지스터 구조물의 장점은, 구조물이 더 작은 크기로 스케일링됨에도 불구하고 소스/드레인 영역(16, 18)의 큰 표면들이 채널 영역 물질(22)에 직접 연결될 수 있다는 점일 수 있다. 구체적으로, 채널 영역(22)은 소스/드레인 영역의 측벽에 수직으로 겹쳐지며, 이러한 측벽과 맞닿는다. 따라서, 여기서 설명되는 디바이스(예를 들어, 도 16-20에 도시되는 트랜지스터 디바이스)가 도시되는 단면 폭을 따라 압축함으로써 축소되는 경우에도, 채널 영역(22)과 소스/드레인 영역 간의 전기적 결합이 영향받지 않으며, 이는 채널 영역과 소스/드레인 영역 간의 수직 오버랩 영역이 동일하게 유지될 수 있기 때문이다. 채널 물질은, 예를 들어, 전이 금속 칼코게나이드, 결정질 반도체 물질(가령, 단결정 실리콘, 다결정 실리콘, 등), 또는 실질적으로 2차원 배향(즉, 소정의 길이 및 폭을 갖지만 두께가 매우 얇은 배향)으로 형성될 수 있는 임의의 물질을 포함한, 임의의 적절한 물질일 수 있다.
채널 영역 물질(22)이 소스/드레인 영역과 겹쳐지는(오버랩) 정도는 서로 다른 실시예에서 서로 달라질 수 있으나, 채널 영역 물질의 적어도 일부분이 소스/드레인 영역 각각과 수직으로 겹쳐질 것이고, 소스/드레인 영역 각각과 직접 접촉할 것이다. 예를 들어, 도 18은 채널 영역 물질(22)이 소스/드레인 영역(16, 18)과 부분적으로만 수직으로 겹쳐지는 실시예를 보여준다.
채널 영역 물질(22)은 앞서 설명한 조성 중 임의의 조성을 포함할 수 있고(예를 들어, 몰리브덴 설파이드, 몰리브덴 셀레나이드, 텅스텐 설파이드, 텅스텐 셀레나이드, 인듐 설파이드, 및 인듐 셀레나이드로 구성되는 그룹으로부터 선택되는 하나 이상의 물질을 포함하는 전이 금속 칼코게나이드를 포함하거나, 이를 주종으로 하여 구성되거나, 이로 구성될 수 있고), 약 3Å보다 크고 약 10Å보다 작은 범위 내의 두께를 가질 수 있으며, 및/또는, 모노층 1개 내지 모노층 7개의 두께를 가질 수 있다.
도 16의 구조물은 측벽(70, 72) 모두를 따라 형성되는 채널 물질(22)을 갖고, 따라서, 수직면(78) 주위로 거울 대칭을 가진다. 다른 실시예에서, 채널 물질은 측벽(70/72) 중 하나만을 따라 형성될 수 있다. 예를 들어, 도 17은 채널 영역 물질(22) 및 유전체(38)가 측벽(70)을 따라서가 아닌 측벽(72)을 따라서 형성되는 실시예를 보여준다. 도 17의 구조물은 수직면(78) 주위로 거울 대칭을 갖지 않는다. 일부 실시예에서, 도 17의 구조물은 도 16의 경우보다 제조가 간단할 수 있고 및/또는 더 작은 크기로 스케일링될 수 있다는 점에서 선호될 수 있다. 다른 실시예에서, 도 16의 대칭 실시예는 채널 영역에 대한 게이트 및 소스/드레인 영역의 전기적 결합이 우수하고 제조가 간단하다는 점에서 선호될 수 있다.
도 16-20에서 예시되는 트랜지스터 구조물은 임의의 적절한 공정으로 형성될 수 있다. 예시적인 공정이 도 21-29를 참조하여 설명된다.
도 21을 참조하면, 구조물(80)이 기저부(12)와, 기저부 위에 스택(82)을 포함하는 것으로 도시된다. 스택은 디지트 라인 물질(84), 소스/드레인 물질(85), 절연 물질(67), 전도 게이트 물질(24), 절연 물질(68), 및 소스/드레인 물질(87)을 포함한다. 소스/드레인 물질(85, 87)은 서로 동일한 조성일 수 있고, 또는 서로 다를 수 있으며, 궁극적으로 각각 소스/드레인 영역(16, 18)으로 패턴처리된다. 소스/드레인 물질은, 예를 들어, 전도성-도핑된 반도체 물질(예를 들어, 전도성-도핑된 실리콘 및/또는 게르마늄) 및/또는 금속을 포함할 수 있다.
도 22를 참조하면, 절연 물질(67), 게이트 물질(24), 절연 물질(68), 및 소스/드레인 물질(87)이, 갭(92)에 의해 서로로부터 이격된 필라(pillars)(90)로 패턴화된다. 이러한 패턴화는 임의의 적절한 공정으로 실현될 수 있다. 예를 들어, 마스크(도시되지 않음)가 스택(82) 위에 형성되어, 필라의 위치를 형성할 수 있고, 이어서 에칭이 수행되어 갭(92)을 형성할 수 있다. 마스크가 그 후 제거되어 도 22에 예시되는 구조물을 남길 수 있다. 패턴화는 물질(87)을 (적어도 도 22에 도시되는 단면을 따라) 소스/드레인 영역(18) 내로 형성하며, 소스/드레인 영역이 도시되지 않는 다른 공정을 이용하여 도시되는 단면에 직교하는 방향을 따라(즉, 도시되는 모습에 대해 페이지 내/외로) 서로로부터 전기적으로 분리될 수 있다.
도 23을 참조하면, 게이트 유전체(38)가 필라(90) 사이와 위에서 연장되도록 형성된다.
도 24를 참조하면, 게이트 유전체 물질(38)은 게이트 물질(24)의 측벽을 따라 게이트 유전 물질을 남기면서, 소스/드레인 물질(87)의 측벽을 따라 게이트 유전체(38)를 제거하도록 이방성으로 에칭된다.
도 25를 참조하면, 필라(90)가 소스/드레인 물질(85)을 통한 에칭 중 마스크로 사용된다. 이는 물질을 필라 아래의 받침대(60) 내로 패턴화한다. 받침대는 물질(67, 24, 68, 87)의 측벽과 대략 수직으로 함께 연장되는 측벽을 가질 수 있고, (도시되지 않는 다른 실시예예서) 다른 측벽에 대해 삽입될 수 있고, 또는 (도시되지 않는 다른 실시예예서) 다른 측벽의 횡방향 외측으로 연장될 수 있다. 패턴화는 물질(85)을 (적어도 도 25에 도시되는 단면을 따라) 소스/드레인 영역(16) 내로 형성하며, 소스/드레인 영역이 도시되지 않는 다른 공정을 이용하여 도시되는 단면에 직교하는 방향을 따라(즉, 도시되는 모습에 대해 페이지 내/외로) 서로로부터 전기적으로 분리될 수 있다.
도 26을 참조하면, 채널 영역 물질(22)이 필라(90) 사이와 위에서 연장되도록 형성되고, 절연 물질(36)이 채널 영역 물질 위에 형성된다.
도 27을 참조하면, 물질(22, 36)이 적절한 공정(예를 들어, 화학-기계적 폴리싱 또는 다른 평탄화)을 이용하여 물질(87)의 상측 표면 위로부터 제거되고, 물질(22, 36)이 적절한 공정(예를 들어, 마스크로 필라의 측벽을 따라 물질(22, 36)의 영역 및 필라(90)를 보호하면서 수행되는 에칭)을 이용하여 갭(92) 내에서 디지트 라인(84)의 영역 위로부터 제거된다. 도 27의 구조물은 필라(90)의 측벽을 따라 형성되는 채널 영역 물질(22)을 갖고, 필라 사이에 디지트 라인의 영역 위에 남는 갭(92)을 가진다. 채널 물질(22)은 (도 27의 단면도에서 페이지 내/외로) 워드라인 방향을 따라 또한 패턴화되어, 개별 트랜지스터와 연관된 채널 물질이, 이러한 워드라인 방향을 따라 인접 트랜지스터와 연관된 채널 물질로부터 분리되게 된다.
도 28을 참조하면, 추가적인 절연 물질(36)이 갭(92) 내에 형성되어 갭을 충전하고, 평탄화된 표면(91)이 물질(87, 22, 36) 사이에 형성된다. 추가적인 절연 물질(36)이, 제 1 및 제 2 절연 물질(67, 68)과의 구분을 위해, 일부 실시예에서 제 3 절연 물질로 불릴 수 있다.
일부 실시예에서, 물질(22, 36)은 약 750 °C의 또는 그 미만에서의 공정으로 형성될 수 있다("약 750 °C의 또는 그 미만에서의"라 함은 구조물(80)의 어떤 구성요소도 물질(22, 36) 증착 중 약 750 °C를 넘는 온도에 노출되지 않음을 의미함). 이러한 공정은 해로운 열 조건을 피할 수 있다는 점에서 유리할 수 있다.
도 28의 구조물은 복수의 트랜지스터(100a-c)를 포함한다. 이러한 트랜지스터는 어레이로 형성되는 다수의 트랜지스터를 나타낼 수 있다. 디지트 라인(84)은 어레이의 칼럼을 따라 연장되는 다수의 디지트 라인을 나타낼 수 있고, 게이트 물질(24)은 어레이의 로우를 따라 연장되는 (도 28의 단면도에서 페이지 내/외로 연장되는) 워드라인에 포함될 수 있다.
도 29를 참조하면, 트랜지스터의 소스/드레인 영역(16)이, 회로(101a-c)에 연결되는 것으로 도시된다. 일부 실시예에서, 트랜지스터는 메모리 어레이에 사용되며, 회로(101a-c)는 전하-저장 디바이스(예를 들어, 커패시터)에 또는 메모리 셀(예를 들어, 상변화 메모리 셀, 전도 브리징 RAM 셀, 다른 유형의 RRAM 셀, 자기 RAM 셀, 등)에 대응한다.
도 29의 구조물의 장점은 3차원 구조물을 형성하도록 쉽게 적층될 수 있다는 점이다. 예를 들어, 도 29의 구조물은 집적 회로의 레벨(또는 타이어)(110)에 대응하는 것으로 도시된다. 도 30은 집적 회로 구조에서 복수의 레벨(110a-c)이 서로 위에 적층될 수 있음을 보여준다. 이러한 레벨들은 레벨(110a-c) 사이에 다른 회로(다른 레벨 또는 타이어 포함)가 존재할 수 있음을 개략적으로 나타내기 위해 서로로부터 이격된다.
"유전체" 및 "전기 절연성"이라는 용어 모두가, 전기적 절연 성질을 가진 물질을 설명하는데 이용될 수 있다. 이 용어들은 본 문헌에서 동의어로 간주된다. 일부 예에서 "유전체"라는 용어와, 다른 예에서 "전기 절연성"이라는 용어의 이용은, 이어지는 청구범위 내의 부정확한 관사를 단순화시키기 위해 본 문헌 내의 언어 변화를 제공하는 것일 수 있고, 어떤 현저한 화학적 또는 전기적 차이를 표시하는데 이용되지 않는다.
도면 내 다양한 실시예의 특정 배향은 예시 용도일 뿐이며, 실시예는 일부 응용예에서 도시되는 배향에 대해 회전될 수 있다. 여기서 제공되는 설명은, 그리고 이어지는 청구범위는, 구조물이 도면의 특정 배향으로 놓이는지, 또는, 이러한 배향에 대해 회전하는지에 관계없이, 다양한 특징부들 간에 설명된 관계를 갖는 임의의 구조에 속한다.
첨부 도면의 단면도는 단면도의 평면 내의 특징부만을 보여주며, 도면을 단순화하기 위해 도면의 평면 뒤의 물질을 보여주지 않는다.
결론
일부 실시예에서, 전계 효과 트랜지스터 구조물은 2개의 소스/드레인 영역과, 그 사이의 채널 영역을 포함한다. 채널 영역은 모노층 1개 내지 7개의 횡방향 두께를 가진, 그리고, 소스/드레인 영역 사이의 물리적 길이를 가진, 전이 금속 디칼코게나이드 물질을 포함한다. 미드-게이트가 물리적 길이와 관련하여 널 영역의 중간부에 인접하여 위치한다. 한 쌍의 게이트가 미드-게이트의 인접 채널 영역 부분으로부터 채널 영역의 서로 다른 각자의 부분에 인접하여 위치한다. 한 쌍의 게이트가 미드-게이트의 대향 측부 상에서 미드-게이트로부터 이격되어, 전기적으로 분리된다. 게이트 유전체는 a) 채널 영역과, b), 미드-게이트 및 한 쌍의 게이트의 사이에 위치한다.
일부 실시예에서, 수직 전계 효과 트랜지스터 구조물은 분리 코어를 포함한다. 전이 금속 디칼코게나이드 물질은 분리 코어를 에워싸고, 모노층 1개 내지 7개의 횡방향 벽체 두께를 가진다. 게이트 유전체가 전이 금속 디칼코게나이드 물질을 에워싼다. 전도 미드-게이트 물질은 전이 금속 디칼코게나이드 물질의 높이방향 중간부에서 게이트 유전체를 에워싼다. 전도 외측 게이트 물질은 전이 금속 디칼코게나이드 물질의 높이방향 외측부에서 게이트 유전체를 에워싼다. 외측 게이트 물질은 미드-게이트로부터 높이방향으로 이격되고, 전기적으로 분리된다. 전도 내측 게이트 물질은 전이 금속 디칼코게나이드 물질의 높이방향 내측부에서 게이트 유전체를 에워싼다. 내측 게이트 물질은 미드-게이트 물질부터 높이방향으로 이격되고, 전기적으로 분리된다. 높이방향 외측 소스/드레인 영역은 분리 코어를 에워싸고, 외측 게이트 물질의 높이방향 외측으로 이격되어, 전기적으로 분리된다. 높이방향 내측 소스/드레인 영역은 분리 코어를 에워싸고, 내측 게이트 물질의 높이방향 외측으로 이격되어, 전기적으로 분리된다.
일부 실시예에서, 수직 전계 효과 트랜지스터 구조물은 전도 미드-게이트 물질을 함한다. 전도 외측 게이트 물질은 미드-게이트 물질 위로 이격되어. 이로부터 전기적으로 분리된다. 전도 내측 게이트 물질은 아래로 이격되고, 미드-게이트 물질부터 전기적으로 분리된다. 게이트 유전체가 미드-게이트 물질, 외측 게이트 물질, 및 내측 게이트 물질의 횡방향 대향 외측 측부 위에 놓인다. 한 쌍의 횡방향 대향 채널이 게이트 유전체의 횡방향 대향 외측 측부 위에 놓이고, 미드-게이트 물질, 외측 게이트 물질, 및 내측 게이트 물질의 횡방향 대향 외측 측부 위에 놓인다. 상기 한 쌍의 채널은 각자 모노층 1개 내지 7개의 횡방향 두께를 가진 전이 금속 디칼코게나이드 물질을 포함한다. 높이방향 내측 소스/드레인 영역은, 내측 게이트 물질의 대향 외측 측부의 위에 횡방향으로 놓인 채널들의 해당 부분의 높이방향 내측으로 위치하고 이에 전기적으로 연결된다. 높이방향 외측 소스/드레인 영역은, 외측 게이트 물질의 대향 외측 측부의 위에 횡방향으로 놓인 채널들의 해당 부분의 높이방향 외측으로 위치하고 이에 전기적으로 연결된다.
일부 실시예에서, 메모리 어레이는 개별적으로 수직 전계 효과 트랜지스터를 포함하는 복수의 메모리 셀을 포함한다. 트랜지스터는 높이방향 외측 소스/드레인 영역, 높이방향 내측 소스/드레인 영역, 및 외측 및 내측 소스/드레인 영역의 높이방향으로 사이에 놓인 채널 영역을 포함한다. 채널 영역은 모노층 1개 내지 7개의 횡방향 두께를 가진 전이 금속 디칼코게나이드 물질을 포함하고, 소스/드레인 영역의 높이방향 사이의 물리적 길이를 가진다. 미드-게이트가 채널 영역의 높이방향 중간부에 횡방향으로 인접하여 위치한다. 외측 게이트는 미드-게이트 위에서, 채널 영역의 높이방향 외측부에 횡방향으로 인접하여 위치한다. 외측 게이트는 높이방향으로 이격되고, 미드-게이트로부터 전기적으로 분리된다. 내측 게이트는 미드-게이트 아래에서, 채널 영역의 높이방향 내측부에 횡방향으로 인접하여 위치한다. 내측 게이트는 높이방향으로 이격되고, 미드-게이트로부터 전기적으로 분리된다. 게이트 유전체는 a) 채널 영역과, b), 미드-게이트, 외측 게이트, 및 내측 게이트의 횡방향으로 사이에 위치한다. 다음 중 적어도 하나가 성립한다: a) 외측 게이트가 어레이 내에서 서로에게 전기적으로 연결되고, b) 내측 게이트가 어레이 내에서 서로에게 전기적으로 연결된다.
일부 실시예에서, 수직 전계 효과 트랜지스터 구조물은 올림차순으로, 하측 소스/드레인 영역, 제 1 절연 물질, 전도 게이트, 제 2 절연 물질, 및 상측 소스/드레인 영역을 포함하는 수직-배향 스택을 포함한다. 스택은 수직 측벽을 가진다. 수직 측벽은 하측 소스/드레인 영역을 따라 하측부, 전도 게이트를 따라 중간부, 및 상측 소스/드레인 영역을 따라 상측부를 가진다. 제 3 절연 물질이 수직 측벽의 중간부 전체를 따라 놓인다. 채널 영역 물질은 제 3 절연 물질을 따라 놓이며, 제 3 절연 물질에 의해 전도 게이트로부터 이격된다. 채널 영역 물질은 수직측벽의 하측부의 적어도 일부분에 맞닿고, 수직 측벽의 상측부의 적어도 일부분에 또한 맞닿는다. 채널 영역 물질은 약 3Å 보다 크고 약 10Å 보다 작거나 같은 범위 내의 두께를 가진다.
일부 실시예에서, 수직 전계 효과 트랜지스터 구조물은, 하측 소스/드레인 영역, 하측 소스/드레인 영역 바로 위의 전도 게이트, 및 전도 게이트 바로 위의 상측 소스/드레인 영역을 포함한다. 절연 물질은 전도 게이트의 측벽을 따라 놓인다. 채널 영역 물질은 절연 물질을 따라 놓이며, 절연 물질에 의해 전도 게이트로부터 이격된다. 채널 영역 물질은 하측 소스/드레인 영역의 측벽을 따라 적어도 부분적으로, 그리고 상측 소스/드레인 영역의 측벽을 따라 적어도 부분적으로, 연장된다. 채널 영역 물질은 모노층 1개 내지 모노층 7개의 두께를 가진다.
일부 실시예에서, 트랜지스터 형성 방법은 올림차순으로, 디지트 라인 물질, 제 1 소스/드레인 영역 물질, 제 1 절연 물질, 게이트 물질, 제 2 절연 물질, 및 제 2 소스/드레인 물질을 포함하는 스택을 형성하는 단계를 포함한다. 제 1 절연 물질, 게이트 물질, 제 2 절연 물질, 및 제 2 소스/드레인 물질이 필라로 패턴화된다. 게이트 유전 물질이 필라 측벽을 따라 형성된다. 게이트 유전 물질은 게이트 물질을 따라 놓이며, 제 2 소스/드레인 물질을 따라 놓이지 않는다. 필라는 드레인 영역 물질을 통한 에칭 중 마스크로 이용된다. 에칭은 필라 내의 받침대 내로 드레인 영역 물질을 형성한다. 채널 영역 물질은 필라 및 받침대의 측벽을 따라 형성된다. 갭은 필라와 축받이 간의 디지트 라인 물질의 영역 위에 남는다. 채널 영역 물질은 모노층 1개 내지 모노층 7개의 두께를 가진다. 갭은 제 3 절연 물질로 충전된다. 제 2 소스/드레인 물질, 채널 영역 물질, 및 제 3 절연 물질 간의 상측 표면이 평탄화된다.

Claims (29)

  1. 올림차순으로, 하측 소스/드레인 영역, 제 1 절연 물질, 전도 게이트, 제 2 절연 물질, 및 상측 소스/드레인 영역을 포함하는 수직-배향 스택 - 상기 스택은 수직 측벽을 갖고, 상기 수직 측벽은 상기 하측 소스/드레인 영역을 따라 하측부와, 상기 전도 게이트를 따라 중간부와, 상기 상측 소스/드레인 영역을 따라 상측부를 가짐 - 과,
    상기 수직 측벽의 중간부 전체를 따라 배치되는 제 3 절연 물질과,
    상기 제 3 절연 물질을 따라 배치되고, 상기 제 3 절연 물질에 의해 상기 전도 게이트로부터 이격되는 채널 영역 물질 - 상기 채널 영역 물질은 상기 수직 측벽의 하측부의 적어도 일부분에 맞닿고, 상기 수직 측벽의 상측부의 적어도 일부분에 맞닿음 - 을 포함하며,
    상기 채널 영역 물질이 3Å 보다 크고 10Å보다 작거나 같은 범위 내의 두께를 가지는
    수직 전계 효과 트랜지스터 구조물.
  2. 제 1 항에 있어서,
    상기 채널 영역 물질은 결정질 반도체 물질을 포함하는
    수직 전계 효과 트랜지스터 구조물.
  3. 제 1 항에 있어서,
    상기 채널 영역 물질은 전이 금속 칼코게나이드를 포함하는
    수직 전계 효과 트랜지스터 구조물.
  4. 제 1 항에 있어서,
    상기 채널 영역 물질은 전이 금속 디칼코게나이드와 전이 금속 트리칼코게나이드 중 적어도 하나를 포함하는
    수직 전계 효과 트랜지스터 구조물.
  5. 제 1 항에 있어서,
    상기 채널 영역 물질은 몰리브덴 설파이드, 몰리브덴 셀레나이드, 텅스텐 설파이드, 텅스텐 셀레나이드, 인듐 설파이드, 및 인듐 셀레나이드로 구성되는 그룹으로부터 선택된 하나 이상의 칼코게나이드를 포함하는
    수직 전계 효과 트랜지스터 구조물.
  6. 제 1 항에 있어서,
    상기 수직 측벽은 제 1 수직 측벽이고, 상기 스택은 상기 제 1 수직 측벽에 대향 관계인 제 2 수직 측벽을 가지며, 상기 구조물은 채널 영역 물질 및 제 3 절연 물질이 또한 상기 제 2 수직 측벽을 따라 배치되도록 스택의 중심을 통해 수직 평면을 따라 거울 대칭을 갖는
    수직 전계 효과 트랜지스터 구조물.
  7. 제 1 항에 있어서,
    상기 수직 측벽은 제 1 수직 측벽이고, 상기 스택은 상기 제 1 수직 측벽에 대향 관계인 제 2 수직 측벽을 가지며, 상기 구조물은 상기 스택의 중심을 통해 수직 평면을 따라 거울 대칭을 갖지 않는
    수직 전계 효과 트랜지스터 구조물.
  8. 제 1 항에 있어서,
    상기 채널 영역 물질은 상기 수직 측벽의 상측부 및 하측부 중 하나 이상을 따라 부분적으로만 연장되는
    수직 전계 효과 트랜지스터 구조물.
  9. 제 1 항에 있어서,
    상기 채널 영역 물질은 상기 수직 측벽의 상측부 및 하측부 중 적어도 하나를 따라 완전하게 연장되는
    수직 전계 효과 트랜지스터 구조물.
  10. 제 1 항에 있어서,
    상기 채널 영역 물질은 상기 수직 측벽의 상측부 및 하측부의 둘 모두를 따라 완전하게 연장되는
    수직 전계 효과 트랜지스터 구조물.
  11. 제 1 항에 있어서,
    상기 제 3 절연 물질은 상기 제 1 절연 물질을 따라 연장되는
    수직 전계 효과 트랜지스터 구조물.
  12. 제 1 항에 있어서,
    상기 제 3 절연 물질은 상기 제 2 절연 물질을 따라 연장되는
    수직 전계 효과 트랜지스터 구조물.
  13. 하측 소스/드레인 영역과.
    상기 하측 소스/드레인 영역 바로 위의 전도 게이트와,
    상기 전도 게이트 바로 위의 상측 소스/드레인 영역과,
    상기 전도 게이트의 측벽을 따라 위치하는 절연 물질과,
    상기 절연 물질을 따라 위치하는, 그리고, 상기 절연 물질에 의해 전도 게이트로부터 이격되는, 채널 영역 물질 - 상기 채널 영역 물질은 하측 소스/드레인 영역의 측벽을 따라 적어도 부분적으로, 그리고, 상기 상측 소스/드레인 영역의 측벽을 따라 적어도 부분적으로, 연장됨 - 을 포함하며,
    상기 채널 영역 물질은 모노층 1개로부터 모노층 7개까지의 두께를 갖는
    수직 전계 효과 트랜지스터 구조물.
  14. 제 13 항에 있어서,
    상기 채널 영역 물질은 전이 금속 칼코게나이드를 포함하는
    수직 전계 효과 트랜지스터 구조물.
  15. 제 13 항에 있어서,
    상기 채널 영역 물질은, 전이 금속 디칼코게나이드와 전이 금속 트리칼코게나이드 중 적어도 하나를 포함하는
    수직 전계 효과 트랜지스터 구조물.
  16. 제 13 항에 있어서,
    상기 채널 영역 물질은 몰리브덴 설파이드, 몰리브덴 셀레나이드, 텅스텐 설파이드, 텅스텐 셀레나이드, 인듐 설파이드, 및 인듐 셀레나이드로 구성되는 그룹으로부터 선택된 하나 이상의 칼코게나이드를 포함하는
    수직 전계 효과 트랜지스터 구조물.
  17. 제 13 항에 있어서,
    상기 채널 영역 물질 및 상기 절연 물질이 상기 구조물의 2개의 대향 측부를 따라 놓이도록 수직 평면을 따라 거울 대칭을 갖는
    수직 전계 효과 트랜지스터 구조물.
  18. 제 13 항에 있어서,
    수직 평면을 따라 거울 대칭을 갖지 않는
    수직 전계 효과 트랜지스터 구조물.
  19. 제 13 항에 있어서,
    상기 채널 영역 물질은 상기 하측 소스/드레인 영역의 측벽을 따라 완전하게 연장되는
    수직 전계 효과 트랜지스터 구조물.
  20. 제 13 항에 있어서,
    상기 채널 영역 물질은 상기 상측 소스/드레인 영역의 측벽을 따라 완전하게 연장되는
    수직 전계 효과 트랜지스터 구조물.
  21. 제 13 항에 있어서,
    상기 채널 영역 물질은 상기 상측 및 하측 소스/드레인 영역의 측벽을 따라 완전하게 연장되는
    수직 전계 효과 트랜지스터 구조물.
  22. 올림 차순으로, 디지트 라인 물질, 제 1 소스/드레인 영역 물질, 제 1 절연 물질, 게이트 물질, 제 2 절연 물질, 및 제 2 소스/드레인 물질을 포함하는 스택을 형성하는 단계와,
    상기 제 1 절연 물질, 게이트 물질, 제 2 절연 물질, 및 제 2 소스/드레인 물질을 필라로 패턴화하는 단계와, 싱가 필라의 측벽을 따라 게이트 유전 물질을 형성하는 단계 - 상기 게이트 유전 물질은 상기 게이트 물질을 따라 놓이고 상기 제 2 소스/드레인 물질을 따라서는 놓이지 않음 - 와,
    드레인 영역 물질을 통해 에칭 중 마스크로 필라를 이용하는 단계 - 상기 에칭은 필라 아래의 받침대 내로 드레인 영역 물질을 형성함 - 와,
    필라 및 받침대의 측벽을 따라 채널 영역 물질을 형성하고, 필라 및 받침대 사이에서 디지트 라인 물질의 영역 위에 갭을 남기는 단계 - 상기 채널 영역 물질은 모노층 1개 내지 모노층 7개의 두께를 가짐 - 와,
    제 3 절연 물질로 상기 갭을 충전하고, 제 2 소스/드레인 물질, 채널 영역 물질, 및 제 3 절연 물질 간에 상측 표면을 평탄화 처리하는 단계를 포함하는
    트랜지스터 형성 방법.
  23. 제 22 항에 있어서,
    상기 필라 내의 게이트 물질은 워드라인 방향을 따라 연장되고,
    워드라인 방향을 따라 채널 물질을 패턴화하는 단계를 더 포함하는
    트랜지스터 형성 방법.
  24. 제 22 항에 있어서,
    상기 채널 영역 물질은 전이 금속 칼코게나이드를 포함하는
    트랜지스터 형성 방법.
  25. 제 22 항에 있어서,
    상기 채널 영역 물질은 전이 금속 디칼코게나이드와 전이 금속 트리칼코게나이드 중 적어도 하나를 포함하는
    트랜지스터 형성 방법.
  26. 제 22 항에 있어서,
    상기 채널 영역 물질은 몰리브덴 설파이드, 몰리브덴 셀레나이드, 텅스텐 설파이드, 텅스텐 셀레나이드, 인듐 설파이드, 및 인듐 셀레나이드로 구성되는 그룹으로부터 선택된 하나 이상의 칼코게나이드를 포함하는
    트랜지스터 형성 방법.
  27. 제 22 항에 있어서,
    상기 채널 영역 물질은 약 750℃ 이하의 온도에서 증착되는
    트랜지스터 형성 방법.
  28. 제 22 항에 있어서,
    상기 상측 소스/드레인 물질은 필라 내로 패턴화 중 상측 소스/드레인 영역 내로 패턴화되고,
    상측 소스/드레인 영역에 전기적으로 연결된 메모리 셀을 형성하는 단계를 더 포함하는
    트랜지스터 형성 방법.
  29. 제 22 항에 있어서,
    상기 상측 소스/드레인 물질은 필라 내로 패턴화 중 상측 소스/드레인 영역 내로 패턴화되고,
    상기 상측 소스/드레인 영역에 전기적으로 연결된 전하 저장 디바이스를 형성하는 단계를 더 포함하는
    트랜지스터 형성 방법.
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