KR20160099549A - 고전압 트랜지스터 수가 감소된 cmos 레벨 시프터 - Google Patents

고전압 트랜지스터 수가 감소된 cmos 레벨 시프터 Download PDF

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네아즈 파루키
글렌 이. 누퍼
랜달 엘. 샌더스키
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트리하우스 디자인, 인코포레이티드
글렌 이. 누퍼
랜달 엘. 샌더스키
네아즈 파루키
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Abstract

저전압 범위 내에서 스위칭하는 입력신호로부터 고전압 범위 내에서 스위칭하는 출력 신호로 쉬프트하는 것에 적합한 디지털 레벨 쉬프터는, 입력 신호의 상승 및 하강 천이들에서 펄스들을 생성하도는 글리치 생성기를 포함한다. 글리치 생성기는 멀티-레벨 전류 소스를 고전류 모드로의 트리거를 출력하며, 다른 때에는 저전류 모드로 동작한다. 전류 소스는 입력 신호와 연결된 게이트를 갖는 제1 트랜지스터 및 입력 신호의 상보 값과 연결된 게이트를 갖는 제2 트랜지스터로 이루어진 고전압 트랜지스터들의 차동 쌍으로 제공된다. 능동 부하 및 버퍼 회로는 차동 쌍으로부터 전류를 수신하고 그에 따라 출력을 구동한다.

Description

고전압 트랜지스터 수가 감소된CMOS 레벨 시프터{A CMOS LEVEL SHIFTER WITH REDUCED HIGH VOLTAGE TRANSISTOR COUNT}
이 출원은 2013. 11. 6에 출원된 미국 가특허출원 61/900,716에 대하여 우선권을 주장하며, 해당 내용은 본 명세서에 편입된다.
신호의 전압 범위를 바꾸는 데에 있어서, 저전압 범위, 예를 들면 프로세서 집적 회로의 코어에서 자주 사용되는 0부터 1.1볼트나, 프로세서 집적회로의 주변부에서 자주 사용되는 0부터 3.3 볼트의 논리 레벨의 저전압 범위를 고전압 범위로 바꿀 필요가 있다. 예를 들면, 0부터 5 볼트의 높은 전압 범위는 일반적으로 디지털 집적 회로에 사용되는데, 이러한 회로는 저전압 코어를 가질 수 있다. 다중 신호 집적 회로, 예를 들면 전력 처리 및 디스플레이 구동 회로에 에 사용되는 집적 회로들은 자주 상당히 낮은 전압 로직 회로를 필요로 하면서도 고전압을 다루어야 한다. 다중 신호 집적 회로의 예는, 24볼트 배터리 충전이 피크 40볼트 패널 출력의 스위칭을 필요로 하는 태양광 패널 정류용 마이크로프로세서 제어 벅(buck) 타입 MPPT 충전 제어기를 포함하며; 자동차의, 시리얼 네트워크 인터페이스된, 되감을수 있는, 문에 장착된, 윈도우 또는 락(window-or-lock) 모터 제어 회로도 보통의 12볼트 모터 공급 전원보다 훨씬 높이 올라가는 서지 전압을 겪을 수 있다. 이러한 것들은 예시에 불과하며, 전자 산업에는 로직 코어 전압들보다 높은 전압들을 제어하고, 스위치하고, 감지하는 직접 회로에 대해 수천 가지 응용분야가 존재한다. 고전류들이 별도의 개별 트랜지스터들에 의해 처리되는 경우에도 개별 소자들의 사전구동기(predrivers)를 요구하는 대신 집적회로들이 고전압 출력 신호들을 제공하도록 제어하는 것이 바람직할 수 있다.
일반적으로 높은 전압을 스위치하거나 감지하기 위해서는 집적회로에 집적되어 있는 논리 레벨-시프터에 하나 이상의 고전압 트랜지스터들을 이용하는 것을 필요로 한다.
종래의 CMOS 프로세스로 집적되는 고전압 트랜지스터들은, 같은 프로세스에서의 저전압 트랜지스터들보다 더 넓은 면적을 필요로 하는 경우가 많다. 이는 고전압에서의 소스-드레인 펀치쓰루를 방지하기 위해 확산 공정에서 요구되는 더 큰 소스-드레인 채널 길이 때문이다. 또한 이는 연결 금속화(interconnect metallization) 하의 채널 형성을 포함하는 다른 영향들을 극복하기 위해 필요한 프로세스와 레이아웃 기술에 요구되는 공간 때문이기도 하다. 래치업을 방지하기 위한 가드링 및 이와 유사한 구조를 위한 추가적인 공간도 필요할 수 있다.
게이트-소스 전압 (VGS)은 최대값(VGSmax) 이내로 제한될 수 있는데, 이 값은 일부 CMOS 집적 회로프로세스들에서 프로세스에 따라 5v 와 20v 사이의 값이며, 이 값을 초과하는 경우에는 펀치쓰루 전류와 더불어 돌이킬 수 없는 얇은 게이트 산화막의 파괴를 발생시킬 수 있기 때문이다. 제한된 VGSmax 값은 레벨 시프터의 회로 설계를 제약한다. 더 큰 VGSmax를 갖는 고전압 트랜지스터들을 제공하는 일부 프로세스 기술이 존재하지만, 이러한 기술의 이용은 더 넓은 면적 및 감소된 단위 면적당 소스-드레인 전류라는 희생이 따르고, 종종 이러한 고전압 트랜지스터를 위한 더 넓은 다이 면적을 필요로 한다.
일실시예에 따르면, 저전압 범위에서 전환되는 입력 신호로부터 고전압 범위에서 전환되는 출력 신호로 시프트(shift)하는 디지털 레벨 시프터는 입력 신호의 상승 및 하강 전이 시 펄스를 발생하도록 설정되는 글리치(glitch) 생성기를 갖는다. 글리치 생성기의 출력은 다단계 전류 소스를 고전류 모드로 트리거시키고, 다른 구간에서는 저전류 모드로 동작한다. 전류 소스는 고전압 트랜지스터들의 차동 쌍에 전류를 공급하는데, 쌍의 제1 트랜지스터의 게이트는 입력 신호에 연결되고, 쌍의 제2 트랜지스터의 게이트는 입력 신호의 상보 신호에 연결된다. 능동 부하 및 버퍼 회로는 차동 쌍으로부터 전류를 받아 그에 따라 출력을 인가한다.
일실시예에 따르면, 낮은 레벨에서 전환되는 입력 신호를 높은 레벨로 시프트하는 방법은 고전압 트랜지스터들의 차동 쌍에 낮은 레벨의 전류를 공급하는 단계를 포함하는데, 차동 쌍의 적어도 하나의 트랜지스터는 입력 신호에 연결된다. 입력 신호의 변화가 감지되고, 입력 신호의 변화가 감지되면 고전압 트랜지스터들의 차동 쌍에 높은 레벨의 전류가 공급된다. 상기 방법은 고전압 트랜지스터들의 드레인들로부터 차동 전류를 검출하고 그로부터 출력 신호를 뽑아내는 단계로 마무리된다.
또 다른 실시예에 따르면, 저전압에서 고전압으로 변환하는 레벨 시프터는, 제1 고전압 트랜지스터의 소스와 제2 고전압 트랜지스터의 소스에 전류를 공급하도록 연결된 전류 소스를 갖는다. 저전압 입력 신호는 제1 고전압 트랜지스터의 게이트에 연결되고, 저전압 입력의 상보 신호는 제2 고전압 트랜지스터의 게이트에 연결되어 이들이 차동 쌍으로 동작한다. 제1 고전압 트랜지스터의 드레인은 제1 크로스-커플드 저전압 트래지스터의 드레인에 연결되고, 제2 고전압 트랜지스터의 드레인은 제2 크로스-커플드 저전압 트랜지스터의 드레인에 연결된다. 크로스 커플드 트랜지스터들은 제1 크로스-커플드 저전압 트랜지스터의 게이트가 제2 고전압 트랜지스터의 드레인에 연결되고, 제2 크로스-커플드 트랜지스터의 게이트가 제1 고전압 트랜지스터의 드레인에 연결되도록 크로스 커플된다. 트랜지스터들은, 고전압 및 저전압 모두, N-채널 및 P-채널 MOS 트랜지스터들로 이루어진 그룹으로부터 선택된다. 전류 소스는 저전압 입력 신호가 안정적일 때에는 고전압 트랜지스터들의 소스들에 제1 전류를 공급하고, 저전압 입력 신호가 변화할 때에는 제1 전류보다 큰 제2 전류를 공급한다.
도 1 는 종래기술의 레벨 시프터에 대한 회로도.
도 2는 새로운 펄스-전류 차동 레벨 시프터의 도면.
도 3은 N볼트가 고전압을 의미한다고 할 때, 3V로부터 N V로 논리 신호 레벨을 시프팅하는 데에 적합한 새로운 레벨 시프터, N은 고전압.
도 4는 도 3에서 사용된 전류 소스에 대한 회로도.
도 5는 도 3의 구현인 도 4에서 사용된 딜레이 셀의 회로도.
도 6는 2 스테이지 레벨 시프터의 블록도.
도 7a 및 7b는 두 면으로 나눠진 2-단 레벨 시프터의 회로도.
도 1은 종래의 레벨 시프터를 도시한다. 트랜지스터 M1은 저전압의 입력 전압 IN1을 수신하고, 트랜지스터 M0는 상보 입력을 수신한다. 이 장치에서, 트랜지스터 M2, M3 는 캐스코드(cascade) 트랜지스터로서 작동하고, 출력되는 레벨 시프트된 전압을 위한 하위 레일을 만들어준다. 트랜지스터 M4, M5는 신호를 증폭하여 스태틱 CMOS 인버터 I2 가 출력 VOUT1 를 공급할 수 있게 제대로 구동될 수 있도록, 크로스 커플링 된 패드백 래치로 작동한다. 고전압 전력 공급 VDDH는 M4, M5에 의한 크로스 커플드 래치와 출력 인버터 I2에 전력을 공급한다. 인버터 I2의 출력은, 구체적으로 예를 들면, VDDH에서 VDDH-3v사이를 움직인다. 이 레벨 시프터가 꽤나 간단하기는 하지만, 앞서 설명된 대로 모든 M0, M1, M2, M3, M4 와 M5의 여섯 개의 트랜지스터는 넓은 다이 면적을 사용하는 고전력 장치들이다.
도 1에 도시된 종래의 스태틱 CMOS 레벨 시프터는 1.2v 또는 3.3v 스태틱 CMOS 신호를 중간 전압 신호로 올리는 레벨 시프팅의 경우에 잘 작동되며, 두 개의 스태틱 CMOS 레벨 시프터를 캐스케이딩함으로써 32v까지 올리는 레벨 시프팅을 얻을 수 있다. 이들의 직류 전력 소비는 0이며, 요구 면적이 그다지 크지 않다. 그러나, 응용분야가 3.3v 스태틱 CMOS 신호가 +/-30v를 넘어서는 전압으로 레벨 시프트되기를 요구하는 경우라면, 그림 1의 종래의 스태틱 CMOS 레벨 시프터는 비실용적인 면적을 차지할 것인데, 이는 많은 수의 고전압의 트랜지스터가 이용되어야 하기 때문이다. 이 면적 제한적인 문제는, 같은 다이에 다중 레벨 시프터가 필요한 경우에는 더 큰 문제가 된다. 이 경우에는, 전통적인 레벨 시프터 디자인보다 더 많은 수의 저전압 트랜지스터가 필요하다고 하더라도, 가능한 한 실용적으로 적은 수의 고전압 트랜지스터를 사용하여 레벨 시프터와 고전압 구동 회로를 구현하는 것이 바람직할 수 있다.
아날로그 비교기에 기반한 레벨 시프터도 이용되고 있는데, 이는 대부분의 경우 상당히 큰 양의 직류 전원을 소비하는 차동 쌍을 위한 dc 테일 전류 소스를필요로 하며, 이런 디자인은 저전력 응용분야를 위해 구현하기에 비실용적이다.
제안된 장치는 두 가지 문제를 모두 해결한다. 도 2에 도시된 디자인은 전자적으로 스위칭할 수 있는 다중 레벨의 전류 소스(201)가 있는 아날로그 비교기 기반 레벨 시프터 를 사용한다. 구체적인 실시 예에 있어서, 멀티레벨 전류 소스(201)는, 2-레벨(two-level) 전류 소스로서, 저전류 직류 연속(dc continuous) 후미 전류 스위칭되지 않는(unswitched) 지속 (sustain)-전류 소스(202)를 포함하며, 구체적인 실시 예에 있어서 15 나노암페어(nanoampere)이고, 정션 누설(junction leakage)에 의한 어떠한 전압 하강이 있는 경우 이를 극복할 수 있다. 전달 딜레이(Propagation delay) 요건을 충족하기 위해서, 글리치 생성기(208)는 입력 신호(206)의 변화를 감지한다; 입력(206)에서 변화가 감지된 경우, 멀티레벨 전류 소스(201)의 고전류 소스(210) - 특정한 실시 예에 있어서 15uA의 고전류를 공급- 가 스위치 트랜지스터(212)에 의해 활성화되고, 저전류 후미 전류 소스(202)와 병렬(in parallel)로 연결된다. 특정한 실시 예에 있어서, 고전류 소스(210)는 입력되는 신호(206)의 각 변화 이후 50ns 윈도우(window) 동안에만 활성화된다. 다른 대안적인 실시 예들, 전류 레벨들을 스위칭하는 대안적인 방법들은 멀티레벨 전류 소스들에 통합되며, 예를 들어 스위치 트랜지스터(212)는 전류 소스(210)를 형성하는 전류 미러의 드레인 또는 소스 중 하나 상에 있을 수 있다.
글리치 생성기, 스위칭되지 않는(unswitched) 지속 전류 소스(sustain-current source), 스위칭되는 전류 소스, 및 연관된 회로는, 저전압 전원 (VDDL) 및 VDDL 보다 오프셋만큼이 적은 전압 - 오프셋은 2내지 5 볼트 사이의 저전압 - 에 의해서 전력이 공급되고, 신호도 그 범위에서 스위칭된다. 나타낸 바와 같은 특정한 실시 예에 있어서, 오프셋만큼이 적은 VDDL 은 접지 전압(ground voltage)이다.
입력(206)에 변화가 감지되지 않는다면, 글리치 생성기(208)는 고전류 전류 소스를 오프로 유지하고, 이에 따라 회로 전력 소비를 감소시킨다. 천이(transition)동안의 고전류 후미 전류 소스(210) 의 듀티 사이클링(duty cycling)은 우리로 하여금 전력손실을 최소화할 수 있게 하는 한편, 급속한 천이를 가능하도록 한다. 이와 비슷하게, 높은 후미 전류 소스(210)는 다른 작동 속도가 요구되는 경우에 어플리케이션(application)의 게이트 핑거(gate fingers)를 더하거나 빼는 방법으로 증가되거나 감소될 수 있으며, 또는 다른 속도가 요구되는 경우에 추가적인 전류 설정을 선택함에 따라 동적으로 바뀌며(altered), 글리치 생성기(208)로부터 전류 소스 패스 트랜지스터(212)까지의 활성 펄스의 폭은 글리치 생성기 회로 내의 커패시터를 변경함으로써 조정가능하다.
레벨 시프터는 비교기의 차동 쌍에서, 두 고전압 소자(214, 216)만을 사용한다. 한 고전압 소자(216)는 입력(206)과 연결된 게이트를 포함하며, 다른 고전압 소자(214)는 입력 206의 상보 값과 그것이 연결된 게이트를 포함한다. 전압 스윙(swing)은 5v이하에서 잘 유지되며, 대부분의 디자인에서 5v 소자를 사용하도록 되어있고, 결론적으로 아주 작은 면적만을 필요로 한다. 저전압 트랜지스터 (218, 220)는 고전압 소자(214, 216)를 위한 능동 부하를 제공하며, 교차-연결된 이득-개선 소자들(222, 224)과 협력하여 감지 트랜지스터 쌍(226, 228)에서도 나타나는 현저한(significant) 차동 신호를 제공한다.
감지 트랜지스터의 쌍(226, 228)에서의 차동 신호는 출력 증폭기에 의해서 다음과 같이 증폭된다: 전형적으로, 감지 트랜지스터 쌍(226, 228) 중에서 하나만이 정해진 순간에 도전되며, 만약 감지 트랜지스터(226)가 도전되면 그 전류는 미러 트랜지스터들(230, 232) 내에 미러링된다. 감지 트랜지스터(228) 또는 미러 트랜지스터(232)로부터의 풀업 전류는, 고전압 장치(214)에서 전류가 흐를 때 출력 버퍼 트랜지스터(240)를 구동하여 온 시키기 위해서 합해진다. 이와 유사하게, 전류가 고전압 소자(216)에 흐를 때는, 버퍼 트랜지스터(242)가 턴 온된다.
도 3은 0 에서 3v 또는 0 에서 5v 와 같은 저전압 범위의 입력 신호를 VDDH와 가까운 신호로 쉬프트할 수 있는 레벨 시프터의 일 실시 예를 보다 구체적으로 나타낸다.
이 실시 예에 있어서, 멀티레벨 전류원은 기준 전류 Iref(302)를 수신한다. 이 기준 전류는 미러 트랜지스터들(304, 306)에 의하여 미러링되어, 낮고, 정적인, 후미 전류로, 트랜지스터들(308, 310)로 형성된 고전압 차동 쌍에 제공된다. 기준 전류(302)가 미러 트랜지스터들(304, 312)에 의해 미러링되고 증폭되는 동안에, 미러 트랜지스터들(314, 316)에 의해 다시 미러링되고 증폭되어 증폭된 기준 전류로 글리치 감지기 및 스위칭가능한 전류 소스 블록(318)으로 제공된다. 글리치 감지기 및 스위칭가능한 전류 소스 블록(318)에 대해서는 도 4를 참조하여 보다 구체적으로 설명하도록 한다. 특정한 실시 예에 있어서, 이 증폭된 기준 전류는 기준 전류 Iref(302)보다 대략 8배가 크다. 양의 입력 VinP(320)은, 차동 쌍 트랜지스터(310)와, 글리치 감지기 및 스위칭가능한 전류 소스 블록(318) 양자(both)에 인가되며, VINP의 상보 값(complement)은, 다른 차동 쌍 트랜지스터(308)에 연결된다. 비슷하게, 음의 입력 VinN(321)은, 다른 차동 쌍 트랜지스터(308)에 연결된다. 차동 쌍 트랜지스터들(308, 310)은 정적 CMOS 입력을 수신하는 유일한 고전압 트랜지스터들이다.
도 2를 참조하여 상술한 바와 같은 능동 부하 및 교차 결합형 래치(cross coupled latch)는, 차동 전류를 VDDH 와 VDDH-3v 사이에서 스윙(swing)하는 출력 전압 Out2 으로 얻는다.
도 4는 도 3의 글리치 감지기 및 스위칭가능한 전류 소스 블록(318)을 보다 구체적으로 나타낸다. 레벨 시프터의 양의 입력 신호, VinP는, 딜레이 회로(404) 및 인버터들(406, 408)로 형성된 버퍼에 제공된다. 딜레이(404)와 버퍼의 출력들은 XOR 연산기(410)를 통과하여 딜레이의 출력이 버퍼의 출력들과 매칭되지 않는 경우 양의 펄스 - 일 실시예에서 대략 50 나노초(nanosecond)의 폭(width) - 를 생성하며, 따라서 신호 VinP의 양 또는 음의 천이 모두에서 글리치를 제공한다. 글리치는 인버터들(412)에 의하여 버퍼링되어 전류 미러 트랜지스터들(418, 420)과 연결된 트랜지스터들(414, 416)을 활성화한다. 글리치의 액티브 로우(active low) 복사(copy)는 인버터(413)에 의해 제공된다. 전류 미러 트랜지스터들(418, 420)은 도 3으로부터의 기준 전류 Iref3을 대략 5:1로 미러링하고 증폭한다. 미러링되고 증폭된 전류는 미러 트랜지스터들(422, 424)에 의해 대략 5:1로 다시 미러링되고 증폭된다. 오직 글리치가 발생하여 트랜지스터들(426, 428)이 활성화된 경우에만 미러 트랜지스터들(422, 424) 내에 전류가 흐르도록 허용된다. 비슷하게, 미러 트랜지스터(424)로부터의 전류는 미러 트랜지스터들(430, 432)에 의해 다시 미러링되고 증폭된다. 다시, 미러 트랜지스터들(430, 432)의 전류는 글리치 동안에만, 활성 트랜지스터들(434, 436)에 의해 활성화됨에 의해, 흘러서 도 3의 sustain 전류 미러 트랜지스터(306)와 병렬로 연결된 고전류 Iglitch(332)를 제공한다. 글리치 감지기 및 스위칭가능한 전류 소스 블록(318)의 전류 미러들과 미러들(324, 326, 312)이 활성화된 경우인 글리치 동안, 스위칭가능한 전류 소스 블록(318)은, 특정한 실시 예에 있어서, 대략 125배 증폭된 기준 전류 Iref3, 또는 소스 트랜지스터(306)에 의해 제공된 로우 스태틱 전류에 의해 제공된 대략 1000배의 전류를 제공한다. 스위칭가능한 전류 블록, 미러 소자들(314, 316) 및 소자(312)의 전류 이득은 전체적으로 100보다 일반적으로 크게 되며, 100 에서 5000의 범위 내에서 설계될 수 있다.
일 실시 예에 있어서, 딜레이(404)는 도 5에 도시된 것과 유사한 회로일 수 있다. 이 회로에 있어서, 글리치 생성기에 전달된 입력 VinP은 소자들(504, 506)로 형성된 위크(weak) 인버터로 제공된다. 위크 인버터는 그 출력에 부착되어 천이의 속도를 늦추는 커패시터(508)를 가진다. 위크 인버터(504, 506)는 또한 N 및 P 소자들(510, 512)로 형성된 버퍼 인버터를 구동한다.
신호의 천이 속도와 비교하여 높은 스위칭 속도를 가지는 고속 클럭이 사용될 수 있는 경우, 도 5의 아날로그 딜레이를 대체하는 디지털 글리치 감지기가 배타논리합(exclusive-or) 게이트의 앞(ahead)에 직렬로 하나 이상의 D-타입 엣지-트리거 플립-플롭을 갖는 쉬프트-레지스터와 사용될 수 있다. D-타입 플립-플롭은 고속 클럭에 의해 클러킹된다. 이러한 글리치 감지기와 함께, 글리치의 폭은 커패시터의 크기에 의해서가 아니라, 클럭 속도와 직렬 D-타입 플립-플롭의 개수에 의해 결정된다. 다른 실시 예들에 있어서, 클럭 주기가 원하는 글리치 폭 보다 훨씬 적은 경우들에 있어서, 높은 후미 전류를 활성화하기 위하여 적절한 글리치 폭을 생성하고 엣지를 감지하는 데에 카운터들과 같은 디지털 회로의 다른 형태들이 사용될 수 있다.
레벨 시프터는 다단 구조로 사용될 수 있다. 2-단 구조에 있어서, 도 6에 나타낸 바와 같이, N 볼트의 최대 VDS를 갖는 고전압 트랜지스터를 사용하는 레벨 시프터들의 쌍(602, 604)이 0-3V 범위에서부터 (2N-3) 에서 (2N-6)의 범위까지 신호를 부스팅하는데 사용된다.
2-단 구조를 제작하는 경우, 단일 글리치 감지기 및 2-레벨 전류 소스만이 사용되길 필요로 하며, 감지된 전류를 단일-엔드된(single-ended), 레벨들 사이의 풀-스윙 출력으로 해결할 필요가 없다. 도 7a-7b의 2-단 실시 예에 있어서, 제1 단(도 7a)은 도 2를 참조하여 이미 설명한 것과 유사하며, 미러 트랜지스터들(232, 230, 226) 및 출력 풀다운(240)은 생략됨; 차동 제1 단의 출력은 직접적으로 미러 트랜지스터들(228, 242)로부터 취해진다. 차동 제1 단 출력은 이후 고전압 트랜지스터들의 쌍(702, 704와 706, 708)으로 미러링되어 차동 신호 SigA, SigB로 제공되어 도 7b에 나타낸 제2 단 능동 부하로 제공된다. 일부 실시 예들에 있어서, 능동 부하들에 있어서 높은 이득을 획득하기 위하여, 고전압 트랜지스터들(752, 750)의 제3 교차-연결된 쌍이 미러 쌍들에 부가된다.
능동 부하에 있어서, 저전압 트랜지스터들(718, 720)이 차동 신호 SigA-SigB를 위한 능동 부하를 제공하며, 교차-연결된 이득-개선 소자들(722, 724)과 협조하여 감지 트랜지스터 쌍(726, 728)에서도 나타나는 현저한 차동 신호를 제공한다.
감지 트랜지스터 쌍(726, 728)에서의 차동 신호는 출력 증폭기에 의하여 다음과 같이 증폭된다: 전형적으로, 감지 트랜지스터 쌍(726, 728) 중에서 하나만이 정해진 순간에 도전되며, 만일 감지 트랜지스터(726)가 도전되어 있는 경우에 그 전류는 미러 트랜지스터들(730, 732) 내에 미러링된다. 감지 트랜지스터(728)로부터의 풀업 전류 또는 미러 트랜지스터(732)의 풀다운 전류는 고전압 소자(714)에 전류가 흐르는 경우에 출력 버퍼 트랜지스터(740)를 구동하여 온 시키기 위해 합쳐진다. 비슷하게, 고전압 소자(716)에 전류가 흐르는 경우, 출력 버퍼 트랜지스터(742)가 온 된다. 출력 버퍼 트랜지스터들(740, 742)은 협조하여 2-단 시프터 출력 Out7을 VDDH2 와 VDDH2보다는, 2 볼트에서 5 볼트, 그리고 도시된 일시 예에 있어서는 3 볼트, 저전압 트랜지스터들과 함께 사용되기 적절한, 일정 전압이 적은 사이에서 스위칭하는 레벨로 구동시킨다.
특정 실시 예에 있어서, VDDL은 3 볼트, VDDH는 대략 20볼트, 그리고 VDDH는 대략 37볼트이다.
본 발명은 고전압에서 저전압으로 신호를 쉬프팅하는 것에도 적합하며, 예를 들어 회로도들에 나타낸 모든 P 소자들은 N-채널 소자들로, N-채널 소자들을 P-채널 소자들로 대체하는 것으로 신호를 고전압에서 저전압으로 쉬프트하는 설계로 전환될 것이다.
이 명세서의 범위를 벗어나지 않으면서 위의 방법들 및 시스템들에 대하여 변형이 이루어질 수 있다. 따라서 위의 설명에 포함되거나 첨부 도면에 도시된 사항은 제한적인 의미가 아니라 예시로서 해석되어야 한다. 이하의 청구항들은 여기에 설명된 일반적이고 구체적인 특징들과, 언어의 문제로서 거기에 포함된다고 할 수 있는 본 발명 및 시스템의 범위의 진술을 포함하도록 의도된 것이다.

Claims (8)

  1. 저전압과 상기 저전압에서 제1 오프셋 전압을 뺀 전압 사이에서 전환되는 입력 신호를 고전압과 상기 고전압에서 제2 오프셋 저압을 뺀 것과 동등한 전압 사이에서 전환되는 출력으로 시프트(shift)시키는 - 상기 고전압은 상기 저전압보다 큰 값임 - 디지털 레벨 시프터에 있어서,
    상기 입력 신호의 상승(rising) 및 하강(falling) 천이(transition) 시 펄스를 발생하도록 설정되는 글리치(glitch) 생성기;
    상기 글리치 생성기로부터의 펄스 구간에서는 고전류를 공급하고, 다른 구간에서는 저전류를 공급하도록 설정되는 멀티-레벨 전류 소스;
    고전압 트랜지스터들의 차동 쌍(differential pair) - 소스들은 상기 멀티-레벨 전류 소스에 연결되고, 상기 쌍의 제1 트랜지스터의 게이트는 상기 입력 신호에 연결되며, 상기 쌍의 제2 트랜지스터의 게이트는 상기 입력 신호의 상보 신호(complement)에 연결됨 -;
    능동 부하(active load) 및 버퍼 회로 - 상기 능동 부하는 상기 고전압에 의해 구동되고 상기 입력 신호가 제1 값을 가질 때 상기 출력에 상기 고전압을 인가하고, 상기 입력 신호가 제2 값을 가질 때 상기 출력에 상기 고전압에서 상기 제2 오프셋을 뺀 것과 동등한 전압을 인가하도록 설정됨 -;
    를 포함하는 것을 특징으로 하는 디지털 레벨 시프터.
  2. 제1항에 있어서,
    상기 능동 부하는 상기 능동 부하의 이득(gain)을 증가시키도록 설정되는 교차-연결된 래치 트랜지스터들(cross-coupled latch transistors)을 포함하는 것을 특징으로 하는 디지털 레벨 시프터.
  3. 제1항에 있어서,
    상기 고전압 트랜지스터들의 드레인들은 상기 능동 부하에 연결되는 것을 특징으로 하는 디지털 레벨 시프터.
  4. 제1항에 있어서,
    제2 능동 부하에 의해 상기 차동 쌍의 드레인 전류로부터 끌어낸 미러 전류에 연결되는 고전압 트랜지스터들의 제1 및 제2 전류 미러를 더 포함하되, 상기 고전압 트랜지스터들의 제1 및 제2 전류 미러의 출력들은 상기 능동 부하에 인가되도록 연결되는 것을 특징으로 하는 디지털 레벨 시프터.
  5. 입력 신호를 낮은 레벨에서 높은 레벨로 시프트(shift)하는 방법으로서,
    고전압 트랜지스터들의 차동 쌍(differential pair)에 낮은 레벨의 전류를 공급하는 단계 - 상기 차동 쌍의 적어도 하나의 트랜지스터는 상기 입력 신호에 연결되어 있음 -;
    상기 입력 신호의 변화를 감지하고, 상기 입력 신호의 변화가 감지되면 상기 고전압 트랜지스터들의 차동 쌍에 높은 레벨의 전류를 공급하는 단계;
    상기 고전압 트랜지스터들의 드레인들로부터 차동 전류(differential current)를 감지하고, 그로부터 출력 신호를 뽑아내는 단계;
    를 포함하는 것을 특징으로 하는 시프트 방법.
  6. 제5항에 있어서,
    상기 높은 레벨의 전류는 상기 낮은 레벨의 전류의 100배보다 큰 것을 특징으로 하는 시프트 방법.
  7. 저전압에서 고전압으로 변환하는 레벨 시프터로서,
    제1 고전압 트랜지스터의 소스와 제2 고전압 트랜지스터의 소스에 전류를 공급하도록 연결되는 전류 소스;
    상기 제1 고전압 트랜지스터의 게이트에 연결되는 저전압 입력 신호와, 상기 제2 고전압 트랜지스터의 게이트에 연결되는 상보(complementary) 저전압 입력 신호;
    상기 제1 고전압 트랜지스터의 드레인은 제1 크로스 커플드(cross-coupled) 저전압 트랜지스터의 드레인에 연결되고, 상기 제2 고전압 트랜지스터의 드레인은 제2 크로스 커플드 저전압 트랜지스터의 드레인에 연결되는 구성을 포함하되,
    상기 제1 크로스 커플드 저전압 트랜지스터의 게이트는 상기 제2 고전압 트랜지스터의 드레인에 연결되고, 상기 제2 크로스 커플드 트랜지스터의 게이트는 상기 제1 고전압 트랜지스터의 드레인에 연결되며;
    상기 저전압 및 고전압 트랜지스터들은 N-채널 및 P-채널 MOS 트랜지스터들로 이루어진 그룹으로부터 선택되고;
    상기 전류 소스는 상기 저전압 입력 신호가 안정적(stable)일 때 상기 고전압 트랜지스터들의 상기 소스들에 제1 전류를 공급하고, 상기 저전압 입력 신호가 변화(change)할 때 상기 제1 전류보다 큰 제2 전류를 공급하는 것을 특징으로 하는 레벨 시프터.
  8. 제7항에 있어서,
    상기 제1 고전압 트랜지스터의 드레인에 상기 제2 고전압 트랜지스터의 드레인보다 더 큰 전류가 흐를 때 제1 레벨로 인가되고, 상기 제1 고전압 트랜지스터의 드레인에 상기 제2 고전압 트랜지스터의 드레인보다 더 작은 전류가 흐를 때 제2 레벨로 인가되도록 연결되는 출력 버퍼를 더 포함하는 것을 특징으로 하는 레벨 시프터.
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