KR20160098194A - 백 엔드 오브 라인(ｂｅｏｌ) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝 - Google Patents

백 엔드 오브 라인(ｂｅｏｌ) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝 Download PDF

Info

Publication number
KR20160098194A
KR20160098194A KR1020167012980A KR20167012980A KR20160098194A KR 20160098194 A KR20160098194 A KR 20160098194A KR 1020167012980 A KR1020167012980 A KR 1020167012980A KR 20167012980 A KR20167012980 A KR 20167012980A KR 20160098194 A KR20160098194 A KR 20160098194A
Authority
KR
South Korea
Prior art keywords
layer
forming
dielectric
lines
ild
Prior art date
Application number
KR1020167012980A
Other languages
English (en)
Other versions
KR102280070B1 (ko
Inventor
로버트 엘. 브리스톨
케빈 린
칸월 제이. 싱
앨런 엠. 마이어스
리차드 이. 쉔커
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20160098194A publication Critical patent/KR20160098194A/ko
Application granted granted Critical
Publication of KR102280070B1 publication Critical patent/KR102280070B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

백 엔드 오브 라인(back end of line, BEOL) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝이 설명된다. 일례에서, 집적 회로를 위한 상호접속 구조체는 기판 위에 배치되는 상호접속 구조체의 제1 층을 포함하고, 제1 층은 제1 방향에서 교번하는 금속 라인들과 유전체 라인들의 제1 격자를 갖는다. 집적 회로는 또한 상호접속 구조체의 제1 층 위에 배치된 상호접속 구조체의 제2 층을 포함한다. 제2 층은 제1 방향에 대해 수직인 제2 방향에서 교번하는 금속 라인들과 유전체 라인들의 제2 격자를 포함한다.

Description

백 엔드 오브 라인(ＢＥＯＬ) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝{SELF-ALIGNED VIA AND PLUG PATTERNING WITH PHOTOBUCKETS FOR BACK END OF LINE (BEOL) INTERCONNECTS}
본 발명의 실시예들은 반도체 구조체들 및 처리와, 특히, 백 엔드 오브 라인(back end of line, BEOL) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝의 분야에 속한다.
지난 수십 년 동안, 집적 회로들에서의 피처들의 스케일링은 지속적으로 성장하는 반도체 산업의 원동력이 되어 왔다. 점점 더 작은 피처들로의 스케일링은 반도체 칩들의 제한된 면적에 기능 유닛들의 증가된 밀도를 가능하게 한다. 예를 들어, 트랜지스터 사이즈를 축소하는 것은 칩에 증가된 수의 메모리 또는 로직 디바이스들의 포함을 허용하며, 용량이 증가된 제품들의 가공에 적합하게 된다. 그러나, 점점 많은 용량을 향한 추진이 쟁점이 없는 것은 아니다. 각각의 디바이스의 성능을 최적화할 필요성이 점점 더 중요해진다.
집적 회로들은, 비아들 위의 금속 라인들 또는 다른 상호접속부들을 비아들 아래의 금속 라인들 또는 다른 상호접속부들에 전기적으로 접속하기 위한, 본 기술분야에서 비아들(vias)로 알려진, 전기적 도전성 마이크로전자 구조체들을 통상 포함한다. 비아들은 통상적으로 리소그래피 공정에 의해 형성된다. 대표적으로, 포토레지스트 층이 유전체 층 위에 스핀 코팅될 수 있고, 이러한 포토레지스트 층은 패터닝된 마스크를 통해 패터닝된 화학 방사선에 노광될 수 있고, 이후 이러한 노광된 층은 포토레지스트 층에 개구를 형성하기 위해 현상될 수 있다. 다음으로, 포토레지스트 층에서의 개구를 에치 마스크로서 이용하는 것에 의해 비아를 위한 개구가 유전체 층 내에 에칭될 수 있다. 이 개구가 비아 개구로서 지칭된다. 마지막으로, 비아 개구는 비아를 형성하는 하나 이상의 금속들 또는 다른 도전성 물질들에 의해 충전될 수 있다.
과거에, 비아들의 사이즈들 및 간격이 점진적으로 감소했고, 미래에도 적어도 어떤 타입들의 집적 회로들(예를 들어, 진보된 마이크로프로세서들, 칩셋 컴포넌트들, 그래픽 칩들, 등)에 대해, 비아들의 사이즈들 및 간격이 계속 점진적으로 감소할 것으로 예상된다. 비아들의 사이즈의 하나의 척도는 비아 개구의 임계 치수(critical dimension)이다. 비아들의 간격의 하나의 척도는 비아 피치(pitch)이다. 비아 피치는 가장 가까운 인접 비아들 간의 중심간 거리를 나타낸다.
이러한 리소그래피 공정들에 의해 매우 작은 피치들로 매우 작은 비아들을 패터닝할 때, 특히, 피치들이 약 70 나노미터(nm) 이하일 때 그리고/또는 비아 개구들의 임계 치수들이 약 35nm 이하일 때, 몇 가지 도전과제들이 모습을 드러낸다. 하나의 이러한 도전과제는, 비아들과 위에 놓이는 상호접속부들 간의 오버레이(overlay) 및 비아들과 아래에 놓이는 랜딩(landing) 상호접속부들 간의 오버레이가, 일반적으로 비아 피치의 1/4 정도의 높은 허용오차들(tolerances)로 제어될 필요가 있다는 점이다. 시간이 지남에 따라 비아 피치들이 몹시 더 작게 스케일링됨에 따라, 이러한 오버레이 허용오차들은 리소그래피 장비가 따라갈 수 있는 것보다 훨씬 더 큰 비율로 이들과 함께 스케일링되는 경향이 있다.
다른 이러한 도전과제는, 비아 개구들의 임계 치수들이 일반적으로 리소그래피 스캐너들의 해상도(resolution) 능력들보다 더 빠르게 스케일링되는 경향이 있다는 점이다. 축소(shrink) 기술들은 비아 개구들의 임계 치수들을 축소하기 위해 존재한다. 그러나, 축소량은, 적어도 비아 피치에 의해서뿐만 아니라, 축소 공정에 있어서의 충분히 OPC(optical proximity correction, 광학 근접 보정) 중립적(neutral)이고, LWR(line width roughness, 라인 폭 거칠기) 및/또는 CDU(critical dimension uniformity, 임계 치수 균일도)를 현저히 훼손하지 않을 능력에 의해서 제한되는 경향이 있다.
또 다른 이러한 도전과제는, 임계 치수 버짓(budget)의 동일한 전체 분율(overall fraction)을 유지하기 위해, 비아 개구들의 임계 치수들이 감소함에 따라 포토레지스트들의 LWR 및/또는 CDU 특성들이 일반적으로 개선될 필요가 있다는 점이다. 그러나, 현재 대부분의 포토레지스트들의 LWR 및/또는 CDU 특성들은, 비아 개구들의 임계 치수들이 감소하고 있는 만큼 신속하게 개선되고 있지 않다.
또 다른 이러한 도전 과제는, 극히 작은 비아 피치들이 일반적으로 심지어 극자외선(extreme ultraviolet, EUV) 리소그래피 스캐너들의 해상도 능력들보다 작아지는 경향이 있다는 점이다. 결과적으로, 통상 2개, 3개 또는 더 많은 상이한 리소그래피 마스크들이 이용될 수 있고, 이는 비용들을 증가시키는 경향이 있다. 어느 시점에는, 피치들이 계속 감소하면, 복수의 마스크에도 불구하고, EUV 스캐너들을 이용하여 이러한 극히 작은 피치들을 위한 비아 개구들을 인쇄하는 것이 가능하지 않을 수 있다.
따라서, 비아 제조 기술들의 영역에 개선들이 필요하다.
도 1a 내지 도 1l은 본 발명의 실시예에 따라, 서브트랙티브 셀프-정렬(subtractive self-aligned) 비아 및 플러그 패터닝 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 도시한다.
도 1a는 층간 유전체(interlayer dielectric, ILD) 층 상에 형성된 하드마스크 물질 층의 피착 후의, 그러나 패터닝 전의, 시작 구조체의 단면도를 도시한다.
도 1b는 피치 더블링(pitch doubling)에 의해 하드마스크 층의 패터닝 후의 도 1a의 구조체를 도시한다.
도 1c는 제2 패터닝된 하드마스크의 형성 후의 도 1b의 구조체를 도시한다.
도 1d는 하드마스크 캡 층의 피착 후의 도 1c의 구조체를 도시한다.
도 1e는 하드마스크 캡 층의 패터닝 후의 도 1d의 구조체를 도시한다.
도 1f는 제1 패터닝된 하드마스크의 추가적 패터닝 및 후속적인 복수의 포토버킷들의 형성 후의 도 1e의 구조체를 도시한다.
도 1g는 비아 개소들을 남기기 위한 포토버킷들의 노광과 현상, 및 후속적인 하부 ILD로의 비아 개구 에치 후의 도 1f의 구조체를 도시한다.
도 1h는 나머지 포토버킷들의 제거, 후속적인 하드마스크 물질의 형성, 및 후속적인 제2 복수의 포토버킷들의 형성 후의 도 1g의 구조체를 도시한다.
도 1i는 플러그 개소 선택 후의 도 1h의 구조체를 도시한다.
도 1j는 비아 및 라인 개소들로부터 가장 최근에 형성된 하드마스크의 제거 후의 도 1i의 구조체를 도시한다.
도 1k는 플러그-형성 포토버킷들에 의해 보호되지 않는 개소들에서 패터닝된 ILD 층의 리세싱 후의 도 1j의 구조체를 도시한다.
도 1l은 금속 충전 후의 도 1k의 구조체를 도시한다.
도 2a 내지 도 2g는 본 발명의 다른 실시예에 따라, 서브트랙티브 셀프-정렬 비아 패터닝 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 도시한다.
도 2a는 기판 위에 형성된 시작 직교 그리드의 평면도 및 대응하는 단면도를 도시한다.
도 2b는 유전체 층의 개구 충전 및 에치 백 후의 도 2a의 구조체의 평면도 및 대응하는 단면도들을 도시한다.
도 2c는 선택된 플러그 개소들을 남기기 위한 포토버킷 충전, 노광, 및 현상 후의 도 2b의 구조체의 평면도 및 대응하는 단면도들을 도시한다.
도 2d는 도 2b의 유전체 층의 부분들의 제거 후의 도 2c의 구조체의 평면도 및 대응하는 단면도들을 도시한다.
도 2e는 선택된 비아 개소들을 남기기 위한 포토버킷 충전, 노광, 및 현상 후의 도 2d의 구조체의 평면도 및 대응하는 단면도들을 도시한다.
도 2f는 하부 ILD 층으로의 개구 에치 후의 도 2e의 구조체의 평면도 및 대응하는 단면도들을 도시한다.
도 2g는 제2 하드마스크 층 및 나머지 포토버킷 물질의 제거 후의 도 2f의 구조체의 평면도 및 대응하는 단면도들을 도시한다.
도 3a 내지 도 3i는 본 발명의 다른 실시예에 따라, 서브트랙티브 셀프-정렬 비아 및 플러그 패터닝 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 도시한다.
도 3a는 깊은 금속 라인 제조 후의 서브트랙티브 비아 및 플러그 공정에 대한 시작 포인트 구조체를 도시한다.
도 3b는 금속 라인들의 리세싱 후의 도 3a의 구조체를 도시한다.
도 3c는 층간 유전체(ILD) 층의 형성 후의 도 3b의 구조체를 도시한다.
도 3d는 하드마스크 층의 피착 및 패터닝 후의 도 3c의 구조체를 도시한다.
도 3e는 도 3d의 하드마스크의 패턴을 이용하여 정의되는 트렌치 형성 후의 도 3d의 구조체를 도시한다.
도 3f는 모든 가능한 비아 개소들에서의 포토버킷 형성 후의 도 3e의 구조체를 도시한다.
도 3g는 비아 개소 선택 후의 도 3f의 구조체를 도시한다.
도 3h는 나머지 포토버킷들을 영구적인 ILD 물질로 변환한 후의 도 3g의 구조체를 도시한다.
도 3i는 금속 라인 및 비아 형성 후의 도 3h의 구조체를 도시한다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 디바이스를 도시한다.
백 엔드 오브 라인(BEOL) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝이 설명된다. 이하의 설명에서는, 본 발명의 실시예들의 철저한 이해를 제공하기 위해, 특정 집적 및 물질 체제들과 같은, 많은 특정 상세사항들이 제시된다. 본 발명의 실시예들은 이러한 특정 상세사항들 없이도 실시될 수 있다는 점이 본 분야의 통상의 기술자에게 명백할 것이다. 다른 경우들에서, 집적 회로 설계 레이아웃들과 같은, 잘 알려진 피처들은, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 더욱이, 도면들에 도시되는 다양한 실시예들은 예시적 표현들이며, 반드시 축척대로 그려진 것은 아니라는 점을 이해해야 한다.
본 명세서에서 설명되는 하나 이상의 실시예들은 셀프-정렬 비아 및 플러그 패터닝을 위한 서브트랙티브 접근법들 및 그로부터 결과적으로 형성되는 구조체와 관련된다. 실시예에서, 본 명세서에 설명되는 공정들은 백 엔드 오브 라인 피처 제조를 위한 셀프-정렬 금속화부의 실현을 가능하게 한다. 차세대 비아 및 플러그 패터닝에 대해 예상되는 오버레이 문제들은 본 명세서에서 설명되는 하나 이상의 접근법들에 의해 해결될 수 있다.
정황을 제공하자면, 비아들에 대한 현재의 제조 기법들은, ILD 트렌치 위의 먼 스택 내에 비아 개구가 패터닝되는 "블라인드(blind)" 공정을 수반한다. 그 후, 비아 개구 패턴은 트렌치 내로 깊게 에칭된다. 오버레이 에러들이 누적되며, 다양한 문제들, 예로서 이웃 금속 라인들에 대한 단락들을 유발할 수 있다. 일례에서, 약 50 나노미터 미만의 피치에서의 피처들의 패터닝 및 정렬은 반도체 제조 공정을 위해 매우 많은 비용이 드는 많은 레티클 및 임계 정렬 전략들을 필요로 한다. 이와 대조적으로, 실시예에서, 본 명세서에 설명되는 접근법들은 셀프-정렬 플러그들 및/또는 비아들의 제조를 가능하게 하여, 오버레이 에러들의 웹을 크게 간소화하고, 하나의 임계 오버레이 스텝 (Mx+1 격자)만을 남긴다. 그리고, 실시예에서, 그렇지 않으면 용인되어야 할 종래의 리소그래프/듀얼 다마신 패터닝으로 인한 오프셋은, 본 명세서에서 설명되는 결과적 구조체들에 대해서는 고려 요인이 되지 않는다.
일반적으로, 하나 이상의 실시예들은 ("플러그들"로서 지칭되는) 금속들 사이에 도전성 비아들, 및 비도전성 공간들 또는 차단물들을 형성하기 위해 서브트랙티브 기술을 채택하는 접근법과 관련된다. 비아들은, 정의에 의하면, 이전 층 금속 패턴 상에 랜딩하기 위해 이용된다. 이와 같이, 본 명세서에서 설명되는 실시예들은 리소그래피 장비에 의한 정렬에 더 이상 의존하지 않으므로 더 강건한 상호접속부 제조 스킴을 가능하게 한다. 이러한 상호접속부 가공 스킴은, 많은 정렬/노광들을 절약하기 위해 이용될 수 있고, (예를 들어, 비아 저항을 감소시키는 것에 의해) 전기적 접촉을 향상시키기 위해 이용될 수 있고, 그렇지 않으면 종래의 접근법들을 이용하여 이러한 피처들을 패터닝하는 데 요구되는 총 처리 동작들 및 처리 시간을 감소시키기 위해 이용될 수 있다.
더 구체적으로, 본 명세서에서 설명되는 하나 이상의 실시예들은 이미 에칭된 트렌치들을 이용하여 모든 비아 및 플러그를 사전 형성하기 위한 서브트랙티브 방법의 이용을 수반한다. 그 후, 추가적인 동작을 이용하여, 비아들 및 플러그들 중 어느 것을 유지할지를 선택한다. 그러한 동작들은 "포토버킷들"을 이용하여 예시될 수 있지만, 선택 공정은 더 통상적인 레지스트 노광 및 ILD 재충전(backfill) 접근법을 이용하여 수행될 수도 있다.
제1 양태에서, 비아들 첫 번째, 플러그들 두 번째 접근법이 이용된다. 일례로서, 도 1a 내지 도 1l은 본 발명의 실시예에 따라, 서브트랙티브 셀프-정렬 비아 및 플러그 패터닝 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 도시한다. 각각의 기술되는 동작의 각각의 예시에서, 단면도 및/또는 경사방향 도가 도시된다. 이러한 도면들은 대응하는 단면도들 및 경사방향 도들로서 본 명세서에서 참조될 것이다.
도 1a는 본 발명의 실시예에 따라, 층간 유전체(ILD) 층(102) 상에 형성된 제1 하드마스크 물질 층(104)의 피착 후의, 그러나 패터닝 전의, 시작 구조체(100)의 단면도를 도시한다. 도 1a를 참조하면, 패터닝된 마스크(106)는 제1 하드마스크 물질 층(104) 상에 또는 그 위에, 그것의 측벽들을 따라 형성되는 스페이서들(108)을 갖는다.
도 1b는 본 발명의 실시예에 따라, 피치 더블링(pitch doubling)에 의해 제1 하드마스크 층의 패터닝 후의 도 1a의 구조체를 도시한다. 도 1b를 참조하면, 패터닝된 마스크(106)가 제거되고, 스페이서들(108)의 결과적인 패턴이 예를 들어, 에치 공정에 의해, 제1 하드마스크 물질 층(104)에 전사되어, 제1 패터닝된 하드마스크(110)를 형성한다. 그러한 일 실시예에서, 제1 패터닝된 하드마스크(110)는 도 1b에 도시된 바와 같이, 격자 패턴을 가지고 형성된다. 실시예에서, 제1 패터닝된 하드마스크(110)의 격자 구조는 타이트한 피치의 격자 구조이다. 그러한 특정 실시예에서, 타이트한 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 통상적인 리소그래피에 기초하는 패턴이 처음에 형성될 수 있지만(마스크(106)), 피치는 도 1a 및 도 1b에 도시된 바와 같이, 스페이서 마스크 패터닝의 이용에 의해 2 등분될 수 있다. 더구나, 도시되지는 않지만, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4 등분될 수 있다. 따라서, 도 1b의 제1 패터닝된 하드마스크(110)의 격자형 패턴은 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다.
도 1c는 본 발명의 실시예에 따라, 제2 패터닝된 하드마스크의 형성 후의 도 1b의 구조체를 도시한다. 도 1c를 참조하면, 제2 패터닝된 하드마스크(112)는 제1 패터닝된 하드마스크(110)와 인터리브되어 형성된다. 그러한 일 실시예에서, 제2 패터닝된 하드마스크(112)는 (제1 하드마스크 물질 층(104)과는 상이한 성분을 가진) 제2 하드마스크 물질 층의 피착에 의해 형성된다. 그 후 제2 하드마스크 물질 층은 예를 들어, 화학 기계적 폴리싱(CMP)에 의해 평탄화되어, 제2 패터닝된 하드마스크(112)를 제공한다.
도 1d는 본 발명의 실시예에 따라, 하드마스크 캡 층의 피착 후의 도 1c의 구조체를 도시한다. 도 1d를 참조하면, 하드마스크 캡 층(114)은 제1 패터닝된 하드마스크(110) 및 제2 패터닝된 하드마스크(112) 상에 형성된다. 그러한 일 실시예에서, 하드마스크 캡 층(114)의 물질 성분 및 에치 선택성은 제1 패터닝된 하드마스크(110) 및 제2 패터닝된 하드마스크(112)와 비교하여 상이하다.
도 1e는 본 발명의 실시예에 따라, 하드마스크 캡 층의 패터닝 후의 도 1d의 구조체를 도시한다. 도 1e를 참조하면, 하드마스크 캡 층(114)은 제1 패터닝된 하드마스크(110) 및 제2 패터닝된 하드마스크(112) 상에 형성된다. 그러한 일 실시예에서, 패터닝된 하드마스크 캡 층(114)은 도 1e에 도시된 바와 같이, 제1 패터닝된 하드마스크(110) 및 제2 패터닝된 하드마스크(112)의 격자 패턴에 수직인 격자 패턴을 가지고 형성된다. 실시예에서, 패터닝된 하드마스크 캡 층(114)에 의해 형성되는 격자 구조는 타이트한 피치의 격자 구조이다. 그러한 일 실시예에서, 타이트한 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 통상적인 리소그래피에 기초하는 패턴이 처음에 형성될 수 있지만, 피치는 스페이서 마스크 패터닝의 이용에 의해 2 등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4 등분될 수 있다. 따라서, 도 1e의 패터닝된 하드마스크 캡 층(114)의 격자형 패턴이 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다.
도 1f는 본 발명의 실시예에 따라, 제1 패터닝된 하드마스크의 추가적 패터닝 및 후속적인 복수의 포토버킷들의 형성 후의 도 1e의 구조체를 도시한다. 도 1f를 참조하면, 패터닝된 하드마스크 캡 층(114)을 마스크로서 이용하여, 제1 패터닝된 하드마스크(110)이 더 패터닝되어 제1 패터닝된 하드마스크(116)를 형성한다. 이 공정에서 제2 패터닝된 하드마스크(112)는 더 패터닝되지 않는다. 후속적으로, 패터닝된 하드마스크 캡 층(114)이 제거되고, ILD 층(102) 위의 결과적인 개구들에 포토버킷들(118)이 형성된다. 포토버킷들(118)은, 이 단계에서, 결과적인 금속화 층에서의 모든 가능한 비아 개소들을 나타낸다.
도 1g는 본 발명의 실시예에 따라, 선택된 비아 개소들을 남기기 위한 포토버킷들의 노광과 현상, 및 후속적인 하부 ILD로의 비아 개구 에치 후의 도 1f의 구조체를 도시한다. 도 1g를 참조하면, 선택 포토버킷들(118)이 노광되고 제거되어 선택된 비아 개소들(120)을 제공한다. 비아 개소(120)는 선택적 플라즈마 에치 공정과 같은, 선택적 에치 공정을 받고 비아 개구들을 하부의 ILD 층(102) 내로 확장시켜, 패터닝된 ILD 층(102')을 형성한다. 에칭은 나머지 포토버킷들(118)에 대해, 제1 패터닝된 하드마스크(116)에 대해, 그리고 제2 패터닝된 하드마스크(112)에 대해 선택적이다.
도 1h는 본 발명의 실시예에 따라, 나머지 포토버킷들의 제거, 후속적인 하드마스크 물질의 형성, 및 후속적인 제2 복수의 포토버킷들의 형성 후의 도 1g의 구조체를 도시한다. 도 1h를 참조하면, 나머지 포토버킷들은 예를 들어, 선택적 에치 공정에 의해 제거된다. 형성된 모든 개구들(예를 들어, 포토버킷들(118)의 제거시에 형성되는 개구들뿐만 아니라 비아 개소들(120))은 그 후 탄소 기반 하드마스크 물질과 같은 하드마스크 물질(122)에 의해 충전된다. 후속적으로, 제1 패터닝된 하드마스크(116)가 예를 들어, 선택적 에치 공정에 의해 제거되고, 결과적인 개구들은 제2 복수의 포토버킷들(124)에 의해 충전된다. 포토버킷들(124)은, 이 단계에서, 결과적인 금속화 층에서의 모든 가능한 플러그 개소들을 나타낸다. 공정 중 이 단계에서 제2 패터닝된 하드마스크(112)는 더 패터닝되지 않는다는 것을 이해할 것이다.
도 1i는 본 발명의 실시예에 따라, 플러그 개소 선택 후의 도 1h의 구조체를 도시한다. 도 1i를 참조하면, 도 1h로부터의 포토버킷들(124)은 플러그들이 형성되지 않을 개소들(126)로부터 제거된다. 플러그들이 형성되도록 선택되는 개소들에는 포토버킷들(124)이 유지된다. 일 실시예에서, 플러그들이 형성되지 않을 개소들(126)을 형성하기 위해, 대응하는 포토버킷들(124)을 노광하도록 리소그래피가 이용된다. 노광된 포토버킷들은 그 후 현상제에 의해 제거될 수 있다.
도 1j는 본 발명의 실시예에 따라, 비아 및 라인 개소들로부터 가장 최근에 형성된 하드마스크의 제거 후의 도 1i의 구조체를 도시한다. 도 1j를 참조하면, 도 1i에 도시된 하드마스크 물질(122)이 제거된다. 그러한 일 실시예에서, 하드마스크 물질(122)은 탄소-기반 하드마스크 물질이고, 플라즈마 애싱 공정에 의해 제거된다. 도시된 바와 같이, 나머지 피처들은 패터닝된 ILD 층(102'), 플러그 형성을 위해 유지된 포토버킷들(124), 및 비아 개구들(128)을 포함한다. 도시되지는 않지만, 실시예에서, 제2 하드마스크 층(112)이 또한 이 단계에서 유지된다는 것을 이해할 것이다.
도 1k는 본 발명의 실시예에 따라, 플러그-형성 포토버킷들에 의해 보호되지 않는 개소들에서 패터닝된 ILD 층의 리세싱 후의 도 1j의 구조체를 도시한다. 도 1k를 참조하면, 포토버킷들(124)에 의해 보호되지 않는 패터닝된 ILD 층(102')의 부분들은 비아 개구들(128) 외에도, 금속 라인 개구들(130)을 제공하기 위해 리세스된다.
도 1l은 본 발명의 실시예에 따라, 금속 충전 후의 도 1k의 구조체를 도시한다. 도 1l을 참조하면, 개구들(128, 132)에 금속화부(132)가 형성된다. 그러한 일 실시예에서, 금속화부(132)는 금속 충전 및 폴리시 백 공정에 의해 형성된다. 도 1l의 좌측 부분을 참조하면, 구조체는, 내부에 형성된 금속 라인들 및 비아들(포괄적으로 132로서 도시됨)을 갖는 패터닝된 ILD 층(102')을 포함하는 하부를 포함하는 것으로 도시된다. 구조체의 상부 영역(134)은 제2 패터닝된 하드마스크(112)뿐만 아니라 나머지(플러그 개소) 포토버킷들(124)을 포함한다. 실시예에서, 상부 영역(134)은 후속의 제조 전에, 예를 들어, CMP 또는 에치 백에 의해 제거된다. 그러나, 대안적인 실시예에서, 상부 영역(134)은 최종 구조체에 유지된다.
도 1l의 구조체는 후속의 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 후속적으로 이용될 수 있다. 대안적으로, 도 1l의 구조체는 집적 회로에서의 최종 금속 상호접속부 층을 나타낼 수 있다. 위의 공정 동작들이 대안적인 순서들로 실시될 수 있고, 모든 동작이 수행될 필요는 없고/없거나 부가적 공정 동작들이 실시될 수 있다는 점을 이해할 것이다. 도 1l을 다시 참조하면, 서브트랙티브 접근법에 의한 셀프-정렬 제조가 이 단계에서 완료될 수 있다. 마찬가지의 방식으로 제조되는 다음 층은 아마도 전체 공정의 개시를 다시 한번 필요로 한다. 대안으로서, 이 단계에서, 부가적인 상호접속부 층들을 제공하기 위해 통상적인 듀얼 또는 싱글 다마신 접근법들과 같은 다른 접근법들이 이용될 수 있다.
제2 양태에서, 플러그들 첫 번째, 비아들 두 번째 접근법이 이용된다. 일례로서, 도 2a 내지 도 2g는 본 발명의 다른 실시예에 따라, 서브트랙티브 셀프-정렬 플러그 및 비아 패터닝 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 도시한다. 각각의 기술되는 동작의 각각의 예시에서, 평면도들은 위에 도시되고 대응하는 단면도들은 아래에 도시된다. 이러한 도면들은 대응하는 단면도들 및 평면도들로서 본 명세서에서 참조될 것이다.
도 2a는 본 발명의 실시예에 따라, 기판(201) 위에 형성된 시작 직교 그리드의 평면도 및 대응하는 단면도를 도시한다. 평면도, 및 축들 a-a’ 및 b-b’를 따라 각각 취한 대응하는 단면도들 (a) 및 (b)를 참조하면, 시작 그리드 구조체(200)는 위에 배치되어 있는 제1 하드마스크 층(204)을 갖는 격자 ILD 층(202)을 포함한다. 제2 하드마스크 층(206)이 제1 하드마스크 층(204) 상에 배치되고, 하부의 격자 구조에 대해 수직인 격자 구조를 갖도록 패터닝된다. 부가적으로, 제2 하드마스크 층(206)의 격자 구조와, ILD 층(202) 및 제1 하드마스크 층(204)에 의해 형성된 하부 격자 사이에 개구들(208)이 남는다.
도 2b는 본 발명의 실시예에 따라, 개구 충전 및 에치 백 후의 도 2a의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도, 및 축들 a-a’ 및 b-b’를 따라 각각 취한 대응하는 단면도들 (a) 및 (b)를 참조하면, 도 2a의 개구들(208)이 실리콘 산화물 층과 같은 유전체 층(210)에 의해 충전된다. 그러한 유전체 층(210)은 예컨대 화학적 기상 증착(CVD) 및, 고밀도 플라즈마 피착(HDP), 또는 스핀 온 유전체들에 의해 피착되는 산화물 막들에 의해 형성될 수 있다. 피착된 물질은 도 2b에 도시된 상대적 높이를 달성하기 위해 에치 백될 필요가 있을 수 있고, 상부 개구들(208')을 남긴다.
도 2c는 본 발명의 실시예에 따라, 선택된 플러그 개소들을 남기기 위한 포토버킷 충전, 노광, 및 현상 후의 도 2b의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도, 및 축들 a-a’ 및 b-b’를 따라 각각 취한 대응하는 단면도들 (a) 및 (b)를 참조하면, 도 2b의 상부 개구들(208')에 포토버킷들이 형성된다. 후속적으로, 대부분의 포토버킷들이 노광되고 제거된다. 그러나, 선택 포토버킷들(212)은 도 2c에 도시된 바와 같이, 노광되지 않고 따라서 선택된 플러그 개소들을 제공하기 위해 유지된다.
도 2d는 본 발명의 실시예에 따라, 유전체 층(210)의 부분들의 제거 후의 도 2c의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도, 및 축들 a-a’ 및 b-b’를 따라 각각 취한 대응하는 단면도들 (a) 및 (b)를 참조하면, 포토버킷(212)에 의해 커버되지 않는 유전체 층(210)의 부분들이 제거된다. 그러나, 포토버킷(212)에 의해 커버되는 유전체 층(210)의 부분들은 도 2d의 구조체에 남는다. 일 실시예에서, 포토버킷(212)에 의해 커버되지 않는 유전체 층(210)의 부분들은 습식 에치 공정에 의해 제거된다.
도 2e는 본 발명의 실시예에 따라, 선택된 비아 개소들을 남기기 위한 포토버킷 충전, 노광, 및 현상 후의 도 2d의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도, 및 축들 a-a’ 및 b-b’를 따라 각각 취한 대응하는 단면도들 (a) 및 (b)를 참조하면, 유전체 층(210)의 부분들의 제거시에 형성되는 개구들에 포토버킷들이 형성된다. 후속적으로, 선택 포토버킷들이 노광되고 제거되어 도 2c에 도시된 바와 같이, 선택된 비아 개소들(214)을 제공한다.
도 2f는 본 발명의 실시예에 따라, 하부 ILD 층으로의 개구 에치 후의 도 2e의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도, 및 축들 a-a’ 및 b-b’를 따라 각각 취한 대응하는 단면도들 (a) 및 (b)를 참조하면, 도 2e의 비아 개소(214)는 선택적 플라즈마 에치 공정과 같은, 선택적 에치 공정을 받고 비아 개구들(214)을 하부의 ILD 층(202) 내로 형성되는 개구(214')로 확장시킨다.
도 2g는 본 발명의 실시예에 따라, 제2 하드마스크 층 및 나머지 포토버킷 물질의 제거 후의 도 2f의 구조체의 평면도 및 대응하는 단면도들을 도시한다. 평면도, 및 축들 a-a’ 및 b-b’를 따라 각각 취한 대응하는 단면도들 (a) 및 (b)를 참조하면, 제2 하드마스크 층(206)뿐만 아니라 임의의 나머지 포토버킷 물질(즉, 이미 노광 및 현상되지 않은 포토버킷 물질)이 제거된다. 제거는 다른 나머지 피처들 모두에 대해 선택적으로 수행될 수 있다. 그러한 일 실시예에서, 제2 하드마스크 층(206)은 탄소 기반 하드마스크 물질이고, 제거는 O2 플라스마 애시 공정에 의해 수행된다. 도 2g를 다시 참조하면, 이 단계에서 남는 나머지는, 내부에 형성된 비아 개구들(214')을 갖는 ILD 층(202), 및 플러그 개소들을 위해 보존된 (예를 들어, 오버레이하는 포토버킷 물질에 의해 보존된) 유전체 층(210)의 부분들이다. 따라서, 일 실시예에서, 도 2g의 구조체는 플러그들을 생성하기 위한 유전체 층(210)의 개소들과 함께 (후속의 금속 충전을 위한) 비아 개구들을 가지고 패터닝된 ILD 층(202)을 포함한다. 나머지 개구들(216)은 금속 라인들을 형성하기 위해 금속에 의해 충전될 수 있다. 하드마스크(204)는 제거될 수 있다는 것을 이해할 것이다.
따라서, 일단 금속 상호접속부 물질에 의해 충전되면, 도 2g의 구조체는 후속의 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 후속적으로 이용될 수 있다. 대안적으로, 일단 금속 상호접속부 물질에 의해 충전되면, 도 2g의 구조체는 집적 회로에서의 최종 금속 상호접속부 층을 나타낼 수 있다. 위의 공정 동작들이 대안적인 순서들로 실시될 수 있고, 모든 동작이 수행될 필요는 없고/없거나 부가적 공정 동작들이 실시될 수 있다는 점을 이해할 것이다. 도 2g를 다시 참조하면, 서브트랙티브 접근법에 의한 셀프-정렬 제조가 이 단계에서 완료될 수 있다. 마찬가지의 방식으로 제조되는 다음 층은 아마도 전체 공정의 개시를 다시 한번 필요로 한다. 대안으로서, 이 단계에서, 부가적인 상호접속부 층들을 제공하기 위해 통상적인 듀얼 또는 싱글 다마신 접근법들과 같은 다른 접근법들이 이용될 수 있다.
도 1a 내지 도 1l 및 도 2a 내지 도 2g와 연관하여 설명한 접근법들은 반드시 하부 금속화 층에 정렬되는 비아들을 형성하는 것으로서 수행되는 것은 아니라는 것이 이해될 것이다. 이에 따라, 어떤 정황들에서, 이러한 공정 스킴들은 임의의 하부 금속화 층들에 대해 상하 방향으로 맹목적 슈팅을 수반하는 것으로서 간주될 수 있다. 제3 양태에서, 서브트랙티브 접근법은 하부 금속화 층과의 정렬을 제공한다. 일례로서, 도 3a 내지 도 3i는 본 발명의 실시예에 따라, 서브트랙티브 셀프-정렬 비아 패터닝 방법에서의 다양한 동작들을 나타내는 집적 회로 층들의 부분들을 도시한다. 각각의 기술되는 동작의 각각의 예시에서, 경사방향 3차원 단면도가 제공된다.
도 3a는 본 발명의 실시예에 따라, 깊은 금속 라인 제조 후의 서브트랙티브 비아 및 플러그 공정에 대한 시작 포인트 구조체(300)를 도시한다. 도 3a를 참조하면, 구조체(300)는 층간 유전체(ILD) 라인들(304)이 개재하는 금속 라인들(302)을 포함한다. 라인들(302) 중 일부는 이전 상호접속부 층에 결합하기 위한 하부 비아들과 연관될 수 있다는 것이 이해될 것이다. 실시예에서, 금속 라인들(302)은 ILD 물질(예를 들어, 라인들(304)의 ILD 물질) 내에 트렌치들을 패터닝함으로써 형성된다. 그 후 트렌치들은 금속에 의해 충전되고, 필요하다면, ILD 라인들(304)의 상단까지 평탄화된다. 실시예에서, 금속 트렌치 및 충전 공정은 높은 종횡비의 피처들을 수반한다. 예를 들어, 일 실시예에서, 금속 라인 높이(h) 대 금속 라인 폭(w)의 종횡비는 대략 5 내지 10의 범위 내이다.
도 3b는 본 발명의 실시예에 따른, 금속 라인들의 리세싱 후의 도 3a의 구조체를 도시한다. 도 3b를 참조하면, 금속 라인들(302)은 제1 레벨 금속 라인들(306)을 선택적으로 제공하기 위해 리세싱된다. 리세싱은 ILD 라인들(304)에 대해 선택적으로 수행된다. 리세싱은 건식 에치, 습식 에치, 또는 이들의 조합을 통한 에칭에 의해 수행될 수 있다. 리세싱의 정도는 백 엔드 오브 라인(BEOL) 상호접속 구조체 내의 적절한 도전성 상호접속부 라인들로서 이용할 제1 레벨 금속 라인들(306)의 목표 두께에 의해 결정될 수 있다.
도 3c는 본 발명의 실시예에 따라, 층간 유전체(ILD) 층의 형성 후의 도 3b의 구조체를 도시한다. 도 3c를 참조하면, ILD 물질 층(308)이 피착되고, 필요하다면, 리세스된 금속 라인들(306) 및 ILD 라인들(304) 위의 레벨까지 평탄화된다.
도 3d는 본 발명의 실시예에 따라, 하드마스크 층의 피착 및 패터닝 후의 도 3c의 구조체를 도시한다. 도 3d를 참조하면, 하드마스크 층(310)은 ILD 층(308) 상에 형성된다. 그러한 일 실시예에서, 하드마스크 층(310)은 도 3d에 도시된 바와 같이, 제1 레벨 금속 라인들(306)/ILD 라인들(304)의 격자 패턴과 직교하는 격자 패턴으로 형성된다. 실시예에서, 하드마스크 층(310)에 의해 형성되는 격자 구조는 타이트한 피치의 격자 구조이다. 그러한 일 실시예에서, 타이트한 피치는 통상적인 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 통상적인 리소그래피에 기초하는 패턴이 처음에 형성될 수 있지만, 피치는 스페이서 마스크 패터닝의 이용에 의해 2 등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4 등분될 수 있다. 따라서, 도 3d의 제2 하드마스크 층(310)의 격자형 패턴이 일정한 피치로 이격되고 일정한 폭을 갖는 하드마스크 라인들을 가질 수 있다.
도 3e는 본 발명의 실시예에 따라, 도 3d의 하드마스크의 패턴을 이용하여 정의되는 트렌치 형성 후의 도 3d의 구조체를 도시한다. 도 3e를 참조하면, (즉, 310에 의해 보호되지 않는) ILD 층(308)의 노광된 영역들은 트렌치들(312) 및 패터닝된 ILD 층(314)을 형성하기 위해 에칭된다. 제1 레벨 금속 라인들(306) 및 ILD 라인들(304)의 상면에서 에치가 정지되고, 따라서 이들을 노출시킨다.
도 3f는 본 발명의 실시예에 따라, 모든 가능한 비아 개소들에서의 포토버킷 형성 후의 도 3e의 구조체를 도시한다. 도 3f를 참조하면, 리세스된 금속 라인들(306)의 노광된 부분들 위의 모든 가능한 비아 개소들 내에 포토버킷들(316)이 형성된다. 일 실시예에서, 포토버킷들(316)은 도 3f에 도시된 바와 같이, ILD 라인들(304)의 상면들과 본질적으로 동평면으로 형성된다. 부가적으로, 다시 도 3f를 참조하면, 하드마스크 층(310)이 패터닝된 ILD 층(314)으로부터 제거될 수 있다.
도 3g는 본 발명의 실시예에 따라, 비아 개소 선택 후의 도 3f의 구조체를 도시한다. 도 3g를 참조하면, 도 3f로부터 선택 비아 개소들(318) 내의 포토버킷들(316)이 제거된다. 비아들이 형성되도록 선택되지 않은 개소들에서, 포토버킷들(316)이 유지된다. 일 실시예에서, 비아 개소들(318)을 형성하기 위해, 대응하는 포토버킷들(316)을 노광하도록 리소그래피가 이용된다. 노광된 포토버킷들은 그 후 현상제에 의해 제거될 수 있다.
도 3h는 본 발명의 실시예에 따라, 나머지 포토버킷들을 영구적 ILD 물질로 변환한 후의 도 3g의 구조체를 도시한다. 도 3h를 참조하면, 최종 ILD 물질(320)을 형성하기 위한 개소들에서, 예를 들어, 베이킹 동작시의 가교(cross-linking)에 의해, 포토버킷들(316)의 물질이 변형된다. 그러한 일 실시예에서, 베이킹시에 가교는 용해성 스위치를 제공한다. 최종 가교된(cross-linked) 물질은 상호-유전체 속성들을 가지며, 그러므로, 최종 금속화 구조체에서 유지될 수 있다.
다시 도 3h를 참조하면, 실시예에서, 결과적 구조체는 금속화 구조체의 단일 평면(350) 내의 세 개의 상이한 유전체 물질 영역들(ILD 라인들(304) + ILD 라인들(314) + 가교된 포토버킷(320))까지 포함한다. 그러한 일 실시예에서, ILD 라인들(304), ILD 라인들(314), 및 가교된 포토버킷(320) 중 둘 또는 모두는 동일 물질에 의해 구성된다. 다른 그러한 실시예에서, ILD 라인들(304), ILD 라인들(314), 및 가교된 포토버킷(320)은 모두 상이한 ILD 물질들에 의해 구성된다. 어느 경우든, 특정 실시예에서, ILD 라인들(304)과 ILD 라인들(314)의 물질들 사이의 수직 이음부(예를 들어, 이음부(397)) 및/또는 ILD 라인들(304)과 가교된 포토버킷(320) 사이의 수직 이음부(예를 들어, 이음부(398)) 및/또는 ILD 라인들(314)과 가교된 포토버킷(320) 사이의 수직 이음부(예를 들어, 이음부(399))와 같은 구별이 최종 구조체에서 관찰될 수 있다.
도 3i는 본 발명의 실시예에 따른, 금속 라인 및 비아 형성 후의 도 3h의 구조체를 도시한다. 도 3i를 참조하면, 금속 라인들(322) 및 비아들(324)은 도 3h의 개구들의 금속 충전시에 형성된다. 금속 라인들(322)은 비아들(324)에 의해 하부 금속 라인들(306)에 결합된다. 실시예에서, 개구들은 도 3i에 도시된 구조체를 제공하기 위해 다마신 접근법 또는 바텀-업 충전 접근법으로 충전된다. 따라서, 위의 접근법에서 금속 라인들 및 비아들을 형성하기 위한 금속(예를 들어, 구리 및 연관된 장벽 및 시드 층들) 피착은 표준 백 엔드 오브 라인(BEOL) 공정에서 전형적으로 이용되는 것일 수 있다. 실시예에서, 후속 제조 동작들에서, ILD 라인들(314)은 결과적 금속 라인들(324) 사이의 에어 갭들을 제공하기 위해 제거될 수 있다.
도 3i의 구조체는 후속 금속 라인/비아 및 ILD 층들을 형성하기 위한 토대로서 후속적으로 이용될 수 있다. 대안적으로, 도 3i의 구조체는, 집적 회로에서의 최종 금속 상호접속부 층을 나타낼 수 있다. 위의 공정 동작들이 대안적인 순서들로 실시될 수 있고, 모든 동작이 수행될 필요는 없고/없거나 부가적 공정 동작들이 실시될 수 있다는 점을 이해할 것이다. 임의의 경우에, 결과적 구조체들은 하부 금속 라인들 상에 직접 중심을 둔 비아들의 제조를 가능하게 한다. 즉, 비아들은 예를 들어, 완벽하지 않은 선택적 에치 공정으로 인해, 하부 금속 라인들보다 넓을 수 있거나, 그보다 좁을 수 있거나, 또는 그와 동일한 두께일 수 있다. 그럼에도 불구하고, 실시예에서, 비아들의 중심들은 금속 라인들의 중심들과 직접 정렬된다(매치 업(match up)). 더구나, 플러그들, 및 비아들을 선택하기 위해 이용되는 ILD는 주요 ILD와 매우 다를 가능성이 있고, 양 방향들에서 완벽히 셀프-정렬될 것이다. 이와 같이, 실시예에서, 그렇지 않으면 용인되어야 할 종래의 리소그래프/듀얼 다마신 패터닝으로 인한 오프셋은, 본 명세서에서 설명되는 결과적 구조체들에 대해서는 고려 요인이 되지 않는다. 도 3i를 다시 참조하면, 그 후, 서브트랙티브 접근법에 의한 셀프-정렬 제조가 이 단계에서 완료될 수 있다. 마찬가지의 방식으로 제조되는 다음 층은 아마도 전체 공정의 개시를 다시 한번 필요로 한다. 대안으로서, 이 단계에서, 부가적인 상호접속부 층들을 제공하기 위해 통상적인 듀얼 또는 싱글 다마신 접근법들과 같은 다른 접근법들이 이용될 수 있다.
전체적으로, 본 발명의 하나 이상의 실시예들에 따라, 본 명세서에서 기술되는 접근법들은 플러그들 및 비아들에 대한 개소들을 선택하기 위해 포토버킷 층간 유전체(ILD)의 이용을 수반한다. 포토버킷 ILD 조성은 일반적으로 표준 ILD와 매우 다르고, 일 실시예에서, 양 방향들에서 완벽히 셀프-정렬된다. 보다 일반적으로, 실시예에서, 본 명세서에 사용되는 용어 "포토버킷"은 에치된 개구들에 형성되는 급속 포토레지스트 또는 e빔 레지스트 또는 다른 감광 물질의 이용을 수반한다. 그러한 일 실시예에서, 스핀 코트 도포에 이어서 개구들 내로의 폴리머의 열적 리플로우가 이용된다. 일 실시예에서, 기존의 포토레지스트 물질로부터 ??처를 제거함으로써 고속 포토레지스트가 제조된다. 다른 실시예에서, 포토버킷들은 에치-백 공정 및/또는 리소그래피/축소/에칭 공정에 의해 형성된다. 포토버킷들은 물질이 감광 스위치로서 작용하는 한은 실제 포토레지스트에 의해 충전될 필요가 없다는 것을 이해할 것이다. 일 실시예에서, 리소그래피는 제거를 위해 선택되는 대응하는 포토버킷들을 노광하기 위해 이용된다. 그러나, 포토버킷들이 광분해 불가 물질들로 둘러싸이므로, 리소그래피 제약들이 완화될 수 있으며, 오정렬 허용 오차가 높아질 수 있다. 더구나, 실시예에서, 예를 들어, 30mJ/cm2로 노광되는 대신에, 그러한 포토버킷들은 예를 들어, 3mJ/cm2로 노광될 수 있다. 통상적으로, 이것은 매우 불량한 임계 치수(CD) 제어 및 거칠기를 초래할 것이다. 그러나, 이 경우에, CD 및 거칠기 제어는, 매우 양호하게 제어 및 정의될 수 있는 포토버킷들에 의해 정의될 것이다. 따라서, 포토버킷 접근법은 차세대 리소그래피 공정들의 처리량을 제한하는 이미징/선량 트레이드오프를 회피하기 위해 이용될 수 있다. 일 실시예에서, 포토버킷들은 포토버킷들을 노광하기 위해 극자외선(EUV) 광의 노광을 받고, 여기서 특정 실시예에 있어서, EUV 노광은 5 내지 15 나노미터의 범위 내이다.
실시예에서, 금속 라인들, ILD 라인들, 또는 하드마스크 라인들에 대한 용어 "격자 구조"는 타이트한 피치의 격자 구조를 지칭하기 위해 사용된다. 그러한 일 실시예에서, 타이트한 피치는 종래의 리소그래피를 통해 직접 달성되지 못한다. 예를 들어, 종래의 리소그래피에 기초하는 패턴이 처음에 형성될 수 있지만, 피치는 이 분야에 공지된 바와 같이, 스페이서 마스크 패터닝의 이용에 의해 2 등분될 수 있다. 더구나, 원래의 피치는 스페이서 마스크 패터닝의 제2 라운드에 의해 4 등분될 수 있다. 따라서, 위에서 기술된 격자형 패턴들은 일정한 피치로 이격되고 일정한 폭을 갖는 금속 라인들, ILD 라인들, 또는 하드마스크 라인들을 가질 수 있다. 패턴은 피치 2 등분 또는 피치 4 등분 접근법에 의해 제조될 수 있다.
실시예에서, 본 설명 전반에서 사용되는 바와 같이, 층간 유전체(ILD) 물질은 유전체 또는 절연성 물질에 의해 구성되거나 또는 그러한 물질의 층을 포함한다. 적절한 유전체 물질들의 예들은, 이에 제한되는 것은 아니지만, 실리콘의 산화물들(예를 들어, 실리콘 이산화물(SiO2)), 도핑된 실리콘 산화물들(doped oxides of silicon), 불화 실리콘 산화물들(fluorinated oxides of silicon), 탄소 도핑된 실리콘 산화물들(carbon doped oxides of silicon), 본 분야에 알려진 다양한 저 유전율(low-k)의 유전체 물질들, 및 이들의 조합을 포함한다. 이러한 층간 유전체 물질은, 예를 들어 CVD(chemical vapor deposition), PVD(physical vapor deposition)와 같은 종래의 기법들에 의해, 또는 다른 피착 방법들에 의해 형성될 수 있다.
실시예에서, 또한 본 설명 전반에서 사용되는 바와 같이, 상호접속부 물질(예를 들어, 금속 라인들 및/또는 비아들)은 하나 이상의 금속 또는 다른 도전성 구조체들에 의해 구성된다. 통상적인 예는 구리와 주변 ILD 물질 사이에 배리어 층들을 포함할 수 있거나 포함하지 않을 수 있는 구조체들 및 구리 라인들의 이용이다. 본 명세서에 사용되는 바와 같이, 금속이라는 용어는 복수의 금속들의 합금들, 스택들, 및 다른 조합들을 포함한다. 예를 들어, 금속 상호접속 라인들은 배리어 층들, 다양한 금속들 또는 합금들의 스택들, 기타 등등을 포함할 수 있다. 상호접속 라인들은 또한 가끔 트레이스들, 배선들, 라인들, 금속, 또는 상호접속부로서 본 분야에서 언급된다.
실시예에서, 본 설명 전반에서 또한 사용되는 바와 같이, 플러그 및/또는 캡 및/또는 하드마스크 물질들은 층간 유전체 물질과는 상이한 유전체 물질들에 의해 구성된다. 일 실시예에서, 이러한 물질들은 희생적일 수 있는 반면에, 층간 유전체 물질들은 최종 구조체 내에 적어도 어느 정도는 보존된다. 어떤 실시예들에서, 플러그 및/또는 캡 및/또는 하드마스크 물질은 실리콘의 질화물(예로서, 실리콘 질화물)의 층 또는 실리콘의 산화물의 층 또는 이들 둘 다 또는 이들의 조합을 포함한다. 다른 적절한 물질들은 탄소 기반 물질들을 포함할 수 있다. 다른 실시예에서, 플러그 및/또는 캡 및/또는 하드마스크 물질은 금속 종들을 포함한다. 예를 들어, 하드마스크, 또는 다른 위에 놓이는 물질은 티타늄 또는 다른 금속의 질화물(예를 들어, 티타늄 질화물)의 층을 포함할 수 있다. 산소와 같은, 잠재적으로 더 적은 양들의 다른 물질들이 이러한 층들 중 하나 이상에 포함될 수 있다. 대안적으로, 이 분야에 공지된 다른 플러그 및/또는 캡 및/또는 하드마스크 물질 층들이 특정 구현에 따라 이용될 수 있다. 플러그 및/또는 캡 및/또는 하드마스크 물질 층들은 CVD, PVD에 의해 또는 다른 피착 방법들에 의해 형성될 수 있다.
위에서 기술되는 층들 및 물질들은 일반적으로 예컨대 집적 회로의 하부 디바이스 층(들)과 같은, 하부 반도체 기판 또는 구조체 상에 또는 그 위에 형성된다는 것을 이해할 것이다. 실시예에서, 하부 반도체 기판은 집적 회로들을 제조하는 데 이용되는 일반적인 작업재 객체(workpiece object)를 나타낸다. 반도체 기판은 종종 실리콘이나 다른 반도체 물질의 웨이퍼 또는 다른 것을 포함한다. 적절한 반도체 기판들은, 이에 제한되는 것은 아니지만, 단결정 실리콘, 다결정 실리콘 및 SOI(silicon on insulator)뿐만 아니라, 다른 반도체 물질들로 형성되는 유사한 기판들을 포함한다. 제조 단계에 따라, 반도체 기판은 종종 트랜지스터들, 집적 회로 등을 포함한다. 기판은 또한 반도체 물질들, 금속들, 유전체들, 도펀트들, 및 반도체 기판들에서 흔히 발견되는 다른 물질들을 포함할 수 있다. 더구나, 위에서 묘사된 구조체들은 하부 저 레벨의 백 엔드 오브 라인(BEOL) 상호접속부 층들 상에 제조될 수 있다.
본 명세서에 개시되는 실시예들은 광범위하게 다양한 타입들의 집적 회로들 및/또는 마이크로전자 디바이스들을 제조하기 위해 이용될 수 있다. 그러한 집적 회로들의 예들은, 이에 제한되는 것은 아니지만, 프로세서들, 칩셋 컴포넌트들, 그래픽 프로세서들, 디지털 신호 프로세서들, 마이크로 컨트롤러들 등을 포함한다. 다른 실시예들에서는, 반도체 메모리가 제조될 수 있다. 또한, 집적 회로들 또는 다른 마이크로전자 디바이스들은 본 분야에 알려진 광범위하게 다양한 전자 디바이스들에 이용될 수 있다. 예를 들어, 컴퓨터 시스템들(예를 들어, 데스크톱, 랩톱, 서버), 셀룰러 폰들, 퍼스널 전자기기, 기타 등등에서, 집적 회로들은 시스템들 내의 버스 및 다른 컴포넌트들과 연결될 수 있다. 예를 들어, 프로세서는 메모리, 칩셋, 기타 등등에 하나 이상의 버스들에 의해 연결될 수 있다. 프로세서, 메모리, 및 칩셋 각각은 본 명세서에 개시된 접근법들을 이용하여 잠재적으로 제조될 수 있다.
도 4는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(400)를 도시한다. 컴퓨팅 디바이스(400)는 보드(402)를 수용한다. 보드(402)는 프로세서(404) 및 적어도 하나의 통신 칩(406)을 포함하는, 그러나 이에 제한되지는 않는, 복수의 컴포넌트들을 포함할 수 있다. 프로세서(404)는 보드(402)에 물리적으로 그리고 전기적으로 결합된다. 어떤 구현들에서, 적어도 하나의 통신 칩(406)도 보드(402)에 물리적으로 그리고 전기적으로 결합된다. 추가적 구현들에서, 통신 칩(406)은 프로세서(404)의 일부이다.
컴퓨팅 디바이스(400)는, 그 응용들에 따라, 보드(402)에 물리적으로 그리고 전기적으로 연결될 수 있거나 또는 연결되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 이에 제한되는 것은 아니지만, 휘발성 메모리(예를 들어, DRAM), 불휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 컴파스, 가속도계, 자이로스코프, 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(compact disk, CD), 디지털 다기능 디스크(digital versatile disk, DVD) 등과 같은) 대용량 저장 디바이스를 포함한다.
통신 칩(406)은 컴퓨팅 디바이스(400)로의 그리고 그로부터의 데이터의 전송을 위한 무선 통신을 가능하게 한다. "무선"이라는 용어 및 그 파생어들은, 비고체 매체를 통한 변조된 전자기 방사(electromagnetic radiation)의 이용을 통하여 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 이 용어는 연관된 디바이스들이 임의의 배선을 포함하지 않는다는 것을 암시하지 않지만, 어떤 실시예들에서 그들은 포함하지 않을 수도 있다. 통신 칩(406)은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(long term evolution, LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들뿐만 아니라, 3G, 4G, 5G, 및 이를 너머서는 것으로서 지정되는 임의의 다른 무선 프로토콜들을 포함한, 이에 제한되지 않는, 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(400)는 복수의 통신 칩들(406)을 포함할 수 있다. 예를 들어, 제1 통신 칩(406)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신에 전용될 수 있고, 제2 통신 칩(406)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신에 전용될 수 있다.
컴퓨팅 디바이스(400)의 프로세서(404)는 프로세서(404) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 어떤 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 셀프-정렬 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(406)은 또한 통신 칩(406) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는, 본 발명의 구현들에 따라 구축되는, 셀프-정렬 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함한다.
추가적 구현들에서, 컴퓨팅 디바이스(400) 내에 수용되는 다른 컴포넌트는, 본 발명의 구현들에 따라 구축되는, 셀프-정렬 비아들 및 플러그들과 같은, 하나 이상의 구조체들을 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(400)는 랩탑, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 단말기(PDA), 울트라 모바일 PC, 휴대 폰, 데스크탑 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 뮤직 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가적 구현들에서, 컴퓨팅 디바이스(400)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 실시예들은 백 엔드 오브 라인(BEOL) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝을 포함한다.
실시예에서, 집적 회로를 위한 상호접속 구조체는 기판 위에 배치되는 상기 상호접속 구조체의 제1 층을 포함하고, 상기 제1 층은 제1 방향에서 교번하는(alternating) 금속 라인들과 유전체 라인들의 제1 격자를 포함한다. 상기 유전체 라인들은 상기 금속 라인들의 최상면보다 높은 최상면을 가진다. 집적 회로는 또한 상기 상호접속 구조체의 상기 제1 층 위에 배치되는 상기 상호접속 구조체의 제2 층을 포함한다. 상기 제2 층은 상기 제1 방향에 대해 수직인 제2 방향에서 교번하는 금속 라인들과 유전체 라인들의 제2 격자를 포함한다. 이 유전체 라인들은 상기 제2 격자의 상기 금속 라인들의 최하면보다 낮은 최하면을 갖는다. 상기 제2 격자의 상기 유전체 라인들은 상기 제1 격자의 상기 유전체 라인들과 오버랩하고 접촉하지만 별개이다. 집적 회로는 또한 상기 제1 격자의 상기 유전체 라인들의 상부들 및 상기 제2 격자의 상기 유전체 라인들의 하부들과 동일 평면에, 상기 제1 격자의 상기 금속 라인들과 상기 제2 격자의 상기 금속 라인들 사이에 배치된 유전체 물질의 영역을 포함한다. 상기 유전체 물질의 영역은 가교된 광분해성 물질에 의해 구성된다.
일 실시예에서, 상기 상호접속 구조체는 상기 제1 격자의 금속 라인을 상기 제2 격자의 금속 라인에 결합하며 그들 사이에 배치된 도전성 비아를 더 포함하고, 상기 도전성 비아는 상기 유전체 물질의 영역과 직접 인접하고 상기 영역과 동일 평면에 있다.
일 실시예에서, 상기 도전성 비아는 상기 제1 격자의 상기 금속 라인의 중심 및 상기 제2 격자의 상기 금속 라인의 중심과 직접 정렬된 중심을 갖는다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들은 제1 유전체 물질에 의해 구성되고, 상기 제2 격자의 상기 유전체 라인들은 상이한 제2 유전체 물질에 의해 구성된다. 상기 제1 및 제2 유전체 물질들은 상기 가교된 광분해성 물질들과 상이하다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들과 상기 제2 격자의 상기 유전체 라인들은 상기 가교된 광분해성 물질들과는 상이한 동일 유전체 물질에 의해 구성된다.
실시예에서, 집적 회로를 위한 상호접속 구조체를 제조하는 방법은 교번하는 금속 라인과 유전체 라인을 포함하는 금속화 구조체를 제1 방향을 갖는 제1 격자에 제공하는 단계를 수반하고, 상기 제1 격자의 각각의 유전체 라인은 각각의 금속 라인의 상면과 본질적으로 동평면인 상면을 가진다. 상기 방법은 또한 상기 제1 격자의 상기 유전체 라인들의 상기 상면 아래에 상기 제1 격자의 상기 금속 라인들을 리세스하여 상기 제1 격자의 리세스된 금속 라인들을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 제1 격자의 상기 유전체 라인들 및 상기 리세스된 금속 라인들 위에 층간 유전체(ILD) 층을 형성하는 단계를 수반하고, 상기 ILD 층은 상기 리세스된 금속 라인들의 부분들을 드러내는, 상기 제1 방향에 대해 수직인 제2 방향에서 제2 격자를 가진다. 상기 방법은 또한 상기 리세스된 금속 라인들 위의 모든 가능한 비아 개소들에 복수의 포토버킷들을 형성하는 단계를 수반한다. 상기 방법은 또한 하나 이상의 비아 개구들을 형성하기 위해 상기 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계를 수반한다. 상기 방법은 또한 후속적으로, 나머지 포토버킷들 모두를 베이킹하는 단계를 수반한다. 상기 방법은 또한 상기 베이킹된 포토버킷들 위에 금속 라인들을 형성하고, 상기 베이킹된 포토버킷들과 동일 평면에 비아들을 형성하는 단계를 수반한다.
일 실시예에서, 상기 ILD 층을 형성하는 단계는, 상기 ILD 층 물질의 패터닝되지 않은 층을 형성하는 단계, 상기 ILD 층 위에 하드마스크 층을 형성하는 단계 - 상기 하드마스크 층은 상기 제2 격자의 패턴을 가짐 -, 및 상기 ILD 층 물질의 상기 패터닝되지 않은 층을 에칭하여 상기 ILD 층에 대한 상기 제2 격자의 패턴을 제공하는 단계를 수반한다.
일 실시예에서, 상기 복수의 포토버킷들을 형성하는 단계는 광분해성 물질의 층을 형성하는 단계를 수반하고, 상기 나머지 포토버킷들을 베이킹하는 단계는 상기 나머지 포토버킷들을 가교시키는 단계를 수반한다.
일 실시예에서, 상기 나머지 포토버킷들을 베이킹하는 단계는 영구적인 ILD 물질을 형성하는 단계를 수반한다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들은 제1 유전체 물질에 의해 구성되고, 상기 ILD 층은 상이한 제2 유전체 물질에 의해 구성된다.
일 실시예에서, 상기 제1 격자의 상기 유전체 라인들 및 상기 ILD 층은 동일 유전체 물질에 의해 구성된다.
일 실시예에서, 상기 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계는, 상기 복수의 포토버킷들을 전부보다 적게 극자외선(EUV) 조사에 노광하는 단계를 수반한다.
실시예에서, 집적 회로를 위한 상호접속 구조체를 제조하는 방법은 ILD 물질 층 위에 제1 하드마스크 층을 형성하는 단계를 수반하고, 상기 제1 하드마스크 층과 상기 ILD 물질 층의 상부는 제1 방향의 제1 격자를 가진다. 상기 방법은 또한 상기 ILD 물질 층 위에 그리고 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계를 수반하고, 상기 제2 하드마스크 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 가진다. 상기 방법은 또한 상기 제1 및 제2 하드마스크 층들의 격자 패턴들에 의해 형성된 개구들에 유전체 물질을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 유전체 물질 상에 제1 복수의 포토버킷들을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 제1 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 대응하는 비-플러그 개소들을 형성하는 단계를 수반하고, 나머지 포토버킷들은 플러그 개소들을 정의한다. 상기 방법은 또한 상기 나머지 포토버킷들에 의해 보호되지 않는 상기 유전체 물질의 부분들을 제거하는 단계를 수반한다. 상기 방법은 또한 모든 가능한 비아 영역들에 제2 복수의 포토버킷들을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 비아 개구들을 형성하는 단계를 수반한다. 상기 방법은 또한 하나 이상의 비아 개구들을 통해 상기 ILD 물질 층을 에칭하여 대응하는 비아 개소들을 형성하는 단계를 수반한다. 상기 방법은 또한 나머지 상기 제1 및 제2 복수의 포토버킷들 모두를 제거하는 단계를 수반한다. 상기 방법은 또한 상기 제2 하드마스크 층을 제거하는 단계를 수반한다. 상기 방법은 또한 하나 이상의 상기 비아 개소들에 대응하여 금속 비아들을 형성하고 상기 금속 비아들 위에 금속 라인들을 형성하는 단계를 수반한다.
일 실시예에서, 상기 제2 하드마스크 층을 형성하는 단계는 탄소-기반 하드마스크 층을 형성하는 단계를 수반하고, 상기 제2 하드마스크 층을 제거하는 단계는 애싱 공정를 이용하는 단계를 수반한다.
일 실시예에서, 상기 방법은 상기 제1 하드마스크 층을 제거하는 단계를 더 수반한다.
일 실시예에서, 상기 제1 복수의 포토버킷들을 전부보다 적게 그리고 상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계는, 극자외선(EUV) 조사에 노광하는 단계를 수반한다.
실시예에서, 집적 회로를 위한 상호접속 구조체를 제조하는 방법은 ILD 물질 층 위에 제1 하드마스크 층을 형성하는 단계를 수반하고, 상기 제1 하드마스크 층은 제1 방향의 제1 격자를 가진다. 상기 방법은 또한 상기 ILD 물질 층 위에, 상기 제1 하드마스크 층과 인터리브되는 제2 하드마스크 층을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 제1 및 제2 하드마스크 층들 위에 하드마스크 캡 층을 형성하는 단계를 수반하고, 상기 하드마스크 캡 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 가진다. 상기 방법은 또한 상기 하드마스크 캡 층을 마스크로서 이용하여 상기 제1 하드마스크 층을 패터닝하여 상기 ILD 물질 층 위에 모든 가능한 비아 영역들을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 모든 가능한 비아 영역들에 제1 복수의 포토버킷들을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 제1 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 비아 개구들을 형성하는 단계를 수반한다. 상기 방법은 또한 하나 이상의 비아 개구들을 통해 상기 ILD 물질 층을 에칭하여 대응하는 비아 개소들을 형성하는 단계를 수반한다. 상기 방법은 또한 나머지 상기 제1 복수의 포토버킷들 모두를 제거하는 단계를 수반한다. 상기 방법은 또한 후속적으로, 상기 비아 개소들 및 나머지 상기 모든 가능한 비아 영역들에 제3 하드마스크 층을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 제1 하드마스크 층의 나머지 부분들을 모두 제거하여 상기 ILD 물질 층 위에 모든 가능한 플러그 영역들을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 모든 가능한 플러그 영역들에 제2 복수의 포토버킷들을 형성하는 단계를 수반한다. 상기 방법은 또한 상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 대응하는 비-플러그 개소들을 형성하는 단계를 수반하고, 나머지 상기 제2 복수의 포토버킷들은 플러그 개소들을 정의한다. 상기 방법은 또한 나머지 상기 제2 복수의 포토버킷들에 의해 보호되지 않는 상기 ILD 물질 층의 부분들을 리세스하는 단계를 수반한다. 상기 방법은 또한 상기 제3 하드마스크 및 나머지 상기 제2 복수의 포토버킷들 모두를 제거하는 단계를 수반한다. 상기 방법은 또한 하나 이상의 상기 비아 개소들에 대응하여 금속 비아들을 형성하고 상기 금속 비아들 위에 금속 라인들을 형성하는 단계를 수반한다.
일 실시예에서, 상기 방법은 상기 모든 가능한 비아 영역들에 제1 복수의 포토버킷들을 형성하는 단계 전에, 상기 하드마스크 캡 층을 제거하는 단계를 더 수반한다.
일 실시예에서, 상기 제3 하드마스크 층을 형성하는 단계는 탄소-기반 하드마스크 층을 형성하는 단계를 수반하고, 상기 제3 하드마스크 층을 제거하는 단계는 애싱 공정를 이용하는 단계를 수반한다.
일 실시예에서, 상기 제1 복수의 포토버킷들을 전부보다 적게 그리고 상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계는, 극자외선(EUV) 조사에 노광하는 단계를 수반한다.

Claims (20)

  1. 집적 회로를 위한 상호접속 구조체로서,
    기판 위에 배치되는 상기 상호접속 구조체의 제1 층 - 상기 제1 층은 제1 방향에서 교번하는(alternating) 금속 라인들과 유전체 라인들의 제1 격자를 포함하고, 상기 유전체 라인들은 상기 금속 라인들의 최상면보다 높은 최상면을 가짐 -; 및
    상기 상호접속 구조체의 상기 제1 층 위에 배치되는 상기 상호접속 구조체의 제2 층 - 상기 제2 층은 상기 제1 방향에 대해 수직인 제2 방향에서 교번하는 금속 라인들과 유전체 라인들의 제2 격자를 포함하고, 상기 유전체 라인들은 상기 제2 격자의 상기 금속 라인들의 최하면보다 낮은 최하면을 갖고, 상기 제2 격자의 상기 유전체 라인들은 상기 제1 격자의 상기 유전체 라인들과 오버랩하고 접촉하지만 별개임 -; 및
    상기 제1 격자의 상기 유전체 라인들의 상부들 및 상기 제2 격자의 상기 유전체 라인들의 하부들과 동일 평면에, 상기 제1 격자의 상기 금속 라인들과 상기 제2 격자의 상기 금속 라인들 사이에 배치된 유전체 물질의 영역 - 상기 유전체 물질의 영역은 가교된(cross-linked) 광분해성 물질을 포함함 -
    을 포함하는, 상호접속 구조체.
  2. 제1항에 있어서, 상기 제1 격자의 금속 라인을 상기 제2 격자의 금속 라인에 결합하며 그들 사이에 배치된 도전성 비아를 더 포함하고, 상기 도전성 비아는 상기 유전체 물질의 영역과 동일 평면에 있는, 상호접속 구조체.
  3. 제2항에 있어서, 상기 도전성 비아는 상기 제1 격자의 상기 금속 라인의 중심 및 상기 제2 격자의 상기 금속 라인의 중심과 직접 정렬된 중심을 갖는, 상호접속 구조체.
  4. 제1항에 있어서, 상기 제1 격자의 상기 유전체 라인들은 제1 유전체 물질을 포함하고, 상기 제2 격자의 상기 유전체 라인들은 상이한 제2 유전체 물질을 포함하고, 상기 제1 및 제2 유전체 물질들은 상기 가교된 광분해성 물질과 상이한, 상호접속 구조체.
  5. 제1항에 있어서, 상기 제1 격자의 상기 유전체 라인들과 상기 제2 격자의 상기 유전체 라인들은 상기 가교된 광분해성 물질과는 상이한 동일 유전체 물질을 포함하는, 상호접속 구조체.
  6. 집적 회로를 위한 상호접속 구조체를 제조하는 방법으로서,
    교번하는 금속 라인과 유전체 라인을 포함하는 금속화 구조체를 제1 방향을 갖는 제1 격자에 제공하는 단계 - 상기 제1 격자의 각각의 유전체 라인은 각각의 금속 라인의 상면과 본질적으로 동평면인 상면을 가짐 -;
    상기 제1 격자의 상기 유전체 라인들의 상기 상면 아래에 상기 제1 격자의 상기 금속 라인들을 리세스하여 상기 제1 격자의 리세스된 금속 라인들을 형성하는 단계;
    상기 제1 격자의 상기 유전체 라인들 및 상기 리세스된 금속 라인들 위에 층간 유전체(ILD) 층을 형성하는 단계 - 상기 ILD 층은 상기 리세스된 금속 라인들의 부분들을 드러내는, 상기 제1 방향에 대해 수직인 제2 방향의 제2 격자를 가짐 -;
    상기 리세스된 금속 라인들 위의 모든 가능한 비아 개소들에 복수의 포토버킷들을 형성하는 단계;
    하나 이상의 비아 개구들을 형성하기 위해 상기 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계; 및 후속적으로,
    나머지 포토버킷들 모두를 베이킹하는 단계; 및
    상기 베이킹된 포토버킷들 위에 금속 라인들을 형성하고, 상기 베이킹된 포토버킷들과 동일 평면에 비아들을 형성하는 단계를 포함하는, 방법.
  7. 제6항에 있어서, 상기 ILD 층을 형성하는 단계는,
    상기 ILD 층 물질의 패터닝되지 않은 층을 형성하는 단계;
    상기 ILD 층 위에 하드마스크 층을 형성하는 단계 - 상기 하드마스크 층은 상기 제2 격자의 패턴을 가짐 -; 및
    상기 ILD 층 물질의 상기 패터닝되지 않은 층을 에칭하여 상기 ILD 층에 대한 상기 제2 격자의 패턴을 제공하는 단계를 포함하는, 방법.
  8. 제6항에 있어서, 상기 복수의 포토버킷들을 형성하는 단계는 광분해성 물질의 층을 형성하는 단계를 포함하고, 상기 나머지 포토버킷들을 베이킹하는 단계는 상기 나머지 포토버킷들을 가교시키는 단계를 포함하는, 방법.
  9. 제6항에 있어서, 상기 나머지 포토버킷들을 베이킹하는 단계는 영구적인 ILD 물질을 형성하는 단계를 포함하는, 방법.
  10. 제6항에 있어서,
    상기 제1 격자의 상기 유전체 라인들은 제1 유전체 물질을 포함하고, 상기 ILD 층은 상이한 제2 유전체 물질을 포함하는, 방법.
  11. 제6항에 있어서, 상기 제1 격자의 상기 유전체 라인들 및 상기 ILD 층은 동일 유전체 물질을 포함하는, 방법.
  12. 제6항에 있어서, 상기 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계는, 상기 복수의 포토버킷들을 전부보다 적게 극자외선(EUV) 조사에 노광하는 단계를 포함하는, 방법.
  13. 집적 회로를 위한 상호접속 구조체를 제조하는 방법으로서,
    ILD 물질 층 위에 제1 하드마스크 층을 형성하는 단계 - 상기 제1 하드마스크 층과 상기 ILD 물질 층의 상부는 제1 방향의 제1 격자를 가짐 -;
    상기 ILD 물질 층 위에 그리고 상기 제1 하드마스크 층 위에 제2 하드마스크 층을 형성하는 단계 - 상기 제2 하드마스크 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 가짐 -;
    상기 제1 및 제2 하드마스크 층들의 격자 패턴들에 의해 형성된 개구들에 유전체 물질을 형성하는 단계;
    상기 유전체 물질 상에 제1 복수의 포토버킷들을 형성하는 단계;
    상기 제1 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 대응하는 비-플러그 개소들을 형성하는 단계 - 나머지 포토버킷들은 플러그 개소들을 정의함 -;
    상기 나머지 포토버킷들에 의해 보호되지 않는 상기 유전체 물질의 부분들을 제거하는 단계;
    모든 가능한 비아 영역들에 제2 복수의 포토버킷들을 형성하는 단계;
    상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 비아 개구들을 형성하는 단계;
    하나 이상의 비아 개구들을 통해 상기 ILD 물질 층을 에칭하여 대응하는 비아 개소들을 형성하는 단계;
    나머지 상기 제1 및 제2 복수의 포토버킷들 모두를 제거하는 단계;
    상기 제2 하드마스크 층을 제거하는 단계; 및
    하나 이상의 상기 비아 개소들에 대응하여 금속 비아들을 형성하고 상기 금속 비아들 위에 금속 라인들을 형성하는 단계를 포함하는, 방법.
  14. 제13항에 있어서, 상기 제2 하드마스크 층을 형성하는 단계는 탄소-기반 하드마스크 층을 형성하는 단계를 포함하고, 상기 제2 하드마스크 층을 제거하는 단계는 애싱 공정를 이용하는 단계를 포함하는, 방법.
  15. 제13항에 있어서, 상기 제1 하드마스크 층을 제거하는 단계를 더 포함하는, 방법.
  16. 제13항에 있어서, 상기 제1 복수의 포토버킷들을 전부보다 적게 그리고 상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계는, 극자외선(EUV) 조사에 노광하는 단계를 포함하는, 방법.
  17. 집적 회로를 위한 상호접속 구조체를 제조하는 방법으로서,
    ILD 물질 층 위에 제1 하드마스크 층을 형성하는 단계 - 상기 제1 하드마스크 층은 제1 방향의 제1 격자를 가짐 -;
    상기 ILD 물질 층 위에, 상기 제1 하드마스크 층과 인터리브되는 제2 하드마스크 층을 형성하는 단계;
    상기 제1 및 제2 하드마스크 층들 위에 하드마스크 캡 층을 형성하는 단계 - 상기 하드마스크 캡 층은 상기 제1 방향에 수직인 제2 방향의 제2 격자를 가짐 -;
    상기 하드마스크 캡 층을 마스크로서 이용하여 상기 제1 하드마스크 층을 패터닝하여 상기 ILD 물질 층 위에 모든 가능한 비아 영역들을 형성하는 단계;
    상기 모든 가능한 비아 영역들에 제1 복수의 포토버킷들을 형성하는 단계;
    상기 제1 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 비아 개구들을 형성하는 단계;
    하나 이상의 비아 개구들을 통해 상기 ILD 물질 층을 에칭하여 대응하는 비아 개소들을 형성하는 단계;
    나머지 상기 제1 복수의 포토버킷들 모두를 제거하는 단계; 및 후속적으로,
    상기 비아 개소들 및 나머지 상기 모든 가능한 비아 영역들에 제3 하드마스크 층을 형성하는 단계;
    상기 제1 하드마스크 층의 나머지 부분들을 모두 제거하여 상기 ILD 물질 층 위에 모든 가능한 플러그 영역들을 형성하는 단계;
    상기 모든 가능한 플러그 영역들에 제2 복수의 포토버킷들을 형성하는 단계;
    상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하여 하나 이상의 대응하는 비-플러그 개소들을 형성하는 단계 - 나머지 상기 제2 복수의 포토버킷들은 플러그 개소들을 정의함 -;
    나머지 상기 제2 복수의 포토버킷들에 의해 보호되지 않는 상기 ILD 물질 층의 부분들을 리세스하는 단계;
    상기 제3 하드마스크 및 나머지 상기 제2 복수의 포토버킷들 모두를 제거하는 단계; 및
    하나 이상의 상기 비아 개소들에 대응하여 금속 비아들을 형성하고 상기 금속 비아들 위에 금속 라인들을 형성하는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 모든 가능한 비아 영역들에 제1 복수의 포토버킷들을 형성하는 단계 전에, 상기 하드마스크 캡 층을 제거하는 단계를 더 포함하는, 방법.
  19. 제17항에 있어서, 상기 제3 하드마스크 층을 형성하는 단계는 탄소-기반 하드마스크 층을 형성하는 단계를 포함하고, 상기 제3 하드마스크 층을 제거하는 단계는 애싱 공정를 이용하는 단계를 포함하는, 방법.
  20. 제17항에 있어서, 상기 제1 복수의 포토버킷들을 전부보다 적게 그리고 상기 제2 복수의 포토버킷들을 전부보다 적게 노광, 현상, 및 제거하는 단계는, 극자외선(EUV) 조사에 노광하는 단계를 포함하는, 방법.
KR1020167012980A 2013-12-18 2014-11-05 백 엔드 오브 라인(ｂｅｏｌ) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝 KR102280070B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/133,385 US9236342B2 (en) 2013-12-18 2013-12-18 Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US14/133,385 2013-12-18
PCT/US2014/064154 WO2015094501A1 (en) 2013-12-18 2014-11-05 Self-aligned via and plug patterning with photobuckets for back end of line (beol) interconnects

Publications (2)

Publication Number Publication Date
KR20160098194A true KR20160098194A (ko) 2016-08-18
KR102280070B1 KR102280070B1 (ko) 2021-07-22

Family

ID=53369422

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020167012980A KR102280070B1 (ko) 2013-12-18 2014-11-05 백 엔드 오브 라인(ｂｅｏｌ) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝

Country Status (6)

Country Link
US (2) US9236342B2 (ko)
EP (1) EP3084822A4 (ko)
KR (1) KR102280070B1 (ko)
CN (2) CN110223911B (ko)
TW (2) TWI544549B (ko)
WO (1) WO2015094501A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094580B2 (en) 2019-10-01 2021-08-17 International Business Machines Corporation Structure and method to fabricate fully aligned via with reduced contact resistance

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3050087B1 (en) * 2013-09-27 2020-04-29 Intel Corporation Subtractive self-aligned via and plug patterning for back end of line (beol) interconnects
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects
US9324650B2 (en) * 2014-08-15 2016-04-26 International Business Machines Corporation Interconnect structures with fully aligned vias
KR102460463B1 (ko) * 2015-06-22 2022-10-31 인텔 코포레이션 BEOL(Back End of Line) 인터커넥트를 위한 상향식 가교 결합을 사용하는 유전체에 의한 이미지 톤 반전
KR102423220B1 (ko) * 2015-06-26 2022-07-20 인텔 코포레이션 감산적으로 패터닝된 자기 정렬된 상호접속부들, 플러그들, 및 비아들을 위한 텍스타일 패터닝
US9793164B2 (en) 2015-11-12 2017-10-17 Qualcomm Incorporated Self-aligned metal cut and via for back-end-of-line (BEOL) processes for semiconductor integrated circuit (IC) fabrication, and related processes and devices
US10490416B2 (en) 2015-11-16 2019-11-26 Intel Corporation Structures and methods for improved lithographic processing
WO2017105445A1 (en) * 2015-12-16 2017-06-22 Intel Corporation Grid self-aligned metal via processing schemes for back end of line (beol) interconnects and structures resulting therefrom
US10770291B2 (en) * 2015-12-21 2020-09-08 Intel Corporation Methods and masks for line end formation for back end of line (BEOL) interconnects and structures resulting therefrom
US10319625B2 (en) 2015-12-22 2019-06-11 Intel Corporation Metal via processing schemes with via critical dimension (CD) control for back end of line (BEOL) interconnects and the resulting structures
US10269697B2 (en) 2015-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
CN108780777B (zh) * 2016-02-02 2023-02-17 东京毅力科创株式会社 利用选择性沉积对金属和通孔进行自对准
WO2017171760A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Self-aligned via below subtractively patterned interconnect
WO2017204820A1 (en) 2016-05-27 2017-11-30 Intel Corporation Damascene plug and tab patterning with photobuckets for back end of line (beol) spacer-based interconnects
CN109075121B (zh) 2016-05-27 2023-10-13 太浩研究有限公司 用于半导体结构的后端线金属化层及其制造方法
US9773700B1 (en) 2016-06-08 2017-09-26 International Business Machines Corporation Aligning conductive vias with trenches
WO2018004699A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Lined photobucket structure for back end of line (beol) interconnect formation
US9607893B1 (en) 2016-07-06 2017-03-28 Globalfoundries Inc. Method of forming self-aligned metal lines and vias
US11171043B2 (en) * 2016-09-30 2021-11-09 Intel Corporation Plug and trench architectures for integrated circuits and methods of manufacture
US11527433B2 (en) 2016-09-30 2022-12-13 Intel Corporation Via and plug architectures for integrated circuit interconnects and methods of manufacture
US10892184B2 (en) 2016-09-30 2021-01-12 Intel Corporation Photobucket floor colors with selective grafting
US9953865B1 (en) 2016-10-26 2018-04-24 International Business Machines Corporation Structure and method to improve FAV RIE process margin and electromigration
US10879120B2 (en) * 2016-11-28 2020-12-29 Taiwan Semiconductor Manufacturing Self aligned via and method for fabricating the same
US11251072B2 (en) 2016-12-23 2022-02-15 Intel Corporation Differential hardmasks for modulation of electrobucket sensitivity
US11232980B2 (en) * 2016-12-23 2022-01-25 Intel Corporation Bottom-up fill dielectric materials for semiconductor structure fabrication and their methods of fabrication
DE112016007542T5 (de) 2016-12-23 2019-09-12 Intel Corporation Fortschrittliche Lithographie und selbstorganisierende Vorrichtungen
US10181420B2 (en) * 2017-02-06 2019-01-15 Globalfoundries Inc. Devices with chamfer-less vias multi-patterning and methods for forming chamfer-less vias
WO2018169538A1 (en) * 2017-03-16 2018-09-20 Intel Corporation Photoresist with electron-activated photosensitizers for confined patterning lithography
US10727045B2 (en) * 2017-09-29 2020-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing a semiconductor device
KR102435522B1 (ko) 2018-03-27 2022-08-23 삼성전자주식회사 집적회로 장치 및 그 제조 방법
US10395986B1 (en) 2018-05-30 2019-08-27 International Business Machines Corporation Fully aligned via employing selective metal deposition
US10935799B2 (en) * 2018-10-23 2021-03-02 Applied Materials, Inc. Optical component having depth modulated angled gratings and method of formation
US10840240B2 (en) * 2018-10-24 2020-11-17 Micron Technology, Inc. Functional blocks implemented by 3D stacked integrated circuit
US11101175B2 (en) 2018-11-21 2021-08-24 International Business Machines Corporation Tall trenches for via chamferless and self forming barrier
US11563107B2 (en) 2019-03-22 2023-01-24 Intel Corporation Method of contact patterning of thin film transistors for embedded DRAM using a multi-layer hardmask
US10915690B2 (en) 2019-04-12 2021-02-09 International Business Machines Corporation Via design optimization to improve via resistance
US11037821B2 (en) 2019-05-01 2021-06-15 Globalfoundries U.S. Inc. Multiple patterning with self-alignment provided by spacers
US11062943B2 (en) 2019-08-09 2021-07-13 International Business Machines Corporation Top via interconnects with wrap around liner
US11139202B2 (en) 2019-09-27 2021-10-05 International Business Machines Corporation Fully aligned top vias with replacement metal lines
US11302573B2 (en) 2019-10-04 2022-04-12 International Business Machines Corporation Semiconductor structure with fully aligned vias
US11244860B2 (en) 2019-10-22 2022-02-08 International Business Machines Corporation Double patterning interconnect integration scheme with SAV
US11264276B2 (en) 2019-10-22 2022-03-01 International Business Machines Corporation Interconnect integration scheme with fully self-aligned vias
US11508617B2 (en) * 2019-10-24 2022-11-22 Applied Materials, Inc. Method of forming interconnect for semiconductor device
US11139201B2 (en) 2019-11-04 2021-10-05 International Business Machines Corporation Top via with hybrid metallization
US11282768B2 (en) 2019-11-08 2022-03-22 International Business Machines Corporation Fully-aligned top-via structures with top-via trim
US11201112B2 (en) 2020-01-22 2021-12-14 International Business Machines Corporation Fully-aligned skip-vias
US11257677B2 (en) 2020-01-24 2022-02-22 Applied Materials, Inc. Methods and devices for subtractive self-alignment
US11361987B2 (en) 2020-05-14 2022-06-14 International Business Machines Corporation Forming decoupled interconnects
US11984317B2 (en) * 2020-06-01 2024-05-14 Intel Corporation EUV patterning methods, structures, and materials

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020006730A1 (en) * 2000-06-22 2002-01-17 Mitsubishi Denki Kabushiki Kaisha Fine pattern formation method and semiconductor device or liquid crystal device manufacturing method employing this method
US6365504B1 (en) * 1999-10-15 2002-04-02 Tsmc-Acer Semiconductor Manufacturing Corporation Self aligned dual damascene method
US20090200683A1 (en) * 2008-02-13 2009-08-13 International Business Machines Corporation Interconnect structures with partially self aligned vias and methods to produce same
KR20100079948A (ko) * 2008-12-31 2010-07-08 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US7939445B1 (en) * 2007-03-16 2011-05-10 Marvell International Ltd. High density via and metal interconnect structures, and methods of forming the same
US20120302057A1 (en) * 2011-05-27 2012-11-29 International Business Machines Corporation Self aligning via patterning
KR20130124861A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 패턴 형성 방법

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005150493A (ja) * 2003-11-18 2005-06-09 Sony Corp 半導体装置の製造方法
US7601566B2 (en) * 2005-10-18 2009-10-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7956421B2 (en) * 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9009641B2 (en) * 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7459792B2 (en) 2006-06-19 2008-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Via layout with via groups placed in interlocked arrangement
US7700466B2 (en) * 2007-07-26 2010-04-20 International Business Machines Corporation Tunneling effect transistor with self-aligned gate
KR101469098B1 (ko) * 2008-11-07 2014-12-04 삼성전자주식회사 반도체 메모리 소자의 커패시터 형성방법
DE102009047873B4 (de) * 2009-09-30 2018-02-01 GLOBALFOUNDRIES Dresden Module One Ltd. Liability Company & Co. KG Optischer Signalaustausch in einem Halbleiterbauelement unter Anwendung monolithischer optoelektronischer Komponenten
US8267583B2 (en) * 2009-10-19 2012-09-18 Oracle America, Inc. Three-dimensional macro-chip including optical interconnects
JP2011129737A (ja) * 2009-12-18 2011-06-30 Toshiba Corp 半導体記憶装置の製造方法及び半導体記憶装置
US8222140B2 (en) * 2009-12-23 2012-07-17 Intel Corporation Pitch division patterning techniques
KR20120094339A (ko) * 2011-02-16 2012-08-24 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8445347B2 (en) * 2011-04-11 2013-05-21 Sandisk Technologies Inc. 3D vertical NAND and method of making thereof by front and back side processing
US8530350B2 (en) * 2011-06-02 2013-09-10 Micron Technology, Inc. Apparatuses including stair-step structures and methods of forming the same
US8614144B2 (en) * 2011-06-10 2013-12-24 Kabushiki Kaisha Toshiba Method for fabrication of interconnect structure with improved alignment for semiconductor devices
KR101883294B1 (ko) * 2012-03-28 2018-07-30 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법
US8813012B2 (en) * 2012-07-16 2014-08-19 Synopsys, Inc. Self-aligned via interconnect using relaxed patterning exposure
EP3050087B1 (en) * 2013-09-27 2020-04-29 Intel Corporation Subtractive self-aligned via and plug patterning for back end of line (beol) interconnects
US9236342B2 (en) * 2013-12-18 2016-01-12 Intel Corporation Self-aligned via and plug patterning with photobuckets for back end of line (BEOL) interconnects
US9041217B1 (en) * 2013-12-18 2015-05-26 Intel Corporation Self-aligned via patterning with multi-colored photobuckets for back end of line (BEOL) interconnects

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6365504B1 (en) * 1999-10-15 2002-04-02 Tsmc-Acer Semiconductor Manufacturing Corporation Self aligned dual damascene method
US20020006730A1 (en) * 2000-06-22 2002-01-17 Mitsubishi Denki Kabushiki Kaisha Fine pattern formation method and semiconductor device or liquid crystal device manufacturing method employing this method
US7939445B1 (en) * 2007-03-16 2011-05-10 Marvell International Ltd. High density via and metal interconnect structures, and methods of forming the same
US20090200683A1 (en) * 2008-02-13 2009-08-13 International Business Machines Corporation Interconnect structures with partially self aligned vias and methods to produce same
KR20100079948A (ko) * 2008-12-31 2010-07-08 삼성전자주식회사 블록 공중합체를 이용한 미세 패턴 형성 방법
US20120302057A1 (en) * 2011-05-27 2012-11-29 International Business Machines Corporation Self aligning via patterning
KR20130124861A (ko) * 2012-05-07 2013-11-15 삼성전자주식회사 패턴 형성 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11094580B2 (en) 2019-10-01 2021-08-17 International Business Machines Corporation Structure and method to fabricate fully aligned via with reduced contact resistance

Also Published As

Publication number Publication date
CN110223911A (zh) 2019-09-10
EP3084822A1 (en) 2016-10-26
KR102280070B1 (ko) 2021-07-22
US9553018B2 (en) 2017-01-24
TWI544549B (zh) 2016-08-01
TWI646601B (zh) 2019-01-01
TW201532146A (zh) 2015-08-16
EP3084822A4 (en) 2017-08-30
WO2015094501A1 (en) 2015-06-25
US20160104642A1 (en) 2016-04-14
US9236342B2 (en) 2016-01-12
CN105745745B (zh) 2019-06-18
CN105745745A (zh) 2016-07-06
CN110223911B (zh) 2023-06-06
TW201717280A (zh) 2017-05-16
US20150171010A1 (en) 2015-06-18

Similar Documents

Publication Publication Date Title
KR102280070B1 (ko) 백 엔드 오브 라인(ｂｅｏｌ) 상호접속부들을 위한 포토버킷들을 이용한 셀프-정렬 비아 및 플러그 패터닝
KR102167351B1 (ko) 라인 백엔드(Back End of Line)(BEOL) 상호접속을 위한 삭감 자기 정렬 비아 및 플러그 패터닝
KR102367996B1 (ko) Beol(back end of line) 상호접속의 제조시의 오버레이 개선을 위한 대각선 하드마스크
KR102281062B1 (ko) 백 엔드 오브 라인(beol) 상호접속부들을 위한 멀티-컬러 포토버킷들을 이용한 셀프-정렬 비아 패터닝
US20210050261A1 (en) Subtractive plug and tab patterning with photobuckets for back end of line (beol) spacer-based interconnects
US11373900B2 (en) Damascene plug and tab patterning with photobuckets

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right