KR20160097871A - 고속직렬데이터수신장치 - Google Patents

Abstract

본 발명의 바람직한 일 실시예로서, 고속직렬데이터수신장치는 직렬클락(Serial clock)을 병렬클락(Parallel clock)으로 변환하는 클락변환부, 직렬데이터(Serial data) 패킷을 N 개의 병렬데이터(Parallel data) 패킷으로 변환 및 출력하는 데이터변환부, 상기 병렬데이터 패킷과 상기 병렬클락의 동기화 신호를 검출하는 동기화신호검출부;및 상기 병렬클락 간의 클락오차(clock skew)를 검출하고 보상하는 오차보상부;를 포함한다.

Description

고속직렬데이터수신장치{High-speed serial data receiving apparatus}

본 발명은 디시리얼라이저에 관한 것으로서, 보다 상세하게는 외부로부터 입력되는 데이터 패킷과 이 데이터 패킷을 복원하기 위한 클럭 신호 간의 위상오차로 인하여 입력되는 데이터 패킷의 데이터 비트의 손실을 방지할 수 있는 디시리얼라이저에 관한 것이다.

전자회로 시스템들 간의 데이터 통신방식은 크게 병렬 통신방식과 직렬 통신방식으로 나눌 수 있다. 병렬 통신방식은 데이터 비트를 바이트 단위로 송수신하는 통신방식이다. 직렬 통신방식은 데이터 비트를 비트단위로 송수신하는 통신방식이다.

최근에는 메모리, 이미지 센서 등의 기술이 발전함에 따라, 외부 인터페이스로부터 수신하는 직렬 데이터의 양이 많아지면서, 직렬 클락의 속도도 빨라지고 있다. 그러나, 고속직렬데이터 수신기의 클락의 속도가 빨라지면, 소모전력도 이에 비례하여 증가하게 된다. 그러나, 소모전력의 증가에 따라 발생하는 열로 인해 고속직렬데이터 수신기의 동작이 원활하지 못한 문제가 발생되고 있다.

이러한 문제점을 해결하기 위해서는 고속 직렬 클락의 클락 속도를 낮춰야 하지만, 직렬 데이터를 빠른 전송속도로 전송하기 위해서는 여전히 빠른 클락 속도가 요구되는 기술적인 모순이 발생한다.

KR 2007-0053403

본 발명의 바람직한 일 실시예에서는 고속직렬 클락의 고속화로 야기되는 문제점을 해결하기 위하여, 수신한 고속직렬클락 및 직렬 데이터 패킷을 각각 병렬화 하고, 병렬 클락 및 병렬 데이터 패킷의 동기화와 오류를 보상하여 고속 클락에 의한 전력소모, 열 발생 등의 문제를 해결하고자 한다.

본 발명의 바람직한 일 실시예로서, 고속직렬데이터수신장치는 직렬클락(Serial clock)을 병렬클락(Parallel clock)으로 변환하는 클락변환부, 직렬데이터(Serial data) 패킷을 N 개의 병렬데이터(Parallel data) 패킷으로 변환 및 출력하는 데이터변환부, 상기 병렬데이터 패킷과 상기 병렬클락의 동기화 신호를 검출하는 동기화신호검출부;및 상기 병렬클락 간의 클락오차(clock skew)를 검출하고 보상하는 오차보상부;를 포함한다.

본 발명의 바람직한 일 실시예로서, 고속직렬데이터수신장치는 수신한 고속직렬클락 및 직렬 데이터 패킷을 각각 병렬화 하고, 병렬 클락 및 병렬 데이터 패킷의 동기화와 오류를 보상하여 고속 클락에 의한 전력소모, 열 발생 등의 문제를 해결하

도 1 은 본 발명의 바람직한 일 실시예로서, 고속직렬데이터수신장치의 내부 구성을 도시한다.
도 2 는 본 발명의 바람직한 일 실시예로서, 클락변환부의 내부 구성을 도시한다.
도 3 은 본 발명의 바람직한 일 실시예로서, 데이터변환부에서 DDR 또는 SDR 디시리얼라이저를 이용하는 경우 병렬데이터 패킷의 출력의 일 예를 도시한다.
도 4 는 본 발명의 바람직한 일 실시예로서, 데이터변환부에서 이용하는 SDR 디시리얼라이저의 내부 구성을 도시한다.
도 5 는 본 발명의 바람직한 일 실시예로서, 데이터변환부에서 이용하는 DDR 디시리얼라이저의 내부 구성을 도시한다.
도 6 은 본 발명의 바람직한 일 실시예로서, 동기화신호검출부에서 sync를 검출하는 일 예를 도시한다.
도 7 은 본 발명의 바람직한 일 실시예로서, 동기화신호검출부에서 동기화 코드와 병렬 데이터 패킷을 비교하는 일 실시예를 도시한다.
도 8 은 본 발명의 바람직한 일 실시예로서, 오차보상부에서 오차를 보상하는 일 실시예를 도시한다.
도 9 는 본 발명의 바람직한 일 실시예로서, 신호재정렬부의 내부 구성도를 도시한다.

이하 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명한다. 하기의 설명 및 첨부된 도면은 본 발명에 따른 동작을 이해하기 위한 것이며, 본 기술 분야의 통상의 기술자가 용이하게 구현할 수 있는 부분은 생략될 수 있다.

또한 본 명세서 및 도면은 본 발명을 제한하기 위한 목적으로 제공된 것은 아니고, 본 발명의 범위는 청구의 범위에 의하여 정해져야 한다. 본 명세서에서 사용된 용어들은 본 발명을 가장 적절하게 표현할 수 있도록 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 한다.

도 1 은 본 발명의 바람직한 일 실시예로서, 고속직렬데이터수신장치의 내부 구성을 도시한다.

고속직렬데이터수신장치(100)는 고속 직렬통신 데이터를 병렬로 변환하며, 센서, 메모리, 고속 외부인터페이스 등을 포함하는 각종 직렬인터페이스에서 이용할 수 있다. 고속직렬데이터수신장치(100)는 직렬데이터 패킷을 N 개의 병렬데이터 패킷으로 변환하고, 직렬 클락을 병렬클락으로 변환한 후, 병렬데이터패킷 간의 sync를 검출하고 sync를 검출하는 과정에서 검출된 오차를 보상하여, 병렬클락에 동기를 맞춰 출력한다.

고속직렬데이터수신장치(100)는 데이터변환부(110), 클락변환부(120), 동기화신호검출부(130), 오차보상부(140) 및 신호재정렬부(150)를 포함한다.

데이터변환부(110)는 직렬클락(S102) 및 직렬데이터(Serial data) 패킷(S101)을 입력받아 직렬데이터(S101)를 N 개의 병렬데이터(Parallel data) 패킷(S110)으로 변환하여 출력한다.

본 발명의 바람직한 일 실시예로서, 데이터변환부(110)는 도 4의 일 실시예와 같은 SDR 방식의 디시리얼라이저 또는 도 5의 일 실시예와 같은 DDR 방식의 디시리얼라이저를 이용하여 직렬데이터 패킷(S101)을 도 3 과 같은 N 개의 병렬데이터 패킷으로(도 3, S350) 생성할 수 있다. 상세한 설명은 도 4 및 5에서 기술하기로 한다.

클락변환부(120)는 직렬클락(Serial clock)(S102)을 입력받아 병렬클락(Parallel clock)(S120)으로 변환하도록 동작한다. 일 예로, 클락변환부(120)는 입력받은 직렬클락(Serial clock)(S102)을 받아서 시그널링(Signaling)기법에 따라 SDR(Single Data Rate) 일 경우 1/N, DDR (Double Data Rate) 일 경우 2/N만큼 느린 병렬클락(Parallel clock)(S120)으로 출력한다. 클락변환부(120)의 내부 구성도는 도 2를 참고한다.

데이터변환부(110)에서 출력한 N 개의 병렬데이터 패킷(S110)은 Sync가 검출되지 않은 출력이기 때문에, 1~N 비트 중 어느 비트에서 데이터가 시작되는지 알기가 어렵다. 이러한 문제를 해결하기 위해 동기화신호검출부(130)는 데이터변환부(110)에서 출력한 N 개의 병렬데이터 패킷(S110)과 클락변환부(120)에서 출력한 병렬클락(S120)을 수신하여 기설정된 Sync code와 일치하는지를 판단하여, 상기 Sync code와 일치하는 병렬데이터 패킷을 기초로 동기화 신호를 검출한다. 동기화신호검출부(130)의 내부 구성도는 도 6을 참고한다.

도 2 는 본 발명의 바람직한 일 실시예로서, 클락변환부의 내부 구성을 도시한다. 클락변환부(200)는 카운터(121)와 플립플랍(122)을 포함한다. 카운터(121)에서 SDR(Single Data Rate) 또는 DDR(Double Data Rate) 중 하나를 선택한 선택신호 값(S200)과 직렬클락(Serial clock)(S102)을 입력값으로 수신한다. 플립플랍(122)는 카운터(121)의 출력값과 직렬클락을 입력값으로 수신하여 병렬클락(Parallel clock)을 출력한다. 카운터(121)에서는 SDR(Single Data Rate) 또는 DDR(Double Data Rate) 신호값에 따라 N/2번 또는 4/N번의 카운트 값마다 플립플랍(122) 값을 반전시켜 병렬클락을 출력한다.

도 3 은 본 발명의 바람직한 일 실시예로서, 데이터변환부에서 DDR 또는 SDR 디시리얼라이저를 이용하는 경우 병렬데이터 패킷의 출력의 일 예를 도시한다. 데이터변환부(110)는 직렬데이터(S320 또는 S340) 입력과 직렬클락(S310 또는 S330) 및 병렬 클락을 입력받아 N 개의 병렬데이터(S350)를 출력한다.

데이터변환부(도 1, 110)에서 도 4 와 같은 SDR 디시리얼라이저(110)를 이용하는 경우, 직렬데이터(Serial Data)(S340)는 직렬클락(Serial Clock)(S330)의 상승 에지(S331)마다 샘플링되어 N비트만큼 레지스터에 저장되어 있다가, 병렬클락(Parallel Clock)의 상승에지에 맞추어 병렬클락에 동기화된 병렬데이터를 출력한다.

도 5 는 본 발명의 바람직한 일 실시예로서, 데이터변환부에서 이용하는 DDR 디시리얼라이저의 내부 구성을 도시한다.

데이터변환부(도 1, 110)에서 DDR 방식의 디시리얼라이저(500)를 이용하는 경우, 직렬데이터(Serial Data)는 직렬클락(Serial Clock)의 상승 에지(Rising Edge)와 하강 에지(Falling Edge)마다 샘플링되어 N비트만큼 레지스터에 저장되어 있다가, 병렬클락(Parallel Clock)의 상승에지에 맞추어 병렬클락에 동기화된 병렬데이터를 출력한다.

도 6 은 본 발명의 바람직한 일 실시예로서, 동기화신호검출부에서 sync를 검출하는 일 예를 도시한다.

동기화신호검출부(130)는 N비트 쉬프트레지스터(Shifted out register)(610)와 N 개의 비교기(620)를 포함한다. 동기화신호검출부(130)는 N비트 쉬프트레지스터(Shifted out register)(610)를 이용하여 병렬데이터 패킷을 1 비트씩 순차적으로 최대 N 비트까지 이동(shift)시키고, 1비트에서 N비트까지 이동시킨 각각의 병렬데이터 패킷(S601, S602, S603)이 기설정된 Sync code(S600)와 일치하는지를 판단하여, Sync code(S600)와 일치하는 병렬데이터 패킷을 기초로 동기화 신호를 검출한다.

동기화신호검출부(130)에 입력된 병렬 데이터 패킷은 N비트 쉬프트레지스터(Shifted out register)(610)을 거치면서 도 7과 같이 N개의 출력으로 변환된다(S710, S711, S712). 동기화신호검출부(130)는 N비트 쉬프트레지스터(Shifted out register)(610)를 이용하여 병렬데이터 패킷을 1 비트씩 순차적으로 0에서 (N-1)비트까지 최대 N 비트만큼 이동하고, 각 출력을 기설정된 sync code와 비교한다.

바람직한 일 실시예로서, 도 6 및 7의 Shifted out[2:N+1] 출력(S6002)에 연결된 Comparator에서 비교 결과가 True로 표시될 것이다. 오차보상부(800)에서는 도 8에 도시된 바와 같이, 동기화신호검출부(도 6, 130 참고)의 비교기에서 출력된 N개의 비교값(S801, S802, S803, S804)을 수신한다. 이 후, 멀티플렉서(800)를 이용하여 비교기에서 출력된 N개의 비교값 Compare Rersult 1,2,..., N(S801, S802, S803, S804) 중 기설정된 sync code와 일치하는 값(TRUE)을 나타내는 shift out만을 출력한다. 이 경우, 오차보상부는 출력하는 shift out이 이미 오차(skew)가 보상된 신호이므로, 이를 오차가 보상된 병렬데이터 패킷으로(S810) 출력한다.

도 9 는 본 발명의 바람직한 일 실시예로서, 신호재정렬부의 내부 구성도를 도시한다. 신호재정렬부(150)는 오차보상부(도 8, 800)에서 동기화가 이루어지고 오차가 보상된 병렬데이터 패킷 출력값을 입력받아 사용자가 원하는 만큼 데이터를 출력한다.

사용자로부터 원하는 데이터 크기를 입력받거나 또는 관리자를 통해 원하는 데이터 크기를 기 설정한 후, 이 정보를 카운터(910)로 전달한다. 카운터(910)에서는 병렬클락(S930)마다 Data Start Sync의 시작부터 Data수를 Count하고 사용자가 지정한 값이 되면 Valid Data Sync Generator (920)로 결과를 전송한다. Valid Data Sync Generator (920)는 이 결과를 바탕으로 Parallel Data in 중에 Valid한 Data구간을 Sync신호로 생성한다.

신호재정렬부(150)는 Sync신호가 True일 때만 병렬데이터 패킷입력이 존재하도록 AND Gate에 Enable 신호와 Parallel in을 입력으로 인가하고 그 출력을 플립플랍(930)을 통해 샘플링 하여 출력 한다. Sync신호와 Parallel Data출력은 하나 또는 복수개가 이용될 수 있다.

이제까지 본 발명에 대하여 그 바람직한 실시예를 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다.

그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 균등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (16)

1. 고속직렬데이터수신장치로서, 상기 장치는
   직렬클락(Serial clock)을 병렬클락(Parallel clock)으로 변환하는 클락변환부;
   직렬데이터(Serial data) 패킷을 N 개의 병렬데이터(Parallel data) 패킷으로 변환 및 출력하는 데이터변환부;
   상기 병렬데이터 패킷, 상기 병렬 클락을 수신하고, 기설정된 N비트의 sync code와의 비교를 통해 상기 데이터변환부에서 출력한 병렬데이터 패킷의 Data start sync를 검출하는 동기화신호검출부;및
   상기 병렬클락 간의 클락오차(clock skew)를 검출하고 보상하는 오차보상부;를 포함하는 것을 특징으로 하는 장치.
2. 제 1 항에 있어서, 상기 데이터변환부는
   상기 직렬클락을 기초로 상기 직렬데이터 패킷을 N개의 플립플랍으로 샘플링하여 N 개의 병렬데이터 패킷으로 변환하는 것을 특징으로 하는 장치.
3. 제 2 항에 있어서, 상기 데이터변환부는
   상기 병렬클락을 이용하여 상기 N 개의 병렬데이터 패킷을 동기화하여 출력하는 것을 특징으로 하는 장치.
4. 제 1 항에 있어서, 상기 클락변환부는
   SDR(Single Data Rate) 또는 DDR(Double Data Rate) 중 하나를 선택한 선택신호 값과 직렬클락(Serial clock)을 입력값으로 수신하는 카운터;
   상기 카운터의 출력값과 상기 직렬클락을 입력값으로 수신하여 병렬클락(Parallel clock)을 출력하는 플립플랍;을 포함하는 것을 특징으로 하는 장치.
5. 제 1 항에 있어서, 상기 클락변환부는
   상기 데이터변환부가 SDR(Single Data Rate)방식의 디시리얼라이저인 경우, 상기 직렬클락보다 1/N 만큼 느린 병렬클락을 출력하는 것을 특징으로 하는 장치.
6. 제 1 항에 있어서, 상기 클락변환부는
   상기 데이터변환부가 DDR(Double Data Rate)방식의 디시리얼라이저인 경우, 상기 직렬클락보다 2/N 만큼 느린 병렬클락을 출력하는 것을 특징으로 하는 장치.
7. 제 1 항에 있어서, 상기 데이터변환부가
   SDR(Single Data Rate)방식의 디시리얼라이저인 경우, 직렬데이터 패킷을 상기 직렬클락의 상승에지(Rising edge)마다 N 개의 플립플랍으로 샘플링하여 N 비트의 병렬데이터패킷을 생성하고, 상기 병렬클락 입력의 폴링에지에서 샘플링하여 상기 병렬클락에 동기화된 병렬데이터 패킷을 출력하는 것을 특징으로 하는 장치.
8. 제 1 항에 있어서, 상기 데이터변환부가
   DDR(Double Data Rate)방식의 디시리얼라이저인 경우, 직렬데이터 패킷을 상기 직렬클락의 상승에지(Rising edge) 및 하강에지(Falling edge)에서 N개의 플립플랍으로 샘플링하여 N 비트의 병렬데이터패킷을 생성하고, 상기 병렬클락 입력의 라이징에지에서 샘플링하여 상기 병렬클락에 동기화된 병렬데이터 패킷을 출력하는 것을 특징으로 하는 장치.
9. 제 1 항에 있어서, 상기 동기화신호검출부는
   N비트 쉬프트레지스터(Shifted out register)를 이용하여 상기 병렬데이터 패킷을 1 비트씩 순차적으로 최대 N 비트까지 이동(shift)시키고, 1비트에서 N비트까지 이동시킨 각각의 병렬데이터 패킷이 기설정된 Sync code와 일치하는지를 판단하여, 상기 Sync code와 일치하는 병렬데이터 패킷을 기초로 Data start sync 신호를 검출하는 것을 특징으로 하는 장치.
10. 제 9 항에 있어서, 상기 오차보상부는
    상기 Sync code와 일치하는 병렬데이터 패킷을 기초로 상기 Sync code와 일치하는 병렬데이터 패킷이 이동(shift)된 비트의 양을 클락오차로 검출하고 보상하는 것을 특징으로 하는 장치.
11. 제 9 항에 있어서, 상기 오차보상부는
    멀티플렉서를 이용하여 상기 기설정된 Sync code와 일치하는 병렬데이터 패킷을 검출하여 출력하는 것을 특징으로 하는 장치.
12. 고속직렬데이터수신장치에서 데이터를 병렬로 변환하여 처리하는 방법으로서,
    클락변환부에서 직렬클락(Serial clock)을 병렬클락(Parallel clock)으로 변환하는 단계
    데이터변환부에서 직렬데이터(Serial data) 패킷을 N 개의 병렬데이터(Parallel data) 패킷으로 변환 및 출력하는 단계;
    동기화신호검출부에서 상기 데이터변환부에서 출력한 병렬데이터 패킷의 sync를 검출하는 단계;
    오차보상부에서 상기 병렬클락 간의 클락오차(clock skew)를 검출하고 보상하는 단계;를 포함하는 것을 특징으로 하는 방법.
13. 제 12 항에 있어서, 상기 클락변환부는
    상기 데이터변환부가 SDR(Single Data Rate)방식의 디시리얼라이저인 경우, 상기 직렬클락보다 1/N 만큼 느린 병렬클락을 출력하는 것을 특징으로 하는 방법.
14. 제 12 항에 있어서, 상기 클락변환부는
    상기 데이터변환부가 DDR(Double Data Rate)방식의 디시리얼라이저인 경우, 상기 직렬클락보다 2/N 만큼 느린 병렬클락을 출력하는 것을 특징으로 하는 방법.
15. 제 12 항에 있어서, 상기 데이터변환부가
    SDR(Single Data Rate)방식의 디시리얼라이저인 경우, 직렬데이터 패킷을 상기 직렬클락의 상승에지(Rising edge)마다 N 개의 플립플랍으로 샘플링하여 N 비트의 병렬데이터패킷을 생성하고, 상기 병렬클락 입력의 폴링에지에서 샘플링하여 상기 병렬클락에 동기화된 병렬데이터 패킷을 출력하는 것을 특징으로 하는 방법.
16. 제 12 항에 있어서, 상기 데이터변환부가
    DDR(Double Data Rate)방식의 디시리얼라이저인 경우, 직렬데이터 패킷을 상기 직렬클락의 상승에지(Rising edge) 및 하강에지(Falling edge)에서 N개의 플립플랍으로 샘플링하여 N 비트의 병렬데이터패킷을 생성하고, 상기 병렬클락 입력의 라이징에지에서 샘플링하여 상기 병렬클락에 동기화된 병렬데이터 패킷을 출력하는 것을 특징으로 하는 방법.

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