KR20160091285A - 드라이 에칭 방법 - Google Patents

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아키오 기쿠치
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샌트랄 글래스 컴퍼니 리미티드
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Abstract

[과제] 실리콘 산화물과 다결정 실리콘을 동등한 레이트로 에칭할 수 있는 드라이 에칭 방법을 제공한다.
[해결 수단] 실리콘 산화물층과 실리콘층의 적층막을, 드라이 에칭제를 플라즈마화하고, 바이어스 전압을 인가하여 에칭하는 방법으로서, 상기 드라이 에칭제가, C3HxFy(x = 1∼5의 정수, y = 1∼5의 정수, x + y = 4 또는 6)로 나타내어지는 함불소 불포화 탄화수소와, 7불화 요오드를 포함하고, 상기 드라이 에칭제에 포함되는 상기 7불화 요오드의 체적이, 상기 드라이 에칭제에 포함되는 상기 함불소 불포화 탄화수소의 체적의 0.1∼1.0배의 범위인 것을 특징으로 하는, 드라이 에칭 방법을 이용한다.

Description

드라이 에칭 방법{DRY ETCHING METHOD}
본 발명은, 함불소 불포화 탄화수소를 포함하는 드라이 에칭제를 이용한 드라이 에칭 방법에 관한 것이다.
오늘날, 반도체 제조에 있어서는, 미세화가 물리적인 한계에 근접하고 있어, 그것을 보충하기 위하여, 구조물을 높이 방향으로 적층하여 집적하는 방법이 개발되고 있다. 이 경향은 NAND 플래시 메모리에 있어서 특히 현저하게 보여지고, 삼차원 NAND 플래시 메모리의 연구 개발이 활발해지고 있다.
예를 들면, 비특허문헌 1에 기재된 삼차원 NAND 플래시 메모리 제조 프로세스에 있어서는, 전하를 유지하는 부위를 제조할 목적으로, 미리, 도 1에 나타낸 바와 같은 다결정 실리콘(이하, poly-Si 또는 p-Si라고 부른다)층(1)과 실리콘 산화물(이하, SiOx라고 부른다)층(2)이 기판 상에 번갈아 다수 적층된 부위를 제조한다.
다음으로, 각각 독립된 메모리 셀 간에 배선을 매립하기 위하여, 이 적층막에 관통 구멍을 형성한다. 적층막에 관통 구멍을 형성하는 방법은, 예를 들면, p-Si층(1)과 SiOx층(2)이 기판 상에 번갈아 다수 적층된 막의 최상부에, 마스크(3)로서 특정 개구부를 형성한 레지스트를 도포하고, 여기에 불소 원자를 포함하는 가스의 플라즈마를 접촉시킴으로써, p-Si와 SiOx를 제거하도록 행한다. 이 때, 적층막의 막에 대하여 수직 방향으로 이방적(異方的)으로 에칭을 행하기 위하여, 챔버 내의 상부 전극과 하부 전극 간에 바이어스 전압이라고 불리는 직류 전압을 발생시켜 플라즈마 중의 이온의 충돌 방향을 제어한다. 이 바이어스 전압이란, 플라즈마 중의 이온과 전자의 이동 속도의 차로부터, 상부 전극과 하부 전극 간에 자연발생적으로 생기는 전위차이지만, 외부로부터의 교류 전력의 공급에 의해, 제어할 수 있다.
그러나, p-Si와 SiOx는 각각 바람직한 에칭 조건이 다르기 때문에, p-Si층(1)과 SiOx층(2)의 적층막에 관통 구멍을 형성하기 위해서는, 비특허문헌 2에 나타낸 바와 같이, p-Si 에칭 공정과 SiOx 에칭 공정을, 각각의 독립된 공정으로 하여 번갈아 반복하여 관통 구멍을 형성하는 방법이 나타나 있다.
또, 에칭에 사용하는 불소 원자를 포함하는 가스로서, 예를 들면, 특허문헌 1에 나타낸 바와 같이, CF4나 C2F6, C3F8 등 포화 플루오로카본이 널리 이용되고 있지만, 이들 포화 플루오로카본을 사용한 경우, 도 2에 나타낸 바와 같은 사이드 에치라고 불리는 의도치 않은 방향으로의 에칭이 진행되는 경우가 많다. 예를 들면, 도 2에서는, 기판(4) 상의, 소정의 개구 패턴을 갖는 마스크(6)를 갖는 에칭 대상층(5)에, 개구 패턴과 동일한 폭의 구멍을 형성하려고 하는 바, 종(縱) 방향 뿐만아니라 횡(橫) 방향으로도 에칭되면, 개구 패턴보다 넓게 깎여, 사이드 에치(7)가 발생되어 버린다.
특허문헌 2에는, 헥사플루오로프로필렌(C3F6), 옥타플루오로프로판(C3F8), 헵타플루오로프로판(C3HF7), 헥사플루오로프로판(C3H2F6)을 사용하여, 산화규소를 질화규소로부터 선택적으로 에칭하는 플라즈마 에칭법이 개시되어 있다.
특허문헌 3에는, 헥사플루오로부타디엔, 헥사플루오로시클로부텐, 헥사플루오로벤젠을 사용하여, 질화규소층 상의 산화규소층을 선택적으로 에칭하는 플라즈마 에칭 방법이 개시되어 있다.
특허문헌 4에는, 실리콘층과 산화 실리콘층이 적층되어 있는 적층막에 형성된 구멍 또는 홈의 내측면에 나타나 있는 실리콘층에 대하여, 불소화 할로겐 화합물의 가스와 불소 가스를 함유하는 가스를 이용하여 에칭하는 드라이 에칭 방법이 개시되어 있다.
한편, 특허문헌 5, 특허문헌 6 및 특허문헌 7에 의하면, C3H2F4나 C3HF3을 비롯한 함불소 불포화 탄화수소를 에칭제로서 사용한 경우, 사이드 에치를 억제할 수 있다는 것이 개시되어 있다.
특허문헌 8에는, 불화 요오드를 포함하는 에칭 가스를 이용하여 실리콘 기판에 이방성 플라즈마 에칭을 행하는 방법이 개시되어 있다.
일본 공표특허 특표2007-537602호 공보 일본 공표특허 특표2001-517868호 공보 일본 공표특허 특표2002-530863호 공보 일본 공개특허 특개2013-70012호 공보 일본 공개특허 특개2011-176291호 공보 일본 공개특허 특개2012-114402호 공보 일본 공개특허 특개2013-30531호 공보 일본 공개특허 특개2008-177209호 공보
아오치 히데아키 외 2명, 도시바 리뷰, 2011년 9월, 66권 9호, p16∼19 이치카와 다카시 외 2명, 도시바 리뷰, 2011년 5월, 66권 5호, p29∼33
전술한 바와 같이, p-Si 에칭과 SiOx 에칭을 독립된 공정으로 하여 번갈아 반복하여, 적층막 중으로의 관통 구멍을 형성하는 방법이 비특허문헌 2에 개시되어 있다. 그러나, 이 방법에서는, p-Si 에칭 공정과 SiOx 에칭 공정이 독립된 공정이기 때문에, 에칭 조건의 전환이 필요하다. 이 프로세스에는 시간이 걸리고, 메모리 셀의 적층 수가 증가함에 따라, 그 제조에는 다대(多大)한 시간이 걸리게 되어, 문제가 되고 있었다. 제조 비용에 직결되는 스루풋을 고려하면, 이들 에칭 공정에 걸리는 시간은 짧은 쪽이 좋고, 단일한 에칭 공정에 의해 에칭을 완결하고, 관통 구멍의 형성에 걸리는 시간을 단축하는 방법이 요망되고 있었다.
또, 비특허문헌 2에서는, p-Si 에칭 공정과 SiOx 에칭 공정에 있어서, 각각의 에칭 공정을 독립된 공정으로 하여 번갈아 반복하여 관통 구멍을 형성한 경우, p-Si와 SiOx의 에칭 속도가 다름으로써, 구멍의 벽에 요철이 형성됨과 함께, 구멍의 지름이 하부를 향함에 따라 끝이 가늘어지는 모습이 나타나고 있다. 구멍의 벽의 요철이나, 구멍 직경의 불균일함은 각 층에 형성되는 메모리 셀의 성능의 악화를 일으키는 원인 중 하나가 되고 있다. 그 때문에, 구멍의 벽의 요철을 줄임과 함께, 구멍 직경도 상부와 하부에서 균일화되는 것이 요망되고 있었다.
이들 요철이나 구멍 직경의 불균일성의 발생은, p-Si 에칭 공정과 SiOx 에칭 공정이 독립되어 있는 것에 기인한다. 예를 들면, SiOx 에칭 공정에 있어서, p-Si의 에칭을 완전히 억제할 수 있으면 되지만, 실제로는 약간 에칭이 진행된다. 또, p-Si 에칭 공정과 SiOx 에칭 공정에서의 에칭 조건이 다르기 때문에, 예를 들면, p-Si 에칭 공정에 있어서 형성된, 사이드 에치의 진행을 억제하기 위한 보호막이, SiOx 에칭 공정에서 제거되어 버린다. 이와 같이 하여, 에칭 공정이 진행됨에 따라, 표면에 가까운 부분일수록, 구멍 직경이 커짐과 함께, 구멍의 벽(내면)의 요철도 현저하게 나타나게 된다.
그 때문에, p-Si에 대한 에칭 레이트 및 SiOx에 대한 에칭 레이트를 동등하게 함으로써, SiOx와 p-Si의 적층막에 관통 구멍을 형성할 때에, 각각 독립되어 있던 p-Si 에칭 공정과 SiOx 에칭 공정을 하나의 공정으로 할 수 있고, 또한, 에칭 공정에 있어서, p-Si 및 SiOx 상에 균일한 보호막을 형성시킬 수 있어, 사이드 에치를 줄여 상기 구멍의 벽의 요철을 줄일 수 있다.
그러나, 특허문헌 2, 3에서는, 질화규소에 대하여 산화규소를 선택적으로 에칭하는 방법이 개시되어 있지만, p-Si 및 SiOx의 양방(兩方)을 에칭하는 방법은 개시되어 있지 않다. 또, 특허문헌 4에는, 적층막에 관통 구멍이 형성된 후에, 실리콘층을 에칭하는 공정이 개시되어 있고, 관통 구멍의 형성 방법은 개시되어 있지 않다. 또, 특허문헌 5, 특허문헌 6 및 특허문헌 7에는, SiN 또는 SiOx를 선택적으로 에칭하는 방법이 개시되어 있지만, p-Si와 SiOx의 에칭 레이트를 동등하게 하는 방법은 개시되어 있지 않다.
그 밖에, 실리콘의 에칭 선택성을 높이는 방법으로서, O2를 첨가하는 방법이 개시되어 있지만, 이 방법에서는, 적층막 표면에 마스크로서 도포되어 있는 레지스트의 에칭량이 크게 증가하여, 실용상 마스크로서의 충분한 효과가 얻어지지 않았다.
한편, 특허문헌 8에는, 불화 요오드의 예로서 IF7이 예시되어 있지만, 실시예에서는 IF5를 이용하고 있고, IF7은 사용되고 있지 않다. 또, p-Si와 SiOx의 에칭 레이트를 동등하게 하는 방법은 개시되어 있지 않다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로서, SiOx와 p-Si를 동등한 레이트로 에칭할 수 있는 드라이 에칭 방법을 제공하는 것을 목적으로 하고 있다.
본 발명자들은, 상기 목적을 달성하기 위하여 여러 가지를 검토한 결과, 탄소수가 3인 함불소 불포화 탄화수소와, 7불화 요오드를 포함하는 드라이 에칭제를 사용하여 플라즈마 에칭을 행함으로써, p-Si에 대한 에칭 레이트 및 SiOx에 대한 에칭 레이트가 대략 동등하게 되는 것을 발견하여, 본 발명에 이르렀다.
즉, 실리콘 산화물층과 실리콘층의 적층막을, 드라이 에칭제를 플라즈마화하고, 바이어스 전압을 인가하여 에칭하는 방법으로서, 상기 드라이 에칭제가, C3HxFy(x = 1∼5의 정수, y = 1∼5의 정수, x + y = 4 또는 6)로 나타내어지는 함불소 불포화 탄화수소와, 7불화 요오드를 포함하고, 상기 드라이 에칭제에 포함되는 상기 7불화 요오드의 체적이, 상기 드라이 에칭제에 포함되는 상기 함불소 불포화 탄화수소의 체적의 0.1∼1.0배의 범위인 것을 특징으로 하는, 드라이 에칭 방법을 제공하는 것이다.
또, 상기 함불소 불포화 탄화수소가, C3HF5, C3H2F4 및 C3HF3으로 이루어지는 군으로부터 선택되는 적어도 하나인 것이 바람직하고, 상기 바이어스 전압이 500 V 이상인 것이 바람직하다.
본 발명에 의하여, SiOx와 p-Si를 동등한 레이트로 에칭할 수 있는 드라이 에칭 방법을 제공할 수 있다. 본 발명을, p-Si와 SiOx가 기판 상에 번갈아 다수 적층된 부위에 수직인 관통 구멍을 형성하는 공정에 적용하면, p-Si에 대한 에칭 레이트가 SiOx에 대한 에칭 레이트와 동등하게 할 수 있기 때문에, 적층막에 형성된 관통 구멍의 벽의 요철을 줄임과 함께, 구멍 직경도 상부와 하부에서의 불균일화를 억제하는 것이 가능하게 된다.
도 1은 관통 구멍 형성 전의 소자의 적층 구조의 개략도이다.
도 2는 에칭을 행하였을 때에 발생하는, 사이드 에치의 개략도이다.
도 3은 실시예·비교예에서 사용한 반응 장치의 개략도이다.
도 4는 실시예 1∼10·비교예 1∼2의 실험 결과를 플롯한 그래프이다.
이하에서, 본 발명의 실시 방법에 대하여 이하에 설명한다. 또한, 본 발명의 범위는, 이들 설명에 구속되는 것이 아니며, 이하의 예시 이외에 대해서도, 본 발명의 취지를 손상하지 않는 범위에서 적당히 변경하여, 실시할 수 있다.
본 발명에 의한 드라이 에칭 방법에서는, C3HxFy(x = 1∼5의 정수, y = 1∼5의 정수, x + y = 4 또는 6)로 나타내어지는 함불소 불포화 탄화수소에, 7불화 요오드를 첨가한 드라이 에칭제를 사용하고, 바이어스 전압을 인가하여 플라즈마 에칭을 행함으로써, 실리콘 산화물층(SiOx층)과 다결정 실리콘층(p-Si층)의 적층막을 에칭한다.
C3HxFy(x = 1∼5의 정수, y = 1∼5의 정수, x + y = 4 또는 6)로 나타내어지는, 탄소수가 3인 함불소 불포화 탄화수소로서는, C3HF5, C3H2F4, C3H3F3, C3H4F2, C3H5F, C3HF3, C3H2F2, C3H3F로 이루어지는 군으로부터 선택되는 화합물과 그들의 혼합물을 들 수 있다. F 원자의 양이 많은 쪽이, 에칭 속도가 빨라지기 때문에, C3HxFy(x = 1∼5의 정수, y = 1∼5의 정수, x + y = 4 또는 6, x ≤ y)로 나타내어지는 함불소 불포화 탄화수소인, C3HF5, C3H2F4, C3H3F3, C3HF3, C3H2F2가 바람직하다. 또한, CF3기가 단결합에 의해 불포화 결합으로 이어져 있고, 에칭 효율이 높은 CF3 +이온을 높은 빈도로 발생할 수 있는, C3HF5, C3H2F4, C3HF3이 특히 바람직하다.
또한, 탄소수가 3인 함불소 불포화 탄화수소에는, 입체 이성체(異性體), 즉 트랜스체(E체)와 시스체(Z체)가 존재하는 경우가 있다. 본 발명에 있어서는, 어느 하나의 이성체 또는 양자의 혼합물로서 이용할 수 있다.
또한, C3HF5로서는 트랜스-1,2,3,3,3-펜타플루오로프로펜(HFO-1225ye(E)), 시스-1,2,3,3,3-펜타플루오로프로펜(HFO-1225ye(Z)), 1,1,3,3,3-펜타플루오로프로펜(HFO-1225zc) 중 어느 것을 이용해도 되고, C3H2F4로서는 2,3,3,3-테트라플루오로 프로펜(HFO-1234yf), 트랜스-1,3,3,3-테트라플루오로프로펜(HFO-1234ze(E)), 시스-1,3,3,3-테트라플루오로프로펜(HFO-1234ze(Z)) 중 어느 것을 이용해도 된다.
탄소수가 3인 함불소 불포화 탄화수소는, 탄소수 4 이상의 함불소 불포화 탄화수소에 비하여, 비점이 낮아, 상온에 있어서도 높은 증기압을 갖는다. 그 때문에, 탄소수 4 이상의 함불소 불포화 탄화수소의 사용시에, 증발 잠열에 의해 봄베 내의 액화 가스의 온도가 저하하였을 때에, 급격하게 프로세스 압력이 저하될 가능성이 있지만, 탄소수 3의 함불소 불포화 탄화수소를 이용하면 그럴 우려가 적다. 또, 불포화 결합을 분자 중에 갖기 때문에, 플라즈마 중에서 중합하여 고분자화되고, 관통 구멍의 측벽에 퇴적하여 보호막을 형성하기 때문에, 사이드 에치를 방지할 수 있다. 또, 본 발명에 있어서는, 하나의 공정에 의해 p-Si층과 SiOx층을 에칭하기 위하여, 형성된 보호막이 프로세스 중에 잔존하고 있기 때문에, p-Si층과 SiOx층의 양방에 대한 사이드 에치의 진행을 억제할 수 있다.
또, 탄소수가 3인 함불소 불포화 탄화수소는, 분자 내에 불포화 결합과 수소를 포함하고 있기 때문에, 플라즈마 에칭시에 C2 이상의 불포화 탄화수소 이온을 다량으로 포함하는 프래그먼트로 분해하고, p-Si층 상에 흡착되기 쉬워, p-Si층을 보호하는 막이 형성되어, IF7에 의한 과잉의 p-Si층의 에칭을 억제할 수 있다. 또, 동시에 CFn + 이온(n = 1, 2 또는 3) 등의 SiOx에 대한 에칭성이 높은 프래그먼트도 생성하기 때문에, IF7만으로는 거의 에칭이 진행되지 않는, SiOx층도 에칭할 수 있다. 한편으로, 분자 내에 수소를 포함하지 않는 퍼플루오로카본을 이용하면, 보호막이 형성되기 어렵기 때문에 IF7을 첨가하지 않는 조건에 있어서도 p-Si층의 에칭 속도가 너무 빨라져, p-Si층과 SiOx층의 에칭 속도를 동등하게 하기가 곤란하게 된다.
드라이 에칭제 중의 탄소수가 3인 함불소 불포화 탄화수소의 농도는, 충분한 에칭 레이트를 얻는 면에서, 1 체적% 이상 90 체적% 이하인 것이 바람직하다. 한편으로, 드라이 에칭제 중의 함불소 불포화 탄화수소의 농도가 90 체적%를 초과하면, 7불화 요오드의 농도가 충분하지 않게 되어, 고가의 함불소 불포화 탄화수소를 다량으로 포함하는 것에 비하여 에칭 레이트가 올라가지 않아, 비용 대비 효과의 점에서 바람직하지 않다. 또, 비용 대비 효과의 면에서 현실적인 범위로서는, 함불소 불포화 탄화수소의 농도는 10 체적% 이상 50 체적% 이하이다.
또, 드라이 에칭제에 포함되는 7불화 요오드의 체적은, 드라이 에칭제에 포함되는 탄소수가 3인 함불소 불포화 탄화수소의 체적의 0.1∼1.0배이다. 즉, 탄소수가 3인 함불소 불포화 탄화수소와 7불화 요오드의 혼합비는, 체적비로 1:0.1∼1이다. 혼합비는 1:0.2∼0.6이 보다 바람직하고, 1:0.3∼0.5가 특히 바람직하다. 이에 의해, SiOx와 p-Si를 동등한 레이트로 에칭할 수 있다. 본 발명에서는, SiOx와 p-Si의 에칭 속도의 차를 5할 이내, 즉, SiOx의 에칭 속도와 p-Si의 에칭 속도의 비를 67%∼150%의 범위로 할 수 있다. 특히, SiOx의 에칭 속도와 p-Si의 에칭 속도의 비를 80% ∼120%의 범위로 하는 것이 보다 바람직하다.
7불화 요오드는 p-Si의 에칭을 담당함과 함께, 함불소 불포화 탄화수소의 산화제로서 사용되기 때문에, 너무 많으면 p-Si의 에칭 속도가 SiOx의 에칭 속도에 비하여 너무 높아지고, 너무 적으면, 함불소 불포화 탄화수소의 산화 분해가 진행되지 않아, p-Si, SiOx 모두 충분한 에칭 속도가 얻어지지 않는다.
7불화 요오드는, 요오드를 분자 내에 함유하고 있고, 이 요오드는, 에칭시에 과잉한 F분의 흡착제로서 작용하여, 포토레지스트에 대한 데미지를 경감할 수 있다. 또, 마스크 상에 퇴적하는 보호막 중에 요오드가 포함됨으로써, 보호막의 강도를 높여, 내(耐)에칭성을 향상시키는 효과도 있다. 따라서, 7불화 요오드를 포함함으로써, 마스크와, 에칭 대상인 실리콘과의 선택비를 향상시킬 수 있다. 또, 본 발명에서 사용하는 7불화 요오드는 비점이 약 5℃이기 때문에, 기체에 의해 공급하기가 용이하다.
또한, 불소와 요오드의 할로겐 간 화합물로서 5불화 요오드도 알려져 있지만, 5불화 요오드는, 비점이 약 98℃여서, 기체에 의해 공급하는 것에 수고가 든다. 또, 5불화 요오드에 비하여 7불화 요오드 쪽이, 마스크와 에칭 대상인 실리콘과의 선택비가 높은 점, 함불소 불포화 탄화수소의 산화 분해를 충분히 진행시킬 수 있는 점에서도, 7불화 요오드를 사용하는 것이 바람직하다.
본 발명에 있어서는, p-Si와 SiOx의 에칭 속도가 동등하기 때문에, 하나의 공정에 의해 p-Si층과 SiOx층의 적층막을 에칭할 수 있다. 또한, 에칭 속도가 동등하기 때문에, 적층막에 형성된 구멍의 벽(내면)의 요철이 적고, 또한 상부와 하부에서 구멍 직경이 균일한 구멍을 적층막에 형성할 수 있다.
또, 드라이 에칭제는, 함불소 불포화 탄화수소와 7불화 요오드만으로 이루어져도 되지만, 드라이 에칭제에는, 비용을 낮추면서 취급의 안전성을 높이기 위하여, 불활성 가스를 포함하는 것이 바람직하다. 불활성 가스로서는 아르곤 가스, 헬륨 가스, 네온 가스, 크립톤 가스, 크세논 가스의 희(希)가스류나, 질소 가스를 이용할 수 있다. 불활성 가스로서, 특히 Ar을 이용하는 경우에는, 함불소 불포화 탄화수소, 7불화 요오드와의 상승 효과에 의해서, 보다 높은 에칭 레이트가 얻어진다. 드라이 에칭제 중에 차지하는, 함불소 불포화 탄화수소와 7불화 요오드의 합계의 비율은 2∼95체적%인 것이 바람직하고, 10∼80 체적%인 것이 보다 바람직하고, 20∼60 체적%인 것이 더 바람직하다. 또, 드라이 에칭제가, 실질적으로 함불소 불포화 탄화수소와 7불화 요오드와 불활성 가스로 이루어지는 것이 바람직하다.
또한, 드라이 에칭제에는, p-Si와 SiOx의 에칭 속도를 향상시키기 위하여, O2, O3, CO, CO2, COCl2, COF2, F2, NF3, Cl2, Br2 및 I2로 이루어지는 군으로부터 선택되는 산화성 가스를 첨가할 수 있다. 또, 드라이 에칭제에는, F 라디칼의 양을 저감하고, 등방적인 에칭을 억제하기 위하여, CH4, C2H2, C2H4, C2H6, C3H4, C3H6, C3H8, HF, HI, HBr, HCl, NO, NH3 및 H2로 이루어지는 군으로부터 선택되는 환원성 가스를 첨가할 수 있다.
SiOx와 p-Si의 적층막에 대하여, 본 발명에 관련된 드라이 에칭제를 플라즈마화하고, 바이어스 전압을 인가하여 에칭을 행함으로써, 적층막에 대하여 수직 방향으로 에칭할 수 있어, 높은 아스팩트비의 관통 구멍을 형성할 수 있다. 즉, 이방성을 갖게 하여 에칭할 수 있다. 발생시키는 바이어스 전압은, 등방성 에칭성이 높은 IF7을 산화제로서 사용하는 경우에, 사이드 에치를 감소시키는 면에서 특히 중요하며, 500 V 이상인 것이 바람직하고, 1000 V 이상인 것이 특히 바람직하다. 바이어스 전압이 높으면 높을수록 사이드 에치를 감소시키는 것이 가능하지만, 한편, 바이어스 전압이 10000 V를 초과하면, 웨이퍼에 대한 데미지가 커져 바람직하지 않다.
에칭 가스에 함유되는 가스 성분에 대해서는 각각 독립적으로 챔버 내에 도입해도 되고, 또는 미리 혼합 가스로서 조정한 후에 챔버 내에 도입해도 상관없다. 챔버에 도입하는 드라이 에칭제의 총 유량은, 반응 챔버의 용적, 및 배기부의 배기 능력에 따라, 챔버 내의 농도 조건과 압력 조건을 고려하여 적당히 선택할 수 있다.
에칭을 행할 때의 압력은, 안정된 플라즈마를 얻기 위하여, 및 이온의 직진성을 높여 사이드 에치를 억제하기 위하여, 5 Pa 이하가 바람직하고, 1 Pa 이하가 특히 바람직하다. 한편으로, 챔버 내의 압력이 너무 낮으면, 전리 이온이 적어져 충분한 플라즈마 밀도가 얻어지지 않게 되기 때문에, 0.05 Pa 이상인 것이 바람직하다.
또, 에칭을 행할 때의 기판 온도는 50℃ 이하가 바람직하고, 특히 이방성 에칭을 행하기 위해서는 20℃ 이하로 하는 것이 바람직하다. 50℃를 초과하는 고온에서는, 측벽으로의 플루오로카본 라디칼을 주성분으로 하는 보호막의 생성량이 감소하고, 등방적으로 에칭이 진행되는 경향이 강해져, 필요로 하는 가공 정밀도가 얻어지지 않는다. 또, 레지스트 등의 마스크재가 현저하게 에칭되는 경우가 있다.
에칭 시간은 소자 제조 프로세스의 효율을 고려하면, 30분 이내인 것이 바람직하다. 여기서, 에칭 시간이란, 챔버 내에 플라즈마를 발생시켜, 드라이 에칭제와 시료를 반응시키고 있는 시간이다.
적층막의 구성은, p-Si층과 SiOx층이 적층되어 있는 한 특별히 한정되지 않지만, p-Si층과 SiOx층이 번갈아 복수 적층되는 것이 바람직하다. 적층막 중의 층수나 형성하는 관통 구멍의 깊이는 특별히 한정되지 않지만, 적층에 의한 집적 효과를 얻는 면에서, p-Si층과 SiOx층의 합계 층수는 6층 이상, 관통 구멍의 깊이는 0.2 ㎛ 이상인 것이 바람직하다.
또, 본 발명의 드라이 에칭제를 이용한 에칭 방법은, 용량결합형 플라즈마(CCP) 에칭, 반응성 이온 에칭(RIE), 유도결합형 플라즈마(ICP) 에칭, 전자 사이클로트론 공명(ECR) 플라즈마 에칭 및 마이크로파 에칭 등의 각종 에칭 방법에 한정되지 않고, 행할 수 있다.
[실시예]
이하에 본 발명의 실시예를 비교예와 함께 예시하지만, 본 발명은 이하의 실시예에 제한되는 것은 아니다.
[실시예 1]
(에칭 공정)
도 3은 실시예·비교예에서 이용한 반응 장치(10)의 개략도이다. 챔버(11) 내에는, 웨이퍼를 유지하는 기능을 갖고 스테이지로서도 기능하는 하부 전극(14)과, 상부 전극(15)과, 압력계(12)가 설치되어 있다. 또, 챔버(11) 상부에는 가스 도입구(16)가 접속되어 있다. 챔버(11) 내는 압력을 조정 가능함과 함께, 고주파 전원(13.56 ㎒)(13)에 의해 드라이 에칭제를 여기시킬 수 있다. 이에 의해, 하부 전극(14) 상에 설치한 시료(18)에 대하여 여기시킨 드라이 에칭제를 접촉시켜, 시료(18)을 에칭할 수 있다. 드라이 에칭제를 도입한 상태에서, 고주파 전원(13)으로부터 고주파 전력을 인가하면, 플라즈마 중의 이온과 전자의 이동 속도의 차 때문에, 상부 전극(15)과 하부 전극(14)의 사이에 바이어스 전압이라고 불리는 직류 전압을 발생시킬 수 있도록 구성되어 있다. 챔버(11) 내의 가스는 가스 배출 라인(17)을 경유하여 배출된다.
시료(18)로서, 두께 약 1 ㎛의 p-Si층을 갖는 실리콘 웨이퍼(A), 두께 약 1 ㎛의 SiO2층을 갖는 실리콘 웨이퍼(B), 및, 공경비(孔徑比)의 측정용 패턴으로서 직경 1 ㎛의 원형의 개구부를 새긴 레지스트를 마스크로서 도포한 두께 약 1 ㎛의 p-Si층을 갖는 실리콘 웨이퍼(C)를 15℃로 냉각한 스테이지 상에 설치하였다. p-Si층이나 SiO2층은 CVD법에 의해 제조하였다.
여기에, 플루오로카본으로서 C3HF5(HFO-1225zc), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 1 체적% 및 89 체적%로 혼합한 드라이 에칭제를, 100 sccm 유통시키고, 챔버(11) 내의 압력을 1 Pa로 하고, 고주파 전력을 400 W로 인가하여 에칭제를 플라즈마화시킴으로써, 에칭을 행하였다. 또한, 인가한 고주파 전력의 밀도는 1.0 W/㎠이고, 바이어스 전압은 500 V이다. 또한, 이들 가스의 1몰당의 체적은 대략 동일하므로, 체적비는 물질량의 비로 바꿔말할 수도 있다.
(평가 1: 에칭 속도비)
SiOx와 p-Si를 동등한 레이트로 에칭할 수 있는지 여부를, 이하의 방법에 의해 구한 에칭 속도비에 의해 평가하였다.
먼저, 실리콘 웨이퍼(A)의 p-Si층, 실리콘 웨이퍼(B)의 SiO2층의, 에칭 전후의 두께의 변화로부터 에칭 속도를 구하였다. 또한, p-Si 에칭 속도를 SiO2 에칭 속도로 나눈 값을 에칭 속도비로서 구하였다. SiOx와 p-Si의 에칭 속도비가 67%∼150%의 범위이면, 적층막의 관통 구멍의 측면에 형성되어 버리는 요철의 발생을 방지할 수 있어, 바람직하다.
(평가 2: 공경비)
에칭 후의 실리콘 웨이퍼(C)의 단면(斷面)을 주사형 전자현미경에 의해 관찰하여, p-Si층에 형성된 구멍의 형상을 관찰하였다. 사이드 에치의 발생에 의한 구멍 직경의 불균일성을 평가하기 위하여, 이하의 식(1)에 따라 공경비를 산출하였다. 공경비는 최대이더라도 30% 미만인 것이 바람직하다. 에칭이 등방적이면 공경비는 커지고, 에칭이 이방적이면 공경비는 작아진다.
Figure pat00001
그 결과, 실시예 1에 있어서 SiO2에 대한 p-Si의 에칭 속도비는 81%, 공경비는 최대이더라도 30% 미만이었다.
[실시예 2]
플루오로카본으로서 C3HF5(HFO-1225zc), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 2 체적% 및 88 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 3]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 2 체적% 및 88 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 4]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 3 체적% 및 87 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 5]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 4 체적% 및 86 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 6]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 5 체적% 및 85 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 7]
플루오로카본으로서 C3HF3(3,3,3-트리플루오로프로핀), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 3 체적% 및 87 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 8]
플루오로카본으로서 C3HF3, 첨가 가스로서 IF7 및 Ar을 각각 10 체적%, 4 체적% 및 불활성 가스로서 86 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 9]
플루오로카본으로서 C3HF3, 첨가 가스로서 IF7 및 Ar을 각각 10 체적%, 5 체적% 및 불활성 가스로서 85 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[실시예 10]
플루오로카본으로서 C3HF3, 첨가 가스로서 IF7 및 Ar을 각각 10 체적%, 8 체적% 및 불활성 가스로서 82 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[비교예 1]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 0.5 체적% 및 89.5 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[비교예 2]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 11 체적% 및 79 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[비교예 3]
플루오로카본으로서 CF4, 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 3 체적% 및 87 체적%로 혼합한 드라이 에칭제를 이용하고, 압력을 5 Pa로 한 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다. 이 때, 바이어스 전압은 400 V였다.
[비교예 4]
플루오로카본으로서 C3F8, 첨가 가스로서 IF7 및 불활성 가스로서 Ar을 각각 10 체적%, 4 체적% 및 86 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[비교예 5]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 ClF3(3불화 염소) 및 불활성 가스로서 Ar을 각각 10 체적%, 3 체적% 및 87 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
[비교예 6]
플루오로카본으로서 C3H2F4(HFO-1234ze(E)), 첨가 가스로서 IF5(5불화 요오드) 및 불활성 가스로서 Ar을 각각 10 체적%, 3 체적% 및 87 체적%로 혼합한 드라이 에칭제를 이용하는 것 이외에는 실시예 1과 동일한 조건으로 에칭을 행하였다.
각 실시예·비교예의 결과를 표 1에 기재하였다. 표 1 중의 에칭 속도비는, SiO2에 대한 p-Si의 에칭 속도비이고, 공경비가 30 미만이란, 공경비가 최대이더라도 30% 미만이었던 것을 가리킨다.
Figure pat00002
이상과 같이, 탄소수가 3인 함불소 불포화 탄화수소와 7불화 요오드를 포함하는 드라이 에칭제를 이용한 각 실시예에서는, SiO2에 대한 p-Si의 에칭 속도비는 67∼150%이고, 공경비가 30% 미만이었다. 특히, 상기 7불화 요오드의 체적이, 상기 드라이 에칭제에 포함되는 상기 함불소 불포화 탄화수소의 체적의 0.1∼0.5배였던 실시예 1∼9는, 에칭 속도비가 80∼120%이고, SiO2와 p-Si의 에칭 속도가 특히 동등하였다. 따라서, 실시예 1∼9의 드라이 에칭제를 SiOx층과 p-Si층이 번갈아 다수 적층된 적층막에 적용하면, 한 번의 에칭 공정에 의해 양호한 관통 구멍을 형성할 수 있다.
한편으로, 비교예 1에 있어서는, 함불소 불포화 탄화수소와 7불화 요오드의 혼합비가 체적비로 1:0.05이기 때문에, p-Si 에칭 속도와 SiO2 에칭 속도가 충분하지 않았다. 또, 비교예 2에 있어서는, 함불소 불포화 탄화수소와 7불화 요오드의 혼합비가 체적비로 1:1.1이기 때문에, p-Si 에칭 속도가 너무 빨라져, 에칭 속도비가 너무 높아져 버렸다. 도 4에 나타낸 바와 같이, 실시예와 비교예를 플롯하면, 7불화 요오드와 함불소 불포화 탄화수소의 비가 0.1∼1 사이에 있는 경우에, p-Si 에칭 속도와 SiO2 에칭 속도의 비가 67∼150% 사이가 되고, SiOx와 p-Si를 동등한 레이트로 에칭할 수 있다.
비교예 3에 있어서는, 플루오로카본으로서 포화 퍼플루오로카본인 CF4를 이용하고, 바이어스 전압도 더 낮았기 때문에, 에칭 속도비가 너무 높아지고, 사이드 에치가 더 많아져 공경비가 최대 40%까지 넓어져 버렸다. 비교예 4에 있어서는, 플루오로카본으로서 포화 퍼플루오로카본인 C3F8을 이용하였기 때문에, p-Si 에칭 속도가 너무 빨라져, 에칭 속도비가 너무 높아져 버렸다. 비교예 5는, 첨가 가스로서 ClF3을 이용하였기 때문에, 함불소 불포화 탄화수소의 산화 분해가 충분히 진행되지 않고, 또한, ClF3은 p-Si와의 반응성이 나쁘기 때문에, SiO2 및 p-Si 중 어느 것의 에칭도 거의 진행되지 않았다. 비교예 6은, 첨가 가스로서 IF5를 이용하였기 때문에, IF7을 사용한 실시예 4에 비하여 함불소 불포화 탄화수소(C3F4H2)의 산화 분해가 충분히 진행되지 않고, SiO2 및 p-Si 중 어느 것의 에칭도 진행되지 않고, 오히려 플루오로카본의 중합체라고 생각되는 퇴적막이 생성되었다. 실시예 4, 비교예 5, 비교예 6을 비교하면, 첨가 가스의 종류가 IF7과 ClF3과 IF5로 다를 뿐이지만, IF7을 사용한 실시예 4만이, SiO2와 p-Si의 양방의 에칭이 충분히 진행된다는 결과가 되었다.
본 발명은, 반도체 제조 프로세스에 있어서, 3차원적으로 집적된 소자에의 배선 형성에 유효하다.
1: p-Si층
2: SiOx층
3: 마스크
4: 기판
5: 에칭 대상층
6: 마스크
7: 사이드 에치
10: 반응 장치
11: 챔버
12: 압력계
13: 고주파 전원
14: 하부 전극
15: 상부 전극
16: 가스 도입구
17: 가스 배출 라인
18: 시료

Claims (10)

  1. 실리콘 산화물층과 실리콘층의 적층막을, 드라이 에칭제를 플라즈마화하고, 바이어스 전압을 인가하여 에칭하는 방법으로서,
    상기 드라이 에칭제가, C3HxFy(x = 1∼5의 정수, y = 1∼5의 정수, x + y = 4 또는 6)로 나타내어지는 함불소 불포화 탄화수소와, 7불화 요오드를 포함하고,
    상기 드라이 에칭제에 포함되는 상기 7불화 요오드의 체적이, 상기 드라이 에칭제에 포함되는 상기 함불소 불포화 탄화수소의 체적의 0.1∼1.0배의 범위인 것을 특징으로 하는, 드라이 에칭 방법.
  2. 제 1 항에 있어서,
    상기 함불소 불포화 탄화수소가, C3HF5, C3H2F4 및 C3HF3으로 이루어지는 군으로부터 선택되는 적어도 하나인 것을 특징으로 하는 드라이 에칭 방법.
  3. 제 1 항에 있어서,
    상기 바이어스 전압이 500 V 이상인 것을 특징으로 하는 드라이 에칭 방법.
  4. 제 2 항에 있어서,
    상기 바이어스 전압이 500 V 이상인 것을 특징으로 하는 드라이 에칭 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 드라이 에칭제에 불활성 가스를 더 포함하고,
    상기 드라이 에칭제 중에 차지하는, 상기 함불소 불포화 탄화수소와 상기 7불화 요오드의 합계의 비율이, 2 체적% 이상 95 체적% 이하인 것을 특징으로 하는 드라이 에칭 방법.
  6. 제 5 항에 있어서,
    상기 드라이 에칭제가, 실질적으로 상기 함불소 불포화 탄화수소와, 상기 7불화 요오드와, 상기 불활성 가스만으로 이루어지는 것을 특징으로 하는 드라이 에칭 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 드라이 에칭제 중의 상기 함불소 불포화 탄화수소의 농도가, 1 체적% 이상 90 체적% 이하인 것을 특징으로 하는 드라이 에칭 방법.
  8. 제 7 항에 있어서,
    상기 드라이 에칭제 중의 상기 함불소 불포화 탄화수소의 농도가, 10 체적% 이상 50 체적% 이하인 것을 특징으로 하는 드라이 에칭 방법.
  9. 제 5 항에 있어서,
    상기 드라이 에칭제 중의 상기 함불소 불포화 탄화수소의 농도가, 1 체적% 이상 90 체적% 이하인 것을 특징으로 하는 드라이 에칭 방법.
  10. 제 9 항에 있어서,
    상기 드라이 에칭제 중의 상기 함불소 불포화 탄화수소의 농도가, 10 체적% 이상 50 체적% 이하인 것을 특징으로 하는 드라이 에칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230070539A (ko) * 2016-12-30 2023-05-23 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 반도체 구조를 에칭시키기 위한 요오드-함유 화합물

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11075084B2 (en) * 2017-08-31 2021-07-27 L'Air Liquide, Société Anonyme pour l'Etude et l'Exploitation des Procédés Georges Claude Chemistries for etching multi-stacked layers
JP6981267B2 (ja) * 2018-01-17 2021-12-15 東京エレクトロン株式会社 エッチング方法及びエッチング装置
SG11202009473XA (en) * 2018-03-29 2020-10-29 Central Glass Co Ltd Substrate processing gas, storage container, and substrate processing method
JP7173799B2 (ja) * 2018-09-11 2022-11-16 キオクシア株式会社 半導体装置の製造方法およびエッチングガス
JP2020068221A (ja) * 2018-10-22 2020-04-30 東京エレクトロン株式会社 エッチング方法及びプラズマ処理装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001517868A (ja) 1997-09-19 2001-10-09 アプライド マテリアルズ インコーポレイテッド フルオロプロペンまたはフルオロプロピレンを用いた酸化物の選択的エッチングプラズマ処理
JP2002530863A (ja) 1998-11-16 2002-09-17 アプライド マテリアルズ インコーポレイテッド ヘキサフルオロブタジエン又は関連ヒドロフルオロカーボンを使用する酸化物のエッチング方法及び広いプロセスウィンドーの表示方法
JP2007537602A (ja) 2004-05-11 2007-12-20 アプライド　マテリアルズ　インコーポレイテッド フルオロカーボン化学エッチングにおけるｈ２添加物を使用しての炭素ドープ酸化ケイ素エッチング
JP2008177209A (ja) 2007-01-16 2008-07-31 Taiyo Nippon Sanso Corp プラズマエッチング方法
JP2011176291A (ja) 2010-02-01 2011-09-08 Central Glass Co Ltd ドライエッチング剤
JP2012114402A (ja) 2010-07-12 2012-06-14 Central Glass Co Ltd ドライエッチング剤
JP2013030531A (ja) 2011-07-27 2013-02-07 Central Glass Co Ltd ドライエッチング剤
JP2013070012A (ja) 2011-09-07 2013-04-18 Central Glass Co Ltd ドライエッチング方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002095800A2 (en) * 2001-05-22 2002-11-28 Reflectivity, Inc. A method for making a micromechanical device by removing a sacrificial layer with multiple sequential etchants
JP2008016479A (ja) * 2006-07-03 2008-01-24 Philtech Inc 半導体装置の製造方法
JP4978512B2 (ja) * 2008-02-29 2012-07-18 日本ゼオン株式会社 プラズマエッチング方法
JP5537324B2 (ja) * 2010-08-05 2014-07-02 株式会社東芝 半導体装置の製造方法
JP6080166B2 (ja) * 2011-08-25 2017-02-15 株式会社Ｓｃｒｅｅｎホールディングス パターン形成方法
JP6032033B2 (ja) * 2013-02-01 2016-11-24 セントラル硝子株式会社 シリコンのドライエッチング方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001517868A (ja) 1997-09-19 2001-10-09 アプライド マテリアルズ インコーポレイテッド フルオロプロペンまたはフルオロプロピレンを用いた酸化物の選択的エッチングプラズマ処理
JP2002530863A (ja) 1998-11-16 2002-09-17 アプライド マテリアルズ インコーポレイテッド ヘキサフルオロブタジエン又は関連ヒドロフルオロカーボンを使用する酸化物のエッチング方法及び広いプロセスウィンドーの表示方法
JP2007537602A (ja) 2004-05-11 2007-12-20 アプライド　マテリアルズ　インコーポレイテッド フルオロカーボン化学エッチングにおけるｈ２添加物を使用しての炭素ドープ酸化ケイ素エッチング
JP2008177209A (ja) 2007-01-16 2008-07-31 Taiyo Nippon Sanso Corp プラズマエッチング方法
JP2011176291A (ja) 2010-02-01 2011-09-08 Central Glass Co Ltd ドライエッチング剤
JP2012114402A (ja) 2010-07-12 2012-06-14 Central Glass Co Ltd ドライエッチング剤
JP2013030531A (ja) 2011-07-27 2013-02-07 Central Glass Co Ltd ドライエッチング剤
JP2013070012A (ja) 2011-09-07 2013-04-18 Central Glass Co Ltd ドライエッチング方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
아오치 히데아키 외 2명, 도시바 리뷰, 2011년 9월, 66권 9호, p16∼19
이치카와 다카시 외 2명, 도시바 리뷰, 2011년 5월, 66권 5호, p29∼33

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230070539A (ko) * 2016-12-30 2023-05-23 레르 리키드 쏘시에떼 아노님 뿌르 레뜌드 에렉스뿔라따시옹 데 프로세데 조르즈 클로드 반도체 구조를 에칭시키기 위한 요오드-함유 화합물

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Publication number Publication date
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