KR20160091244A - 고체 촬상 장치 및 고체 촬상 장치의 제조 방법 - Google Patents

고체 촬상 장치 및 고체 촬상 장치의 제조 방법 Download PDF

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KR20160091244A
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Abstract

고체 촬상 장치는, 반도체층과, 광전 변환 소자와, 플로팅 디퓨전과, 복수의 게이트와, 반도체 영역을 구비한다. 광전 변환 소자는, 반도체층에 설치된다. 플로팅 디퓨전은, 반도체층에서의 한쪽 표면측의 얕은 위치에 설치된다. 복수의 게이트는, 플로팅 디퓨전에 각각 인접 설치되고, 광전 변환 소자를 향해서 반도체층의 깊이 방향으로 연신된다. 반도체 영역은, 게이트의 사이에 플로팅 디퓨전에 면해서 설치된다.

Description

고체 촬상 장치 및 고체 촬상 장치의 제조 방법{SOLID-STATE IMAGE PICKUP DEVICE AND METHOD FOR MANUFACTURING A SOLID-STATE IMAGE PICKUP DEVICE}
본 실시 형태는, 일반적으로, 고체 촬상 장치 및 고체 촬상 장치의 제조 방법에 관한 것이다.
본 출원은, 2015년 1월 23일에 출원된 일본 특허 출원 제2015-011336호의 우선권 이익을 향수하고, 그 일본 특허 출원의 전체 내용은 본 출원에 있어서 원용된다.
종래, 고체 촬상 장치는, 반도체층에 설치되어 입사광을 신호 전하로 광전 변환하는 광전 변환 소자와, 광전 변환 소자로부터 전송되는 신호 전하를 일시적으로 유지하는 플로팅 디퓨전을 구비한다.
이러한 고체 촬상 장치로서, 반도체층에서의 플로팅 디퓨전보다도 깊은 위치에 설치되는 광전 변환 소자와, 플로팅 디퓨전에 인접 설치되고, 광전 변환 소자를 향해서 연신되는 1개의 트렌치 게이트를 구비하는 경우가 있다.
1개의 트렌치 게이트를 구비하는 고체 촬상 장치는, 트렌치 게이트에 소정의 전송 전압을 인가함으로써, 트렌치 게이트에서의 플로팅 디퓨전측의 측면에 채널을 형성한다. 그리고, 고체 촬상 장치는, 채널을 통해서 광전 변환 소자로부터 플로팅 디퓨전으로 신호 전하를 전송한다. 그러나, 이러한 고체 촬상 장치는, 광전 변환 소자로부터 플로팅 디퓨전으로의 신호 전하의 전송 특성이 불충분하였다.
본 발명의 실시 형태는, 광전 변환 소자로부터 플로팅 디퓨전에의 신호 전하의 전송 특성을 향상시키는 것이 가능한 고체 촬상 장치 및 고체 촬상 장치의 제조 방법을 제공한다.
본 실시 형태의 고체 촬상 장치는, 반도체층과, 광전 변환 소자와, 플로팅 디퓨전과, 복수의 게이트와, 반도체 영역을 구비한다. 광전 변환 소자는, 상기 반도체층에 설치된다. 플로팅 디퓨전은, 상기 반도체층에서의 한쪽 표면측의 얕은 위치에 설치된다. 복수의 게이트는, 상기 플로팅 디퓨전에 각각 인접 설치되고, 상기 광전 변환 소자를 향해서 상기 반도체층의 깊이 방향으로 연신된다. 반도체 영역은, 상기 게이트의 사이에 상기 플로팅 디퓨전에 면해서 설치된다.
도 1은, 실시 형태에 관한 고체 촬상 장치를 구비하는 디지털 카메라의 개략 구성을 도시하는 블록도.
도 2는, 실시 형태에 관한 고체 촬상 장치의 개략 구성을 도시하는 블록도.
도 3은, 실시 형태에 관한 화소 셀을 수광면과는 반대측으로부터 투시한 설명도.
도 4는, 실시 형태에 관한 화소 셀의 단면 및 신호 전하의 전송 경로를 도시하는 설명도.
도 5는, 실시 형태에 관한 화소 셀의 단면 및 신호 전하의 전송 경로를 도시하는 설명도.
도 6은, 실시 형태에 관한 화소 셀의 단면 및 신호 전하의 전송 경로를 도시하는 설명도.
도 7은, 실시 형태에 관한 전송 트랜지스터의 ON/OFF 상태에서의 에너지 장벽을 도시하는 설명도.
도 8a 내지 도 11b는, 실시 형태에 관한 화소 셀의 제조 공정을 도시하는 단면 설명도.
도 12a 및 도 12b는, 실시 형태의 변형예에 관한 화소 셀을 도시하는 설명도.
이하에 첨부 도면을 참조하여, 실시 형태에 관한 고체 촬상 장치 및 고체 촬상 장치의 제조 방법을 상세하게 설명한다. 또한, 이 실시 형태에 의해 본 발명이 한정되는 것은 아니다.
도 1은, 실시 형태에 관한 고체 촬상 장치(14)를 구비하는 디지털 카메라(1)의 개략 구성을 도시한 블록도이다. 도 1에 도시한 바와 같이, 디지털 카메라(1)는, 카메라 모듈(11)과 후단 처리부(12)를 구비한다.
카메라 모듈(11)은, 촬상 광학계(13)와 고체 촬상 장치(14)를 구비한다. 촬상 광학계(13)는, 피사체로부터의 광을 도입하여, 피사체 상을 결상시킨다. 고체 촬상 장치(14)는, 촬상 광학계(13)에 의해 결상되는 피사체 상을 촬상하고, 촬상에 의해 얻어진 화상 신호를 후단 처리부(12)로 출력한다. 이러한 카메라 모듈(11)은, 디지털 카메라(1) 이외에, 예를 들어 카메라가 달린 휴대 단말기 등의 전자 기기에 적용된다.
후단 처리부(12)는, ISP(Image Signal Processor)(15), 기억부(16) 및 표시부(17)를 구비한다. ISP(15)는, 고체 촬상 장치(14)로부터 입력되는 화상 신호의 신호 처리를 행한다. 이러한 ISP(15)는, 예를 들어 노이즈 제거 처리, 결함 화소 보정 처리, 해상도 변환 처리 등의 고화질화 처리를 행한다.
그리고, ISP(15)는, 신호 처리 후의 화상 신호를 기억부(16), 표시부(17) 및 카메라 모듈(11) 내의 고체 촬상 장치(14)가 구비하는 후술하는 신호 처리 회로(21)(도 2 참조)로 출력한다. ISP(15)로부터 카메라 모듈(11)로 피드백되는 화상 신호는, 고체 촬상 장치(14)의 조정이나 제어에 사용된다.
기억부(16)는, ISP(15)로부터 입력되는 화상 신호를 화상으로서 기억한다. 또한, 기억부(16)는, 기억한 화상의 화상 신호를 유저의 조작 등에 따라서 표시부(17)로 출력한다. 표시부(17)는, ISP(15) 또는 기억부(16)로부터 입력되는 화상 신호에 따라서 화상을 표시한다. 이러한 표시부(17)는, 예를 들어 액정 디스플레이이다.
이어서, 도 2를 참조하여 카메라 모듈(11)이 구비하는 고체 촬상 장치(14)에 대해서 설명한다. 도 2는, 실시 형태에 관한 고체 촬상 장치(14)의 개략 구성을 도시한 블록도이다. 도 2에 도시한 바와 같이, 고체 촬상 장치(14)는, 이미지 센서(20)와, 신호 처리 회로(21)를 구비한다.
여기에서는, 이미지 센서(20)가, 입사광을 광전 변환하는 광전 변환 소자의 입사광이 입사하는 면과는 반대의 면측에 배선층이 형성되는 소위 이면 조사형 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서인 경우에 대해서 설명한다. 또한, 본 실시 형태에 관한 이미지 센서(20)는, 이면 조사형 CMOS 이미지 센서에 한정되는 것이 아니라, 표면 조사형 CMOS 이미지 센서이어도 된다.
이미지 센서(20)는, 아날로그 회로 중심으로 구성되는 주변 회로(22)와, 화소 어레이(23)를 구비한다. 또한, 주변 회로(22)는, 수직 시프트 레지스터(24), 타이밍 제어부(25), CDS(상관 이중 샘플링부)(26), ADC(아날로그/디지털 변환부)(27) 및 라인 메모리(28)를 구비한다.
화소 어레이(23)는, 이미지 센서(20)의 촬상 영역에 설치된다. 이러한 화소 어레이(23)에는, 촬상 화상의 각 화소에 대응하는 복수의 광전 변환 소자가, 수평 방향(행 방향) 및 수직 방향(열 방향)으로 2차원 어레이 형상(매트릭스 형상)으로 배치되어 있다.
각 광전 변환 소자는, 예를 들어 제1 도전형인 P형의 반도체 영역과 제2 도전형인 N형의 반도체 영역의 PN 접합에 의해 형성되는 포토다이오드이며, 입사광량에 따른 신호 전하(예를 들어, 전자)를 발생시켜서 축적한다.
광전 변환 소자에 축적된 신호 전하는, 광전 변환 소자마다 설치되는 전송 게이트에 소정의 전압이 인가된 경우에, 전하 전송 영역을 지나 플로팅 디퓨전으로 전송되어 유지된다.
화소 어레이(23)에서는, 이러한 전송 게이트 및 전송 게이트 근방의 구성을 개량함으로써, 플로팅 디퓨전에의 암전류의 유입을 억제하면서, 광전 변환 소자로부터 플로팅 디퓨전으로의 신호 전하의 전송 특성을 향상시켰다. 또한, 전송 게이트 및 전송 게이트 근방의 구성의 상세에 대해서는, 도 3 이후를 참조하여 후술한다.
타이밍 제어부(25)는, 수직 시프트 레지스터(24), CDS(26), ADC(27) 및 라인 메모리(28)에 접속되어 있고, 이것들 수직 시프트 레지스터(24), CDS(26), ADC(27) 및 라인 메모리(28)의 동작 타이밍 제어를 행한다.
수직 시프트 레지스터(24)는, 어레이(행렬) 형상으로 2차원 배열된 복수의 광전 변환 소자 중에서 신호 전하를 판독하는 광전 변환 소자를 행 단위로 순차 선택하기 위한 선택 신호를 화소 어레이(23)로 출력하는 처리부이다.
화소 어레이(23)는, 수직 시프트 레지스터(24)로부터 입력되는 선택 신호에 의해 행 단위로 선택되는 각 광전 변환 소자에 축적된 신호 전하를, 각 화소의 휘도를 나타내는 화소 신호로서 광전 변환 소자로부터 CDS(26)로 출력한다.
CDS(26)는, 화소 어레이(23)로부터 입력되는 화소 신호로부터, 상관 이중 샘플링에 의해 노이즈를 제거하여 ADC(27)로 출력하는 처리부이다. ADC(27)는, CDS(26)로부터 입력되는 아날로그의 화소 신호를 디지털의 화소 신호로 변환해서 라인 메모리(28)로 출력하는 처리부이다. 라인 메모리(28)는, ADC(27)로부터 입력되는 화소 신호를 일시적으로 유지하고, 화소 어레이(23)에서의 광전 변환 소자의 행마다 신호 처리 회로(21)로 출력하는 처리부이다.
신호 처리 회로(21)는, 디지털 회로 중심으로 구성되고, 라인 메모리(28)로부터 입력되는 화소 신호에 대하여 소정의 신호 처리를 행하고, 신호 처리 후의 화소 신호를 화상 신호로서 후단 처리부(12)로 출력하는 처리부이다. 이러한 신호 처리 회로(21)는, 화소 신호에 대하여, 예를 들어 렌즈 쉐이딩 보정, 흠집 보정, 노이즈 저감 처리 등의 신호 처리를 행한다.
이와 같이, 이미지 센서(20)에서는, 화소 어레이(23)에 배치되는 복수의 광전 변환 소자가 입사광을 수광량에 따른 양의 신호 전하로 광전 변환해서 축적하고, 주변 회로(22)가 각 광전 변환 소자에 축적된 신호 전하를 화소 신호로서 판독함으로써 촬상을 행한다.
이어서, 도 3을 참조하여, 실시 형태에 관한 화소 셀의 구성에 대해서 설명한다. 도 3은, 실시 형태에 관한 화소 셀(3)을 수광면과는 반대측으로부터 투시한 설명도이다. 또한, 도 3에는, 촬상 화상의 1화소에 대응하는 화소 셀(3)을 도시하고 있다.
또한, 도 3에는, 화소 셀(3)의 구성 요소의 배치를 명확하게 하기 위해서, 후술하는 다층 배선층 및 지지 기판을 제거한 상태를 도시하고 있다. 이하에서는, 화소 셀에서의 수광면의 법선 방향을 z 방향이라 하고, z 방향에 직교하는 면 내에서 서로 수직인 2방향을 x 방향 및 y 방향이라 하여 설명한다.
도 3에 도시한 바와 같이, 화소 셀(3)은, 중앙에 설치되는 광전 변환 소자(30)와, 광전 변환 소자(30)의 측면을 둘러싸는 소자 분리 영역(4)을 구비한다. 광전 변환 소자(30)는, 반도체층의 내부에 설치되어 -z 방향으로 연신되는 사각 기둥 형상의 P형 반도체 영역(31)과, P형의 반도체 영역(31)에서의 인접하는 2개의 측면을 따라 평면에서 보아 L자 형상으로 설치되는 N형의 반도체 영역(32)을 구비한다.
이러한 광전 변환 소자(30)는, P형의 반도체 영역(31)과, N형의 반도체 영역(32)의 PN 접합에 의해 형성되는 포토다이오드이며, 입사광량에 따른 신호 전하(예를 들어, 전자)를 발생시켜서 N형의 반도체 영역(32)에 축적한다. 이로 인해, 이하에서는, N형의 반도체 영역(32)을 전하 축적 영역(32)이라 기재한다.
또한, 화소 셀(3)은, 플로팅 디퓨전(FD), 전송 트랜지스터(TRS), 리셋 트랜지스터(RST) 및 증폭 트랜지스터(AMP)를 구비한다. 플로팅 디퓨전(FD)은, N형의 불순물이 도핑된 영역이며, 반도체층에서의 한쪽 표면측의 얕은 위치에 설치된다. 예를 들어, 플로팅 디퓨전(FD)은, 반도체층에서의 전하 축적 영역(32)보다도 얕은 위치, 즉, 전하 축적 영역(32)보다도 z축 상에서 +측의 위치에 설치된다.
또한, 화소 셀(3)은, 반도체층에서의 플로팅 디퓨전(FD)과 동등한 깊이 위치에, 리셋 트랜지스터(RST)의 드레인(RSTD), 증폭 트랜지스터(AMP)의 소스(AMPS) 및 증폭 트랜지스터(AMP)의 드레인(AMPD)을 구비한다.
리셋 트랜지스터(RST)의 드레인(RSTD), 증폭 트랜지스터(AMP)의 소스(AMPS) 및 증폭 트랜지스터(AMP)의 드레인(AMPD)은, 모두 N형의 불순물이 도핑된 영역이다.
전송 트랜지스터(TRS)는, 전송 게이트(TRG)를 구비하고, 전송 게이트(TRG)에 소정의 전압이 인가되는 경우에, 전하 축적 영역(32)으로부터 플로팅 디퓨전(FD)으로 신호 전하를 전송한다.
증폭 트랜지스터(AMP)는, 플로팅 디퓨전(FD)에 접속되는 증폭 게이트(AMPG)를 구비하고, 플로팅 디퓨전(FD)의 전위에 따른 화소 신호를 소스(AMPS) 및 드레인(AMPD) 사이에 흘림으로써 신호 전하를 증폭한다. 이 화소 신호는, CDS(26)(도 2 참조)로 출력된다.
리셋 트랜지스터(RST)는, 리셋 게이트(RSTG)를 구비하고, 리셋 게이트(RSTG)에 소정의 전압이 인가되는 경우에, 플로팅 디퓨전(FD)으로부터 드레인(RSTD)으로 신호 전하를 전송하여, 플로팅 디퓨전(FD)의 전위를 리셋한다.
여기서, 실시 형태에 관한 전송 게이트(TRG)는, 플로팅 디퓨전(FD)에 각각 인접 설치되어, 전하 축적 영역(32)을 향해서 반도체층의 깊이 방향으로 연신되는 원기둥 형상을 한 게이트(이하, 「제1 트렌치 게이트(TRG1)」라 기재함)와, 동일하게 전하 축적 영역(32)을 향해서 반도체층의 깊이 방향으로 연신되는 원기둥 형상을 한 게이트(이하, 「제2 트렌치 게이트(TRG2)」라 기재함)를 구비한다.
그리고, 화소 셀(3)은, 제1 트렌치 게이트(TRG1)와 제2 트렌치 게이트(TRG2)의 사이에, 플로팅 디퓨전(FD)에 면하는 P형의 채널 영역(5)을 구비한다. P형의 채널 영역(5)은, P형의 불순물이 도핑된 반도체 영역이다. P형의 채널 영역(5)은, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)에 소정의 전압이 인가되는 경우에, 신호 전하의 통로가 되는 채널이 형성된다.
이와 같이, 화소 셀(3)은, 전송 트랜지스터(TRS)의 채널이 형성되는 영역에, 플로팅 디퓨전(FD)과는 역도전형의 P형 채널 영역(5)을 구비한다. 이에 의해, 화소 셀(3)은, 전송 트랜지스터(TRS)의 근방에서 입사광과는 무관하게 발생하는 전하가 암전류가 되어 플로팅 디퓨전(FD)으로 유입되는 것을 억제할 수 있다.
게다가, 화소 셀(3)은, P형의 채널 영역(5)을 양측으로부터 무는 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)를 구비한다. 이에 의해, 화소 셀(3)은, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)에 소정의 전압을 인가함으로써, 신호 전하를 전송하기에 충분한만큼, 전송 트랜지스터(TRS)의 채널의 에너지 장벽을 저하시킬 수 있다. 따라서, 화소 셀(3)에 의하면, 예를 들어 P형의 채널 영역(5)의 편측 밖에는 트렌치 게이트가 없는 다른 화소 셀에 비해, 신호 전하의 전송 특성을 향상시킬 수 있다.
이어서, 도 4 내지 도 6을 참조하여, 실시 형태에 관한 화소 셀(3)의 단면 구조와 함께, 전송 트랜지스터(TRS)에 의한 신호 전하의 전송 경로에 대해서 설명한다. 도 4 내지 도 6은, 실시 형태에 관한 화소 셀(3)의 단면 및 신호 전하의 전송 경로를 도시한 설명도이다. 도 4 내지 도 6에서는, 화소 셀(3)의 구성 요소 중, 도 3에 도시한 것과 동일한 구성 요소에 대해서는, 도 3에 도시한 부호와 동일한 부호를 부여하고 있다.
또한, 도 4에는, 도 3에서의 A-A'선에 따른 화소 셀(3)의 단면을 도시하고 있고, 도 5에는, 도 3에서의 B-B'선에 따른 화소 셀(3)의 단면을 도시하고 있고, 도 6에는, 도 3에서의 C-C'선에 따른 화소 셀(3)의 단면을 도시하고 있다. 또한, 도 5 및 도 6에 나타낸 굵은 선 화살표는, 신호 전하의 흐름을 나타내고 있다.
도 4에 도시한 바와 같이, 화소 셀(3)은, 소자 분리 영역(4)에 의해 측면이 둘러싸인 P형 또는 N형의 반도체층(33)의 내부에 광전 변환 소자(30)를 구비하고, 반도체층(33)의 이면측에 반사 방지막(61), 컬러 필터(62) 및 마이크로렌즈(63)를 구비한다.
소자 분리 영역(4)은, DTI(Deep Trench Isolation)이며, 반도체층(33)의 표면으로부터 반도체층(33)의 깊이 방향으로 형성되는 트렌치에 메워진 절연 부재(41)와, 절연 부재(41)의 측면 및 저면에 설치되는 P형의 불순물이 도핑된 영역(42)을 구비한다.
또한, 도 4에 도시한 바와 같이, 광전 변환 소자(30)는, 반도체층(33)의 깊이 방향으로 연신되는 인접한 P형의 반도체 영역(31)과 N형의 전하 축적 영역(32)을 구비한다. 이에 의해, 광전 변환 소자(30)는, 수광면의 면적을 증대시키지 않고, 반도체층(33)의 깊이 방향으로 PN 접합 면적을 확보함으로써, 수광 감도를 향상시킬 수 있다.
또한, 광전 변환 소자(30)는, 전하 축적 영역(32)을 반도체층(33)의 깊이 방향으로 연장시킴으로써, 수광 면적을 증대시키지 않고, 전하 축적 영역(32)의 포화 전자수를 증대시킬 수 있다. 이러한 광전 변환 소자(30)는, 반도체층(33)의 이면측으로부터 입사하는 광을 신호 전하로 광전 변환하여, 전하 축적 영역(32)에 축적한다.
플로팅 디퓨전(FD)은, 반도체층(33)에서의 광전 변환 소자(30)보다도 얕은 위치에 설치된다. 증폭 게이트(AMPG)는, 반도체층(33)의 표면에 게이트 절연막(34)을 개재해서 설치된다.
또한, 도 5에 도시한 바와 같이, 증폭 트랜지스터(AMP)의 소스(AMPS)는, 반도체층(33)에서의 광전 변환 소자(30)보다도 얕은 위치에 설치된다. 또한, 증폭 트랜지스터(AMP)의 드레인(AMPD)(도 3 참조)도, 소스(AMPS)와 마찬가지로, 반도체층(33)에서의 광전 변환 소자(30)보다도 얕은 위치에 설치된다.
전송 게이트(TRG)는, 반도체층(33)의 표면부터 광전 변환 소자(30)의 전하 축적 영역(32)의 상면까지 달하는 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)를 구비하는 소위 더블트렌치 구조이다. P형의 채널 영역(5)은, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)의 사이에 설치된다.
또한, 본 실시 형태에서는, 제조 공정에 있어서, 제2 트렌치 게이트(TRG2)에서의 제1 트렌치 게이트(TRG1)에 면하는 측의 측면과는 반대측의 측면에도 P형의 불순물이 도핑된 P형의 채널 영역(51)이 형성된다. 즉, 제2 트렌치 게이트(TRG2)를 사이에 두고 P형의 채널 영역(5)과 대향하는 위치에도, 제2 트렌치 게이트(TRG2)에 접해서 P형의 채널 영역(51)이 형성된다.
또한, P형의 채널 영역(5)은, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2) 사이에 끼워지는 영역을 포함하여, 전송 게이트(TRG)에서의 반도체층(33)에 매립된 부위 전체를 둘러싸는 구성이어도 된다.
바꾸어 말하면, 전송 게이트(TRG)는, 반도체층(33)의 표층에 설치되는 P형의 채널 영역의 내부에, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)가 매립되는 구성이어도 된다.
또한, 도 6에 도시한 바와 같이, 리셋 트랜지스터(RST)의 드레인(RSTD)은, 반도체층(33)에서의 플로팅 디퓨전(FD)과 동등한 깊이 위치에 설치된다. 리셋 게이트(RSTG)는, 반도체층(33)의 표면에 게이트 절연막(35)을 개재해서 설치된다. 그리고, 동일 도면에 도시한 바와 같이, P형의 채널 영역(5)은, 측면이 플로팅 디퓨전(FD)에 접하는 위치에 설치된다.
이와 같이, 화소 셀(3)은, N형의 플로팅 디퓨전(FD)과, 전하 축적 영역(32)의 사이에, 역도전형의 P형 채널 영역(5)을 구비한다. 이에 의해, 화소 셀(3)은, 전송 게이트(TRG)에 전압을 인가하지 않은 경우에, 즉, 전송 트랜지스터(TRS)가 OFF인 경우에, 입사광과는 무관하게 발생하는 전하가 암전류가 되어 플로팅 디퓨전(FD)으로 유입되는 것을 억제할 수 있다.
또한, 화소 셀(3)은, 전하 축적 영역(32)으로부터 플로팅 디퓨전(FD)으로 신호 전하를 전송하는 경우에, 전송 게이트(TRG)에 소정의 전압을 인가해서 P형의 채널 영역(5)에 채널을 형성하고, 전송 트랜지스터(TRS)를 ON으로 한다.
이에 의해, 도 5에 굵은 선 화살표로 나타낸 바와 같이, 신호 전하는, 전하 축적 영역(32)으로부터 P형의 채널 영역(5)으로 인상되고, 도 6에 굵은 선 화살표로 나타낸 바와 같이, 플로팅 디퓨전(FD)으로 전송된다.
이 때, P형의 채널 영역(5)은, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)에 의해, 양측으로부터 전압이 인가되므로, 편측으로부터 전압이 인가되는 경우에 비하여, 에너지 장벽의 높이가 보다 크게 저하된다. 이에 의해, 화소 셀(3)은, 예를 들어 P형의 채널 영역(5)의 편측 밖에는 트렌치 게이트가 없는 다른 화소 셀에 비해, 신호 전하의 전송 특성을 향상시킬 수 있다.
또한, 도 5에 도시한 바와 같이, 화소 셀(3)은, 제2 트렌치 게이트(TRG2)의 P형 채널 영역(5)이 설치되는 측과는 반대측의 측면에도, P형의 불순물이 도핑된 P형의 채널 영역(51)을 구비한다. 이로 인해, 화소 셀(3)은, 전송 게이트(TRG)에 전하를 인가함으로써, P형의 채널 영역(51)에도 채널을 형성할 수 있다.
이에 의해, 화소 셀(3)은, P형의 채널 영역(5, 51)이라는 2군데에 형성하는 채널을 통해서, 전하 축적 영역(32)으로부터 플로팅 디퓨전(FD)에 신호 전하를 전송함으로써, 신호 전하의 전송 특성을 더욱 향상시킬 수 있다.
이어서, 도 7을 참조하여, 실시 형태에 관한 전송 트랜지스터(TRS)의 에너지 장벽에 대해서 설명한다. 도 7은, 실시 형태에 관한 전송 트랜지스터(TRS)의 ON/OFF 상태에서의 에너지 장벽을 도시한 설명도이다.
도 7에 도시한 바와 같이, 전송 트랜지스터(TRS)는, 전송 게이트(TRG)에 전압을 인가하지 않는 OFF 상태의 경우, 동일 도면에 이점 쇄선으로 나타낸 바와 같이, P형의 채널 영역(5)의 에너지 장벽이 최고가 된다. 이에 의해, 신호 전하는, 전하 축적 영역(32)에 축적된다.
여기서, 예를 들어 트렌치 게이트가 1개였을 경우에, 트렌치 게이트에 전압을 인가(싱글 트렌치를 ON)하면, 동일 도면에 일점 쇄선으로 나타낸 바와 같이, P형의 채널 영역(5)의 에너지 장벽을 충분히 저하시킬 수 없다. 이러한 경우, 전하 축적 영역(32)에는, 전송되지 않고 신호 전하가 잔존하는 경우가 있다. 그리고, 전하 축적 영역(32)에 잔존하는 신호 전하는, 촬상 화상에 잔상을 발생시키는 원인이 된다.
이에 비해, 실시 형태에 관한 전송 트랜지스터(TRS)는, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)에 전압을 인가(더블 트렌치 ON)하므로, 동일 도면에 실선으로 나타낸 바와 같이, P형의 채널 영역(5)의 에너지 장벽을 충분히 낮출 수 있다. 따라서, 화소 셀(3)은, 전하 축적 영역(32)에 신호 전하의 잔존이 발생하는 것을 방지함으로써, 촬상 화상에 잔상이 발생하는 것을 방지할 수 있다.
이어서, 도 8a 내지 도 11b를 참조하여, 실시 형태에 관한 화소 셀(3)의 제조 방법에 대해서 설명한다. 도 8a 내지 도 11b는, 실시 형태에 관한 화소 셀(3)의 제조 공정을 도시한 단면 설명도이다. 또한, 여기에서는, 화소 셀(3)의 도 5에 도시한 부분의 제조 공정에 대해서 상세하게 설명하고, 도 4 및 도 6에 도시한 부분에 대해서는 간단하게 설명한다.
화소 셀(3)을 제조하는 경우에는, 먼저, 도 8a에 도시한 바와 같이, 예를 들어 실리콘 웨이퍼 등의 반도체 기판(100) 상에, P형 또는 N형의 실리콘층을 에피택셜 성장시킴으로써 반도체층(33)을 형성한다.
계속해서, 반도체층(33)에, 예를 들어 붕소 등의 P형의 불순물을 이온 주입하고, 또한, 반도체층(33)에, 예를 들어 인 등의 N형의 불순물을 이온 주입한다. 그 후, 어닐 처리를 행함으로써, 반도체층(33) 내부의 N형의 전하 축적 영역(32)과, P형의 반도체 영역(31)(도 4 참조)을 활성화시켜서 광전 변환 소자(30)를 형성한다.
계속해서, 반도체층(33)에서의 한쪽 표면측의 얕은 위치, 예를 들어 광전 변환 소자(30)보다도 얕은 위치에, 인 등의 N형의 불순물을 이온 주입해서 어닐 처리를 행함으로써, 증폭 트랜지스터(AMP)의 소스(AMPS)를 형성한다.
이 때, 마찬가지로, 증폭 트랜지스터(AMP)의 드레인(AMPD), 리셋 트랜지스터(RST)의 드레인(RSTD) 및 플로팅 디퓨전(FD)의 형성 위치에도, 예를 들어 인 등의 N형의 불순물을 이온 주입해서 어닐 처리를 행한다.
이에 의해, 증폭 트랜지스터(AMP)의 소스(AMPS)와 동시에, 증폭 트랜지스터(AMP)의 드레인(AMPD), 리셋 트랜지스터(RST)의 드레인(RSTD) 및 플로팅 디퓨전(FD)을 형성한다(도 3 참조).
계속해서, 도 8b에 도시한 바와 같이, 반도체층(33)의 표면에 레지스트막(71)을 형성하고, 레지스트막(71)에 대하여 패터닝을 행함으로써, 반도체층(33)에서의 소자 분리 영역(4)(도 3 참조)의 형성 위치의 표면을 노출시킨다.
그 후, 레지스트막(71)을 마스크로서 사용하여, 예를 들어 RIE(Reactive Ion Etching)를 행함으로써, 도 8c에 도시한 바와 같이, 반도체층(33)의 표면측으로부터 이면측을 향해서 연신되는 DTI용의 트렌치(72)를 형성한다.
계속해서, 트렌치(72)의 내주면을 향해서 경사 방향으로부터, 예를 들어 붕소 등의 P형의 불순물을 이온 주입한다. 이 때, 이온의 조사 방향을 바꾸면서 복수회로 나누어 이온 주입한다. 이에 의해, 트렌치(72)의 내주면 전체에, 붕소의 이온 주입을 행할 수 있다.
그 후, 어닐 처리를 행함으로써, 도 9a에 도시한 바와 같이, 트렌치(72)의 내측면 및 저면에 P형의 불순물이 도핑된 영역(42)을 형성한다. 계속해서, 도 9b에 도시한 바와 같이, 레지스트막(71)을 박리한 후, 예를 들어 CVD(Chemical Vapor Deposition)에 의해, 산화 실리콘 등의 절연 부재(41)를 매립함으로써, 소자 분리 영역(4)을 형성한다.
그 후, 도 9c에 도시한 바와 같이, 반도체층(33)의 표면에 레지스트막(73)을 형성한다. 그리고, 레지스트막(73)을 패터닝함으로써, 반도체층(33)에서의 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)(도 3 참조)의 형성 위치의 표면을 노출시킨다. 이 때, 노출 부분의 반도체층(33)의 표면이 대략 원형 형상이 되도록, 레지스트막(73)을 패터닝한다.
그 후, 레지스트막(73)을 마스크로서 사용하여, 예를 들어 RIE를 행한다. 이에 의해, 도 10a에 도시한 바와 같이, 반도체층(33)의 표면측으로부터 광전 변환 소자(30)측을 향해서 연신되는 제1 트렌치 게이트(TRG1)용의 트렌치(74)와, 제2 트렌치 게이트(TRG2)용의 트렌치(75)를 형성한다.
계속해서, 2개의 트렌치(74, 75)에 의해 끼워지는 영역을 향해서 경사 방향으로부터, 예를 들어 붕소 등의 P형의 불순물을 이온의 조사 방향을 바꾸면서 복수회로 나누어 이온 주입한다. 이 때, 2개의 트렌치(74, 75) 중, 소자 분리 영역(4)과 접하고 있지 않은 쪽의 트렌치(75)에는, 2개의 트렌치(74, 75)에 의해 끼워지는 영역과는 반대측의 측면에도 붕소가 이온 주입된다.
그 후, 어닐 처리를 행함으로써, 도 10b에 도시한 바와 같이, 대략 원기둥 형상을 한 2개의 트렌치(74, 75)의 사이에, P형의 채널 영역(5)을 형성한다. 이 때, 소자 분리 영역(4)과 접하고 있지 않은 쪽의 트렌치(75)에서의 P형의 채널 영역(5)과 접하는 측과는 반대측의 측면에도, P형의 불순물이 도핑된 P형의 채널 영역(51)이 형성된다.
그 후, 레지스트막(73)을 박리한 후, 반도체층(33)의 표면에, 예를 들어 CVD에 의해, 폴리실리콘 등의 도전성 부재를 적층하여, 불필요한 부분의 도전성 부재를 제거한다. 이에 의해, 도 10c에 도시한 바와 같이, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)를 구비하는 전송 게이트(TRG)를 형성한다. 이 때, 동시에, 리셋 게이트(RSTG) 및 증폭 게이트(AMPG)를 형성한다(도 3 참조).
계속해서, 도 11a에 도시한 바와 같이, 반도체층(33)의 표면에 다층 배선층(8)을 형성하고, 다층 배선층(8)의 표면에, 예를 들어 실리콘 웨이퍼 등의 지지 기판(101)을 접합한다. 다층 배선층(8)은, 예를 들어 반도체층(33)의 표면에 산화 실리콘 등의 층간 절연막(81)을 형성하고, 층간 절연막(81)에 배선용의 홈을 패터닝해서 홈 내에, 구리 등의 금속을 매립하여 다층 배선(82)을 형성한다는 일련의 공정을 반복함으로써 형성한다.
그 후, 지지 기판(101)을 지지한 상태에서, 반도체 기판(100)을 이면측으로부터 연삭 및 연마함으로써, 반도체층(33)의 이면을 노출시킨다. 그리고, 도 11b에 도시한 바와 같이, 노출한 반도체층(33)의 이면에, 예를 들어 질화 실리콘에 의해 반사 방지막(61)을 형성한 후, 반사 방지막(61)의 이면에, 컬러 필터(62) 및 마이크로렌즈(63)를 순차 형성함으로써, 화소 셀(3)이 완성된다.
상술한 바와 같이, 실시 형태에 관한 고체 촬상 장치는, 반도체층과, 반도체층에 설치되는 광전 변환 소자와, 반도체층에서의 한쪽 표면측의 얕은 위치에 설치되는 플로팅 디퓨전을 구비한다. 그리고, 고체 촬상 장치는, 플로팅 디퓨전의 옆에, 반도체층의 표면으로부터 광전 변환 소자를 향해서 반도체층의 깊이 방향으로 연신되는 복수의 트렌치 게이트를 구비하고, 트렌치 게이트간에, 플로팅 디퓨전과는 역도전형의 반도체 영역을 구비한다.
이러한 고체 촬상 장치에서는, 트렌치 게이트에 전압이 인가되지 않은 경우, 트렌치 게이트간에 설치되는 반도체 영역이 플로팅 디퓨전과는 역도전형이므로, 플로팅 디퓨전으로 유입하려고 하는 암전류의 장벽이 된다.
따라서, 실시 형태에 관한 고체 촬상 장치에 의하면, 트렌치 게이트에 전압이 인가되지 않은 경우, 입사광과는 무관하게 발생하는 전하가 플로팅 디퓨전으로 유입되는 것을 억제할 수 있다.
또한, 고체 촬상 장치에서는, 복수의 트렌치 게이트에 전압을 인가함으로써, 트렌치 게이트간의 반도체 영역에, 양측으로부터 전압을 인가할 수 있다. 따라서, 고체 촬상 장치는, 광전 변환 소자로부터 플로팅 디퓨전에 신호 전하를 전송하기에 충분한만큼, 트렌치 게이트간의 반도체 영역에서의 에너지 장벽을 저하시킴으로써, 신호 전하의 전송 특성을 향상시킬 수 있다.
또한, 실시 형태에 관한 트렌치 게이트간에 설치되는 반도체 영역은, 플로팅 디퓨전에 접한다. 이에 의해, 고체 촬상 장치에 의하면, 트렌치 게이트에 전압을 인가함으로써, 플로팅 디퓨전의 바로 근처까지 채널을 형성할 수 있어, 신호 전하의 전송 특성을 더욱 향상시킬 수 있다.
또한, 실시 형태에 관한 트렌치 게이트는, 모두 대략 원기둥 형상이다. 이로 인해, 트렌치 게이트를 작성하는 경우에 사용하는 마스크는, 예를 들어 반도체층에서의 트렌치 게이트의 형성 위치에, 단순한 대략 원 형상의 구멍을 패터닝한 레지스트막을 사용할 수 있어, 레지스트막에 복잡한 패터닝을 실시할 필요가 없다.
또한, 상술한 실시 형태에서는, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)가 대략 원기둥 형상인 경우에 대해서 설명했지만, 제1 트렌치 게이트(TRG1) 및 제2 트렌치 게이트(TRG2)의 형상은, 이것에 한정되지 않는다.
이하, 도 12a 및 도 12b를 참조하여, 실시 형태의 변형예에 대해서 설명한다. 도 12a 및 도 12b는, 실시 형태의 변형예에 관한 화소 셀을 도시한 설명도이다. 도 12a에는, 변형예 1에 관한 화소 셀의 전송 게이트(TRG3) 근방 부분을 선택적으로 도시하고 있다. 또한, 도 12b에는, 변형예(2)에 관한 화소 셀(3a)을 도시하고 있다.
또한, 변형예 1에 관한 화소 셀은, 제1 트렌치 게이트(TRG4), 제2 트렌치 게이트(TRG5) 및 P형의 불순물이 도핑된 P형의 채널 영역(52)의 형상이 도 3에 도시한 전송 게이트(TRG)와는 상이한 점을 제외하고, 도 3에 도시한 화소 셀(3)과 동일한 구성이다.
도 12a에 도시한 바와 같이, 변형예 1에 관한 화소 셀의 전송 게이트(TRG3)는, 플로팅 디퓨전(FD)에 인접 설치되는 판상의 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)를 구비한다.
또한, 변형예 1에 관한 화소 셀은, 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)의 사이에, 플로팅 디퓨전(FD)에 면하는 P형의 채널 영역(52)을 구비한다.
제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)는, 모두 반도체층(33)의 표면으로부터 플로팅 디퓨전(FD)을 향해서 연신되고, 주면끼리가 대향한다. 또한, 여기에서의 주면이란, 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)의 측면 중, 가장 면적이 넓은 측면이다. 여기에서는, 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)의 측면 중, P형의 채널 영역(52)에 면하는 면이 주면이다.
변형예 1에 관한 화소 셀에 의하면, P형의 채널 영역(52)을 확장할 수 있으므로, 전송 트랜지스터가 OFF인 경우에, 플로팅 디퓨전(FD)에의 암전류의 유입을 더 억제할 수 있다.
게다가, 변형예 1에 관한 화소 셀에 의하면, 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)에 전압을 인가한 경우, 확장한 P형의 채널 영역(52)이 채널이 되므로, 신호 전하의 전송 특성을 더욱 향상시킬 수 있다.
또한, 지금까지는, 1개의 광전 변환 소자(30)에 대하여, 1개의 플로팅 디퓨전(FD)이 설치되는 경우를 예로 들었지만, 실시 형태에 관한 화소 셀은, 복수의 광전 변환 소자(30)에 의해 1개의 플로팅 디퓨전(FD)을 공유하는 구성이어도 된다.
예를 들어, 도 12b에 도시한 변형예 2의 화소 셀(3a)과 같이, 4개의 광전 변환 소자(30)에 의해, 1개의 플로팅 디퓨전(FD)을 공유하는 구성이어도 된다. 또한, 도 12b에 도시한 각 광전 변환 소자(30)는, 도 3에 도시한 광전 변환 소자(30)와 동일한 구성이다.
이러한 구성으로 할 경우, 예를 들어 도 12b에 도시한 바와 같이, 화소 셀(3a) 내에 4개의 광전 변환 소자(30)를 2행 2열로 설치한다. 각 광전 변환 소자(30)는, 평면에서 보아 L자 형상의 전하 축적 영역(32)에서의 L자의 코너부를 화소 셀(3a)의 중앙을 향해서 배치한다. 각 광전 변환 소자(30)의 사이는, 소자 분리 영역(4)에 의해, 전기적으로 소자 분리를 행한다.
그리고, 화소 셀(3a)의 중앙에서 반도체층에서의 한쪽 표면측의 얕은 위치, 예를 들어 광전 변환 소자(30) 보다도 얕은 위치에, 플로팅 디퓨전(FD)을 설치한다. 또한, 반도체층의 표면으로부터 각 전하 축적 영역(32)에서의 L자의 코너부를 향해서 연신되는 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)를 구비하는 전송 게이트(TRG6)를 설치한다.
그리고, 각 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)의 사이에, P형의 채널 영역(52)을 설치한다. 제1 트렌치 게이트(TRG4), 제2 트렌치 게이트(TRG5), P형의 채널 영역(52)은, 도 12a에 도시한 것과 동일한 형상이다.
이에 의해, 소위 4화소 1셀의 화소 셀(3a)에 있어서도, 플로팅 디퓨전(FD)에의 암전류의 유입을 억제하면서, 4개의 각 광전 변환 소자(30)로부터 플로팅 디퓨전(FD)에의 신호 전하의 전송 특성을 향상시킬 수 있다.
또한, 도 12b에 도시한 화소 셀(3a)에서는, 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)가 판상인 경우에 대해서 설명했지만, 제1 트렌치 게이트(TRG4) 및 제2 트렌치 게이트(TRG5)는, 대략 원기둥 형상(도 3 참조)이어도 된다.
또한, 상술한 실시 형태 및 변형예에서는, 전송 게이트가 2개인 트렌치 게이트를 구비하는 경우를 예로 들어 설명했지만, 실시 형태에 관한 전송 게이트는, 3개 이상의 트렌치 게이트를 구비하는 구성이어도 된다.
이러한 경우에는, 3개 이상의 트렌치 게이트의 각 사이에, P형의 불순물이 도핑된 P형의 반도체 영역을 설치하고, 트렌치간의 P형의 반도체 영역이 모두 플로팅 디퓨전에 면하는 또는 접하는 위치에, 트렌치 게이트를 평면에서 보아 일렬로 배치한다.
또한, 상술한 실시 형태에서는, 화소 셀이 복수개인 트렌치 게이트의 사이에, 플로팅 디퓨전과는 역도전형의 P형 채널 영역을 구비하는 경우에 대해서 설명했지만, 채널 영역의 도전형은 플로팅 디퓨전과 동일해도 된다.
예를 들어, 트렌치 게이트 및 반도체층간의 계면 상태가 양호하고, 계면에 결정 결함이 거의 없는 경우나, 트렌치 게이트에 인가하는 전압의 설계에 따라서는, 암전류를 고려할 필요가 없는 경우가 있다. 이러한 경우에는, 화소 셀은, 복수개의 트렌치 게이트의 사이에, 채널 영역으로서 N형의 반도체 영역을 구비하는 구성이어도 된다. 또한, 반도체층의 도전형이 N형인 경우, 채널 영역의 N형의 불순물 농도는, 반도체층의 N형의 불순물 농도보다도 높게 한다.
이에 의해, 화소 셀은, 광전 변환 소자로부터 플로팅 디퓨전에의 신호 전하의 전송 특성(전송의 용이성)이 향상된다. 게다가, 화소 셀에서는, 전송 트랜지스터를 ON 할 경우에, 2개의 트렌치 게이트에 의해 채널 영역에 양측으로부터 전압을 인가하므로, 전송 트랜지스터에 의한 신호 전하의 전송 능력이 증대된다.
즉, 실시 형태에 관한 고체 촬상 장치는, 채널 영역(5, 51, 52)이 N형이 되었다고 해도, 도 7을 참조하여 설명한 double gate화에 의한 potential swing의 능력 개선 효과는 살아난다.
따라서, 이러한 화소 셀에 의하면, 전송 트랜지스터를 ON으로 했을 경우에, 광전 변환 소자에 신호 전하가 잔류하는 것을 억제할 수 있으므로, 촬상 화상에 잔상이 발생하는 것을 억제할 수 있다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는, 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는, 그 밖의 다양한 형태로 실시되는 것이 가능하고, 발명의 요지를 일탈하지 않는 범위에서, 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은, 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다.

Claims (20)

  1. 반도체층과,
    상기 반도체층에 설치되는 광전 변환 소자와,
    상기 반도체층에서의 한쪽 표면측의 얕은 위치에 설치되는 플로팅 디퓨전과,
    상기 플로팅 디퓨전에 각각 인접 설치되고, 상기 광전 변환 소자를 향해서 상기 반도체층의 깊이 방향으로 연신되는 복수의 게이트와,
    상기 게이트의 사이에 상기 플로팅 디퓨전에 면해서 설치되는 반도체 영역을 구비하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 반도체 영역은,
    상기 플로팅 디퓨전과는 역도전형인, 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 반도체 영역은,
    상기 플로팅 디퓨전과 동일한 도전형인, 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 복수의 게이트는,
    대략 원기둥 형상인, 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 복수의 게이트는,
    판상이며, 주면끼리가 대향하는, 고체 촬상 장치.
  6. 제1항에 있어서,
    상기 광전 변환 소자는,
    상기 반도체층의 내부에 설치되는 사각 기둥 형상의 도전형이 P형인 영역과,
    상기 도전형이 P형인 영역에서의 인접하는 2개의 측면을 따라 설치되는 평면에서 보아 L자 형상의 도전형이 N형인 영역을 구비하는, 고체 촬상 장치.
  7. 제6항에 있어서,
    상기 플로팅 디퓨전은,
    상기 도전형이 N형인 영역 상에 설치되는, 고체 촬상 장치.
  8. 제6항에 있어서,
    상기 게이트는,
    상기 반도체층의 표면부터 상기 도전형이 N형인 영역 상면까지 달하는, 고체 촬상 장치.
  9. 제1항에 있어서,
    상기 게이트를 사이에 두고 상기 반도체 영역과 대향하는 위치에 설치되는 반도체 영역을 더 구비하는, 고체 촬상 장치.
  10. 제1항에 있어서,
    상기 게이트는,
    상기 반도체층의 표층에 설치되는 상기 반도체 영역의 내부에 매립되는, 고체 촬상 장치.
  11. 제1항에 있어서,
    상기 반도체 영역은, 측면이 상기 플로팅 디퓨전에 접하는 위치에 설치되는, 고체 촬상 장치.
  12. 제6항에 있어서,
    상기 광전 변환 소자는,
    화소 셀 내에 2행 2열로 4개 설치되고, 각각이 상기 평면에서 보아 L자 형상의 도전형이 N형인 영역에서의 L자의 코너부를 상기 화소 셀의 중앙을 향해서 배치되고,
    상기 플로팅 디퓨전은,
    상기 화소 셀의 중앙에서 상기 광전 변환 소자보다도 상기 반도체층의 얕은 위치에 설치되고,
    상기 게이트는,
    상기 반도체층의 표면으로부터 각 상기 도전형이 N형인 영역에서의 L자의 코너부를 향해서 연신되는, 고체 촬상 장치.
  13. 반도체층에 광전 변환 소자를 형성하는 것과,
    상기 반도체층에서의 한쪽 표면측의 얕은 위치에 플로팅 디퓨전을 형성하는 것과,
    상기 플로팅 디퓨전의 옆에, 상기 광전 변환 소자를 향해서 상기 반도체층의 깊이 방향으로 연신되는 복수의 트렌치를 형성하는 것과,
    상기 복수의 트렌치의 사이에 반도체 영역을 형성하는 것과,
    상기 트렌치에 도전성 부재를 매립해서 게이트를 형성하는 것을 포함하는 고체 촬상 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 영역을 형성하는 것은,
    상기 플로팅 디퓨전과는 역도전형의 상기 반도체 영역을 형성하는 것을 포함하는, 고체 촬상 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 트렌치를 형성하는 것은,
    원통형의 상기 트렌치를 형성하는 것을 포함하는, 고체 촬상 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 반도체 영역을 형성하는 것은,
    상기 복수의 트렌치에 의해 끼워지는 영역을 향해서 경사 방향으로부터, 불순물의 조사 방향을 바꾸면서 불순물의 주입을 행하는 것을 포함하는, 고체 촬상 장치의 제조 방법.
  17. 제16항에 있어서,
    상기 반도체 영역을 형성하는 것은,
    상기 트렌치의 양측면으로 상기 불순물을 주입하는 것을 포함하는, 고체 촬상 장치의 제조 방법.
  18. 제13항에 있어서,
    상기 광전 변환 소자를 형성하는 것은,
    상기 반도체층의 내부에 사각 기둥 형상의 도전형이 P형인 영역을 형성하는 것과,
    상기 도전형이 P형인 영역에서의 인접하는 2개의 측면을 따라 평면에서 보아 L자 형상의 도전형이 N형인 영역을 형성하는 것을 포함하는, 고체 촬상 장치의 제조 방법.
  19. 제18항에 있어서,
    상기 플로팅 디퓨전을 형성하는 것은,
    상기 도전형이 N형인 영역 상에 상기 플로팅 디퓨전을 형성하는 것을 포함하는, 고체 촬상 장치의 제조 방법.
  20. 제18항에 있어서,
    상기 트렌치를 형성하는 것은,
    상기 반도체층의 표면부터 상기 도전형이 N형인 영역의 상면까지 달하는 상기 트렌치를 형성하는 것을 포함하는, 고체 촬상 장치의 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190032346A (ko) * 2016-08-10 2019-03-27 소니 주식회사 반도체 집적 회로
US11552119B2 (en) 2017-11-09 2023-01-10 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic equipment

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015053411A (ja) * 2013-09-09 2015-03-19 ソニー株式会社 固体撮像素子、固体撮像素子の製造方法、および電子機器
KR102546550B1 (ko) * 2016-06-24 2023-06-23 에스케이하이닉스 주식회사 딥 트렌치들 내의 전달 게이트들을 갖는 이미지 센서
KR20180080931A (ko) 2017-01-05 2018-07-13 삼성전자주식회사 이미지 센서
JPWO2018181585A1 (ja) * 2017-03-28 2020-05-14 株式会社ニコン 撮像素子および撮像装置
JP2018190797A (ja) * 2017-04-28 2018-11-29 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
JP6650909B2 (ja) * 2017-06-20 2020-02-19 キヤノン株式会社 撮像装置、撮像システム、移動体、および、撮像装置の製造方法
US10790321B2 (en) * 2017-09-29 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS image sensor having indented photodiode structure
DE102018122628B4 (de) 2017-09-29 2023-08-03 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS Bildsensor mit gezackter Fotodiodenstruktur
JP7366751B2 (ja) 2017-11-09 2023-10-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置、および電子機器
EP3709359A4 (en) 2017-11-09 2021-05-26 Sony Semiconductor Solutions Corporation SEMICONDUCTOR IMAGING DEVICE AND ELECTRONIC DEVICE
KR102549400B1 (ko) * 2018-03-21 2023-06-30 에스케이하이닉스 주식회사 Pd 바이어스 패턴들을 갖는 이미지 센서
EP4246990A3 (en) 2018-07-31 2023-10-11 Sony Semiconductor Solutions Corporation Imaging device and electronic apparatus
JP2020035916A (ja) * 2018-08-30 2020-03-05 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
US10861892B2 (en) * 2018-11-21 2020-12-08 Bae Systems Information And Electronic Systems Integration Inc. Low-light-level CMOS image sensor pixel
JP7403993B2 (ja) * 2019-08-20 2023-12-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置およびその製造方法、並びに電子機器
EP4084090A4 (en) * 2019-12-25 2023-01-18 Sony Semiconductor Solutions Corporation LIGHT RECEIVING ELEMENT AND LIGHT RECEIVING DEVICE
JP2021141262A (ja) * 2020-03-06 2021-09-16 Ｇｐｉｘｅｌ Ｊａｐａｎ株式会社 固体撮像装置用画素
US11616088B2 (en) * 2020-03-25 2023-03-28 Omnivision Technologies, Inc. Transistors having increased effective channel width
US11521997B2 (en) * 2020-04-16 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-protrusion transfer gate structure
WO2021241243A1 (ja) * 2020-05-29 2021-12-02 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び光検出方法
JP2021193696A (ja) 2020-06-07 2021-12-23 ソニーセミコンダクタソリューションズ株式会社 センサ装置
US11574947B2 (en) * 2020-08-18 2023-02-07 Omnivision Technologies, Inc. Method and image sensor with vertical transfer gate and buried backside-illuminated photodiodes
KR20240019093A (ko) * 2021-06-11 2024-02-14 소니 세미컨덕터 솔루션즈 가부시키가이샤 반도체 장치 및 그 제조 방법, 그리고 전자 기기
JPWO2023017640A1 (ko) * 2021-08-13 2023-02-16
US20230079156A1 (en) * 2021-09-15 2023-03-16 Omnivision Technologies, Inc. Artifact-Reducing Pixel And Method
JP2023157511A (ja) * 2022-04-15 2023-10-26 ソニーセミコンダクタソリューションズ株式会社 光検出装置及び電子機器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080062052A (ko) * 2006-12-29 2008-07-03 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
JP5428395B2 (ja) * 2009-03-04 2014-02-26 ソニー株式会社 固体撮像装置およびその製造方法、および撮像装置
JP5515434B2 (ja) * 2009-06-03 2014-06-11 ソニー株式会社 半導体装置及びその製造方法、固体撮像素子
JP2012199489A (ja) * 2011-03-23 2012-10-18 Sony Corp 固体撮像装置、固体撮像装置の製造方法、及び電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190032346A (ko) * 2016-08-10 2019-03-27 소니 주식회사 반도체 집적 회로
CN109564920A (zh) * 2016-08-10 2019-04-02 索尼公司 半导体集成电路
CN109564920B (zh) * 2016-08-10 2022-12-16 索尼公司 半导体集成电路
US11552119B2 (en) 2017-11-09 2023-01-10 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic equipment

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Publication number Publication date
JP2016136584A (ja) 2016-07-28
CN105826336A (zh) 2016-08-03
TW201630173A (zh) 2016-08-16
US20160218138A1 (en) 2016-07-28

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