KR20160083695A - 주파수 합성기의 출력을 제어하기 위한 장치 및 방법 - Google Patents

주파수 합성기의 출력을 제어하기 위한 장치 및 방법 Download PDF

Info

Publication number
KR20160083695A
KR20160083695A KR1020150000125A KR20150000125A KR20160083695A KR 20160083695 A KR20160083695 A KR 20160083695A KR 1020150000125 A KR1020150000125 A KR 1020150000125A KR 20150000125 A KR20150000125 A KR 20150000125A KR 20160083695 A KR20160083695 A KR 20160083695A
Authority
KR
South Korea
Prior art keywords
channel code
value
frequency
output
determined
Prior art date
Application number
KR1020150000125A
Other languages
English (en)
Other versions
KR102375949B1 (ko
Inventor
한상욱
이성준
이준희
최종원
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020150000125A priority Critical patent/KR102375949B1/ko
Priority to US14/974,333 priority patent/US9762220B2/en
Priority to CN201511021609.8A priority patent/CN105763189B/zh
Publication of KR20160083695A publication Critical patent/KR20160083695A/ko
Application granted granted Critical
Publication of KR102375949B1 publication Critical patent/KR102375949B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/131Digitally controlled
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/187Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using means for coarse tuning the voltage controlled oscillator of the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/083Details of the phase-locked loop the reference signal being additionally directly applied to the generator
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/085Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/099Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0998Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08Details of the phase-locked loop
    • H03L7/10Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/101Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop
    • H03L7/102Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional control signal to the controlled loop oscillator derived from a signal generated in the loop the additional signal being directly applied to the controlled loop oscillator
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/181Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00Automatic control of frequency or phase; Synchronisation
    • H03L7/06Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019Variable delay
    • H03K2005/00058Variable delay controlled by a digital setting
    • H03K2005/00071Variable delay controlled by a digital setting by adding capacitance as a load
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015Layout of the delay element
    • H03K2005/00234Layout of the delay element using circuits having two logic levels
    • H03K2005/00273Layout of the delay element using circuits having two logic levels using digital comparators
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03LAUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06Phase locked loops with a controlled oscillator having at least two frequency control terminals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 주파수 합성기(Frequency Synthesizer)의 출력을 제어하기 위한 장치 및 방법에 관한 것으로서, 본 발명의 실시 예에 따른 주파수 합성 장치는 채널 코드에 대응되는 발진 주파수를 발생시키는 발진기(oscillator)와, 상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정하고, 오류 감지 시 상기 결정된 채널 코드를 보정하는 주파수 결정기와, 상기 발진 주파수 및 상기 목표 주파수 간의 위상차를 검출하여 상기 발진 주파수의 위상을 보정하는 위상 고정기를 포함하는 것을 특징으로 한다.

Description

주파수 합성기의 출력을 제어하기 위한 장치 및 방법{APPARATUS AND METHOD FOR CONTROLLING OUTPUT OF FREQUENCY SYNTHESIZER}
본 발명은 주파수 합성기의 출력을 제어하기 위한 장치 및 방법에 관한 것이다.
주파수 합성기(Frequency Synthesizer)는 일정 간격의 주파수 단위로 증가 또는 감소되는 일련의 개별 주파수들을 가지는 신호를 만들어 내는 장치로서, 상기 주파수 합성기에 의하면, 정해진 주파수 범위 내에서 채널 주파수와 같은 정밀하고 규칙적인 간격의 주파수들을 가변적으로 선택, 발생, 제어할 수 있게 된다.
다시 말해, 상기 주파수 합성기는 일반적으로 넓은 주파수 대역 내에서의 주파수 합성을 지원하기 위해서 상기 넓은 주파수 대역을 다수의 좁은 주파수 대역으로 나누어서 처리하게 되는데, 상기 좁은 주파수 대역은 채널 코드(channel code)로 구분되게 된다. 따라서 상기 주파수 합성기는 새로운 주파수 합성을 위해 먼저 채널 코드를 정하여 사용하게 될 좁은 주파수 대역을 결정하고, 상기 정해진 좁은 주파수 대역 내에서 주파수를 고정(locking)시키게 된다.
그러나, 상기 채널 코드를 결정하는 과정에서 오류가 발생하는 경우, 상기 주파수 합성기는 잘못된 주파수 대역에서 주파수 고정을 시도하게 되고, 결과적으로 상기 주파수 합성기는 원하는 주파수의 신호를 정확하게 생성할 수 없게 된다. 따라서, 상기 채널 코드를 결정하는 과정에서 오류가 발생한 경우, 상기 오류를 감지한 후, 이와 같은 오류를 수정할 필요성이 존재하게 된다.
본 발명의 일 실시 예는 주파수 합성기의 출력을 제어하기 위한 장치 및 방법을 제공한다.
본 발명의 다른 실시 예는 채널 코드에 대응하는 주파수 합성기의 출력을 제어하기 위한 장치 및 방법을 제공한다.
본 발명의 또 다른 실시 예는 주파수 합성기의 출력을 결정하는데 있어 발생한 오류를 감지하기 위한 장치 및 방법을 제공한다.
본 발명의 또 다른 실시 예는 주파수 합성기의 출력을 결정하는데 있어 발생한 오류를 수정하기 위한 장치 및 방법을 제공한다.
본 발명의 또 다른 실시 예는 주파수 합성기의 출력에 대응되는 채널 코드를 결정하는데 있어 발생한 오류를 감지하기 위한 장치 및 방법을 제공한다.
본 발명의 또 다른 실시 예는 주파수 합성기의 출력에 대응되는 채널 코드를 결정하는데 있어 발생한 오류를 수정하기 위한 장치 및 방법을 제공한다.
본 발명의 실시 예에 따른 주파수 합성 장치(Frequency Synthesizer)는 채널 코드에 대응되는 발진 주파수를 발생시키는 발진기(oscillator)와, 상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정하고, 오류 감지 시 상기 결정된 채널 코드를 보정하는 주파수 결정기와, 상기 발진 주파수 및 상기 목표 주파수 간의 위상차를 검출하여 상기 발진 주파수의 위상을 보정하는 위상 고정기를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 주파수 합성 장치의 동작 방법은 채널 코드에 대응되는 발진 주파수를 발생시키는 과정과, 상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정하는 과정과, 오류 감지 시 상기 결정된 채널 코드를 보정하는 과정과, 상기 발진 주파수 및 상기 목표 주파수 간의 위상차를 검출하여 상기 발진 주파수의 위상을 보정하는 과정을 포함하는 것을 특징으로 한다.
주파수 합성기가 주파수 합성 과정 가운데 발생한 오류를 탐지 및 수정함으로써, 상기 주파수를 합성하는데 걸리는 시간을 감소시킬 수 있고, 그 결과 상기 주파수 합성기가 포함된 전체 시스템의 성능 및 효율을 증대시킬 수 있다.
도 1은 본 발명의 실시 예에 따른 주파수 합성기의 구성을 도시한다.
도 2는 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
도 3은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
도 4는 본 발명의 실시 예에 따른 주파수 합성기의 구성을 도시한다.
도 5는 본 발명의 실시 예에 따른 주파수 합성기의 구성을 도시한다.
도 6은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
도 7은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
도 8은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
도 9는 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
도 10은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하는 방법에 관한 순서도를 도시한다.
도 11은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하는 방법에 관한 순서도를 도시한다.
도 12는 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하는 방법에 관한 순서도를 도시한다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술 되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
본 발명의 다양한 실시 예는 다양한 변경을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들이 도면에 예시되고 관련된 상세한 설명이 기재되어 있다. 그러나, 이는 본 발명의 다양한 실시 예를 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 다양한 실시 예의 사상 및 기술 범위에 포함되는 모든 변경 및/또는 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 도면의 설명과 관련하여, 유사한 구성요소에 대해서는 유사한 참조부호가 사용되었다.
본 발명의 다양한 실시 예에서 사용될 수 있는“포함한다” 또는“포함할 수 있다” 등의 표현은 개시(disclosure)된 해당 기능, 동작 또는 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작 또는 구성요소 등을 제한하지 않는다. 또한, 본 발명의 다양한 실시 예에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명의 다양한 실시 예에서 “또는” 등의 표현은 함께 나열된 단어들의 어떠한, 그리고 모든 조합을 포함한다. 예를 들어, “A 또는 B”는, A를 포함할 수도, B를 포함할 수도, 또는 A 와 B 모두를 포함할 수도 있다.
본 발명의 다양한 실시 예에서 사용된 “제 1,”“제2,”“첫째,”또는“둘째,”등의 표현들은 다양한 실시 예들의 다양한 구성요소들을 수식할 수 있지만, 해당 구성요소들을 한정하지 않는다. 예를 들어, 상기 표현들은 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 상기 표현들은 한 구성요소를 다른 구성요소와 구분하기 위해 사용될 수 있다. 예를 들어, 제1 사용자 기기와 제 2 사용자 기기는 모두 사용자 기기이며, 서로 다른 사용자 기기를 나타낸다. 예를 들어, 본 발명의 다양한 실시 예의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 새로운 다른 구성요소가 존재하지 않는 것으로 이해될 수 있어야 할 것이다.
본 발명의 다양한 실시 예에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 다양한 실시 예를 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명의 다양한 실시 예가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 발명의 다양한 실시 예에서 명백하게 정의되지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하의 내용을 통해, 주파수 합성기의 출력을 제어하기 위한 장치 및 방법에 관한 설명이 이어질 것이다.
이하 설명에서 사용되는 주파수 합성기의 구조를 이루는 개별 장치들에 관한 용어, 상기 주파수 합성기가 포함된 네트워크 장치에 관한 용어 등은 설명의 편의를 위한 것이다. 따라서, 본 발명이 후술되는 용어들에 한정되는 것은 아니며, 동등한 기술적 의미를 가지는 대상을 지칭하는 다른 용어가 사용될 수 있다.
도 1은 본 발명의 실시 예에 따른 주파수 합성기의 구성을 도시한다.
상기 주파수 합성기(Frequency Synthesizer)는 일정 간격의 주파수 단위로 증가 또는 감소되는 일련의 개별 주파수들을 만들어 내는 장치로서, 상기 주파수 합성기는 특정 모바일 시스템(Mobile System) 내에 포함될 수 있으며, 경우에 따라서는 상기 모바일 시스템 내에 포함될 수 있는 RFIC(Radio Frequency Integrated Circuit) 내에 포함될 수도 있다.
여기에서, 상기 주파수 합성기는 전압 제어 발진기(Voltage Controlled Oscillator, VCO) 110, 전치 분주기(Prescaler) 120, ABC(Auto Bank Calibration) 130, 분배기(Divider) 140, 델타-시그마 변조기(Delta Sigma Modulator) 150, 위상 주파수 검출기(Phase Frequency Detector) 160, 차지 펌프(Charge Pump) 170, 저역 필터(Low Pass Filter) 180 등을 포함할 수 있다.
다시 말해, 상기 주파수 합성기는 크게 전압 제어를 통해 다양한 주파수를 발생시키는 전압 제어 발진기 110과 상기 전압 제어 발진기 110에서 발생된 특정 신호의 주파수를 피드백 루프(feedback loop)로 고정시켜 주파수의 안정도를 높이는 PLL(phase locked loop) 회로로 구성될 수 있다.
구체적으로, 상기 전압 제어 발진기 110은 다양한 방식을 통해 구현될 수 있는데, 대표적으로 LC 탱크 발진(LC tank oscillation) 방식을 그 예로 들 수 있다. 이 경우, 상기 LC 탱크 발진 방식에 따르면, LC 탱크를 이용하여 상기 전압 제어 발진기 110의 발진 주파수를 변경시킴으로써, 넓은 주파수 대역을 지원할 수 있게 된다. 특히, 인덕터(inductor)와 커패시터(capacitor)의 값을 고정한 채 버랙터(varactor)의 입력 전압만을 바꾸어 커패시턴스(capacitance)를 변화시키는 방식을 사용하는 경우, 대단히 큰 VCO 이득(gain) (KVCO)이 필요하게 되어 전력 소모와 위상 잡음(phase noise)이 증가되게 된다.
이를 개선하기 위해, 상기 전압 제어 발진기 110이 지원하는 넓은 주파수 대역을 다수의 좁은 주파수 대역으로 나누고, 하나의 좁은 대역 안에서만 버랙터의 입력 전압을 바꿔 주파수를 조절하는 방식이 일반적으로 사용될 수 있다. 이를 통해, 비교적 좁은 주파수 대역에서는 비교적 적은 VCO 이득(KVCO)이 필요하게 되므로, 그 결과, 전력 소모와 위상 잡음을 감소시킬 수 있게 된다.
이처럼 넓은 주파수 대역을 다수의 좁은 주파수 대역으로 나누고, 하나의 좁은 대역 안에서만 버랙터의 입력 전압을 바꿔 주파수를 조절하는 방식이 사용되는 경우, 상기 전압 제어 발진기 110은 상기 다수의 좁은 주파수 대역들 가운데 특정 주파수 대역을 선택하기 위해 상기 전압 제어 발진기 110의 커패시턴스 값을 조절하여 공진 주파수를 변화시키게 된다. 따라서, 상기 전압 제어 발진기 110이 넓은 주파수 대역을 모두 지원하기 위해서는 상기 전압 제어 발진기 110의 커패시턴스 값을 변화시킬 수 있는 정도가 커야하는데, 이를 위해서 상기 전압 제어 발진기 110은 다양한 크기의 커패시터들로 구성된 커패시터 뱅크 어레이(capacitor bank array)를 포함할 수 있다.
일반적으로 상기 커패시터 뱅크 어레이는 실리콘 영역(silicon area)을 줄이고 필요한 커패시터들의 개수를 줄이기 위하여 이진 가중 어레이(binary weighted array) 방식을 통해 구현될 수 있으며, 그 결과, 다수의 커패시터들의 조합으로 원하는 커패시턴스의 총합을 얻을 수 있게 된다. 이때 하나의 어레이 안에 위치한 여러 개의 커패시터들 가운데 어떤 것을 켜고 어떤 것을 끄는가의 조합은 특정 좁은 주파수 대역과 일대일로 대응되기 때문에, 상기 조합은 상기 전압 제어 발진기 110이 어떤 대역을 사용하는지에 대한 구분 수단으로 이용될 수 있다. 또한, 상기 커패시터들의 조합은 채널 코드(channel code), 커패시터 뱅크 코드(capacitor bank code) 또는 캡 뱅크 코드(cap bank code)라 지칭될 수 있다.
한편, 상기 주파수 합성기는 필요한 주파수를 합성할 때에 크게 두 가지 단계를 거칠 수 있다. 먼저, 첫 번째 단계에서는 채널 코드를 확정함으로써, 넓은 주파수 대역에서 좁은 주파수 대역을 선택할 수 있게 되는데, 이는 코스 튜닝(coarse tuning) 과정으로 지칭될 수 있다. 상기 코스 튜닝 과정에서는, 피드백 루프를 끊고 상기 채널 코드를 변경해가면서 사용자가 원하는 주파수 근처로 좁은 주파수 대역을 맞출 수 있게 된다.
이 경우, 상기 채널 코드를 결정하는 방법은 다양하게 존재하나, 이진 탐색(binary search) 방식이 일반적으로 사용된다. 상기 이진 탐색 방식에 따르면, 상기 전압 제어 발진기 110이 지원하는 전체 주파수 대역 가운데에 중간 정도의 주파수를 가지는 신호를 생성하도록 채널 코드를 설정한 후, 상기 전압 제어 발진기 110이 상기 채널 코드에 대응하는 주파수를 가지는 신호를 발생시키는 경우, 상기 발생된 주파수와 사용자가 원하는 주파수를 비교하여 상기 발생된 주파수 값이 원하는 주파수 값보다 크면 상기 채널 코드값을 낮추고, 상기 발생된 주파수 값이 원하는 주파수 값보다 작으면 상기 채널 코드값을 높일 수 있다.
이와 같은 비교 과정을 통해, 상기 전압 제어 발진기 110에 포함된 커패시터 뱅크 내의 첫 번째 커패시터를 사용할지 여부가 결정된다. 다음으로, 상기 커패시터 뱅크 내의 두 번째 커패시터의 사용 여부를 결정하기 위해 첫 번째 비교 방식과 동일한 비교 과정을 거치게 되며, 최종적으로 상기 커패시터 뱅크 내의 커패시터 개수만큼 비교를 계속하게 된다. 이를 통해 최종적인 채널 코드가 결정될 수 있게 된다. 이와 같은 코스 튜닝 과정은 상기 주파수 합성기 내에 포함된 ABC 130을 통해 이루어질 수 있는데, 상기 ABC 130의 구체적인 동작에 관해서는 아래의 도면들을 통해 상세하게 설명될 것이다.
다음으로, 두 번째 단계에서는 상기 전압 제어 발진기 110의 발진 주파수를 사용자가 원하는 주파수에 정확하게 맞추게 되는데, 상기 과정은 파인 튜닝(fine tuning) 과정으로 지칭될 수 있다. 다시 말해, 상기 전압 제어 발진기 110에 피드백 루프가 연결되는 경우, 상기 PLL 회로가 동작하면서 상기 발진 주파수의 위상과 상기 사용자가 원하는 주파수의 위상이 동기화될 수 있다. 구체적으로, 상기 파인 튜닝 과정을 위한 상기 피드백 루프는 전치 분주기 120, 분배기 140, 델타-시그마 변조기 150, 위상 주파수 검출기 160, 차지 펌프 170, 저역 필터 180 등을 포함할 수 있다.
먼저, 상기 전치 분주기 120은 PLL 회로 등에서 고속 회로 부분과 저속 회로 부분의 주파수 정합을 위하여 주파수를 분주하는 회로를 의미하는데, 상기 전치 분주기 120은 온도 보상 수정 발진기(Temperature Compensated X-tal Oscillator, TCXO)에 의해 발생되는 기준 신호의 주파수와 상기 전압 제어 발진기 110의 발진 주파수를 용이하게 비교하기 위해 상기 발진 주파수를 일정한 비율로 감소시키는 역할을 수행할 수 있다. 또한, 상기 분배기 140은 상기 전치 분주기 120으로부터 출력되는 신호의 주파수를 상기 기준 신호와 비슷한 수준으로 다시 한번 일정한 비율로 감소시킬 수 있으며, 상기 델타-시그마 변조기 150을 통해, 상기 전치 분주기 120으로부터 출력되는 신호의 주파수를 상기 기준 신호의 소수점 단위의 배수를 가지도록 출력할 수 있다.
또한, 상기 위상 주파수 검출기 160은 상기 분배기 140으로부터 출력되는 신호 및 상기 기준 신호 간의 주파수 및 위상 차이를 검출하는 역할을 수행할 수 있다. 다시 말해, 상기 위상 주파수 검출기 160은 상기 분배기 140으로부터 출력되는 신호의 파형 및 상기 기준 신호의 파형의 차이를 정량적으로 산출하여 상기 파형의 차이를 나타내는 신호를 출력하게 된다. 또한, 위상 주파수 검출기 160으로부터 출력되는 신호의 파형은 차지 펌프 170 및 저역 필터 180을 차례로 통과하여, 상기 신호의 파형에 대응되는 전류 값으로 변형될 수 있으며, 상기 전류 값에 따라 상기 전압 제어 발진기 110의 출력 주파수가 조정될 수 있다.
도 2는 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
앞서 살폈듯이, 코스 튜닝(coarse tuning) 과정에서, 먼저 상기 전압 제어 발진기 110의 채널 코드가 설정된 후, 상기 채널 코드에 대응되는 상기 전압 제어 발진기 110의 출력 주파수가 측정될 수 있다. 이 경우, 상기 출력 주파수는 다양한 방식을 통해 측정될 수 있는데, 예를 들어, 임의의 시간 구간 동안 상기 전압 제어 발진기 110의 출력 신호의 주기가 얼마나 반복되는지 여부를 카운터(Counter) 등의 장치가 측정할 수 있다. 또한, 상기 측정값을 목표 주파수에 대응되는 기준 값과 비교하여 이진 탐색(binary search)을 진행할 수 있고, 상기 이진 탐색 과정을 반복하여 채널 코드를 확정함으로써, 상기 코스 튜닝 과정이 완료될 수 있다.
이진 탐색에 의한 코스 튜닝과정을 보다 구체적으로 살펴보면, 먼저 전압 제어 발진기 110으로부터 출력될 목표 주파수에 대응되는 기준 값이 설정될 수 있고, 상기 전압 제어 발진기 110으로 입력될 임의의 채널 코드가 설정될 수 있다. 이후, 상기 임의의 채널 코드에 대응되는 상기 전압 제어 발진기 110의 출력 값과 상기 기준 값이 비교될 수 있는데, 상기 전압 제어 발진기 110의 출력 값은 상기 임의의 채널 코드에 대응되는 상기 전압 제어 발진기 110의 출력 주파수의 카운트(count) 값이 될 수 있다.
상기 비교 결과에 따라, 상기 출력 값이 상기 기준 값보다 더 큰 경우, 상기 채널 코드 가운데 첫 번째 비트 값은 '0'으로 결정될 수 있고, 반대로 상기 출력 값이 상기 기준 값보다 더 작은 경우, 상기 채널 코드 가운데 첫 번째 비트 값은 '1'로 결정될 수 있다. 이와 같은 이진 탐색 과정은 상기 채널 코드에 포함된 모든 비트 값이 최종적으로 결정될 때까지 반복적으로 수행될 수 있다. 또한, 상기 반복적인 이진 탐색 과정의 결과 최종 채널 코드가 결정될 수 있고, 이 경우, 상기 코스 튜닝 과정은 종료되게 된다.
도 2는 본 발명의 실시 예에 따른 이진 탐색 결과, 주파수 합성기의 채널 코드가 정상적으로 결정되는 과정의 한가지 예를 도시한다.
상기 도 2는 상기 주파수 합성기의 채널 코드를 결정하기 위한 이진 탐색 트리(binary search tree)를 도시하고 있다. 상기 도 2에서, 원형의 도형 가운데 상단에 표시된 숫자는 상기 채널 코드를 이진수로 보여주고 있다. 이 경우, 상기 채널 코드는 3 비트로 구성되어 있으나, 이는 예시에 불과하고, 경우에 따라서는 7 비트 내지 8 비트로 구성될 수 있으며, 사용자의 설정에 따른 임의의 비트 수로 구성되는 것 또한 가능하다.
상기 원형의 도형 가운데 하단에 표시된 숫자는 상기 주파수 합성기에 포함될 수 있는 상기 전압 제어 발진기 110의 채널 코드가 특정한 값으로 설정되었을 때, 출력 주파수의 카운트 값을 의미한다. 상기 카운트 값은 예시적인 값에 해당하며, 일정한 값으로 고정된 값이 아니라 외부 온도 및 전압, 실리콘 공정 변화 등 다양한 외부 조건에 따라 변화될 수 있는 값이다.
상기 도 2를 참조하면, 주파수 합성기의 사용자가 설정한 주파수, 다시 말해, 목표 주파수에 대응되는 기준 값은 2200으로 설정될 수 있다. 상기 기준 값은 상기 목표 주파수에 대응되는 카운트 값으로 설정된 것이나, 이는 예시에 불과하고, 주파수 값 또는 기타 다른 유형의 값으로 설정될 수 있다.
상기 기준 값이 2200으로 설정된 경우, 첫 번째 이진 탐색 과정에서, 상기 전압 제어 발진기 110으로 입력될 최초의 채널 코드는 주파수 합성기의 사용자에 의해 임의로 설정될 수 있다. 예를 들어, 상기 채널 코드가 3 비트로 설정된 경우, 상기 채널 코드는 000, 001, 010, 011, 100, 101, 110, 111 가운데 적어도 하나의 값으로 설정될 수 있다. 이 경우, 상기 채널 코드값이 증가할수록 상기 채널 코드에 대응되는 카운트 값 또한 증가하는 것으로 설정될 수 있다.
본 발명의 실시 예에 따라, 상기 채널 코드는 100으로 설정될 수 있다. 상기 채널 코드 100은 주파수 합성기의 사용자에 의해 임의로 설정된 값이나, 일반적으로 이진 탐색 과정에서, 기준 값과 비교 대상이 되는 임의의 설정 값은 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 일반적이고, 위와 같은 설정이 이진 탐색의 목적에도 부합하는 것이므로, 상기 채널 코드 100은 이와 같은 기준에 부합하도록 설정된 것이다.
상기 예와 같이 채널 코드가 100으로 설정된 경우, 상기 전압 제어 발진기 110의 출력 값은 예를 들어, 상기 도 2에 도시된 바와 같이 3200으로 결정될 수 있다. 이 경우, 상기 채널 코드 100에 대응되는 상기 출력 값 3200과 상기 기준 값 2200이 비교될 수 있는데(제 1 비교 과정), 이 경우, 상기 예시에서, 상기 출력 값 3200은 상기 기준 값 2200보다 큰 값이라 할 것이므로, 상기 전압 제어 발진기 110의 주파수 출력 값이 사용자가 설정한 상기 기준 값보다 높은 값이라고 판단될 수 있다.
상기 이진 탐색 과정이 순차적으로 진행됨에 따라, 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 앞선 예에서, 상기 출력 값을 감소시키도록 상기 채널 코드가 결정되어야 하며, 앞서 설명한 바와 마찬가지로 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정된 이상, 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값은 '0'으로 결정될 수 있다.
상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값이 '0'으로 결정된 이상, 최종 채널 코드로 결정될 가능성이 있는 채널 코드의 후보는 000, 001, 010, 011로 제한된다. 여기에서, 상기 전압 제어 발진기 110으로 입력될 임의의 채널 코드가 결정되어야 하는데, 앞서 설명하였듯이, 상기 임의의 채널 코드는 이진 탐색의 일반적인 원리에 따라 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 보통이므로, 상기 임의의 채널 코드는 011 또는 010으로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 채널 코드는 010으로 결정될 수 있고, 상기 채널 코드 010에 대응되는 상기 전압 제어 발진기 110의 출력 값은 상기 도 2에 도시된 바와 같이 1600으로 결정될 수 있다.
이 경우, 상기 채널 코드 010에 대응되는 상기 전압 제어 발진기 110의 출력 값, 1600과, 상기 기준 값 2200이 비교될 수 있는데(제 2 비교 과정), 이 경우, 상기 예시에서, 상기 출력 값 1600은 상기 기준 값 2200보다 작은 값이라 할 것이므로, 상기 전압 제어 발진기 110의 주파수 출력 값이 사용자가 설정한 상기 기준 값보다 낮은 값이라고 판단될 수 있다.
앞서 설명하였듯이, 상기 이진 탐색 과정이 순차적으로 진행됨에 따라, 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 앞선 예에서, 상기 출력 값을 증가시키도록 상기 채널 코드가 결정되어야 하며, 앞서 설명한 바와 마찬가지로 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정된 이상, 상기 제 2 비교 과정에서, 상기 채널 코드의 두 번째 비트 값은 '1'로 결정될 수 있다.
상기 제 2 비교 과정에서, 상기 채널 코드의 두 번째 비트 값이 '1'으로 결정된 이상, 최종 채널 코드로 결정될 가능성이 있는 채널 코드의 후보는 010, 011로 제한된다. 여기에서, 상기 전압 제어 발진기 110으로 입력될 임의의 채널 코드가 결정되어야 하는데, 앞서 설명하였듯이, 상기 임의의 채널 코드는 이진 탐색의 일반적인 원리에 따라 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 보통이나, 상기 채널 코드의 후보가 010, 011로 단 두 개로 제한된 이상, 상기 임의의 채널 코드는 010 또는 011 가운데 하나의 값으로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 채널 코드는 011로 결정될 수 있고, 상기 채널 코드 011에 대응되는 상기 전압 제어 발진기 110의 출력 값은 상기 도 2에 도시된 바와 같이 2800으로 결정될 수 있다.
이 경우, 상기 채널 코드 011에 대응되는 상기 전압 제어 발진기 110의 출력 값, 2800과, 상기 기준 값 2200이 비교될 수 있는데(제 3 비교 과정), 이 경우, 상기 예시에서, 상기 출력 값 2800은 상기 기준 값 2200보다 큰 값이라 할 것이므로, 상기 전압 제어 발진기 110의 주파수 출력 값이 사용자가 설정한 상기 기준 값보다 높은 값이라고 판단될 수 있다.
앞서 설명하였듯이, 상기 이진 탐색 과정이 순차적으로 진행됨에 따라, 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 앞선 예에서, 상기 출력 값을 감소시키도록 상기 채널 코드가 결정되어야 하며, 앞서 설명한 바와 마찬가지로 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정된 이상, 상기 제 3 비교 과정에서, 상기 채널 코드의 세 번째 비트 값은 '0'로 결정될 수 있다.
이와 같이, 이진 탐색 과정에 따라, 제 1 비교 과정, 제 2 비교 과정, 제 3 비교 과정을 차례로 거친 결과, 최종 채널 코드값은 010으로 결정될 수 있고, 상기 최종 채널 코드값 010에 대응하는 상기 전압 제어 발진기의 출력 값은 상기 도 2에 도시된 바와 같이 2000으로 결정될 수 있다. 결과적으로, 상기 출력 값 2000은 목표 주파수에 대응되는 상기 기준 값 2200에 부합되는 값이라 할 것이므로, 상기 이진 탐색 과정은 성공적으로 수행되었다고 결정될 수 있다.
도 3은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
상기 도 3에 따르면, 본 발명의 실시 예에 따른 이진 탐색 결과, 주파수 합성기의 채널 코드가 비정상적으로 결정되는 과정이 설명될 수 있다. 앞서 도 2의 경우와 마찬가지로, 상기 도 3은 상기 주파수 합성기의 채널 코드를 결정하기 위한 이진 탐색 트리를 도시하고 있으며, 상기 도 3에서, 원형의 도형 가운데 상단에 표시된 숫자는 상기 채널 코드를 이진수로 보여준 것이고, 상기 원형의 도형 가운데 하단에 표시된 숫자는 상기 전압 제어 발진기 110의 채널 코드가 특정한 값으로 설정되었을 때, 출력 주파수의 카운트 값을 의미한다.
상기 도 3을 참조하면, 주파수 합성기의 사용자가 설정한 주파수, 다시 말해, 목표 주파수에 대응되는 기준 값은 2200으로 설정될 수 있다. 상기 기준 값은 상기 목표 주파수에 대응되는 카운트 값으로 설정된 것이나, 이는 예시에 불과하고, 주파수 값 또는 기타 다른 유형의 값으로 설정될 수 있다.
상기 기준 값이 2200으로 설정된 경우, 첫 번째 이진 탐색 과정에서, 상기 전압 제어 발진기 110으로 입력될 최초의 채널 코드는 주파수 합성기의 사용자에 의해 임의로 설정될 수 있다. 예를 들어, 상기 채널 코드가 3 비트로 설정된 경우, 상기 채널 코드는 000, 001, 010, 011, 100, 101, 110, 111 가운데 적어도 하나의 값으로 설정될 수 있다. 이 경우, 상기 채널 코드값이 증가할수록 상기 채널 코드에 대응되는 카운트 값 또한 증가하는 것으로 설정될 수 있다.
본 발명의 실시 예에 따라, 상기 채널 코드는 100으로 설정될 수 있다. 상기 채널 코드 100은 주파수 합성기의 사용자에 의해 임의로 설정된 값이나, 일반적으로 이진 탐색 과정에서, 기준 값과 비교 대상이 되는 임의의 설정 값은 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 일반적이고, 위와 같은 설정이 이진 탐색의 목적에도 부합하는 것이므로, 상기 채널 코드 100은 이와 같은 기준에 부합하도록 설정된 것이다.
상기 예와 같이 채널 코드가 100으로 설정된 경우, 상기 전압 제어 발진기 110의 출력 값은 예를 들어, 상기 도 3에 도시된 바에 따라 2000으로 결정될 수 있다. 이 경우, 상기 출력 값 2000은 상기 전압 제어 발진기 110의 출력을 카운트하는 카운터 장치의 오동작으로 인한 결과 값으로 결정될 수 있다.
이와 같이, 상기 전압 제어 발진기 110의 출력 주파수를 결정하는 과정에서는 항상 오류가 발생할 가능성이 존재한다. 이는 상기 전압 제어 발진기 110의 출력 주파수는 일반적으로 설정에 따라 다르고, 상기 출력 신호와 이를 세는 기준이 되는 클록(clock) 신호는 항상 비동기적(asynchronous) 관계에 놓일 수밖에 없기 때문이다. 따라서 낮은 확률로 준-안정(meta-stability) 현상이 나타날 수 있는데, 이를 통해 오류 발생 가능성이 상존하게 되며, 그 밖에 공정 변화(process variation), 잡음(noise), 간섭(interference)에 의한 영향으로도 같은 종류의 오류가 발생할 수 있다.
상기 예로 돌아가, 상기 채널 코드가 100으로 설정된 경우, 상기 전압 제어 발진기 110의 출력 값은 2000으로 잘못 결정될 수 있다. 이 경우, 상기 채널 코드 100에 대응되는 상기 출력 값 2000과 상기 기준 값 2200이 비교될 수 있는데(제 1 비교 과정), 이 경우, 상기 예시에서, 상기 출력 값 2000은 상기 기준 값 2200보다 작은 값이므로, 상기 전압 제어 발진기 110의 주파수 출력 값이 사용자가 설정한 상기 기준 값보다 낮은 값이라고 판단될 수 있다.
상기 이진 탐색 과정이 순차적으로 진행됨에 따라, 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 앞선 예에서, 상기 출력 값을 증가시키도록 상기 채널 코드가 결정되어야 하며, 앞서 설명한 바와 마찬가지로 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정된 이상, 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값은 '1'로 결정될 수 있다.
그러나, 정상적인 이진 탐색 과정을 상정한 상기 도 2의 제 1 비교 과정을 살펴보면, 상기 채널 코드가 100으로 설정된 경우, 상기 전압 제어 발진기 110의 출력 값은 3200으로 결정될 수 있고, 그 결과, 상기 도 2의 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값은 '0'으로 결정될 수 있는바, 이를 기준으로 판단할 때, 상기 도 3의 상기 제 1 비교 과정에서, '1'로 결정된 상기 채널 코드의 첫 번째 비트 값은 잘못된 비교 결과에 따른 것이고, 그 결과, 향후 제 2 비교 과정, 제 3 비교 과정이 올바르게 이루어진다 하더라도, 최종적으로 결정되는 채널 코드는 상기 기준 값에 전혀 부합하지 아니하는 잘못된 채널 코드로 결정되게 된다.
상기 도 3의 예에서 최종적으로 결정되는 채널 코드는 100이 될 수 있고, 상기 채널 코드 100에 대응되는 상기 전압 제어 발진기 110의 출력 값은 3600으로 결정될 수 있는 바, 이는 기준 값으로 설정된 2200에 전혀 부합하지 아니하는 값이라 할 것이므로 결과적으로 상기 이진 탐색 과정, 나아가 코스 튜닝 과정에서 오류가 발생하였다고 평가될 수 있다. 또한, 상기 코스 튜닝 과정에서의 오류를 통해 최종적인 채널 코드가 잘못 결정되는 경우, 이후, 파인 튜닝과정을 잘 거친다 하더라도 상기 주파수 합성기는 올바른 주파수를 합성할 수 없게 된다.
이와 같이 상기 주파수 합성기의 사용자가 의도한 목표 주파수와 전혀 다른 주파수 범위를 갖는 채널 코드가 결정되면, 상기 주파수 합성기는 PLL의 동작과는 상관없이 의도하는 출력 주파수를 올바르게 고정(locking) 할 수 없게 된다. 그 결과, 상기 주파수 합성기가 포함된 전체 시스템이 올바르게 동작하기 어려운 문제점이 발생할 수 있다.
이와 같이, 이진 탐색 과정에서 발생할 수 있는 오류의 가능성을 감소시키기 위해, 선형 탐색(linear search)과 같은 다른 탐색 방식을 사용할 수도 있으나, 이 경우, 기준 값에 가장 부합하는 주파수 합성기의 출력 값을 찾기 위해서는 더 많은 비교를 수행해야 하는 것이 필연적이므로 출력 주파수에 대한 고정 시간(locking time)이 상기 이진 탐색 방식을 이용하는 경우에 비해 길어지는 문제가 추가로 발생한다.
또한, 이진 탐색 과정에서 발생할 수 있는 오류의 가능성을 감소시키기 위해, 상기 주파수 합성기와 결합된 외부 장치, 예를 들어 모뎀(MODEM)과 같은 장치가 사용될 수 있다. 다시 말해, 상기 외부 장치는 상기 주파수 합성기의 출력 주파수가 고정되었는지 여부를 확인할 수 있으며, 확인 결과 상기 출력 주파수가 고정되지 않은 경우, 상기 주파수 합성기의 출력 주파수를 다시 고정하도록 제어할 수 있다. 그러나, 이 경우도 상기 주파수 합성기가 정상적으로 주파수를 합성하는 과정에 비해 두 배 이상의 고정 시간이 소모되는 문제점이 발생한다.
도 4는 본 발명의 실시 예에 따른 주파수 합성기의 구성을 도시한다.
상기 도 4를 참조하면, 상기 주파수 합성기는 일정 간격의 주파수 단위로 증가 또는 감소되는 일련의 개별 주파수들을 만들어 내는 장치로서, 발진기 410, 주파수 결정기 430, 위상 고정기 450을 포함할 수 있다.
먼저, 상기 발진기 410은 다양한 주파수를 발생시킬 수 있는 일반적인 장치를 포함할 수 있는데, 예를 들어, 상기 발진기 410은 전압 제어 발진기를 포함할 수 있다. 또한, 상기 주파수 결정기 430은 상기 발진기 410으로부터 출력될 주파수를 결정하는 기능을 수행할 수 있는데, 상기 주파수 결정기 430은 이진 비교기 433, 채널 코드 결정기 434, 보정기 435를 포함할 수 있다. 또한, 상기 주파수 결정기 430은 상기 도 1에서 도시된 ABC(Auto Bank Calibration) 130을 포함할 수 있다.
상기 위상 고정기 450은 상기 발진기 410에서 발생된 특정 신호의 주파수를 피드백 루프(feedback loop)로 고정시켜 주파수의 안정도를 높이는 PLL(phase locked loop) 회로로 구성될 수 있다. 이 경우, 상기 위상 고정기 450은 상기 도 1에서 설명한 바와 같이, 전치 분주기(Prescaler) 120, 분배기(Divider) 140, 델타-시그마 변조기(Delta Sigma Modulator) 150, 위상 주파수 검출기(Phase Frequency Detector) 160, 차지 펌프(Charge Pump) 170, 저역 필터(Low Pass Filter) 180 등을 포함할 수 있다.
먼저, 상기 발진기 410은 채널 코드에 대응되는 발진 주파수를 발생시킬 수 있다. 이 경우, 상기 발진기 410은 넓은 주파수 대역을 효율적으로 지원하기 위해서 상기 넓은 주파수 대역을 다수의 좁은 주파수 대역으로 나누고, 상기 다수의 좁은 주파수 대역들 가운데 특정 주파수 대역을 선택하여, 상기 특정 주파수 대역에 대응되는 발진 주파수를 생성할 수 있다. 이 경우, 상기 발진기 410은 다양한 크기의 커패시터들로 구성된 커패시터 뱅크 어레이(capacitor bank array)를 포함할 수 있으며, 상기 커패시터 뱅크 어레이에 포함된 다수의 커패시터들의 조합에 따라 상기 좁은 주파수 대역이 각각 결정될 수 있다. 구체적으로, 상기 채널 코드에 따라 상기 커패시터 뱅크 어레이에 포함된 다수의 커패시터들의 조합이 결정될 수 있고, 상기 커패시터들의 조합에 따른 커패시턴스 값에 따라, 상기 발진기 410을 통해 생성될 발진 주파수가 결정될 수 있다.
또한, 상기 주파수 결정기 430은 상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정하고, 오류 감지 시 상기 결정된 채널 코드를 보정할 수 있다.
구체적으로, 상기 이진 비교기 433은 상기 발진기 410의 출력 값 및 상기 기준 값을 이진 탐색하여 비교할 수 있다. 다시 말해, 상기 이진 비교기 433은 상기 이진 탐색을 통한 각각의 단계마다 상기 출력 값 및 상기 기준 값을 비교하게 되고, 상기 비교 결과를 상기 채널 코드 결정기 434로 출력하게 된다. 이에 따라, 상기 채널 코드 결정기 434는 상기 이진 비교기 433에 의한 비교 결과에 기초하여, 상기 채널 코드를 결정할 수 있는데, 만약 상기 출력 값이 상기 기준 값에 비해 큰 값으로 결정되는 경우에는, 현재 비교 단계에서 상기 채널 코드에 포함된 적어도 하나의 비트 값을 '0'으로 결정할 수 있고, 만약 상기 출력 값이 상기 기준 값에 비해 작은 값으로 결정되는 경우에는, 현재 비교 단계에서 상기 채널 코드에 포함된 적어도 하나의 비트 값을 '1'로 결정할 수 있다.
예를 들어, 상기 도 2 에서 설명한 바와 마찬가지로, 주파수 합성기로부터 발생될 목표 주파수에 대응되는 기준 값은 2200으로 설정될 수 있고, 최초의 채널 코드는 임의의 값인 100으로 설정될 수 있으며, 이에 대응되는 상기 발진기 410의 출력 값은 3200으로 결정될 수 있다. 이 경우, 상기 이진 비교기 433은 상기 출력 값 3200과 상기 기준 값 2200을 비교할 수 있고(제 1 비교 과정), 상기 이진 비교기 433은 상기 비교 결과를 상기 채널 코드 결정기 434로 출력할 수 있다. 이에 대해, 상기 채널 코드 결정기 434는 상기 이진 비교기 433에 의한 비교 결과에 기초하여 상기 발진기 410의 주파수 출력 값 3200이 사용자가 설정한 상기 기준 값보다 높은 값이라고 판단할 수 있다.
앞서 설명하였듯이, 상기 이진 탐색 과정이 순차적으로 진행됨에 따라 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 상기 예에서, 상기 출력 값을 감소시키도록 상기 채널 코드가 결정되어야 하며, 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정되었다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드 결정기 434는 상기 채널 코드의 첫 번째 비트 값을 '0'으로 결정할 수 있다.
상기 채널 코드가 3 비트로 구성되어있다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값이 '0'으로 결정된 이상, 최종 채널 코드로 결정될 가능성이 있는 채널 코드의 후보는 000, 001, 010, 011로 제한된다. 여기에서, 상기 채널 코드 결정기 434는 이들 채널 코드의 후보 가운데 하나의 채널 코드를 임의로 결정해야 하는데, 상기 임의의 채널 코드는 이진 탐색의 일반적인 원리에 따라 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 보통이므로, 상기 임의의 채널 코드는 011 또는 010으로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 채널 코드 결정기 434는 상기 채널 코드를 010으로 결정할 수 있고, 상기 채널 코드 010을 상기 발진기 410으로 출력할 수 있다.
이에 따라, 상기 발진기 410은 상기 채널 코드 010에 대응되는 발진 주파수를 발생시킬 수 있고, 상기 이진 비교기 433은 앞서 설명한 절차와 동일한 절차에 따라, 상기 발진기 410의 출력 값 및 상기 기준 값을 이진 탐색하여 비교할 수 있으며, 상기 채널 코드 결정기 434는 상기 비교 결과에 기초하여 채널 코드를 결정할 수 있다. 결과적으로 상기 발진기 410으로부터 출력되는 주파수가 목표 주파수에 부합하게 될 때까지 위와 같은 과정은 계속적으로 반복될 수 있다.
다음으로, 상기 보정기 435는 상기 발진기 410의 출력 값 및 상기 기준 값의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는 경우, 채널 코드를 보정하게 하기 위한 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다. 이에 대해, 상기 채널 코드 결정기 434는 상기 이진 비교기 433의 비교 결과 및 상기 보정 신호의 수신 여부에 기초하여 채널 코드를 결정하게 된다.
예를 들어, 상기 도 3에서 설명한 바와 마찬가지로, 주파수 합성기로부터 발생될 목표 주파수에 대응되는 기준 값은 2200으로 설정될 수 있고, 최초의 채널 코드는 임의의 값인 100으로 설정될 수 있으며, 이에 대응되는 상기 발진기 410의 출력 값은 2000으로 잘못 결정될 수 있다. 앞서 설명한 바와 마찬가지로, 오류를 가지는 상기 출력 값 2000은 상기 발진기 410의 출력을 카운트하는 카운터 등과 같은 장치의 오동작으로 인한 것일 수 있다.
이 경우, 상기 이진 비교기 433은 상기 출력 값 2000과 상기 기준 값 2200을 비교할 수 있고(제 1 비교 과정), 상기 이진 비교기 433은 상기 비교 결과를 상기 채널 코드 결정기 434로 출력할 수 있다. 이에 대해, 상기 채널 코드 결정기 434는 상기 이진 비교기 433에 의한 비교 결과에 기초하여 상기 발진기 410의 주파수 출력 값 2000이 사용자가 설정한 상기 기준 값보다 낮은 값이라고 판단할 수 있다.
앞서 설명하였듯이, 상기 이진 탐색 과정이 순차적으로 진행됨에 따라 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 상기 예에서, 상기 출력 값을 증가시키도록 상기 채널 코드가 결정되어야 하며, 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정되었다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드 결정기 434는 상기 채널 코드의 첫 번째 비트 값을 '1'로 결정할 수 있다.
상기 채널 코드가 3 비트로 구성되어있다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값이 '1'으로 결정된 이상, 최종 채널 코드로 결정될 가능성이 있는 채널 코드의 후보는 100, 101, 110, 111로 제한된다. 여기에서, 상기 채널 코드 결정기 434는 이들 채널 코드의 후보 가운데 하나의 채널 코드를 임의로 결정해야 하는데, 상기 임의의 채널 코드는 이진 탐색의 일반적인 원리에 따라 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 보통이므로, 상기 임의의 채널 코드는 101 또는 110으로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 채널 코드 결정기 434는 상기 채널 코드를 110으로 결정할 수 있고, 상기 채널 코드 110을 상기 발진기 410으로 출력할 수 있다.
이 경우, 상기 발진기 410은 상기 채널 코드 110에 대응되는 주파수를 출력할 수 있고, 상기 도 3에서 예를 든 바와 같이 상기 채널 코드 110에 대응되는 상기 발진기 410의 출력 값은 5200으로 결정될 수 있다.
앞서 설명한 과정과 마찬가지로 상기 이진 비교기 433은 상기 출력 값 5200 및 상기 기준 값 2200에 대한 비교 과정을 반복적으로 수행할 수 있고(제 2 비교 과정), 상기 보정기 435는 상기 발진기 410의 출력 값 5200 및 상기 기준 값 2200의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는지 여부를 결정할 수 있다. 여기에서, 상기 범위 값은 정상 범위 값 또는 기준 범위 값으로 지칭될 수도 있으며, 상기 범위 값은 상기 이진 탐색 과정에서 오류가 발행하였는지 여부를 확인하기 위해 설정된 값으로 실험적으로 미리 결정된 값이 될 수 있다. 다만, 이진 탐색 과정이 진행됨에 따라, 상기 발진기 410의 출력 값은 상기 기준 값에 근접해 가기 때문에, 상기 범위 값은 이진 탐색에 따른 일련의 비교 과정이 진행됨에 따라 감소되는 것이 바람직하다.
본 발명의 실시 예에 따라, 이진 탐색을 통한 제 2 비교 과정에서의 상기 범위 값은 1600으로 미리 정해질 수 있고, 이에 따라, 상기 정상 범위는 -1600 내지 1600으로 결정될 수 있다. 앞서 든 예에 따라, 상기 보정기 435는 상기 발진기 410의 출력 값 5200 및 상기 기준 값 2200의 차이 값을 산출할 수 있는데, 상기 차이 값은 3000(5200-2200)으로 결정될 수 있고, 상기 차이 값 3000은 상기 정상 범위 (-1600 내지 1600)에 포함되지 아니하므로, 상기 보정기 435는 상기 차이 값이 설정된 범위를 벗어났다고 결정할 수 있고, 이에 따라, 상기 채널 코드를 보정하게 하기 위한 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다.
상기 예에 따라, 상기 보정기 435가 상기 차이 값이 설정된 범위를 벗어났다고 결정한 경우, 상기 보정기 435는 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있고, 상기 제 1 비교 과정을 무효화하고 상기 제 1 비교 과정을 다시 실시하여 상기 채널 코드를 결정하도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 434는 앞선 제 1 비교 과정에서 결정된 채널 코드 110을 무효화하고, 임의의 값으로 결정된 최초의 채널 코드인 100으로 상기 채널 코드를 결정함으로써, 기존의 채널 코드를 보정할 수 있으며, 상기 채널 코드 결정기 434는 보정된 상기 채널 코드 100을 상기 발진기 410으로 출력할 수 있다. 이 경우, 상기 발진기 410은 상기 채널 코드 100에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 이진 비교기 433은 앞서와 동일한 제 1 비교 과정을 거칠 수 있다.
또 다른 실시 예에 따라, 상기 보정기 435가 상기 차이 값이 설정된 범위를 벗어났다고 결정한 경우, 상기 보정기 435는 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있으나, 상기 제 1 비교 과정을 무효화하고 상기 제 1 비교 과정을 다시 실시하여 상기 채널 코드를 결정하는 것은 또 다른 시간 지연을 초래하므로, 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 434는 앞선 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값을 '0'으로 반전시킴으로써, 기존의 채널 코드를 보정할 수 있다. 다시 말해, 상기 채널 코드 결정기 434는 상기 제 1 비교 과정에 잘못된 비교 결과에 따라 결정된 채널 코드 채널 코드 110을 채널 코드 010으로 보정할 수 있으며, 상기 채널 코드 결정기 434는 보정된 상기 채널 코드 010을 상기 발진기 410으로 출력할 수 있다. 이 경우, 상기 발진기 410은 상기 채널 코드 010에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 이진 비교기 433은 제 2 비교 과정을 계속적으로 수행할 수 있다.
앞선 실시 예에 따라, 상기 보정기 435가 상기 차이 값이 설정된 범위를 벗어났다고 결정한 경우, 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다. 그러나, 상기 제 1 비교 과정에서는 오류가 존재하지 아니하나, 상기 차이 값이 설정된 범위를 벗어났는지 여부에 관한 판단에 오류가 존재하는 경우, 상기 실시 예와 같이 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력한다면, 오히려 이진 탐색 과정에서의 오류를 새롭게 만들어내는 결과를 도출할 수도 있다.
이에 따라, 상기 보정기 435는 다시 한번, 상기 발진기 410의 출력 값 및 상기 기준 값의 차이 값을 산출한 후, 상기 차이 값이 설정된 범위를 벗어났는지 여부를 재차 판단할 수 있고, 앞서 판단한 결과와 마찬가지로 상기 차이 값이 설정된 범위를 벗어났다고 다시 한번 결정된 경우, 상기 보정기 435는 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있고, 나아가 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 434는 앞선 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값을 '0'으로 반전시킴으로써, 기존의 채널 코드를 보정할 수 있다. 다시 말해, 상기 채널 코드 결정기 434는 상기 제 1 비교 과정에 잘못된 비교 결과에 따라 결정된 채널 코드 채널 코드 110을 채널 코드 010으로 보정할 수 있으며, 상기 채널 코드 결정기 434는 보정된 상기 채널 코드 010을 상기 발진기 410으로 출력할 수 있다. 이 경우, 상기 발진기 410은 상기 채널 코드 010에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 이진 비교기 433은 제 2 비교 과정을 계속적으로 수행할 수 있다.
또한, 상기 위상 고정기 450은 상기 발진 주파수 및 상기 목표 주파수 간의 위상차를 검출하여 상기 발진 주파수의 위상을 보정하기 위한 장치로서, 앞서 도 1에서 설명한 것과 유사하게 상기 위상 고정기 450은 상기 발진 주파수를 사용자가 원하는 주파수에 정확하게 맞추는 파인 튜닝 과정을 수행할 수 있다.
다시 말해, 상기 위상 고정기 450에 포함될 수 있는 상기 전치 분주기 120과 같은 장치를 통해, 온도 보상 수정 발진기(TCXO)에 의해 발생되는 기준 신호의 주파수와 상기 발진기 410의 발진 주파수를 용이하게 비교하기 위해 상기 발진 주파수는 일정한 비율로 감소될 수 있고, 상기 위상 고정기 450에 포함될 수 있는 상기 위상 주파수 검출기 160과 같은 장치를 통해, 상기 전치 분주기 120으로부터 출력되는 신호 및 상기 기준 신호 간의 주파수 및 위상 차이가 검출될 수 있고, 상기 차이 값에 대응되는 전류 값에 따라 상기 발진기 410의 출력 주파수가 조정될 수 있다.
도 5는 본 발명의 실시 예에 따른 주파수 합성기의 구성을 도시한다.
상기 도 5를 참조하면, 상기 주파수 합성기는 일정 간격의 주파수 단위로 증가 또는 감소되는 일련의 개별 주파수들을 만들어 내는 장치로서, 상기 주파수 합성기는 전압 제어 발진기 510, 전치 분주기 520, ABC(Auto Bank Calibration) 530을 포함할 수 있다. 상기 도 4에서와 유사하게, 상기 주파수 합성기는 위상 고정기 450을 포함할 수 있으나, 상기 장치는 설명의 편의를 위해 생략되었다.
상기 전압 제어 발진기 510은 다양한 주파수를 발생시킬 수 있는 일반적인 장치를 포함할 수 있으며, 상기 ABC 530은 상기 전압 제어 발진기 510으로부터 출력될 주파수를 결정하는 기능을 수행할 수 있는데, 상기 ABC 530은 제어부 531, 카운터(Counter) 532, 제 1 비교기(First Comparator) 533, 채널 코드 결정기(Channel Code Decider) 534, 감산기 535, 제 2 비교기(Second Comparator) 536을 포함할 수 있다. 여기에서, 상기 카운터 532 및 상기 제 1 비교기 533은 상기 도 4에서의 이진 비교기 433에 포함될 수 있으며, 상기 감산기 535 및 상기 제 2 비교기 536은 상기 도 4에서의 보정기 435에 포함될 수 있다.
먼저, 상기 전압 제어 발진기 510은 채널 코드에 대응되는 발진 주파수를 발생시킬 수 있다. 이 경우, 상기 전압 제어 발진기 510은 넓은 주파수 대역을 효율적으로 지원하기 위해서 상기 넓은 주파수 대역을 다수의 좁은 주파수 대역으로 나누고, 상기 다수의 좁은 주파수 대역들 가운데 특정 주파수 대역을 선택하여, 상기 특정 주파수 대역에 대응되는 발진 주파수를 생성할 수 있다. 이 경우, 상기 전압 제어 발진기 510은 다양한 크기의 커패시터들로 구성된 커패시터 뱅크 어레이(capacitor bank array)를 포함할 수 있으며, 상기 커패시터 뱅크 어레이에 포함된 다수의 커패시터들의 조합에 따라 상기 좁은 주파수 대역이 각각 결정될 수 있다. 구체적으로, 상기 채널 코드에 따라 상기 커패시터 뱅크 어레이에 포함된 다수의 커패시터들의 조합이 결정될 수 있고, 상기 커패시터들의 조합에 따른 커패시턴스 값에 따라, 상기 전압 제어 발진기 510을 통해 생성될 발진 주파수가 결정될 수 있다.
또한, 상기 ABC 530은 상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정하고, 오류 감지 시 상기 결정된 채널 코드를 보정할 수 있다.
이에 대해, 상기 ABC 530의 구체적인 동작 이전에, 상기 전압 제어 발진기 510을 통해 생성된 신호는 상기 전치 분주기 520을 거치게 되는데, 상기 전치 분주기 520은 이후, 상기 ABC 530가 상기 발진 주파수 및 목표 주파수에 대응되는 기준 값을 용이하게 비교하기 위해, 일반적으로 고주파인 상기 발진 주파수를 분주하는 역할을 수행하게 된다. 상기 분주된 신호는 상기 카운터 532로 입력될 수 있는데, 이 경우, 상기 카운터 532는 임의의 시간 구간 동안 상기 전압 제어 발진기 510의 출력 신호의 주기가 얼마나 반복되는지 여부를 측정할 수 있고, 상기 카운팅 결과를 카운터 값으로 출력할 수 있다.
또한, 상기 제 1 비교기 533은 상기 전압 제어 발진기 510의 출력 주파수에 대응하는 카운트 값(출력 카운트 값) 및 상기 제어부 531로부터 입력될 수 있는 기준 값을 이진 탐색하여 비교할 수 있다. 다시 말해, 상기 제 1 비교기 533은 상기 이진 탐색을 통한 각각의 단계마다 상기 출력 카운트 값 및 상기 기준 값을 비교하게 되고, 상기 비교 결과를 상기 채널 코드 결정기 534로 출력하게 된다. 이에 따라, 상기 채널 코드 결정기 534는 상기 제 1 비교기 533에 의한 비교 결과에 기초하여, 상기 채널 코드를 결정할 수 있는데, 만약 상기 출력 값이 상기 기준 값에 비해 큰 값으로 결정되는 경우에는, 현재 비교 단계에서 상기 채널 코드에 포함된 적어도 하나의 비트 값을 '0'으로 결정할 수 있고, 만약 상기 출력 값이 상기 기준 값에 비해 작은 값으로 결정되는 경우에는, 현재 비교 단계에서 상기 채널 코드에 포함된 적어도 하나의 비트 값을 '1'로 결정할 수 있다.
예를 들어, 상기 도 2에서 설명한 바와 마찬가지로, 상기 제어부 531은 주파수 합성기로부터 발생될 목표 주파수에 대응되는 기준 값을 2200으로 설정할 수 있고, 최초의 채널 코드는 임의의 값인 100으로 설정될 수 있으며, 이에 대응되는 상기 전압 제어 발진기 510의 출력 카운트 값은 3200으로 결정될 수 있다. 이 경우, 상기 제 1 비교기 533은 상기 출력 카운트 값 3200과 상기 기준 값 2200을 비교할 수 있고(제 1 비교 과정), 상기 제 1 비교기 533은 상기 비교 결과를 상기 채널 코드 결정기 534로 출력할 수 있다. 이에 대해, 상기 채널 코드 결정기 534는 상기 이진 비교기 533에 의한 비교 결과에 기초하여 상기 전압 제어 발진기 510의 출력 카운트 값 3200이 사용자가 설정한 상기 기준 값보다 높은 값이라고 판단할 수 있다.
앞서 설명하였듯이, 상기 이진 탐색 과정이 순차적으로 진행됨에 따라 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 상기 예에서, 상기 출력 값을 감소시키도록 상기 채널 코드가 결정되어야 하며, 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정되었다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드 결정기 534는 상기 채널 코드의 첫 번째 비트 값을 '0'으로 결정할 수 있다.
상기 채널 코드가 3 비트로 구성되어있다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값이 '0'으로 결정된 이상, 최종 채널 코드로 결정될 가능성이 있는 채널 코드의 후보는 000, 001, 010, 011로 제한된다. 여기에서, 상기 채널 코드 결정기 534는 이들 채널 코드의 후보 가운데 하나의 채널 코드를 임의로 결정해야 하는데, 상기 임의의 채널 코드는 이진 탐색의 일반적인 원리에 따라 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 보통이므로, 상기 임의의 채널 코드는 011 또는 010으로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 채널 코드 결정기 534는 상기 채널 코드를 010으로 결정할 수 있고, 상기 채널 코드 010을 상기 전압 제어 발진기 510으로 출력할 수 있다.
이에 따라, 상기 전압 제어 발진기 510은 상기 채널 코드 010에 대응되는 발진 주파수를 발생시킬 수 있고, 상기 제 1 비교기 533은 앞서 설명한 절차와 동일한 절차에 따라, 상기 전압 제어 발진기 510의 출력 카운트 값 및 상기 기준 값을 이진 탐색하여 비교할 수 있으며, 상기 채널 코드 결정기 534는 상기 비교 결과에 기초하여 채널 코드를 결정할 수 있다. 결과적으로 상기 전압 제어 발진기 510으로부터 출력되는 주파수가 목표 주파수에 부합하게 될 때까지 위와 같은 과정은 계속적으로 반복될 수 있다.
다음으로, 상기 감산기 535는 상기 전압 제어 발진기 510의 출력 카운트 값 및 상기 기준 값의 차이 값을 산출할 수 있고, 상기 제 2 비교기 536은 상기 차이 값이 상기 제어부 531에 의해 설정된 범위를 벗어나는 경우, 채널 코드를 보정하게 하기 위한 보정 신호를 상기 채널 코드 결정기 534로 출력할 수 있다. 이에 대해, 상기 채널 코드 결정기 534는 상기 제 1 비교기 533의 비교 결과 및 상기 보정 신호의 수신 여부에 기초하여 채널 코드를 결정하게 된다.
예를 들어, 상기 도 3에서 설명한 바와 마찬가지로, 상기 제어부 531은 주파수 합성기로부터 발생될 목표 주파수에 대응되는 기준 값을 2200으로 설정할 수 있고, 최초의 채널 코드는 임의의 값인 100으로 설정될 수 있으며, 이에 대응되는 상기 전압 제어 발진기 510의 출력 카운트 값은 상기 카운터 532의 오작동으로 인해 2000으로 잘못 결정될 수 있다.
이 경우, 상기 제 1 비교기 533은 상기 출력 카운트 값 2000과 상기 기준 값 2200을 비교할 수 있고(제 1 비교 과정), 상기 제 1 비교기 533은 상기 비교 결과를 상기 채널 코드 결정기 534로 출력할 수 있다. 이에 대해, 상기 채널 코드 결정기 534는 상기 제 1 비교기 533에 의한 비교 결과에 기초하여 상기 전압 제어 발진기 510의 출력 카운트 값 2000이 사용자가 설정한 상기 기준 값보다 낮은 값이라고 판단할 수 있다.
앞서 설명하였듯이, 상기 이진 탐색 과정이 순차적으로 진행됨에 따라 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 상기 예에서, 상기 출력 값을 증가시키도록 상기 채널 코드가 결정되어야 하며, 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정되었다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드 결정기 534는 상기 채널 코드의 첫 번째 비트 값을 '1'로 결정할 수 있다.
상기 채널 코드가 3 비트로 구성되어있다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값이 '1'으로 결정된 이상, 최종 채널 코드로 결정될 가능성이 있는 채널 코드의 후보는 100, 101, 110, 111로 제한된다. 여기에서, 상기 채널 코드 결정기 534는 이들 채널 코드의 후보 가운데 하나의 채널 코드를 임의로 결정해야 하는데, 상기 임의의 채널 코드는 이진 탐색의 일반적인 원리에 따라 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 보통이므로, 상기 임의의 채널 코드는 101 또는 110으로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 채널 코드 결정기 534는 상기 채널 코드를 110으로 결정할 수 있고, 상기 채널 코드 110을 상기 전압 제어 발진기 510으로 출력할 수 있다.
이 경우, 상기 전압 제어 발진기 510은 상기 채널 코드 110에 대응되는 주파수를 출력할 수 있고, 상기 도 3에서 예를 든 바와 같이 상기 채널 코드 110에 대응되는 상기 전압 제어 발진기 510의 출력 카운트 값은 5200으로 결정될 수 있다.
앞서 설명한 과정과 마찬가지로 상기 제 1 비교기 533은 상기 출력 값 5200 및 상기 기준 값 2200에 대한 비교 과정을 반복적으로 수행할 수 있고(제 2 비교 과정), 상기 감산기 535는 상기 전압 제어 발진기 510의 출력 카운트 값 5200 및 상기 기준 값 2200의 차이 값을 산출할 수 있고, 상기 제 2 비교기 536은 상기 차이 값이 설정된 범위를 벗어나는지 여부를 결정할 수 있다. 여기에서, 상기 범위 값은 정상 범위 값 또는 기준 범위 값으로 지칭될 수도 있으며, 상기 범위 값은 상기 이진 탐색 과정에서 오류가 발행하였는지 여부를 확인하기 위해 상기 제어부 531에 의해 입력되는 값으로 실험적으로 미리 결정된 값이 될 수 있다. 다만, 이진 탐색 과정이 진행됨에 따라, 상기 전압 제어 발진기 510의 출력 카운트 값은 상기 기준 값에 근접해 가기 때문에, 상기 범위 값은 이진 탐색에 따른 일련의 비교 과정이 진행됨에 따라 감소되는 것이 바람직하다.
본 발명의 실시 예에 따라, 이진 탐색을 통한 제 2 비교 과정에서의 상기 범위 값은 1600으로 미리 정해질 수 있고, 이에 따라, 상기 정상 범위는 -1600 내지 1600으로 결정될 수 있다. 앞서 든 예에 따라, 상기 감산기 535는 상기 전압 제어 발진기 510의 출력 카운트 값 5200 및 상기 기준 값 2200의 차이 값을 산출할 수 있는데, 상기 차이 값은 3000(5200-2200)으로 결정될 수 있고, 상기 차이 값 3000은 상기 정상 범위 (-1600 내지 1600)에 포함되지 아니하므로, 상기 제 2 비교기 536은 상기 차이 값이 설정된 범위를 벗어났다고 결정할 수 있고, 이에 따라, 상기 채널 코드를 보정하게 하기 위한 보정 신호를 상기 채널 코드 결정기 534로 출력할 수 있다.
상기 예에 따라, 상기 제 2 비교기 536이 상기 차이 값이 설정된 범위를 벗어났다고 결정한 경우, 상기 제 2 비교기 536은 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있고, 상기 제 1 비교 과정을 무효화하고 상기 제 1 비교 과정을 다시 실시하여 상기 채널 코드를 결정하도록 하는 보정 신호를 상기 채널 코드 결정기 534로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 534는 앞선 제 1 비교 과정에서 결정된 채널 코드 110을 무효화하고, 임의의 값으로 결정된 최초의 채널 코드인 100으로 상기 채널 코드를 결정함으로써, 기존의 채널 코드를 보정할 수 있으며, 상기 채널 코드 결정기 534는 보정된 상기 채널 코드 100을 상기 전압 제어 발진기 510으로 출력할 수 있다. 이 경우, 상기 전압 제어 발진기 510은 상기 채널 코드 100에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 제 1 비교기 533은 앞서와 동일한 제 1 비교 과정을 거칠 수 있다.
또 다른 실시 예에 따라, 상기 제 2 비교기 536이 상기 차이 값이 설정된 범위를 벗어났다고 결정한 경우, 상기 제 2 비교기 536은 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있으나, 상기 제 1 비교 과정을 무효화하고 상기 제 1 비교 과정을 다시 실시하여 상기 채널 코드를 결정하는 것은 또 다른 시간 지연을 초래하므로, 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 534로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 534는 앞선 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값을 '0'으로 반전시킴으로써, 기존의 채널 코드를 보정할 수 있다. 다시 말해, 상기 채널 코드 결정기 534는 상기 제 1 비교 과정에 잘못된 비교 결과에 따라 결정된 채널 코드 채널 코드 110을 채널 코드 010으로 보정할 수 있으며, 상기 채널 코드 결정기 534는 보정된 상기 채널 코드 010을 상기 전압 제어 발진기 510으로 출력할 수 있다. 이 경우, 상기 전압 제어 발진기 510은 상기 채널 코드 010에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 제 1 비교기 533은 제 2 비교 과정을 계속적으로 수행할 수 있다.
앞선 실시 예에 따라, 상기 제 2 비교기 536이 상기 차이 값이 설정된 범위를 벗어났다고 결정한 경우, 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 534로 출력할 수 있다. 그러나, 상기 제 1 비교 과정에서는 오류가 존재하지 아니하나, 상기 차이 값이 설정된 범위를 벗어났는지 여부에 관한 판단에 오류가 존재하는 경우, 상기 실시 예와 같이 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 534로 출력한다면, 오히려 이진 탐색 과정에서의 오류를 새롭게 만들어내는 결과를 도출할 수도 있다.
이에 따라, 상기 제 2 비교기 536은 다시 한번, 상기 전압 제어 발진기 510의 출력 값 및 상기 기준 값의 차이 값을 산출한 후, 상기 차이 값이 설정된 범위를 벗어났는지 여부를 재차 판단할 수 있고, 앞서 판단한 결과와 마찬가지로 상기 차이 값이 설정된 범위를 벗어났다고 다시 한번 결정된 경우, 상기 제 2 비교기 536은 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있고, 나아가 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 534로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 534는 앞선 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값을 '0'으로 반전시킴으로써, 기존의 채널 코드를 보정할 수 있다. 다시 말해, 상기 채널 코드 결정기 534는 상기 제 1 비교 과정에 잘못된 비교 결과에 따라 결정된 채널 코드 채널 코드 110을 채널 코드 010으로 보정할 수 있으며, 상기 채널 코드 결정기 534는 보정된 상기 채널 코드 010을 상기 전압 제어 발진기 510으로 출력할 수 있다. 이 경우, 상기 전압 제어 발진기 510은 상기 채널 코드 010에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 제 1 비교기 533은 제 2 비교 과정을 계속적으로 수행할 수 있다.
도 6은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
상기 도 6에 도시된 바와 같이 상기 채널 코드를 결정하기 위한 이진 탐색 과정에서 각각의 비교 과정에 따른 정상 범위 값이 각각 설정될 수 있다. 예를 들어, 상기 채널 코드가 3 비트로 구성되어 있다고 가정한다면, 상기 도 4에서의 이진 비교기 433은 제 1 비교 과정을 통해 첫 번째 비트 값을 결정할 수 있고, 제 2 비교 과정을 통해 두 번째 비트 값을 결정할 수 있으며, 제 3 비교 과정을 통해 세 번째 비트 값을 결정할 수 있다. 또한, 보정기 435는 제 2 비교 과정에서 설정된 정상 범위 값을 통해 상기 첫 번째 비트 값이 정상적으로 결정되었는지 여부를 확인할 수 있고, 제 3 비교 과정에서 설정된 정상 범위 값을 통해 상기 두 번째 비트 값이 정상적으로 결정되었는지 여부를 확인할 수 있으며, 제 4 비교 과정에서 설정된 정상 범위 값을 통해 상기 세 번째 비트 값이 정상적으로 결정되었는지 여부를 확인할 수 있다.
본 발명의 실시 예에 따라, 제 2 비교 과정에서의 정상 범위 값은 1600으로, 제 3 비교 과정에서 정상 범위 값은 800으로, 제 4 비교 과정에서 정상 범위 값은 400으로 각각 설정될 수 있다.
구체적으로, 주파수 합성기로부터 발생될 목표 주파수에 대응되는 기준 값은 2200으로 설정될 수 있고, 최초의 채널 코드는 임의의 값인 100으로 설정될 수 있으며, 이에 대응되는 상기 발진기 410의 출력 값은 3200으로 결정될 수 있다. 이 경우, 상기 이진 비교기 433은 상기 출력 값 3200과 상기 기준 값 2200을 비교할 수 있고(제 1 비교 과정), 상기 이진 비교기 433은 상기 비교 결과를 상기 채널 코드 결정기 434로 출력할 수 있다. 이에 대해, 상기 채널 코드 결정기 434는 상기 이진 비교기 433에 의한 비교 결과에 기초하여 상기 발진기 410의 주파수 출력 값 3200이 사용자가 설정한 상기 기준 값보다 높은 값이라고 판단할 수 있다.
앞서 설명하였듯이, 상기 이진 탐색 과정이 순차적으로 진행됨에 따라 상기 출력 값이 상기 기준 값에 부합되는 방향으로 상기 과정이 진행되어야 하므로, 상기 예에서, 상기 출력 값을 감소시키도록 상기 채널 코드가 결정되어야 하며, 채널 코드값이 커짐에 따라 상기 채널 코드에 대응하는 출력 값 또한 커지도록 설정되었다고 가정한다면, 상기 제 1 비교 과정에서, 상기 채널 코드 결정기 434는 상기 채널 코드의 첫 번째 비트 값을 '0'으로 결정할 수 있다.
이 경우, 상기 제 1 비교 과정에서, 상기 채널 코드의 첫 번째 비트 값이 '0'으로 결정된 이상, 최종 채널 코드로 결정될 가능성이 있는 채널 코드의 후보는 000, 001, 010, 011로 제한된다. 여기에서, 상기 채널 코드 결정기 434는 이들 채널 코드의 후보 가운데 하나의 채널 코드를 임의로 결정해야 하는데, 상기 임의의 채널 코드는 이진 탐색의 일반적인 원리에 따라 정렬된 전체 데이터 가운데 중간에 위치한 값으로 설정되는 것이 보통이므로, 상기 임의의 채널 코드는 011 또는 010으로 결정될 수 있다. 본 발명의 실시 예에 따라, 상기 채널 코드 결정기 434는 상기 채널 코드를 010으로 결정할 수 있고, 상기 채널 코드 010을 상기 발진기 410으로 출력할 수 있다.
이에 따라, 상기 발진기 410은 상기 채널 코드 010에 대응되는 발진 주파수를 발생시킬 수 있고, 상기 도 6에 도시된 바와 같이 상기 채널 코드 010에 대응되는 상기 발진기 410의 출력 값은 1600으로 결정될 수 있다. 이 경우, 상기 보정기 435는 상기 발진기 410의 출력 값 및 상기 기준 값의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는 경우, 채널 코드를 보정하게 하기 위한 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있는데, 상기 출력 값은 1600, 상기 기준 값은 2200으로 결정되었으므로, 상기 값들의 차이는 600으로 결정될 수 있다.
또한, 제 2 비교 과정에서 정상 범위 값은 1600으로 설정되었으므로, 정상 범위는 -1600 내지 1600으로 설정된다고 할 것이고, 상기 차이 값 600은 상기 정상 범위 내에 포함된다고 할 것이므로, 상기 보정기 545는 상기 제 1 비교 과정에서 '0'으로 결정된 상기 채널 코드의 첫 번째 비트 값이 정확하게 결정되었다고 판단할 수 있다.
위와 같은 과정을 반복하여, 제 2 비교 과정에서 상기 채널 코드의 두 번째 비트 값은 '1'로 결정될 수 있고, 제 3 비교 과정에서 상기 비트 값이 정확하게 결정되었는지 확인될 수 있으며, 상기 제 3 비교 과정에서 상기 채널 코드의 세 번째 비트 값은 '0'으로 결정될 수 있고, 제 4 비교 과정에서 상기 비트 값이 정확하게 결정되었는지 확인될 수 있다.
도 7은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
상기 도 6에서와 마찬가지로 상기 도 7에서도 상기 채널 코드를 결정하기 위한 이진 탐색 과정에서 각각의 비교 과정에 따른 정상 범위 값이 각각 설정될 수 있다. 본 발명의 실시 예에 따라, 제 2 비교 과정에서의 정상 범위 값은 1600으로, 제 3 비교 과정에서 정상 범위 값은 800으로, 제 4 비교 과정에서 정상 범위 값은 400으로 각각 설정될 수 있다.
주파수 합성기로부터 발생될 목표 주파수에 대응되는 기준 값은 2200으로 설정될 수 있고, 최초의 채널 코드는 임의의 값인 100으로 설정될 수 있으며, 이에 대응되는 상기 발진기 410의 출력 값은 일반적인 경우인 3200이 아닌 2000으로 결정될 수 있다. 이 경우, 상기 이진 비교기 433은 상기 출력 값 2000과 상기 기준 값 2200을 비교할 수 있고(제 1 비교 과정), 상기 채널 코드 결정기 434는 상기 이진 비교기 433에 의한 비교 결과에 기초하여 상기 발진기 410의 주파수 출력 값 2000이 사용자가 설정한 상기 기준 값보다 낮은 값이라고 판단할 수 있다.
그러나, 상기 도 6에서 설명한 예시와 비교해 볼 때, 상기 도 7에서 상기 채널 코드 결정기 434의 판단은 오류를 내포하고 있다 할 것이고, 이후 비교 과정이 정상적으로 진행되어 최종 채널 코드가 100으로 결정된다 하더라도 이에 대응되는 상기 발진기 410의 출력 값은 상기 기준 값에 부합하지 않으므로, 결과적으로 상기 주파수 합성기는 목표한 주파수를 출력할 수 없게 된다.
도 8은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
상기 도 7의 예와 같이, 제 1 비교 과정에서 상기 채널 코드의 첫 번째 비트 값이 '1'로 잘못 결정된 경우, 상기 보정기 435는 제 2 비교 과정에서 상기 비트 값이 정확하게 결정되었는지 판단하게 되는데, 이 경우, 상기 발진기 410의 출력 값은 4800으로 결정되고, 기준 값은 2200으로 결정되었으므로, 상기 값들의 차이 값은 2600으로 결정되고, 상기 차이 값 2600은 상기 제 2 비교 과정에서의 정상 범위 -1600 내지 1600에 포함되지 아니한다 할 것이므로 상기 보정기 545는 상기 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값이 잘못 결정되었다고 판단할 수 있다.
이 경우, 상기 도 8에 도시된 바와 같이, 상기 보정기 435는 상기 제 1 비교 과정을 무효화하고 상기 제 1 비교 과정을 다시 실시하여 상기 채널 코드를 결정하도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있고, 그 결과, 상기 채널 코드 결정기 434는 앞선 제 1 비교 과정에서 결정된 채널 코드 110을 무효화하고, 임의의 값으로 결정된 최초의 채널 코드인 100으로 상기 채널 코드를 결정함으로써, 기존의 채널 코드를 보정할 수 있으며, 상기 채널 코드 결정기 434는 보정된 상기 채널 코드 100을 상기 발진기 410으로 출력할 수 있다. 이 경우, 상기 발진기 410은 상기 채널 코드 100에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 이진 비교기 433은 앞서와 동일한 제 1 비교 과정을 거칠 수 있다.
도 9는 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하기 위한 한가지 예를 도시한다.
상기 도 7의 예와 같이, 제 1 비교 과정에서 상기 채널 코드의 첫 번째 비트 값이 '1'로 잘못 결정된 경우, 상기 보정기 435는 제 2 비교 과정에서 상기 비트 값이 정확하게 결정되었는지 판단하게 되는데, 이 경우, 상기 발진기 410의 출력 값은 4800으로 결정되고, 기준 값은 2200으로 결정되었으므로, 상기 값들의 차이 값은 2600으로 결정되고, 상기 차이 값 2600은 상기 제 2 비교 과정에서의 정상 범위 -1600 내지 1600에 포함되지 아니한다 할 것이므로 상기 보정기 545는 상기 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값이 잘못 결정되었다고 판단할 수 있다.
이 경우, 상기 보정기 435는 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있으나, 상기 제 1 비교 과정을 무효화하고 상기 제 1 비교 과정을 다시 실시하여 상기 채널 코드를 결정하는 것은 또 다른 시간 지연을 초래하므로, 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 434는 앞선 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값을 '0'으로 반전시킴으로써, 기존의 채널 코드를 보정할 수 있다. 그 결과, 상기 채널 코드 결정기 434는 보정된 상기 채널 코드 010을 상기 발진기 410으로 출력할 수 있다. 이 경우, 상기 발진기 410은 상기 채널 코드 010에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 이진 비교기 433은 제 2 비교 과정을 계속적으로 수행할 수 있다.
그러나, 상기 제 1 비교 과정에서는 오류가 존재하지 아니하나, 상기 차이 값이 설정된 범위를 벗어났는지 여부에 관한 판단에 오류가 존재하는 경우, 상기 실시 예와 같이 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력한다면, 오히려 이진 탐색 과정에서의 오류를 새롭게 만들어내는 결과를 도출할 수도 있다.
이에 따라, 상기 보정기 435는 다시 한번, 상기 발진기 410의 출력 값 및 상기 기준 값의 차이 값을 산출한 후, 상기 차이 값이 설정된 범위를 벗어났는지 여부를 재차 판단할 수 있고, 앞서 판단한 결과와 마찬가지로 상기 차이 값이 설정된 범위를 벗어났다고 다시 한번 결정된 경우, 상기 보정기 435는 앞선 제 1 비교 과정에서 오류가 발생하였다고 판단할 수 있고, 나아가 상기 제 1 비교 과정에서 결정된 채널 코드의 비트 값을 반전시키도록 하는 보정 신호를 상기 채널 코드 결정기 434로 출력할 수 있다.
이에 따라, 상기 채널 코드 결정기 434는 앞선 제 1 비교 과정에서 '1'로 결정된 상기 채널 코드의 첫 번째 비트 값을 '0'으로 반전시킴으로써, 기존의 채널 코드를 보정할 수 있고, 상기 채널 코드 결정기 434는 보정된 상기 채널 코드 010을 상기 발진기 410으로 출력할 수 있다. 이 경우, 상기 발진기 410은 상기 채널 코드 010에 대응되는 출력 주파수 값을 생성할 수 있고, 상기 출력 값에 기초하여, 상기 이진 비교기 433은 제 2 비교 과정을 계속적으로 수행할 수 있다.
도 10은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하는 방법에 관한 순서도를 도시한다.
먼저, 1001단계에서, 주파수 결정기 430 내에 포함될 수 있는 제어부는 상기 발진기 410으로부터 출력될 목표 주파수에 대응되는 기준 값을 설정할 수 있다. 상기 기준 값은 이진 비교기 433 및 보정기 435가 비교 과정을 수행하는데 있어 기준이 되는 값으로, 예를 들어, 2200으로 설정될 수 있다. 이 경우, 이진 탐색 과정이 진행됨에 따라 상기 발진기 410의 출력 값은 상기 기준 값에 부합되게 된다.
다음으로, 1003단계에서, 상기 채널 코드 결정기 434는 발진기 410으로 입력되는 채널 코드 결정한다. 상기 채널 코드가 3 비트라고 가정한다면, 예를 들어, 상기 임의의 채널 코드는 110으로 결정될 수 있다. 여기에서, 첫 번째 비트 값 '1'은 이진 탐색을 통한 이전의 비교 과정에서 결정된 값일 수 있고, 두 번째 및 세 번째 비트 값 '10'은 임의로 결정될 값일 수 있다.
또한, 1005단계에서, 상기 이진 비교기 433은 상기 채널 코드에 대응되는 발진기 410의 출력 값과 기준 값을 비교한다. 앞서 언급한 바와 같이 상기 기준 값은 2200으로 설정될 수 있고, 상기 채널 코드 110에 대응되는 상기 발진기 410의 출력 값은 4800으로 결정될 수 있다. 이 경우, 상기 이진 비교기 433은 상기 출력 값 4800과 상기 기준 값 2200을 비교할 수 있다.
다음으로, 1007단계에서, 상기 보정기 435는 상기 비교 결과 값이 정상 범위 이내인지 여부를 결정할 수 있다. 예를 들어, 현재 비교 과정에서 상기 정상 범위는 상기 제어부에 의해 -1600 내지 1600으로 미리 설정될 수 있고, 상기 보정기 435는 상기 출력 값 4800과 상기 기준 값 2200의 차이 값 2600(4800-2200)을 산출하여 상기 차이 값 2600이 상기 정상 범위 내에 포함되지 아니한다고 결정할 수 있다.
상기 예시와 같이 비교 결과 값이 점상 범위에 포함되지 아니한 경우, 1009단계로 진행하여, 상기 채널 코드 결정기 434는 이전 비교 단계에서 결정된 비트 값을 무효화할 수 있다. 다시 말해, 상기 예시에서, 이진 탐색을 통해 이전의 비교 과정에서 결정된 첫 번째 비트 값 '1'을 무효화할 수 있다.
다음으로, 1011단계에서, 이전 이진 비교 단계로 이동한 후, 상기 채널 코드 결정기 434는 다시 1003단계에서, 임의로 설정된 채널 코드인 100을 최초의 채널 코드로 결정할 수 있다.
또한, 1005단계에서, 상기 이진 비교기 433은 상기 채널 코드에 대응되는 발진기 410의 출력 값과 기준 값을 비교하는데, 앞서 언급한 바와 같이 상기 기준 값은 2200으로 설정될 수 있고, 상기 채널 코드 100에 대응되는 상기 발진기 410의 출력 값은 3200으로 결정될 수 있다. 이 경우, 상기 이진 비교기 433은 상기 출력 값 3200과 상기 기준 값 2200을 비교할 수 있다.
다음으로, 1007단계에서, 상기 보정기 435는 상기 비교 결과 값이 정상 범위 이내인지 여부를 결정할 수 있다. 예를 들어, 최초 비교 과정에서 상기 정상 범위는 상기 제어부에 의해 전체 출력 값의 범위인 -6000 내지 6000으로 미리 설정될 수 있고, 상기 보정기 435는 상기 출력 값 3200과 상기 기준 값 2200의 차이 값 1000(3200-2200)을 산출하여 상기 차이 값 1000이 상기 정상 범위 내에 포함된다고 결정할 수 있다.
이 경우, 1013단계로 진행하여, 상기 채널 코드 결정기 434는 상기 출력 값이 상기 기준 값보다 큰 경우, 1015단계로 진행하여 채널 코드 내에 포함된 한 비트 값을 ‘0’으로 결정하고, 상기 출력 값이 상기 기준 값보다 작은 경우, 1017단계로 진행하여 채널 코드 내에 포함된 한 비트 값을 ‘1’로 결정할 수 있다. 앞서 설명한 예에서처럼 상기 출력 값 3200이 상기 기준 값 2200에 비해 큰 경우, 상기 채널 코드 결정기 434는 상기 채널 코드에 포함된 첫 번째 비트 값을 '0'으로 결정할 수 있다.
이후, 1019단계에서, 이진 탐색이 종료된 경우, 다시 말해, 상기 채널 코드에 포함된 모든 비트 값이 올바르게 결정된 경우, 1021단계로 진행하여 상기 채널 코드 결정기 434는 최종 채널 코드를 결정하고, 상기 이진 탐색이 종료되지 아니한 경우, 다시 1003단계로 진행하여, 상기 이진 탐색이 종료될 때까지 상기 과정을 반복하게 된다.
도 11은 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하는 방법에 관한 순서도를 도시한다.
먼저, 1101단계에서, 주파수 결정기 430 내에 포함될 수 있는 제어부는 상기 발진기 410으로부터 출력될 목표 주파수에 대응되는 기준 값을 설정할 수 있다. 상기 기준 값은 이진 비교기 433 및 보정기 435가 비교 과정을 수행하는데 있어 기준이 되는 값으로, 예를 들어, 2200으로 설정될 수 있다. 이 경우, 이진 탐색 과정이 진행됨에 따라 상기 발진기 410의 출력 값은 상기 기준 값에 부합되게 된다.
다음으로, 1103단계에서, 상기 채널 코드 결정기 434는 발진기 410으로 입력되는 채널 코드 결정한다. 상기 채널 코드가 3 비트라고 가정한다면, 예를 들어, 상기 임의의 채널 코드는 110으로 결정될 수 있다. 여기에서, 첫 번째 비트 값 '1'은 이진 탐색을 통한 이전의 비교 과정에서 결정된 값일 수 있고, 두 번째 및 세 번째 비트 값 '10'은 임의로 결정될 값일 수 있다.
또한, 1105단계에서, 상기 이진 비교기 433은 상기 채널 코드에 대응되는 발진기 410의 출력 값과 기준 값을 비교한다. 앞서 언급한 바와 같이 상기 기준 값은 2200으로 설정될 수 있고, 상기 채널 코드 110에 대응되는 상기 발진기 410의 출력 값은 4800으로 결정될 수 있다. 이 경우, 상기 이진 비교기 433은 상기 출력 값 4800과 상기 기준 값 2200을 비교할 수 있다.
다음으로, 1107단계에서, 상기 보정기 435는 상기 비교 결과 값이 정상 범위 이내인지 여부를 결정할 수 있다. 예를 들어, 현재 비교 과정에서 상기 정상 범위는 상기 제어부에 의해 -1600 내지 1600으로 미리 설정될 수 있고, 상기 보정기 435는 상기 출력 값 4800과 상기 기준 값 2200의 차이 값 2600(4800-2200)을 산출하여 상기 차이 값 2600이 상기 정상 범위 내에 포함되지 아니한다고 결정할 수 있다.
상기 예시와 같이 비교 결과 값이 점상 범위에 포함되지 아니한 경우, 1109단계로 진행하여, 상기 채널 코드 결정기 434는 이전 비교 단계에서 결정된 비트 값을 반전시킬 수 있다. 다시 말해, 상기 예시에서, 이진 탐색을 통해 이전의 비교 과정에서 결정된 첫 번째 비트 값 '1'을 '0'으로 반전시킬 수 있다.
이후, 1103단계에서, 상기 채널 코드 결정기 434는 채널 코드를 010으로 결정할 수 있다. 이 경우, 상기 채널 코드의 첫 번째 비트 값 '0'은 상기 1109단계에서 반전된 값이고, 두 번째 비트 값 '1'은 임의로 결정될 값이다.
또한, 1105단계에서, 상기 이진 비교기 433은 상기 채널 코드에 대응되는 발진기 410의 출력 값과 기준 값을 비교하는데, 앞서 언급한 바와 같이 상기 기준 값은 2200으로 설정될 수 있고, 상기 채널 코드 010에 대응되는 상기 발진기 410의 출력 값은 1600으로 결정될 수 있다. 이 경우, 상기 이진 비교기 433은 상기 출력 값 1600과 상기 기준 값 2200을 비교할 수 있다.
다음으로, 1107단계에서, 상기 보정기 435는 상기 비교 결과 값이 정상 범위 이내인지 여부를 결정할 수 있다. 예를 들어, 현재 비교 과정에서 상기 정상 범위는 -1600 내지 1600으로 미리 설정될 수 있고, 상기 보정기 435는 상기 출력 값 1600과 상기 기준 값 2200의 차이 값 600(2200-1600)을 산출하여 상기 차이 값 600이 상기 정상 범위 내에 포함된다고 결정할 수 있다.
이 경우, 1111단계로 진행하여, 상기 채널 코드 결정기 434는 상기 출력 값이 상기 기준 값보다 큰 경우, 1113단계로 진행하여 채널 코드 내에 포함된 한 비트 값을 ‘0’으로 결정하고, 상기 출력 값이 상기 기준 값보다 작은 경우, 1115단계로 진행하여 채널 코드 내에 포함된 한 비트 값을 ‘1’로 결정할 수 있다. 앞서 설명한 예에서처럼 상기 출력 값 1600이 상기 기준 값 2200에 비해 작은 경우, 상기 채널 코드 결정기 434는 상기 채널 코드에 포함된 첫 번째 비트 값을 '1'로 결정할 수 있다.
이후, 1117단계에서, 이진 탐색이 종료된 경우, 다시 말해, 상기 채널 코드에 포함된 모든 비트 값이 올바르게 결정된 경우, 1119단계로 진행하여 상기 채널 코드 결정기 434는 최종 채널 코드를 결정하고, 상기 이진 탐색이 종료되지 아니한 경우, 다시 1103단계로 진행하여, 상기 이진 탐색이 종료될 때까지 상기 과정을 반복하게 된다.
도 12는 본 발명의 실시 예에 따른 주파수 합성기의 채널 코드를 결정하는 방법에 관한 순서도를 도시한다.
먼저, 1201단계에서, 상기 발진기 410은 채널 코드에 대응되는 발진 주파수를 발생시킬 수 있다. 이 경우, 상기 발진기 410은 다양한 크기의 커패시터들로 구성된 커패시터 뱅크 어레이를 포함할 수 있고, 상기 커패시터들을 조합한 결과에 대응되는 채널 코드가 결정되는 경우, 상기 발진기 410은 상기 채널 코드에 대응되는 발진 주파수를 발생시킬 수 있다.
다음으로, 1203단계에서, 상기 주파수 결정기 430은 상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정할 수 있다. 다시 말해, 상기 주파수 결정기 430은 미리 정해진 채널 코드에 대응되는 상기 발진기 410의 출력 값과 상기 기준 값을 비교하여 상기 채널 코드를 결정할 수 있다.
또한, 1205 단계에서, 오류가 감지되는 경우, 상기 주파수 결정기 430은 상기 결정된 채널 코드를 보정할 수 있다. 구체적으로, 상기 결정된 채널 코드에 대응되는 상기 발진기 410의 출력 값 및 상기 기준 값의 차이 값이 미리 정해진 정상 범위 값 내에 포함되지 아니하는 경우, 상기 주파수 결정기 430은 상기 채널 코드를 결정하는 과정에서 오류가 존재한다고 판단할 수 있고, 그 결과, 상기 주파수 결정기는 상기 결정된 채널 코드를 보정할 수 있다.
마지막으로, 1207단계에서, 상기 위상 고정기 450은 상기 발진 주파수 및 상기 목표 주파수 간의 위상차를 검출하여 상기 발진 주파수의 위상을 보정할 수 있다. 구체적으로, 상기 주파수 결정기 430에 의해 상기 채널 코드가 보정되고, 상기 발진기 410은 상기 보정된 채널 코드에 기초하여 발진 주파수를 발생할 수 있으며, 상기 위상 고정기 450은 상기 발진 주파수 및 목표 주파수 간의 위상차가 존재하는 경우, 이를 검출하여, 상기 발진 주파수의 위상을 보정할 수 있다.
본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합의 형태로 구현될(implemented) 수 있다.
소프트웨어로 구현하는 경우, 하나 이상의 프로그램(소프트웨어 모듈)을 저장하는 컴퓨터 판독 가능 저장 매체가 제공될 수 있다. 컴퓨터 판독 가능 저장 매체에 저장되는 하나 이상의 프로그램은, 전자 장치(device) 내의 하나 이상의 프로세서에 의해 실행 가능하도록 구성된다(configured for execution). 하나 이상의 프로그램은, 전자 장치로 하여금 본 발명의 청구항 또는 명세서에 기재된 실시 예들에 따른 방법들을 실행하게 하는 명령어(instructions)를 포함한다.
이러한 프로그램(소프트웨어 모듈, 소프트웨어)은 랜덤 액세스 메모리 (random access memory), 플래시(flash) 메모리를 포함하는 불휘발성(non-volatile) 메모리, 롬(ROM: Read Only Memory), 전기적 삭제가능 프로그램가능 롬(EEPROM: Electrically Erasable Programmable Read Only Memory), 자기 디스크 저장 장치(magnetic disc storage device), 컴팩트 디스크 롬(CD-ROM: Compact Disc-ROM), 디지털 다목적 디스크(DVDs: Digital Versatile Discs) 또는 다른 형태의 광학 저장 장치, 마그네틱 카세트(magnetic cassette)에 저장될 수 있다. 또는, 이들의 일부 또는 전부의 조합으로 구성된 메모리에 저장될 수 있다. 또한, 각각의 구성 메모리는 다수 개 포함될 수도 있다.
또한, 상기 프로그램은 인터넷(Internet), 인트라넷(Intranet), LAN(Local Area Network), WLAN(Wide LAN), 또는 SAN(Storage Area Network)과 같은 통신 네트워크, 또는 이들의 조합으로 구성된 통신 네트워크를 통하여 접근(access)할 수 있는 부착 가능한(attachable) 저장 장치(storage device)에 저장될 수 있다. 이러한 저장 장치는 외부 포트를 통하여 본 발명의 실시 예를 수행하는 장치에 접속할 수 있다. 또한, 통신 네트워크상의 별도의 저장장치가 본 발명의 실시 예를 수행하는 장치에 접속할 수도 있다.
상술한 본 발명의 구체적인 실시 예들에서, 발명에 포함되는 구성 요소는 제시된 구체적인 실시 예에 따라 단수 또는 복수로 표현되었다. 그러나, 단수 또는 복수의 표현은 설명의 편의를 위해 제시한 상황에 적합하게 선택된 것으로서, 본 발명이 단수 또는 복수의 구성 요소에 제한되는 것은 아니며, 복수로 표현된 구성 요소라하더라도 단수로 구성되거나, 단수로 표현된 구성 요소라 하더라도 복수로 구성될 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 주파수 합성 장치(Frequency Synthesizer)에 있어서,
    채널 코드에 대응되는 발진 주파수를 발생시키는 발진기(oscillator)와,
    상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정하고, 오류 감지 시 상기 결정된 채널 코드를 보정하는 주파수 결정기와,
    상기 발진 주파수 및 상기 목표 주파수 간의 위상차를 검출하여 상기 발진 주파수의 위상을 보정하는 위상 고정기를 포함하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    상기 주파수 결정기는, 상기 발진기의 출력 값 및 상기 기준 값을 이진 탐색(binary search)하여 상기 채널 코드를 결정하고, 상기 이진 탐색과정에서 오류가 발생되는 경우, 상기 결정된 채널 코드를 보정하는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서,
    상기 주파수 결정기는,
    상기 발진기의 출력 값 및 상기 기준 값을 이진 탐색하여 비교하는 이진 비교기와,
    상기 발진기의 출력 값 및 상기 기준 값의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는 경우, 보정 신호를 출력하는 보정기와,
    상기 이진 비교기의 출력에 기초하여 채널 코드를 결정하고, 상기 채널 코드를 상기 발진기로 출력하며, 상기 보정기의 출력에 기초하여 상기 결정된 채널 코드를 보정하는 채널 코드 결정기를 포함하는 것을 특징으로 하는 장치.
  4. 제 3 항에 있어서,
    상기 주파수 결정기는,
    상기 기준 값을 결정하여 상기 이진 비교기 및 상기 보정기로 각각 출력하고, 상기 설정된 범위를 결정하여 상기 보정기로 출력하며, 상기 보정기로부터 상기 보정 신호를 수신하는 제어부를 포함하는 것을 특징으로 하는 장치.
  5. 제 3 항에 있어서,
    상기 이진 비교기는,
    상기 발진기의 출력 주파수를 카운트(count)하는 카운터(counter)와,
    상기 카운트의 출력과 상기 기준 값을 비교하는 비교기를 포함하는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서,
    상기 보정기는,
    상기 카운터의 출력 및 상기 기준 값의 차이 값을 산출하는 감산기와,
    상기 차이 값 및 상기 설정된 범위 값을 비교하여, 상기 차이 값이 상기 범위 값을 초과하는 경우, 상기 채널 코드 결정기로 상기 보정 신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 장치.
  7. 제 3 항에 있어서,
    상기 채널 코드 결정기는, 상기 보정 신호에 기초하여, 상기 결정된 채널 코드를 무효화하고, 이전 단계의 이진 탐색을 위한 채널 코드를 결정하는 것을 특징으로 하는 장치.
  8. 제 3 항에 있어서,
    상기 채널 코드 결정기는, 상기 보정 신호에 기초하여, 상기 결정된 채널 코드에 포함된 적어도 하나의 비트 값을 반전시킨 채널 코드를 결정하는 것을 특징으로 하는 장치.
  9. 제 4 항에 있어서,
    상기 제어부는, 상기 보정 신호를 수신하는 경우, 상기 보정기가 재차 상기 발진기의 출력 값 및 상기 기준 값의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는지 여부를 결정하도록 제어하고,
    상기 채널 코드 결정기는, 상기 보정기로부터 재차 보정 신호를 수신하는 경우, 상기 결정된 채널 코드에 포함된 적어도 하나의 비트 값을 반전시킨 채널 코드를 결정하는 것을 특징으로 하는 장치.
  10. 제 1 항에 있어서,
    상기 발진기는, 서로 다른 값을 가지는 다수의 커패시터(capacitor)들로 구성된 커패시터 뱅크 어레이(capacitor bank array)를 포함하고,
    상기 채널 코드는, 상기 다수의 커패시터들을 활성화시키는 커패시터 뱅크 코드(capacitor bank code)를 포함하는 것을 특징으로 하는 장치.
  11. 주파수 합성 장치(Frequency Synthesizer)의 동작 방법에 있어서,
    채널 코드에 대응되는 발진 주파수를 발생시키는 과정과,
    상기 발진 주파수 및 목표 주파수에 대응되는 기준 값에 기초하여 상기 채널 코드를 결정하는 과정과,
    오류 감지 시 상기 결정된 채널 코드를 보정하는 과정과,
    상기 발진 주파수 및 상기 목표 주파수 간의 위상차를 검출하여 상기 발진 주파수의 위상을 보정하는 과정을 포함하는 것을 특징으로 하는 방법.
  12. 제 11 항에 있어서,
    상기 채널 코드를 결정하는 과정은,
    상기 발진 주파수에 대응되는 출력 값 및 상기 기준 값을 이진 탐색(binary search)하여 상기 채널 코드를 결정하는 과정을 포함하고,
    상기 채널 코드를 보정하는 과정은,
    상기 이진 탐색과정에서 오류가 발생되는 경우, 상기 결정된 채널 코드를 보정하는 과정을 포함하는 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서,
    상기 채널 코드를 결정하는 과정은,
    상기 출력 값 및 상기 기준 값을 이진 탐색하여 비교하는 과정과,
    상기 비교 결과에 기초하여 채널 코드를 결정하는 과정을 포함하고,
    상기 채널 코드를 보정하는 과정은,
    상기 출력 값 및 상기 기준 값의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는지 여부를 결정하는 과정과,
    상기 차이 값이 설정된 범위를 벗어나는 경우, 상기 결정된 채널 코드를 보정하는 과정을 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서,
    상기 기준 값을 결정하고, 상기 설정된 범위를 결정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서,
    상기 출력 값 및 상기 기준 값을 이진 탐색하여 비교하는 과정은,
    상기 발진 주파수를 카운트(count)하는 과정과,
    상기 카운트 값과 상기 기준 값을 비교하는 과정을 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서,
    상기 출력 값 및 상기 기준 값의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는지 여부를 결정하는 과정은,
    상기 카운트 값 및 상기 기준 값의 차이 값을 산출하는 과정과,
    상기 차이 값 및 상기 설정된 범위 값을 비교하여, 상기 차이 값이 상기 범위 값을 초과하는지 여부를 결정하는 과정을 포함하는 것을 특징으로 하는 방법.
  17. 제 13 항에 있어서,
    상기 채널 코드를 보정하는 과정은,
    상기 결정된 채널 코드를 무효화하고, 이전 단계의 이진 탐색을 위한 채널 코드를 결정하는 과정을 포함하는 것을 특징으로 하는 방법.
  18. 제 13 항에 있어서,
    상기 채널 코드를 보정하는 과정은,
    상기 결정된 채널 코드에 포함된 적어도 하나의 비트 값을 반전시킨 채널 코드를 결정하는 과정을 포함하는 것을 특징으로 하는 방법.
  19. 제 14 항에 있어서,
    상기 출력 값 및 상기 기준 값의 차이 값을 산출하고, 상기 차이 값이 설정된 범위를 벗어나는지 여부를 결정하는 과정과,
    상기 차이 값이 설정된 범위를 벗어나는 경우, 상기 결정된 채널 코드에 포함된 적어도 하나의 비트 값을 반전시킨 채널 코드를 결정하는 과정을 더 포함하는 것을 특징으로 하는 방법.
  20. 제 11 항에 있어서,
    상기 발진 주파수를 발생시키는 발진기는, 서로 다른 값을 가지는 다수의 커패시터(capacitor)들로 구성된 커패시터 뱅크 어레이(capacitor bank array)를 포함하고,
    상기 채널 코드는, 상기 다수의 커패시터들을 활성화시키는 커패시터 뱅크 코드(capacitor bank code)를 포함하는 것을 특징으로 하는 방법.
KR1020150000125A 2015-01-02 2015-01-02 주파수 합성기의 출력을 제어하기 위한 장치 및 방법 KR102375949B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020150000125A KR102375949B1 (ko) 2015-01-02 2015-01-02 주파수 합성기의 출력을 제어하기 위한 장치 및 방법
US14/974,333 US9762220B2 (en) 2015-01-02 2015-12-18 Frequency synthesizer and method controlling frequency synthesizer
CN201511021609.8A CN105763189B (zh) 2015-01-02 2015-12-31 频率合成器和控制频率合成器的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150000125A KR102375949B1 (ko) 2015-01-02 2015-01-02 주파수 합성기의 출력을 제어하기 위한 장치 및 방법

Publications (2)

Publication Number Publication Date
KR20160083695A true KR20160083695A (ko) 2016-07-12
KR102375949B1 KR102375949B1 (ko) 2022-03-17

Family

ID=56287041

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150000125A KR102375949B1 (ko) 2015-01-02 2015-01-02 주파수 합성기의 출력을 제어하기 위한 장치 및 방법

Country Status (3)

Country Link
US (1) US9762220B2 (ko)
KR (1) KR102375949B1 (ko)
CN (1) CN105763189B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2533556A (en) * 2014-12-16 2016-06-29 Nordic Semiconductor Asa Oscillator calibration
US20190013915A1 (en) * 2016-11-04 2019-01-10 Telefonaktiebolaget Lm Ericsson (Publ) Nr absolute sync frequency allocations
US9954543B1 (en) 2017-02-08 2018-04-24 Hong Kong Applied Science and Technology Research Institute Company, Limited Fast coarse tune and fine tune calibration for a synthesizer by multi-curve calibration within a target window
US10615808B1 (en) 2018-09-14 2020-04-07 Qualcomm Incorporated Frequency synthesis with accelerated locking
US10374651B1 (en) 2018-09-29 2019-08-06 Qualcomm Incorporated Systems and methods of relocking for locked loops

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721297B1 (ko) * 2001-03-30 2007-05-28 스카이워크스 솔루션즈 인코포레이티드 발진기 주파수 제어 시스템

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU819976A1 (ru) * 1977-04-06 1981-04-07 Воронежское Конструкторское Бюрорадиосвязи Синтезатор частот
US4490688A (en) * 1981-04-06 1984-12-25 Motorola, Inc. Digital and analog phase detector for a frequency synthesizer
JPH06132818A (ja) 1992-10-19 1994-05-13 Fujitsu Ltd 位相同期回路の誤動作防止回路
KR100498411B1 (ko) 1997-10-24 2005-12-08 삼성전자주식회사 주파수동기제어방법및이를수행하는위상동기루프
JP2000049599A (ja) 1998-07-27 2000-02-18 Nec Eng Ltd フレーム位相同期回路
KR100295812B1 (ko) * 1999-06-18 2001-07-12 서평원 고속 위상검출기를 이용한 디지털 위상동기루프
DE19941445A1 (de) * 1999-08-30 2001-03-01 Thomson Brandt Gmbh Phasendetektor für eine Phasenregelschleife
US6806786B1 (en) * 2001-05-15 2004-10-19 Rf Micro Devices, Inc. Phase-locked loop with self-selecting multi-band VCO
JP3755663B2 (ja) 2001-05-17 2006-03-15 ザインエレクトロニクス株式会社 半導体集積回路
US7062229B2 (en) * 2002-03-06 2006-06-13 Qualcomm Incorporated Discrete amplitude calibration of oscillators in frequency synthesizers
US6903613B1 (en) * 2002-12-20 2005-06-07 Cypress Semiconductor Corporation Voltage controlled oscillator
US6774732B1 (en) 2003-02-14 2004-08-10 Motorola, Inc. System and method for coarse tuning a phase locked loop (PLL) synthesizer using 2-PI slip detection
US7349514B2 (en) 2003-04-01 2008-03-25 Seiko Epson Corporation Frequency/phase locked loop clock synthesizer using an all digital frequency detector and an analog phase detector
US7034624B1 (en) 2003-12-11 2006-04-25 Analog Devices, Inc. Digitally-realized signal generators and methods
WO2006029511A1 (en) * 2004-09-13 2006-03-23 Nortel Networks Limited Method and apparatus for synchronizing internal state of frequency generators on a communications network
TWI241069B (en) * 2004-11-12 2005-10-01 Ind Tech Res Inst Automatically calibrated frequency-synthesis apparatus
US7801262B2 (en) 2005-10-19 2010-09-21 Texas Instruments Incorporated All digital phase locked loop architecture for low power cellular applications
US7332973B2 (en) 2005-11-02 2008-02-19 Skyworks Solutions, Inc. Circuit and method for digital phase-frequency error detection
KR100817286B1 (ko) * 2005-11-25 2008-03-27 삼성전자주식회사 전압 제어 발진기의 주파수 대역을 안정적으로 조정하는위상 동기 루프 및 방법
US20070205835A1 (en) * 2006-01-03 2007-09-06 Eric Iozsef Robust locking/tuning in a multi-rate, multi-range phase locked loop
US7382199B2 (en) * 2006-02-03 2008-06-03 Nanoamp Solutions, Inc. Methods for auto-calibration and fast tuning of voltage controlled oscillators in phase-lock loops
US7375563B1 (en) * 2006-04-07 2008-05-20 Pericom Semiconductor Corp. Duty cycle correction using input clock and feedback clock of phase-locked-loop (PLL)
KR100738360B1 (ko) * 2006-05-11 2007-07-12 한국과학기술원 고속 개루프 자동 주파수 보정 회로를 가지는 위상 고정루프
KR100847686B1 (ko) * 2006-10-12 2008-07-23 (주)에프씨아이 연속적 뱅크 보정장치를 구비하는 pll 및 pll의 언록방지 방법
KR100847687B1 (ko) * 2006-10-20 2008-07-23 (주)에프씨아이 주파수합성기 및 주파수조절방법
CN101188420A (zh) * 2006-11-16 2008-05-28 普诚科技股份有限公司 可自动校正振荡频率范围的回路系统及其相关方法
KR100910531B1 (ko) 2007-09-11 2009-07-31 삼성전기주식회사 다중 대역 전압 제어 발진기를 갖는 주파수 합성기
KR101316890B1 (ko) 2007-11-08 2013-10-11 삼성전자주식회사 주파수 합성기의 주파수 보정장치 및 그 방법
KR100925156B1 (ko) 2007-11-26 2009-11-05 (주)카이로넷 적응 주파수 보정 장치 및 이를 포함하는 광대역 주파수합성기
CN102075181B (zh) * 2009-11-24 2012-07-25 无锡爱睿芯电子有限公司 频率合成器及锁频环
JP5270524B2 (ja) 2009-12-10 2013-08-21 富士通テレコムネットワークス株式会社 クロック位相同期回路
US8570113B2 (en) * 2010-06-23 2013-10-29 Advanced Micro Devices, Inc. Digital VCO calibration method and apparatus
US9065454B2 (en) * 2012-11-29 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Phase locked loop with self-calibration
CN103036560B (zh) * 2012-12-13 2016-01-13 广州润芯信息技术有限公司 锁相环、其闭环频率自动校准电路及方法
CN103716040A (zh) * 2014-01-19 2014-04-09 中国人民解放军国防科学技术大学 一种滤波器带宽校准电路
CN104052474B (zh) * 2014-06-03 2017-03-15 华为技术有限公司 一种锁相环频率校正方法及系统
CN104135285B (zh) * 2014-08-07 2017-02-15 上海交通大学 一种频率校准电路及其方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721297B1 (ko) * 2001-03-30 2007-05-28 스카이워크스 솔루션즈 인코포레이티드 발진기 주파수 제어 시스템

Also Published As

Publication number Publication date
US20160197601A1 (en) 2016-07-07
KR102375949B1 (ko) 2022-03-17
US9762220B2 (en) 2017-09-12
CN105763189A (zh) 2016-07-13
CN105763189B (zh) 2021-03-16

Similar Documents

Publication Publication Date Title
US8487707B2 (en) Frequency synthesizer
KR100682279B1 (ko) 주파수 합성기의 적응 주파수 조정장치
KR20160083695A (ko) 주파수 합성기의 출력을 제어하기 위한 장치 및 방법
US9214947B2 (en) Phase-lock in all-digital phase-locked loops
US8519757B2 (en) Apparatus and method for frequency calibration in frequency synthesizer
US7859346B2 (en) Clock generator and associated self-test and switching-control method
US8019564B2 (en) Systems and methods for calibrating the loop bandwidth of a phase-locked loop (PLL)
US20090122937A1 (en) Frequency calibration apparatus of frequency synthesizer and frequency calibration method thereof
US8358159B1 (en) Adaptive phase-locked loop (PLL) multi-band calibration
US20110032011A1 (en) Auto frequency calibrator, method thereof and frequency synthesizer using it
CN104579330A (zh) 一种锁相环的两步自动频率校准电路和方法
US8509372B1 (en) Multi-band clock generator with adaptive frequency calibration and enhanced frequency locking
US9356612B2 (en) Method and apparatus to calibrate frequency synthesizer
KR100738360B1 (ko) 고속 개루프 자동 주파수 보정 회로를 가지는 위상 고정루프
KR100706575B1 (ko) 고속 락 기능을 갖는 주파수 합성기
CN111384896B (zh) 方法、通信电子装置以及处理电路
EP2647127B1 (en) Phase-locked loop control voltage determination
KR20100039003A (ko) 위상 계산 기반의 고속 주파수 비교를 이용한 브이씨오 보정 장치 및 방법
KR101465881B1 (ko) 디지털 위상 고정 루프 장치
US20230092151A1 (en) Semiconductor integrated circuit, electronic device, and frequency detecting method
KR101462799B1 (ko) 주파수 합성기 및 그 제어 방법
US9490829B2 (en) Method for synthesizing frequency and electronic device thereof
CN108233923B (zh) Vco及其频率校准方法、电子设备及计算机存储介质
JP2005312028A (ja) 発振回路
JP2022052507A (ja) 半導体集積回路、電子機器、および周波数検知方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant