KR20160082729A - Display device - Google Patents

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Abstract

According to the present invention, display quality may be improved by securing a normal operation of source drive integrated circuits (IC), as a lock signal is recovered or a relevant source drive integrated circuit is initialized, when at least one packet of an EPI data signal is abnormal. According to the present invention, a display device comprises: a display panel; a timing control unit; and the source drive ICs.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 새로운 전송 방식을 갖는 표시장치에 관한 것이다.The present invention relates to a display device having a new transmission method.

표시장치는 영상이나 정보를 표시하는 장치이다. 표시장치 중 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. The display device is a device for displaying images or information. A liquid crystal display device among display devices displays an image by adjusting the light transmittance of a liquid crystal using an electric field.

액정표시장치는 타이밍 제어부로부터 제공된 타이밍 제어신호를 바탕으로 소스 드라이브에서 데이터 전압이 액정표시패널로 공급되어, 화상이 표시된다. In the liquid crystal display device, a data voltage is supplied from the source drive to the liquid crystal display panel based on the timing control signal supplied from the timing control section, and an image is displayed.

타이밍 제어부는 다수의 타이밍 제어신호와 디지털 비디오 데이터들을 소스 드라이브 IC들로 전송한다. 이러한 경우, 타이밍 제어부와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들 등 많은 배선이 필요하다. mini-LVDS 인테페이스 방식에서 RGB 데이터 전송의 예를 들면, mini-LVDS 인테페이스 방식은 디지털 비디오 RGB 데이터와 클럭 각각을 서로 역위상인 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 제어부와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. 따라서, 타이밍 제어부와 소스 드라이브 IC들 사이에 배치된 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.The timing control unit transmits a plurality of timing control signals and digital video data to the source drive ICs. In this case, control wirings for controlling the R data transfer wiring, the G data transfer wiring, the B data transfer wiring, the output of the source drive ICs and the operation timing of the polarity change operation, etc. between the timing control unit and the source drive ICs, Wiring and many other wiring is required. In mini-LVDS interface, mini-LVDS interface, for example, transmits digital video RGB data and clocks in pairs of differential signals, which are opposite in phase, so that odd and even data are transmitted simultaneously , At least 14 wires are required between the timing controller and the source drive ICs for RGB data transmission. Therefore, it is difficult to reduce the width of the printed circuit board (PCB) disposed between the timing control unit and the source drive ICs because many wirings must be formed.

본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.The present invention is directed to solving the above-mentioned problems and other problems.

본 발명의 다른 목적은 타이밍 제어부와 소스 드라이브 IC들 사이의 신호 전송 배선들을 최소화하도록 한 표시장치를 제공한다.It is another object of the present invention to provide a display device for minimizing signal transmission lines between a timing control section and source drive ICs.

본 발명의 또 다른 목적은 EPI 데이터신호의 수신 도중 급변 상황으로 이사이 발생되는 경우, 정상 구동되도록 조치할 수 있도록 한 표시장치를 제공한다. It is still another object of the present invention to provide a display device capable of performing a normal driving when a moving object is generated in a sudden change state during reception of an EPI data signal.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 표시장치는 소스 드라이브 IC들 각각이 EPI 데이터신호의 적어도 하나 이상의 패킷에 이상이 발생되는 경우, 비정상을 알리는 로우 레벨의 락신호를 하이 레벨로 복원하거나 소정 제어신호에 의해 소스 드라이브 IC 자체가 초기화시켜 줌으로써, 비정상 구동이나 오동작을 방지할 뿐만 아니라 화상 이미지의 불량을 제거하여 표시 품질을 향상시킬 수 있다.According to an aspect of the present invention, there is provided a display device including: a plurality of source driver ICs each having a low level lock signal indicating an abnormality when an abnormality occurs in at least one or more packets of an EPI data signal; Level or initializes the source drive IC itself by a predetermined control signal, thereby preventing abnormal driving or malfunction, as well as eliminating defects in the image and improving the display quality.

본 발명에 따른 단말기의 효과에 대해 설명하면 다음과 같다.The effect of the terminal according to the present invention is as follows.

본 발명의 실시 예들 중 적어도 하나에 의하면, EPI 데이터신호의 프리엠블신호 뿐만 아니라 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷에 이상이 발생되더라도, 소스 드라이브 IC들이 정상 구동이 가능하도록 하여 비정상 구동이나 오동작을 방지할 뿐만 아니라 화상 이미지의 불량을 제거하여 표시 품질을 향상시킬 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, even if an error occurs in the source control data or the RGB data packet as well as the preamble signal of the EPI data signal, the source drive ICs can be normally driven, Or erroneous operation, as well as eliminating the defects of the image and improving the display quality.

본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다. Further scope of applicability of the present invention will become apparent from the following detailed description. It should be understood, however, that the detailed description and specific examples, such as the preferred embodiments of the invention, are given by way of illustration only, since various changes and modifications within the spirit and scope of the invention will become apparent to those skilled in the art.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.
도 2는 도 1에 도시된 타이밍 제어부와 소스 드라이브 IC들 사이의 배선들을 보여주는 도면이다.
도 3은 소스 드라이브 IC(SDIC)의 CDR(Clok and Data Recovery) 회로를 보여 주는 도면이다.
도 4는 도 2에 도시된 타이밍 제어부와 소스 드라이브 IC들 사이의 신호 전송 프로토콜을 보여 주는 파형도이다.
도 5는 도 3에 도시된 데이터 수신부의 내부 구성을 상세히 보여 주는 블록도이다.
도 6은 도 5의 레벨 조정부를 도시한 블록도이다.
도 7은 본 발명에서 프리엠블신호를 수신하는 과정에서 락 실패시 락 복구하는 방법을 설명하는 도면이다.
도 8은 종래에 소스 타이밍 제어신호나 비디오 데이터신호를 수신하는 과정에 락 실패시 락 신호의 파형을 보여주는 도면이다.
도 9은 도 8과 같이 락 실패로 인해 액정표시패널 상에 디스플레이되는 화상 이미지을 보여주는 도면이다.
도 10는 본 발명에서 소스 타이밍 제어신호나 비디오 데이터신호를 수신하는 과정에 락 실패시 락 복구하는 방법을 설명하는 도면이다.1 is a block diagram showing a liquid crystal display device according to an embodiment of the present invention.
Fig. 2 is a view showing the wiring between the timing control section and the source drive ICs shown in Fig. 1. Fig.
3 is a diagram showing a CDR (Clok and Data Recovery) circuit of a source drive IC (SDIC).
4 is a waveform diagram showing a signal transmission protocol between the timing controller and the source drive ICs shown in FIG.
FIG. 5 is a detailed block diagram illustrating the internal configuration of the data receiving unit shown in FIG. 3. Referring to FIG.
6 is a block diagram showing the level adjusting unit of FIG.
FIG. 7 is a diagram illustrating a method of performing a lock recovery upon a lock failure in the process of receiving a preamble signal in the present invention.
FIG. 8 is a diagram showing a waveform of a lock signal when a lock failure occurs in a process of receiving a source timing control signal or a video data signal.
FIG. 9 is a view showing an image displayed on a liquid crystal display panel due to a lock failure as shown in FIG. 8. FIG.
10 is a diagram for explaining a method of performing a lock recovery upon a lock failure in the process of receiving a source timing control signal or a video data signal in the present invention.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, wherein like reference numerals are used to designate identical or similar elements, and redundant description thereof will be omitted. The suffix "module" and " part "for the components used in the following description are given or mixed in consideration of ease of specification, and do not have their own meaning or role. In the following description of the embodiments of the present invention, a detailed description of related arts will be omitted when it is determined that the gist of the embodiments disclosed herein may be blurred. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed. , ≪ / RTI > equivalents, and alternatives.

도 1은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도이다.1 is a block diagram showing a liquid crystal display device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(10), 타이밍 제어부(TCON), 소스 드라이브 IC들(SDIC#1~SDIC#8), 및 게이트 드라이브 IC들(GDIC#1~GDIC#4)을 구비한다.1, a liquid crystal display according to an embodiment of the present invention includes a liquid crystal display panel 10, a timing control unit (TCON), source drive ICs (SDIC # 1 to SDIC # 8), and gate drive ICs GDIC # 1 to GDIC # 4).

액정표시패널(10)의 유리기판들 사이에는 액정층이 형성된다. 액정표시패널(10)은 m 개의 데이터라인들(DL)과 n 개의 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 m×n 개의 액정셀들(Clc)을 포함한다.A liquid crystal layer is formed between the glass substrates of the liquid crystal display panel 10. The liquid crystal display panel 10 includes m x n liquid crystal cells Clc arranged in a matrix form by an intersection structure of m data lines DL and n gate lines GL.

액정표시패널(10)의 하부 유리기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이가 형성된다. 액정셀들(Clc)은 TFT를 통해 데이터전압이 공급되는 화소전극(1)과, 공통전압(Vcom)이 공급되는 공통전극(2) 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 소스전극은 데이터라인(DL)에 접속된다. TFT의 드레인전극은 액정셀의 화소전극(1)에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 정극성/부극성 아날로그 비디오 데이터전압을 액정셀(Clc)의 화소전극(1)에 공급한다.A pixel array including data lines DL, gate lines GL, TFTs, and a storage capacitor Cst is formed on a lower glass substrate of the liquid crystal display panel 10. [ The liquid crystal cells Clc are driven by the electric field between the pixel electrode 1 to which the data voltage is supplied through the TFT and the common electrode 2 to which the common voltage Vcom is supplied. The gate electrode of the TFT is connected to the gate line GL, and the source electrode thereof is connected to the data line DL. The drain electrode of the TFT is connected to the pixel electrode 1 of the liquid crystal cell. The TFT is turned on according to the gate pulse supplied through the gate line GL to supply the positive / negative polarity analog video data voltage from the data line DL to the pixel electrode 1 of the liquid crystal cell Clc .

액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2) 등이 형성된다.On the upper glass substrate of the liquid crystal display panel 10, a black matrix, a color filter, a common electrode 2, and the like are formed.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다.The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving mode such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is formed of an IPS (In Plane Switching) mode, an FFS (Fringe Field Switching) Is formed on the lower glass substrate together with the pixel electrode 1 in the same horizontal electric field driving system.

액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed. A spacer for maintaining a cell gap of the liquid crystal cell Clc is formed between the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10. [

본 발명에서 적용 가능한 액정표시패널(10)의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다.The liquid crystal mode of the liquid crystal display panel 10 applicable to the present invention can be implemented not only in the TN mode, the VA mode, the IPS mode, and the FFS mode, but also in any liquid crystal mode. Further, the liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, a reflective liquid crystal display device, and the like.

타이밍 제어부(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 외부 타이밍신호를 입력받아 소스 드라이브 IC들(SDIC#1~SDIC#8)과 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호와, 소스 드라이브 IC들(SDIC#1~SDIC#8)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호를 포함한다.The timing control unit TCON supplies vertical / horizontal synchronizing signals Vsync and Hsync, an external data enable signal DE through an interface such as a Low Voltage Differential Signaling (LVDS) interface and a TMDS (Transition Minimized Differential Signaling) A timing control for controlling the operation timing of the source drive ICs (SDIC # 1 to SDIC # 8) and the gate drive ICs (GDIC # 1 to GDIC # 4) by receiving an external timing signal such as a dot clock Signals. The timing control signals include a gate timing control signal for controlling the operation timing of the gate drive ICs (GDIC # 1 to GDIC # 4) and a gate timing control signal for controlling the operation timing of the source drive ICs (SDIC # 1 to SDIC # And a source timing control signal.

타이밍 제어부(TCON)는 후술되는 점 대 점(point to point) 방식으로 소스 드라이브 IC들(SDIC#1~SDIC#8)에 접속된다. 타이밍 제어부(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)을 초기화하기 위한 프리엠블신호(Preamble signal), 소스 타이밍 제어신호, 클럭, 디지털 비디오 RGB 데이터 등을 EPI(clock Embedded Point-to-point Interface) 데이터신호로서 하나의 데이터 배선 쌍을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. The timing control unit TCON is connected to the source drive ICs (SDIC # 1 to SDIC # 8) in a point-to-point manner described later. The timing controller TCON supplies a preamble signal, a source timing control signal, a clock, and digital video RGB data for initializing the source drive ICs (SDIC # 1 to SDIC # 8) to a clock Embedded Point- to-point Interface) data signal to the source drive ICs (SDIC # 1 to SDIC # 8) through one data wire pair.

이러한 데이터 전송은 EPI 프로토콜 전송 방식에 기반한다.This data transmission is based on the EPI protocol transmission scheme.

EPI(clock Embedded Point-to-point Interface) 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다.The EPI (Clock Embedded Point-to-Point Interface) protocol satisfies the following interface specifications (1) to (3).

(1) 데이터 배선 쌍을 경유하여 타이밍 제어부(TCON)의 송신단과 소스 드라이브 IC들(SDIC#1~SDIC#8)의 수신단을 점 대 점 방식으로 연결한다.(1) Connect the transmitting end of the timing control unit (TCON) and the receiving end of the source drive ICs (SDIC # 1 to SDIC # 8) point-to-point via the data wire pair.

(2) 타이밍 제어부(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 별도의 클럭 배선 쌍을 연결하지 않는다. 타이밍 제어부(TCON)는 데이터 배선 쌍을 통해 클럭신호와 함께 타이밍 제어신호 및 비디오 데이터신호를 소스 드라이브 IC들(SDIC#1~SDIC#8)로 전송한다.(2) No separate clock wiring pair is connected between the timing control unit (TCON) and the source drive ICs (SDIC # 1 to SDIC # 8). The timing control unit TCON transmits the timing control signal and the video data signal together with the clock signal to the source drive ICs (SDIC # 1 to SDIC # 8) via the data wiring pair.

(3) 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 CDR(Clok and Data Recovery)을 위한 DLL(Delay Locked Loop, 이하 DLL이라 함, 도 5의 12 참조)가 내장되어 있다. 타이밍 제어부(TCON)는 DLL(도 5의 12 참조)의 출력 위상과 주파수가 고정(lock)될 수 있도록 프리엠블신호를 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)에 내장된 DLL(도 5의 12 참조)는 그 출력의 위상이 고정된 후에 데이터 배선 쌍을 통해 프리엠블신호와 클럭신호가 입력되면 내부 클럭을 발생한다.
(3) Each of the source drive ICs (SDIC # 1 to SDIC # 8) has a built-in DLL (Delay Locked Loop) for Clark and Data Recovery (hereinafter referred to as DLL). The timing controller TCON transmits a preamble signal to the source drive ICs (SDIC # 1 to SDIC # 8) so that the output phase and frequency of the DLL (see FIG. 5) can be locked. When the preamble signal and the clock signal are inputted through the data wire pair after the phase of the output is fixed, the DLL (see 12 in FIG. 5) built in the source drive ICs (SDIC # 1 to SDIC # Occurs.

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(GDIC#1)에 인가된다. 게이트 스타트 펄스(GSP)는 제1 게이트 드라이브 IC(GDIC#1)로부터 첫 번째 게이트펄스가 발생되도록 스캔이 시작되는 시작 타임을 지시한다. 게이트 쉬프트 클럭(GSC)은 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 쉬프트 레지스터는 게이트 쉬프트 클럭(GSC)의 라이징 에지에서 게이트 스타트 펄스(GSP)를 쉬프트시킨다. 제2 내지 제4 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 앞단 게이트 드라이브 IC의 캐리신호를 게이트 스타트 펄스로 입력받아 동작하기 시작한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들(GDIC#1~GDIC#4)의 출력 타이밍을 제어한다. 게이트 드라이브 IC들(GDIC#1~GDIC#4)은 게이트 출력 인에이블신호(GOE)의 로우 레벨기간 즉, 이전 펄스의 폴링타임 직후로부터 그 다음 펄스의 라이징 타임 직전까지의 기간 동안 게이트펄스를 출력한다.The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP is applied to the first gate drive IC (GDIC # 1). The gate start pulse GSP indicates a start time at which the scan starts so that the first gate pulse is generated from the first gate drive IC (GDIC # 1). The gate shift clock GSC is a clock signal for shifting the gate start pulse GSP. The shift register of the gate drive ICs (GDIC # 1 to GDIC # 4) shifts the gate start pulse GSP at the rising edge of the gate shift clock GSC. The second to fourth gate drive ICs (GDIC # 1 to GDIC # 4) receive the carry signal of the previous gate drive IC as a gate start pulse and start to operate. The gate output enable signal GOE controls the output timing of the gate drive ICs (GDIC # 1 to GDIC # 4). The gate drive ICs GDIC # 1 to GDIC # 4 output gate pulses during a period from the low level period of the gate output enable signal GOE, that is, immediately after the polling time of the previous pulse to just before the rising time of the next pulse do.

게이트 출력 인에이블신호(GOE)의 1 주기는 대략 1 수평기간이다.One period of the gate output enable signal GOE is approximately one horizontal period.

소스 타이밍 제어신호는 프리엠블신호 전송시간과 RGB 데이터신호 전송시간 사이의 시간 동안 데이터 배선 쌍을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송되며, 극성제어 관련 제어 데이터와, 소스 출력 관련 제어 데이터 등을 포함한다. 극성제어 관련 제어 데이터는 소스 드라이브 IC들(SDIC#1~SDIC#8) 내에서 생성되는 펄스 형태의 극성제어신호(Polarity control signal, POL)를 제어하기 위한 제어정보를 포함한다. 소스 드라이브 IC들(SDIC#1~SDIC#8)의 디지털/아날로그 변환기(Digital to Analog Convertor 이하, "DAC"라 함)는 극성제어신호(POL)에 응답하여 디지털 비디오 RGB 데이터를 정극성 아날로그 비디오 데이터전압 또는 부극성 아날로그 비디오 데이터전압으로 변환한다. 소스 출력 관련 제어 데이터는 소스 드라이브 IC들(SDIC#1~SDIC#8) 내에서 생성되는 펄스 형태의 소스 출력 인에이블신호(Source Output Enable Signal, SOE)를 제어하기 위한 제어정보를 포함한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SDIC#1~SDIC#8)로부터 정극성/부극성 아날로그 비디오 데이터전압이 출력되는 타이밍을 제어한다.The source timing control signal is transmitted to the source drive ICs (SDIC # 1 to SDIC # 8) through the pair of data lines during the time between the preamble signal transmission time and the RGB data signal transmission time, Output-related control data, and the like. The polarity control-related control data includes control information for controlling a polarity control signal (POL) in the form of a pulse generated in the source drive ICs (SDIC # 1 to SDIC # 8). The digital to analog converter (hereinafter referred to as "DAC ") of the source drive ICs (SDIC # 1 to SDIC # 8) receives the digital video RGB data in response to the polarity control signal POL, Data voltage or a negative analog video data voltage. The source-output-related control data includes control information for controlling a pulse-shaped source output enable signal (SOE) generated in the source drive ICs (SDIC # 1 to SDIC # 8). The source output enable signal SOE controls the timing of outputting the positive / negative analog video data voltage from the source drive ICs (SDIC # 1 to SDIC # 8).

게이트 드라이브 IC들(GDIC#1~GDIC#4) 각각은 게이트 타이밍 제어신호들에 응답하여 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.Each of the gate drive ICs (GDIC # 1 to GDIC # 4) sequentially supplies gate pulses to the gate lines GL in response to gate timing control signals.

소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 배선 쌍을 통해 타이밍 제어부(TCON)로부터 공급되는 프리엠블신호에 따라 내장된 데이터 샘플링부(21)의 출력 주파수와 위상을 고정(lock)한다. 이어서, 소스 드라이브 IC들(SDIC#1~SDIC#8)은 데이터 샘플링부(21)의 출력 주파수와 위상이 고정된 후에, 상기 데이터 배선 쌍을 통해 디지털 비트 스트림으로 입력되는 소스 제어 데이터 패킷(Control data)으로부터 클럭을 복원하여 직렬 클럭(CLK)을 발생하고 소스 출력 관련 제어 데이터를 샘플링한다. 그리고 소스 드라이브 IC들(SDIC#1~SDIC#8)은 제어 데이터들을 이용하여 극성제어신호(POL)와 소스 출력 인에이블신호(SOE)를 출력한다.The source drive ICs SDIC # 1 to SDIC # 8 lock the output frequency and phase of the built-in data sampling unit 21 according to the preamble signal supplied from the timing control unit TCON through the data wire pair. do. Then, the source drive ICs (SDIC # 1 to SDIC # 8) receive the source control data packet (Control) input through the data wire pair as a digital bit stream after the output frequency and phase of the data sampling unit 21 are fixed. data) to generate a serial clock (CLK) and sample the control data related to the source output. Then, the source drive ICs (SDIC # 1 to SDIC # 8) output the polarity control signal POL and the source output enable signal SOE using the control data.

소스 드라이브 IC들(SDIC#1~SDIC#8)는 극성제어신호(POL)와 소스 출력 인에이블신호(SOE)를 복원한 후에, 상기 데이터 배선 쌍을 통해 디지털 비트 스트림으로 입력되는 RGB 데이터 패킷으로부터 디지털 비디오 RGB 데이터를 추출하고, 소스 제어 데이터 패킷(Control data)으로부터 추출되어 발생된 직렬 클럭(CLK)에 따라 디지털 비디오 RGB 데이터를 샘플링한다. 그리고 소스 드라이브 IC들(SDIC#1~SDIC#8)은 순차적으로 샘플링한 디지털 비디오 RGB 데이터들을 병렬 체계로 변환한 후에 극성제어신호(POL)에 응답하여 그 데이터들을 정극성/부극성 아날로그 비디오 데이터 전압으로 변환하고 소스 출력 인에이블신호(SOE)에 응답하여 데이터라인들(DL)에 공급한다.
The source drive ICs (SDIC # 1 to SDIC # 8) recover the polarity control signal POL and the source output enable signal SOE, and then, from the RGB data packet input as a digital bit stream through the data wire pair Extracts the digital video RGB data, and samples the digital video RGB data according to the serial clock (CLK) extracted from the source control data packet (Control data). Then, the source drive ICs (SDIC # 1 to SDIC # 8) sequentially convert the sampled digital video RGB data into a parallel system, and then, in response to the polarity control signal POL, And supplies it to the data lines DL in response to the source output enable signal SOE.

도 2는 도 1에 도시된 타이밍 제어부와 소스 드라이브 IC들 사이의 배선들을 보여주는 도면이다.Fig. 2 is a view showing the wiring between the timing control section and the source drive ICs shown in Fig. 1. Fig.

도 2를 참조하면, 타이밍 제어부(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 데이터 배선 쌍(DATA&CLK), 제어 배선 쌍(SCL/SDA), 락체크 배선(LCS) 등의 배선들이 형성된다.Referring to FIG. 2, a data line pair (DATA & CLK), a control line pair (SCL / SDA), a lock check line (LCS), and the like are connected between the timing control unit (TCON) and the source drive ICs (SDIC # 1 to SDIC # Are formed.

타이밍 제어부(TCON)는 데이터 배선 쌍(DATA&CLK)을 통해 프리엠블신호, 소스 제어 데이터 패킷(Control data), RGB 데이터 패킷을 순차적으로 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 소스 제어 데이터 패킷(Control data)은 클럭 비트, 극성제어 관련 제어 데이터 비트, 소스 출력 관련 제어 데이터 등을 포함한 비트 스트림이다. RGB 데이터 패킷은 클럭 비트, 내부 데이터 인에이블 비트, RGB 데이터 비트 등을 포함한 비트 스트림이다. 데이터 배선 쌍(DATA&CLK)은 1:1 즉, 점 대 점(Point to Point) 방식으로 타이밍 제어부(TCON)를 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각에 직렬 연결한다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 각각은 데이터 배선 쌍(DATA&CLK)을 통해 입력되는 클럭들을 복원한다. 따라서, 이웃한 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 클럭 캐리와 RGB 데이터를 전달하는 배선이 필요없다.The timing control unit TCON sequentially transmits the preamble signal, the source control data packet and the RGB data packet to the source drive ICs (SDIC # 1 to SDIC # 8) via the data wire pair (DATA & CLK). The source control data packet is a bit stream including clock bits, control data bits related to polarity control, and control data related to source output. The RGB data packet is a bit stream including a clock bit, an internal data enable bit, and an RGB data bit. The data wiring pair DATA & CLK serially connects the timing control unit TCON to each of the source drive ICs (SDIC # 1 to SDIC # 8) in a 1: 1, point-to-point manner. Each of the source drive ICs (SDIC # 1 to SDIC # 8) restores the clocks input through the data wire pair (DATA & CLK). Therefore, there is no need for a wiring for transferring clock carry and RGB data between the neighboring source drive ICs (SDIC # 1 to SDIC # 8).

타이밍 제어부(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 칩 식별코드(CID)와 소스 드라이브 IC들(SDIC#1~SDIC#8)의 각 기능을 제어하기 위한 칩 개별 제어 데이터들을 제어 배선 쌍(SCL/SDA)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 제어 배선 쌍(SCL/SDA)은 타이밍 제어부(TCON)와 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에 공통으로 접속된다. 칩 개별 제어 데이터에 대한 상세한 설명은 후술된다. The timing control unit TCON is a chip individual control unit for controlling each function of the chip identification code (CID) of the source drive ICs (SDIC # 1 to SDIC # 8) and the source drive ICs (SDIC # 1 to SDIC # And transfers the data to the source drive ICs (SDIC # 1 to SDIC # 8) via the control wiring pair (SCL / SDA). The control wiring pair (SCL / SDA) is commonly connected between the timing control unit (TCON) and the source drive ICs (SDIC # 1 to SDIC # 8). A detailed description of the chip individual control data will be described later.

타이밍 제어부(TCON)는 소스 드라이브 IC들(SDIC#1~SDIC#8)의 데이터 샘플링부(21) 출력이 안정하게 고정되었는지 여부를 확인하기 위한 락신호(LOCK)를 락체크 배선(LCS1)을 통해 제1 소스 드라이브 IC(SDIC#1)에 공급한다. 소스 드라이브 IC들(SDIC#1~SDIC#8) 사이에는 락신호를 전달하기 위한 배선을 통해 캐스케이드(cascade)로 접속된다. 제1 소스 드라이브 IC(SDIC#1)는 데이터 샘플링을 위한 클럭 출력의 주파수 및 위상이 고정되면 하이 레벨의 락신호(LOCK)를 제2 소스 드라이브 IC(SDIC#2)에 전달되고, 제2 소스 드라이브 IC(SDIC#2)는 DLL 출력 클럭의 주파수 및 위상을 고정한 후에 하이 레벨의 락신호(LOCK)를 제2 소스 드라이브 IC(SDIC#2)에 전달한다. 이와 같이 소스 드라이브 IC들(SDIC#1~SDIC#8)의 클럭 출력 주파수와 위상이 고정된 후에 마지막 소스 드라이브 IC(SDIC#8)의 클럭 출력 주파수와 위상이 고정되면 마지막 소스 드라이브 IC(SDIC#8)는 하이 레벨의 락신호(LOCK)를 피드백 락체크 배선(LCS2)을 통해 타이밍 제어부(TCON)에 피드백 입력한다. 타이밍 제어부(TCON)는 락신호(LOCK)의 피드백 입력을 수신 한 후에 소스 제어 데이터 패킷(Control data)과 RGB 데이터 패킷을 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다.
The timing control unit TCON outputs a lock signal LOCK for checking whether or not the output of the data sampling unit 21 of the source drive ICs SDIC # 1 to SDIC # 8 is stably fixed to the lock check wiring LCS1 To the first source drive IC (SDIC # 1). The source drive ICs (SDIC # 1 to SDIC # 8) are cascade-connected through wiring for transmitting a lock signal. When the frequency and phase of the clock output for data sampling are fixed, the first source drive IC (SDIC # 1) is transferred to the second source drive IC (SDIC # 2) The drive IC (SDIC # 2) fixes the frequency and phase of the DLL output clock and then transfers the high level lock signal LOCK to the second source drive IC (SDIC # 2). If the clock output frequency and phase of the last source drive IC (SDIC # 8) are fixed after the clock output frequency and phase of the source drive ICs (SDIC # 1 to SDIC # 8) are fixed, 8 feeds back the high level lock signal LOCK to the timing control unit TCON through the feedback lock check wiring LCS2. The timing control unit TCON transmits the source control data packet and the RGB data packet to the source drive ICs (SDIC # 1 to SDIC # 8) after receiving the feedback input of the lock signal LOCK.

도 3은 타이밍 제어부와 소스 드라이브 IC의 CDR(Clok and Data Recovery) 회로를 보여 주는 도면이다. 도 3에 도시된 소스 드라이브 IC(SDIC)는 소스 드라이브 IC들(SDIC#1~SDIC#8) 중에서 어느 하나의 소스 드라이브 IC를 의미한다. 3 is a diagram showing a CDR (Clok and Data Recovery) circuit of the timing controller and the source drive IC. The source drive IC (SDIC) shown in FIG. 3 means any one of the source drive ICs (SDIC # 1 to SDIC # 8).

CDR(Clok and Data Recovery) 회로는 타이밍 제어부(TCON)로부터 제공된 타이밍 제어신호에 이상이 있을 경우, 해당 타이밍 제어신호를 복원시켜준다. The CDR (Clok and Data Recovery) circuit restores the timing control signal when an abnormality occurs in the timing control signal provided from the timing control unit (TCON).

도 3을 참조하면, 타이밍 제어부(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 제어부(TCON)는 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 타이밍 제어신호와 게이트 타이밍 제어신호를 포함한 타이밍 제어신호를 생성한다. 타이밍 제어부(TCON)는 EPI 인터페이스 프로토콜을 만족시키기 위하여 소스 드라이브 IC들(SDIC#1~SDIC#8)을 초기화하기 위한 프리엠블신호(Preamble signal), 소스 타이밍 제어신호, 클럭, 디지털 비디오 RGB 데이터 등을 EPI 데이터신호(EPI data)로서 하나의 데이터 배선 쌍(DATA&CLK)을 통해 소스 드라이브 IC들(SDIC#1~SDIC#8)에 전송한다. 타이밍 제어부(TCON)는 n(2≤n<k)개의 위상을 가지며, 호스트 시스템으로부터 입력되는 데이터 클럭에 비해 'k/n'배 만큼 주파수가 빠른 직렬화클럭들을 생성하고, 이 직렬화클럭들을 이용하여 디지털 비디오 데이터(RGB)를 데이터 클럭에 비해 'k'배 만큼 빠른 주파수로 직렬화한다. 여기서, 'k'는 디지털 비디오 데이터(RGB)를 포함한 1 패킷 데이터의 비트수를 2로 나눈 값으로 결정된다. 타이밍 제어부(TCON)는 직렬화된 직렬 데이터(RGB)를 차 신호쌍으로 변환한 EPI 데이터신호(EPI data)서 전송한다. 차 신호쌍은 데이터 배선 쌍(DATA&CLK)을 통해 전송된다.Referring to FIG. 3, a timing control unit (TCON) receives digital video data (RGB) of an input image from a host system via an LVDS interface or a TMDS interface. The timing control unit (TCON) generates a timing control signal including a source timing control signal and a gate timing control signal based on an external timing signal input from the host system. The timing control unit TCON includes a preamble signal for initializing the source drive ICs (SDIC # 1 to SDIC # 8), a source timing control signal, a clock, digital video RGB data, etc. To the source drive ICs (SDIC # 1 to SDIC # 8) through one data wire pair (DATA & CLK) as the EPI data signal (EPI data). The timing control unit TCON generates serialized clocks having a phase of n (2? N <k) times faster than that of the data clock input from the host system by k / n times and using the serialized clocks Serializes the digital video data (RGB) to a frequency that is 'k' times faster than the data clock. Here, 'k' is determined by dividing the number of bits of one packet data including digital video data (RGB) by two. The timing control unit (TCON) transmits the serial data (RGB) from the EPI data signal (EPI data) converted into the differential signal pair. The difference signal pair is transmitted via a data wire pair (DATA &amp; CLK).

소스 드라이브 IC(SDIC)는 데이터 배선 쌍(DATA&CLK)을 통해 타이밍 제어부(TCON)로부터 전송된 EPI 데이터신호(EPI data)를 수신한다. The source drive IC (SDIC) receives the EPI data signal (EPI data) transmitted from the timing control unit (TCON) via the data wire pair (DATA & CLK).

소스 드라이브 IC(SDIC)는 데이터 수신부(4), 데이터 샘플링부(21), DAC(Digital-to-Analog Converter, 22) 및 출력회로(23)을 포함한다.The source drive IC (SDIC) includes a data receiving unit 4, a data sampling unit 21, a DAC (Digital-to-Analog Converter) 22 and an output circuit 23.

도 4를 참고하여 데이터 수신부(4)의 동작을 설명하기로 한다. The operation of the data receiving unit 4 will be described with reference to FIG.

도 4에 도시한 바와 같이, EPI 데이터신호(EPI data)는 프리엠블신호이 포함되는 제1 단계(Phase-I), 소스 제어 데이터 패킷(Control data)이 포함되는 제2 단계(Phase-II) 및 RGB 데이터 패킷(RGB data)이 포함되는 제3 단계(Phase-III)로 구분될 수 있다. As shown in FIG. 4, the EPI data signal EPI data includes a first phase (Phase-I) including a preamble signal, a second phase (Phase-II) including a source control data packet (Control data) And a third phase (Phase-III) in which RGB data packets are included.

데이터 수신부(4)는 제1 단계(Phase-I)에서 타이밍 제어부(TCON)으로부터 제공되는 EPI 데이터신호(EPI data)로부터 프리엠블신호를 추출하여, 이 추출된 프리엠블신호에 따라 DLL 출력 클럭의 위상과 주파수를 고정하고, 제2 단계(Phase-II)에서 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 극성제어 관련 제어 데이터와 소스 출력 관련 제어 데이터를 분리하고 극성 제어 관련 제어 데이터에 기초하여 극성제어신호(POL)을 생성하며 소스 출력 관련 데이터에 기초하여 소스 출력 인에이블신호(SOE)를 생성한다. 극성 제어신호(POL)은 DAC(22)로 공급되고 소스 출력 인에이블신호(SOE)는 출력회로(23)으로 공급될 수 있다.The data receiving unit 4 extracts a preamble signal from the EPI data signal EPI data provided from the timing control unit TCON in the first phase and outputs the DLL output clock signal according to the extracted preamble signal. Phase and frequency are fixed. In the second phase (Phase-II), the polarity control-related control data and the source-output-related control data are separated from the source control data packet (Control data) of the EPI data signal Generates a polarity control signal (POL) based on the control data, and generates a source output enable signal (SOE) based on the source output related data. The polarity control signal POL may be supplied to the DAC 22 and the source output enable signal SOE may be supplied to the output circuit 23. [

데이터 수신부(4)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 클럭을 추출하여 이 클럭을 바탕으로 제1 단계(Phase-I)에서 생성된 기준 클럭신호에 따라 직렬 클럭(CLK)을 생성할 수 있다. 이 직렬 클럭(CLK)은 데이터 샘플링부(21)로 공급될 수 있다. The data receiving unit 4 extracts a clock from the source control data packet of the EPI data signal EPI data and generates a serial clock signal based on the reference clock signal generated in the first step (CLK). The serial clock CLK may be supplied to the data sampling unit 21. [

데이터 수신부(4)는 제3 단계(Phase-III)에서 EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)를 추출하여 데이터 샘플링부(21)로 공급한다. The data receiving unit 4 extracts the digital video RGB data signal RGB from the RGB data packet RGB data of the EPI data signal EPI data in the third phase and supplies the data to the data sampling unit 21 do.

데이터 샘플링부(21)는 직렬 클럭(CLK)에 따라 데이터 배선 쌍(DATA&CLK)을 통해 직렬로 입력되는 RGB 데이터의 비트들 각각을 샘플링하여 래치한 다음 래치한 데이터들을 동시에 출력하여 직렬 전송 데이터 체계를 병렬 전송 데이터 체계로 변환한다.The data sampling unit 21 samples and latches each of the bits of the RGB data input serially through the data line pair (DATA & CLK) according to the serial clock CLK, and simultaneously outputs the latched data to generate a serial transmission data system Parallel transmission data system.

DAC(22)는 극성제어신호(POL)에 응답하여 데이터 샘플링부(21)로부터의 디지털 비디오 RGB 데이터들을 정극성 감마보상전압(GH) 또는 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압으로 변환한다. The DAC 22 converts the digital video RGB data from the data sampling unit 21 into a positive gamma compensation voltage GH or a negative gamma compensation voltage GL in response to the polarity control signal POL, To a negative analog video data voltage.

출력회로(23)는 소스 출력 인에이블신호(SOE)의 하이 레벨기간 동안 차지쉐어전압(Charge share voltage)이나 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 또한, 출력회로(23)는 소스 출력 인에이블 신호(SOE)의 로우 레벨기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지쉐어전압은 정극성 전압이 공급되는 데이터라인과 부극성 전압이 공급되는 데이터라인이 단락될 때 발생되며, 그 정극성 전압과 부극성 전압의 평균 전압 레벨을 갖는다.
The output circuit 23 supplies a charge share voltage or a common voltage Vcom to the data lines D1 to Dk through the output buffer during a high level period of the source output enable signal SOE. In addition, the output circuit 23 supplies the positive / negative analog video data voltages to the data lines D1 to Dk through the output buffers during the low level period of the source output enable signal SOE. The charge sharing voltage is generated when a data line to which a positive voltage is supplied and a data line to which a negative voltage is supplied are short-circuited, and has an average voltage level of the positive voltage and the negative voltage.

데이터 수신부(4)는 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data) 중 어느 하나의 패킷에 이상이 있는지를 확인하여 그 결과를 타이밍 제어부(TCON)로부터 제공되는 락신호(LOCK)에 반영할 수 있다. 타이밍 제어부(TCON)으로부터 제공되는 락신호(LOCK)는 하이 레벨을 가진다고 가정한다. DLL 출력 클럭이 안정하게 고정되면 하이 레벨의 락신호(LOCK)가 출력되고, 그렇지 않으면 로우 레벨의 락신호(LOCK)가 출력된다. The data receiving unit 4 checks whether any one of the preamble signal, the source control data packet and the RGB data packet (RGB data) of the EPI data signal EPI data is abnormal, It can be reflected on the lock signal LOCK provided from the control unit TCON. It is assumed that the lock signal LOCK provided from the timing control unit TCON has a high level. When the DLL output clock is stably fixed, a high-level lock signal LOCK is output. Otherwise, a low-level lock signal LOCK is output.

예컨대, EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data) 중 어느 하나의 패킷에 이상이 있는 경우, 하이 레벨의 락신호(LOCK)는 로우 레벨로 트랜지션될 수 있다. For example, when there is an error in any one of the preamble signal EPI data signal EPI data, the source control data packet, and the RGB data packet RGB data, the high level lock signal LOCK is It can be transitioned to a low level.

본 발명의 데이터 수신부(4)은 이와 같이 락신호(LOCK)이 로우 레벨로 트랜지션되는 경우, 락신호(LOCK)을 복원하거나 해당 소스 드라이브 IC 자체를 리셋 또는 초기화하여 줌으로써 락신호(LOCK)로 유지되도록 할 수 있다.
When the lock signal LOCK transits to the low level as described above, the data receiving unit 4 of the present invention resets the lock signal LOCK or resets or initializes the corresponding source drive IC itself to maintain the lock signal LOCK .

이하에서, 본 발명의 데이터 수신부(4)을 보다 상세히 설명하기로 한다.Hereinafter, the data receiving unit 4 of the present invention will be described in more detail.

도 5는 도 3에 도시된 데이터 수신부의 내부 구성을 상세히 보여 주는 블록도이다.FIG. 5 is a detailed block diagram illustrating the internal configuration of the data receiving unit shown in FIG. 3. Referring to FIG.

도 5를 참고하면, 본 발명의 데이터 수신부(4)는 데이터 복원부(11), DLL(12), 제어부(13), 레벨 조정부(14) 및 전원 리셋부(15)를 포함할 수 있다. 5, the data receiving unit 4 of the present invention may include a data restoring unit 11, a DLL 12, a control unit 13, a level adjusting unit 14, and a power resetting unit 15.

데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제1 내지 제3 단계(Phase-I, Phase-II, Phase-III)로 구분되어 전송되는 EPI 데이터신호(EPI data)로부터 관련 데이터 정보를 추출할 수 있다. The data restoring unit 11 extracts relevant data information from the EPI data signal EPI data transmitted from the timing controller TCON in the first to third phases (Phase-I, Phase-II, and Phase-III) can do.

제1 단계(Phase-I)에서는 프리엠블신호가 EPI 데이터신호(EPI data)에 포함되어 전송되고, 제2 단계(Phase-II)에서는 소스 제어 관련 데이터가 소스 제어 데이터 패킷(Control data)으로서 EPI 데이터신호(EPI data)에 포함되어 전송되며, 제3 단계(Phase-III)에서는 디지털 비디오 RGB 데이터신호(RGB)가 RGB 데이터 패킷(RGB data)으로서 EPI 데이터신호(EPI data)에 포함되어 전송될 수 있다. 이에 따라, 소스 드라이브 IC(SDIC#1~SDIC#8)의 데이터 복원부(11)는 EPI 데이터신호(EPI data)로서 순차적으로 전송되는 제1 내지 제3 단계(Phase-I, Phase-II, Phase-III)에서의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)을 바탕으로 관련 데이터 정보를 추출할 수 있다. In the first phase (Phase-I), the preamble signal is included in the EPI data signal (EPI data) and transmitted. In the second phase (Phase-II), the source control- In the third phase (Phase-III), the digital video RGB data signal RGB is transmitted as an RGB data packet (RGB data) included in the EPI data signal (EPI data) . Accordingly, the data restoring unit 11 of the source drive ICs (SDIC # 1 to SDIC # 8) performs the first to third steps (Phase-I, Phase-II, The related data information can be extracted based on the preamble signal, the source control data packet and the RGB data packet (RGB data) in Phase-III.

예컨대, 데이터 복원부(11)는 타이밍 제어부(TCON)로부터 전송되는 EPI 데이터신호(EPI data)로부터 프리엠블신호를 추출하고, 이 추출된 프리엠블신호를 DLL(12)로 전달할 수 있다. DLL(12)에서 프리엠블신호를 바탕으로 기준 클럭이 생성될 수 있다. For example, the data decompression unit 11 may extract a preamble signal from the EPI data signal (EPI data) transmitted from the timing control unit (TCON), and may transmit the extracted preamble signal to the DLL 12. A reference clock may be generated based on the preamble signal in the DLL 12. [

데이터 복원부(11)는 타이밍 제어부(TCON)로부터 전송되는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 극성제어 관련 제어 데이터와 소스 출력 관련 제어 데이터를 분리하고, 극성 제어 관련 제어 데이터에 기초하여 극성제어신호(POL)을 생성하며 소스 출력 관련 데이터에 기초하여 소스 출력 인에이블신호(SOE)를 생성할 수 있다. 극성 제어신호(POL)은 DAC(22)로 공급되고 소스 출력 인에이블신호(SOE)는 출력회로(23)으로 공급될 수 있다.The data restoring unit 11 separates the polarity control related control data and the source output related control data from the source control data packet (Control data) of the EPI data signal (EPI data) transmitted from the timing control unit (TCON) It is possible to generate the polarity control signal POL based on the control data and generate the source output enable signal SOE based on the source output related data. The polarity control signal POL may be supplied to the DAC 22 and the source output enable signal SOE may be supplied to the output circuit 23. [

아울러, 데이터 복원부(11)는 타이밍 제어부(TCON)로부터 데이터 배선 쌍(DATA&CLK)을 통해 디지털 비트 스트림으로 입력되는 소스 제어 데이터 패킷(Control data)으로부터 클럭을 복원하여 직렬 클럭(CLK)을 발생한다. 직렬 클럭(CLK)은 데이터 샘플링부(21)로 공급될 수 있다. In addition, the data restoring unit 11 restores the clock from the source control data packet (Control data) input from the timing control unit (TCON) via the data wire pair (DATA & CLK) as a digital bit stream to generate the serial clock (CLK) . The serial clock CLK may be supplied to the data sampling unit 21.

데이터 복원부(11)는 타이밍 제어부(TCON)로부터 전송되는 EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)를 추출하여 데이터 샘플링부(21)로 공급할 수 있다. 이에 따라, 데이터 샘플링부(21)는 소스 제어 데이터 패킷(Control data)으로부터 복원되어 발생되는 직렬 클럭(CLK)에 따라 디지털 비디오 RGB 데이터신호(RGB)를 샘플링한다.The data restoring unit 11 extracts the digital video RGB data signal RGB from the RGB data packet RGB data of the EPI data signal EPI data transmitted from the timing control unit TCON and supplies the extracted digital video RGB data signal RGB to the data sampling unit 21 . Accordingly, the data sampling unit 21 samples the digital video RGB data signal RGB according to the serial clock CLK, which is recovered from the source control data packet (Control data).

데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제공된 락신호(LOCK_in)을 입력받아, EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 없는지를 확인하여 그 결과에 따라 하이 레벨 또는 로우 레벨의 락신호(LOCK1_out)이 출력될 수 있다. 락신호(LOCK_in)는 EPI 데이터신호(EPI data)와 별개로 락체크 배선(LCS1)을 통해 공급되지만, EPI 데이터신호(EPI data)가 제공되는 동안 지속적으로 제공될 수 있다. The data restoring unit 11 receives the lock signal LOCK_in provided from the timing control unit TCON and outputs a preamble signal, a source control data packet and an RGB data packet (RGB data) of the EPI data signal EPI data, ), And the high level or low level lock signal LOCK1_out may be outputted according to the result. The lock signal LOCK_in is supplied via the lock check line LCS1 separately from the EPI data signal EPI data but may be continuously supplied while the EPI data signal EPI data is provided.

예컨대, 타이밍 제어부(TCON)로부터 제공되는 락신호(LOCK_in)는 항상 하이 레벨로 유지될 수 있다. 락신호(LOCK_in)가 각 소스 드라이브 IC들(SDIC#1~SDIC#8)을 경유하면서 하이 레벨 또는 로우 레벨로 트랜지션되어 타이밍 제어부(TCON)로 피드백될 수 있다. 만일 타이밍 제어부(TCON)로 피드백된 락신호(LOCK_in)가 하이 레벨이면, 각 소스 드라이브 IC들(SDIC#1~SDIC#8)에서 제공되는 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 없음(정상)을 의미할 수 있다. 만일 타이밍 제어부(TCON)로 피드백된 락신호(LOCK_in)가 로우 레벨이면, 각 소스 드라이브 IC들(SDIC#1~SDIC#8) 중 적어도 어느 하나의 소스 드라이브 IC에서 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 있음(비정상)을 의미한다. For example, the lock signal LOCK_in provided from the timing control unit TCON can always be maintained at a high level. The lock signal LOCK_in may be transited to the high level or the low level via each of the source drive ICs (SDIC # 1 to SDIC # 8) and fed back to the timing control unit TCON. If the lock signal LOCK_in fed back to the timing control unit TCON is at a high level, the preamble signal of the EPI data signal EPI data provided from each of the source drive ICs (SDIC # 1 to SDIC # 8) It may mean that there is no abnormality (normal) in the data packet (control data) and the RGB data packet (RGB data). If the lock signal LOCK_in fed back to the timing controller TCON is at a low level, at least one of the source drive ICs (SDIC # 1 to SDIC # 8) of the source drive ICs (Abnormality) in the preamble signal, the source control data packet and the RGB data packet (RGB data).

이와 같이 EPI 데이터신호(EPI data)의 프리엠블신호, 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)에 이상이 있는 요인으로는 여러 가지가 있을 수 있다. 예컨대, 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)의 지연, 갑작스런 주파수 변화 또는 정전기(ESD: ElectroStatic Discharge) 유입이 있을 수 있지만, 이에 대해서는 한정하지 않는다.As described above, there are various factors that cause an abnormality in the preamble signal, the source control data packet, and the RGB data packet (RGB data) of the EPI data signal (EPI data). For example, there may be a delay of the EPI data signal provided from the timing control unit TCON, a sudden change in frequency or electrostatic discharge (ESD), but the present invention is not limited thereto.

타이밍 제어부(TCON)로부터 제공되는 락신호(LOCK_in)에 의해 각 소스 드라이브 IC(SDIC#1~SDIC#8)의 이상 유무가 체크될 수 있다.
The presence or absence of abnormality of each of the source drive ICs (SDIC # 1 to SDIC # 8) can be checked by the lock signal (LOCK_in) provided from the timing control unit (TCON).

한편, 본 발명의 제어부(13)는 EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있는 경우, 하이 레벨의 락신호(LOCK_in)이 로우 레벨로 트랜지션되어 이상 있음을 나타내는 비정상 정보가 타이밍 제어부(TCON)으로 피드백될 수 있다. 하지만, EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있더라도, DLL(12)은 해당 프리엠블신호를 바탕으로 기준 클럭을 정상적으로 발생시킬 수 있다. 그럼에도 불구하고, 소스 드라이브 IC(SDIC#1~SDIC#8)의 데이터 복원부(11)로부터 타이밍 제어부(TCON)로 피드백된 이상 있음(비정상)을 알려주는 로우 레벨의 락신호(LOCK1_out)에 의해 소스 드라이브 IC(SDIC#1~SDIC#8)가 비정상적으로 구동될 수 있다.Meanwhile, when there is an abnormality in the preamble signal of the EPI data signal (EPI data), the control unit 13 of the present invention causes the lock signal LOCK_in of the high level to transition to the low level, (TCON). However, even if there is an error in the preamble signal of the EPI data signal (EPI data), the DLL 12 can normally generate the reference clock based on the preamble signal. Nevertheless, by the low-level lock signal LOCK1_out, which indicates the abnormality (abnormality) fed back from the data recovery unit 11 of the source drive ICs (SDIC # 1 to SDIC # 8) to the timing control unit TCON The source drive ICs (SDIC # 1 to SDIC # 8) can be abnormally driven.

아울러, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)에 이상이 있는 경우 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)으로부터 관련 소스 데이터나 클럭 정보가 추출되지 않으며, EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)에 이상이 있는 경우 EPI 데이터신호(EPI data)의 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)가 추출되지 않게 될 수 있다. In addition, when there is an error in the source control data packet of the EPI data signal (EPI data), the related source data or clock information is not extracted from the source control data packet of the EPI data signal (EPI data) , If there is an error in the RGB data packet (RGB data) of the EPI data signal (EPI data), the digital video RGB data signal (RGB) is not extracted from the RGB data packet (RGB data) of the EPI data signal .

특히, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 있는 경우, 도 9과 같이 액정표시패널(10) 상에 디스플레이되는 화상 이미지에 얼룩과 같은 불량이 발생되어, 표시 품질이 저하될 수 있다. Particularly, when there is an abnormality in the source control data packet (Control data) or the RGB data packet (RGB data) of the EPI data signal (EPI data), the image image displayed on the liquid crystal display panel 10 The display quality may be deteriorated.

본 발명의 제어부(13)는 EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있는 경우와 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 있는 경우에 서로 다른 방식으로 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동되도록 조치할 수 있다.
The control unit 13 of the present invention determines whether or not there is an error in the preamble signal of the EPI data signal EPI data and in the source control data packet or the RGB data packet RGB data of the EPI data signal EPI data It is possible to arrange that the source drive ICs (SDIC # 1 to SDIC # 8) are normally driven in different ways.

이하에서 이에 대해 보다 상세하게 설명하기로 한다.Hereinafter, this will be described in more detail.

<EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있는 경우><When there is an error in the preamble signal of the EPI data signal (EPI data)>

데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)로부터 프리엠블신호를 추출한다. The data restoring unit 11 extracts a preamble signal from the EPI data signal (EPI data) provided from the timing control unit (TCON).

데이터 복원부(11)는 프리엠블신호 추출시 프리엠블신호의 이상 유무를 체크한다.The data restoring unit 11 checks whether there is an abnormality in the preamble signal when extracting the preamble signal.

도 7에 도시한 바와 같이, 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)의 프리엠블신호에 지연, 갑작스런 주파수 변화 또는 정전기(ESD: ElectroStatic Discharge)가 유입되어 EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있을 수 있다. 7, a delay, a sudden change in frequency or an electrostatic discharge (ESD) is introduced into the preamble signal of the EPI data signal (EPI data) provided from the timing control unit (TCON) ) May have an error in the preamble signal.

데이터 복원부(11)는 프리엠블신호에 이상이 있는 것으로 판정되면, 타이밍 제어부(TCON)로부터 제공되는 하이 레벨의 락신호(LOCK_in)을 로우 레벨의 락신호(LOCK1_out)으로 출력할 수 있다.The data restoring unit 11 can output the high level lock signal LOCK_in provided from the timing control unit TCON as the low level lock signal LOCK1_out when it is determined that there is an abnormality in the preamble signal.

데이터 복원부(11)는 프리엠블신호를 DLL(12)로 전달한다. The data restoring unit 11 transfers the preamble signal to the DLL 12.

DLL(12)은 클럭 복원 기능이 내장되므로, 프리엠블신호에 이상이 있더라도 데이터 복원부(11)로부터 전달된 프리엠블신호를 바탕으로 기준 클럭을 생성할 수 있다. 이와 같이 정상적으로 기준 클럭 생성이 되는 경우, DLL(12)은 제어부(13)에 정상 정보를 제공할 수 있다. Since the DLL 12 has a built-in clock recovery function, the reference clock can be generated based on the preamble signal transmitted from the data recovery unit 11 even if there is an error in the preamble signal. When the reference clock generation is normally performed in this manner, the DLL 12 can provide the control unit 13 with normal information.

제어부(13)는 DLL(12)로부터 전달된 정상 정보를 바탕으로 제1 제어신호를 생성하여 레벨 조정부(14)로 공급한다. 제1 제어신호는 “0”(이하 로우 레벨이라 함) 또는 “1”(이하 하이 레벨이라 함)일 수 있다.The control unit 13 generates a first control signal based on the normal information transmitted from the DLL 12, and supplies the first control signal to the level adjusting unit 14. The first control signal may be "0" (hereinafter referred to as a low level) or "1" (hereinafter referred to as a high level).

제1 제어신호는 도 7에 도시한 바와 같이, 락신호(LOCK_in)가 하이 레벨에서 로우 레벨의 트랜지션된 이후에 생성된 하이 레벨의 펄스일 수 있다. 하이 레벨의 제1 제어신호에 의해 레벨 조정부(14)에 의해 로우 레벨의 락신호(LOCK1_0ut)은 하이 레벨의 락신호(LOCK2_out)로 트랜지션되어 출력될 수 있다. DLL(12)에서 프리엠블신호로부터 정상적으로 기준 클럭이 생성되고 제어부(13)에서 생성된 제1 제어 신호에 의해 락신호(LOCK2_out)가 하이 레벨 상태로 유지되므로, 이러한 하이 레벨의 락신호(LOCK2_out)는 타이밍 제어부(TCON)으로 피드백되어 타이밍 제어부(TCON)에서 정상으로 판정되어, 이후 타이밍 제어부(TCON)에 의해 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동될 수 있다.
The first control signal may be a high level pulse generated after the lock signal LOCK_in transitions from a high level to a low level, as shown in Fig. The low level lock signal LOCK1_0ut can be transitioned to the high level lock signal LOCK2_out and output by the level adjusting unit 14 by the first control signal of high level. The lock signal LOCK2_out is maintained at the high level by the first control signal generated by the control unit 13 and the reference clock is normally generated from the preamble signal in the DLL 12. Thus, Is fed back to the timing control unit TCON and is determined to be normal in the timing control unit TCON so that the source drive ICs SDIC # 1 to SDIC # 8 can be normally driven by the timing control unit TCON.

레벨 조정부(14)는 도 6에 도시한 바와 같이, 인버터(32)와 선택회로(34)를 포함할 수 있다.The level adjustment section 14 may include an inverter 32 and a selection circuit 34 as shown in Fig.

선택회로(34)는 멀티플렉서나 스위치일 수 있지만 이에 대해서는 한정하지 않는다. The selection circuit 34 may be, but is not limited to, a multiplexer or a switch.

인버터(32)는 입력라인(Line_in)과 제2 입력단(T2) 사이에 연결될 수 있다. 인버터(32)는 입력라인(Line_in)으로 공급되는 락신호(LOCK1_out)의 레벨을 위상 반전시켜 제2 입력단(T2)으로 공급할 수 있다. The inverter 32 may be connected between the input line Line_in and the second input terminal T2. The inverter 32 may phase-invert the level of the lock signal LOCK1_out supplied to the input line Line_in to supply it to the second input terminal T2.

입력라인(Line_in)은 제1 입력단(T1)과 연결될 수 있다. 출력라인(Line_out)은 출력단(O)과 연결될 수 있다. The input line Line_in may be connected to the first input terminal T1. The output line (Line_out) may be connected to the output terminal (O).

선택회로(34)는 제어부(13)로부터 제공되는 제1 제어신호의 레벨 상태에 따라 제1 및 제2 입력단(T1, T2) 중 어느 하나의 입력단을 선택하여, 해당 입력단을 통해 입력되는 락신호(LOCK1_out)를 선택적으로 출력시킬 수 있다. The selection circuit 34 selects one of the first and second input terminals T1 and T2 according to the level state of the first control signal provided from the control section 13 and outputs the lock signal (LOCK1_out).

예컨대, 선택회로(34)는 하이 레벨의 제1 제어신호에 응답하여 제2 입력단(T2)을 선택하므로, 인버터(32)에 의해 위상 반전되어 제2 입력단(T2)으로 입력되는 락신호(LOCK1_out)을 출력 락신호(LOCK2_out)로서 출력라인(Line_out)을 통해 출력될 수 있다.For example, the selection circuit 34 selects the second input terminal T2 in response to the first control signal at the high level, so that the lock signal LOCK1_out (LOCK1_out), which is inverted in phase by the inverter 32 and input to the second input terminal T2 May be output as an output lock signal LOCK2_out through an output line Line_out.

예컨대, 선택회로(34)는 로우 레벨의 제1 제어신호에 응답하여 제1 입력단(T1)을 선택하므로, 입력라인(Line_in)을 통해 제1 입력단(T1)으로 입력되는 락신호(LOCK1_out)를 그대로 출력 락신호(LOCK2_out)로서 출력라인(Line_out)을 통해 출력될 수 있다.For example, since the selection circuit 34 selects the first input terminal T1 in response to the first control signal of low level, the selection circuit 34 outputs the lock signal LOCK1_out input to the first input terminal T1 via the input line Line_in It can be output as an output lock signal LOCK2_out through the output line Line_out.

이와 반대로, 제1 제어신호의 하이 레벨에 의해 제1 입력단(T1)이 선택되고 제1 제어신호의 로우 레벨에 의해 제2 입력단(T2)이 선택될 수도 있지만, 이에 대해서는 한정하지 않는다.Conversely, although the first input terminal T1 may be selected by the high level of the first control signal and the second input terminal T2 may be selected by the low level of the first control signal, it is not limited thereto.

따라서, EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 발생되어 로우 레벨의 락신호(LOCK1_out)이 출력되는 경우, 이러한 프리엠블신호를 바탕으로 DLL(12)에서 정상적으로 기준 클럭 생성이 가능하며, 이에 따라 제어부(13)에 의해 생성되는 제1 제어신호에 응답하여 레벨 조정부(14)는 로우 레벨의 락신호(LOCK1_out)을 하이 레벨의 락신호(LOCK2_out)로 트랜지션시켜 출력할 수 있다. 그러므로, EPI 데이터신호(EPI data)의 프리엠블신호에 이상이 있더라도, DLL(12)에 의해 기준 클럭을 생성하는 데에 문제가 없어 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동이 가능하므로, 이상 있음을 알리는 로우 레벨의 락신호(LOCK1_out)를 정상임을 알리는 하이 레벨의 락신호(LOCK2_out)로 트랜지션시켜 주어, 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동될 수 있도록 하여 줄 수 있다.
Accordingly, when an abnormality occurs in the preamble signal of the EPI data signal (EPI data) to output the low level lock signal LOCK1_out, the reference clock generation can be normally performed in the DLL 12 based on the preamble signal The level adjusting unit 14 can transition the low level lock signal LOCK1_out to the high level lock signal LOCK2_out in response to the first control signal generated by the control unit 13. [ Therefore, even if there is an error in the preamble signal of the EPI data signal (EPI data), there is no problem in generating the reference clock by the DLL 12 and the source drive ICs (SDIC # 1 to SDIC # 8) Level lock signal LOCK1_out indicating that there is an abnormality is transited to a high level lock signal LOCK2_out indicating normal operation so that the source drive ICs SDIC # 1 to SDIC # 8 are normally driven .

<EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 있는 경우><When there is an error in the source control data packet (Control data) or the RGB data packet (RGB data) of the EPI data signal (EPI data)>

데이터 복원부(11)는 타이밍 제어부(TCON)로부터 제공되는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 및 RGB 데이터 패킷(RGB data)으로부터 소스 제어 관련 데이터와 디지털 비디오 RGB 데이터신호(RGB)를 분리할 수 있다. The data restoring unit 11 restores the source control data and the digital video RGB data signal from the source control data packet and the RGB data packet RGB data of the EPI data signal EPI data provided from the timing control unit TCON, (RGB) can be separated.

이때, 데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)의 이상 유무를 체크한다.At this time, the data restoring unit 11 checks whether the source control data packet (Control data) of the EPI data signal (EPI data) or the RGB data packet (RGB data) is abnormal.

만일 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 경우, 소스 제어 데이터 패킷(Control data)으로부터 소스 제어 관련 데이터가 그리고 RGB 데이터 패킷(RGB data)으로부터 디지털 비디오 RGB 데이터신호(RGB)가 추출되지 않을 수 있다. If there is an error in the source control data packet or the RGB data packet, source control related data from the source control data packet and RGB data packet (RGB data) to the digital video RGB data The signal (RGB) may not be extracted.

도 8에 도시한 바와 같이, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 지연, 갑작스런 주파수 변화 또는 정전기(ESD: ElectroStatic Discharge)가 유입되어 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있을 수 있다. A sudden change in frequency or electrostatic discharge (ESD) is introduced into the source control data packet (Control data) or the RGB data packet (RGB data) of the EPI data signal (EPI data) There may be an error in the source control data packet (Control data) or the RGB data packet (RGB data) of the data signal (EPI data).

이러한 경우, 데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 것으로 판정되면, 타이밍 제어부(TCON)로부터 제공되는 하이 레벨의 락신호(LOCK_in)을 로우 레벨의 락신호(LOCK1_out)으로 출력할 수 있다. 아울러, 이러한 로우 레벨의 락신호(LOCK1_out)는 일정 간격으로 발생되게 되어, 도 9에 도시된 바와 같이 화상 이미지에 얼룩이 발생하게 된다.In this case, if it is determined that there is an abnormality in the source control data packet (Control data) or the RGB data packet (RGB data) of the EPI data signal (EPI data), the data restoring section The high level lock signal LOCK_in can be output as the low level lock signal LOCK1_out. In addition, the low-level lock signal LOCK1_out is generated at regular intervals, resulting in unevenness in the image as shown in FIG.

이러한 문제를 해소하기 위해, 본 발명의 제어부(13)를 전원 리셋부(15)를 구동시키기 위해 제2 제어신호를 생성할 수 있다.In order to solve this problem, the control unit 13 of the present invention can generate the second control signal to drive the power reset unit 15.

EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 경우, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)로부터 소스 제어 관련 데이터나 디지털 비디오 RGB 데이터신호(RGB)가 추출될 수 없다. When there is an error in the source control data packet or the RGB data packet of the EPI data signal EPI data or the RGB data packet RGB data, the source control data packet of the EPI data signal EPI data, The source control related data or the digital video RGB data signal RGB can not be extracted from the RGB data.

데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 것으로 판정되면, 제어부(13)로 비정상 정보를 제공할 수 있다.The data restoring unit 11 can provide the abnormal information to the control unit 13 when it is determined that there is an abnormality in the source control data packet or the RGB data packet RGB data of the EPI data signal EPI data have.

제어부(13)는 데이터 복원부(11)로부터 제공된 비정상 정보를 바탕으로 제2 제어신호를 생성하여 전원 리셋부(15)로 공급할 수 있다. 제2 제어신호는 도 10에 도시한 바와 같이, EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 있는 것으로 판정된 시점 이후, 구체적으로 하이 레벨의 락신호(LOCK_in)가 로우 레벨의 락신호(LOCK1_out1)으로 출력되는 시점 이후에 생성된 하이 레벨의 펄스를 가질 수 있다. The control unit 13 may generate a second control signal based on the abnormal information provided from the data restoring unit 11 and supply the second control signal to the power reset unit 15. [ 10, the second control signal is set to a high level after the point of time when it is determined that there is an abnormality in the source control data packet (Control data) or the RGB data packet (RGB data) of the EPI data signal (EPI data) Level of the lock signal LOCK_in is output to the low level lock signal LOCK1_out1.

전원 리셋부(15)는 제어부(13)로부터 공급되는 제2 제어신호의 제어 하에 데이터 수신부(4)를 초기화시킬 수 있다. 즉, 전원 리셋부(15)는 성가 제어신호의 제어 하에 리셋신호가 데이터 수신부(4) 내의 모든 구성 요소나 회로들, 예컨대, 데이터 복원부(11), DLL(12)로 제공되어 해당 구성 요소나 회로가 초기화될 수 있다. The power reset unit 15 can initialize the data receiving unit 4 under the control of the second control signal supplied from the control unit 13. [ That is, under the control of the annoyance control signal, the power reset unit 15 is provided with a reset signal to all the components or circuits in the data receiving unit 4, for example, the data restoring unit 11 and the DLL 12, Or the circuit can be initialized.

데이터 수신부(4)가 초기화됨에 따라, 데이터 수신부(4)에 제공된 이전 EPI 데이터신호(EPI data)는 모두 폐기되거나 삭제되고, 타이밍 제어부(TCON)로부터 새로 제공되는 EPI 데이터신호(EPI data)로부터 데이터 복원 동작이 시작되고 타이밍 제어부(TCON)로부터 새로 제공된 정상을 나타내는 하이 레벨의 락신호(LOCK_in)가 데이터 복원부(11)에 의해 지속적으로 하이 레벨로 유지됨됨으로써, 소스 드라이브 IC(SDIC#1~SDIC#8)의 정상 구동이 가능하게 된다.The EPI data signals EPI data provided to the data receiving unit 4 are all discarded or deleted and the data EPI data EPI data EPI data The restoring operation is started and the high level lock signal LOCK_in indicating the newly provided normal from the timing control unit TCON is kept at the high level continuously by the data restoring unit 11 so that the source drive ICs SDIC # # 8) can be normally driven.

본 발명의 제어부(13)는 이와 같이 데이터 복원부(11)는 EPI 데이터신호(EPI data)의 소스 제어 데이터 패킷(Control data) 또는 RGB 데이터 패킷(RGB data)에 이상이 발생되어 로우 레벨의 락신호(LOCK1_out)가 일정 간격으로 발생되는 경우, 전원 리셋부(15)를 구동시켜 데이터 수신부(4)를 초기화시킬 수 있다. 이와 같이 데이터 복원부(11)가 초기화됨에 따라 타이밍 제어부(TCON)로부터 새로 제공되는 EPI 데이터신호(EPI data)로부터 데이터 복원 동작이 수행됨으로써, 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동이 가능하게 되어 화상 이미지에 발생되는 얼룩이 생기지 않게 된다. The control unit 13 of the present invention can prevent the data restoring unit 11 from generating an error in the source control data packet or the RGB data packet RGB data of the EPI data signal EPI data, When the signal LOCK1_out is generated at regular intervals, the power reset unit 15 can be driven to initialize the data receiving unit 4. [ As the data restoring unit 11 is initialized in this manner, the data recovery operation is performed from the EPI data signal EPI data newly provided from the timing control unit TCON so that the source drive ICs (SDIC # 1 to SDIC # 8) Normal driving can be performed, and no stain generated in the image image is generated.

정리하면, 본 발명은 EPI 데이터신호(EPI data)의 프리엠블신호 뿐만 아니라 소스 제어 데이터 패킷(Control data)이나 RGB 데이터 패킷(RGB data)에 이상이 발생되더라도, 소스 드라이브 IC들(SDIC#1~SDIC#8)이 정상 구동이 가능하도록 하여 비정상 구동이나 오동작을 방지할 뿐만 아니라 화상 이미지의 불량을 제거하여 표시 품질을 향상시킬 수 있다.
In summary, even if an error occurs in the source control data or the RGB data packet (RGB data) as well as the preamble signal of the EPI data signal (EPI data), the source drive ICs (SDIC # SDIC # 8) can be normally driven, thereby preventing abnormal driving or malfunction, as well as eliminating defects in image images and improving display quality.

상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.The foregoing detailed description should not be construed in all aspects as limiting and should be considered illustrative. The scope of the present invention should be determined by rational interpretation of the appended claims, and all changes within the scope of equivalents of the present invention are included in the scope of the present invention.

4: 데이터 수신부
10: 액정표시패널
11: 데이터 복원부
12: DLL
13: 제어부
14: 레벨 조정부
15: 전원 리셋부
22: DAC
23: 출력회로
32: 인버터
34: 선택회로4: Data receiving section
10: liquid crystal display panel
11:
12: DLL
13:
14:
15: Power reset unit
22: DAC
23: Output circuit
32: Inverter
34: Selection circuit

Claims (7)

화상 이미지를 표시하는 표시패널;
EPI 전송 방식에 따라 적어도 하나 이상의 패킷을 갖는 EPI 데이터신호를 전송하는 타이밍 제어부;
상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷으로부터 소스 제어 관련 데이터와 RGB 데이터신호를 복원하여 상기 화상 이미지를 표시하기 위해 상기 소스 제어 관련 데이터에 따라 상기 RGB 데이터신호를 공급하는 소스 드라이브 IC들을 포함하고,
상기 소스 드라이브 IC들 각각은,
상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷에 이상이 발생되는 경우, 상기 패킷 이상을 반영한 락신호를 복원하거나 상기 소스 드라이브 IC 자체를 초기화시키는 표시장치.A display panel for displaying an image image;
A timing controller for transmitting an EPI data signal having at least one packet according to an EPI transmission scheme;
And source driver ICs for recovering source control related data and RGB data signals from the at least one packet of the EPI data signal and supplying the RGB data signals according to the source control related data to display the image image,
Each of the source drive ICs includes:
And restores a lock signal reflecting the packet error or initializes the source drive IC itself when an error occurs in the at least one packet of the EPI data signal. 제1항에 있어서,
상기 소스 드라이브 IC들 각각은,
상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷으로부터 소스 제어 관련 데이터와 RGB 데이터신호를 복원하는 데이터 복원부; 및
상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷에 이상이 발생되는 경우, 상기 데이터 복원부로부터 변경되어 출력되는 상기 락신호를 복원하거나 상기 소스 드라이브 IC 자체를 초기화하도록 제어하는 제어부를 포함하는 표시장치.The method according to claim 1,
Each of the source drive ICs includes:
A data restoring unit for restoring source control related data and RGB data signals from the at least one packet of the EPI data signal; And
And a control unit for restoring the lock signal changed or output from the data recovery unit or for initializing the source drive IC itself when an error occurs in the at least one packet of the EPI data signal. 제2항에 있어서,
상기 데이터 복원부는,
상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷 중 어느 하나의 패킷으로부터 프리엠블신호를 추출하고,
상기 어느 하나의 패킷에 이상이 발생되는 경우, 상기 타이밍 제어부로부터 제공되는 제1 레벨의 제1 락신호를 위상 반전시킨 제2 레벨의 제2 락신호로 출력시키며,
상기 소스 드라이브 IC들 각각은,
상기 어느 하나의 패킷에 이상이 발생되더라도, 상기 프리엠블신호를 바탕으로 정상으로 기준 클럭을 발생시키고, 정상정보를 상기 제어부로 제공하는 DLL(Delay Locked Loop); 및
상기 제어부의 제어 하에 상기 제2 락신호를 다시 위상 반전시킨 제3 락신호로 출력시키는 레벨 조정부를 더 포함하는 표시장치.3. The method of claim 2,
Wherein the data restoring unit comprises:
Extracting a preamble signal from any one of the at least one packet of the EPI data signal,
And outputs a first lock signal of a first level provided from the timing control unit as a second lock signal of a second level which is phase-inverted when an error occurs in any one of the packets,
Each of the source drive ICs includes:
A DLL (Delay Locked Loop) for generating a reference clock on the basis of the preamble signal and providing normal information to the controller even if an error occurs in any one of the packets; And
And a level adjustment unit for outputting the third lock signal under the control of the control unit as a third lock signal which is phase-inverted again. 제3항에 있어서,
상기 제어부는,
상기 정상정보를 바탕으로 제1 제어신호를 생성하고,
상기 레벨 조정부는,
상기 제1 제어신호에 응답하여 상기 제2 락신호를 다시 위상 반전시킨 제3 락신호로 출력시키는 표시장치.The method of claim 3,
Wherein,
Generates a first control signal based on the normal information,
The level adjusting unit,
And outputs the second lock signal as a third lock signal which is phase-inverted again in response to the first control signal. 제3항에 있어서,
상기 레벨 조정부는,
상기 제2 락신호를 상기 제3 락신호로 위상 반전시키는 인버터;
상기 인버터와 연결되어 상기 제2 락신호 및 상기 제3 락신호 중 어느 하나의 락신호를 선택적으로 출력시키는 선택회로를 포함하는 표시장치.The method of claim 3,
The level adjusting unit,
An inverter for inverting the phase of the second lock signal to the third lock signal;
And a selection circuit coupled to the inverter for selectively outputting any one of the second lock signal and the third lock signal. 제2항에 있어서,
상기 데이터 복원부는,
상기 EPI 데이터신호의 상기 적어도 하나 이상의 패킷 중 어느 하나의 패킷으로부터 소스 관련 데이터 또는 RGB 데이터신호를 추출하고,
상기 어느 하나의 패킷에 이상이 발생되는 경우, 비정상 정보를 상기 제어부로 제공하며, 상기 타이밍 제어부로부터 제공되는 제1 레벨의 제1 락신호를 일정 간격으로 위상 반전시킨 제2 레벨의 제2 락신호로 출력시키며,
상기 소스 드라이브 IC들 각각은,
상기 제어부의 제어 하에 상기 소스 드라이브 IC 자체를 초기화하는 전원 리셋부를 더 포함하는 표시장치.3. The method of claim 2,
Wherein the data restoring unit comprises:
Extracting source related data or RGB data signals from any one of the at least one or more packets of the EPI data signal,
And a control unit for supplying the abnormal information to the control unit when an abnormality occurs in any one of the packets, and for providing a second lock signal of a second level, which is obtained by phase-inverting the first lock signal of the first level, Respectively,
Each of the source drive ICs includes:
And a power reset unit for initializing the source drive IC itself under the control of the control unit. 제6항에 있어서,
상기 제어부는,
상기 비정상정보를 바탕으로 제2 제어신호를 생성하고,
상기 전원 리셋부는,
상기 제2 제어신호에 응답하여 상기 소스 드라이브 IC 자체를 초기화하기 위한 리셋신호를 생성하는 표시장치.The method according to claim 6,
Wherein,
Generates a second control signal based on the abnormal information,
The power-
And generates a reset signal for initializing the source drive IC itself in response to the second control signal.
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