KR101808344B1

KR101808344B1 - Display device and driving method thereof

Info

Publication number: KR101808344B1
Application number: KR1020110054726A
Authority: KR
Inventors: 하성철
Original assignee: 엘지디스플레이 주식회사
Priority date: 2011-06-07
Filing date: 2011-06-07
Publication date: 2017-12-13
Also published as: KR20120135805A

Abstract

본 발명은 표시장치와 그 구동 방법에 관한 것으로, 그 표시장치의 소스 드라이브 IC들 각각은 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하여, 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호를 락 상태의 로직 레벨로 출력한다. 상기 소스 드라이브 IC들 각각은 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 출력한다. Each of the source drive ICs of the display device compares the EPI clock with the internal mask signal and supplies the EPI clock to the external mask And outputs a lock signal indicative of whether or not the phase of the internal clock is locked to a logic level of a locked state when the EPI clock coincides with at least one of the internal mask signal and the external mask signal do. Each of the source drive ICs outputs the LOCK signal to an unlocked logic level when the EPI clock is inconsistent with both the internal mask signal and the external mask signal.

Description

DISPLAY DEVICE AND DRIVING METHOD THEREOF

본 발명은 표시장치와 그 구동 방법에 관한 것이다.
The present invention relates to a display device and a driving method thereof.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 이 액정표시장치는 음극선관(Cathode Ray Tube, CRT)에 비하여 소형화가 가능하여 휴대용 정보기기, 사무기기, 컴퓨터 등에서 표시기에 응용됨은 물론, 텔레비젼에도 응용되어 빠르게 음극선관을 대체하고 있다.A liquid crystal display device of an active matrix driving type displays a moving picture by using a thin film transistor (hereinafter referred to as "TFT") as a switching element. This liquid crystal display device can be downsized as compared with a cathode ray tube (CRT), and is applied to a display device in a portable information device, an office machine, a computer, etc., and is rapidly applied to a television, thereby rapidly replacing a cathode ray tube.

액정표시장치는 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 다수의 소스 드라이브 집적회로(Integrated Circuit 이하, "IC"라 함), 액정표시패널의 게이트라인들에 게이트펄스(또는 스캔펄스)를 순차적으로 공급하기 위한 다수의 게이트 드라이브 IC, 및 드라이브 IC들을 제어하기 위한 타이밍 콘트롤러 등을 구비한다. The liquid crystal display device includes a plurality of source drive integrated circuits (hereinafter referred to as "IC") for supplying data voltages to the data lines of the liquid crystal display panel, gate pulses (or scan pulses ), And a timing controller for controlling the drive ICs, and the like.

타이밍 콘트롤러는 mini LVDS(Low Voltage Differential Signaling)와 같은 인터페이스를 통해 디지털 비디오 데이터와, 디지털 비디오 데이터의 샘플링을 위한 클럭, 소스 드라이브 IC들의 동작을 제어하기 위한 제어신호 등을 소스 드라이브 IC들에 공급한다. 소스 드라이브 IC들은 타이밍 콘트롤러로부터 입력되는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 데이터라인들에 공급한다. The timing controller supplies digital video data, a clock for sampling digital video data, a control signal for controlling the operation of the source drive ICs, and the like to the source drive ICs through an interface such as a mini LVDS (Low Voltage Differential Signaling) . The source drive ICs convert the digital video data input from the timing controller into analog data voltages and supply them to the data lines.

mini LVDS(Low Voltage Differential Signaling) 인터페이스를 통해 타이밍 콘트롤러와 소스 드라이브 IC들을 멀티 드롭(Multi Drop) 방식으로 연결하는 경우에, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 R 데이터 전송 배선, G 데이터 전송배선, B 데이터 전송배선, 소스 드라이브 IC들의 출력 및 극성변환 동작의 동작 타이밍 등을 제어하기 위한 제어배선들, 클럭 전송배선들을 포함한 많은 배선들이 필요하다. mini-LVDS 인터페이스 방식에서 RGB 데이터 전송의 예를 들면, RGB 디지털 비디오 데이터와 클럭 각각을 차신호(differential signal) 쌍으로 전송하므로 기수 데이터와 우수 데이터를 동시에 전송하는 경우에 타이밍 콘트롤러와 소스 드라이브 IC들 사이에는 RGB 데이터 전송을 위하여 최소 14 개의 배선들이 필요하다. RGB 데이터가 10bit 데이터이면 18 개의 배선들이 필요하다. 따라서, 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 실장된 소스 인쇄회로보드(Printed Circuit Board, PCB)에는 많은 배선들이 형성되어야 하므로 그 폭을 줄이기가 어렵다.In the case of connecting the timing controller and the source drive ICs in a multi-drop manner through a mini LVDS (Low Voltage Differential Signaling) interface, an R data transfer wiring, a G data transfer wiring, B data transmission lines, control lines for controlling the output of the source drive ICs and the operation timing of the polarity conversion operation, and clock transmission lines. In the mini-LVDS interface method, for example, RGB digital video data and clock signals are transmitted in pairs of differential signals, so that when odd data and superior data are simultaneously transmitted, the timing controller and the source drive ICs Requires at least 14 wires for RGB data transmission. If the RGB data is 10-bit data, 18 wires are required. Therefore, it is difficult to reduce the width of a source printed circuit board (PCB) mounted between the timing controller and the source drive ICs because many wires must be formed.

본원 출원인은 타이밍 콘트롤러와 소스 드라이브 IC들을 점 대 점(point to point) 방식으로 연결하여 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 배선 수를 최소화하고 신호전송을 안정화하기 위한 새로운 신호 전송 프로토콜(이하 "EPI 인터페이스 프로토콜"라 함)을 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안한 바 있다. The present applicant has proposed a new signal transmission protocol (hereinafter referred to as "EPI ") for minimizing the number of wires between the timing controller and the source drive ICs by connecting the timing controller and the source drive ICs in a point- (Hereinafter referred to as " interface protocol ") in Korean Patent Application No. 10-2008-0127458 (2008-12-15), US Application No. 12 / 543,996 (2009-08-19), Korean Patent Application No. 10-2008-0127456 , U.S. Patent Application No. 12 / 461,652 (2009-08-19), Korean Patent Application No. 10-2008-0132466 (2008-12-23), and U.S. Application No. 12 / 537,341 (2009-08-07).

EPI 인터페이스 프로토콜은 아래의 (1) 내지 (3)의 인터페이스 규정을 만족한다. The EPI interface protocol satisfies the following (1) to (3) interface specifications.

(1) 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단 사이에 배선 공유없이 데이터 배선쌍을 경유하여 타이밍 콘트롤러의 송신단과 소스 드라이브 IC들의 수신단을 점 대 점 방식으로 연결한다. (1) Connect the transmitting end of the timing controller and the receiving end of the source drive ICs point-to-point between the transmitting end of the timing controller and the receiving end of the source drive ICs via the data wire pair without wiring sharing.

(2) 타이밍 콘트롤러와 소스 드라이브 IC들 사이에 별도의 클럭 배선쌍을 연결하지 않는다. 타이밍 콘트롤러는 데이터 배선쌍을 통해 클럭신호와 함께 비디오 데이터 및 콘트롤 데이터를 소스 드라이브 IC들로 전송한다. (2) No separate clock wiring pair is connected between the timing controller and the source drive ICs. The timing controller sends video data and control data to the source drive ICs along with the clock signal through the data wire pair.

(3) 소스 드라이브 IC들 각각에 CDR(Clok and Data Recovery)을 위한 클럭 복원회로가 내장되어 있다. 타이밍 콘트롤러는 클럭 복원회로의 출력 위상과 주파수가 고정(lock)될 수 있도록 클럭 트레이닝 패턴(clock training pattern 또는 preamble) 신호를 소스 드라이브 IC들에 전송한다. 소스 드라이브 IC들에 내장된 클럭 복원회로는 데이터 배선쌍을 통해 입력되는 클럭 트레이닝 패턴 신호와 클럭신호가 입력되면 내부 클럭을 발생한다. (3) Each of the source drive ICs has a built-in clock recovery circuit for CDR (Clok and Data Recovery). The timing controller transmits a clock training pattern or preamble signal to the source drive ICs so that the output phase and frequency of the clock recovery circuit can be locked. The clock recovery circuit built in the source drive ICs generates an internal clock when a clock training pattern signal and a clock signal input through the data wiring pair are input.

소스 드라이브 IC들은 내부 클럭의 위상과 주파수가 고정되면 출력 안정 상태를 지시하는 하이 로직 레벨(High logic level)의 락 신호(Lock signal, LOCK)를 타이밍 콘트롤러에 피드백(Feedback) 입력한다. 락 신호(LOCK)는 타이밍 콘트롤러와 마지막 소스 드라이브 IC에 연결된 락 피드백 신호 배선을 통해 타이밍 콘트롤러에 피드백 입력된다.When the phase and frequency of the internal clock are fixed, the source drive ICs feed back a high logic level lock signal (LOCK) indicating the output stable state to the timing controller. The lock signal (LOCK) is fed back to the timing controller through the lock feedback signal wiring connected to the timing controller and the final source drive IC.

EPI 인터페이스 프로토콜에서, 전술한 바와 같이 타이밍 콘트롤러는 콘트롤 데이터와 입력 영상의 비디오 데이터를 전송하기 전에 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들로 전송한다. 소스 드라이브 IC의 클럭 복원회로는 클럭 트레이닝 패턴 신호를 기준으로 내부 클럭을 출력하여 클럭을 복원하면서 클럭 트레이닝(Clock training) 동작을 수행하고 그 내부 클럭의 위상과 주파수가 안정되게 고정되면, 타이밍 콘트롤러와의 데이터 링크를 확립한다. 타이밍 콘트롤러는 마지막 소스 드라이브 IC로부터 수신된 락 신호에 응답하여 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들로 전송하기 시작한다.In the EPI interface protocol, as described above, the timing controller transmits the clock training pattern signal to the source drive ICs before transmitting the control data and the video data of the input video. The clock recovery circuit of the source drive IC outputs the internal clock based on the clock training pattern signal to perform a clock training operation while restoring the clock. When the phase and frequency of the internal clock are stabilized, the timing controller Lt; / RTI > The timing controller starts sending control data and video data to the source drive ICs in response to the lock signal received from the last source drive IC.

소스 드라이브 IC들 중 어느 하나라도 내장된 클럭 복원회로의 출력 위상과 주파수가 언락(Unlock)되면, 락 신호를 로우 로직 레벨(Low logic level)로 반전시키고 마지막 소스 드라이브 IC는 반전된 락 신호를 타이밍 콘트롤러에 전송한다. 이 경우에, 타이밍 콘트롤러는 어느 소스 드라이브 IC의 클럭 복원회로가 언락(unlock)되었는지 알 수 없으므로 모든 소스 드라이브 IC들에 클럭 트레이닝 패턴 신호를 전송하여 소스 드라이브 IC들의 클럭 트레이닝을 재개한다.If any one of the source drive ICs unlocks the output phase and frequency of the built-in clock recovery circuit, it inverts the lock signal to a low logic level and the last source drive IC shifts the inverted lock signal to timing To the controller. In this case, the timing controller can not know which source drive IC's clock recovery circuit is unlocked, so it sends a clock training pattern signal to all the source drive ICs to resume clock training of the source drive ICs.

소스 드라이브 IC들 중 어느 하나라도 내부 클럭에서 위상이 언락되어 락 신호의 논리가 반전되면 타이밍 콘트롤러는 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들에 재전송한다. 따라서, 소스 드라이브 IC들 중 어느 하나라도 위상과 주파수가 언락되면, 타이밍 콘트롤러는 소스 드라이브 IC들의 클럭 트레이닝 동작을 재개시키고 하이 로직 레벨의 락 신호(LOCK)가 피드백 입력되면 콘트롤 데이터와 비디오 데이터의 전송을 재개한다.When any one of the source drive ICs is unlocked from the internal clock and the logic of the lock signal is inverted, the timing controller retransmits the clock training pattern signal to the source drive ICs. Accordingly, if any one of the source drive ICs is unlocked in phase and frequency, the timing controller resumes the clock training operation of the source drive ICs, and when the lock signal LOCK of high logic level is fed back, .

정전기(electrostatic discharge, ESD) 혹은 기타 다른 외부 요인에 의해 소스 드라이브 IC들 중 어느 하나라로 클럭 복원회로의 출력이 언락되면, 클럭 트레이닝 과정을 거쳐 클럭 복원회로의 출력이 고정될 때까지 최소 1 수평 기간 이상의 시간이 필요하다. 소스 드라이브 IC들은 클럭 트레이닝 과정에서 비정상적인 출력을 발생한다. 예를 들어, 입력 영상의 원본 이미지가 도 1a와 같을 때, 클럭 트레이닝 과정에서 발생되는 소스 드라이브 IC들의 비정상적인 출력 에 의해 도 1b와 같이 표시 이미지에서 1 수평 라인 이상의 비정상적인 가로 줄무늬 노이즈가 보여질 수 있다.
If the output of the clock recovery circuit is unlocked by any of the source drive ICs due to electrostatic discharge (ESD) or other external factors, the clock recovery process is performed and the output of the clock recovery circuit is fixed at least one horizontal period Time is required. The source drive ICs generate an abnormal output during the clock training process. For example, when the original image of the input image is as shown in FIG. 1A, due to an abnormal output of the source drive ICs generated during the clock training process, abnormal horizontal stripe noise of one horizontal line or more may be displayed in the display image as shown in FIG. 1B .

본 발명은 소스 드라이브 IC의 클럭 트레이닝 과정에서 나타나는 표시품질의 저하를 방지할 수 있는 표시장치와 그 구동 방법을 제공한다.
The present invention provides a display device and a driving method thereof that can prevent deterioration of display quality that occurs in a clock training process of a source drive IC.

본 발명의 표시장치는 데이터라인들, 상기 데이터라인들과 교차되는 게이트라인들, 및 매트릭스 형태로 배치된 픽셀들을 포함하는 표시패널; EPI 클럭, 콘트롤 데이터 및 디지털 비디오 데이터를 포함하는 EPI 신호를 다수의 데이터 배선쌍을 통해 전송하는 타이밍 콘트롤러; 상기 데이터 배선쌍을 통해 상기 타이밍 콘트롤러에 직렬 연결되고 상기 데이터 배선쌍을 통해 수신된 EPI 클럭을 기준으로 내부 클럭을 복원하고 상기 디지털 비디오 데이터를 비디오 데이터 전압으로 변환하여 상기 데이터라인들에 공급하는 소스 드라이브 IC들을 포함한다.A display device of the present invention includes: a display panel including data lines, gate lines intersecting with the data lines, and pixels arranged in a matrix; A timing controller for transmitting an EPI signal including EPI clock, control data, and digital video data through a plurality of data wiring pairs; And an EPI clock which is serially connected to the timing controller through the pair of data lines and which receives the EPI clock through the pair of data lines, converts the digital video data into a video data voltage, Drive ICs.

상기 소스 드라이브 IC들 각각은 상기 내부 클럭에 기초하여 내부 마스크 신호와 외부로 전송될 외부 마스크 신호를 생성한다. Each of the source drive ICs generates an internal mask signal based on the internal clock and an external mask signal to be externally transmitted.

상기 소스 드라이브 IC들 각각은 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하여, 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호를 락 상태의 로직 레벨로 출력한다. Each of the source drive ICs compares the EPI clock with the internal mask signal and compares the EPI clock with the external mask signal input from another neighboring source drive IC so that the EPI clock is synchronized with the internal mask signal, And outputs a lock signal indicative of whether or not the phase of the internal clock is to be locked to a logic level of a locked state when the internal clock coincides with at least one of the mask signals.

상기 소스 드라이브 IC들 각각은 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 출력한다. Each of the source drive ICs outputs the LOCK signal to an unlocked logic level when the EPI clock is inconsistent with both the internal mask signal and the external mask signal.

상기 소스 드라이브 IC들 각각은 상기 EPI 클럭과 상기 내부 마스크 신호를 비교하는 제1 비교기; 및 상기 EPI 클럭과 상기 외부 마스크 신호를 비교하는 제2 비교기를 포함한다. Each of the source drive ICs comprising: a first comparator for comparing the EPI clock with the internal mask signal; And a second comparator for comparing the EPI clock and the external mask signal.

상기 제1 비교기는 상기 EPI 클럭과 상기 내부 마스크 신호가 불일치할 때 인에이블 신호를 발생한다. 상기 제2 비교기는 상기 EPI 클럭과 상기 외부 마스크 신호가 불일치할 때 상기 락 신호를 언락 상태의 로직 레벨로 반전시킨다. The first comparator generates an enable signal when the EPI clock and the internal mask signal do not match. The second comparator inverts the lock signal to an unlocked logic level when the EPI clock and the external mask signal do not match.

상기 제1 및 제2 비교기들의 출력을 논리 연산하여 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 락(LOCK) 신호를 언락 상태의 로직 레벨로 반전시킨다. And logic inverts the output of the first and second comparators to invert the LOCK signal to an unlocked logic level when the EPI clock is inconsistent with both the internal mask signal and the external mask signal.

상기 소스 드라이브 IC들 각각은 상기 내부 마스크 신호와 상기 외부 마스크 신호를 동기시키는 위상차 보상기를 더 포함한다. Each of the source drive ICs further includes a phase difference compensator for synchronizing the internal mask signal and the external mask signal.

상기 외부 마스크 신호는 상기 내부 마스크 신호에 비하여 위상이 빠르다. 상기 소스 드라이브 IC들 각각은 상기 외부 마스크 신호의 위상을 지연시켜 상기 외부 마스크 신호의 위상을 상기 내부 마스크 신호와 동기시키는 위상차 보상기를 더 포함한다. The external mask signal has a phase faster than the internal mask signal. Each of the source drive ICs further includes a phase compensator that synchronizes the phase of the external mask signal with the internal mask signal by delaying the phase of the external mask signal.

상기 표시장치의 구동 방법은 상기 소스 드라이브 IC들 각각에서 상기 내부 클럭에 기초하여 내부 마스크 신호와 외부로 전송될 외부 마스크 신호를 생성하는 단계; 상기 소스 드라이브 IC들 각각에서 상기 EPI 클럭을 상기 내부 마스크 신호와 비교하고 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 상기 외부 마스크 신호와 비교하는 단계; 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 중 적어도 어느 하나와 일치할 때, 상기 소스 드라이브 IC들로부터 상기 내부 클럭의 위상 고정 여부를 지시하는 락(LOCK) 신호가 락 상태의 로직 레벨로 출력되게 하는 단계; 및 상기 EPI 클럭이 상기 내부 마스크 신호와 상기 외부 마스크 신호 모두와 불일치할 때, 상기 소스 드라이브 IC들로부터 상기 락(LOCK) 신호가 언락 상태의 로직 레벨로 출력되게 하는 단계를 포함한다.
The method of driving the display device includes generating an internal mask signal and an external mask signal to be externally transmitted based on the internal clock in each of the source drive ICs; Comparing the EPI clock with the internal mask signal at each of the source drive ICs and comparing the EPI clock with the external mask signal input from another neighboring source drive IC; When the EPI clock coincides with at least one of the internal mask signal and the external mask signal, a LOCK signal indicating whether the phase of the internal clock is fixed from the source drive ICs is set to a logic level of a locked state ; And causing the LOCK signal from the source drive ICs to be output to a logic level of an unlocked state when the EPI clock is inconsistent with both the internal mask signal and the external mask signal.

본 발명은 EPI 인터페이스를 통해 수신한 EPI 클럭을 내부 마스크 신호와 비교하고 또한, 상기 EPI 클럭을 이웃한 다른 소스 드라이브 IC로부터 입력된 외부 마스크 신호와 비교하여 그 비교 결과에 따라 락 신호를 언락 상태로 반전시킨다. 따라서, 본 발명은 소스 드라이브 IC들 중 어느 하나라도 언락될 때 비교적 긴 시간에 걸쳐 실시되는 소스 드라이브 클럭 트레이닝으로 인하여 표시 품질이 저하되는 현상을 방지할 수 있다. 나아가, 본 발명은 락 피드백 신호 배선과 타이밍 콘트롤러의 락 피드백 신호 입력단자를 제거할 수 있다.
The present invention compares an EPI clock received through an EPI interface with an internal mask signal and also compares the EPI clock with an external mask signal input from another neighboring source drive IC and outputs a lock signal in an unlocked state Invert. Therefore, the present invention can prevent the degradation of the display quality due to the source drive clock training performed over a relatively long time when any one of the source drive ICs is unlocked. Furthermore, the present invention can remove the lock feedback signal wiring and the lock feedback signal input terminal of the timing controller.

도 1a 및 도 1b는 EPI 인터페이스에서 글리치 파형으로 인하여 표시 이미지에서 나타나는 가로 줄무늬 노이즈의 일예를 보여 주는 도면들이다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 3은 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC의 CDR 회로를 보여 주는 도면이다.
도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다.
도 5는 EPI 프로토콜에서 데이터의 1 패킷 길이를 예시한 도면이다.
도 6은 수평 블랭크 기간 동안 전송되는 EPI 신호들을 보여 주는 파형도이다.
도 7은 도 2에 도시된 소스 드라이브 IC들의 내부 회로 구성을 보여 주는 블록도이다.
도 8은 본 발명의 제1 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법을 보여 주는 파형도이다.
도 9는 본 발명의 제1 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법의 제어 수순을 단계적으로 보여 주는 흐름도이다.
도 10은 도 8 및 도 9와 같은 클럭과 마스크 신호 비교 방법에서 나타날 수 있는 표시 이미지의 점 불량을 예시한 도면이다.
도 11은 본 발명의 제2 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법을 보여 주는 파형도이다.
도 12는 본 발명의 제2 실시예에 따른 표시장치의 구동 방법에서 클럭과 마스크 신호 비교 방법의 제어 수순을 단계적으로 보여 주는 흐름도이다.
도 13은 내부 마스크 신호와 외부 마스크 신호의 위상차 보상 방법을 보여 주는 파형도이다.
도 14 내지 도 16은 마스크 신호의 다양한 예들을 보여 주는 파형도들이다.
도 17은 본 발명의 제1 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 18은 본 발명의 제2 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 19는 본 발명의 제3 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 20은 본 발명의 제4 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 21은 본 발명의 제5 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 22는 본 발명의 제6 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.
도 23은 도 17 내지 도 22에 도시된 비교기의 일 실시예를 상세히 보여 주는 회로도이다.
도 24는 도 17 내지 도 22에 도시된 비교기의 다른 실시예를 상세히 보여 주는 회로도이다. FIGS. 1A and 1B are views showing an example of horizontal striped noise appearing in a display image due to a glitch waveform in the EPI interface.
2 is a view showing a display device according to an embodiment of the present invention.
FIG. 3 is a diagram showing a CDR circuit of the timing controller and the source drive IC shown in FIG. 2. Referring to FIG.
4 is a waveform diagram illustrating an EPI protocol for signal transmission between the timing controller and the source drive ICs shown in FIG.
5 is a diagram illustrating one packet length of data in the EPI protocol.
6 is a waveform diagram showing EPI signals transmitted during a horizontal blank period.
7 is a block diagram showing an internal circuit configuration of the source drive ICs shown in FIG.
8 is a waveform diagram illustrating a method of comparing a clock signal and a mask signal in a method of driving a display device according to the first embodiment of the present invention.
FIG. 9 is a flowchart showing a control procedure of a method of comparing a clock signal and a mask signal in a method of driving a display device according to the first embodiment of the present invention.
FIG. 10 is a diagram illustrating a point defect in a display image that can be generated in a method of comparing a clock and a mask signal as shown in FIGS. 8 and 9. FIG.
11 is a waveform diagram illustrating a method of comparing a clock signal and a mask signal in a method of driving a display device according to a second embodiment of the present invention.
FIG. 12 is a flowchart showing a control procedure of a method of comparing a clock and a mask signal in a method of driving a display device according to a second embodiment of the present invention.
13 is a waveform diagram showing a method of compensating a phase difference between an internal mask signal and an external mask signal.
14 to 16 are waveform diagrams showing various examples of the mask signal.
17 is a detailed block diagram of a clock recovery circuit of the source drive IC according to the first embodiment of the present invention.
18 is a detailed block diagram of a clock recovery circuit of the source drive IC according to the second embodiment of the present invention.
19 is a detailed block diagram illustrating a clock recovery circuit of a source drive IC according to a third embodiment of the present invention.
20 is a detailed block diagram illustrating a clock recovery circuit of a source drive IC according to a fourth embodiment of the present invention.
FIG. 21 is a detailed block diagram illustrating a clock recovery circuit of a source drive IC according to a fifth embodiment of the present invention.
22 is a detailed block diagram of a clock recovery circuit of a source drive IC according to a sixth embodiment of the present invention.
23 is a circuit diagram showing an embodiment of the comparator shown in Figs. 17 to 22 in detail.
Fig. 24 is a circuit diagram showing another embodiment of the comparator shown in Figs. 17 to 22 in detail.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명의 표시장치는 액정표시소자(Liquid Crystal Display, LCD), 전계방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED) 등의 평판 표시소자로 구현될 수 있다. 이하의 실시예에서, 액정표시소자를 중심으로 설명하지만 본 발명의 표시장치는 액정표시소자에 한정되지 않는다는 것에 주의하여야 한다. The display device of the present invention can be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting display , OLED), or the like. In the following embodiments, the liquid crystal display element will be mainly described, but it should be noted that the display apparatus of the present invention is not limited to the liquid crystal display element.

도 2를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(PNL), 타이밍 콘트롤러(TCON), 하나 이상의 소스 드라이브 IC들(SIC#1~SIC#4), 및 게이트 드라이브 IC들(GIC)을 구비한다.2, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal display panel PNL, a timing controller TCON, one or more source drive ICs SIC # 1 to SIC # 4, (GIC).

액정표시패널(PNL)의 기판들 사이에는 액정층이 형성된다. 액정표시패널(PNL)은 데이터라인들(DL)과 게이트라인들(GL)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들을 포함한다. A liquid crystal layer is formed between the substrates of the liquid crystal display panel (PNL). The liquid crystal display panel PNL includes liquid crystal cells arranged in a matrix form by an intersection structure of the data lines DL and the gate lines GL.

액정표시패널(PNL)의 TFT 어레이 기판에는 데이터라인들(DL), 게이트라인들(GL), TFT들, 및 스토리지 커패시터들 등을 포함한 화소 어레이가 형성된다. 액정셀들은 TFT를 통해 데이터전압이 공급되는 화소전극과, 공통전압이 공급되는 공통전극 사이의 전계에 의해 구동된다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 그 드레인전극은 데이터라인(DL)에 접속된다. TFT의 소스전극은 액정셀의 화소전극에 접속된다. TFT는 게이트라인(GL)을 통해 공급되는 게이트펄스에 따라 턴-온되어 데이터라인(DL)으로부터의 데이터전압을 액정셀의 화소전극에 공급한다. 액정표시패널(PNL)의 컬러필터 기판에는 블랙매트릭스, 컬러필터 및 공통전극 등이 형성된다. 액정표시패널(PNL)의 TFT 어레이 기판과 컬러필터 어레이 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 액정표시패널(PNL)의 TFT 어레이 기판과 컬러필터 어레이 기판 사이에는 액정셀(Clc)의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성될 수 있다.A pixel array including data lines DL, gate lines GL, TFTs, and storage capacitors is formed on the TFT array substrate of the liquid crystal display panel PNL. The liquid crystal cells are driven by an electric field between a pixel electrode to which a data voltage is supplied through a TFT and a common electrode to which a common voltage is supplied. The gate electrode of the TFT is connected to the gate line GL, and the drain electrode thereof is connected to the data line DL. The source electrode of the TFT is connected to the pixel electrode of the liquid crystal cell. The TFT is turned on according to the gate pulse supplied through the gate line GL to supply the data voltage from the data line DL to the pixel electrode of the liquid crystal cell. A black matrix, a color filter, and a common electrode are formed on the color filter substrate of the liquid crystal display panel PNL. In each of the TFT array substrate and the color filter array substrate of the liquid crystal display panel (PNL), a polarizing plate is attached and an alignment film for setting a pre-tilt angle of liquid crystal is formed. A spacer for maintaining a cell gap of the liquid crystal cell Clc may be formed between the TFT array substrate of the liquid crystal display panel PNL and the color filter array substrate.

액정표시패널(PNL)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식이나, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식으로 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.The liquid crystal display panel PNL is a vertical field driving type such as TN (Twisted Nematic) mode and VA (Vertical Alignment) mode or a horizontal electric field driving method such as IPS (In Plane Switching) mode and FFS (Fringe Field Switching) Can be implemented. The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

도 2에서, 실선은 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 비디오 데이터 등의 신호가 전송되는 데이터 배선쌍이다. 도 2에서, 점선은 마지막 소스 드라이브 IC(SIC#4)와 타이밍 콘트롤러(TCON) 간에 연결된 락 피드백 신호 배선이다. 본 발명의 표시장치에서, 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 클럭 트레이닝 신호 없이 후술하는 내부 클럭이 언락된 직후에 그 내부 클럭과 마스크 신호를 복원하는 기능을 포함한다. 따라서, 소스 드라이브 IC들(SIC#1~SIC#4)은 클럭 트레이닝 신호를 수신하지 않고 내부 클럭과 마스크 신호를 복원할 수 있다. 그 결과, 도 2에서 점선으로 표시된 락 피드백 신호 배선과 타이밍 콘트롤러의 락 피드백 신호 입력단자가 생략될 수 있다. 2, the solid line is a pair of data lines through which signals such as a clock training pattern signal, control data, and video data of an input video are transmitted. In Figure 2, the dashed line is the lock feedback signal wiring connected between the last source drive IC (SIC # 4) and the timing controller (TCON). In the display device of the present invention, each of the source drive ICs (SIC # 1 to SIC # 4) includes a function of restoring the internal clock and the mask signal immediately after the internal clock, which will be described later, is unlocked without a clock training signal. Therefore, the source drive ICs (SIC # 1 to SIC # 4) can recover the internal clock and the mask signal without receiving the clock training signal. As a result, the lock feedback signal line indicated by the dotted line and the lock feedback signal input terminal of the timing controller in FIG. 2 can be omitted.

타이밍 콘트롤러(TCON)는 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 도시하지 않은 외부 호스트 시스템으로부터 수직/수평 동기신호(Vsync, Hsync), 외부 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(CLK) 등의 외부 타이밍 신호를 입력받는다. 타이밍 콘트롤러(TCON)는 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 접속된다. 타이밍 콘트롤러(TCON)는 전술한 EPI 인터페이스 프로토콜을 만족하도록 동작하여 소스 드라이브 IC들(SIC#1~SIC#4)에 입력 영상의 디지털 비디오 데이터를 전송하여 소스 드라이브 IC들(SIC#1~SIC#4)과 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(TCON)는 EPI 인터페이스 프로토콜에서 정해신 신호 전송 규격에 따라 소스 드라이브 IC들(SIC#1~SIC#4)에 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 입력 영상의 디지털 비디오 데이터 등을 차신호쌍으로 변환하여 데이터 배선쌍을 통해 소스 드라이브 IC들(SIC#1~SIC#4)로 직렬 전송한다. 타이밍 콘트롤러(TCON)로부터 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 신호들에는 EPI 클럭(CLK)이 포함된다.The timing controller TCON receives vertical / horizontal synchronization signals Vsync and Hsync from an external host system (not shown) via an interface such as a Low Voltage Differential Signaling (LVDS) interface and a Transition Minimized Differential Signaling (Data Enable, DE), and an external timing signal such as a main clock (CLK). The timing controller TCON is connected in series to each of the source drive ICs (SIC # 1 to SIC # 4) via the data wire pair. The timing controller TCON operates to satisfy the EPI interface protocol described above and transmits the digital video data of the input image to the source drive ICs SIC # 1 to SIC # 4 to generate the source drive ICs SIC # 1 to SIC # 4) and the gate drive IC (GIC). The timing controller TCON supplies a clock training pattern signal, control data, digital video data of the input video, and the like to the source drive ICs (SIC # 1 to SIC # 4) according to a new signal transmission standard defined by the EPI interface protocol, And serially transfers the data to the source drive ICs (SIC # 1 to SIC # 4) through the data wire pair. Signals transmitted from the timing controller TCON to the source drive ICs SIC # 1 to SIC # 4 include the EPI clock CLK.

락 신호(LOCK)는 소스 드라이브 IC들(SIC#1~SIC#4)에 입력되는 EPI 클럭이 후술하는 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 중 적어도 하나와 일치할 때, 락 상태의 로직 레벨로 발생된다. 반면에, 락 신호(LOCK)는 소스 드라이브 IC들(SIC#1~SIC#4)에 입력되는 EPI 클럭이 후술하는 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 모두에 불일치할 때 언락 상태의 로직 레벨로 발생된다. 이하에서, 락 상태의 락 신호 로직 레벨은 하이(High, H) 로직 레벨로, 그리고 언락 상태의 락 신호 로직 레벨은 로우(Low, L) 로직 레벨로 설명된다. 락 상태의 락 신호 로직 레벨은 로우 로직 레벨로, 그리고 언락 상태의 락 신호 로직 레벨은 하이 로직 레벨로 설정될 수도 있다는 것에 주의하여야 한다. When the EPI clock input to the source drive ICs SIC # 1 to SIC # 4 coincides with at least one of the internal mask signal IMSK and the external mask signal EMSK described later, the lock signal LOCK is in the locked state &Lt; / RTI > On the other hand, when the EPI clock input to the source drive ICs SIC # 1 to SIC # 4 is inconsistent with both the internal mask signal IMSK and the external mask signal EMSK described later, the lock signal LOCK is in an unlocked state &Lt; / RTI > In the following, the lock signal logic level in the locked state is described as a high (H) logic level, and the unlocked lock signal logic level is described in the low (L) logic level. It should be noted that the lock signal logic level of the locked state may be set to the low logic level, and the unlocked lock signal logic level may be set to the high logic level.

타이밍 콘트롤러(TCON)는 락 피드백 신호 배선을 통해 입력되는 락 신호(LOCK)가 로우 로직 레벨일 때 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고 락 신호(LOCK)가 하이 로직 레벨로 반전되면 콘틀롤 데이터와 입력 영상의 디지털 비디오 데이터 전송을 재개한다. 타이밍 콘트롤러(TCON)에 피드백되는 락 신호는 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로 출력이 언락된 경우에만 로우 로직 레벨로 반전된다.The timing controller TCON transmits a clock training pattern signal to the source drive ICs SIC # 1 to SIC # 4 when the lock signal LOCK inputted through the lock feedback signal wiring is at a low logic level and outputs a lock signal LOCK ) Is reversed to a high logic level, the digital video data transmission of the contol data and the input video is resumed. The lock signal fed back to the timing controller TCON is inverted to the low logic level only when the clock recovery circuit output of all the source drive ICs SIC # 1 to SIC # 4 is unlocked.

소스 드라이브 IC들(SIC#1~SIC#4)은 이전 단 소스 드라이브 IC로부터 하이 로직 레벨의 락 신호(LOCK)와 클럭 트레이닝 패턴 신호가 입력되면 클럭 트레이닝을 통해 클럭 복원회로의 출력을 발생하고 그 출력의 위상과 주파수가 고정(Lock)되어 CDR 기능이 안정화되면, 다음 단 소스 드라이브 IC로 하이 로직 레벨의 락 신호를 전송한다. 모든 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 기능이 안정되면 마지막 소스 드라이브 IC(SIC#6)는 하이 로직 레벨의 락 신호(LOCK)를 락 피드백 신호 배선을 통해 타이밍 콘트롤러(TCON)로 전송한다. 제1 소스 드라이브 IC(SIC#1)에는 락 신호 입력단자에 이전 단 소스 드라이브 IC의 락 신호 출력 단자가 연결되어 있지 않다. 이 때문에, 제1 소스 드라이브 IC들(SIC#1)의 락 신호 입력 단자에는 하이 로직 레벨의 직류 전원 전압(VCC)이 입력된다. 타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 하이 로직 레벨의 락 신호(LOCK)를 수신한 후에, EPI 클럭이 내장된 콘트롤 데이터와 비디오 데이터를 소스 드라이브 IC들(SIC#1~SIC#4) 각각에 직렬로 전송한다. 콘트롤 데이터는 소스 드라이브 IC들(SIC#1~SIC#4)로부터 출력되는 데이터전압의 출력 타이밍, 데이터전압의 극성 등을 제어하기 위한 소스 콘트롤 데이터를 포함한다. 콘트롤 데이터는 게이트 드라이브 IC(GIC)의 동작 타이밍을 제어기 위한 게이트 콘트롤 데이터를 포함할 수 있다.The source drive ICs (SIC # 1 to SIC # 4) generate the output of the clock recovery circuit through clock training when a high logic level lock signal (LOCK) and a clock training pattern signal are input from the previous stage source drive IC When the phase and frequency of the output are locked and the CDR function is stabilized, the next logic level lock signal is sent to the source drive IC. When the CDR function of all the source drive ICs SIC # 1 to SIC # 4 is stabilized, the last source drive IC SIC # 6 outputs the lock signal LOCK of the high logic level through the lock feedback signal wiring to the timing controller TCON ). The lock signal output terminal of the previous stage source drive IC is not connected to the lock signal input terminal of the first source drive IC (SIC # 1). Therefore, the DC power supply voltage VCC of high logic level is input to the lock signal input terminal of the first source drive ICs (SIC # 1). The timing controller TCON receives the control signal and the video data embedded in the EPI clock from the source driver ICs SIC # 1 to SIC # 4 after receiving the lock signal LOCK of the high logic level from the last source driver IC (SIC # SIC # 4). The control data includes source control data for controlling the output timing of the data voltage output from the source drive ICs (SIC # 1 to SIC # 4), the polarity of the data voltage, and the like. The control data may include gate control data for controlling the operation timing of the gate drive IC (GIC).

소스 드라이브 IC들(SIC#1~SIC#4) 각각은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 액정표시패널(PNL)의 데이터라인들에 접속될 수 있다. 소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 EPI 클럭이 각각 내장된 클럭 트레이닝 패턴 신호, 콘트롤 데이터, 비디오 데이터 등을 수신한다. 소스 드라이브 IC들(SIC#1~SIC#4)의 CDR 회로는 EPI 클럭을 클럭 복원회로에 입력하여 비디오 데이터의 RGB 비트수×2 개의 내부 클럭들을 발생한다. 클럭 복원회로는 위상 고정 루프(Phase locked loop, 이하 "PLL"이라 함) 또는 지연 락 루프(Delay Locked loop, 이하 "DLL"이라 함)를 이용하여 내부 클럭들과 마스크 신호를 출력하고 락 신호(LOCK)를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 클럭 타이이밍에 맞추어 입력 영상의 비디오 데이터 비트들을 샘플링한 후에 샘플링된 RGB 비트들을 병렬 데이터로 변환한다. Each of the source drive ICs SIC # 1 to SIC # 4 may be connected to the data lines of the liquid crystal display panel PNL by a COG (Chip On Glass) process or a TAB (Tape Automated Bonding) process. The source drive ICs (SIC # 1 to SIC # 4) receive clock training pattern signals, control data, video data, and the like, each of which contains an EPI clock through a pair of data wires. The CDR circuit of the source drive ICs (SIC # 1 to SIC # 4) inputs the EPI clock to the clock recovery circuit to generate the number of RGB bits of video data x two internal clocks. The clock recovery circuit outputs internal clocks and a mask signal using a phase locked loop (PLL) or a delay locked loop (DLL) LOCK). The source drive ICs (SIC # 1 to SIC # 4) sample the video data bits of the input video in accordance with the internal clock timing and then convert the sampled RGB bits into parallel data.

소스 드라이브 IC들(SIC#1~SIC#4)은 데이터 배선쌍을 통해 입력되는 콘트롤 데이터를 코드 맵핑 방식으로 디코딩하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 복원된 소스 콘트롤 데이터에 응답하여 입력 영상의 비디오 데이터를 정극성/부극성 아날로그 비디오 데이터전압으로 변환하여 액정표시패널(PNL)의 데이터라인들(DL)에 공급한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 게이트 콘트롤 데이터를 게이트 드라이브 IC(GIC) 중 하나 이상에 전송할 수 있다.The source drive ICs (SIC # 1 to SIC # 4) decode the control data input through the data wiring pair by a code mapping method to restore the source control data and the gate control data. The source drive ICs SIC # 1 to SIC # 4 convert the video data of the input video into the positive / negative analog video data voltages in response to the restored source control data, (DL). The source drive ICs (SIC # 1 to SIC # 4) can transmit gate control data to one or more of the gate drive ICs (GIC).

소스 드라이브 IC들(SIC#1~SIC#4) 각각은 데이터 배선쌍을 통해 수신되는 EPI 클럭의 유효성을 확인하기 위한 마스크 신호를 발생한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 마스크 신호의 펄스폭 구간 내에 EPI 클럭의 라이징 에지(rising edge)가 동기되면 그 EPI 클럭을 진위의 EPI 클럭으로 판정하여 그 EPI 클럭을 기준으로 하여 내부 클럭을 복원한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 마스크 신호를 이웃하는 다른 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다. 이하에서 소스 드라이브 IC들(SIC#1~SIC#4) 각각의 내부에서 발생되는 마스크 신호를 내부 마스크 신호라 칭하고, 이웃한 소스 드라이브 IC로부터 수신된 마스크 신호를 외부 마스크 신호로 칭하기로 한다. 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 내부 마스크 신호와 외부 마스크 신호에 기초하여 타이밍 콘트롤러(TCON)로부터 수신되는 EPI 클럭을 검출한다.Each of the source drive ICs (SIC # 1 to SIC # 4) generates a mask signal for confirming the validity of the EPI clock received through the data wire pair. When the rising edge of the EPI clock is synchronized within the pulse width of the mask signal, the source drive ICs SIC # 1 to SIC # 4 determine the EPI clock as the true EPI clock, Thereby restoring the internal clock. The source drive ICs SIC # 1 to SIC # 4 transmit the mask signal to the other source drive ICs SIC # 1 to SIC # 4. Hereinafter, a mask signal generated in each of the source drive ICs SIC # 1 to SIC # 4 will be referred to as an internal mask signal, and a mask signal received from a neighboring source drive IC will be referred to as an external mask signal. Each of the source drive ICs SIC # 1 to SIC # 4 detects the EPI clock received from the timing controller TCON based on the internal mask signal and the external mask signal.

소스 드라이브 IC들(SIC#1~SIC#4) 중 일부가 정전기 등 요부 요인에 의해 락 신호(LOCK)가 로우 로직 레벨로 변할 때 그 직후에 내부 마스크 신호와 외부 마스크 신호에 기초하여 내부 클럭 복원이 재개되고 락 신호(LOCK)를 하이 로직 레벨로 반전하거나 락 신호(LOCK)의 로직 레벨을 하이 로직 레벨로 유지한다. 따라서, 본 발명의 표시장치는 소스 드라이브 IC들(SIC#1~SIC#4) 중 일부라도 내부 클럭 신호가 언락될 때 발생되는 표시 품질 저하를 방지할 수 있다. When some of the source drive ICs SIC # 1 to SIC # 4 changes to the low logic level due to the electrostatic backlash factor, the internal clock is restored based on the internal mask signal and the external mask signal immediately thereafter And resets the lock signal LOCK to a high logic level or keeps the logic level of the lock signal LOCK at a high logic level. Therefore, the display device of the present invention can prevent display quality degradation caused when an internal clock signal is unlocked even in a part of the source drive ICs (SIC # 1 to SIC # 4).

게이트 드라이브 IC(GIC)는 TAP 공정을 통해 액정표시패널의 TFT 어레이 기판의 게이트라인들에 연결되거나 GIP(Gate In Panel) 공정으로 액정표시패널(PNL)의 TFT 어레이 기판 상에 직접 형성될 수 있다. 게이트 드라이브 IC(GIC)는 타이밍 콘트롤러(TCON)로부터 직접 수신되거나, 소스 드라이브 IC들(SIC#1~SIC#4)을 통해 수신되는 게이트 콘트롤 데이터에 응답하여 정극성/부극성 아날로그 비디오 데이터전압에 동기되는 게이트펄스를 게이트라인들(GL)에 순차적으로 공급한다.The gate drive IC (GIC) may be connected to the gate lines of the TFT array substrate of the liquid crystal display panel through the TAP process or directly formed on the TFT array substrate of the liquid crystal display panel (PNL) by a GIP (Gate In Panel) process . The gate drive IC (GIC) is connected to the positive / negative analog video data voltage in response to gate control data received directly from the timing controller (TCON) or received through the source drive ICs (SIC # 1 to SIC # And sequentially supplies the gate pulses to be synchronized to the gate lines GL.

도 3은 타이밍 콘트롤러(TCON)와 소스 드라이브 IC(SIC)의 CDR 회로를 보여 주는 도면이다. 도 3에 도시된 소스 드라이브 IC(SIC)는 소스 드라이브 IC들(SIC#1~SIC#4) 중에서 어느 하나를 의미하며 그 내부 회로는 CDR 회로를 나타낸다.3 is a diagram showing a CDR circuit of a timing controller (TCON) and a source drive IC (SIC). The source drive IC (SIC) shown in FIG. 3 refers to any one of the source drive ICs (SIC # 1 to SIC # 4), and its internal circuit represents a CDR circuit.

도 3을 참조하면, 타이밍 콘트롤러(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 수신한다. 타이밍 콘트롤러(TCON)는 내부 타이밍 제어신호 발생회로를 이용하여 호스트 시스템으로부터 입력되는 외부 타이밍 신호에 기초하여 소스 콘트롤 데이터와 게이트 콘트롤 데이터를 포함한 콘트롤 데이터를 생성한다. 타이밍 콘트롤러(TCON)는 LVDS 인터페이스 또는 TMDS 인터페이스를 통해 호스트 시스템으로부터 입력되는 클럭과 데이터(RGB)의 Timing을 Source DIC의 Gate IC의 Timing 에 맞게 재배열하고, 또 EPI전송을 위해 Data 신호 사이사이에 Clock을 Embedded하여 차신호쌍으로 변환하여 전송한다. 송신 버퍼(24)를 통해 차신호쌍으로 변환하여 전송한다. 차신호쌍은 데이터 배선쌍을 통해 전송된다. Referring to FIG. 3, a timing controller (TCON) receives digital video data (RGB) of an input image from a host system via an LVDS interface or a TMDS interface. The timing controller TCON generates control data including source control data and gate control data based on an external timing signal input from the host system using an internal timing control signal generating circuit. The Timing Controller (TCON) rearranges the Timing of the clock and data (RGB) input from the host system through the LVDS interface or the TMDS interface to match the Timing of the Gate IC of the Source DIC, and between the Data signals Clock is embedded and converted into a differential signal pair and transmitted. And converts it into a difference signal pair through the transmission buffer 24 and transmits it. The difference signal pair is transmitted over the data wire pair.

소스 드라이브 IC(SIC)의 수신 버퍼(25)는 데이터 배선쌍을 통해 타이밍 콘트롤러(TCON)로부터 전송된 차 신호쌍을 수신한다. 소스 드라이브 IC(SIC)의 클럭 복원회로(26)는 수신된 EPI 클럭으로부터 내부 클럭을 복원하고, 샘플링 회로(27)는 내부 클럭에 따라 콘트롤 데이터와 디지털 비디오 데이터 비트 각각을 샘플링한다.The receiving buffer 25 of the source drive IC (SIC) receives the difference signal pair transmitted from the timing controller TCON through the data wire pair. The clock recovery circuit 26 of the source drive IC (SIC) restores the internal clock from the received EPI clock, and the sampling circuit 27 samples each of the control data and the digital video data bit according to the internal clock.

도 4는 도 2에 도시된 타이밍 콘트롤러와 소스 드라이브 IC들 사이의 신호 전송을 위한 EPI 프로토콜을 보여 주는 파형도이다. 4 is a waveform diagram illustrating an EPI protocol for signal transmission between the timing controller and the source drive ICs shown in FIG.

도 4를 참조하면, 타이밍 콘트롤러(TCON)는 제1 단계(Phase-Ⅰ) 기간 동안 일정한 주파수의 클럭 트레이닝 패턴 신호(또는 Preamble signal)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송하고 락 피드백 신호 배선을 통해 하이 로직 레벨의 락 신호(LOCK)가 입력되면 제2 단계(Phase-Ⅱ) 신호 전송으로 이행한다. 타이밍 콘트롤러(TCON)는 제2 단계(Phase-Ⅱ) 기간 동안 콘트롤 데이터를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송하고, 락 신호(LOCK)가 하이 로직 레벨을 유지되면, 제3 단계(Phase-Ⅲ) 신호 전송으로 이행하여 입력 영상의 비디오 데이터(RGB Data)를 소스 드라이브 IC들(SIC#1~SIC#4)로 전송한다.4, the timing controller TCON transmits a clock training pattern signal (or a preamble signal) having a predetermined frequency to the source drive ICs SIC # 1 to SIC # 4 during the first phase (Phase-I) And when the lock signal LOCK of a high logic level is inputted through the lock feedback signal wiring, it shifts to the second phase (Phase-II) signal transmission. The timing controller TCON transmits control data to the source drive ICs SIC # 1 to SIC # 4 during the second phase (Phase-II), and when the lock signal LOCK maintains the high logic level, And transfers the video data (RGB Data) of the input image to the source drive ICs (SIC # 1 to SIC # 4) by shifting to the third-phase (Phase-III) signal transmission.

도 4에서 "Tlock"은 클럭 트레이닝 패턴 신호가 소스 드라이브 IC들(SIC#1~SIC#4)에 입력되기 시작한 후 부터 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로의 출력이 락킹되어 락 신호가 하이 로직 레벨(H)로 반전될 때까지의 시간이다. 이 시간(Tlock)은 최소 1 수평기간 이상의 시간이다. 1 수평기간은 액정표시패널(PNL)의 1 수평라인에 배열된 액정셀들에 데이터가 기입되는데 필요한 시간이다. 4, "Tlock" indicates the output of the clock recovery circuit of the source drive ICs (SIC # 1 to SIC # 4) after the clock training pattern signal starts to be input to the source drive ICs (SIC # 1 to SIC # Is locked and the lock signal is inverted to the high logic level (H). This time (Tlock) is at least one horizontal period of time. One horizontal period is a time required for data to be written into the liquid crystal cells arranged in one horizontal line of the liquid crystal display panel (PNL).

타이밍 콘트롤러(TCON)는 마지막 소스 드라이브 IC(SIC#4)로부터 로우 로직 레벨(L)의 락(LOCK) 신호가 입력될 때 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 트레이닝을 재개하기 위하여 제1 단계(Phase-Ⅰ)로 이행하여 클럭 트레이닝 패턴 신호를 소스 드라이브 IC들(SIC#1~SIC#4)에 전송한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 락 신호와 내부 마스크 신호(IMSK)가 불일치할 때 외부 마스크 신호(EMSK)를 이용하여 내부 클럭의 복원 동작을 신속히 재개하고 락 신호(LOCK)를 하이 로직 레벨(H)로 반전한다. 따라서, 소스 드라이브 IC들(SIC#1~SIC#4)의 초기화 동작 이후에는 로우 로직 레벨(L)의 락 신호(LOCK)가 타이밍 콘트롤러(TCON)에 피드백 입력되는 경우가 거의 없다.The timing controller TCON resumes the clock training of the source drive ICs SIC # 1 to SIC # 4 when the LOCK signal of the low logic level L is input from the last source drive IC SIC # (Phase-I) to transmit the clock training pattern signal to the source drive ICs (SIC # 1 to SIC # 4). The source drive ICs SIC # 1 to SIC # 4 quickly resume the internal clock recovery operation using the external mask signal EMSK when the lock signal and the internal mask signal IMSK do not match, To a high logic level (H). Therefore, after the initialization operation of the source drive ICs SIC # 1 to SIC # 4, the lock signal LOCK of the low logic level L is rarely fed back to the timing controller TCON.

도 5는 EPI 프로토콜에서 데이터의 1 패킷 길이를 예시한 도면이다. 5 is a diagram illustrating one packet length of data in the EPI protocol.

도 5를 참조하면, EPI 프로토콜에서 소스 드라이브 IC들(SIC#1~SIC#4)로 전송되는 데이터의 1 패킷은 다수의 데이터 비트들, 데이터 비트들의 앞과 뒤에 할당된 클럭 비트들을 포함한다. 데이터 비트들은 콘트롤 데이터 혹은 입력 영상의 디지털 비디오 데이터의 비트들이다. 1 비트 전송 시간은 1 UI(Unit Interval) 시간으로서 액정표시패널(PNL)의 해상도나 데이터 비트수에 따라 달라진다. Referring to FIG. 5, one packet of data transmitted from the EPI protocol to the source drive ICs (SIC # 1 to SIC # 4) includes a plurality of data bits, clock bits allocated before and after data bits. The data bits are the bits of the control data or the digital video data of the input video. The 1-bit transmission time is one UI (Unit Interval) time depending on the resolution and the number of data bits of the liquid crystal display panel (PNL).

클럭 비트들은 이웃한 패킷들의 데이터 비트들 사이에 4 UI 만큼 할당되고, 그 로직 값은 "0 0 1 1 (또는 L L H H)"으로 할당될 수 있다. 데이터 비트 수가 10 bit일 때, 1 패킷은 30 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 8 bit일 때, 1 패킷은 24 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. 데이터 비트 수가 6 bit일 때, 1 패킷은 18 UI의 RGB 데이터 비트들과, 4 UI의 클럭 비트들을 포함할 수 있다. The clock bits are assigned 4 UIs between the data bits of neighboring packets, and the logic value may be assigned as "0 0 1 1 (or L L H H) ". When the number of data bits is 10 bits, one packet may contain 30 UI UI RGB data bits and 4 UI clock bits. When the number of data bits is 8 bits, one packet may contain 24 UI UI RGB data bits and 4 UI clock bits. When the number of data bits is 6 bits, one packet may contain 18 UI RGB data bits and 4 UI clock bits.

EPI 프로토콜에서, 제1 단계(Phase-Ⅰ) 신호, 제2 단계(Phase-Ⅱ) 신호, 및 제3 단계(Phase-Ⅲ)는 도 6과 같이 수평 블랭크 기간(Horizontal blank period) 마다 소스 드라이브 IC들(SIC#1~SIC#4)에 전송된다. 도 6에서 "DE"는 호스트 시스템으로부터 타이밍 콘트롤러(TCON)로 전송되는 데이터 인에이블 신호(Data enable signal)로서, 그 펄스는 1 수평 기간의 주기를 가진다. In the EPI protocol, the first stage (Phase-I) signal, the second stage (Phase-II) signal, and the third stage (Phase- (SIC # 1 to SIC # 4). In Fig. 6, "DE" is a data enable signal transmitted from the host system to the timing controller (TCON), and the pulse has a period of one horizontal period.

도 7은 소스 드라이브 IC들(SIC#1~SIC#4)의 내부 회로 구성을 보여 준다.7 shows an internal circuit configuration of the source drive ICs (SIC # 1 to SIC # 4).

도 7을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 k(k는 양의 정수) 개의 데이터라인들(D1~Dk)에 정극성/부극성 데이터 전압들을 공급한다. Referring to FIG. 7, each of the source drive ICs SIC # 1 to SIC # 4 supplies positive / negative data voltages to k (k is a positive integer) data lines D1 to Dk.

소스 드라이브 IC들(SIC#1~SIC#4) 각각은 데이터 샘플링 및 직병렬 변환부(71), 디지털 아날로그 변환기(Digital to Analog Convertor, 이하 "DAC"라 함)(72), 및 출력회로(73) 등을 구비한다. Each of the source drive ICs SIC # 1 to SIC # 4 includes a data sampling and serial-to-parallel converter 71, a digital to analog converter (DAC) 72, 73, and the like.

데이터 샘플링 및 직병렬 변환부(71)는 클럭 복원회로를 이용하여 타이밍 콘트롤러(TCON)로부터 수신된 EPI 클럭(CLK)을 체배하거나 지연시켜 내부 클럭들을 복원하고 그 내부 클럭들에 따라 데이터 배선쌍을 통해 직렬로 입력되는 입력 영상의 RGB 디지털 비디오 데이터 비트를 샘플링한다. 그리고 데이터 샘플링 및 직병렬 변환부(71)는 샘플링된 데이터 비트를 래치한 후에 동시에 출력함으로써 병렬 데이터로 변환한다. The data sampling and serial / parallel converting unit 71 uses the clock recovery circuit to recover the internal clocks by multiplying or delaying the EPI clock (CLK) received from the timing controller (TCON) Sampling the RGB digital video data bits of the input image serially input. The data sampling and serial-to-parallel conversion unit 71 latches the sampled data bits and outputs the sampled data bits at the same time to convert them into parallel data.

데이터 샘플링 및 직병렬 변환부(71)는 도 3에 도시된 CDR 회로를 포함한다. 또한, 데이터 샘플링 및 직병렬 변환부(71)는 마스크 신호를 발생하고 외부 마스크 신호를 이용하여 내부 클럭를 복원하기 위하여 도 17 내지 도 24에 도시된 회로들 중 어느 하나를 더 포함한다. 데이터 샘플링 및 직병렬 변환부(71)는 데이터 배선쌍을 통해 수신되는 콘트롤 데이터를 코드 맵핑 방식으로 복원하여 소스 콘트롤 데이터를 발생한다. 콘트롤 데이터에 게이트 콘트롤 데이터가 인코딩된 경우에, 데이터 샘플링 및 직병렬 변환부(71)는 데이터 배선쌍을 통해 입력되는 콘트롤 데이터로부터 게이트 콘트롤 데이터를 복원하여 게이트 드라이브 IC(GIC)에 전송한다. 소스 콘트롤 데이터는 소스 출력 인에이블신호(Source Output Enable, SOE), 극성제어신호(POL) 등을 포함할 수 있다. 극성제어신호(POL)는 데이터라인들(D1~Dk)에 공급되는 정극성/부극성 아날로그 데이터전압의 극성을 지시한다. 소스 출력 인에이블신호(SOE)는 소스 드라이브 IC들(SIC#1~SIC#4)의 데이터 출력 타이밍과 차지 쉐어링 타이밍(Charge sharing timing)을 제어한다. 표시장치가 액정표시장치가 아닌 경우에, 극성제어신호(POL)는 생략될 수 있다. 게이트 콘트롤 데이터는 게이트 스타트 펄스, 게이트 출력 인에이블 신호 등을 포함한다. The data sampling and deserializing unit 71 includes the CDR circuit shown in Fig. In addition, the data sampling and deserializer 71 further includes any one of the circuits shown in FIGS. 17 to 24 for generating a mask signal and recovering an internal clock using an external mask signal. The data sampling and serial / parallel conversion unit 71 restores the control data received through the pair of data lines by a code mapping method to generate source control data. When the gate control data is encoded in the control data, the data sampling and serial / parallel conversion unit 71 restores the gate control data from the control data input through the pair of data lines and transmits it to the gate drive IC (GIC). The source control data may include a source output enable signal (SOE), a polarity control signal (POL), and the like. The polarity control signal POL indicates the polarity of the positive / negative analog data voltage supplied to the data lines D1 to Dk. The source output enable signal SOE controls the data output timing and charge sharing timing of the source drive ICs SIC # 1 to SIC # 4. When the display device is not a liquid crystal display device, the polarity control signal POL may be omitted. The gate control data includes a gate start pulse, a gate output enable signal, and the like.

DAC(72)는 데이터 샘플링 및 직병렬 변환부(71)로부터 입력된 비디오 데이터들을 정극성 감마보상전압(GH)과 부극성 감마보상전압(GL)으로 변환하여 정극성/부극성 아날로그 비디오 데이터전압을 발생한다. 그리고 DAC(72)는 극성제어신호(POL)에 응답하여 데이터전압의 극성을 반전시킨다.The DAC 72 converts the video data input from the data sampling and serial-to-parallel converter 71 into a positive gamma compensation voltage GH and a negative gamma compensation voltage GL to generate a positive / . The DAC 72 inverts the polarity of the data voltage in response to the polarity control signal POL.

출력회로(73)는 소스 출력 인에이블신호(SOE)의 하이논리기간 동안 차지 쉐어링(Charge sharing)을 통해 정극성 데이터전압과 부극성 데이터전압의 평균전압이나, 공통전압(Vcom)을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다. 차지 쉐어링 시간 동안, 소스 드라이브 IC들(SIC#1~SIC#4)에서 정극성 데이터전압이 공급되는 출력 채널과 부극성 데이터전압이 공급되는 출력 채널들이 단락(short circuit)되어 정극성 데이터전압과 부극성 데이터전압의 평균전압이 데이터라인들(D1~Dk)에 공급한다. 출력회로(73)는 소스 출력 인에이블신호(SOE)의 로우논리기간 동안 정극성/부극성 아날로그 비디오 데이전압을 출력버퍼를 통해 데이터라인들(D1~Dk)에 공급한다.The output circuit 73 outputs the average voltage of the positive polarity data voltage and the negative polarity data voltage or the common voltage Vcom to the output buffer through the charge sharing during the high logic period of the source output enable signal SOE To the data lines D1 to Dk. During the charge sharing period, the output channels to which the positive data voltages are supplied and the output channels to which the negative data voltages are supplied are short-circuited in the source drive ICs (SIC # 1 to SIC # 4) And supplies an average voltage of the negative data voltages to the data lines D1 to Dk. The output circuit 73 supplies the positive / negative analog video data voltages to the data lines D1 to Dk through the output buffers during the low logic period of the source output enable signal SOE.

도 8 및 도 9는 본 발명의 제1 실시예에 따른 클럭과 마스크 신호 비교 방법을 설명하기 위한 도면들이다. 8 and 9 are views for explaining a method of comparing a clock signal and a mask signal according to the first embodiment of the present invention.

도 8 및 도 9를 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4)은 타이밍 콘트롤러(TCON)로부터 EPI 클럭(CLK)이 수신되면 그 EPI 클럭(CLK)을 DLL(or PLL) 등의 Delay를 사용하여 내부 마스크 신호를 생성한다. (S1 및 S2) 이 마스크 신호는 다음 Packet의 EPI CLK을 Masking한다.8 and 9, when the EPI clock CLK is received from the timing controller TCON, the source drive ICs SIC # 1 to SIC # 4 transmit the EPI clock CLK to the DLL (or PLL) Lt; / RTI > is used to generate an internal mask signal. (S1 and S2) This mask signal masks the EPI CLK of the next packet.

소스 드라이브 IC들(SIC#1~SIC#4)은 EPI 클럭(CLK)을 내부 마스크 신호(IMSK)와 비교하여 그 내부 마스크 신호(IMSK)와 다음 Packet의 EPI 클럭(CLK)의 일치 여부를 판정한다.(S3 및 S4) 소스 드라이브 IC들(SIC#1~SIC#4)은 내부 마스크 신호(IMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하면 내부 마스크 신호(IMSK)와 EPI 클럭(CLK)이 일치된 것으로 판단한다. The source drive ICs SIC # 1 to SIC # 4 compare the EPI clock CLK with the internal mask signal IMSK to determine whether the internal mask signal IMSK matches the EPI clock CLK of the next packet S3 and S4 The source drive ICs SIC # 1 to SIC # 4 output the internal mask signal IMSK and the internal mask signal IMSK when the rising edge of the EPI clock CLK exists within the pulse width period of the internal mask signal IMSK. It is determined that the EPI clock CLK is matched.

정전기 등 외부 요인에 의해 내부 마스크 신호(IMSK)가 발생되지 않거나 위상이 변하면, 도 8과 같이 EPI 클럭(CLK)과 내부 마스크 신호(IMSK)가 불일치 될 수 있다. 이 경우 소스 드라이브 IC들(SIC#1~SIC#4)은 EPI 클럭(CLK)과 외부 마스크 신호(EMSK)를 비교하여 외부 마스크 신호(EMSK)와 EPI 클럭(CLK)의 일치 여부를 판정한다.(S5 및 S6) 소스 드라이브 IC들(SIC#1~SIC#4)은 외부 마스크 신호(EMSK)와 EPI 클럭(CLK)이 일치되면, 락 신호(LOCK)를 하이 로직 레벨(H)로 유지한다.(S7) 소스 드라이브 IC들(SIC#1~SIC#4)은 외부 마스크 신호(EMSK)와 EPI 클럭(CLK)이 불일치하면, 내부 마스크 신호(IMSK) 비교 후 외부 마스크 신호(EMSK)도 일치하지 않을 경우에만 락 신호(LOCK)를 로우 로직 레벨(L)로 반전 시킨다.(S8)If the internal mask signal IMSK is not generated due to external factors such as static electricity or the phase is changed, the EPI clock CLK and the internal mask signal IMSK may be discordant as shown in FIG. In this case, the source drive ICs SIC # 1 to SIC # 4 compare the EPI clock CLK with the external mask signal EMSK to determine whether the external mask signal EMSK matches the EPI clock CLK. (S5 and S6) The source drive ICs SIC # 1 to SIC # 4 maintain the lock signal LOCK at the high logic level H when the external mask signal EMSK and the EPI clock CLK match (S7) The source drive ICs SIC # 1 to SIC # 4 match the external mask signal EMSK after the internal mask signal IMSK comparison when the external mask signal EMSK and the EPI clock CLK do not coincide with each other The lock signal LOCK is inverted to the low logic level (L). (S8)

한편, 외부 마스크 신호는 다수의 소스 드라이브 IC들로부터 생성된 2 이상의 마스크 신호들일 수 있다. 이 경우에, S5 내지 S8 단계에서 EPI 클럭은 복수의 외부 마스크 신호와 비교된다. On the other hand, the external mask signal may be two or more mask signals generated from a plurality of source drive ICs. In this case, the EPI clock is compared with a plurality of external mask signals in steps S5 to S8.

본 발명의 제1 실시예에 따른 클럭과 마스크 신호 비교 방법은 도 8 및 도 9와 같이 EPI 클럭(CLK)과 내부 마스크 신호(IMSK)가 불일치할 때, 그 직후에 EPI 클럭(CLK)과 외부 마스크 신호(EMSK)를 비교하여 내부 클럭 복원 동작을 재개하고 락 신호(LOCK)를 하이 로직 레벨(H)로 반전시킨다. 그 결과, 소스 드라이브 IC들(SIC#1~SIC#4) 내에서 2 패킷 시간 내에서 내부 클럭의 복원이 재개된다. 2 패킷 시간 내에서 도 10의 우측 도면과 같이 표시 이미지에서 점(dot) 불량이 나타날 수 있으나 사용자는 점 불량의 크기가 매우 작고 그 점 불량이 나타나는 시간이 매우 짧기 때문에 거의 인식하지 못한다.8 and 9, when the EPI clock CLK and the internal mask signal IMSK do not coincide with each other, the EPI clock CLK and the external The internal clock recovery operation is resumed by comparing the mask signal EMSK and the lock signal LOCK is inverted to the high logic level H. As a result, the recovery of the internal clock in the source drive ICs SIC # 1 to SIC # 4 is resumed within two packet times. 10, a dot defect may appear in the display image as shown in the right diagram of FIG. 10, but the user hardly recognizes the point defect because the size of the defect point is very small and the point defective time is very short.

도 11 및 도 12는 본 발명의 제2 실시예에 따른 클럭과 마스크 신호 비교 방법을 설명하기 위한 도면들이다. 11 and 12 are diagrams for explaining a method of comparing a clock signal and a mask signal according to a second embodiment of the present invention.

도 11 및 도 12를 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4)은 타이밍 콘트롤러(TCON)로부터 EPI 클럭(CLK)이 수신되면 그 EPI 클럭(CLK)을 기준으로 내부 클럭을 복원하고 그 내부 클럭들을 이용하여 내부 마스크 신호(IMSK)를 생성한다.(S1 및 S2)11 and 12, when the EPI clock CLK is received from the timing controller TCON, the source drive ICs SIC # 1 to SIC # 4 restore the internal clock based on the EPI clock CLK And generates an internal mask signal IMSK using its internal clocks S1 and S2.

소스 드라이브 IC들(SIC#1~SIC#4)은 EPI 클럭(CLK)을 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 모두와 비교하여 그 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 일치 여부를 판정한다.(S13 및 S14) 소스 드라이브 IC들(SIC#1~SIC#4)은 아래의 표 1과 같이 내부 마스크 신호(IMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하거나 외부 마스크 신호(EMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하거나, 혹은 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭 기간 내에 EPI 클럭(CLK)의 라이징 에지가 존재하면 마스크 신호(IMSK, EMSK)와 EPI 클럭(CLK)이 일치된 것으로 판단한다. The source drive ICs SIC # 1 to SIC # 4 compare the EPI clock CLK with both the internal mask signal IMSK and the external mask signal EMSK and compare the internal mask signal IMSK with the external mask signal EMSK The source drive ICs SIC # 1 to SIC # 4 determine the coincidence of the EPI clock CLK within the pulse width period of the internal mask signal IMSK as shown in Table 1 below. The rising edge of the EPI clock CLK is present within the pulse width period of the external mask signal EMSK or the rising edge of the EPI clock CLK is present within the pulse width period of the internal mask signal IMSK and the external mask signal EMSK, The rising edge of the mask signal IMSK, EMSK and the EPI clock CLK are determined to coincide with each other.

소스 드라이브 IC들(SIC#1~SIC#4)은 표 1과 같이 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 불일치하고 또한, EPI 클럭(CLK)이 외부 마스크 신호(EMSK)와 불일치한 경우에만 락 신호(LOCK)를 로우 레벨(L)로 반전시킨다.(S15) 반면에, 소스 드라이브 IC들(SIC#1~SIC#4)은 표 1과 같이 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 EPI 클럭(CLK) 중 어느 하나라도 일치하면 락 신호(LOCK)를 하이 레벨(H)로 유지한다.(S16)As shown in Table 1, the source drive ICs SIC # 1 to SIC # 4 have the EPI clock CLK inconsistent with the internal mask signal IMSK and the EPI clock CLK with the external mask signal EMSK The source drive ICs SIC # 1 to SIC # 4 have the EPI clock CLK set to the internal mask signal SIC # 1 as shown in Table 1, The lock signal LOCK is maintained at the high level (H) when any one of the IMSK and the EPI clock CLK coincide with each other (S16)

한편, 외부 마스크 신호는 다수의 소스 드라이브 IC들로부터 생성된 2 이상의 마스크 신호들일 수 있다. 이 경우에, S13 내지 S16 단계에서 EPI 클럭은 복수의 외부 마스크 신호와 비교된다.On the other hand, the external mask signal may be two or more mask signals generated from a plurality of source drive ICs. In this case, in steps S13 to S16, the EPI clock is compared with a plurality of external mask signals.

본 발명의 제2 실시예에 따른 클럭과 마스크 신호 비교 방법은 도 11 및 도 12와 같이 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK) 중 어느 하나라도 일치하면 내부 클럭의 복원 동작을 유지한다. 이와 동시에, 본 발명의 제2 실시예에 따른 표시장치의 구동 방법은 EPI 클럭(CLK)이 내부 마스크 신호(IMSK)와 EPI 클럭(CLK) 모두에 불일치한 경우에만 락 신호(LOCK)를 로우 로직 레벨로 반전시킨다. 따라서, 소스 드라이브 IC들(SIC#1~SIC#4)은 대부분의 경우에서 정상적인 내부 클럭 복원 동작을 수행하고 락 신호를 언락 상태로 전환하지 않는다. 그 결과, 정전기 등에 의해 마스크 신호의 펄스가 발생되지 않거나 위상이 변할 때 소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 트레이닝 과정으로 인하여 표시 품질이 저하되는 현상이 최소화될 수 있다.11 and 12, when the EPI clock CLK matches any one of the internal mask signal IMSK and the external mask signal EMSK according to the second embodiment of the present invention, As shown in Fig. At the same time, the driving method of the display device according to the second embodiment of the present invention is such that the lock signal LOCK is set to the low logic level only when the EPI clock CLK is inconsistent with both the internal mask signal IMSK and the EPI clock CLK Level. Therefore, in most cases, the source drive ICs SIC # 1 to SIC # 4 perform a normal internal clock recovery operation and do not switch the lock signal to the unlocked state. As a result, when the pulse of the mask signal is not generated due to the static electricity or the phase is changed, the phenomenon of degradation of the display quality due to the clock training process of the source drive ICs (SIC # 1 to SIC # 4) can be minimized.

내부 마스크 신호(IMSK)는 소스 드라이브 IC들(SIC#1~SIC#4) 내에서 생성되는 반면, 외부 마스크 신호(EMSK)는 이웃한 소스 드라이브 IC로부터 수신되는 마스크 신호이다. 예를 들어, N(N은 자연수) 번째 소스 드라이브 IC는 내부 마스크 신호(IMSK)를 생성하고 N+1 번째 또는 N+1 번째 소스 드라이브 IC로부터 외부 마스크 신호(EMSK)를 입력 받는다. The internal mask signal IMSK is generated in the source drive ICs SIC # 1 to SIC # 4, while the external mask signal EMSK is the mask signal received from the neighboring source drive IC. For example, N (N is a natural number) th source drive IC generates an internal mask signal IMSK and receives an external mask signal EMSK from the (N + 1) th or N + 1th source drive IC.

외부 마스크 신호(EMSK)는 도 2와 같이 기생 저항과 기생 용량값을 갖는 전송 라인을 통해 이웃한 다른 소스 드라이브 IC로 전송되므로 내부 마스크 신호(IMSK)에 비하여 지연될 수 있다. 외부 마스크 신호(EMSK)의 전압은 TTL(transistor transistor logic)로 전송되므로 위상 지연이 작지 않다. 소스 드라이브 IC들(SIC#1~SIC#4)을 가깝게 배치하여 전송 라인을 짧게 하면 외부 마스크 신호(EMSK)의 지연을 줄일 수 있다. The external mask signal EMSK may be delayed as compared with the internal mask signal IMSK since the external mask signal EMSK is transmitted to the neighboring source drive IC through the transmission line having the parasitic resistance and the parasitic capacitance value as shown in FIG. Since the voltage of the external mask signal (EMSK) is transferred to the transistor transistor logic (TTL), the phase delay is not small. The delay of the external mask signal (EMSK) can be reduced by shortening the transmission line by arranging the source drive ICs (SIC # 1 to SIC # 4) close to each other.

EPI 인터페이스는 신호 전송 주파수가 기존의 다른 인터페이스에 비하여 높기 때문에 외부 마스크 신호(EMSK)와 내부 마스크 신호(IMSK)의 위상차가 크다면 그 위상차로 인하여 소스 드라이브 IC들(SIC#1~SIC#4)의 내부 클럭 복원 동작과 락 체크 동작에서 오동작할 수 있다. 따라서, 본 발명은 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상차가 큰 경우에 그 위상차를 보상하는 방법을 제안한다. Since the EPI interface has a higher signal transmission frequency than other conventional interfaces, if the phase difference between the external mask signal EMSK and the internal mask signal IMSK is large, the source drive ICs SIC # 1 to SIC # The internal clock recovery operation and the lock check operation of the internal clock can be erroneously operated. Therefore, the present invention proposes a method of compensating the phase difference when the phase difference between the internal mask signal IMSK and the external mask signal EMSK is large.

도 13은 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상차 보상 방법을 보여 주는 파형도이다. 13 is a waveform diagram showing a method of compensating a phase difference between an internal mask signal IMSK and an external mask signal EMSK.

도 13을 참조하면, 소스 드라이브 IC들(SIC#1~SIC#4) 각각은 내부 마스크 신호(IMSK) 보다 위상이 빠른 펄스를 외부 마스크 신호(EMSK)로서 이웃한 다른 소스 드라이브 IC들(SIC#1~SIC#4)에 전송한다. 13, each of the source drive ICs SIC # 1 to SIC # 4 generates a pulse having a phase that is higher than the internal mask signal IMSK by using an external mask signal EMSK as the source drive ICs SIC # 1 to SIC # 4).

소스 드라이브 IC들(SIC#1~SIC#4)은 내부에서 생성된 내부 마스크 신호(IMSK)보다 위상이 빠른 외부 마스크 신호(EMSK)를 수신한다. 소스 드라이브 IC들(SIC#1~SIC#4)은 외부 마스크 신호(EMSK)의 위상을 내부 마스크 신호(IMSK)와의 위상차 만큼 지연시켜 외부 마스크 신호(EMSK)와 내부 마스크 신호(IMSK)와 동기시킨다.The source drive ICs SIC # 1 to SIC # 4 receive the external mask signal EMSK having a phase earlier than the internally generated internal mask signal IMSK. The source drive ICs SIC # 1 to SIC # 4 synchronize the external mask signal EMSK with the internal mask signal IMSK by delaying the phase of the external mask signal EMSK by a phase difference from the internal mask signal IMSK .

소스 드라이브 IC들(SIC#1~SIC#4)은 도 14 내지 도 16과 같이 클럭 복원회로에 의해 복원된 내부 클럭들을 이용하여 내부 마스크 신호(IMSK)를 생성할 수 있다.The source drive ICs SIC # 1 to SIC # 4 can generate the internal mask signal IMSK using the internal clocks restored by the clock recovery circuit as shown in FIGS.

도 14 내지 도 16은 내부 마스크 신호(IMSK)의 다양한 예들을 보여 주는 파형도들이다. 14 to 16 are waveform diagrams showing various examples of the internal mask signal IMSK.

소스 드라이브 IC들(SIC#1~SIC#4)의 클럭 복원회로는 전술한 바와 같이 PLL 또는 DLL과 같은 클럭 발생회로를 포함할 수 있다. 도 14 내지 도 16에 예시된 내부 클럭(DLL CLK, Latch CLK)은 발생회로는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)을 기준으로 생성된 DLL 클럭이다. 내부 클럭은 DLL 클럭으로 한정되는 것이 아니라, PLL 클럭으로 생성될 수 있다는 것에 주의하여야 한다. 예컨대, 소스 드라이브 IC들(SIC#1~SIC#4) 내에서 생성되는 내부 클럭은 EPI 인터페이스를 통해 수신된 타이밍 콘트롤러(TCON)로부터 수신된 EPI 클럭(CLK)을 기준 클럭으로 DLL 또는 PLL에 입력함으로써 생성될 수 있다. The clock recovery circuit of the source drive ICs SIC # 1 to SIC # 4 may include a clock generation circuit such as a PLL or a DLL as described above. The internal clocks (DLL CLK, Latch CLK) illustrated in FIGS. 14 to 16 are DLL clocks generated based on the EPI clock (CLK) received through the EPI interface. It should be noted that the internal clock is not limited to the DLL clock, but can be generated by the PLL clock. For example, an internal clock generated in the source drive ICs SIC # 1 to SIC # 4 is input to the DLL or PLL by using the EPI clock CLK received from the timing controller TCON received through the EPI interface as a reference clock &Lt; / RTI >

내부 마스크 신호(IMSK)는 DLL 클럭들 중에서 도 14와 같이 M(M은 자연수)-1 번째 DLL 클럭의 라이징 에지에 동기하여 라이징되고, M+1 번째 DLL 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 외부 마스크 신호(EMSK)는 내부 마스크 신호(IMSK)와 동일한 펄스로 발생되어 이웃한 다른 소스 드라이브 IC로 전송되거나, 내부 마스크 신호(IMSK) 보다 위상이 빠른 내부 클럭들로부터 생성되어 이웃한 다른 소스 드라이브 IC로 전송될 수 있다. 예컨대, 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상을 동기 시키기 위하여, 외부 마스크 신호(EMSK)는 M-3 번째 DLL 클럭의 라이징 에지에 동기하여 라이징되고, M-1 번째 DLL 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭은 DLL 클럭들의 위상차에 따라 조절될 수 있고, 도 14와 같이 2 UI로 설정될 수 있다.The internal mask signal IMSK is pulsed in synchronization with the rising edge of the (M + 1) -th DLL clock and synchronized with the rising edge of the (M + 1) -th DLL clock as shown in FIG. 14 among the DLL clocks Lt; / RTI > The external mask signal EMSK is generated from the same pulse as the internal mask signal IMSK and is transmitted to another neighboring source drive IC or is generated from internal clocks having a higher phase than the internal mask signal IMSK, IC < / RTI > For example, in order to synchronize the phases of the internal mask signal IMSK and the external mask signal EMSK, the external mask signal EMSK is synchronized with the rising edge of the (M-3) th DLL clock, Lt; / RTI > may be generated as pulses that are polled in synchronization with the rising edge of the pulse. The pulse widths of the internal mask signal IMSK and the external mask signal EMSK can be adjusted according to the phase difference of the DLL clocks and can be set to 2 UI as shown in FIG.

본 발명은 콘트롤 데이터와 디지털 비디오 데이터의 샘플링 타이밍이 보다 정확하게 되도록 DLL 클럭을 래치하여 소정 시간 지연시킬 수 있다. DLL 클럭으로부터 지연된 래치 클럭(Latch CLK)의 라이징 에지는 콘트롤 데이터와 디지털 비디오 데이터 비트의 중심(center)에 동기된다. 내부 마스크 신호(IMSK)는 래치 클럭들(Latch CLK) 중에서 도 15와 같이 M-2 번째 래치 클럭의 라이징 에지에 동기하여 라이징되고, M+1 번째 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 외부 마스크 신호(EMSK)는 내부 마스크 신호(IMSK)와 동일한 펄스로 발생되어 이웃한 다른 소스 드라이브 IC로 전송되거나, 내부 마스크 신호(IMSK) 보다 위상이 빠른 내부 클럭들로부터 생성되어 이웃한 다른 소스 드라이브 IC로 전송될 수 있다. 예컨대, 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상을 동기 시키기 위하여, 외부 마스크 신호(EMSK)는 M-4 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 라이징되고, M-1 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭은 래치 클럭들의 위상차에 따라 조절될 수 있고, 도 15와 같이 3 UI로 설정될 수 있다.The present invention can latch the DLL clock so that the sampling timing of the control data and the digital video data becomes more accurate and delay the DLL clock by a predetermined time. The rising edge of the latch clock (Latch CLK) delayed from the DLL clock is synchronized with the center of the control data and the digital video data bit. The internal mask signal IMSK is pulsed in synchronization with the rising edge of the (M-2) -th latch clock and synchronized with the rising edge of the (M + 1) -th latch clock as shown in FIG. 15 among the latch clocks Latch CLK Lt; / RTI > The external mask signal EMSK is generated from the same pulse as the internal mask signal IMSK and is transmitted to another neighboring source drive IC or is generated from internal clocks having a higher phase than the internal mask signal IMSK, IC < / RTI > For example, in order to synchronize the phase of the internal mask signal IMSK with the phase of the external mask signal EMSK, the external mask signal EMSK is synchronized with the rising edge of the M-4th DLL clock or latch clock, Lt; RTI ID = 0.0 > DLL < / RTI > clock or the rising edge of the latch clock. The pulse widths of the internal mask signal IMSK and the external mask signal EMSK may be adjusted according to the phase difference of the latch clocks and may be set to 3 UI as shown in FIG.

내부 마스크 신호(IMSK)는 래치 클럭들(Latch CLK) 중에서 도 16과 같이 M-1 번째 래치 클럭의 라이징 에지에 동기하여 라이징되고, M+1 번째 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 외부 마스크 신호(EMSK)는 내부 마스크 신호(IMSK)와 동일한 펄스로 발생되어 이웃한 다른 소스 드라이브 IC로 전송되거나, 내부 마스크 신호(IMSK) 보다 위상이 빠른 내부 클럭들로부터 생성되어 이웃한 다른 소스 드라이브 IC로 전송될 수 있다. 예컨대, 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 위상을 동기 시키기 위하여, 외부 마스크 신호(EMSK)는 M-3 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 라이징되고, M 번째 DLL 클럭 또는 래치 클럭의 라이징 에지에 동기하여 폴링되는 펄스로 생성될 수 있다. 내부 마스크 신호(IMSK)와 외부 마스크 신호(EMSK)의 펄스폭은 래치 클럭들의 위상차에 따라 조절될 수 있고, 도 16과 같이 2 UI로 설정될 수 있다.The internal mask signal IMSK is pulsed in synchronization with the rising edge of the (M-1) -th latch clock and synchronized with the rising edge of the (M + 1) -th latch clock as shown in FIG. 16 among the latch clocks Latch CLK Lt; / RTI > The external mask signal EMSK is generated from the same pulse as the internal mask signal IMSK and is transmitted to another neighboring source drive IC or is generated from internal clocks having a higher phase than the internal mask signal IMSK, IC < / RTI > For example, in order to synchronize the phase of the internal mask signal IMSK with the phase of the external mask signal EMSK, the external mask signal EMSK is synchronized with the rising edge of the M-3th DLL clock or the latch clock, May be generated as pulses that are polled in synchronization with the rising edge of the clock or latch clock. The pulse widths of the internal mask signal IMSK and the external mask signal EMSK can be adjusted according to the phase difference of the latch clocks and can be set to 2 UI as shown in FIG.

마스크 신호의 생성 방법은 도 14 내지 도 16에 한정되지 않는다. 예를 들어, 마스크 신호들(IMSK, EMSK)는 DLL 클럭(또는 PLL 클럭) 중 어느 하나와 래치 클럭 중 어느 하나에 기초하여 생성될 수 있다. The method of generating the mask signal is not limited to Figs. 14 to 16. Fig. For example, the mask signals IMSK, EMSK may be generated based on either the DLL clock (or the PLL clock) and the latch clock.

도 17은 본 발명의 제1 실시예에 따른 소스 드라이브 IC의 클럭 복원회로(26)를 상세히 보여 주는 블록도이다. 17 is a detailed block diagram showing a clock recovery circuit 26 of the source drive IC according to the first embodiment of the present invention.

도 17을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 마스크 신호 발생기(104) 등을 포함한다. 17, the clock recovery circuit 26 of the Nth source drive IC includes a comparator 100, an internal clock generator 102, a mask signal generator 104, and the like.

비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력 받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다. 여기서, IMSK(N)은 N 번째 소스 드라이브 IC 내에서 발생되는 내부 마스크 신호를 의미한다. EMSK(N-1)은 N-1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N+1)은 N+1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N-1)와 EMSK(N+1) 중 하나 이상이 외부 마스크 신호로서 비교기(100)에 입력될 수 있다.The comparator 100 receives the EPI signal received through the EPI interface and receives the internal mask signal IMSK (N) as a feedback signal from the mask signal generator 104. The comparator 100 compares the EPI clock CLK and the mask signals IMSK (N) received via the EPI interface according to the comparison method shown in FIGS. 8 and 9 or the control procedure of the comparison method shown in FIGS. 11 and 12, , EMSK (N-1), or EMSK (N + 1)). Here, IMSK (N) denotes an internal mask signal generated in the Nth source drive IC. EMSK (N-1) is an external mask signal generated in the (N-1) th source drive IC and input to the Nth source drive IC. EMSK (N + 1) is an external mask signal generated in the (N + 1) th source drive IC and input to the Nth source drive IC. One or more of EMSK (N-1) and EMSK (N + 1) may be input to the comparator 100 as an external mask signal.

비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.8 and 9, the comparator 100 compares the rising edge of the EPI clock CLK with the internal mask signal IMSK (N) or the external mask signals EMSK (N-1) and EMSK (N + 1) If it is within the pulse width period (OK), it determines that the currently input clock is the true EPI clock (CLK) and inputs the EPI clock (CLK) as the reference clock to the internal clock generator (102). At the same time, the comparator 100 outputs the lock signal LOCK at a high logic level (H).

비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.8 and 9, the comparator 100 compares the rising edge of the EPI clock CLK with the internal mask signal IMSK (N) and the external mask signals EMSK (N-1) and EMSK (N + 1) (NG), it is determined that the currently input clock is not the true EPI clock (CLK), and the currently input clock is not input to the internal clock generator 102. [ At the same time, the comparator 100 inverts the lock signal LOCK to a low logic level (L).

비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다. 11 and 12, the comparator 100 compares the rising edge of the EPI clock CLK with the internal mask signal IMSK (N) or the external mask signals EMSK (N-1) and EMSK (N + 1) If it is within one or both of the pulse width periods (OK), the current input clock is determined as the true EPI clock CLK and the EPI clock CLK is input to the internal clock generator 102 as the reference clock . At the same time, the comparator 100 outputs the lock signal LOCK at a high logic level (H).

비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하지 않으면(NG), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)이 아닌 것으로 판단하여 현재 입력되는 클럭을 내부 클럭 발생기(102)에 입력하지 않는다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.11 and 12, the comparator 100 compares the rising edge of the EPI clock CLK with the internal mask signal IMSK (N) and the external mask signals EMSK (N-1) and EMSK (N + 1) (NG), it is determined that the currently input clock is not the true EPI clock (CLK), and the currently input clock is not input to the internal clock generator 102. [ At the same time, the comparator 100 inverts the lock signal LOCK to a low logic level (L).

내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다. The internal clock generator 102 includes a PLL or a DLL and receives a clock input from the comparator 100 as a reference clock signal. The PLL multiplies the reference clock with a preset multiplier to generate an internal clock having a frequency higher than the EPI clock. The DLL sequentially delays the reference clock by a preset phase difference and generates a plurality of internal clocks delayed by the phase difference.

마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 내부 클럭들을 카운트하여 도 14와 같은 방법으로 그 내부 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 마스크 신호를 출력한다. 마스크 신호 발생기(104)는 마스크 신호를 내부 마스크 신호(IMSK(N))로서 비교기(100)에 입력하고 또한, 외부 마스크 신호(EMSK(N))로서 이웃한 다른 소스 드라이브 IC에 전송한다.The mask signal generator 104 receives internal clocks from the internal clock generator 102. The mask signal generator 104 counts internal clocks and outputs a mask signal synchronized with a rising edge of two clocks selected in advance among the internal clocks in the same manner as shown in FIG. The mask signal generator 104 inputs the mask signal as an internal mask signal IMSK (N) to the comparator 100 and also transmits it to another neighboring source drive IC as an external mask signal EMSK (N).

도 18은 본 발명의 제2 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다. 18 is a detailed block diagram of a clock recovery circuit of the source drive IC according to the second embodiment of the present invention.

도 18을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104) 등을 포함한다. 18, the clock recovery circuit 26 of the Nth source drive IC includes a comparator 100, an internal clock generator 102, a latch clock generator 106, a mask signal generator 104, and the like.

비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다.The comparator 100 receives the EPI signal received through the EPI interface and receives the internal mask signal IMSK (N) as a feedback signal from the mask signal generator 104. The comparator 100 compares the EPI clock CLK and the mask signals IMSK (N) received via the EPI interface according to the comparison method shown in FIGS. 8 and 9 or the control procedure of the comparison method shown in FIGS. 11 and 12, , EMSK (N-1), or EMSK (N + 1)).

내부 클럭 발생기(102)는 PLL 또는 DLL을 포함하고 비교기(100)로부터 입력되는 클럭을 기준 클럭 신호로 입력 받는다. PLL은 기준 클럭을 미리 설정된 체배비로 체배하여 EPI 클럭보다 높은 주파수의 내부 클럭을 발생한다. DLL은 기준 클럭을 미리 설정된 위상차만큼 순차 지연시켜 그 위상차만큼 지연된 다수의 내부 클럭들을 발생한다.The internal clock generator 102 includes a PLL or a DLL and receives a clock input from the comparator 100 as a reference clock signal. The PLL multiplies the reference clock with a preset multiplier to generate an internal clock having a frequency higher than the EPI clock. The DLL sequentially delays the reference clock by a preset phase difference and generates a plurality of internal clocks delayed by the phase difference.

래치 클럭 발생기(106)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 래치 클럭 발생기(106)는 래치를 이용하여 내부 클럭들을 소정 시간만큼 지연시켜 도 15 또는 도 16과 같은 래치 클럭들을 출력한다. The latch clock generator 106 receives internal clocks from the internal clock generator 102. The latch clock generator 106 delays internal clocks by a predetermined time using a latch and outputs latch clocks as shown in FIG. 15 or FIG.

마스크 신호 발생기(104)는 래치 클럭 발생기(106)로부터 래치 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 래치 클럭들을 카운트하여 도 15 또는 도 16과 같은 방법으로 래치 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 마스크 신호를 출력한다. 마스크 신호 발생기(104)는 마스크 신호를 내부 마스크 신호(IMSK(N))로서 비교기(100)에 입력하고 또한, 외부 마스크 신호(EMSK(N))로서 이웃한 다른 소스 드라이브 IC에 전송한다.The mask signal generator 104 receives the latch clocks from the latch clock generator 106. The mask signal generator 104 counts the latch clocks and outputs a mask signal synchronized with a rising edge of two clocks previously selected from the latch clocks in the same manner as shown in FIG. 15 or FIG. The mask signal generator 104 inputs the mask signal as an internal mask signal IMSK (N) to the comparator 100 and also transmits it to another neighboring source drive IC as an external mask signal EMSK (N).

도 19는 본 발명의 제3 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다. 19 is a detailed block diagram illustrating a clock recovery circuit of a source drive IC according to a third embodiment of the present invention.

도 19를 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104) 등을 포함한다. 19, the clock recovery circuit 26 of the Nth source drive IC includes a comparator 100, an internal clock generator 102, a latch clock generator 106, a mask signal generator 104, and the like.

비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N)) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 중 어느 하나 또는 둘 모두의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.11 and 12, the comparator 100 compares the rising edge of the EPI clock CLK with the internal mask signal IMSK (N) or the external mask signals EMSK (N-1) and EMSK (N + 1) If it is within one or both of the pulse width periods (OK), the current input clock is determined as the true EPI clock CLK and the EPI clock CLK is input to the internal clock generator 102 as the reference clock . At the same time, the comparator 100 outputs the lock signal LOCK at a high logic level (H).

마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭을 입력 받고 또한, 래치 클럭 발생기(106)로부터 래치 클럭들을 입력받는다. 마스크 신호 발생기(104)는 내부 클럭들과 래치 클럭들을 카운트하여 내부 클럭들 중 선택된 하나의 클럭과, 래치 클럭들 중 선택된 하나의 클럭을 이용하여 마스크 신호를 출력한다. 마스크 신호 발생기(104)는 마스크 신호를 내부 마스크 신호(IMSK(N))로서 비교기(100)에 입력하고 또한, 외부 마스크 신호(EMSK(N))로서 이웃한 다른 소스 드라이브 IC에 전송한다.The mask signal generator 104 receives the internal clock from the internal clock generator 102 and also receives the latch clocks from the latch clock generator 106. The mask signal generator 104 counts internal clocks and latch clocks, and outputs a mask signal using a selected one of the internal clocks and a selected one of the latch clocks. The mask signal generator 104 inputs the mask signal as an internal mask signal IMSK (N) to the comparator 100 and also transmits it to another neighboring source drive IC as an external mask signal EMSK (N).

도 20 내지 도 22는 도 13과 같은 위상차 보상 방법이 적용된 클럭 복원회로들의 예를 보여 준다. 20 to 22 show examples of clock recovery circuits to which the phase difference compensation method as shown in FIG. 13 is applied.

도 20은 본 발명의 제4 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다. 20 is a detailed block diagram illustrating a clock recovery circuit of a source drive IC according to a fourth embodiment of the present invention.

도 20을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 마스크 신호 발생기(104), 위상차 보상기(108) 등을 포함한다. 20, the clock recovery circuit 26 of the Nth source drive IC includes a comparator 100, an internal clock generator 102, a mask signal generator 104, a phase difference compensator 108, and the like.

비교기(100)는 EPI 인터페이스를 통해 수신되는 EPI 신호를 입력 받고, 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 피드백 입력받는다. 비교기(100)는 도 8 및 도 9와 같은 비교 방법 또는, 도 11 및 도 12와 같은 비교 방법의 제어 수순을 따라 EPI 인터페이스를 통해 수신되는 EPI 클럭(CLK)과 마스크 신호들(IMSK(N), EMSK(N-1) 또는 EMSK(N+1))을 비교한다. 여기서, IMSK(N)은 N 번째 소스 드라이브 IC 내에서 발생되는 내부 마스크 신호를 의미한다. EMSK(N-1)은 N-1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N+1)은 N+1 번째 소스 드라이브 IC 내에서 발생되어 N 번째 소스 드라이브 IC에 입력되는 외부 마스크 신호이다. EMSK(N-1)와 EMSK(N+1) 중 하나 이상이 외부 마스크 신호로서 비교기(100)에 입력될 수 있다.The comparator 100 receives the EPI signal received through the EPI interface and receives the internal mask signal IMSK (N) as a feedback signal from the mask signal generator 104. The comparator 100 compares the EPI clock CLK and the mask signals IMSK (N) received via the EPI interface according to the comparison method shown in FIGS. 8 and 9 or the control procedure of the comparison method shown in FIGS. 11 and 12, , EMSK (N-1), or EMSK (N + 1)). Here, IMSK (N) denotes an internal mask signal generated in the Nth source drive IC. EMSK (N-1) is an external mask signal generated in the (N-1) th source drive IC and input to the Nth source drive IC. EMSK (N + 1) is an external mask signal generated in the (N + 1) th source drive IC and input to the Nth source drive IC. One or more of EMSK (N-1) and EMSK (N + 1) may be input to the comparator 100 as an external mask signal.

마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 내부 클럭들을 카운트하여 도 14와 같은 방법으로 그 내부 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 내부 마스크 신호(IMSK(N))를 출력한다. 또한, 마스크 신호 발생기(104)는 내부 클럭들을 카운트하여 내부 마스크 신호(IMSK(N)) 보다 위상이 빠른 내부 클럭들을 이용하여 외부 마스크 신호(EMSK(N))를 출력한다. 마스크 신호 발생기(104)는 내부 마스크 신호(IMSK(N))를 비교기(100)에 입력하고, 외부 마스크 신호(EMSK(N))를 이웃한 다른 소스 드라이브 IC에 전송한다.The mask signal generator 104 receives internal clocks from the internal clock generator 102. The mask signal generator 104 counts internal clocks and outputs an internal mask signal IMSK (N) synchronized with a rising edge of two clocks selected from among the internal clocks in the same manner as shown in FIG. Also, the mask signal generator 104 counts internal clocks and outputs an external mask signal EMSK (N) using internal clocks whose phases are faster than the internal mask signal IMSK (N). The mask signal generator 104 inputs the internal mask signal IMSK (N) to the comparator 100 and transfers the external mask signal EMSK (N) to the neighboring source drive IC.

위상차 보상기(108)는 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 입력받고 또한, 이웃한 다른 소스 드라이브 IC로부터 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 입력받는다. 외부 마스크 신호(EMSK(N-1), EMSK(N+1))는 내부 마스크 신호(IMSK(N))에 비하여 위상이 빠른 펄스로서 위상차 보상기(108)에 입력된다. 위상차 보상기(108)는 도 13과 같이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))를 비교하여 그 위상차만큼 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 지연시켜 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))의 위상을 동기시킨다. The phase difference compensator 108 receives the internal mask signal IMSK (N) from the mask signal generator 104 and also receives the external mask signals EMSK (N-1), EMSK (N + 1 ). The external mask signals EMSK (N-1) and EMSK (N + 1) are input to the phase difference compensator 108 as pulses having a phase faster than the internal mask signal IMSK (N). The phase difference compensator 108 compares the external mask signals EMSK (N-1) and EMSK (N + 1) with the internal mask signal IMSK (N) (N-1) and EMSK (N + 1)) to synchronize the phases of the external mask signals EMSK (N-1) and EMSK (N + 1) with the internal mask signal IMSK (N).

도 21은 본 발명의 제5 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다.FIG. 21 is a detailed block diagram illustrating a clock recovery circuit of a source drive IC according to a fifth embodiment of the present invention.

도 21을 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104), 위상차 보상기(108) 등을 포함한다. 21, the clock recovery circuit 26 of the Nth source drive IC includes a comparator 100, an internal clock generator 102, a latch clock generator 106, a mask signal generator 104, a phase difference compensator 108, And the like.

마스크 신호 발생기(104)는 래치 클럭 발생기(106)로부터 래치 클럭들을 입력 받는다. 마스크 신호 발생기(104)는 래치 클럭들을 카운트하여 그 래치 클럭들 중에서 미리 선택된 두 개의 클럭들의 라이징 에지와 동기되는 내부 마스크 신호(IMSK(N))를 출력한다. 또한, 마스크 신호 발생기(104)는 래치 클럭들을 카운트하여 내부 마스크 신호(IMSK(N)) 보다 위상이 빠른 내부 클럭들을 이용하여 외부 마스크 신호(EMSK(N))를 출력한다. 마스크 신호 발생기(104)는 내부 마스크 신호(IMSK(N))를 비교기(100)에 입력하고, 외부 마스크 신호(EMSK(N))를 이웃한 다른 소스 드라이브 IC에 전송한다.The mask signal generator 104 receives the latch clocks from the latch clock generator 106. The mask signal generator 104 counts the latch clocks and outputs an internal mask signal IMSK (N) synchronized with rising edges of two clocks selected from among the latch clocks. In addition, the mask signal generator 104 counts the latch clocks and outputs an external mask signal EMSK (N) using internal clocks whose phases are faster than the internal mask signal IMSK (N). The mask signal generator 104 inputs the internal mask signal IMSK (N) to the comparator 100 and transfers the external mask signal EMSK (N) to the neighboring source drive IC.

위상차 보상기(108)는 마스크 신호 발생기(104)로부터 내부 마스크 신호(IMSK(N))를 입력받고 또한, 이웃한 다른 소스 드라이브 IC로부터 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 입력받는다. 외부 마스크 신호(EMSK(N-1), EMSK(N+1))는 내부 마스크 신호(IMSK(N))에 비하여 위상이 빠른 펄스로서 위상차 보상기(108)에 입력된다. 위상차 보상기(108)는 도 13과 같이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))를 비교하여 그 위상차만큼 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 지연시켜 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 내부 마스크 신호(IMSK(N))의 위상을 동기시킨다.The phase difference compensator 108 receives the internal mask signal IMSK (N) from the mask signal generator 104 and also receives the external mask signals EMSK (N-1), EMSK (N + 1 ). The external mask signals EMSK (N-1) and EMSK (N + 1) are input to the phase difference compensator 108 as pulses having a phase faster than the internal mask signal IMSK (N). The phase difference compensator 108 compares the external mask signals EMSK (N-1) and EMSK (N + 1) with the internal mask signal IMSK (N) (N-1) and EMSK (N + 1)) to synchronize the phases of the external mask signals EMSK (N-1) and EMSK (N + 1) with the internal mask signal IMSK (N).

도 22는 본 발명의 제6 실시예에 따른 소스 드라이브 IC의 클럭 복원회로를 상세히 보여 주는 블록도이다. 22 is a detailed block diagram of a clock recovery circuit of a source drive IC according to a sixth embodiment of the present invention.

도 22를 참조하면, N 번째 소스 드라이브 IC의 클럭 복원회로(26)는 비교기(100), 내부 클럭 발생기(102), 래치 클럭 발생기(106), 마스크 신호 발생기(104), 위상차 보상기(108) 등을 포함한다. 22, the clock recovery circuit 26 of the Nth source drive IC includes a comparator 100, an internal clock generator 102, a latch clock generator 106, a mask signal generator 104, a phase difference compensator 108, And the like.

비교기(100)는 도 8 및 도 9와 같이 EPI 클럭(CLK)의 라이징 에지가 내부 마스크 신호(IMSK(N) 또는 외부 마스크 신호(EMSK(N-1), EMSK(N+1))의 펄스폭 기간 내에 존재하면(OK), 현재 입력되는 클럭을 진위의 EPI 클럭(CLK)으로 판단하여 그 EPI 클럭(CLK)을 기준 클럭으로서 내부 클럭 발생기(102)에 입력한다. 이와 동시에 비교기(100)는 락 신호(LOCK)를 하이 로직 레벨(H)로 출력한다.8 and 9, the comparator 100 compares the rising edge of the EPI clock CLK with the pulse of the internal mask signal IMSK (N) or the external mask signals EMSK (N-1) and EMSK (N + 1) The EPI clock CLK is input as the reference clock to the internal clock generator 102. At the same time, the comparator 100 compares the EPI clock CLK with the EPI clock CLK, Outputs the lock signal LOCK to the high logic level (H).

래치 클럭 발생기(106)는 내부 클럭 발생기(102)로부터 내부 클럭들을 입력 받는다. 래치 클럭 발생기(106)는 래치를 이용하여 내부 클럭들을 소정 시간만큼 지연시켜 도 15 또는 도 16과 같은 래치 클럭들을 출력한다.The latch clock generator 106 receives internal clocks from the internal clock generator 102. The latch clock generator 106 delays internal clocks by a predetermined time using a latch and outputs latch clocks as shown in FIG. 15 or FIG.

마스크 신호 발생기(104)는 내부 클럭 발생기(102)로부터 내부 클럭을 입력 받고 또한, 래치 클럭 발생기(106)로부터 래치 클럭들을 입력받는다. 마스크 신호 발생기(104)는 내부 클럭들과 래치 클럭들을 카운트하여 내부 클럭들 중 선택된 하나의 클럭과, 래치 클럭들 중 선택된 하나의 클럭을 이용하여 내부 마스크 신호(IMSK(N))를 출력한다. 또한, 마스크 신호 발생기(104)는 내부 클럭들과 래치 클럭들을 카운트하여 내부 마스크 신호(IMSK) 보다 위상이 빠른 클럭들을 이용하여 외부 마스크 신호(EMSK(N))를 출력한다. 마스크 신호 발생기(104)는 내부 마스크 신호(IMSK(N))를 비교기(100)에 입력하고, 외부 마스크 신호(EMSK(N))를 이웃한 다른 소스 드라이브 IC에 전송한다.The mask signal generator 104 receives the internal clock from the internal clock generator 102 and also receives the latch clocks from the latch clock generator 106. The mask signal generator 104 counts internal clocks and latch clocks, and outputs an internal mask signal IMSK (N) using a selected one of the internal clocks and a selected one of the latch clocks. In addition, the mask signal generator 104 counts internal clocks and latch clocks, and outputs an external mask signal EMSK (N) using clocks having phases that are faster than the internal mask signal IMSK. The mask signal generator 104 inputs the internal mask signal IMSK (N) to the comparator 100 and transfers the external mask signal EMSK (N) to the neighboring source drive IC.

도 23은 비교기(100)의 일 실시예를 상세히 보여 주는 회로도이다. 도 23에 도시된 비교기(100)는 도 8 및 도 9와 같이 내부 마스크 신호(IMSK)의 우선 순위를 높게 설정한 비교 방법을 처리한다. 23 is a circuit diagram showing an embodiment of the comparator 100 in detail. The comparator 100 shown in FIG. 23 handles a comparison method in which the priority of the internal mask signal IMSK is set high as shown in FIG. 8 and FIG.

도 23을 참조하면, 비교기(100)는 제1 비교기(110), 제2 비교기(112), OR 게이트(114) 등을 포함한다. Referring to FIG. 23, the comparator 100 includes a first comparator 110, a second comparator 112, an OR gate 114, and the like.

제1 비교기(110)는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 내부 마스크 신호(IMSK(N))를 비교한다. 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 OR 게이트(114)의 제1 입력단자에 입력한다. 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 불일치하면(NG), 로우 로직 레벨 신호를 OR 게이트(114)의 제1 입력단자에 입력하고 제2 비교기(112)를 인에이블시키기 위한 인에이블 신호를 제2 비교기(112)의 인에이블 단자에 입력한다. The first comparator 110 compares the EPI clock CLK received via the EPI interface with the internal mask signal IMSK (N). The first comparator 110 outputs a high logic level of the EPI clock CLK to the first input terminal of the OR gate 114 when the EPI clock CLK matches the internal mask signal IMSK (N) . The first comparator 110 inputs a low logic level signal to the first input terminal of the OR gate 114 if the EPI clock CLK does not match the internal mask signal IMSK (N) (NG) (112) to the enable terminal of the second comparator (112).

제2 비교기(112)는 제1 비교기(110)로부터 입력되는 인에이블 신호에 의해 인에이블되어 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 비교한다. 제2 비교기(112)에는 위상차 보상기(108)의 출력이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))으로서 입력될 수 있다. The second comparator 112 is enabled by the enable signal input from the first comparator 110 and outputs the EPI clock CLK received through the EPI interface and the external mask signals EMSK (N-1), EMSK (N-1) +1)). The output of the phase difference compensator 108 may be input to the second comparator 112 as the external mask signals EMSK (N-1) and EMSK (N + 1).

제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.The second comparator 112 compares the high logic level of the EPI clock CLK with an OR signal if the EPI clock CLK matches the external mask signals EMSK (N-1) and EMSK (N + 1) To the second input terminal of the gate 114. At the same time, when the EPI clock CLK matches the external mask signals EMSK (N-1) and EMSK (N + 1), the second comparator 112 outputs the lock signal LOCK to the low logic level (L).

제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 로우 로직 레벨 신호를 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 락 신호(LOCK)를 로우 로직 레벨(L)로 반전시킨다.The second comparator 112 outputs a low logic level signal to the OR gate 114 when the EPI clock CLK does not match the external mask signals EMSK (N-1) and EMSK (N + 1) 2 input terminal. At the same time, the second comparator 112 compares the lock signal LOCK with the low logic level (NG) when the EPI clock CLK is not coincident with the external mask signals EMSK (N-1) and EMSK (N + (L).

OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(1120)의 출력을 논리합 연산하여 그 결과를 내부 클럭 발생기(102)에 입력한다. 따라서, OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(112)의 출력 중 어느 하나라도 하이 로직 레벨이면 내부 클럭 발생기(102)의 기준 클럭 입력 단자에 하이 로직 레벨 신호를 입력한다. The OR gate 114 performs an OR operation on the output of the first comparator 110 and the output of the second comparator 1120 and inputs the result to the internal clock generator 102. Accordingly, when either the output of the first comparator 110 or the output of the second comparator 112 is at a high logic level, the OR gate 114 outputs a high logic level signal to the reference clock input terminal of the internal clock generator 102 .

도 24는 비교기(100)의 다른 실시예를 상세히 보여 주는 회로도이다. 도 24에 도시된 비교기(100)는 도 11 및 도 12와 같이 EPI 클럭(CLK)을 내부 마스크 신호(IMSK(N))와 외부 마스크 신호(EMSK(N-1), EMSK(N+1)) 모두와 비교하는 비교 방법을 처리한다. 24 is a circuit diagram showing another embodiment of the comparator 100 in detail. The comparator 100 shown in FIG. 24 compares the EPI clock CLK with the internal mask signal IMSK (N) and external mask signals EMSK (N-1) and EMSK (N + 1) ). &Lt; / RTI >

도 24를 참조하면, 비교기(100)는 제1 비교기(110), 제2 비교기(112), 제1 OR 게이트(114), 제2 OR 게이트(116) 등을 포함한다. Referring to FIG. 24, the comparator 100 includes a first comparator 110, a second comparator 112, a first OR gate 114, a second OR gate 116, and the like.

제1 비교기(110)는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 내부 마스크 신호(IMSK(N))를 비교한다. 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 제1 OR 게이트(114)의 제1 입력단자에 입력한다. 이와 동시에, 제1 비교기(110)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 하이 로직 레벨 신호를 제2 OR 게이트(116)의 제1 입력단자에 입력한다.The first comparator 110 compares the EPI clock CLK received via the EPI interface with the internal mask signal IMSK (N). The first comparator 110 compares the high logic level of the EPI clock CLK with the first logic level of the first OR gate 114 when the EPI clock CLK matches the internal mask signal IMSK (N) Input to the input terminal. At the same time, if the EPI clock CLK matches the external mask signals EMSK (N-1) and EMSK (N + 1), the first comparator 110 outputs a high logic level signal to the second OR gate (116).

제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 불일치하면(NG), 로우 로직 레벨 신호를 제1 OR 게이트(114)의 제1 입력단자에 입력한다. 이와 동시에, 제1 비교기(110)는 EPI 클럭(CLK)이 내부 마스크 신호(IMSK(N))와 불일치하면(NG), 로우 로직 레벨 신호를 제2 OR 게이트(116)의 제1 입력단자에 입력한다.The first comparator 110 inputs a low logic level signal to the first input terminal of the first OR gate 114 if the EPI clock CLK does not match the internal mask signal IMSK (N) (NG). At the same time, the first comparator 110 outputs a low logic level signal to the first input terminal of the second OR gate 116 if the EPI clock CLK does not match the internal mask signal IMSK (N) .

제2 비교기(112)는 EPI 인터페이스를 통해 수신된 EPI 클럭(CLK)과 외부 마스크 신호(EMSK(N-1), EMSK(N+1))를 비교한다. 제2 비교기(112)에는 위상차 보상기(108)의 출력이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))으로서 입력될 수 있다.The second comparator 112 compares the EPI clock CLK received via the EPI interface with the external mask signals EMSK (N-1) and EMSK (N + 1). The output of the phase difference compensator 108 may be input to the second comparator 112 as the external mask signals EMSK (N-1) and EMSK (N + 1).

제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 그 EPI 클럭(CLK)의 하이 로직 레벨을 제1 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 일치하면(OK), 하이 로직 레벨 신호를 제2 OR 게이트(116)의 제2 입력단자에 입력한다. The second comparator 112 compares the high logic level of the EPI clock CLK with the EPI clock CLK if the EPI clock CLK matches the external mask signals EMSK (N-1) and EMSK (N + 1) 1 < / RTI > At the same time, the second comparator 112 outputs a high logic level signal to the second OR gate 106 if the EPI clock CLK matches the external mask signals EMSK (N-1) and EMSK (N + 1) (116).

제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 로우 로직 레벨 신호를 제1 OR 게이트(114)의 제2 입력단자에 입력한다. 이와 동시에, 제2 비교기(112)는 EPI 클럭(CLK)이 외부 마스크 신호(EMSK(N-1), EMSK(N+1))와 불일치하면(NG), 로우 로직 레벨 신호를 제2 OR 게이트(116)의 제2 입력단자에 입력한다. The second comparator 112 outputs a low logic level signal to the first OR gate 114 if the EPI clock CLK does not match the external mask signals EMSK (N-1) and EMSK (N + 1) To the second input terminal of the second input terminal. At the same time, the second comparator 112 outputs a low logic level signal to the second OR gate 106 if the EPI clock CLK does not match the external mask signals EMSK (N-1) and EMSK (N + 1) (116).

제1 OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(1120)의 출력을 논리합 연산하여 그 결과를 내부 클럭 발생기(102)에 입력한다. 따라서, OR 게이트(114)는 제1 비교기(110)의 출력과 제2 비교기(112)의 출력 중 어느 하나라도 하이 로직 레벨이면 내부 클럭 발생기(102)의 기준 클럭 입력 단자에 하이 로직 레벨 신호를 입력한다. The first OR gate 114 performs an OR operation on the output of the first comparator 110 and the output of the second comparator 1120 and inputs the result to the internal clock generator 102. Accordingly, when either the output of the first comparator 110 or the output of the second comparator 112 is at a high logic level, the OR gate 114 outputs a high logic level signal to the reference clock input terminal of the internal clock generator 102 .

제2 OR 게이트(116)는 제1 비교기(110)의 출력과 제2 비교기(1120)의 출력을 논리합 연산하여 그 결과를 락 신호(LOCK)로서 출력한다. 따라서, 제2 OR 게이트(116)는 제1 비교기(110)의 출력과 제2 비교기(112)의 출력 모두가 로우 로직 레벨일 때에만 락 신호(LOCK)를 로우 로직 레벨로 반전시키는 반면, 그 이외의 다른 경우에 락 신호(LOCK)를 하이 로직 레벨로 유지한다. The second OR gate 116 performs an OR operation between the output of the first comparator 110 and the output of the second comparator 1120 and outputs the result as a lock signal LOCK. Thus, the second OR gate 116 inverts the lock signal LOCK to a low logic level only when both the output of the first comparator 110 and the output of the second comparator 112 are at a low logic level, And maintains the lock signal LOCK at a high logic level in other cases.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

TCON : 타이밍 콘트롤러 SIC#1~SIC#4 : 소스 드라이브 IC
GIC : 게이트 드라이브 IC 100 : 비교기
102 : 내부 클럭 발생기 104 : 마스크 신호 발생기
106 : 래치 클럭 발생기 108 : 위상차 보상기TCON: Timing controller SIC # 1 to SIC # 4: Source drive IC
GIC: Gate drive IC 100: Comparator
102: internal clock generator 104: mask signal generator
106: a latch clock generator 108: a phase difference compensator

Claims

A display panel including data lines, gate lines crossing the data lines, and pixels arranged in a matrix;
A timing controller for transmitting an EPI signal including EPI clock, control data, and digital video data through a plurality of data wiring pairs;
And an EPI clock which is serially connected to the timing controller through the pair of data lines and which receives the EPI clock through the pair of data lines, converts the digital video data into a video data voltage, Drive ICs,
Each of the source drive ICs generates an internal mask signal based on the internal clock and an external mask signal to be externally transmitted,
Each of the source drive ICs compares the EPI clock with the internal mask signal and compares the EPI clock with the external mask signal input from another neighboring source drive IC so that the EPI clock is synchronized with the internal mask signal, And outputs a lock signal indicative of whether or not the phase of the internal clock is locked to a logic level of a locked state when the phase of the internal clock coincides with at least one of the mask signals,
Wherein each of the source drive ICs outputs the LOCK signal to an unlocked logic level when the EPI clock is inconsistent with both the internal mask signal and the external mask signal.

The method according to claim 1,
Each of the source drive ICs includes:
A first comparator for comparing the EPI clock with the internal mask signal; And
And a second comparator for comparing the EPI clock and the external mask signal,
The first comparator generates an enable signal when the EPI clock and the internal mask signal do not match,
And the second comparator inverts the lock signal to a logic level of the unlocked state when the EPI clock and the external mask signal do not match.

The method according to claim 1,
Each of the source drive ICs includes:
A first comparator for comparing the EPI clock with the internal mask signal; And
And a second comparator for comparing the EPI clock and the external mask signal,
Logic of the outputs of the first and second comparators to invert the LOCK signal to an unlocked logic level when the EPI clock is inconsistent with both the internal mask signal and the external mask signal / RTI >

The method according to claim 1,
Each of the source drive ICs includes:
And a phase difference compensator for synchronizing the internal mask signal and the external mask signal.

5. The method of claim 4,
Wherein the external mask signal has a phase faster than the internal mask signal.

The method according to claim 4 or 5,
Each of the source drive ICs includes:
And a phase difference compensator for delaying the phase of the external mask signal to synchronize the phase of the external mask signal with the internal mask signal.

EPI signals including EPI clocks, control data, and digital video data, including a display panel including data lines, gate lines crossing the data lines, and pixels arranged in a matrix, And an EPI clock which is serially connected to the timing controller through the data line pair and received through the data line pair, converts the digital video data into a video data voltage, A source drive IC for supplying the source drive ICs to the source driver ICs,
Generating an internal mask signal and an external mask signal to be externally transmitted based on the internal clock in each of the source drive ICs;
Comparing the EPI clock with the internal mask signal at each of the source drive ICs and comparing the EPI clock with the external mask signal input from another neighboring source drive IC;
When the EPI clock coincides with at least one of the internal mask signal and the external mask signal, a LOCK signal indicating whether the phase of the internal clock is fixed from the source drive ICs is set to a logic level of a locked state ; And
And causing the LOCK signal to be output from the source drive ICs to a logic level of an unlocked state when the EPI clock is inconsistent with both the internal mask signal and the external mask signal. A method of driving a device.

8. The method of claim 7,
The step of causing the LOCK signal to be output to a logic level of an unlocked state includes:
Comparing the EPI clock and the external mask signal when the EPI clock and the internal mask signal do not match;
And inverting the lock signal to a logic level of an unlocked state when the EPI clock and the external mask signal do not coincide with each other.

8. The method of claim 7,
Further comprising the step of synchronizing the internal mask signal and the external mask signal.