KR20160081070A - Thin film transistor substrate and liquid crystal display panel having the smae - Google Patents

Thin film transistor substrate and liquid crystal display panel having the smae Download PDF

Info

Publication number
KR20160081070A
KR20160081070A KR1020140194263A KR20140194263A KR20160081070A KR 20160081070 A KR20160081070 A KR 20160081070A KR 1020140194263 A KR1020140194263 A KR 1020140194263A KR 20140194263 A KR20140194263 A KR 20140194263A KR 20160081070 A KR20160081070 A KR 20160081070A
Authority
KR
South Korea
Prior art keywords
pixel
electrode
thin film
film transistor
extension
Prior art date
Application number
KR1020140194263A
Other languages
Korean (ko)
Other versions
KR102264273B1 (en
Inventor
이경언
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020140194263A priority Critical patent/KR102264273B1/en
Publication of KR20160081070A publication Critical patent/KR20160081070A/en
Application granted granted Critical
Publication of KR102264273B1 publication Critical patent/KR102264273B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/13338—Input devices, e.g. touch panels
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133514—Colour filters
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device

Abstract

The present invention relates to a thin film transistor substrate capable of improving transmissivity, and a liquid crystal display panel having the same. According to the present invention, the thin film transistor substrate is electrically connected to any one of pixel electrodes to which a pixel extension electrode is adjacent wherein the pixel extension electrode is located between adjacent pixel electrodes.

Description

박막트랜지스터 기판 및 그를 가지는 액정 표시 패널{THIN FILM TRANSISTOR SUBSTRATE AND LIQUID CRYSTAL DISPLAY PANEL HAVING THE SMAE}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a thin film transistor substrate and a liquid crystal display panel having the thin film transistor substrate.

본 발명은 박막트랜지스터 기판 및 그를 가지는 액정 표시 패널에 관한 것으로, 특히 투과율을 향상시킬 수 있는 박막트랜지스터 기판 및 그를 가지는 액정 표시 패널에 관한 것이다.The present invention relates to a thin film transistor substrate and a liquid crystal display panel having the thin film transistor substrate, and more particularly, to a thin film transistor substrate and a liquid crystal display panel having the thin film transistor substrate.

다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다. The image display device that realizes various information on the screen is a core technology of the information communication age and it is becoming thinner, lighter, more portable and higher performance. Accordingly, a flat panel display device capable of reducing weight and volume, which is a disadvantage of a cathode ray tube (CRT), has attracted attention.

평판형 표시 장치 중 액정 표시 장치는 박막트랜지스터와 접속된 화소 전극과 공통 전극 사이에 형성되는 전계에 의해 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치의 화소 전극들(4,6)은 도 1에 도시된 바와 같이 단락 방지를 위해 소정 간격(d)으로 이격되어 형성된다. 이 화소 전극들(4,6) 사이의 이격 영역에 위치하는 액정들에는 전계가 효율적으로 인가되지 못해 빛이 투과되지 못하므로, 화소 전극들(4,6) 사이의 이격 영역은 블랙매트릭스(2)와 중첩되게 형성된다.Among the flat panel display devices, a liquid crystal display device displays an image by adjusting the light transmittance of the liquid crystal by an electric field formed between the pixel electrode connected to the thin film transistor and the common electrode. As shown in FIG. 1, the pixel electrodes 4 and 6 of the liquid crystal display device are spaced apart from each other by a predetermined distance d in order to prevent a short circuit. Since the electric field is not efficiently applied to the liquid crystal located in the spacing region between the pixel electrodes 4 and 6 and light is not transmitted, the spacing region between the pixel electrodes 4 and 6 is formed in the black matrix 2 .

그러나, 개구율 향상을 위해, 블랙매트릭스(2)의 면적을 줄이게 되면, 도 1에 도시된 바와 같이 인접한 화소 전극들(4,6) 사이의 이격 영역 중 일부는 블랙매트릭스(2)와 중첩되지 못하고, 블랙매트릭스(2) 밖으로 노출된다. 이에 따라, 블랙매트릭스(2) 밖으로 노출된 화소 전극들(4,6) 사이의 이격 영역에서는 액정이 구동되지 못해, 액정을 통한 빛의 투과가 극히 적어서 투과율이 저하되는 문제점이 있다.However, if the area of the black matrix 2 is reduced to improve the aperture ratio, as shown in FIG. 1, some of the spacing regions between adjacent pixel electrodes 4 and 6 may not overlap with the black matrix 2 , And is exposed out of the black matrix 2. Accordingly, the liquid crystal can not be driven in the spacing region between the pixel electrodes 4 and 6 exposed to the outside of the black matrix 2, so that the transmission of light through the liquid crystal is extremely small and the transmittance is lowered.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 투과율을 향상시킬 수 있는 박막트랜지스터 기판 및 그를 가지는 액정 표시 패널을 제공하는 것이다. The present invention has been made to solve the above problems, and it is an object of the present invention to provide a thin film transistor substrate and a liquid crystal display panel having the thin film transistor substrate.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 인접한 화소 전극들 사이에 위치하는 화소 연장 전극이 인접한 화소 전극들 중 어느 하나와 전기적으로 접속된다.In order to achieve the above object, a thin film transistor substrate according to the present invention is electrically connected to one of neighboring pixel electrodes, wherein a pixel extending electrode positioned between adjacent pixel electrodes is connected to one of adjacent pixel electrodes.

본 발명에 따른 박막트랜지스터 기판에서는 게이트 라인 및 데이터 라인 중 적어도 어느 하나의 신호 라인을 사이에 두고 인접한 화소 전극들 사이에 화소 연장 전극이 형성된다. 이에 따라, 본 발명에서는 화소 연장 전극과 공통 전극 사이에 형성되는 전계에 의해 신호 라인을 사이에 두고 인접한 화소 전극들 사이의 이격 영역에서 액정이 구동되므로, 그 이격 영역에서 광이 투과되어 투과율이 향상된다. 또한, 인접한 화소 전극들 각각과, 화소 연장 전극이 다른 평면 상에 위치하므로 이격마진을 고려하지 않아도 단락을 방지할 수 있다. 뿐만 아니라, 투과율 향상으로 인해, 본 발명은 종래와 동일 휘도 구현시 구동 전압을 낮출 수 있어 소비전력을 절감할 수 있다.In the thin film transistor substrate according to the present invention, a pixel extension electrode is formed between adjacent pixel electrodes with at least one of the gate lines and the data lines interposed therebetween. Accordingly, in the present invention, since the liquid crystal is driven in the spacing region between the adjacent pixel electrodes with the signal line therebetween by the electric field formed between the pixel extension electrode and the common electrode, light is transmitted through the spacing region, do. In addition, since each of the adjacent pixel electrodes and the pixel extending electrode are located on different planes, a short circuit can be prevented without considering a separation margin. In addition, due to the enhancement of the transmittance, the present invention can lower the driving voltage when the same luminance as the conventional one is realized, thereby reducing power consumption.

도 1은 종래 박막트랜지스터 기판의 화소 전극 및 블랙매트릭스를 나타내는 평면도이다.
도 2는 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 3은 도 2에서 선"Ⅰ-Ⅰ'"과, 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 4a 및 도 4b는 본 발명의 제2 실시 예에 박막트랜지스터 기판을 나타내는 단면도이다.
도 5는 본 발명의 제3 실시 예에 박막트랜지스터 기판을 나타내는 단면도이다.
도 6은 본 발명의 제4 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 7은 도 6에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.
도 8은 종래와 본 발명에 따른 박막트랜지스터 기판을 가지는 액정 표시 패널의 투과율을 비교 설명하기 위한 도면이다.
도 9a 내지 도 9g는 도 3에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다.1 is a plan view showing a pixel electrode and a black matrix of a conventional thin film transistor substrate.
2 is a plan view showing a thin film transistor substrate according to a first embodiment of the present invention.
3 is a sectional view showing a thin film transistor substrate taken along the line "I-I" in Fig. 2 and the line "II-II"".
4A and 4B are cross-sectional views illustrating a thin film transistor substrate according to a second embodiment of the present invention.
5 is a cross-sectional view showing a thin film transistor substrate according to a third embodiment of the present invention.
6 is a plan view showing a thin film transistor substrate according to a fourth embodiment of the present invention.
7 is a cross-sectional view showing a thin film transistor substrate taken along the line "III-III" in Fig.
8 is a view for comparing transmittance of a conventional liquid crystal display panel having a thin film transistor substrate according to the present invention.
9A to 9G are cross-sectional views illustrating a method of manufacturing the TFT substrate shown in FIG.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 3은 도 2에서 선"Ⅰ-Ⅰ'"과, 선"Ⅱ-Ⅱ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.FIG. 2 is a plan view showing a thin film transistor substrate according to the present invention, and FIG. 3 is a cross-sectional view showing a thin film transistor substrate taken along lines "I-I" and "II-II '" in FIG.

도 2 및 도 3에 도시된 박막트랜지스터 기판은 게이트 라인(102), 데이터 라인(104), 박막트랜지스터, 화소 전극(122), 공통 전극(136) 및 화소 연장 전극(150)을 구비한다.2 and 3 includes a gate line 102, a data line 104, a thin film transistor, a pixel electrode 122, a common electrode 136, and a pixel extension electrode 150.

게이트 라인(102) 및 데이터 라인(104)은 층간 절연막(116)을 사이에 두고 교차하여 각 화소 영역을 정의한다. 게이트 라인(102)은 각 화소 영역의 박막트랜지스터의 게이트 전극(106A,106B)에 스캔 신호를, 데이터 라인(104)은 각 화소 영역의 박막트랜지스터의 소스 전극(108)에 데이터 신호를 공급한다. The gate line 102 and the data line 104 intersect each other with the interlayer insulating film 116 therebetween to define respective pixel regions. The gate line 102 supplies a scan signal to the gate electrodes 106A and 106B of the thin film transistor in each pixel region and the data line 104 supplies a data signal to the source electrode 108 of the thin film transistor in each pixel region.

박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106A,106B), 소스 전극(108), 드레인 전극(110) 및 액티브층(114)을 구비한다.The thin film transistor causes the data signal of the data line 104 to be charged and held in the pixel electrode 122 in response to the scan signal of the gate line 102. To this end, the thin film transistor has gate electrodes 106A and 106B, a source electrode 108, a drain electrode 110 and an active layer 114. [

게이트 전극(106A,106B)은 게이트 라인(102)의 일부 영역인 다수개의 게이트 전극을 구비한다. 본 발명에서는 2개의 게이트 전극, 즉 제1 및 제2 게이트 전극(106A,106B)을 구비하는 것을 예로 들어 설명하기로 한다.The gate electrodes 106A and 106B have a plurality of gate electrodes which are a part of the gate line 102. [ In the present invention, two gate electrodes, that is, first and second gate electrodes 106A and 106B will be described as an example.

제1 게이트 전극(106A)은 액티브층의 제1 채널 영역(114A)과 중첩되며, 제2 게이트 전극(106B)은 액티브층의 제2 채널 영역(114B)과 중첩된다. 이러한 제1 및 제2 게이트 전극(106A,106B)은 직렬로 형성되므로 소스 영역 및 드레인 영역(114S,114D) 사이에는 제1 및 제2 채널 영역(114A,114B)이 형성된다. 이에 따라, 박막트랜지스터의 채널 영역(114A,114B)의 전체 길이가 길어지므로, 소스 영역(114S)과 접속된 소스 전극(108)과, 드레인 영역(114D)과 접속된 드레인 전극(110) 사이의 저항이 커진다. 이에 따라, 다수개의 게이트 전극(즉, 다수개의 채널 영역)을 가지는 박막트랜지스터의 턴 오프시 오프 전류를 낮출 수 있다.The first gate electrode 106A overlaps the first channel region 114A of the active layer and the second gate electrode 106B overlaps the second channel region 114B of the active layer. Since the first and second gate electrodes 106A and 106B are formed in series, the first and second channel regions 114A and 114B are formed between the source region and the drain region 114S and 114D. As a result, the total length of the channel regions 114A and 114B of the thin film transistor becomes longer, so that the distance between the source electrode 108 connected to the source region 114S and the drain electrode 110 connected to the drain region 114D The resistance increases. Accordingly, the off current can be lowered when the thin film transistor having a plurality of gate electrodes (i.e., a plurality of channel regions) is turned off.

소스 전극(108)은 데이터 라인(104)에서 액티브층의 소스 영역(114S)과 중첩되는 데이터 라인(104)의 일부 영역으로서, 층간 절연막(116)을 관통하는 소스 컨택홀(124S)를 통해 액티브층의 소스 영역(114S)과 접속된다.The source electrode 108 is a part of the data line 104 overlapping with the source region 114S of the active layer in the data line 104 and is electrically connected to the active layer through the source contact hole 124S penetrating the interlayer insulating film 116. [ Layer source region 114S.

드레인 전극(110)은 소스 전극(108)과 마주하며, 층간 절연막(116) 및 게이트 절연막(112)을 관통하는 드레인 컨택홀(124D)을 통해 액티브층의 드레인 영역(114D)과 접속된다. 또한, 드레인 전극(110)은 제1 화소 컨택홀(120)을 통해 화소 전극(122)과 접속된다.The drain electrode 110 faces the source electrode 108 and is connected to the drain region 114D of the active layer through the interlayer insulating film 116 and the drain contact hole 124D penetrating the gate insulating film 112. [ The drain electrode 110 is connected to the pixel electrode 122 through the first pixel contact hole 120.

액티브층(114)은 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성한다. 이 액티브층(114)은 도 2에 도시된 바와 같이 버퍼막(126) 상에 "U"자 또는 역"U"자 형태로 형성되거나, 다른 형태로도 형성가능하다. 액티브층(114)은 제1 및 제2 채널 영역(114A,114B), 공통 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)를 구비한다.The active layer 114 forms a channel between the source electrode 108 and the drain electrode 110. The active layer 114 may be formed in the form of a "U" character or an inverted "U" character on the buffer film 126 as shown in FIG. 2, or may be formed in other forms. The active layer 114 includes first and second channel regions 114A and 114B, a common region 114C, a source region 114S, and a drain region 114D.

제1 채널 영역(114A)은 게이트 절연막(112)을 사이에 두고 제1 게이트 전극(106A)과 중첩되며, 제2 채널 영역(114B)은 게이트 절연막(112)을 사이에 두고 제2 게이트 전극(106B)과 중첩된다. 공통 영역(114C)은 제1 및 제2 채널 영역(114A,114B) 사이에 형성되며, n형 또는 p형 불순물이 주입된다. 소스 영역(114S)은 n형 또는 p형 불순물이 주입되며, 소스 컨택홀(124S)를 통해 데이터 라인(104)의 일부인 소스 전극(108)과 접속된다. 드레인 영역(114D)은 n형 또는 p형 불순물이 주입되며, 드레인 컨택홀(124D)을 통해 드레인 전극(110)과 접속된다. 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에는 서로 동일하거나 다른 불순물이 서로 동일한 농도 또는 다른 농도로 주입될 수 있다. 다만, 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에 서로 동일한 불순물이 동일한 농도로 주입되는 경우, 마스크 공정 수 증가를 방지할 수 있다.The first channel region 114A overlaps the first gate electrode 106A with the gate insulating film 112 interposed therebetween and the second channel region 114B overlaps the second gate electrode 106A with the gate insulating film 112 interposed therebetween. 106B. A common region 114C is formed between the first and second channel regions 114A and 114B, and an n-type or p-type impurity is implanted. The source region 114S is implanted with n-type or p-type impurity and is connected to the source electrode 108 which is a part of the data line 104 through the source contact hole 124S. The drain region 114D is implanted with an n-type or p-type impurity, and is connected to the drain electrode 110 through the drain contact hole 124D. The same or different impurities may be implanted into the source region 114S, the drain region 114D, and the common region 114C at the same or different concentrations with respect to each other. However, when the same impurity is implanted into the source region 114S, the drain region 114D, and the common region 114C at the same concentration, an increase in the number of mask processes can be prevented.

버퍼막(126)은 유리 또는 폴리이미드(PI) 등과 같은 플라스틱 수지로 형성된 기판(101) 상에 산화 실리콘 또는 질화 실리콘으로 단층 또는 복층 구조로 형성된다. 이 버퍼막(126)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나 결정화시 열의 전달 속도를 조절함으로써, 액티브층(114)의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다. The buffer film 126 is formed as a single layer or a multilayer structure of silicon oxide or silicon nitride on a substrate 101 formed of a plastic resin such as glass or polyimide (PI) or the like. The buffer layer 126 serves to prevent the diffusion of moisture or impurities generated in the substrate 101 and to control the transfer rate of heat during crystallization so that the crystallization of the active layer 114 can be performed well.

제1 및 제2 보호막(118,128)은 외부로부터의 수분 유입을 차단하여 박막트랜지스터를 보호한다. 이러한 제1 및 제2 보호막(118,128) 각각은 무기 절연 물질 또는 유기 절연 물질로 형성된다. The first and second protective films 118 and 128 block the inflow of moisture from the outside to protect the thin film transistor. Each of the first and second protective films 118 and 128 is formed of an inorganic insulating material or an organic insulating material.

제1 보호막(118)은 박막트랜지스터에 의해 형성된 단차를 평탄화하도록 유기 절연 물질로 형성되어 고해상도를 구현할 수 있도록 한다. 또한, 제1 보호막(118)은 박막트랜지스터 및 데이터 라인(104) 상에 형성되어 박막트랜지스터 및 데이터 라인(104) 각각과, 공통 전극(136) 사이를 절연한다. The first passivation layer 118 is formed of an organic insulating material so as to planarize a step formed by the thin film transistor, thereby realizing a high resolution. The first protective film 118 is formed on the thin film transistor and the data line 104 to insulate the thin film transistor and the data line 104 from each other and the common electrode 136.

제2 보호막(128)은 화소 전극(122) 및 공통 전극(136) 사이에 형성되어 화소 전극(122)과 공통 전극(136) 사이를 절연한다.The second protective film 128 is formed between the pixel electrode 122 and the common electrode 136 to isolate the pixel electrode 122 from the common electrode 136.

화소 전극(122)은 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 각 화소 영역의 제2 보호막(128) 상에 형성된다. 이 화소 전극(122)은 게이트 라인(102)과 중첩되는 화소 연결부(122B)와, 화소 연결부(122B)로부터 화소 영역으로 연장되는 핑거형상의 다수의 화소 핑거부(122A)를 구비한다. The pixel electrode 122 is formed on the second protective film 128 of each pixel region provided at the intersection of the gate line 102 and the data line 104. The pixel electrode 122 includes a pixel connection portion 122B overlapping the gate line 102 and a plurality of finger-shaped pixel fingers 122A extending from the pixel connection portion 122B to the pixel region.

또한, 화소 전극(122)은 제1 화소 컨택홀(120)을 통해 노출된 드레인 전극(110)과 전기적으로 접속되며, 제2 화소 컨택홀(152)을 통해 노출된 화소 연장 전극(150)과 전기적으로 접속된다. 여기서, 제1 화소 컨택홀(120)은 제1 및 제2 보호막(118, 128)을 관통하여 드레인 전극(110)을 노출시키도록 형성되며, 제2 화소 컨택홀(152)은 제1 및 제2 보호막(118, 128)을 관통하여 화소 연장 전극(150)을 노출시키도록 형성된다.The pixel electrode 122 is electrically connected to the drain electrode 110 exposed through the first pixel contact hole 120 and is electrically connected to the pixel electrode 150 exposed through the second pixel contact hole 152, And is electrically connected. The first pixel contact hole 120 is formed to expose the drain electrode 110 through the first and second passivation layers 118 and 128 while the second pixel contact hole 152 is formed to expose the drain electrode 110 through the first and second passivation layers 118 and 128. [ 2 protective films 118 and 128 to expose the pixel extending electrodes 150. [

공통 전극(136)은 제1 및 제2 화소 컨택홀(120,152) 각각과 중첩되는 영역에서 제1 및 제2 화소 컨택홀(120,152) 각각보다 면적이 큰 공통 개구부(134)를 가지도록 형성된다. 이러한 공통 전극(136)은 공통 개구부(134)를 제외한 나머지 영역의 제1 보호막(118) 상에서 형성된다. 이에 따라, 공통 전극(136)은 별도의 공통 라인 없이 인접한 화소 영역의 공통 전극(136)과 일체화되어 전기적으로 연결된다. 그리고, 공통 전극(136)은 각 화소 영역에서 제2 보호막(128)을 사이에 두고 화소 전극(122)과 중첩되어 프린지 전계를 형성한다. 이에 따라, 공통 전압이 공급된 공통 전극(136)은 박막 트랜지스터를 통해 화소 전압 신호가 공급되는 화소 전극(122)과 프린지 전계를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.The common electrode 136 is formed to have a common opening 134 having an area larger than that of each of the first and second pixel contact holes 120 and 152 in a region overlapping the first and second pixel contact holes 120 and 152, respectively. This common electrode 136 is formed on the first protective film 118 in regions other than the common opening portion 134. Thus, the common electrode 136 is electrically connected to the common electrode 136 of the adjacent pixel region in an integrated manner without a separate common line. The common electrode 136 overlaps the pixel electrode 122 with the second protective film 128 therebetween to form a fringe field in each pixel region. Accordingly, the common electrode 136, to which the common voltage is supplied, forms a fringe electric field with the pixel electrode 122 to which the pixel voltage signal is supplied through the thin film transistor, so that the liquid crystal molecules arranged between the thin film transistor substrate and the color filter substrate It is rotated by anisotropy. The transmittance of light passing through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby realizing the gradation.

화소 연장 전극(150)은 게이트 라인(102)을 사이에 두고 상하로 인접한 상부 화소 영역(PXL_U) 및 하부 화소 영역(PXL_D) 각각에 위치하는 화소 전극들(122) 사이에 형성된다. 이 때, 화소 연장 전극(150)은 상하로 인접한 화소 전극들(122)과 다른 평면 상에 위치한다. 즉, 화소 연장 전극(150)은 데이터 라인(104)과 동일층에 동일 재질로 형성된다. 구체적으로, 화소 연장 전극(150)은 층간 절연막(116) 상에 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같은 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된 소스/드레인 금속층으로 형성된다.The pixel extension electrode 150 is formed between the pixel electrodes 122 located in the upper pixel region PXL_U and the lower pixel region PXL_D which are vertically adjacent to each other with the gate line 102 therebetween. At this time, the pixel extension electrode 150 is located on a different plane from the pixel electrodes 122 which are vertically adjacent to each other. That is, the pixel extending electrode 150 is formed of the same material as the data line 104 in the same layer. Specifically, the pixel extending electrode 150 may be formed by using a single layer of a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof on the interlayer insulating film 116, Drain metal layer used.

화소 연장 전극(150)은 화소 연결부(122B)와 중첩되는 연장 연결부(150B)와, 연장 연결부(150B)로부터 인접한 화소 영역으로 연장되며 핑거형상의 다수의 연장 핑거부(150A)를 구비한다. The pixel extension electrode 150 includes an extension connection portion 150B overlapping the pixel connection portion 122B and a plurality of finger extension fingers 150A extending from the extension connection portion 150B to an adjacent pixel region.

화소 연장 전극(150)의 연장 연결부(150B)는 제2 화소 컨택홀(152)을 통해 각 화소 영역의 화소 전극(122)과 접속되므로, 화소 연장 전극(150)은 화소 전극(122)에 공급되는 화소 전압 신호와 등전위를 이루게 된다. The extended connection portion 150B of the pixel extending electrode 150 is connected to the pixel electrode 122 of each pixel region through the second pixel contact hole 152 so that the pixel extending electrode 150 is supplied to the pixel electrode 122 The pixel voltage signal becomes equal to the pixel voltage signal.

화소 연장 전극(150)의 연장 핑거부(150A)는 게이트 라인(102)을 가로 질러 각 화소 영역의 화소 전극(122)에서부터 인접한 화소 영역으로 연장된다. 즉, 화소 연장 전극(150)의 연장 핑거부(150A)는 게이트 라인(102)을 사이에 두고 상하로 인접한 화소 전극들(122) 사이의 이격 영역에 형성된다. 이에 따라, 화소 연장 전극(150)의 연장 핑거부(150A)는 상하로 인접한 화소 전극들(122) 사이의 이격 영역에서 공통 전극(136)과 프린지 전계를 형성하게 된다. 이 프린지 전계에 의해 화소 연장 전극(150)들의 연장 핑거부(150A)들 사이의 슬릿 영역(SA)에 위치하는 액정들이 구동되므로 광이 투과되어 투과율이 향상된다.The extension finger 150A of the pixel extension electrode 150 extends from the pixel electrode 122 of each pixel region to the adjacent pixel region across the gate line 102. [ That is, the extension finger 150A of the pixel extension electrode 150 is formed in the spacing region between the pixel electrodes 122 adjacent to the upper and lower sides with the gate line 102 interposed therebetween. Accordingly, the extension finger 150A of the pixel extension electrode 150 forms a fringe electric field with the common electrode 136 in the spaced-apart regions between the adjacent pixel electrodes 122. Since the liquid crystals located in the slit region SA between the extended fingers 150A of the pixel extension electrodes 150 are driven by the fringe electric field, the light is transmitted and the transmittance is improved.

또한, 연장 핑거부(150A)와, 그 연장 핑거부(150A)와 인접한 하부 화소 영역(PXL_D)의 화소 핑거부(122A)는 연장 연결부(150B)를 기준으로 상부 화소 영역(PXL_U)의 화소 핑거부(122A)와 대칭되면서 경사진 사선 방향으로 형성된다. 이에 따라, 공통 전극(136)과 화소 전극(122) 사이에 형성된 프린지 전계에 의해 액정 분자들이 연장 연결부(150B) 및 화소 연결부(122B)를 기준으로 대칭적으로 배열됨으로써 멀티-도메인을 형성할 수 있어 시야각을 향상시킬 수 있다. The extended finger 150A and the pixel fingerprint 122A of the lower pixel area PXL_D adjacent to the extended finger 150A are connected to each other by pixel ping of the upper pixel area PXL_U Is symmetric with the rejection 122A and is formed in an inclined oblique direction. Accordingly, the liquid crystal molecules are symmetrically arranged with respect to the extended connection portion 150B and the pixel connection portion 122B by the fringing electric field formed between the common electrode 136 and the pixel electrode 122, So that the viewing angle can be improved.

도 4a 및 도 4b는 본 발명의 제2 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.4A and 4B are cross-sectional views illustrating a thin film transistor substrate according to a second embodiment of the present invention.

도 4a 및 도 4b에 도시된 박막트랜지스터 기판은 도 3에 도시된 박막트랜지스터 기판과 대비하여 터치 센싱 라인(160)을 구비하고, 화소 연장 전극(150)이 터치 센싱 라인(160)과 동일 재질로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.The thin film transistor substrate shown in FIGS. 4A and 4B has a touch sensing line 160 as compared with the thin film transistor substrate shown in FIG. 3, and the pixel extending electrode 150 has the same material as the touch sensing line 160 Except that they are formed. Accordingly, detailed description of the same constituent elements will be omitted.

도 4a 및 도 4b에 도시된 터치 센싱 라인(160)은 공통 전극들(136)과 연결되어 터치 센싱 기간에 공통 전극(136)이 터치 센싱 전극으로 이용될 수 있도록 한다. 즉, 터치 센싱 기간 동안에 터치 센싱 라인(160)에 의해 접속된 각 화소 영역의 공통 전극들(136)을 터치 센싱 전극으로 구동시켜 사용자의 터치에 따른 정전 용량의 변화를 감지한다. 그리고, 사용자의 터치에 따른 터치 정전 용량과 기준 정전 용량을 비교하여 터치 위치를 검출한다.The touch sensing line 160 shown in FIGS. 4A and 4B is connected to the common electrodes 136 so that the common electrode 136 can be used as a touch sensing electrode during a touch sensing period. That is, during the touch sensing period, the common electrodes 136 of the pixel regions connected by the touch sensing line 160 are driven by the touch sensing electrodes to sense a change in the capacitance due to the user's touch. Then, the touch position is detected by comparing the touch capacitance according to the user's touch with the reference capacitance.

화소 연장 전극(150)은 터치 센싱 라인(160)과 동일 재질로 형성된다. 구체적으로, 화소 연장 전극(150)은 제1 보호막(118) 상에 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같은 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된 터치 금속층으로 형성된다.The pixel extension electrode 150 is formed of the same material as the touch sensing line 160. Specifically, the pixel extending electrode 150 may be formed by using a single layer of a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof on the first protective layer 118, As shown in Fig.

화소 연장 전극(150)은 제2 화소 컨택홀(152)을 통해 각 화소 영역의 화소 전극(122)과 접속되므로, 화소 연장 전극(150)은 화소 전극(122)에 공급되는 화소 전압 신호와 등전위를 이루게 된다. The pixel extending electrode 150 is connected to the pixel electrode 122 of each pixel region through the second pixel contact hole 152 so that the pixel extending electrode 150 is connected to the pixel voltage signal supplied to the pixel electrode 122, .

이에 따라, 화소 연장 전극(150)은 상하로 인접한 화소 전극들(122) 사이의 이격 영역에서 공통 전극(136)과 프린지 전계 또는 수평전계를 형성하게 된다. 그 전계에 의해 화소 연장 전극(150)들의 연장 핑거부(150A)들 사이의 슬릿 영역(SA)의 액정들이 구동되어 슬릿 영역(SA)에서 광이 투과되므로 투과율이 향상된다.Accordingly, the pixel extension electrode 150 forms a fringe electric field or a horizontal electric field with the common electrode 136 in the spaced-apart regions between the vertically adjacent pixel electrodes 122. The liquid crystal of the slit area SA between the extended fingers 150A of the pixel extension electrodes 150 is driven by the electric field to transmit light in the slit area SA, so that the transmittance is improved.

한편, 터치 센싱 라인(160)은 도 4a에 도시된 바와 같이 제3 보호막(148)을 관통하는 터치 컨택홀(138)을 통해 공통 전극(136)과 전기적으로 접속된다. 이 경우, 화소 연장 전극(150)은 터치 센싱 라인(160)과 동일 평면, 즉 제1 보호막(118) 상에 동일 재질로 형성되므로 화소 연장 전극(150)은 공통 전극(136)과 프린지 전계를 형성한다. 이 때, 터치 센싱 라인(160) 및 화소 연장 전극(150)은 하나의 마스크 공정을 통해 동시에 형성가능하다.4A, the touch sensing line 160 is electrically connected to the common electrode 136 through the touch contact hole 138 passing through the third protective layer 148. [ In this case, since the pixel extension electrode 150 is formed on the same plane as the touch sensing line 160, that is, on the first protection layer 118, the pixel extension electrode 150 is formed of the common electrode 136 and the fringing field . At this time, the touch sensing line 160 and the pixel extending electrode 150 can be simultaneously formed through one mask process.

이외에도 터치 센싱 라인(160)은 도 4b에 도시된 바와 같이 터치 컨택홀 없이 공통 전극(136)과 직접 전기적으로 접속된다. 이 경우, 화소 연장 전극(150)은 터치 센싱 라인(160)과 직접 접속된 공통 전극(136)과 동일 평면 상에서 터치 센싱 라인(160)과 동일 재질로 형성되므로, 화소 연장 전극(150)은 공통 전극(136)과 수평 전계를 형성한다. 이 때, 화소 연장 전극(150), 터치 센싱 라인(160) 및 공통 전극(136)은 하나의 마스크 공정을 통해 동시에 형성가능하다.In addition, the touch sensing line 160 is directly electrically connected to the common electrode 136 without a touch contact hole as shown in FIG. 4B. In this case, since the pixel extension electrode 150 is formed of the same material as the touch sensing line 160 on the same plane as the common electrode 136 directly connected to the touch sensing line 160, Thereby forming a horizontal electric field with the electrode 136. At this time, the pixel extending electrode 150, the touch sensing line 160, and the common electrode 136 can be simultaneously formed through a single mask process.

한편, 도 4a 및 도 4b에 도시된 터치 센싱 라인(160)을 가지는 박막트랜지스터 기판에서는 화소 연장 전극(150)이 터치 센싱 라인(160)과 동일 재질로 형성되는 것을 예로 들어 설명하였지만, 이외에도 화소 연장 전극(150)은 데이터 라인(104)과 동일 평면(즉, 층간 절연막(116)) 상에 동일 재질로 형성될 수도 있다.In the thin film transistor substrate having the touch sensing line 160 shown in FIGS. 4A and 4B, the pixel extending electrode 150 is formed of the same material as that of the touch sensing line 160. However, The electrode 150 may be formed of the same material on the same plane as the data line 104 (i.e., the interlayer insulating film 116).

도 5는 본 발명의 제3 실시 예에 따른 박막트랜지스터 기판을 나타내는 단면도이다.5 is a cross-sectional view illustrating a thin film transistor substrate according to a third embodiment of the present invention.

도 5에 도시된 박막트랜지스터 기판은 도 3에 도시된 박막트랜지스터 기판과 대비하여, 데이터 라인(104), 소스 및 드레인 전극(108,110)이 투명한 제1 도전층(162a)을 포함하는 다층 구조로 형성되고, 화소 연장 전극(150)이 투명한 제1 도전층(162a)으로 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.The thin film transistor substrate shown in FIG. 5 is formed in a multi-layered structure including a first conductive layer 162a that is transparent to the data line 104, the source and drain electrodes 108 and 110, And the pixel extension electrode 150 is formed of a transparent first conductive layer 162a. Accordingly, detailed description of the same constituent elements will be omitted.

데이터 라인(104), 소스 및 드레인 전극(108,110)을 포함하는 데이터 패턴군은 층간 절연막(116) 상에 형성된 투명한 제1 도전층(162a)과, 그 제1 도전층(162a) 상에 배치되며 제1 도전층(162a)보다 도전성이 좋은 제2 도전층(162b)으로 이루어진 다층 구조로 형성된다. 여기서, 제1 도전층(162a)은 화소 전극(122)과 동일한 ITO등과 같은 투명 금속층으로 형성되며, 제2 도전층(162b)은 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같은 불투명 금속층으로 형성된다.The data pattern group including the data line 104 and the source and drain electrodes 108 and 110 is disposed on the transparent first conductive layer 162a formed on the interlayer insulating film 116 and on the first conductive layer 162a And a second conductive layer 162b having better conductivity than the first conductive layer 162a. The first conductive layer 162a is formed of a transparent metal layer such as ITO or the like and the second conductive layer 162b is formed of Mo, Ti, Cu, AlNd, Al, Cr, Is formed of the same opaque metal layer.

화소 연장 전극(150)은 층간 절연막(116) 상에 투명한 제1 도전층(162a)으로 이루어진 단층 구조로 형성된다. 투명한 제1 도전층(162a)으로 형성된 화소 연장 전극(150)은 불투명 재질로 형성되는 경우보다 투과율이 더욱 향상된다. 즉, 화소 전압 신호가 공급되는 화소 연장 전극(150)과, 공통 전극(136) 사이에 프린지 전계가 형성되면, 그 프린지 전계에 의해 화소 연장 전극(150)들의 연장 핑거부(150A)들 사이의 슬릿 영역(SA) 뿐만 아니라, 투명한 화소 연장 전극(150)에 위치하는 액정들이 구동된다. 이에 따라, 슬릿 영역(SA) 뿐만 아니라 투명한 화소 연장 전극(150) 상에서 광이 투과되어 투과율이 더욱 향상된다.The pixel extension electrode 150 is formed in a single-layer structure made of a transparent first conductive layer 162a on the interlayer insulating film 116. [ The transmissivity of the pixel extending electrode 150 formed of the transparent first conductive layer 162a is further improved as compared with the case where the pixel extending electrode 150 is formed of an opaque material. That is, when a fringing electric field is formed between the pixel extension electrode 150 to which the pixel voltage signal is supplied and the common electrode 136, the fringing electric field is applied between the extension electrodes 150A of the pixel extension electrodes 150 The liquid crystals located in the transparent pixel extension electrode 150 as well as the slit region SA are driven. As a result, light is transmitted through not only the slit region SA but also the transparent pixel extension electrode 150, and the transmittance is further improved.

한편, 도 5에 도시된 바와 같이 투명한 제1 도전층(162a)으로 형성된 화소 연장 전극(150)과, 제1 및 제2 도전층(162a,162b)이 적층된 데이터 패턴군은 슬릿 마스크 또는 반투과 마스크를 이용한 한 번의 마스크 공정을 통해 동시에 형성되거나, 각각의 마스크 공정을 통해 개별적으로 형성될 수도 있다. 5, the data pattern group in which the pixel extension electrode 150 formed of the transparent first conductive layer 162a and the first and second conductive layers 162a and 162b are stacked may be a slit mask or a half May be formed simultaneously through one mask process using a transmission mask, or may be formed individually through each mask process.

이외에도, 화소 연장 전극(150)은 투명한 제1 도전층(162a)으로 형성되고, 데이터 패턴군은 불투명한 제2 도전층(162b)으로 형성될 수도 있다. 이 경우, 화소 연장 전극(162a) 및 데이터 패턴군은 각각의 마스크 공정을 통해 개별적으로 형성된다.In addition, the pixel extension electrode 150 may be formed of a transparent first conductive layer 162a, and the data pattern group may be formed of an opaque second conductive layer 162b. In this case, the pixel extending electrode 162a and the data pattern group are individually formed through respective mask processes.

도 6은 본 발명의 제4 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 7은 도 6에서 선"Ⅲ-Ⅲ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.FIG. 6 is a plan view showing a thin film transistor substrate according to a fourth embodiment of the present invention, and FIG. 7 is a cross-sectional view illustrating a thin film transistor substrate taken along line III-III 'in FIG.

도 6 및 도 7에 도시된 박막트랜지스터 기판은 도 2 및 도 3에 도시된 박막트랜지스터 기판과 대비하여, 화소 연장 전극(150)이 데이터 라인(104)을 사이에 두고 좌우로 인접한 화소 전극들(122) 사이에 형성되는 것을 제외하고는 동일한 구성요소를 구비한다. 이에 따라, 동일한 구성요소에 대한 상세한 설명은 생략하기로 한다.The thin film transistor substrate shown in FIGS. 6 and 7 is different from the thin film transistor substrate shown in FIGS. 2 and 3 in that a pixel extension electrode 150 is provided on the left and right adjacent pixel electrodes 122 of the first embodiment. Accordingly, detailed description of the same constituent elements will be omitted.

도 6 및 도 7에 도시된 화소 전극(122)은 데이터 라인(104)을 기준으로 대칭되면서 경사진 사선 방향으로 형성된다. 이 화소 전극(122)은 데이터 라인(104)과 중첩되는 화소 연결부(122B)와, 화소 연결부(122B)에서 연장된 화소 핑거부(122A)를 구비한다.The pixel electrodes 122 shown in FIGS. 6 and 7 are symmetric with respect to the data lines 104 and are formed in an inclined oblique direction. The pixel electrode 122 includes a pixel connection portion 122B overlapping the data line 104 and a pixel fingerprint 122A extending from the pixel connection portion 122B.

화소 연장 전극(150)은 데이터 라인(104)을 사이에 두고 좌우로 인접한 화소 전극들(122) 사이에 형성된다. 이 화소 연장 전극(150)은 화소 연결부(122B)와 중첩되는 연장 연결부(150B)와, 연장 연결부(150B)에서 연장된 연장 핑거부(150A)를 구비한다. 이 때, 연장 핑거부(150A)는 연장 연결부(150B)를 기준으로 화소 핑거부(122A)와 대칭되면서 경사진 사선 방향으로 형성된다. 이에 따라, 공통 전극(136)과 화소 전극(122) 사이에 형성된 프린지 전계에 의해 액정 분자들이 연장 연결부(150B) 및 화소 연결부(122B)를 기준으로 대칭적으로 배열됨으로써 멀티-도메인을 형성할 수 있어 시야각을 향상시킬 수 있다. The pixel extension electrode 150 is formed between the pixel electrodes 122 adjacent to the left and right through the data line 104. The pixel extension electrode 150 includes an extension connection part 150B overlapping the pixel connection part 122B and an extension finger 150A extending from the extension connection part 150B. At this time, the extended fingers 150A are symmetrical to the pixel fingers 122A with respect to the extended connection portion 150B, and are formed in an inclined oblique direction. Accordingly, the liquid crystal molecules are symmetrically arranged with respect to the extended connection portion 150B and the pixel connection portion 122B by the fringing electric field formed between the common electrode 136 and the pixel electrode 122, So that the viewing angle can be improved.

또한, 화소 연장 전극(150)은 게이트 라인(102) 또는 터치 센싱 라인(160)과 동일 재질로 동일 평면 상에 위치한다. 이 때, 화소 연장 전극(150)이 게이트 라인(102)과 동일 재질로 동일 평면 상에 위치하는 경우, 화소 연장 전극(150)은 게이트 절연막(112), 제1 및 제2 보호막(118,128)을 관통하도록 형성된 제2 화소 컨택홀(152)을 통해 노출된다. 그리고, 화소 연장 전극(150)이 도 7에 도시된 바와 같이 터치 센싱 라인(160)과 동일 재질로 동일 평면 상에 위치하는 경우, 화소 연장 전극(150)은 제2 보호막(128)을 관통하도록 형성된 제2 화소 컨택홀(152)을 통해 노출된다. In addition, the pixel extending electrode 150 is located on the same plane as the gate line 102 or the touch sensing line 160 with the same material. In this case, when the pixel extending electrode 150 is located on the same plane as the gate line 102, the pixel extending electrode 150 is electrically connected to the gate insulating film 112 and the first and second protective films 118 and 128 Through the second pixel contact hole 152 formed to pass through. 7, when the pixel extending electrode 150 is located on the same plane as the touch sensing line 160, the pixel extending electrode 150 is formed to pass through the second protective film 128 And is exposed through the second pixel contact hole 152 formed.

이에 따라, 화소 연장 전극(150)은 데이터 라인(104)을 사이에 두고 좌우로 인접한 화소전극들(122) 중 어느 하나와 제2 화소 컨택홀(152)을 통해 전기적으로 접속된다. 화소 연장 전극(150)은 좌우로 인접한 화소 전극들(122) 사이의 이격 영역에서 공통 전극(136)과 전계를 형성하게 된다. 이 전계에 의해 화소 연장 전극(150)들의 연장 핑거부들(150B) 사이의 슬릿 영역에 위치하는 액정들이 구동되므로 슬릿 영역에서 광이 투과되어 투과율이 향상된다.Accordingly, the pixel extension electrode 150 is electrically connected to one of the pixel electrodes 122 adjacent to the left and right through the data line 104 through the second pixel contact hole 152. The pixel extension electrode 150 forms an electric field with the common electrode 136 in the spacing region between the pixel electrodes 122 adjacent to the left and right. Since the liquid crystal located in the slit region between the extended finger portions 150B of the pixel extension electrodes 150 is driven by this electric field, the light is transmitted through the slit region and the transmittance is improved.

도 8은 종래와 본 발명에 따른 박막트랜지스터 기판의 투과율을 비교 설명하기 위한 도면이다.8 is a view for explaining the comparison of transmittance of a conventional thin film transistor substrate according to the present invention.

도 8에 도시된 바와 같이 액정 구동시 최대 구동 전압이 5V인 경우, 종래 박막트랜지스터 기판은 약 4.96%의 투과율을 구현하는 반면에, 본원 발명의 박막트랜지스터 기판은 종래보다 높은 약 5.10%의 투과율을 구현할 수 있다. 이 때, 도 5에 도시된 투명한 화소 연장 전극을 가지는 박막트랜지스터 기판을 적용하는 경우, 종래보다 더 높은 5.10%를 초과하는 투과율을 구현할 수 있다. 이에 따라, 본 발명은 종래에 비해 약 2.6%이상의 투과율 향상을 얻을 수 있다. 이러한 투과율 향상으로 인해, 본 발명은 종래와 동일 휘도 구현시 구동 전압을 낮출 수 있어 소비전력을 절감할 수 있다.As shown in FIG. 8, when the maximum driving voltage is 5 V during liquid crystal driving, the conventional thin film transistor substrate achieves a transmittance of about 4.96%, while the thin film transistor substrate of the present invention has a transmittance of about 5.10% Can be implemented. At this time, when the thin film transistor substrate having the transparent pixel extension electrode shown in FIG. 5 is applied, a transmittance exceeding 5.10% higher than that of the conventional one can be realized. Accordingly, the present invention can obtain a transmittance improvement of about 2.6% or more as compared with the prior art. Due to such an improvement in transmittance, the present invention can lower the driving voltage when implementing the same luminance as the conventional one, thereby reducing power consumption.

도 9a 내지 도 9g는 본 발명에 따른 박막트랜지스터 기판의 제조 방법을 설명하기 위한 단면도들이다. 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 도 3에 도시된 박막트랜지스터 기판을 예로 들어 설명하기로 한다.9A to 9G are cross-sectional views illustrating a method of manufacturing a TFT substrate according to the present invention. A method of manufacturing a thin film transistor substrate according to the present invention will be described with reference to the thin film transistor substrate shown in FIG.

도 9a를 참조하면, 기판(101) 상에 버퍼막(126)이 형성되고, 그 위에 액티브층(114)이 형성된다.Referring to FIG. 9A, a buffer film 126 is formed on a substrate 101, and an active layer 114 is formed thereon.

구체적으로, 기판(101) 상에 버퍼막(126) 및 아몰퍼스 실리콘 박막이 순차적으로 도포된다. 그런 다음, 아몰퍼스 실리콘 박막을 결정화함으로써 폴리 실리콘 박막으로 형성된다. 그리고, 폴리 실리콘 박막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 액티브층(114)이 형성된다.Specifically, the buffer film 126 and the amorphous silicon thin film are sequentially coated on the substrate 101. [ Then, the amorphous silicon thin film is crystallized to form a polysilicon thin film. Then, the active layer 114 is formed by patterning the polysilicon thin film by a photolithography process and an etching process.

도 9b를 참조하면, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.Referring to FIG. 9B, a gate insulating film 112 is formed on a buffer film 126 on which an active layer 114 is formed, and a gate line 102 (including a first gate electrode 106A and a second gate electrode 106B) Is formed.

구체적으로, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층 패터닝함으로써 게이트 절연막(112) 상에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.Specifically, a gate insulating film 112 is formed on the buffer film 126 on which the active layer 114 is formed, and a gate metal layer is formed thereon by a deposition method such as sputtering. As the gate insulating film 112, an inorganic insulating material such as SiOx, SiNx, or the like is used. As the gate metal layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr or an alloy thereof may be used as a single layer, or may be used as a multi-layer structure by using them. Then, the gate line 102 including the first and second gate electrodes 106A and 106B is formed on the gate insulating film 112 by patterning the gate metal layer through the photolithography process and the etching process.

그리고, 제1 및 제2 게이트 전극(106A,106B)을 마스크로 이용하여 액티브층(114)에 n+형 또는 p+형 불순물을 주입함으로써, 불순물이 주입된 액티브층(114)의 공통 영역(114C), 소스 영역(114S), 드레인 영역(114D)과, 불순물이 미주입되는 액티브층(114)의 제1 및 제2 채널 영역(114A,114B)이 형성된다. The n + -type or p < + > -type impurity is implanted into the active layer 114 using the first and second gate electrodes 106A and 106B as masks, thereby forming the common region 114C of the impurity- The source region 114S and the drain region 114D and the first and second channel regions 114A and 114B of the active layer 114 into which impurities are implanted are formed.

도 9c를 참조하면, 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 소스 및 드레인 컨택홀(124S,124D)를 가지는 층간 절연막(116)이 형성된다.9C, an interlayer insulating film (not shown) having source and drain contact holes 124S and 124D is formed on the gate insulating film 112 on which the gate line 102 including the first and second gate electrodes 106A and 106B is formed 116 are formed.

구체적으로, 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 PECVD 등의 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116) 및 게이트 절연막(112)이 패터닝됨으로써 소스 및 드레인 컨택홀(124S,124D)이 형성된다. 여기서, 소스 및 드레인 컨택홀(124D)은 층간 절연막(116) 및 게이트 절연막(112)을 관통하여 소스 및 드레인 영역(114S,114D)을 노출시킨다.Specifically, an interlayer insulating film 116 is formed on the gate insulating film 112 on which the gate line 102 is formed by a method such as PECVD. Then, the interlayer insulating film 116 and the gate insulating film 112 are patterned through a photolithography process and an etching process, thereby forming source and drain contact holes 124S and 124D. The source and drain contact holes 124D penetrate the interlayer insulating layer 116 and the gate insulating layer 112 to expose the source and drain regions 114S and 114D.

도 9d를 참조하면, 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110), 데이터 라인(104) 및 화소 연장 전극(150)을 포함하는 데이터 패턴이 형성된다.9D, a data pattern including the source electrode 108, the drain electrode 110, the data line 104, and the pixel extending electrode 150 is formed on the interlayer insulating film 116. [

구체적으로, 소스 및 드레인 컨택홀(124S, 124D)을 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 소스/드레인 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110), 데이터 라인(104) 및 화소 연장 전극(150)이 형성된다.Specifically, a source / drain metal layer is formed on the interlayer insulating film 116 having the source and drain contact holes 124S and 124D by a deposition method such as sputtering. As the source / drain metal layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr or an alloy thereof may be used as a single layer, or may be used as a multi-layer structure by using them. Then, a source electrode 108, a drain electrode 110, a data line 104, and a pixel extending electrode 150 are formed on the interlayer insulating film 116 by patterning the source / drain metal layer through a photolithography process and an etching process do.

도 9e를 참조하면, 소스 전극(108), 드레인 전극(110), 데이터 라인(104) 및 화소 연장 전극(150)이 형성된 층간 절연막(116) 상에 제1 보호막(118)이 형성되고, 제1 보호막(118) 상에 공통 개구부(134)를 가지는 공통 전극(136)이 형성된다.9E, the first protective film 118 is formed on the interlayer insulating film 116 in which the source electrode 108, the drain electrode 110, the data line 104, and the pixel extending electrode 150 are formed. A common electrode 136 having a common opening portion 134 is formed on the first protection film 118.

구체적으로, 층간 절연막(116) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질또는 유기 절연 물질이 전면 도포됨으로써 제1 보호막(118)이 형성된다. 그런 다음, 제1 보호막(118) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그 투명 금속층이 포토리소그래피 공정 및 식각 공정을 통해 패터닝함으로써 공통 개구부(134)를 가지는 공통 전극(136)이 형성된다. 이 때, 공통 전극(136)의 공통 개구부(134)는 추후에 형성되는 제1 및 제2 화소 컨택홀(120,152)보다 넓은 폭으로 제1 및 제2 화소 컨택홀(120,152)을 둘러싸도록 형성된다.Specifically, the first protective film 118 is formed by applying an inorganic insulating material such as SiNx or SiOx or an organic insulating material on the entire surface of the interlayer insulating film 116. Then, a transparent metal layer such as ITO is formed on the first protective film 118 by a deposition method such as sputtering. The transparent metal layer is patterned through a photolithography process and an etching process to form a common electrode 136 having a common opening portion 134. In this case, the common opening 134 of the common electrode 136 is formed to surround the first and second pixel contact holes 120 and 152 with a wider width than the first and second pixel contact holes 120 and 152 formed later .

도 9f를 참조하면, 공통 전극(136)이 형성된 제1 보호막(118) 상에 제2 무기 보호막(128)이 형성되고, 제1 및 제2 화소 컨택홀(120,152)이 형성된다.9F, a second inorganic protective film 128 is formed on the first protective film 118 on which the common electrode 136 is formed, and first and second pixel contact holes 120 and 152 are formed.

구체적으로, 공통 개구부(134)를 가지는 공통 전극(136)이 형성된 제1 보호막(118) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질또는 유기 절연 물질이 전면 도포됨으로써 제2 보호막(128)이 형성된다. 그런 다음, 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 마스크로 이용한 식각 공정을 통해 제1 및 제2 보호막(118,128)이 패터닝됨으로써 드레인 전극(110)을 노출시키는 제1 화소 컨택홀(120)과, 화소 연장 전극(150)을 노출시키는 제2 화소 컨택홀(152)이 형성된다. Specifically, an inorganic insulating material such as SiNx or SiOx or an organic insulating material is entirely coated on the first protective layer 118 having the common electrode 136 having the common opening 134, thereby forming the second protective layer 128 . Then, a first pixel contact hole 120 exposing the drain electrode 110 by patterning the first and second protective films 118 and 128 through an etching process using a photoresist pattern formed by a photolithography process as a mask, A second pixel contact hole 152 exposing the extension electrode 150 is formed.

도 9g를 참조하면, 제1 및 제2 화소 컨택홀(120,152)이 형성된 기판(101) 상에 화소 전극(122)이 형성된다.9G, a pixel electrode 122 is formed on a substrate 101 on which first and second pixel contact holes 120 and 152 are formed.

구체적으로, 제2 보호막(128) 상에 스퍼터링 등의 증착 방법으로 ITO 등과 같은 투명 금속층이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 투명 금속층이 패터닝됨으로써 화소 전극(122)이 형성된다. Specifically, a transparent metal layer such as ITO is formed on the second protective film 128 by a vapor deposition method such as sputtering. Then, the transparent metal layer is patterned through the photolithography process and the etching process, thereby forming the pixel electrode 122. [

한편, 본 발명에 따른 박막트랜지스터 기판은 액정층을 사이에 두고 컬러 필터 기판과 대향하도록 배치됨으로써 액정 표시 패널이 완성된다. 이 때, 본 발명에서는 프린지 전계형 구조를 예로 들어 설명하였지만, 이외에도 수평 전계형 또는 수직 전계형 등 모든 액정 표시 패널의 구조에 적용가능하다. Meanwhile, the thin film transistor substrate according to the present invention is disposed so as to face the color filter substrate with the liquid crystal layer interposed therebetween, thereby completing the liquid crystal display panel. At this time, although the present invention has been described by taking the fringe field type structure as an example, the present invention can be applied to all liquid crystal display panel structures such as a horizontal electric field type or a vertical electric field type.

또한, 본 발명에서는 화소 연장 전극이 게이트 라인 또는 데이터 라인을 사이에 두고 인접한 화소 전극들 사이의 이격 영역에 위치하는 것을 예로 들어 설명하였지만, 이외에도 화소 연장 전극은 게이트 라인 및 데이터 라인 각각을 사이에 두고 인접한 화소 전극들 사이의 이격 영역에 위치할 수도 있다.Also, in the present invention, the pixel extension electrode is located in the spacing region between the adjacent pixel electrodes through the gate line or the data line. However, in addition to the above, the pixel extension electrode may be disposed between the gate line and the data line And may be located in a spacing region between adjacent pixel electrodes.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The foregoing description is merely illustrative of the present invention, and various modifications may be made by those skilled in the art without departing from the spirit of the present invention. Accordingly, the embodiments disclosed in the specification of the present invention are not intended to limit the present invention. The scope of the present invention should be construed according to the following claims, and all the techniques within the scope of equivalents should be construed as being included in the scope of the present invention.

114 : 액티브층 122 : 화소 전극
130: 공통 전극 150 : 화소 연장 전극
160 : 터치 센싱 라인114: active layer 122: pixel electrode
130: common electrode 150: pixel extending electrode
160: Touch sensing line

Claims (8)

기판 상에 서로 교차하도록 배치되는 게이트 라인 및 데이터 라인 중 적어도 어느 하나를 사이에 두고 인접하게 위치하는 화소 전극들과;
상기 인접한 화소 전극들 사이에 위치하며, 상기 인접한 화소 전극들 중 어느 하나와 전기적으로 접속되는 화소 연장 전극을 구비하는 박막트랜지스터 기판.Pixel electrodes disposed adjacent to each other with at least one of a gate line and a data line arranged so as to cross each other on a substrate;
And a pixel extension electrode located between the adjacent pixel electrodes and electrically connected to one of the adjacent pixel electrodes. 제 1 항에 있어서,
상기 화소 연장 전극은 상기 화소전극과 다른 평면 상에 위치하며,
상기 화소 연장 전극은 상기 화소 연장 전극을 덮는 적어도 한 층의 절연막을 관통하는 컨택홀을 통해 노출되며,
상기 화소 전극은 상기 컨택홀을 통해 상기 화소 연장 전극과 접속되는 박막트랜지스터 기판.The method according to claim 1,
Wherein the pixel extension electrode is located on a different plane from the pixel electrode,
Wherein the pixel extending electrode is exposed through a contact hole passing through at least one insulating film covering the pixel extending electrode,
And the pixel electrode is connected to the pixel extending electrode through the contact hole. 제 2 항에 있어서,
상기 화소 전극들은 상기 게이트 라인을 사이에 두고 상하로 인접하게 위치하며,
상기 화소 연장 전극은 상기 데이터 라인과 동일 평면 상에 위치하며,
상기 화소 연장 전극은 상기 데이터 라인 또는 상기 화소 전극과 동일 재질로 이루어지는 박막트랜지스터 기판.3. The method of claim 2,
The pixel electrodes are vertically adjacent to each other with the gate line therebetween,
Wherein the pixel extension electrode is located on the same plane as the data line,
Wherein the pixel extension electrode is made of the same material as the data line or the pixel electrode. 제 3 항에 있어서,
상기 데이터 라인은 상기 화소 전극과 동일 재질인 투명한 제1 도전층과, 제1 도전층 상에 위치하는 제2 도전층을 포함하는 다층 구조로 이루어지며,
상기 화소 연장 전극은 상기 투명한 제1 도전층으로 이루어지는 박막트랜지스터 기판.The method of claim 3,
Wherein the data line includes a transparent first conductive layer having the same material as the pixel electrode and a second conductive layer disposed on the first conductive layer,
And the pixel extension electrode comprises the transparent first conductive layer. 제 2 항에 있어서,
상기 화소 전극과 전계를 이루는 공통 전극과;
상기 공통 전극과 접속된 터치 센싱 라인을 더 구비하며,
상기 화소 연장 전극은 상기 터치 센싱 라인 및 상기 데이터 라인 중 어느 하나와 동일 재질로 동일 평면 상에 위치하는 박막트랜지스터 기판.3. The method of claim 2,
A common electrode which forms an electric field with the pixel electrode;
And a touch sensing line connected to the common electrode,
Wherein the pixel extension electrode is located on the same plane as the one of the touch sensing line and the data line. 제 2 항 또는 제 5 항에 있어서,
상기 화소 전극들은 상기 데이터 라인을 사이에 두고 좌우로 인접하게 위치하며,
상기 화소 연장 전극은 상기 게이트 라인 및 상기 터치 센싱 라인 중 어느 하나와 동일 재질로 동일 평면 상에 위치하는 박막트랜지스터 기판. 6. The method according to claim 2 or 5,
Wherein the pixel electrodes are positioned laterally adjacent to each other with the data line therebetween,
Wherein the pixel extension electrode is located on the same plane as the gate line and the touch sensing line. 제 1 항에 있어서,
상기 화소 전극은
상기 게이트 라인 및 데이터 라인 중 적어도 어느 하나와 중첩되는 화소 연결부와;
상기 화소 연결부로부터 연장된 다수의 화소 핑거부를 구비하며,
상기 화소 연장 전극은
상기 화소 연결부와 중첩되는 연장 연결부와;
상기 연장 연결부로부터 연장되며, 상기 연장 연결부를 기준으로 다수의 화소 핑거부와 대칭구조를 이루는 연장 핑거부를 구비하는 박막트랜지스터 기판.The method according to claim 1,
The pixel electrode
A pixel connection part which overlaps with at least one of the gate line and the data line;
And a plurality of pixel finger portions extending from the pixel connection portion,
The pixel extension electrode
An extension connection portion overlapping the pixel connection portion;
And an extended finger portion extending from the extended connection portion and having a symmetrical structure with a plurality of pixel finger fingers based on the extended connection portion. 제 1 항 내지 제 7 항 중 어느 한 항의 박막트랜지스터 기판과;
상기 박막트랜지스터 기판과 대향하는 컬러 필터 기판과;
상기 박막트랜지스터 기판 및 컬러 필터 기판 사이에 위치하는 액정층을 구비하는 액정 표시 패널.A thin film transistor substrate according to any one of claims 1 to 7;
A color filter substrate facing the thin film transistor substrate;
And a liquid crystal layer disposed between the thin film transistor substrate and the color filter substrate.
KR1020140194263A 2014-12-30 2014-12-30 Thin film transistor substrate and liquid crystal display panel having the smae KR102264273B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140194263A KR102264273B1 (en) 2014-12-30 2014-12-30 Thin film transistor substrate and liquid crystal display panel having the smae

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140194263A KR102264273B1 (en) 2014-12-30 2014-12-30 Thin film transistor substrate and liquid crystal display panel having the smae

Publications (2)

Publication Number Publication Date
KR20160081070A true KR20160081070A (en) 2016-07-08
KR102264273B1 KR102264273B1 (en) 2021-06-14

Family

ID=56503366

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140194263A KR102264273B1 (en) 2014-12-30 2014-12-30 Thin film transistor substrate and liquid crystal display panel having the smae

Country Status (1)

Country Link
KR (1) KR102264273B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070068195A (en) * 2005-12-26 2007-06-29 엘지.필립스 엘시디 주식회사 In-plane switching mode liquid crystal display and method for repairing the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070068195A (en) * 2005-12-26 2007-06-29 엘지.필립스 엘시디 주식회사 In-plane switching mode liquid crystal display and method for repairing the same

Also Published As

Publication number Publication date
KR102264273B1 (en) 2021-06-14

Similar Documents

Publication Publication Date Title
KR102241442B1 (en) Thin film transistor substrate and method of fabricating the same
US9190423B2 (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
US11003012B2 (en) Liquid crystal display device and manufacturing method thereof
KR101394938B1 (en) Thin film transistor substrate and method of fabricating the same
KR101451403B1 (en) Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same
US20230307465A1 (en) Active matrix substrate and method for manufacturing same
KR20160012082A (en) Display device
KR102185117B1 (en) Thin film transistor substrate, liquid crystal display panel having the same, and method of fabricating liquid crystal display panel
TW201312237A (en) Array substrate for fringe field switching mode liquid crystal display device and method for fabricating the same
KR20110135551A (en) Method of fabricating thin film pattern and flat display having the thin film pattern
KR102264273B1 (en) Thin film transistor substrate and liquid crystal display panel having the smae
KR101950826B1 (en) Thin film transistor substrate and method of fabricating the same
KR101970550B1 (en) Thin film transistor substrate and method of fabricating the same
KR20190076683A (en) Display device
KR102191975B1 (en) Thin film transistor substrate and method of fabricating the same
KR101974609B1 (en) Thin Film Transistor Substrate Having Metal Oxide Semiconductor And Method For Manufacturing The Same
KR102219668B1 (en) Thin film transistor substrate and touch device of using the same
KR20130103022A (en) Thin film transistor substrate and method of fabricating the same
KR20150067888A (en) Thin film transistor array substrate and method for fabricating the same
KR102212455B1 (en) Thin film transistor substrate
KR20130054653A (en) Thin film transistor substrate of display device and method for fabricating the same
KR20080101270A (en) Liquid crystal display device

Legal Events

Date Code Title Description
A201 Request for examination
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant