KR102191975B1 - Thin film transistor substrate and method of fabricating the same - Google Patents

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Abstract

본 발명은 스토리지 커패시터의 용량값을 증가시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성되며 상기 박막트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀을 가지는 다층의 보호막과; 상기 화소 컨택홀을 통해 상기 박막트랜지스터와 접속되는 화소 전극과; 상기 화소 전극과 전계를 형성하는 공통 전극과; 상기 화소 전극과 접속되고 상기 공통 전극과 중첩되어 스토리지 커패시터를 형성하며, 상기 화소 컨택홀과 동일 패턴의 스토리지 개구부를 가지는 스토리지 전극을 구비하는 것을 특징으로 한다.The present invention relates to a thin film transistor substrate capable of increasing the capacitance value of a storage capacitor and a method of manufacturing the same, wherein the thin film transistor substrate according to the present invention is formed to cross each other on the substrate to provide a gate line and a data line and; A thin film transistor formed at an intersection of the gate line and the data line; A multilayer protective film formed to cover the thin film transistor and having a pixel contact hole exposing the drain electrode of the thin film transistor; A pixel electrode connected to the thin film transistor through the pixel contact hole; A common electrode forming an electric field with the pixel electrode; And a storage electrode connected to the pixel electrode and overlapping the common electrode to form a storage capacitor, and having a storage opening having the same pattern as the pixel contact hole.

Description

박막트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}Thin-film transistor substrate and its manufacturing method TECHNICAL FIELD [THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF FABRICATING THE SAME}

본 발명은 박막트랜지스터 기판 및 그 제조 방법에 관한 것으로, 특히 스토리지 커패시터의 용량값을 증가시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a thin film transistor substrate and a method of manufacturing the same, and more particularly, to a thin film transistor substrate capable of increasing the capacitance value of a storage capacitor and a method of manufacturing the same.

다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다. A video display device that embodies a variety of information on a screen is a core technology in the information and communication era, and is developing in a direction of thinner, lighter, portable, and high-performance. Accordingly, a flat panel display device capable of reducing weight and volume, which is a disadvantage of a cathode ray tube (CRT), is in the spotlight.

평판형 표시 장치 중 액정 표시 장치는 화소 전극과 공통 전극에 형성되는 전계에 의해 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이러한 액정 표시 장치는 화소전극에 충전된 화소전압 신호가 다음 화소 전압 신호가 충전될 때까지 안정적으로 유지되게 하는 스토리지 커패시터를 구비한다. 이러한 스토리지 커패시터는 화소 전극과 공통 전극이 절연막을 사이에 두고 중첩됨으로써 형성된다. 그러나, 액정 표시 장치의 해상도가 증가할수록 화소 전극의 크기가 작아져 화소 전극과 공통 전극 간의 중첩 면적도 작아진다. 이에 따라, 스토리지 커패시터의 용량값도 작아지게 되어 화질이 저하되고 소비전력이 증가하는 문제점이 있다.Among flat panel displays, the liquid crystal display displays an image by adjusting the light transmittance of the liquid crystal by an electric field formed in the pixel electrode and the common electrode. Such a liquid crystal display device includes a storage capacitor for stably maintaining a pixel voltage signal charged in a pixel electrode until the next pixel voltage signal is charged. Such a storage capacitor is formed by overlapping a pixel electrode and a common electrode with an insulating layer therebetween. However, as the resolution of the liquid crystal display increases, the size of the pixel electrode decreases, and the overlapping area between the pixel electrode and the common electrode decreases. Accordingly, there is a problem in that the capacity value of the storage capacitor is also decreased, resulting in a decrease in image quality and an increase in power consumption.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 스토리지 커패시터의 용량값을 증가시킬 수 있는 박막트랜지스터 기판 및 그 제조 방법을 제공하는 것이다. The present invention is to solve the above problem, and the present invention is to provide a thin film transistor substrate capable of increasing the capacity value of a storage capacitor and a method of manufacturing the same.

상기 목적을 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판은 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과; 상기 게이트 라인 및 데이터 라인의 교차부에 형성되는 박막트랜지스터와; 상기 박막트랜지스터를 덮도록 형성되며 상기 박막트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀을 가지는 다층의 보호막과; 상기 화소 컨택홀을 통해 상기 박막트랜지스터와 접속되는 화소 전극과; 상기 화소 전극과 전계를 형성하는 공통 전극과; 상기 화소 전극과 접속되고 상기 공통 전극과 중첩되어 스토리지 커패시터를 형성하며, 상기 화소 컨택홀과 동일 패턴의 스토리지 개구부를 가지는 스토리지 전극을 구비하는 것을 특징으로 한다.In order to achieve the above object, a thin film transistor substrate according to the present invention includes: a gate line and a data line formed to cross each other on a substrate to provide a pixel region; A thin film transistor formed at an intersection of the gate line and the data line; A multilayer protective film formed to cover the thin film transistor and having a pixel contact hole exposing the drain electrode of the thin film transistor; A pixel electrode connected to the thin film transistor through the pixel contact hole; A common electrode forming an electric field with the pixel electrode; And a storage electrode connected to the pixel electrode and overlapping the common electrode to form a storage capacitor, and having a storage opening having the same pattern as the pixel contact hole.

상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 박막트랜지스터 기판의 제조 방법은 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과 접속된 박막트랜지스터를 형성하는 단계와; 상기 박막트랜지스터가 형성된 기판 상에 스토리지 개구부를 가지는 스토리지 전극을 형성하는 단계와; 상기 스토리지 전극이 형성된 기판 상에 상기 스토리지 전극과 절연되게 중첩되는 공통 전극을 형성하는 단계와; 상기 박막트랜지스터의 드레인 전극 상에 위치하는 다층의 보호막을 관통하여 상기 드레인 전극을 노출시키며 상기 스토리지 개구부와 동일 패턴을 가지는 화소 컨택홀을 형성하는 단계와; 상기 화소 컨택홀을 통해 상기 드레인 전극 및 상기 스토리지 전극과 접속되는 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, a method of manufacturing a thin film transistor substrate according to the present invention comprises the steps of forming a thin film transistor connected to a gate line and a data line formed to cross each other on the substrate to provide a pixel region; Forming a storage electrode having a storage opening on the substrate on which the thin film transistor is formed; Forming a common electrode on the substrate on which the storage electrode is formed to insulate and overlap the storage electrode; Forming a pixel contact hole having the same pattern as the storage opening and exposing the drain electrode through a multilayer passivation layer disposed on the drain electrode of the thin film transistor; And forming a pixel electrode connected to the drain electrode and the storage electrode through the pixel contact hole.

상기 다층의 보호막은 상기 박막트랜지스터를 덮도록 형성되는 제1 보호막과; 상기 스토리지 개구부보다 넓은 선폭의 컨택 개구부를 가지며 상기 제1 보호막 상에 형성되는 제2 보호막과; 상기 제2 보호막 상에 형성된 상기 스토리지 전극을 덮도록 형성되는 제3 보호막과; 상기 제3 보호막 상에 형성되는 공통 전극을 덮도록 형성되는 제4 보호막을 구비하며, 상기 화소 컨택홀은 상기 제3 및 제4 보호막을 관통하여 상기 스토리지 전극을 노출시키는 제1 화소 컨택홀과; 상기 제1 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 화소 컨택홀을 구비하는 것을 특징으로 한다.The multi-layered protective layer includes a first protective layer formed to cover the thin film transistor; A second passivation layer formed on the first passivation layer and having a contact opening having a wider line width than the storage opening; A third passivation layer formed on the second passivation layer to cover the storage electrode; A first pixel contact hole having a fourth passivation layer formed to cover a common electrode formed on the third passivation layer, the pixel contact hole penetrating the third and fourth passivation layers to expose the storage electrode; And a second pixel contact hole penetrating the first passivation layer to expose the drain electrode.

상기 제2 보호막은 유기 절연 물질로 형성되며, 상기 제1, 제3 및 제4 보호막은 무기 절연 물질로 형성되며, 상기 스토리지 전극은 상기 공통 전극 및 상기 화소 전극 중 적어도 어느 하나와 동일한 투명 도전성 재질로 형성되는 것을 특징으로 한다.The second passivation layer is formed of an organic insulating material, the first, third and fourth passivation layers are formed of an inorganic insulating material, and the storage electrode is the same transparent conductive material as at least one of the common electrode and the pixel electrode. It is characterized in that it is formed of.

상기 스토리지 커패시터는 상기 스토리지 전극과 상기 공통전극이 제3 보호막을 사이에 두고 중첩되어 형성되는 제1 스토리지 커패시터와; 상기 제1 스토리지 커패시터와 병렬로 연결되며, 상기 공통 전극과 상기 화소 전극이 제4 보호막을 사이에 두고 중첩되어 형성되는 제2 스토리지 커패시터를 구비하는 것을 특징으로 한다.The storage capacitor includes: a first storage capacitor formed by overlapping the storage electrode and the common electrode with a third protective layer therebetween; And a second storage capacitor connected in parallel with the first storage capacitor and formed by overlapping the common electrode and the pixel electrode with a fourth passivation layer therebetween.

상기 제1 화소 컨택홀에 의해 노출되는 제3 및 제4 보호막의 측면과 스토리지 전극의 측면은 경사면을 이루도록 형성되거나 계단면을 이루도록 형성되는 것을 특징으로 한다.Sides of the third and fourth passivation layers exposed by the first pixel contact hole and side surfaces of the storage electrode may be formed to form an inclined surface or a stepped surface.

상기 화소 전극은 핑거 형상의 화소 핑거부를 구비하며, 상기 스토리지 전극은 상기 화소 전극의 핑거부와 중첩되도록 판 형태로 형성되거나, 상기 화소 핑거부들 사이에 위치하는 스토리지 핑거부를 구비하도록 형성되는 것을 특징으로 한다.The pixel electrode has a finger-shaped pixel finger portion, and the storage electrode is formed in a plate shape so as to overlap the finger portion of the pixel electrode, or is formed to have a storage finger portion positioned between the pixel finger portions. do.

본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 제1 및 제2 스토리지 커패시터가 병렬로 연결되므로 스토리지 커패시터의 총용량값이 증가된다. 이에 따라, 박막트랜지스터의 누설전류에 따른 스토리지 커패시터의 변동이 적어져 플리커, 수직 크로스토크 등을 방지할 수 있으므로 화질이 향상되며, 로우 리플래쉬 레이트(low refresh rate)의 적용이 가능해져 소비전력을 낮출 수 있다. In the thin film transistor substrate and method of manufacturing the same according to the present invention, since the first and second storage capacitors are connected in parallel, the total capacity value of the storage capacitor is increased. Accordingly, the fluctuation of the storage capacitor due to the leakage current of the thin film transistor is reduced, thereby preventing flicker, vertical crosstalk, etc., thereby improving the image quality and applying a low refresh rate to reduce power consumption. Can be lowered.

또한, 본 발명에 따른 박막트랜지스터 기판 및 그 제조 방법은 동일 특성을 가지는 재질로 형성된 제1 , 제3 및 제4 보호막이 하나의 포토마스크를 이용한 패터닝공정을 통해 일괄적으로 식각됨으로써 마스크 공정 수를 줄일 수 있어 비용이 절감된다.In addition, in the thin film transistor substrate and the manufacturing method according to the present invention, the number of mask processes is reduced by collectively etching the first, third and fourth protective layers formed of a material having the same characteristics through a patterning process using one photomask. Can be reduced, thereby reducing the cost.

도 1은 본 발명의 제1 실시 예에 따른 박막트랜지스터 기판을 나타내는 평면도이다.
도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 3은 도 2에 도시된 제1 화소 컨택홀의 다른 실시예를 나타내는 단면도이다.
도 4는 도 2에 도시된 스토리지 전극의 다른 실시 예를 나타내는 평면도이다.
도 5는 도 4에서 선"Ⅱ-Ⅱ'"를 따라 절단한 박막트랜지스터 기판을 나타내는 단면도이다.
도 6a 및 도 6b는 도 1 및 도 2에 도시된 액티브층의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 7a 및 도 7b는 도 1 및 도 2에 도시된 게이트 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 8a 및 도 8b는 도 1 및 도 2에 도시된 소스 컨택홀 및 드레인 컨택홀의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 9a 및 도 9b는 도 1 및 도 2에 도시된 데이터 라인, 소스 전극 및 드레인 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 10a 및 도 10b는 도 1 및 도 2에 도시된 컨택 개구부의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 11a 및 도 11b는 도 1 및 도 2에 도시된 스토리지 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 12a 및 도 12b는 도 1 및 도 2에 도시된 공통 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 13a 및 도 13b는 도 1 및 도 2에 도시된 제1 및 제2 화소 컨택홀의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 14a 및 도 14b는 도 1 및 도 2에 도시된 화소 전극의 제조 방법을 설명하기 위한 평면도 및 단면도이다.
도 15는 도 2에 도시된 스토리지 커패시터를 가지는 터치 패널을 나타내는 단면도이다.1 is a plan view showing a thin film transistor substrate according to a first embodiment of the present invention.
FIG. 2 is a cross-sectional view illustrating a thin film transistor substrate cut along the line “I-I” in FIG. 1.
3 is a cross-sectional view illustrating another embodiment of the first pixel contact hole shown in FIG. 2.
4 is a plan view illustrating another embodiment of the storage electrode illustrated in FIG. 2.
5 is a cross-sectional view illustrating a thin film transistor substrate cut along the line "II-II" in FIG. 4.
6A and 6B are plan and cross-sectional views illustrating a method of manufacturing the active layer shown in FIGS. 1 and 2.
7A and 7B are plan and cross-sectional views for explaining a method of manufacturing the gate electrode shown in FIGS. 1 and 2.
8A and 8B are plan and cross-sectional views illustrating a method of manufacturing a source contact hole and a drain contact hole shown in FIGS. 1 and 2.
9A and 9B are plan and cross-sectional views illustrating a method of manufacturing a data line, a source electrode, and a drain electrode illustrated in FIGS. 1 and 2.
10A and 10B are plan and cross-sectional views illustrating a method of manufacturing the contact opening illustrated in FIGS. 1 and 2.
11A and 11B are plan and cross-sectional views illustrating a method of manufacturing the storage electrode illustrated in FIGS. 1 and 2.
12A and 12B are plan and cross-sectional views illustrating a method of manufacturing the common electrode illustrated in FIGS. 1 and 2.
13A and 13B are plan and cross-sectional views illustrating a method of manufacturing first and second pixel contact holes shown in FIGS. 1 and 2.
14A and 14B are plan and cross-sectional views illustrating a method of manufacturing the pixel electrode illustrated in FIGS. 1 and 2.
15 is a cross-sectional view illustrating a touch panel having a storage capacitor shown in FIG. 2.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 박막트랜지스터 기판을 나타내는 평면도이며, 도 2는 도 1에서 선"Ⅰ-Ⅰ'"를 따라 절취한 박막트랜지스터 기판을 나타내는 단면도이다.1 is a plan view showing a thin film transistor substrate according to the present invention, and FIG. 2 is a cross-sectional view showing the thin film transistor substrate taken along line “I-I” in FIG. 1.

도 1 및 도 2에 도시된 박막트랜지스터 기판은 게이트 라인(102), 데이터 라인(104), 박막트랜지스터, 화소 전극(122), 공통 전극(136) 및 스토리지 커패시터를 구비한다.The thin film transistor substrate shown in FIGS. 1 and 2 includes a gate line 102, a data line 104, a thin film transistor, a pixel electrode 122, a common electrode 136, and a storage capacitor.

게이트 라인(102) 및 데이터 라인(104)은 층간 절연막(116)을 사이에 두고 교차하여 각 화소 영역을 정의한다. 게이트 라인(102)은 각 화소 영역의 박막트랜지스터의 게이트 전극(106)에 스캔 신호를, 데이터 라인(104)은 각 화소 영역의 박막트랜지스터의 소스 전극(108)에 데이터 신호를 공급한다.The gate line 102 and the data line 104 cross each other with the interlayer insulating layer 116 therebetween to define each pixel region. The gate line 102 supplies a scan signal to the gate electrode 106 of the thin film transistor in each pixel region, and the data line 104 supplies a data signal to the source electrode 108 of the thin film transistor in each pixel region.

박막 트랜지스터는 게이트 라인(102)의 스캔 신호에 응답하여 데이터 라인(104)의 데이터 신호가 화소 전극(122)에 충전되어 유지되게 한다. 이를 위하여, 박막 트랜지스터는 게이트 전극(106), 소스 전극(108), 드레인 전극(110) 및 액티브층(114)을 구비한다,The thin film transistor causes the data signal of the data line 104 to be charged and maintained in the pixel electrode 122 in response to the scan signal of the gate line 102. To this end, the thin film transistor includes a gate electrode 106, a source electrode 108, a drain electrode 110, and an active layer 114,

게이트 전극(106)은 게이트 라인(102)에 포함되는 다수개의 게이트 전극을 구비한다. 본 발명에서는 2개의 게이트 전극, 즉 제1 및 제2 게이트 전극(106A,106B)을 구비하는 것을 예로 들어 설명하기로 한다.The gate electrode 106 includes a plurality of gate electrodes included in the gate line 102. In the present invention, a description will be given of an example provided with two gate electrodes, that is, first and second gate electrodes 106A and 106B.

제1 게이트 전극(106A)은 액티브층의 제1 채녈 영역(114A)과 중첩되며, 제2 게이트 전극(106B)은 액티브층의 제2 채널 영역(114B)과 중첩된다. 이러한 제1 및 제2 게이트 전극(106A,106B)은 직렬로 형성되므로 소스 영역 및 드레인 영역(114S,114D) 사이에는 제1 및 제2 채널 영역(114A,114B)이 형성된다. 이에 따라, 박막트랜지스터의 채널 영역(114A,114B)의 전체 길이가 길어지므로, 소스 영역(114S)과 접속된 소스 전극(108)과, 드레인 영역(114D)과 접속된 드레인 전극(110) 사이의 저항이 커진다. 이에 따라, 다수개의 게이트 전극(즉, 다수개의 채널 영역)을 가지는 박막트랜지스터의 턴 오프시 오프 전류를 낮출 수 있다.The first gate electrode 106A overlaps the first channel region 114A of the active layer, and the second gate electrode 106B overlaps the second channel region 114B of the active layer. Since the first and second gate electrodes 106A and 106B are formed in series, first and second channel regions 114A and 114B are formed between the source and drain regions 114S and 114D. Accordingly, since the total length of the channel regions 114A and 114B of the thin film transistor is increased, between the source electrode 108 connected to the source region 114S and the drain electrode 110 connected to the drain region 114D Resistance increases. Accordingly, when the thin film transistor having a plurality of gate electrodes (ie, a plurality of channel regions) is turned off, the off current can be reduced.

소스 전극(108)은 데이터 라인(104)과 접속되며, 층간 절연막(116) 및 게이트 절연막(112)을 관통하는 소스 컨택홀(124S)을 통해 액티브층의 소스 영역(114S)과 접속된다.The source electrode 108 is connected to the data line 104 and is connected to the source region 114S of the active layer through the source contact hole 124S penetrating the interlayer insulating layer 116 and the gate insulating layer 112.

드레인 전극(110)은 소스 전극(108)과 마주하며, 층간 절연막(116) 및 게이트 절연막(112)을 관통하는 드레인 컨택홀(124D)을 통해 액티브층의 드레인 영역(114D)과 접속된다. 또한, 드레인 전극(110)은 화소 컨택홀(144,146)을 통해 화소 전극(122)과 접속된다.The drain electrode 110 faces the source electrode 108 and is connected to the drain region 114D of the active layer through the drain contact hole 124D penetrating the interlayer insulating layer 116 and the gate insulating layer 112. Also, the drain electrode 110 is connected to the pixel electrode 122 through the pixel contact holes 144 and 146.

액티브층(114)은 소스 전극(108)과 드레인 전극(110) 사이에 채널을 형성한다. 이 액티브층(114)은 도 1에 도시된 바와 같이 버퍼막(126) 상에 "U"자 또는 역"U"자 형태로 형성되거나, 다른 형태로도 형성가능하다. 액티브층(114)은 제1 및 제2 채널 영역(114A,114B), 공통 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)를 구비한다.The active layer 114 forms a channel between the source electrode 108 and the drain electrode 110. As shown in FIG. 1, the active layer 114 may be formed in a “U” shape or an inverse “U” shape on the buffer layer 126, or may be formed in other shapes. The active layer 114 includes first and second channel regions 114A and 114B, a common region 114C, a source region 114S, and a drain region 114D.

제1 채널 영역(114A)은 게이트 절연막(112)을 사이에 두고 제1 게이트 전극(106A)과 중첩되며, 제2 채널 영역(114B)은 게이트 절연막(112)을 사이에 두고 제2 게이트 전극(106B)과 중첩된다. 공통 영역(114C)은 제1 및 제2 채널 영역(114A,114B) 사이에 형성되며, n형 또는 p형 불순물이 주입된다. 소스 영역(114S)은 n형 또는 p형 불순물이 주입되며, 소스 콘택홀(124S)을 통해 소스 전극(108)과 접속된다. 드레인 영역(114D)은 n형 또는 p형 불순물이 주입되며, 드레인 콘택홀(124D)을 통해 드레인 전극(110)과 각각 접속된다. 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에는 서로 동일하거나 다른 불순물이 서로 동일한 농도 또는 다른 농도로 주입될 수 있다. 다만, 소스 영역(114S), 드레인 영역(114D) 및 공통 영역(114C)에 서로 동일한 불순물이 동일한 농도로 주입되는 경우, 마스크 공정 수 증가를 방지할 수 있다.The first channel region 114A overlaps with the first gate electrode 106A with the gate insulating layer 112 therebetween, and the second channel region 114B is a second gate electrode with the gate insulating layer 112 therebetween. 106B). The common region 114C is formed between the first and second channel regions 114A and 114B, and an n-type or p-type impurity is implanted. The source region 114S is implanted with n-type or p-type impurities, and is connected to the source electrode 108 through the source contact hole 124S. The drain region 114D is implanted with n-type or p-type impurities, and is connected to the drain electrode 110 through the drain contact hole 124D, respectively. The same or different impurities may be implanted into the source region 114S, the drain region 114D, and the common region 114C at the same concentration or different concentration. However, when the same impurities are implanted at the same concentration into the source region 114S, the drain region 114D, and the common region 114C, an increase in the number of mask processes can be prevented.

버퍼막(126)은 유리 또는 폴리이미드(PI) 등과 같은 플라스틱 수지로 형성된 기판(101) 상에 산화 실리콘 또는 질화 실리콘으로 단층 또는 복층 구조로 형성된다. 이 버퍼막(126)은 기판(101)에서 발생하는 수분 또는 불순물의 확산을 방지하거나 결정화시 열의 전달 속도를 조절함으로써, 액티브층(114)의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다. The buffer layer 126 is formed of silicon oxide or silicon nitride in a single-layer or multi-layer structure on a substrate 101 made of a plastic resin such as glass or polyimide (PI). The buffer layer 126 serves to prevent diffusion of moisture or impurities generated in the substrate 101 or to control the transfer rate of heat during crystallization, so that crystallization of the active layer 114 can be performed well.

보호막은 개구율을 향상시키고 외부로부터의 수분 유입을 차단하여 박막트랜지스터를 보호한다. 이러한 보호막은 다층 구조로 형성되며, 본 발명에서는 제1 내지 제4 보호막(118,128,138,148)을 구비하는 경우를 예로 들어 설명하기로 한다. The protective film protects the thin film transistor by improving the aperture ratio and blocking the inflow of moisture from the outside. Such a protective film is formed in a multilayer structure, and in the present invention, a case in which the first to fourth protective films 118, 128, 138, and 148 are provided will be described as an example.

제2 보호막(128)은 유기 절연 물질로 형성되어 고해상도를 구현할 수 있도록 한다.The second passivation layer 128 is formed of an organic insulating material to achieve high resolution.

제1, 제3 및 제4 보호막(118,138,148)은 무기 절연 물질로 형성되며, 무기 절연 물질보다 성긴 구조의 유기 절연 물질로 고분자로 형성되는 제2 보호막(128)을 통해 외부로부터 유입되는 수분을 차단하여 박막트랜지스터를 구성하는 전극들의 부식을 방지한다.The first, third, and fourth passivation layers 118, 138, 148 are formed of an inorganic insulating material, and are made of an organic insulating material having a sparse structure than the inorganic insulating material, and block moisture from outside through the second passivation layer 128 formed of a polymer. Thus, corrosion of the electrodes constituting the thin film transistor is prevented.

화소 전극(122)은 게이트 라인(102) 및 데이터 라인(104)의 교차로 마련된 각 화소 영역의 제4 보호막(148) 상에 형성된다. 이 화소 전극(122)은 드레인 전극(110)과 중첩되는 수평부(122A)와, 수평부(122A)로부터 화소 영역으로 신장되며 핑거형상의 다수의 핑거부(122B)를 구비한다. 화소 전극의 수평부(122A)는 제1 및 제2 화소 컨택홀(144,146)을 통해 노출된 드레인 전극(110)과 전기적으로 접속된다. 여기서, 제2 화소 컨택홀(146)은 제1 보호막(118)을 관통하도록 형성되어 드레인 전극(110)을 노출시키며, 스토리지 전극의 스토리지 개구부(132)와 동일 패턴으로 형성된다. 그리고, 제1 화소 컨택홀(144)에 의해 노출되는 스토리지 전극(130)과 제3 및 제4 보호막(138,148)의 측면은 도 2에 도시된 바와 같이 경사면을 이루거나 도 3에 도시된 바와 같이 계단형태로 형성된다. 도 3에 도시된 바와 같이 제1 화소 컨택홀(144)에 의해 노출되는 스토리지 전극(130)과 제3 및 제4 보호막(138,148)이 계단 형태로 형성되므로 화소 전극(122)의 스텝 커버리지는 향상된다.The pixel electrode 122 is formed on the fourth passivation layer 148 of each pixel area provided at the intersection of the gate line 102 and the data line 104. The pixel electrode 122 includes a horizontal portion 122A overlapping the drain electrode 110 and a plurality of finger portions 122B extending from the horizontal portion 122A to the pixel region and having a finger shape. The horizontal portion 122A of the pixel electrode is electrically connected to the drain electrode 110 exposed through the first and second pixel contact holes 144 and 146. Here, the second pixel contact hole 146 is formed to penetrate the first passivation layer 118 to expose the drain electrode 110 and is formed in the same pattern as the storage opening 132 of the storage electrode. In addition, side surfaces of the storage electrode 130 and the third and fourth passivation layers 138 and 148 exposed by the first pixel contact hole 144 form an inclined surface as shown in FIG. 2 or as shown in FIG. 3. It is formed in a staircase shape. As shown in FIG. 3, since the storage electrode 130 exposed by the first pixel contact hole 144 and the third and fourth passivation layers 138 and 148 are formed in a step shape, the step coverage of the pixel electrode 122 is improved. do.

공통 전극(136)은 제1 및 제2 화소 컨택홀(120)과 중첩되는 영역에서 화소 컨택홀(120)보다 면적이 큰 공통 개구부(134)를 가지도록 형성된다. 이러한 공통 전극(136)은 공통 개구부(134)를 제외한 나머지 영역의 제3 보호막(138) 상에서 형성된다. 이에 따라, 공통 전극(136)은 별도의 공통 라인 없이 인접한 화소 영역의 공통 전극(136)과 전기적으로 연결된다. 그리고, 공통 전극(136)은 각 화소 영역에서 제4 보호막(148)을 사이에 두고 화소 전극(122)의 핑거부(122B)과 중첩되어 프린지 필드를 형성한다. 이에 따라, 공통 전압이 공급된 공통 전극(136)은 박막 트랜지스터를 통해 비디오 신호가 공급되는 화소 전극(122)과 프린지 필드를 형성하여 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정 분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.The common electrode 136 is formed to have a common opening 134 having a larger area than the pixel contact hole 120 in an area overlapping the first and second pixel contact holes 120. The common electrode 136 is formed on the third passivation layer 138 in the remaining regions except for the common opening 134. Accordingly, the common electrode 136 is electrically connected to the common electrode 136 in an adjacent pixel area without a separate common line. In addition, the common electrode 136 overlaps the finger portion 122B of the pixel electrode 122 with the fourth passivation layer 148 interposed therebetween to form a fringe field. Accordingly, the common electrode 136 supplied with the common voltage forms a fringe field with the pixel electrode 122 supplied with a video signal through the thin film transistor to form liquid crystal molecules arranged in a horizontal direction between the thin film transistor substrate and the color filter substrate. Are rotated by dielectric anisotropy. In addition, the light transmittance through the pixel region is changed according to the degree of rotation of the liquid crystal molecules, thereby implementing grayscale.

스토리지 커패시터(Cst1,Cst2)는 화소 전극(122)에 충전된 비디오 신호가 다음 신호가 충전될 때까지 안정적으로 유지할 수 있게 된다. 이러한 스토리지 커패시터는 병렬로 연결되는 제1 및 제2 스토리지 커패시터(Cst1,Cst2)를 구비한다. The storage capacitors Cst1 and Cst2 can stably maintain the video signal charged in the pixel electrode 122 until the next signal is charged. The storage capacitor includes first and second storage capacitors Cst1 and Cst2 connected in parallel.

제1 스토리지 커패시터(Cst1)는 제3 보호막(138)을 사이에 두고 스토리지 전극(130)과 공통 전극(136)이 중첩됨으로써 형성된다. 스토리지 전극(130)은 제1 및 제2 화소 컨택홀(144,146) 형성시 식각액 또는 식각 가스에 노출되므로, 그 식각액 또는 식각 가스에 내성이 강한 배리어 금속으로 형성된다. 즉, 스토리지 전극(130)은 Mo, MoTi 보다 내성이 강한 배리어 금속인 ITO로 형성된다. 이에 따라, 스토리지 전극(130)은 제1 및 제2 화소 컨택홀(144,146) 형성시 제1, 제3 및 제4 보호막(118, 138, 148)과 반응하는 식각액 또는 식각 가스에 반응하지 않으므로 손상되는 것을 방지할 수 있다. The first storage capacitor Cst1 is formed by overlapping the storage electrode 130 and the common electrode 136 with the third passivation layer 138 therebetween. Since the storage electrode 130 is exposed to an etching solution or an etching gas when the first and second pixel contact holes 144 and 146 are formed, the storage electrode 130 is formed of a barrier metal that is highly resistant to the etching solution or the etching gas. That is, the storage electrode 130 is formed of ITO, which is a barrier metal that is more resistant than Mo and MoTi. Accordingly, when the first and second pixel contact holes 144 and 146 are formed, the storage electrode 130 does not react with the etching liquid or etching gas that reacts with the first, third and fourth passivation layers 118, 138, and 148, and thus is damaged. Can be prevented.

한편, 스토리지 전극(130)은 도 1 및 도 2에 도시된 바와 같이 화소 전극(122)과 동일한 판 형태로 형성되거나 도 4 및 도 5에 도시된 바와 같이 스토리지 핑거부(130B)를 가지도록 형성된다. Meanwhile, the storage electrode 130 is formed in the same plate shape as the pixel electrode 122 as shown in FIGS. 1 and 2 or has a storage finger portion 130B as shown in FIGS. 4 and 5. do.

도 1 및 도 2에 도시된 스토리지 전극(130)은 화소 전극의 화소 핑거부들(122B) 및 공통 전극(136)과 중첩되므로, 공통 전극(136)과 스토리지 전극(130) 간의 중첩면적이 최대화되므로 제1 스토리지 커패시터(Cst1)의 용량값을 증가시킬 수 있다. Since the storage electrode 130 shown in FIGS. 1 and 2 overlaps the pixel finger portions 122B and the common electrode 136 of the pixel electrode, the overlapping area between the common electrode 136 and the storage electrode 130 is maximized. The capacitance value of the first storage capacitor Cst1 may be increased.

도 4 및 도 5에 도시된 스토리지 전극(130)은 화소 전극의 화소 수평부(122A)와 중첩되는 스토리지 수평부(130A)와, 스토리지 수평부(130A)로부터 화소 영역으로 신장되며 화소 핑거부들(122B) 사이에 형성되는 스토리지 핑거부(130B)를 구비한다. 이 스토리지 핑거부(130B)는 화소 전극의 화소 핑거부(122B)와 중첩이 최소화되므로, 백라이트 유닛으로부터 출사된 광이 스토리지 전극(130)에 의해 손실되는 것을 방지할 수 있어 광투과율이 향상된다.The storage electrode 130 shown in FIGS. 4 and 5 extends from the storage horizontal portion 130A and the horizontal storage portion 130A to the pixel region and extends from the horizontal storage portion 130A to the pixel finger portions ( 122B) is provided with a storage finger portion (130B) formed between. Since the storage finger portion 130B overlaps with the pixel finger portion 122B of the pixel electrode to be minimized, light emitted from the backlight unit can be prevented from being lost by the storage electrode 130, thereby improving light transmittance.

제2 스토리지 커패시터(Cst2)는 제4 보호막(148)을 두고 화소 전극(122)과 공통 전극(136)이 중첩됨으로써 형성된다. The second storage capacitor Cst2 is formed by overlapping the pixel electrode 122 and the common electrode 136 over the fourth passivation layer 148.

이와 같이, 제1 및 제2 스토리지 커패시터(Cst1,Cst2)가 병렬로 연결되므로 스토리지 커패시터의 총용량값이 증가된다. 이에 따라, 박막트랜지스터의 누설전류에 따른 스토리지 커패시터의 변동이 작아져 플리커, 수직 크로스토크 등을 방지할 수 있으므로 화질이 향상되며, 로우 리플래쉬 레이트(low refresh rate)의 적용이 가능해져 소비전력을 낮출 수 있다. In this way, since the first and second storage capacitors Cst1 and Cst2 are connected in parallel, the total capacity value of the storage capacitor is increased. Accordingly, the fluctuation of the storage capacitor according to the leakage current of the thin film transistor is reduced, thereby preventing flicker, vertical crosstalk, etc., thereby improving the image quality and applying a low refresh rate to reduce power consumption. Can be lowered.

도 6a 내지 도 14b는 도 1 및 도 2에 도시된 박막트랜지스터 기판의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 6A to 14B are plan views and cross-sectional views illustrating a method of manufacturing the thin film transistor substrate shown in FIGS. 1 and 2.

도 6a 및 도 6b를 참조하면, 기판(101) 상에 버퍼막(126)이 형성되고, 그 위에 액티브층(114)이 형성된다.6A and 6B, a buffer layer 126 is formed on a substrate 101 and an active layer 114 is formed thereon.

구체적으로, 기판(101) 상에 LPCVD(Low Pressure Chemical Vpeor Deposition), PECVD(Plasma Enhanced Chemical Vpeor Deposition) 등의 방법을 통해 버퍼막(126) 및 아몰퍼스 실리콘 박막이 순차적으로 형성된다. 그런 다음, 아몰퍼스 실리콘 박막을 결정화함으로써 폴리 실리콘 박막으로 형성된다. 그리고, 폴리 실리콘 박막을 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 액티브층(114)이 형성된다.Specifically, a buffer layer 126 and an amorphous silicon thin film are sequentially formed on the substrate 101 through a method such as Low Pressure Chemical Vpeor Deposition (LPCVD) and Plasma Enhanced Chemical Vpeor Deposition (PECVD). Then, the amorphous silicon thin film is crystallized to form a polysilicon thin film. In addition, the active layer 114 is formed by patterning the polysilicon thin film through a photolithography process and an etching process.

도 7a 및 도 7b를 참조하면, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.7A and 7B, a gate insulating layer 112 is formed on the buffer layer 126 on which the active layer 114 is formed, and a gate including first and second gate electrodes 106A and 106B thereon. Line 102 is formed.

구체적으로, 액티브층(114)이 형성된 버퍼막(126) 상에 게이트 절연막(112)이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 게이트 금속층이 형성된다. 게이트 절연막(112)으로는 SiOx, SiNx 등과 같은 무기 절연 물질이 이용된다. 게이트 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 게이트 금속층 패터닝함으로써 게이트 절연막(112) 상에 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된다.Specifically, a gate insulating layer 112 is formed on the buffer layer 126 on which the active layer 114 is formed, and a gate metal layer is formed thereon by a deposition method such as sputtering. Inorganic insulating materials such as SiOx and SiNx are used as the gate insulating layer 112. As the gate metal layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof is used as a single layer, or a multilayer structure is used using these. Then, the gate line 102 including the first and second gate electrodes 106A and 106B is formed on the gate insulating layer 112 by patterning the gate metal layer through a photolithography process and an etching process.

그리고, 제1 및 제2 게이트 전극(106A,106B)을 마스크로 이용하여 액티브층(114)에 n+형 또는 p+형 불순물을 주입함으로써, 불순물이 주입된 액티브층(114)의 공통 영역(114C), 소스 영역(114S) 및 드레인 영역(114D)과, 불순물이 미주입되는 액티브층(114)의 제1 및 제2 채널 영역(114A,114B)이 형성된다.Then, by implanting n+ or p+ type impurities into the active layer 114 using the first and second gate electrodes 106A and 106B as masks, the common region 114C of the active layer 114 into which the impurities are implanted. , A source region 114S and a drain region 114D, and first and second channel regions 114A and 114B of the active layer 114 into which impurities are not injected are formed.

도 8a 및 도 8b를 참조하면, 제1 및 제2 게이트 전극(106A,106B)을 포함하는 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 가지는 층간 절연막(116)이 형성된다.8A and 8B, a source contact hole 124S and a drain contact hole 124D on the gate insulating layer 112 on which the gate line 102 including the first and second gate electrodes 106A and 106B is formed. An interlayer insulating layer 116 having) is formed.

구체적으로, 게이트 라인(102)이 형성된 게이트 절연막(112) 상에 PECVD 등의 방법으로 층간 절연막(116)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 층간 절연막(116) 및 게이트 절연막(112)이 패터닝됨으로써 소스 컨택홀(124S) 및 드레인 컨택홀(124D)이 형성된다. 여기서, 소스 컨택홀(124S)은 층간 절연막(116) 및 게이트 절연막(112)을 관통하여 소스 영역(114S)을 노출시키며, 드레인 컨택홀(124D)은 층간 절연막(116) 및 게이트 절연막(112)을 관통하여 드레인 영역(114D)을 노출시킨다.Specifically, an interlayer insulating film 116 is formed on the gate insulating film 112 on which the gate line 102 is formed by a method such as PECVD. Then, the interlayer insulating layer 116 and the gate insulating layer 112 are patterned through a photolithography process and an etching process to form a source contact hole 124S and a drain contact hole 124D. Here, the source contact hole 124S penetrates the interlayer insulating layer 116 and the gate insulating layer 112 to expose the source region 114S, and the drain contact hole 124D is the interlayer insulating layer 116 and the gate insulating layer 112. And exposes the drain region 114D.

도 9a 및 도 9b를 참조하면, 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된다.9A and 9B, a source electrode 108, a drain electrode 110, and a data line 104 are formed on the interlayer insulating layer 116.

구체적으로, 소스 컨택홀(124S) 및 드레인 컨택홀(124D)을 가지는 층간 절연막(116) 상에 스퍼터링 등의 증착 방법으로 소스/드레인 금속층이 형성된다. 소스/드레인 금속층으로는 Mo, Ti, Cu, AlNd, Al, Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 소스/드레인 금속층 패터닝함으로써 층간 절연막(116) 상에 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된다.Specifically, a source/drain metal layer is formed on the interlayer insulating layer 116 having the source contact hole 124S and the drain contact hole 124D by a deposition method such as sputtering. As the source/drain metal layer, a metal material such as Mo, Ti, Cu, AlNd, Al, Cr, or an alloy thereof is used as a single layer, or a multilayer structure is used using these. Then, the source electrode 108, the drain electrode 110, and the data line 104 are formed on the interlayer insulating layer 116 by patterning the source/drain metal layers through a photolithography process and an etching process.

도 10a 및 10b를 참조하면, 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된 층간 절연막(116) 상에 제1 보호막(118)이 형성되고, 제1 보호막(118) 상에 컨택 개구부(142)을 가지는 제2 보호막(128)이 형성된다.10A and 10B, a first passivation layer 118 is formed on the interlayer insulating layer 116 on which the source electrode 108, the drain electrode 110, and the data line 104 are formed, and the first passivation layer 118 A second passivation layer 128 having a contact opening 142 is formed thereon.

구체적으로, 소스 전극(108), 드레인 전극(110) 및 데이터 라인(104)이 형성된 층간 절연막(116) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질을 전면 증착함으로써 제1 보호막(118)이 형성된다. 그런 다음, 제1 보호막(118) 상에 포토아크릴 등과 같은 유기 절연 물질이 전면 도포됨으로써 제2 보호막(128)이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 제2 보호막(128)이 선택적으로 패터닝됨으로써 컨택 개구부(142)이 형성된다. 여기서, 컨택 개구부(142)는 제2 보호막(128)을 관통하여 드레인 전극(110) 상부에 위치하는 제1 보호막(118)을 노출시킨다.Specifically, the first protective layer 118 is formed by depositing an inorganic insulating material such as SiNx or SiOx on the interlayer insulating layer 116 on which the source electrode 108, the drain electrode 110, and the data line 104 are formed. . Then, an organic insulating material such as photoacrylic or the like is entirely coated on the first passivation layer 118 to form the second passivation layer 128. Then, the second passivation layer 128 is selectively patterned through a photolithography process and an etching process to form a contact opening 142. Here, the contact opening 142 penetrates the second passivation layer 128 to expose the first passivation layer 118 positioned on the drain electrode 110.

한편, 제1 및 제2 보호막(118,128)은 서로 다른 특성의 재질로 형성되므로, 제1 및 제2 보호막(118,128)은 서로 다른 공정 조건에서 패터닝이 진행되어야 한다. 따라서, 무기 절연 재질의 제1 보호막(118)은 유기 절연 재질의 제2 보호막(128)과 동일한 포토 마스크를 이용하여 패터닝되지 않고, 그 제1 보호막(118)과 동일 특성의 무기 절연 재질로 형성되는 제3 및 제4 보호막(138,148)과 추후에 일괄적으로 패터닝된다.Meanwhile, since the first and second passivation layers 118 and 128 are formed of materials having different characteristics, the first and second passivation layers 118 and 128 must be patterned under different process conditions. Therefore, the first passivation layer 118 made of an inorganic insulating material is not patterned using the same photomask as the second passivation layer 128 made of an organic insulating material, but is formed of an inorganic insulating material having the same characteristics as the first passivation layer 118. The third and fourth passivation layers 138 and 148 to be formed and later are collectively patterned.

도 11a 및 도 11b를 참조하면, 보호막(128) 상에 스토리지 전극(130)이 형성된다. 11A and 11B, a storage electrode 130 is formed on the passivation layer 128.

구체적으로, 제2 보호막(128) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 투명 금속층이 패터닝함으로써 스토리지 개구부(132)를 가지는 스토리지 전극(130)이 형성된다. 이 때, 스토리지 전극(130)의 스토리지 개구부(132)는 컨택 개구부(142) 내에 위치한다. Specifically, a transparent metal layer such as ITO is formed on the second passivation layer 128 by a deposition method such as sputtering. Then, the storage electrode 130 having the storage opening 132 is formed by patterning the transparent metal layer through a photolithography process and an etching process. In this case, the storage opening 132 of the storage electrode 130 is located within the contact opening 142.

도 12a 및 도 12b를 참조하면, 스토리지 전극(130)이 형성된 제2 보호막(128) 상에 제3 보호막(138)이 형성되고, 제3 보호막(138) 상에 공통 개구부(134)를 가지는 공통 전극(136)이 형성된다.12A and 12B, a third passivation layer 138 is formed on the second passivation layer 128 on which the storage electrode 130 is formed, and a common opening 134 is formed on the third passivation layer 138. An electrode 136 is formed.

구체적으로, 스토리지 전극(130)이 형성된 제2 보호막(128) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제3 보호막(138)이 형성된다. 그런 다음, 제3 보호막(138) 상에 스퍼터링 등의 증착 방법으로 ITO등과 같은 투명 금속층이 형성된다. 그 투명 금속층이 포토리소그래피 공정 및 식각 공정을 통해 패터닝함으로써 공통 개구부(134)를 가지는 공통 전극(136)이 형성된다. 이 때, 공통 전극(136)의 공통 개구부(134)는 컨택 개구부(142)보다 넓은 폭으로 컨택 개구부(142)를 둘러싸도록 형성된다.Specifically, an inorganic insulating material such as SiNx or SiOx is applied on the second passivation layer 128 on which the storage electrode 130 is formed, thereby forming the third passivation layer 138. Then, a transparent metal layer such as ITO is formed on the third passivation layer 138 by a deposition method such as sputtering. A common electrode 136 having a common opening 134 is formed by patterning the transparent metal layer through a photolithography process and an etching process. In this case, the common opening 134 of the common electrode 136 is formed to surround the contact opening 142 with a width wider than the contact opening 142.

도 13a 및 도 13b를 참조하면, 공통 전극(136)이 형성된 제3 보호막(138) 상에 제4 보호막(148)이 형성되고, 제1 및 제2 화소 컨택홀(144,146)이 형성된다.13A and 13B, a fourth passivation layer 148 is formed on the third passivation layer 138 on which the common electrode 136 is formed, and first and second pixel contact holes 144 and 146 are formed.

구체적으로, 공통 개구부(134)를 가지는 공통 전극(136)이 형성된 제3 보호막(138) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 도포됨으로써 제4 보호막(148)이 형성된다. 그런 다음, 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 마스크로 이용한 건식 식각 공정을 통해 제3 및 제4 보호막(138,148)이 패터닝됨으로써 스토리지 전극(130)을 노출시키는 제1 화소 컨택홀(144)이 형성된다. 그런 다음, 노출된 스토리지 전극(130) 및 포토레지스트 패턴을 마스크로 이용한 식각 공정을 통해 제1 보호막(118)이 패터닝됨으로써 드레인 전극(110)을 노출시키는 제2 화소 컨택홀(132)이 형성된다. 제2 화소 컨택홀(132)은 스토리지 전극(130)을 마스크로 이용한 식각 공정을 통해 형성되므로, 제2 화소 컨택홀(132)은 스토리지 전극(130)의 스토리지 개구부(132)와 동일 패턴으로 형성된다. 이와 같이, 제2 화소 컨택홀(132)을 형성하기 위한 제1 보호막(118)의 패터닝 공정이 제1 보호막(118)과 동일 특성의 무기 절연 물질로 형성되는 제3 및 제4 보호막(138,148)과 일괄적으로 진행된다. 이에 따라, 제1, 제3 및 제4 보호막(118,138,148)이 하나의 포토마스크를 이용하여 일괄적으로 패터닝됨으로써 포토마스크 증가를 방지할 수 있다. Specifically, an inorganic insulating material such as SiNx or SiOx is entirely coated on the third passivation layer 138 on which the common electrode 136 having the common opening 134 is formed, thereby forming the fourth passivation layer 148. Then, the third and fourth protective layers 138 and 148 are patterned through a dry etching process using the photoresist pattern formed by the photolithography process as a mask, thereby forming the first pixel contact hole 144 exposing the storage electrode 130. do. Then, the first passivation layer 118 is patterned through an etching process using the exposed storage electrode 130 and the photoresist pattern as a mask, thereby forming a second pixel contact hole 132 exposing the drain electrode 110. . Since the second pixel contact hole 132 is formed through an etching process using the storage electrode 130 as a mask, the second pixel contact hole 132 is formed in the same pattern as the storage opening 132 of the storage electrode 130 do. As described above, the patterning process of the first passivation layer 118 for forming the second pixel contact hole 132 is performed by the third and fourth passivation layers 138 and 148 formed of an inorganic insulating material having the same characteristics as the first passivation layer 118. And proceeds collectively. Accordingly, the first, third, and fourth passivation layers 118, 138, and 148 are collectively patterned using one photomask, thereby preventing an increase in photomask.

도 14a 및 도 14b를 참조하면, 제1 및 제2 화소 컨택홀(144,146)이 형성된 기판(101) 상에 화소 전극(!22)이 형성된다.14A and 14B, a pixel electrode (!22) is formed on the substrate 101 in which the first and second pixel contact holes 144 and 146 are formed.

구체적으로, 제4 보호막(148) 상에 스퍼터링 등의 증착 방법으로 ITO 등과 같은 투명 금속층이 형성된다. 그런 다음, 포토리소그래피 공정 및 식각 공정을 통해 투명 금속층이 패터닝됨으로써 화소 전극(122)이 형성된다. 화소 전극(122)은 제1 및 제2 화소 컨택홀(144,146)을 통해 노출된 스토리지 전극(130) 및 드레인 전극(110)과 동시에 전기적으로 접속된다.Specifically, a transparent metal layer such as ITO is formed on the fourth passivation layer 148 by a deposition method such as sputtering. Then, the transparent metal layer is patterned through a photolithography process and an etching process, thereby forming the pixel electrode 122. The pixel electrode 122 is electrically connected simultaneously with the storage electrode 130 and the drain electrode 110 exposed through the first and second pixel contact holes 144 and 146.

한편, 본 발명은 프린지 전계형 액정 표시 패널을 예로 들어 설명하였지만, 이외에도 수평 전계형 등 공통 전극 및 화소 전극이 동일 기판 상에 위치하는 모든 액정 표시 패널에 적용가능하다. 또한, 본 발명에 따른 스토리지 커패시터는 액정 표시 패널에 적용되는 것을 예로 들어 설명하였지만, 이외에도 박막트랜지스터를 구비하는 유기 발광 표시 패널 뿐만 아니라 박막트랜지스터를 구비하는 모든 평판 표시 패널에도 적용가능하다. 예를 들어, 도 15에 도시된 바와 같이 터치 센서가 내장된 표시 패널에도 적용가능하다. 도 15에 도시된 터치 센서가 내장된 표시 패널은 터치 센싱 라인(150)과 접속된 공통 전극(136)이 사용자의 터치 위치를 검출하기 위한 터치 센싱 전극으로 구동된다. Meanwhile, the present invention has been described by taking a fringe electric field type liquid crystal display panel as an example, but it is applicable to all liquid crystal display panels in which common electrodes and pixel electrodes such as a horizontal electric field type are positioned on the same substrate. In addition, although the storage capacitor according to the present invention has been described as being applied to a liquid crystal display panel as an example, it is also applicable to all flat panel display panels including thin film transistors as well as organic light emitting display panels including thin film transistors. For example, as shown in FIG. 15, it is applicable to a display panel in which a touch sensor is embedded. In the display panel including the touch sensor shown in FIG. 15, the common electrode 136 connected to the touch sensing line 150 is driven as a touch sensing electrode for detecting a user's touch position.

이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.The above description is only illustrative of the present invention, and various modifications may be made without departing from the technical spirit of the present invention by those of ordinary skill in the technical field to which the present invention belongs. Therefore, the embodiments disclosed in the specification of the present invention do not limit the present invention. The scope of the present invention should be interpreted by the following claims, and all technologies within the scope equivalent thereto should be interpreted as being included in the scope of the present invention.

114 : 액티브층 122 : 화소 전극
130 : 스토리지 전극 136 : 공통 전극 114: active layer 122: pixel electrode
130: storage electrode 136: common electrode

Claims (10)

기판 상에 서로 교차하도록 배치되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과;
상기 게이트 라인 및 데이터 라인의 교차부에 배치되는 박막트랜지스터와;
상기 박막트랜지스터 상에 배치되며 상기 박막트랜지스터의 드레인 전극을 노출시키는 화소 컨택홀을 가지는 다층의 보호막과;
상기 화소 컨택홀을 통해 상기 박막트랜지스터와 접속되는 화소 전극과;
상기 화소 전극과 전계를 이루는 공통 전극과;
상기 화소 전극과 접속되고 상기 공통 전극과 중첩되어 스토리지 커패시터를 마련하며, 상기 화소 컨택홀과 동일 패턴의 스토리지 개구부를 가지는 스토리지 전극을 구비하며,
상기 화소 전극은 핑거 형상의 화소 핑거부를 구비하며,
상기 스토리지 전극은 상기 화소 핑거부들 사이에 위치하는 스토리지 핑거부를 구비하는 박막트랜지스터 기판.A gate line and a data line disposed to cross each other on the substrate to provide a pixel area;
A thin film transistor disposed at an intersection of the gate line and the data line;
A multi-layered protective film disposed on the thin film transistor and having a pixel contact hole exposing a drain electrode of the thin film transistor;
A pixel electrode connected to the thin film transistor through the pixel contact hole;
A common electrode forming an electric field with the pixel electrode;
A storage electrode connected to the pixel electrode and overlapping the common electrode to provide a storage capacitor, and having a storage electrode having a storage opening having the same pattern as the pixel contact hole,
The pixel electrode includes a finger-shaped pixel finger,
The storage electrode is a thin film transistor substrate having a storage finger portion disposed between the pixel finger portions. 제 1 항에 있어서,
상기 다층의 보호막은
상기 박막트랜지스터 상에 배치되는 제1 보호막과;
상기 스토리지 개구부보다 넓은 선폭의 컨택 개구부를 가지며 상기 제1 보호막 상에 배치되는 제2 보호막과;
상기 제2 보호막 상에 배치된 상기 스토리지 전극을 덮도록 배치되는 제3 보호막과;
상기 제3 보호막 상에 배치된 공통 전극을 덮도록 배치되는 제4 보호막을 구비하며,
상기 화소 컨택홀은
상기 제3 및 제4 보호막을 관통하여 상기 스토리지 전극을 노출시키는 제1 화소 컨택홀과;
상기 제1 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 화소 컨택홀을 구비하는 박막트랜지스터 기판.The method of claim 1,
The multi-layered protective film
A first protective film disposed on the thin film transistor;
A second passivation layer disposed on the first passivation layer and having a contact opening having a wider line width than the storage opening;
A third passivation layer disposed to cover the storage electrode disposed on the second passivation layer;
And a fourth protective layer disposed to cover the common electrode disposed on the third protective layer,
The pixel contact hole is
A first pixel contact hole penetrating the third and fourth passivation layers to expose the storage electrode;
A thin film transistor substrate having a second pixel contact hole penetrating the first passivation layer to expose the drain electrode. 제 2 항에 있어서,
상기 제2 보호막은 유기 절연 물질로 형성되며, 상기 제1, 제3 및 제4 보호막은 무기 절연 물질로 형성되며,
상기 스토리지 전극은 상기 공통 전극 및 상기 화소 전극 중 적어도 어느 하나와 동일한 투명 도전성 재질로 형성되는 박막트랜지스터 기판.The method of claim 2,
The second passivation layer is formed of an organic insulating material, the first, third and fourth passivation layers are formed of an inorganic insulating material,
The storage electrode is a thin film transistor substrate formed of the same transparent conductive material as at least one of the common electrode and the pixel electrode. 제 2 항에 있어서,
상기 스토리지 커패시터는
상기 스토리지 전극과 상기 공통전극이 제3 보호막을 사이에 두고 중첩되어 마련되는 제1 스토리지 커패시터와;
상기 제1 스토리지 커패시터와 병렬로 연결되며, 상기 공통 전극과 상기 화소 전극이 제4 보호막을 사이에 두고 중첩되어 마련되는 제2 스토리지 커패시터를 구비하는 박막트랜지스터 기판.The method of claim 2,
The storage capacitor is
A first storage capacitor in which the storage electrode and the common electrode overlap with a third protective layer therebetween;
A thin film transistor substrate including a second storage capacitor connected in parallel with the first storage capacitor and provided to overlap the common electrode and the pixel electrode with a fourth passivation layer therebetween. 제 2 항에 있어서,
상기 제1 화소 컨택홀에 의해 노출되는 제3 및 제4 보호막의 측면과 스토리지 전극의 측면은 경사면을 이루도록 배치되거나 계단면을 이루도록 배치되는 박막트랜지스터 기판.The method of claim 2,
A thin film transistor substrate wherein side surfaces of the third and fourth passivation layers exposed by the first pixel contact hole and side surfaces of the storage electrode are disposed to form an inclined surface or a stepped surface. 삭제delete 기판 상에 서로 교차하도록 형성되어 화소 영역을 마련하는 게이트 라인 및 데이터 라인과 접속된 박막트랜지스터를 형성하는 단계와;
상기 박막트랜지스터가 형성된 기판 상에 스토리지 개구부를 가지는 스토리지 전극을 형성하는 단계와;
상기 스토리지 전극이 형성된 기판 상에 상기 스토리지 전극과 절연되게 중첩되는 공통 전극을 형성하는 단계와;
상기 박막트랜지스터의 드레인 전극 상에 위치하는 다층의 보호막을 관통하여 상기 드레인 전극을 노출시키며 상기 스토리지 개구부와 동일 패턴을 가지는 화소 컨택홀을 형성하는 단계와;
상기 화소 컨택홀을 통해 상기 드레인 전극 및 상기 스토리지 전극과 접속되는 화소 전극을 형성하는 단계를 포함하며,
상기 화소 전극은 핑거 형상의 화소 핑거부를 구비하며,
상기 스토리지 전극은 상기 화소 핑거부들 사이에 위치하는 스토리지 핑거부를 구비하는 박막트랜지스터 기판의 제조 방법.Forming a thin film transistor formed on a substrate to cross each other and connected to a gate line and a data line to form a pixel region;
Forming a storage electrode having a storage opening on the substrate on which the thin film transistor is formed;
Forming a common electrode on the substrate on which the storage electrode is formed to insulate and overlap the storage electrode;
Forming a pixel contact hole having the same pattern as the storage opening and exposing the drain electrode through a multilayer passivation layer disposed on the drain electrode of the thin film transistor;
And forming a pixel electrode connected to the drain electrode and the storage electrode through the pixel contact hole,
The pixel electrode includes a finger-shaped pixel finger,
The storage electrode is a method of manufacturing a thin film transistor substrate having a storage finger portion positioned between the pixel finger portions. 제 7 항에 있어서,
상기 박막트랜지스터가 형성된 기판 상에 상기 박막트랜지스터를 덮도록 제1 보호막을 형성하는 단계와;
상기 제1 보호막 상에 상기 스토리지 개구부보다 넓은 폭의 컨택 개구부를 가지는 제2 보호막을 형성하는 단계와;
상기 제2 보호막 상에 형성된 상기 스토리지 전극을 덮도록 제3 보호막을 형성하는 단계와;
상기 제3 보호막 상에 형성된 상기 공통 전극을 덮도록 제4 보호막을 형성하는 단계를 더 포함하며,
상기 화소 컨택홀을 형성하는 단계는
상기 제1, 제3 및 제4 보호막을 일괄적으로 패터닝하여 상기 제3 및 제4 보호막을 관통하여 상기 스토리지 전극을 노출시키는 제1 화소 컨택홀과, 상기 제1 보호막을 관통하여 상기 드레인 전극을 노출시키는 제2 화소 컨택홀을 형성하는 단계인 박막트랜지스터 기판의 제조 방법.The method of claim 7,
Forming a first protective layer on the substrate on which the thin film transistor is formed to cover the thin film transistor;
Forming a second passivation layer on the first passivation layer and having a wider contact opening than the storage opening;
Forming a third passivation layer to cover the storage electrode formed on the second passivation layer;
Further comprising forming a fourth passivation layer to cover the common electrode formed on the third passivation layer,
Forming the pixel contact hole
A first pixel contact hole through which the first, third and fourth passivation layers are patterned to expose the storage electrode through the third and fourth passivation layers, and the drain electrode through the first passivation layer. A method of manufacturing a thin film transistor substrate, which is a step of forming a second pixel contact hole to be exposed. 제 8 항에 있어서,
상기 화소 컨택홀을 형성하는 단계는 상기 제1 화소 컨택홀에 의해 노출되는 제3 및 제4 보호막의 측면과 스토리지 전극의 측면은 경사면을 이루거나 계단면을 이루도록 상기 제3 및 제4 보호막을 패터닝하여 제1 화소 컨택홀을 형성하는 박막트랜지스터 기판의 제조 방법.The method of claim 8,
In the forming of the pixel contact hole, the third and fourth passivation layers are patterned such that side surfaces of the third and fourth passivation layers exposed by the first pixel contact hole and side surfaces of the storage electrode form an inclined surface or a stepped surface. A method of manufacturing a thin film transistor substrate to form a first pixel contact hole. 삭제delete
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